特表 2024-527652 半導体構造及びその製造方法、メモリチップ、電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-26

(54)【発明の名称】半導体構造及びその製造方法、メモリチップ、電子機器

(51)【国際特許分類】

   H10B 12/00 20230101AFI20240719BHJP

   H01L 29/786 20060101ALI20240719BHJP

【ＦＩ】

H10B12/00 671A

H10B12/00 625

H01L29/78 613B

H01L29/78 612C

H01L29/78 626A

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023501201

(86)(22)【出願日】2022-08-01

(85)【翻訳文提出日】2023-01-06

(86)【国際出願番号】 CN2022109539

(87)【国際公開番号】W WO2023245818

(87)【国際公開日】2023-12-28

(31)【優先権主張番号】202210723121.3

(32)【優先日】2022-06-21

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】ワン ホン

(72)【発明者】

【氏名】リー シャオジエ

【テーマコード（参考）】

5F083

5F110

【Ｆターム（参考）】

5F083AD06

5F083AD24

5F083GA09

5F083HA02

5F083HA06

5F083JA36

5F083JA39

5F083KA01

5F083KA05

5F083LA12

5F083LA16

5F083MA06

5F083MA16

5F083NA01

5F083PR03

5F083PR05

5F110AA04

5F110BB06

5F110BB11

5F110CC09

5F110DD05

5F110EE03

5F110EE04

5F110FF02

5F110FF03

5F110GG02

5F110HK03

5F110HK04

5F110QQ03

(57)【要約】

本開示の実施例は、半導体分野に関し、半導体構造及びその製造方法、メモリチップ、電子機器を提供し、半導体構造は、基板及び複数のリードポストを含み、前記基板上に積層構造が設けられ、前記積層構造は、第１方向に配列された複数のメモリセルグループを含み、前記メモリセルグループは、第２方向に配列された複数層のメモリセルを含み、少なくとも２つの前記リードポストは、異なるメモリセルグループにおける異なる層の前記メモリセルにそれぞれ接続される。本開示の実施例は少なくとも、半導体構造の集積度を向上させることができる。
【選択図】図４

【特許請求の範囲】

【請求項1】

半導体構造であって、
基板及び複数のリードポストを含み、
前記基板上に積層構造が設けられ、前記積層構造は、第１方向に配列された複数のメモリセルグループを含み、前記メモリセルグループは、第２方向に配列された複数層のメモリセルを含み、
少なくとも２つの前記リードポストは、異なるメモリセルグループにおける異なる層の前記メモリセルにそれぞれ接続される、半導体構造。

【請求項2】

前記リードポストは前記第１方向に沿って一列に配列される、
請求項１に記載の半導体構造。

【請求項3】

前記リードポストは前記第１方向に沿って直列に配列される、
請求項２に記載の半導体構造。

【請求項4】

同一の前記メモリセルグループ内の全ての前記メモリセルは、最大１つの前記リードポストに接続される、
請求項１に記載の半導体構造。

【請求項5】

前記リードポストの数は、前記メモリセルの層数より大きいか等しく、各層は少なくとも、前記リードポストに接続された前記メモリセルを含む、
請求項１に記載の半導体構造。

【請求項6】

同一の前記メモリセルグループに接続されるリードポストの数は、前記メモリセルグループ内の前記メモリセルの層数より少ない、
請求項１に記載の半導体構造。

【請求項7】

前記第１方向は前記基板の表面に平行であり、前記第２方向は前記基板の表面に垂直であり、
前記積層構造は更に、複数の平行信号線及び複数の垂直信号線を含み、複数の前記平行信号線は、第２方向に配列され且つ前記第１方向に沿って延在し、前記平行信号線は、一層の前記メモリセルに接続され、前記垂直信号線は、前記第２方向に沿って延在し且つ同一の前記メモリセルグループの複数層の前記メモリセルに接続され、
前記リードポストは、前記平行信号線に電気接続される、
請求項１に記載の半導体構造。

【請求項8】

前記メモリセルは、第３方向に配列されたチャネル領域及びソースドレインドープ領域を含み、前記ソースドレインドープ領域は、前記チャネル領域の両側に位置し、前記第３方向は、前記基板の表面に平行である、
請求項７に記載の半導体構造。

【請求項9】

前記平行信号線はビット線であり、前記垂直信号線はワード線であり、
前記ビット線は前記ソースドレインドープ領域に接続され、前記ワード線は前記チャネル領域に接続され、
少なくとも１つの前記リードポストは、少なくとも１つの前記メモリセルの前記ソースドレインドープ領域を貫通する、
請求項８に記載の半導体構造。

【請求項10】

前記ソースドレインドープ領域は、第１ソースドレインドープ領域及び第２ソースドレインドープ領域を含み、前記第１ソースドレインドープ領域は、前記ビット線と前記チャネル領域との間に位置し、前記第２ソースドレインドープ領域は、前記チャネル領域の前記第１ソースドレインドープ領域から離れた側に位置し、
前記リードポストは、前記第１ソースドレインドープ領域を貫通する、
請求項９に記載の半導体構造。

【請求項11】

前記平行信号線はワード線であり、前記垂直信号線はビット線であり、
前記ビット線は前記ソースドレインドープ領域に接続され、前記ワード線は前記チャネル領域に接続され、
少なくとも１つの前記リードポストは、少なくとも１つの前記メモリセルの前記チャネル領域を貫通する、
請求項８に記載の半導体構造。

【請求項12】

前記メモリセルは更に、ビット線接触領域を含み、前記ビット線接触領域は、前記ビット線と前記ソースドレインドープ領域を接続する、
請求項８に記載の半導体構造。

【請求項13】

少なくとも１つの前記リードポストは、１つの前記メモリセルの前記ビット線接触領域を貫通する、
請求項１２に記載の半導体構造。

【請求項14】

少なくとも２つの前記リードポストが貫通する前記メモリセルの数は互いに異なる、
請求項１に記載の半導体構造。

【請求項15】

隣接する２つの前記リードポストは、少なくとも１つの前記メモリセルグループによって離間されている、
請求項１に記載の半導体構造。

【請求項16】

隣接する２つの前記リードポスト間の前記メモリセルグループの数は同じである、
請求項１５に記載の半導体構造。

【請求項17】

隣接する２つの前記リードポストの対向面積は、前記隣接する２つの前記リードポスト間の前記メモリセルグループの数に正比例する、
請求項１６に記載の半導体構造。

【請求項18】

前記積層構造の数は複数であり、同一の前記積層構造の複数の前記平行信号線は、第２方向上に順次に配列された第１～第Ｎ（Ｎは１より大きい正の整数である）平行信号線を含み、
２つの前記積層構造は構造モジュールを構成し、前記構造モジュールは更に、複数の導線を含み、前記導線は、異なる前記積層構造を接続する２つの前記リードポストを接続し、２つの前記リードポストに電気接続された２つの前記平行信号線のシーケンス番号の合計はＮ＋１である、
請求項７に記載の半導体構造。

【請求項19】

前記導線に接続される２つの前記リードポストは正対して設けられ、前記導線の延在方向は前記第１方向に垂直である、
請求項１８に記載の半導体構造。

【請求項20】

前記メモリセルは、第３方向に配列されたトランジスタ及びコンデンサを含み、
同一の前記構造モジュールにおいて、一方の前記積層構造の前記トランジスタは、他方の前記積層構造の前記トランジスタに対向して設けられるか、又は
同一の前記構造モジュールにおいて、一方の前記積層構造の前記トランジスタは、他方の前記積層構造の前記トランジスタと同じ方向に設けられるか、又は
同一の前記構造モジュールにおいて、一方の前記積層構造の前記トランジスタは、他方の前記積層構造の前記トランジスタとは反対方向に設けられる、
請求項１８に記載の半導体構造。

【請求項21】

少なくとも１つの前記リードポストは、第２方向に延在し且つ前記メモリセルグループの少なくとも１つのメモリセルを貫通し、
前記半導体構造は更に、前記リードポストと貫通された前記メモリセルとの間の誘電体層を含む、
請求項１に記載の半導体構造。

【請求項22】

前記リードポストの底面は、前記メモリセルに接続されるか、又は、前記リードポストの少なくとも一部の側面は、前記メモリセルに接続される、
請求項２１に記載の半導体構造。

【請求項23】

少なくとも２つの前記リードポストに接続された前記メモリセルは、同一の前記メモリセルグループに位置する、
請求項１に記載の半導体構造。

【請求項24】

半導体構造の製造方法であって、
基板を提供することと、
前記基板上に積層構造を形成することであって、前記積層構造は、第１方向に配列された複数のメモリセルグループを含み、前記メモリセルグループは、第２方向に配列された複数層のメモリセルを含む、ことと、
複数のリードポストを形成することであって、少なくとも２つの前記リードポストは、異なるメモリセルグループにおける異なる層の前記メモリセルにそれぞれ接続される、ことと、を含む、半導体構造の製造方法。

【請求項25】

前記第１方向は前記基板の表面に平行であり、前記第２方向は前記基板の表面に垂直であり、
複数の平行信号線及び複数の垂直信号線を形成し、複数の前記平行信号線は、第２方向に配列され且つ前記第１方向に沿って延在し、前記平行信号線のそれぞれは、一層の前記メモリセルに接続され、前記垂直信号線は、前記第２方向に沿って延在し且つ同一の前記メモリセルグループの複数層のメモリセルに接続される、
請求項２４に記載の半導体構造の製造方法。

【請求項26】

前記メモリセルは、第３方向に配列されたチャネル領域及びソースドレインドープ領域を含み、前記ソースドレインドープ領域は、前記チャネル領域の両側に位置し、前記第３方向は、前記基板の表面に平行であり、同一の前記メモリセルグループの複数の前記ソースドレインドープ領域は、順次配置された第１層のソースドレインドープ領域～第Ｎ（Ｎは正の整数である）層のソースドレインドープ領域を含み、前記平行信号線はビット線であり、前記垂直信号線はワード線であり、前記ビット線は、前記ソースドレインドープ領域に接続され、前記ワード線は、前記チャネル領域に接続され、
前記半導体構造の製造方法は、
第１スルーホール～第Ｎスルーホールを形成することであって、第１スルーホールは、前記第１層のソースドレインドープ領域を露出し、前記第Ｎスルーホールは、第１層のソースドレインドープ領域～第Ｎ－１層のソースドレインドープ領域を貫通し且つ前記第Ｎ層のソースドレインドープ領域を露出する、ことと、
前記スルーホールの側壁を覆う誘電体層を形成することと、
前記スルーホールを充填するリードポストを形成することであって、前記リードポストは、対応するソースドレインドープ領域と接触することと、を含む、
請求項２５に記載の半導体構造の製造方法。

【請求項27】

前記メモリセルは、第３方向に配列されたチャネル領域及びソースドレインドープ領域を含み、前記ソースドレインドープ領域は、前記チャネル領域の両側に位置し、前記第３方向は、前記基板の表面に平行であり、同一の前記メモリセルグループの複数の前記チャネル領域は、順次配置された第１チャネル領域～第Ｎ（Ｎは正の整数である）チャネル領域を含み、前記平行信号線はワード線であり、前記垂直信号線はビット線であり、前記ビット線は、前記ソースドレインドープ領域に接続され、前記ワード線は、前記チャネル領域に接続され、
前記半導体構造の製造方法は、
第１スルーホール～第Ｎスルーホールを形成することであって、第１スルーホールは、前記第１チャネル領域に接続されたワード線を露出し、前記第Ｎスルーホールは、第１チャネル領域～第Ｎ－１チャネル領域を貫通し且つ前記第Ｎチャネル領域に接続されたワード線を露出する、ことと、
前記スルーホールの側壁を覆う誘電体層を形成することと、
前記スルーホールを充填するリードポストを形成することであって、前記リードポストは、対応するワード線と接触する、ことと、を含む、
請求項２５に記載の半導体構造の製造方法。

【請求項28】

同一の前記メモリセルグループの複数の前記メモリセルは、順次配置された第１メモリセル～第Ｎメモリセルを含み、
複数のリードポストを形成する前に、前記半導体構造の製造方法は、
マスク層を形成することであって、前記マスク層は、Ｎ（Ｎは正の整数である）個の開口部を有する、ことと、
前記開口部に沿って前記第１メモリセルをエッチングして、複数の第１サブスルーホールを形成することであって、１つの前記第１サブスルーホールは前記第１スルーホールとして使用される、ことと、
前記第１サブスルーホールを充填する犠牲層を形成することと、
前記マスク層をパターニングして、前記マスク層がＮ－１個の前記開口部を有するようにすることと、
前記開口部に沿って前記犠牲層及び第２メモリセルをエッチングすることと、
前記犠牲層を形成し、前記マスク層をパターニングし、前記エッチングするステップを、第Ｎ－１メモリセルが貫通されるまで繰り返すことと、を含む、
請求項２４に記載の半導体構造の製造方法。

【請求項29】

半導体構造であって、
基板及び複数のリードポストを含み、
前記基板上に積層構造が設けられ、前記積層構造は、第１方向に配列された複数のメモリセルグループを含み、前記メモリセルグループは、第２方向に配列された複数層のメモリセルを含み、
少なくとも２つの前記リードポストは、同一の前記メモリセルグループ内の異なるメモリセルに接続される、半導体構造。

【請求項30】

同一の前記メモリセルグループ内の異なるメモリセルに接続された少なくとも２つの前記リードポストは、第１方向に沿って配列される、
請求項２９に記載の半導体構造。

【請求項31】

同一の前記メモリセルグループ内の異なるメモリセルに接続された前記リードポストは、第１方向に沿って一列に配列される、
請求項３０に記載の半導体構造。

【請求項32】

請求項１～２３及び請求項２９～３１のいずれか一項に記載の半導体構造を備える、メモリチップ。

【請求項33】

請求項３２に記載のメモリチップを備える、電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願への相互参照）
本願は、２０２２年６月２１日に中国特許局に提出された、発明の名称が「半導体構造及びその製造方法、メモリチップ、電子機器」であり、出願番号が２０２２１０７２３１２１．３である中国特許出願の優先権を主張し、当該中国特許出願の全ての内容が参照として本願に援用される。

【0002】

本開示の実施例は半導体分野に属し、具体的には、半導体構造及びその製造方法、メモリチップ、電子機器に関する。

【背景技術】

【0003】

半導体構造は、複数のメモリセルを含み、メモリセルは、メモリ機能を実行するために周辺回路と接続する必要がある。半導体構造の集積度が高いほど、当該半導体構造に収容可能なメモリセルの数が多くなり、半導体構造の性能も向上する。しかしながら、現在の半導体構造では、多くの空間が無駄になっている。また、物理的特性の要因の限界により、メモリセルの体積はスケーリングの限界に達し、プロセス要因の限界により、メモリセルの積層数を増やすことも困難である。

【0004】

したがって、半導体構造の集積度を向上させることができる、新しいアーキテクチャを有する半導体構造が緊急の課題となっている。

【発明の概要】

【0005】

本開示の実施例は、半導体構造の集積度を向上させることができる、半導体構造及びその製造方法、メモリチップ、電子機器を提供する。

【0006】

本開示のいくつかの実施例によれば、本開示の実施例の一態様は半導体構造を提供し、ここで、半導体構造は、基板及び複数のリードポストを含み、前記基板上に積層構造が設けられ、前記積層構造は、第１方向に配列された複数のメモリセルグループを含み、前記メモリセルグループは、第２方向に配列された複数層のメモリセルを含み、少なくとも２つの前記リードポストは、異なるメモリセルグループにおける異なる層の前記メモリセルにそれぞれ接続される。

【0007】

本開示のいくつかの実施例によれば、本開示の実施例の別の態様は半導体構造の製造方法を更に提供し、半導体構造の製造方法は、基板を提供することと、前記基板上に積層構造を形成することであって、前記積層構造は、第１方向に配列された複数のメモリセルグループを含み、前記メモリセルグループは、第２方向に配列された複数層のメモリセルを含む、ことと、複数のリードポストを形成することであって、少なくとも２つの前記リードポストは、異なるメモリセルグループにおける異なる層の前記メモリセルにそれぞれ接続される、ことと、を含む。

【0008】

本開示のいくつかの実施例によれば、本開示の実施例の別の態様は半導体構造を更に提供し、ここで、半導体構造は、基板及び複数のリードポストを含み、前記基板上に積層構造が設けられ、前記積層構造は、第１方向に配列された複数のメモリセルグループを含み、前記メモリセルグループは、第２方向に配列された複数層のメモリセルを含み、少なくとも２つの前記リードポストは、同一の前記メモリセルグループにおける異なるメモリセルに接続される。

【0009】

本開示のいくつかの実施例によれば、本開示の実施例の別の態様はメモリチップを更に提供し、メモリチップは、上記の半導体構造を備える。

【0010】

本開示のいくつかの実施例によれば、本開示の実施例の別の態様は電子機器を更に提供し、電子機器は、上記のメモリチップを備える。

【0011】

本開示の実施例で提供される技術方案は、少なくとも以下の利点を有する。

【0012】

本開示の実施例で提供される半導体構造では、少なくとも２つのリードポストは、メモリセルグループ内の異なる層のメモリセルに接続される。つまり、少なくとも２つのリードポストは、メモリセルに直接接続され、これにより、段差数が減らし、或いは段差領域を別途配置する必要がなくなり、半導体構造の集積度を向上させるのに役に立つ。

【図面の簡単な説明】

【0013】

【図1】半導体構造の俯瞰図である。

【図2】図１の局部拡大図である。

【図3】図２のＡ－Ａ１方向の断面図である。

【図4】本開示の実施例で提供される積層構造の概略図である。

【図5】本開示の実施例で提供される７つの異なる半導体構造のうちの１つの局部俯瞰図である。

【図6】本開示の実施例で提供される７つの異なる半導体構造のうちの１つの局部俯瞰図である。

【図7】本開示の実施例で提供される７つの異なる半導体構造のうちの１つの局部俯瞰図である。

【図8】本開示の実施例で提供される７つの異なる半導体構造のうちの１つの局部俯瞰図である。

【図9】本開示の実施例で提供される７つの異なる半導体構造のうちの１つの局部俯瞰図である。

【図10】本開示の実施例で提供される７つの異なる半導体構造のうちの１つの局部俯瞰図である。

【図11】本開示の実施例で提供される７つの異なる半導体構造のうちの１つの局部俯瞰図である。

【図12】本開示の実施例で提供されるメモリセルグループの概略図である。

【図13】本開示の実施例で提供される半導体構造の局部側面図である。

【図14】本開示の実施例で提供される別のメモリセルグループの概略図である。

【図15】本開示の実施例で提供される別の半導体構造の局部側面図である。

【図16】本開示の実施例で提供される更に別のメモリセルグループの概略図である。

【図17】本開示の実施例で提供される更に別の半導体構造の局部側面図である。

【図18】本開示の実施例で提供される４つの異なるメモリセルグループのうちの１つの概略図である。

【図19】本開示の実施例で提供される４つの異なるメモリセルグループのうちの１つの概略図である。

【図20】本開示の実施例で提供される４つの異なるメモリセルグループのうちの１つの概略図である。

【図21】本開示の実施例で提供される４つの異なるメモリセルグループのうちの１つの概略図である。

【図22】本開示の実施例で提供される構造モジュールの概略図である。

【図23】本開示の実施例で提供される半導体構造の製造方法における各ステップに対応する概略構造図である。

【図24】本開示の実施例で提供される半導体構造の製造方法における各ステップに対応する概略構造図である。

【図25】本開示の実施例で提供される半導体構造の製造方法における各ステップに対応する概略構造図である。

【図26】本開示の実施例で提供される半導体構造の製造方法における各ステップに対応する概略構造図である。

【図27】本開示の実施例で提供される半導体構造の製造方法における各ステップに対応する概略構造図である。

【図28】本開示の実施例で提供される半導体構造の製造方法における各ステップに対応する概略構造図である。

【図29】本開示の実施例で提供される半導体構造の製造方法における各ステップに対応する概略構造図である。

【図30】本開示の実施例で提供される半導体構造の製造方法における各ステップに対応する概略構造図である。

【図31】本開示の実施例で提供される半導体構造の製造方法における各ステップに対応する概略構造図である。

【図32】本開示の実施例で提供される別の半導体構造の製造方法における各ステップに対応する概略構造図である。

【図33】本開示の実施例で提供される別の半導体構造の製造方法における各ステップに対応する概略構造図である。

【図34】本開示の実施例で提供される別の半導体構造の製造方法における各ステップに対応する概略構造図である。

【図35】本開示の実施例で提供される別の半導体構造の製造方法における各ステップに対応する概略構造図である。

【図36】本開示の実施例で提供される更に別のメモリセルグループの概略図である。

【図37】本開示の実施例で提供される２つの異なる半導体構造のうちの１つの局部俯瞰図である

【図38】本開示の実施例で提供される２つの異なる半導体構造のうちの１つの局部俯瞰図である。

【発明を実施するための形態】

【0014】

上記の図面は、本明細書に組み込まれ、本明細書の一部を構成し、上記の図面は、本開示に準拠する実施例を示し、本明細書とともに本開示の原理を説明するために使用される。明らかなこととして、以下の図面は、本開示のいくつかの実施例に過ぎず、当業者は創造的な努力なしに、これらの図面に基づいて他の図面を得ることができる。

【0015】

図１は、半導体構造の俯瞰図であり、図２は、図１の点線円内の段差の拡大図であり、図３は、図２のＡ－Ａ１方向の断面図である。図１～図３を参照すると、半導体構造は、メモリセル領域１００及び段差領域２００を含む。メモリセル領域１００に、複数層のメモリセルが設けられる。段差領域２００には、複数の段差が設けられ、各段差と各層のメモリセルとは１対１に対応して設けられる。段差に接続層（未図示）が設けられてもよく、段差上にリードポスト３００が設けられてもよく、リードポスト３００は、段差内の接続層を介してメモリセルに電気接続され、これにより、メモリセルを引き出すことによって、メモリセルを周辺回路に接続することができる。しかしながら、メモリセルの積層数の増加に伴い、段差領域２００が占める面積は大きくなる。例えば、合計６４層のメモリセルがある場合、６４つの段差が必要であり、下段になるほど段差の面積は大きくなる。最上段の段差の面積が０．２５μｍ^２である場合、最下段の段差の面積は６４＊０．２５＝１６μｍ^２となる。図３を参照すると、各段差の下の接続層は、支持と電気接続にのみ使用されるため、下部の空間の浪費をもたらす。したがって、半導体構造の集積度を更に向上させる必要がある。

【0016】

本開示の実施例は半導体構造を提供し、当該半導体構造では、複数のリードポストのうちの少なくとも２つは、異なるメモリセルグループにおける異なる層のメモリセルに接続される。つまり、少なくとも２つのリードポストはメモリセルに直接接続され、これにより、段差数を減らし、或いは段差領域を別途配置する必要がなくなり、空間利用率を向上させ、半導体構造の集積度を向上させるのに役に立つ。

【0017】

以下、図面を参照して本開示の各実施例を詳細に説明する。しかしながら、当業者なら理解できるように、本開示の各実施例において、読者に本開示の実施例をよりよく理解させるための多くの技術的詳細が開示されているが、本開示の実施例で請求される技術的解決策は、これらの技術的詳細や、以下の各実施例に基づく種々の変更及び修正なしにも実現することができる。

【0018】

図４～図２２に示すように、本開示の実施例は半導体構造を提供し、半導体構造は、基板１１（図２３を参照）及び複数のリードポスト５を含み、基板１１上に積層構造が設けられ、積層構造は、第１方向Ｘに配列された複数のメモリセルグループＴＣ０を含み、メモリセルグループＴＣ０は、第２方向Ｚに配列された複数層のメモリセルＴＣを含み、少なくとも２つのリードポスト５は、異なるメモリセルグループＴＣ０における異なる層のメモリセルＴＣにそれぞれ接続される。

【0019】

つまり、メモリセルＴＣを多層に積層し、少なくとも２つのリードポスト５をメモリセルＴＣに直接接続することで、段差数を減らすことができる。全てのリードポスト５がメモリセルＴＣに直接接続される場合、段差領域を別途に設ける必要がない。つまり、基板１１の表面における、ストレージユニットメモリセルＴＣに接続されたリードポスト５の正投影は、基板１１の表面における積層構造の正投影内に収まり、これにより、基板１１の表面の利用率を向上させ、半導体構造の集積度を向上させることができる。更に、少なくとも２つのリードポスト５は、異なるメモリセルグループＴＣ０における異なる層のメモリセルＴＣに接続され、これは、少なくとも２つのリードポスト５が、異なるメモリセルグループＴＣ０の空間位置を利用できることを意味する。

【0020】

以下、図面を参照して半導体構造を詳細に説明する。

【0021】

いくつかの実施例では、図４～図５、図８～図２２を参照すると、同一のメモリセルグループＴＣ０内の全てのメモリセルＴＣは、最大、１つのリードポスト５に接続される。つまり、各メモリセルグループＴＣ０に、リードポスト５とメモリセルＴＣとの接続位置を１つだけ設ければよい。同一のメモリセルグループＴＣ０内の接続位置は比較的少ないため、異なるメモリセルグループＴＣ０における接続方式は比較的統一されており、異なるリードポスト５とメモリセルＴＣの接続工程を統一するのに役に立ち、これによって、製造コストを低減することができる。説明すべきこととして、リードポスト５と異なるメモリセルＴＣとを接続するために、メモリセルＴＣ内の構造の一部を除去することで、少なくとも一部のリードポスト５が少なくとも１つのメモリセルＴＣを貫通するようにしてもよく、リードポスト５をメモリセルＴＣの側壁に設けることで、メモリセルＴＣを貫通するようにしてもよい。

【0022】

別のいくつかの実施例では、図６及び図７を参照すると、少なくとも２つのリードポスト５に接続されたメモリセルＴＣは、同一のメモリセルグループＴＣ０に位置する。つまり、各メモリセルグループＴＣ０には、リードポスト５とメモリセルＴＣとの接続位置が複数設けられてもよい。説明すべきこととして、リードポスト５とメモリセルＴＣとを接続するために、通常、メモリセルＴＣ内の構造の一部を除去する必要があり、これによって、リードポスト５によって必要とされる空間位置を提供する。メモリセルＴＣ内の構造の一部を除去した後、当該メモリセルＴＣは、もはやメモリ機能を実行しなくてもよい。複数のリードポスト５が同一のメモリセルグループＴＣ０に位置する場合、これは、無効なメモリセルＴＣの数を減らすのに役に立ち、これにより、半導体構造内の空間利用率を向上させ、集積度を向上させることができる。

【0023】

具体的には、少なくとも２つのリードポスト５に接続されるメモリセルＴＣが同一のメモリセルグループＴＣ０に位置することは、同一のメモリセルグループＴＣ０に位置する少なくとも２つのリードポスト５が同一層のメモリセルＴＣに接続されるか、又は、同一のメモリセルグループＴＣ０に位置する少なくとも２つのリードポスト５が異なる層のメモリセルＴＣに接続されるという２つの状況を含み得る。

【0024】

図６を参照すると、同一のメモリセルグループＴＣ０に位置する少なくとも２つのリードポスト５は第１方向Ｘに沿って配列でき、図７を参照すると、同一のメモリセルグループＴＣ０の少なくとも２つのリードポスト５は第３方向Ｙに沿って配列できる。

【0025】

いくつかの実施例では、図４を参照すると、リードポスト５の数は、メモリセルＴＣの層の数より大きいか等しく、各層は少なくとも、リードポスト５に接続されたメモリセルＴＣを含む。つまり、各層のメモリセルＴＣは、段差領域を別途に設けることなく、リードポスト５に直接接続することができる。更に、各層のメモリセルＴＣは、１つ又は複数のリードポスト５によって引き出されてもよい。各層のメモリセルＴＣが１つのリードポスト５によって引き出される場合、製造過程を簡略化させるのに役に立ち、各層のメモリセルＴＣが複数のリードポスト５によって引き出される場合、接触面積を増大させるのに役に立ち、これにより、接触抵抗が低減する。

【0026】

説明すべきこととして、メモリセルグループＴＣ０は、様々な異なる構造を有するため、同一のメモリセルグループＴＣ０に接続されるリードポスト５の数が多すぎると、リードポスト５が必要とする空間位置が大きくなり、異なるリードポスト５は、メモリセルグループＴＣ０内の異なる構造に接続される可能性があり、通常、異なる構造に対して異なる接続工程が必要とされる。いくつかの実施例では、同一のメモリセルグループＴＣ０に接続されるリードポスト５の数は、メモリセルグループＴＣ０内のメモリセルＴＣの層数より少なく、同一のメモリセルグループＴＣ０に接続されるリードポスト５の数を制御することにより、当該数を適切な範囲に抑えることで、リードポスト５とメモリセルＴＣとの接続工程を簡略化することができる。

【0027】

いくつかの実施例では、図６、図８及び図９を参照すると、リードポスト５は第１方向Ｘに沿って一列に配列される。つまり、第１方向Ｘにおいて、複数のリードポスト５は大体整列され、これにより、複数のリードポスト５をメモリセルＴＣ内の同一構造に接続しやすくなり、リードポスト５とメモリセルＴＣとの接続工程を統一し、製造コストを低減するのに役に立つ。

【0028】

例えば、図８を参照すると、リードポスト５は第１方向Ｘに沿って直列に配列される。言い換えれば、リードポスト５は同一直線上に配列され、複数のリードポスト５の両端は第１方向Ｘに整列され、これにより、工程を簡略化し、半導体構造の均一性を向上させるのに役に立つ。更に、図９を参照すると、リードポスト５同士を少しずらしてもよく、つまり、複数のリードポスト５の両端を第１方向Ｘに整列させなくてもよく、これにより、リードポスト５の対向面積を削減し、隣接するリードポスト５間の寄生容量を低減することができる。

【0029】

図４、図１２～図２２を参照すると、少なくとも１つのリードポスト５は第２方向Ｚに延在し且つメモリセルグループＴＣ０の少なくとも１つのメモリセルＴＣを貫通し、この場合、基板１１の表面における少なくとも１つのリードポスト５の正投影は、基板１１の表面におけるメモリセルＴＣの正投影内に位置する。以下、これについて詳細に説明し、理解を容易にするために、リードポスト５を、積み重ねられた接触部５１と延在部５２とに分ける。接触部５１はメモリセルＴＣに接続されており、接触部５１に接続されたメモリセルＴＣは、対応する層のメモリセルＴＣと呼ばれる。

【0030】

具体的には、少なくとも２つのリードポスト５は、異なるメモリセルグループＴＣ０の異なる層のメモリセルＴＣにそれぞれ接続され、これは、少なくとも１つのリードポスト５が非最上層のメモリセルＴＣに接続されていることを意味する。非最上層のメモリセルＴＣに接続されたリードポスト５は、対応する層のメモリセルＴＣの空間位置に加えて、対応する層の上方のメモリセルＴＣの空間位置を占める必要がある。例えば、図１２、図１４及び図１６を参照すると、上位２番目の層を対応する層として使用し、リードポスト５の接触部５１が、上位２番目の層のメモリセルＴＣに接続される場合、リードポスト５の延在部５２は、最上層のメモリセルＴＣを貫通する必要がある。貫通されたメモリセルＴＣ、及びリードポストに接続されたメモリセルＴＣはメモリ機能を持たない。言い換えれば、対応する層の上方のメモリセルＴＣの構造の一部を直接除去することで、リードポスト５の延在部５２に空間位置を提供することができ、このようにして、製造工程を簡略化することができる。

【0031】

説明すべきこととして、別のいくつかの実施例では、リードポスト５の延在部５２は、対応する層の上方のメモリセルＴＣの空間位置を占めず、隣接するメモリセルＴＣ間の空間位置を占めてもよい。具体的には、図１０を参照すると、リードポスト５の接触部５１の一部は、対応する層のメモリセルＴＣの位置から突出し、隣接するメモリセルＴＣとの間の空間に設けられ、これによって、対応する層の上方のメモリセルＴＣを貫通することなく、リードポスト５の延在部５２を、隣接するメモリセルＴＣ間の隙間から上方に引き出すことができ、これにより、無効なメモリセルＴＣの数を減らすことができる。或いは、図１１を参照すると、リードポスト５の接触部５１及び延在部５２は、隣接するメモリセルＴＣ間の空間に設けられ、接触部５１は、対応する層のメモリセルＴＣの側壁に接触しており、これによって、対応する層の上方のメモリセルＴＣを貫通することなく、リードポスト５の延在部５２を、隣接するメモリセルＴＣ間の隙間から上方に引き出すことができ、これにより、無効なメモリセルＴＣの数を減らすことができる。

【0032】

図４を参照すると、最上層のメモリセルＴＣに接続されるリードポスト５の場合、当該リードポスト５は、対応する層のメモリセルＴＣの空間位置のみを使用すればよく、他のメモリセルＴＣの空間位置を占める必要がなく、したがって、対応する層以外のメモリセルＴＣを貫通する必要がない。

【0033】

留意すべきこととして、いくつかの実施例では、図４、図１２及び図１３を参照すると、リードポスト５は、対応する層のメモリセルＴＣを貫通してもよく、つまり、対応する層のメモリセルＴＣの構造の一部を除去することで、リードポスト５の接触部５１に空間位置を提供し、この場合、リードポスト５の側面の少なくとも一部の側面がメモリセルＴＣに接続される。

【0034】

別のいくつかの実施例では、リードポスト５は、対応する層のメモリセルＴＣに貫通しなくてもよい。例えば、図１４及び図１５を参照すると、リードポスト５は、対応する層のメモリセルＴＣ内に埋め込まれており、この場合、リードポスト５の底面及び一部の側面は、メモリセルＴＣに接続される。更に、図１６及び図１７を参照すると、リードポスト５の底面は、対応する層のメモリセルＴＣの上面に接続される。

【0035】

図４、図１３、図１５及び図１７を参照すると、少なくとも２つのリードポスト５が貫通するメモリセルＴＣの数は互いに異なる。つまり、少なくとも２つのリードポスト５は、異なる層のメモリセルＴＣに接続され、これにより、異なる層のメモリセルＴＣを引き出す。このようにして、少なくとも、２つの段差を減少させることができ、これによって、半導体構造の体積を縮小させることができる。

【0036】

図１２、図１４、図１６、図１８～図２１を参照すると、半導体構造は更に、リードポスト５と、貫通されたメモリセルＴＣとの間の誘電体層６を含む。誘電体層６は、リードポスト５を、対応する層の上方のメモリセルＴＣから分離することができる。説明すべきこととして、リードポスト５が対応する層のメモリセルＴＣを更に貫通する場合、誘電体層６は、リードポスト５と、対応する層の上方のメモリセルＴＣとの間に位置し、対応する層のメモリセルＴＣ内に位置するリードポスト５の側壁を露出し、これによって、リードポスト５は側壁を介して対応する層のメモリセルＴＣに接続される。

【0037】

図４を参照すると、隣接する２つのリードポスト５は、少なくとも１つのメモリセルグループＴＣ０によって離間されている。つまり、隣接する２つのリードポスト５は、互いに隣接するメモリセルグループＴＣ０に接続されず、このようにして、隣接するリードポスト５間の距離を増加させて、寄生容量を低減することができる。

【0038】

具体的には、いくつかの例では、隣接する２つのリードポスト５間のメモリセルグループＴＣ０の数は同じであり、つまり、隣接するリードポスト５間の距離が固定され、これによって、半導体構造の均一性を向上させる。別のいくつかの例では、隣接する２つのリードポスト５の対向面積は、隣接する２つのリードポスト５間のメモリセルグループＴＣ０の数に正比例する。理解できることとして、隣接するリードポスト５間の寄生容量は、両者間の対向面積にも関係し、両者間の対向面積が大きいほど、両者間のメモリセルグループＴＣ０の数を対応して増加させて、両者間の距離を増加させ、これによって、寄生容量を低減することができる。例示的に、最下層及び下位２番目の層のメモリセルＴＣに接続される２つのリードポスト５は隣接して設けられ、２つのリードポスト５間には、５つのメモリセルグループＴＣ０が設けられ、最上層及び上位２番目の層のメモリセルＴＣに接続される２つのリードポスト５は隣接して設けられ、２つのリードポスト５間には、１つのメモリセルグループＴＣ０が設けられる。

【0039】

別のいくつかの実施例では、図８及び図９を参照すると、隣接する２つのリードポスト５は、隣接するメモリセルグループＴＣ０に位置してもよく、両者間にはメモリセルグループＴＣ０が設けられない。

【0040】

以下、積層構造について具体的に説明する。

【0041】

図４を参照すると、半導体構造は第１方向Ｘ、第２方向Ｚ及び第３方向Ｙを有する。第１方向Ｘは基板１１の表面に平行であり、第２方向Ｚは基板１１の表面に垂直であり、第３方向Ｙは基板１１の表面に平行である。第３方向Ｙは第１方向Ｘとは異なる。例示的に、第３方向Ｙは、第１方向Ｘに垂直であってもよい。

【0042】

図４を引き続き参照すると、積層構造は更に、複数の平行信号線３及び複数の垂直信号線４を含み、複数の平行信号線３は第２方向Ｚに配列され且つ第１方向Ｘに沿って延在し、平行信号線３は、一層のメモリセルＴＣに接続され、垂直信号線４は第２方向Ｚに延在し且つ同一のメモリセルグループＴＣ０の複数層のメモリセルＴＣに接続される。リードポスト５は、平行信号線３に電気接続される。

【0043】

つまり、平行信号線３は、基板１１上に積層されており、後続での平行信号線３と周辺回路回路との電気接続を実現するために、リードポスト５を介して引き出す必要がある。垂直信号線４は、基板１１に対して垂直に設けられており、したがって、リードポスト５を介して引き出す必要がない。いくつかの実施例では、リードポスト５は平行信号線３に直接接続され、これにより、リードポスト５と平行信号線３との電気接続を実現することができ、別のいくつかの実施例では、リードポスト５は、メモリセルＴＣ内の導電性構造を介して平行信号線３に電気接続される。以下、これらについて詳細に説明する。

【0044】

図４～図２２を参照すると、いくつかの実施例では、メモリセルＴＣは、第３方向Ｙに配列されたトランジスタＴ及びコンデンサＣを含み得、平行信号線３及び垂直信号線４は、トランジスタＴに接続される。例示的に、動的ランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）では、メモリセルＴＣは、１つのトランジスタＴ及び１つのコンデンサＣを含む。別のいくつかの実施例では、メモリセルＴＣは、トランジスタＴのみを含んでもよく、例えば、静的ランダムアクセスメモリ（ＳＲＡＭ：Ｓｔａｔｉｃ Ｒａｎｄｏｍ－Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）では、メモリセルＴＣは、６つのトランジスタＴで構成され、別の例として、キャパシタレス・ダブルゲート量子井戸シングルトランジスタＤＲＡＭ（１Ｔ ＤＲＡＭ：Ｃａｐａｃｉｔｏｒｌｅｓｓ Ｄｏｕｂｌｅ Ｇａｔｅ Ｑｕａｎｔｕｍ Ｗｅｌｌ Ｓｉｎｇｌｅ Ｔｒａｎｓｉｓｔｏｒ ＤＲＡＭ）では、メモリセルＴＣは、１つのダブルゲートトランジスタＴで構成される。

【0045】

トランジスタＴは、第３方向Ｙに配列されたチャネル領域２２及びソースドレインドープ領域２１を含み、ソースドレインドープ領域２１は、チャネル領域２２の両側に位置する。平行信号線３及び垂直信号線４のうちの一方はビット線ＢＬであり、他方はワード線ＷＬである。ビット線ＢＬはソースドレインドープ領域２１に接続され、ワード線ＷＬはチャネル領域２２に接続される。例示的に、ソースドレインドープ領域２１は、第１ソースドレインドープ領域２１１及び第２ソースドレインドープ領域２１２を含み、第１ソースドレインドープ領域２１１は、ビット線ＢＬとチャネル領域２２との間に位置し、第２ソースドレインドープ領域２１２は、チャネル領域２２の第１ソースドレインドープ領域２１１から離れた側に位置する。第１ソースドレインドープ領域２１１及び第２ソースドレインドープ領域２１２は、それぞれ、トランジスタＴのソース電極及びドレイン電極として機能することができる。更に、第２ソースドレインドープ領域２１は更に、ライトドープドレイン（ＬＤＤ）構造を含むことができ、ライトドープドレイン（ＬＤＤ）構造は、チャネル領域とドレイン電極との間に位置する。

【0046】

以下、リードポスト５とメモリセルＴＣ及び平行信号線３との間の具体的な位置関係について詳細に説明する。

【0047】

平行信号線３がビット線ＢＬであり、垂直信号線４がワード線ＷＬである場合、リードポスト５とメモリセルＴＣ及び平行信号線３との間の位置関係は、具体的には、以下の通りである。

【0048】

第１例では、図４、図１２～図１７を参照すると、少なくとも１つのリードポスト５の底面はソースドレインドープ領域２１に位置する。つまり、基板１１の表面におけるリードポスト５の正投影は、基板１１の表面におけるソースドレインドープ領域２１の正投影と重なり、リードポスト５は、ソースドレインドープ領域２１の空間位置を用いてビット線ＢＬとの電気接続を実現できる。説明すべきこととして、図１３、図１５及び図１７はすべて、概略的な局部側面図であり、チャネル領域、垂直信号線及びコンデンサは図示されていない。

【0049】

具体的には、少なくとも１つのリードポスト５は、対応する層の第１ソースドレインドープ領域２１１に接続される。第１ソースドレインドープ領域２１１は、第２ソースドレインドープ領域２１２よりもビット線ＢＬに近いため、第１ソースドレインドープ領域２１１の空間位置を用いてリードポスト５とビット線ＢＬとの電気接続を実現する場合、リードポスト５とビット線ＢＬとの間の距離を減少させることができ、これにより、抵抗を低減し、製造工程を簡略化するのに役に立つ。リードポスト５が第２ソースドレインドープ領域２１２の空間位置を用いてリードポスト５とビット線ＢＬとの電気接続を実現する場合、チャネル領域２２及び第１ソースドレインドープ領域２１１に対して導体化処理を実行して、両者の抵抗を低減することができる。

【0050】

いくつかの実施例では、図４、図１２及び図１３を参照すると、少なくとも１つのリードポスト５は、少なくとも１つのメモリセルＴＣのソースドレインドープ領域２１を貫通する。基板の表面におけるリードポスト５の正投影は、基板の表面におけるメモリセルＴＣ（例えば、第１ソースドレインドープ領域２１１）の正投影と少なくとも部分的に重なる。具体的には、少なくとも１つのリードポスト５は、対応する層のソースドレインドープ領域２１を貫通し、例えば、リードポスト５は、対応する層のメモリセルＴＣの第１ソースドレインドープ領域２１１を貫通することができる。この場合、リードポスト５は、側壁を介してビット線ＢＬに直接接続され得る。

【0051】

別のいくつかの実施例では、図１４及び図１５を参照すると、リードポスト５の底面は、ソースドレインドープ領域２１内に埋め込まれる。つまり、リードポスト５の下端は、ソースドレインドープ領域２１内に位置するが、ソースドレインドープ領域２１を完全に貫通していない。この場合、リードポスト５は、ビット線ＢＬに直接接続されてもよいし、ソースドレインドープ領域２１を介して間接的にビット線ＢＬに電気接続されてもよい。

【0052】

更に別のいくつかの実施例では、図１６及び図１７を参照すると、リードポスト５の底面は、ソースドレインドープ領域２１の上面に位置し、例えば、リードポスト５の底面は、第１ソースドレインドープ領域２１１の上面に位置する。この場合、リードポスト５は、ビット線ＢＬに直接接続されず、ソースドレインドープ領域２１を介してビット線ＢＬに電気接続される。ソースドレインドープ領域２１の抵抗を低減するために、ソースドレインドープ領域２１に対して導体化処理を実行することができ、例えば、金属シリサイド化処理により、ソースドレインドープ領域２１に金属シリサイドを形成するか、又は、ソースドレインドープ領域２１に対してヘビードーピング処理を実行することができる。

【0053】

説明すべきこととして、非最上層に接続されたメモリセルＴＣの場合、リードポスト５は、対応する層の上方のソースドレインドープ領域２１を貫通してもよい。最上層のメモリセルＴＣに接続されたリードポスト５の場合、リードポスト５は、対応する層以外の他のソースドレインドープ領域２１を貫通する必要がない。

【0054】

第２例では、図１８を参照すると、メモリセルＴＣは更に、ビット線接触領域２３を含み、ビット線接触領域２３は、ビット線ＢＬとソースドレインドープ領域２１を接続する。ビット線接触領域２３は、ビット線ＢＬとソースドレインドープ領域２１との間の接触抵抗を低減することができる。例示的に、ビット線接触領域２３は、ヘビードーピングされたポリシリコン又は金属シリサイドであってもよい。

【0055】

少なくとも１つのリードポスト５の底面は、ビット線接触領域２３に位置する。つまり、リードポスト５は、ビット線接触領域２３の空間位置を用いてビット線ＢＬに電気接続され得る。例えば、少なくとも１つのリードポスト５は、１つのメモリセルＴＣ内のビット線接触領域２３を貫通する。或いは、少なくとも１つのリードポスト５は、対応する層のビット線接触領域２３に埋め込まれる。或いは、少なくとも１つのリードポスト５の底面は、対応する層のビット線接触領域２３の上面に接続される。

【0056】

平行信号線３がワード線ＷＬであり、垂直信号線４がビット線ＢＬである場合、リードポスト５とメモリセルＴＣ及び平行信号線３との間の位置関係は、具体的には、以下の通りである。

【0057】

第１例では、図１９を参照すると、少なくとも１つのリードポスト５の底面はチャネル領域２２に位置する。つまり、基板１１の表面におけるリードポスト５の正投影は、基板１１の表面におけるチャネル領域２２の正投影と重なり、リードポスト５は、チャネル領域２２の空間位置を用いてワード線ＷＬとの電気接続を実現することができる。

【0058】

留意すべきこととして、ワード線ＷＬとチャネル領域２２との位置関係は様々である。例えば、ワード線ＷＬは、チャネル領域２２全体を覆うか、或いは、ワード線ＷＬは、チャネル領域２２の上面及び／又は底面に接続される。

【0059】

以下では、ワード線ＷＬが少なくともチャネル領域２２の上面を覆うことを例として、リードポスト５とワード線ＷＬとの間の位置関係について説明する。

【0060】

図１９を参照すると、リードポスト５が非最上層のメモリセルＴＣに接続される場合、当該リードポスト５は、対応する層のメモリセルＴＣ上のワード線ＷＬに電気接続され且つ対応する層の上方に位置するチャネル領域２２及びワード線ＷＬを貫通する。基板の表面におけるリードポスト５の正投影は、基板の表面における、メモリセルＴＣのチャネル領域２２の正投影と少なくとも部分的に重なる。留意すべきこととして、リードポスト５はワード線ＷＬを貫通しているが、ワード線ＷＬを完全に切断するわけではない。例えば、リードポスト５はワード線ＷＬの中央を貫通する。リードポスト５と、対応する層の上方のワード線ＷＬとの間には、誘電体層６が更に設けられ、これによって、リードポスト５と対応する層の上方のワード線ＷＬとの電気接続を回避する。

【0061】

リードポスト５が最上層のメモリセルＴＣに接続される場合、当該リードポスト５は、最上層のワード線ＷＬに電気接続され、いずれのワード線ＷＬ及びチャネル領域２２を貫通する必要がない。

【0062】

半導体構造は、少なくとも、異なる層のメモリセルＴＣに接続されたリードポスト５を含むため、少なくとも１つのリードポスト５は、非最上層のメモリセルＴＣに接続され、したがって、少なくとも１つのリードポスト５は、少なくとも１つのメモリセルＴＣのチャネル領域２２を貫通する。

【0063】

説明すべきこととして、ワード線ＷＬが、チャネル領域２２の上面を覆わず、チャネル領域２２の底面を覆う場合、最上層のメモリセルＴＣに接続されたリードポスト５は、チャネル領域２２の底面のワード線ＷＬに接続されるために、少なくとも１つのチャネル領域２２を貫通する必要がある。

【0064】

第２例では、図２０及び図２１を参照すると、少なくとも１つのリードポスト５の底面は、ソースドレインドープ領域２１に位置し、リードポスト５の側面の一部は、対応する層のワード線ＷＬに接続される。更に、ワード線ＷＬは更に、対応する層の上方のソースドレインドープ領域２１を貫通する。つまり、リードポスト５は、ソースドレインドープ領域２１の位置を用いてワード線ＷＬとの電気接続を実現することができる。具体的には、図２０を参照すると、少なくとも１つのリードポスト５の底面は、第１ソースドレインドープ領域２１１に位置し、リードポスト５の側面の一部は、対応する層のワード線ＷＬに接続され、基板の表面におけるリードポスト５の正投影は、基板の表面における、メモリセルＴＣの第１ソースドレインドープ領域２１１の正投影と少なくとも部分的に重なる。図２１を参照すると、少なくとも１つのリードポスト５の底面は、第２ソースドレインドープ領域２１２に位置し、リードポスト５の側面の一部は、対応する層のワード線ＷＬに接続され、基板の表面におけるリードポスト５の正投影は、基板の表面における、メモリセルＴＣの第２ソースドレインドープ領域２１２の正投影と少なくとも部分的に重なる。

【0065】

説明すべきこととして、リードポスト５の底面は、ソースドレインドープ領域２１に位置するが、ソースドレインドープ領域２１から電気的に絶縁され、例えば、リードポスト５の底面に絶縁層（未図示）を形成してもよく、又は、リードポスト５を形成する前に、対応する層のソースドレインドープ領域２１の表面に対してパッシベーション処理を実行することができる。

【0066】

以下、構造モジュールについて詳細に説明する。

【0067】

図２２を参照すると、積層構造の数は複数であり、同一の積層構造の複数の平行信号線３は、第２方向Ｚ上に順次に配列された第１～第Ｎ（Ｎは１より大きい正の整数である）平行信号線を含む。

【0068】

２つの積層構造は構造モジュールを構成する。構造モジュールは更に、複数の導線７を含み、導線７は、異なる積層構造の２つのリードポスト５に接続され、言い換えれば、異なる積層構造に位置する２つのリードポスト５は１つの導線７に接続され、２つのリードポスト５に電気接続された２つの平行信号線３のシーケンス番号の合計は、Ｎ＋１である。

【0069】

つまり、シーケンス番号の合計がＮ＋１である２つの平行信号線３は、リードポスト５及び導線７を介して電気接続される。電気接続された２つの平行信号線３は、平行信号線グループを構成することができる。電位が同じであるため、平行信号線グループの２つの平行信号線３は１つの平行信号線３と見なしてもよい。

【0070】

例示的に、平行信号線３は、第１～第５平行信号線を含み、積層構造の第１平行信号線は、別の積層構造の第５平行信号線に接続され、積層構造の第２平行信号線は、別の積層構造の第４平行信号線に接続され、積層構造の第３平行信号線は、別の積層構造の第３平行信号線に接続される。第１平行信号線は最上層に位置し、第５平行信号線は最下層に位置する。

【0071】

説明すべきこととして、リードポスト５はメモリセルＴＣを貫通するため、貫通されたメモリセルＴＣはもはやメモリ機能を実行しない。リードポスト５は異なる層のメモリセルＴＣに接続されるため、半導体構造内の異なる層における利用可能なメモリセルＴＣの数は異なる。例えば、合計５層のメモリセルＴＣがあり、第１層は最上層であり、第１層には５つのメモリセルＴＣが足りず、第２層には４つのメモリセルＴＣが足りず、第３層には３つのメモリセルＴＣが欠落しており、第４層には２つのメモリセルＴＣが欠落しており、第５層は最下層として使用され、第５層には１つのメモリセルＴＣが欠落している。導線７の作用により、異なる平行信号線グループに接続されたメモリセルＴＣの数は同じになる。

【0072】

更に、異なる層のメモリセルＴＣに接続されたリードポスト５の長さは異なるため、異なる抵抗を生じる。ＲＣ遅延効果により、異なるメモリセルＴＣの遅延時間は異なる。導線７の作用により、２つのリードポスト５が１つのリードポスト５グループを形成し、各リードポスト５グループの総長は大体同じであり、したがって、遅延時間を統一するのに役に立ち、これにより、半導体構造の性能を向上させる。

【0073】

更に、異なる層のメモリセルＴＣとリードポスト５の接触面積の一致性を保つことができ、そのため、一致した接触抵抗を得、それによって異なる遅延時間が生じるのを防ぐことができる。例えば、異なる層のメモリセルＴＣとリードポスト５の接触面積はいずれも、０．０３６～０．０５４μｍ^２である。

【0074】

いくつかの実施例では、導線７に接続される２つのリードポスト５は真向かいに設けられ、導線７の延在方向は第１方向Ｘに垂直である。このようにして、２つのリードポスト５間の距離を縮小するのに役に立ち、これにより、導線の長さを短縮することができる。導線の長さが短縮すると、抵抗が低減し、消費電力が低下し、遅延時間が短縮する。別のいくつかの実施例では、図２２を参照すると、導線７に接続される２つのリードポスト５は互いにずらして配置されてもよい。

【0075】

同一の構造モジュールにおいて、一方の積層構造のトランジスタＴは、他方の積層構造のトランジスタＴに対向して設けられる。つまり、積層構造のコンデンサＣは、第３方向Ｙに配列された２つの対向する辺を有し、そのうち、別の積層構造に面する一方の辺は内側であり、別の積層構造に背向する一方の辺は外側であり。トランジスタＴが互いに対向して設けられることは、２つのトランジスタが、それらが所属する積層構造の内側に位置することを意味する。このようにして、２つのトランジスタＴ間の距離を短縮し、２つのリードポスト５間の距離を短縮するのに役に立ち、これにより、導線７の長さを短縮する。

【0076】

図２２に示すように、別のいくつかの実施例では、同一の構造モジュールにおいて、一方の積層構造のトランジスタＴは、他方の積層構造のトランジスタＴと同じ方向に設けられる。或いは、同一の構造モジュールにおいて、一方の積層構造のトランジスタＴは、他方の積層構造のトランジスタＴとは反対方向に設けられる。トランジスタＴが同じ方向に設けられることは、一方の積層構造のトランジスタＴがコンデンサＣの内側に位置し、他方の積層構造のトランジスタＴがコンデンサＣの外側に位置することを意味する。トランジスタＴが反対方向に設けられることは、２つの積層構造のトランジスタＴがいずれもコンデンサＣの外側に位置することを意味する。

【0077】

要するに、本開示の実施例では、少なくとも２つのリードポスト５を段差領域からメモリセルＴＣが配置される領域に組み込むことにより、基板１１の表面面積の利用率を向上させる。すべてのリードポスト５をメモリセルＴＣが配置される領域に設けると、段差領域を別途に分割する必要がなくなり、半導体構造の集積度を向上させることができ、メモリセルＴＣの数を増加させるのに役に立つ。

【0078】

図２３～図３５に示すように、本開示の別の実施例は、半導体構造の製造方法を提供する。当該半導体構造の製造方法は、上記の実施例で提供される半導体構造を製造することに用いられ、半導体構造に関する詳細な説明については、上記の実施例を参照することができる。説明すべきこととして、半導体構造の製造方法のステップを便宜に説明し、明確に示すために、図２３～図３５は、半導体構造の概略的な局部構造図であり、ここで、図２３、図２５、図２６、図２８～図３０は、チャネル領域、垂直信号線及びコンデンサを省略した局部側面図であり、図２４、図２７及び図３１は、絶縁層１２を省略した局部俯瞰図である。図３２及び図３４は、第１方向Ｘ上の断面図であり、図３３、図３４は、絶縁層１２を省略した局部俯瞰図である。

【0079】

図２３を参照すると、基板１１を提供し、基板１１上に積層構造を形成し、積層構造は、第１方向Ｘに配列された複数のメモリセルグループＴＣ０（図１を参照）を含み、メモリセルグループＴＣ０は、第２方向Ｚに配列された複数層のメモリセルＴＣを含む。同一のメモリセルグループＴＣ０の複数のメモリセルＴＣは、順次配列された第１メモリセル～第Ｎメモリセルを含む。第１メモリセルは最上層に位置し、第Ｎメモリセルは最下層に位置する。

【0080】

例示的に、メモリセルＴＣは、トランジスタＴ及びコンデンサＣを含むことができる。

【0081】

具体的には、トランジスタＴを形成するステップは、間隔をあけて設けられる複数層の活性層を形成することであって、各活性層は複数の活性構造を含む、ことと、活性構造に対してドーピング処理を実行して、ソースドレインドープ領域２１及びチャネル領域２２を形成することと、チャネル領域２２の表面にゲート誘電体層を形成することと、を含み得る。つまり、メモリセルＴＣは、第３方向Ｙに配列されたチャネル領域２２及びソースドレインドープ領域２１を含み、ソースドレインドープ領域２１は、チャネル領域２２の両側に位置し、第３方向Ｙは、基板１１の表面に平行である。

【0082】

更に、隣接する層のトランジスタＴの間に絶縁層１２を形成して、隣接するトランジスタＴを分離する必要がある。

【0083】

コンデンサＣを形成するステップは、コンデンサ支持層、及びコンデンサ支持層内に位置するコンデンサホールを形成することと、コンデンサホールの内壁に下電極を形成し、下電極の表面にコンデンサ誘電体層を形成し、コンデンサ誘電体層の表面に上電極を形成することと、を含み得る。下電極、コンデンサ誘電体層及び上電極はコンデンサＣを構成する。

【0084】

半導体構造の製造方法は、複数の平行信号線３及び複数の垂直信号線４（図４を参照）を形成することを更に含み、複数の平行信号線３は、第２方向Ｚに配列され且つ第１方向Ｘに沿って延在し、各平行信号線３は、一層のメモリセルＴＣに接続され、垂直信号線４は第２方向Ｚに延在し且つ同一のメモリセルグループＴＣ０の複数層のメモリセルＴＣに接続される。第１方向Ｘは基板１１の表面に平行であり、第２方向Ｚは基板１１の表面に垂直である。

【0085】

垂直信号線４及び平行信号線３のうちの一方はビット線ＢＬであり、他方はワード線ＷＬである。ビット線ＢＬはソースドレインドープ領域２１に接続され、ワード線ＷＬはゲート電極としてチャネル領域２２に接続される。

【0086】

垂直信号線４を形成する方法は、絶縁構造を形成し、分離構造をエッチングして、分離構造内に充填孔を形成し、充填孔は第２方向Ｚに延在することと、充填孔内に導電材料を堆積して、垂直信号線４を形成することと、を含み得る。

【0087】

平行信号線３を形成するステップは、活性構造の表面に導電材料を堆積して、導電材料が同一層の活性構造を覆うようにすることを含み得る。この後、隣接する平行信号線３の間に分離構造を形成する。

【0088】

図２３～図３５を参照すると、複数のリードポスト５を形成し、ここで、少なくとも２つのリードポスト５はそれぞれ、異なるメモリセルグループＴＣ０内の異なる層のメモリセルＴＣに接続される。

【0089】

以下、リードポスト５の形成ステップについて詳細に説明する。

【0090】

平行信号線３がビット線ＢＬであり、垂直信号線４がワード線ＷＬである場合、リードポスト５の形成ステップは、具体的には、以下のとおりである。

【0091】

先ず、説明すべきこととして、同一のメモリセルグループＴＣ０の複数のソースドレインドープ領域２１は、順次配置された第１層のソースドレインドープ領域～第Ｎ（Ｎは正の整数である）層のソースドレインドープ領域を含む。第１層のソースドレインドープ領域は最上層に位置し、第Ｎ層のソースドレインドープ領域は最下層に位置する。

【0092】

図２３及び図２４を参照すると、マスク層７１を形成し、マスク層７１にはＮ個の開口部７２が設けられ、Ｎは正の整数であり、開口部７２は、ソースドレインドープ領域２１の上方（例えば、第１ソースドレインドープ領域２１１の上方）に位置する。例示的に、マスク層７１はフォトレジスト層であり得、フォトレジスト層をフォトエッチングして、開口部７２を形成する。或いは、マスク層７１は、積層された、ハードマスク層及びフォトレジスト層であってもよく、フォトレジスト層をフォトエッチングしてから、ハードマスク層をフォトエッチングして、開口部７２を形成する。

【0093】

図２５を参照すると、開口部７２に沿って第１メモリセルをエッチングして、複数の第１サブスルーホール８１１を形成し、ここで、１つの第１サブスルーホール８１１は第１スルーホール８１として使用される。具体的には、開口部７２に沿ってソースドレインドープ領域２１をエッチングする。また、第１メモリセルをエッチングする前に、第１メモリセルの上方の絶縁層１２をエッチングする必要がある。

【0094】

図２６及び図２７を参照すると、第１サブスルーホール８を充填する犠牲層７３を形成する。例示的に、酸化ケイ素などの低誘電率材料を第１サブスルーホール８内に堆積して、犠牲層７３として使用する。

【0095】

図２６及び図２７を引き続き参照すると、マスク層７１をパターニングして、マスク層７１がＮ－１個の開口部７２を有するようにする。具体的には、フォトレジスト層を再びスピンコーティングし、フォトレジスト層をフォトエッチングして、開口部７２を形成してもよい。

【0096】

図２８を参照すると、開口部７２に沿って犠牲層７３及び第２メモリセルをエッチングすることによって、第Ｎ－１個の第２サブスルーホール８２１を形成し、ここで、１つの第２サブスルーホール８２１は第２スルーホール８２として使用される。犠牲層７３をエッチングした後、第２メモリセル上の絶縁層７２をエッチングする必要がある。

【0097】

図２９を参照すると、犠牲層７３を形成し、マスク層７１をパターニングし、エッチングするステップは、第Ｎ層のソースドレインドープ領域が貫通されるまで繰り返される。別のいくつかの実施例では、犠牲層７３を形成し、マスク層７１をパターニングし、エッチングするステップは、第Ｎ－１メモリセルが貫通され且つ第Ｎメモリセルが露出するまで繰り返され、或いは、第Ｎ－１メモリセルが貫通され且つ部分的な厚さの第Ｎメモリセルが除去されるまで繰り返される。

【0098】

このとき、図２３～図２９に基づいて、スルーホール８を形成することができ、スルーホール８は、第１スルーホール～第Ｎスルーホールを含む。例示的に、図２９を参照すると、第１スルーホール８１、第２スルーホール８２、第３スルーホール８３、第４スルーホール８４及び第５スルーホール８５を形成することができる。いくつかの実施例では、第１スルーホール８１は、第１層のソースドレインドープ領域を貫通することができ、第Ｎスルーホールは、第１層のソースドレインドープ領域～第Ｎ層のソースドレインドープ領域２１を貫通することができる。別のいくつかの実施例では、第１スルーホール８は第１層のソースドレインドープ領域２１を露出し、第Ｎスルーホールは、第１層のソースドレインドープ領域～第Ｎ－１層のソースドレインドープ領域を貫通し且つ第Ｎ層のソースドレインドープ領域２１を露出する。更に別のいくつかの実施例では、第１スルーホール８の底部は、第１層のソースドレインドープ領域２１に埋め込まれ、第Ｎスルーホールは、第１層のソースドレインドープ領域～第Ｎ－１層のソースドレインドープ領域を貫通し、第Ｎスルーホールの底部は、第Ｎ層のソースドレインドープ領域に埋め込まれる。説明すべきこととして、第１方向Ｘにおいて、順次配置された第１スルーホール８１、第２スルーホール８２、第３スルーホール８３、第４スルーホール８４及び第５スルーホール８５の深さは漸増する。他の実施例では、第１方向Ｘにおいて、順次配置された第１スルーホール８１、第２スルーホール８２、第３スルーホール８３、第４スルーホール８４及び第５スルーホール８５の深さは、漸増又は漸減せずに交互に変化し、これにより、後続に形成されるリードポスト５のうち、深さの深いリードポスト５間の寄生容量が大きくなりすぎるのを防ぐことができる。

【0099】

図３０及び図３１を参照すると、スルーホール８の側壁を覆う誘電体層６を形成し、スルーホール８を充填するリードポスト５を形成し、リードポスト５は、対応するソースドレインドープ領域２１と接触する。

【0100】

具体的には、第Ｎスルーホールが第Ｎ層のソースドレインドープ領域２１を貫通するか、又は第Ｎスルーホールが第Ｎ－１層のソースドレインドープ領域２１を貫通し且つその底部が第Ｎ層のソースドレインドープ領域２１に埋め込まれる場合、誘電体層６及びリードポスト５を形成するステップは、以下のステップを含み得る。

【0101】

スルーホール８の底部に接触部５１を形成し、接触部５１は、対応する層のメモリセルＴＣに接続される。接触部５１を形成した後、スルーホール８の側壁に誘電体層６を形成する。例示的に、化学気相堆積工程により、スルーホール８の側壁及び接触部５１の表面に初期誘電体層を形成し、接触部５１の表面に位置する初期誘電体層を除去し、スルーホール８の側壁に位置する初期誘電体層を誘電体層６として使用する。誘電体層６を形成した後、スルーホール８を充填する延在部５２を形成する。延在部５２と接触部５１とがリードポスト５を構成する。

【0102】

第Ｎスルーホール８が、第Ｎ－１層のソースドレインドープ領域を貫通し且つ第Ｎ層のソースドレインドープ領域を露出する場合、誘電体層６及びリードポスト５を形成するステップは、スルーホール８の内壁に誘電体層６を形成し、誘電体層６を形成した後、スルーホール８を充填するリードポスト５を形成することを含み得る。この場合、金属シリサイド化工程により、対応する層のソースドレインドープ領域２１内に金属シリサイドを形成することができ、これによって、接触抵抗を低減することができる。具体的には、スルーホール８の内壁に金属層を堆積し、熱処理を行うことによって、金属層をソースドレインドープ領域２１と反応させ、その後、未反応の金属層を除去し、未反応の金属層は、主にスルーホール８の側壁に位置し、その後、誘電体層６及びリードポスト５を形成する。

【0103】

平行信号線３がワード線ＷＬであり、垂直信号線４がビット線ＢＬである場合、リードポスト５の形成ステップは、具体的には、以下のとおりである。

【0104】

先ず、説明すべきこととして、同一のメモリセルグループＴＣ０の複数のチャネル領域２２は、順次配置された第１チャネル領域～第Ｎ（Ｎは正の整数である）チャネル領域を含む。第１チャネル領域は最上層に位置し、第Ｎチャネル領域は最下層に位置する。

【0105】

図３２及び図３３を参照すると、スルーホール８を形成し、スルーホール８は、第１スルーホール８１～第Ｎスルーホールを含む。第１スルーホール８は、第１チャネル領域に接続されたワード線ＷＬを露出し、第Ｎスルーホール８は、第１チャネル領域２２～第Ｎ－１チャネル領域を貫通し且つ第Ｎチャネル領域に接続されたワード線ＷＬを露出する。スルーホール８の形成ステップについては、上記の詳細な説明を参照することができる。

【0106】

図３４及び図３５を参照すると、スルーホール８の側壁を覆う誘電体層６を形成する。具体的には、スルーホール８の内壁に初期誘電体層を形成し、スルーホール８の底壁に位置する初期誘電体層を除去して、対応する層のワード線ＷＬを露出し、スルーホール８の側壁に位置する初期誘電体層を誘電体層６として使用する。

【0107】

図３４及び図３５を引き続き参照すると、スルーホール８を充填するリードポスト５を形成し、リードポスト５は、対応するワード線ＷＬと接触する。例示的に、銅、アルミニウム、チタン、又はタングステンなどの金属をスルーホール８内に堆積して、リードポスト５として使用する。

【0108】

説明すべきこととして、上記のリードポスト５の形成方法は、例示的な説明に過ぎず、リードポスト５の形成方法はこれに限定されず、リードポスト５の具体的な構造に応じてリードポスト５の形成方法を調整することができる。

【0109】

要するに、本開示の実施例では、メモリセルＴＣをエッチングしてスルーホール８を形成し、スルーホール８を充填する誘電体層及びリードポスト５を形成する。このようにして、リードポスト５は、メモリセルＴＣの空間位置を用いて、メモリセルＴＣに直接に電気接続され、これにより、段差数を減らすことができ、又は別個の段差領域を形成する必要がなくなり、したがって、半導体構造の集積度を向上させるのに役に立つ。

【0110】

図３６～図３８を参照すると、本開示の更に別の実施例は半導体構造を更に提供し、当該半導体構造は、上記の実施例における半導体構造とはほぼ同じであり、主な違いは、当該半導体構造の少なくとも２つのリードポスト５は、同一のメモリセルグループＴＣ０の異なるメモリセルＴＣに接続されることである。当該半導体構造において、上記の実施例における半導体構造と同じ又は類似の部分については、上記の実施例の詳細な説明を参照することができ、ここでは繰り返して説明しない。

【0111】

半導体構造は、基板１１（図３４を参照）及び複数のリードポスト５を含み、基板１１上に積層構造が設けられ、積層構造は、第１方向Ｘに配列された複数のメモリセルグループＴＣ０を含み、メモリセルグループＴＣ０は、第２方向Ｚに配列された複数層のメモリセルＴＣを含み、少なくとも２つのリードポスト５は、同一のメモリセルグループＴＣ０内の異なるメモリセルＴＣに接続される。

【0112】

異なるリードポスト５が異なるメモリセルグループＴＣ０に位置する場合と比較して、少なくとも２つのリードポスト５は、同一のメモリセルグループＴＣ０の空間位置を用いることができ、これにより、同一のメモリセルグループのＴＣ０内の空間利用率を向上させ、利用可能なメモリセルＴＣの数を増加させることができる。例えば、２つのリードポスト５はそれぞれ、最上層及び上位２番目の層のメモリセルＴＣに接続される場合、当該２つのリードポスト５が異なるメモリセルグループＴＣ０に位置すると、３つのメモリセルＴＣが無効になり、これらが同一のメモリセルグループＴＣ０に位置すると、２つのメモリセルＴＣが無効になる。

【0113】

説明すべきこととして、同一の半導体構造では、上記の２つの方案を組み合わせてもよい。例えば、半導体構造は、少なくとも４つのリードポスト５を含み、ここで、少なくとも２つのリードポスト５は、異なるメモリセルグループＴＣ０の異なる層のメモリセルＴＣにそれぞれ接続され、少なくとも２つのリードポスト５は、同一のメモリセルグループＴＣ０の異なる層のメモリセルＴＣにそれぞれ接続される。

【0114】

図３６～図３８を引き続き参照すると、同一のメモリセルグループＴＣ０の異なるメモリセルＴＣに接続される少なくとも２つのリードポスト５は、第１方向Ｘに沿って配列され、このようにして、リードポスト５とメモリセルＴＣとの接続位置を統一させ、接続工程を簡略化するのに役に立つ。

【0115】

いくつかの実施例では、積層構造は更に、複数の平行信号線３及び複数の垂直信号線４を含み、複数の平行信号線３は第２方向Ｚに配列され且つ第１方向Ｘに沿って延在し、平行信号線３は、一層のメモリセルＴＣに接続され、垂直信号線４は第２方向Ｚに延在し且つ同一のメモリセルグループＴＣ０の複数層のメモリセルＴＣに接続される。リードポスト５は、平行信号線３に電気接続される。

【0116】

いくつかの実施例では、同一のメモリセルグループＴＣ０の異なるメモリセルＴＣに接続されるリードポスト５は、第１方向Ｘに沿って一列に配列される。つまり、リードポスト５は第１方向Ｘに大体整列される。このようにして、複数のリードポスト５と平行信号線３との間の距離はほぼ同じであり、これにより、複数のリードポスト５と平行信号線３との接触抵抗をバランスさせるのに役に立つ。更に、工程を簡略化するのにも役に立ち、半導体構造の均一性を向上させる。例えば、図３７を参照すると、複数のリードポスト５の両端は第１方向Ｘに整列され、これにより、工程を簡略化するのに役に立つ。図３８を参照すると、第１方向Ｘにおける複数のリードポスト５の両端を若干ずらして配置することで、対向面積を低減することができ、これによって寄生容量を低減することができる。

【0117】

要するに、本開示の実施例では、少なくとも２つのリードポスト５を、段差領域からメモリセルＴＣが配置される領域に組み込むことにより、基板１１の表面面積の利用率を向上させることができる。更に、少なくとも２つのリードポスト５は、同一のメモリセルグループＴＣ０における異なる層のメモリセルＴＣに接続され、これは、少なくとも２つのリードポスト５が同一のメモリセルグループＴＣ０の空間位置を用いることができることを意味し、これにより、無効なメモリセルＴＣの数を減らすのに役に立ち、半導体構造の集積度を向上させることができる。

【0118】

本開示の実施例は、上記の実施例で提供される半導体構造を備えたメモリチップを更に提供する。

【0119】

メモリチップは、プログラム及び様々なデータ情報を記憶するための記憶部である。例示的に、メモリチップは、ランダムアクセスメモリチップ又は読み取り専用メモリチップであってもよく、例えば、ランダムアクセスメモリチップは、動的ランダムアクセスメモリ又は静的ランダムアクセスメモリを含むことができる。上記の半導体構造の集積度は高いため、メモリチップの超小型化を実現するのに役に立つ。

【0120】

本開示の実施例は、上記の実施例で提供されるメモリチップを備えた電子機器を更に提供する。

【0121】

例示的に、電子機器は、テレビ、コンピュータ、携帯電話又はタブレットコンピュータなどの機器であってもよい。電子機器は、回路基板及びパッケージ構造を備えることができ、メモリチップは、回路基板上に溶接され、パッケージ構造によって保護される。更に、電子機器は更に、メモリチップに動作電圧を供給するための電源を備えることができる。

【0122】

本明細書の説明において、「いくつかの実施例」、「例示的に」などの用語に関する説明は、当該実施例又は例を参照して説明された具体的な特徴、構造、材料又は特性が、本開示の少なくとも１つの実施例又は例に含まれることを意味する。本明細書では、上記の用語の例示的な表現は、必ずしも同じ実施例又は例を指すとは限らない。さらに、説明された具体的な特徴、構造、材料又は特性は、任意の１つ又は複数の実施例又は例において、適切な方式で組み合わせることができる。更に、競合しない限り、当業者は、本明細書に記載された異なる実施例又は例、及び異なる実施例又は例の特徴を統合又は結合することができる。

【0123】

以上では、本開示の実施例を示し説明したが、理解できるように、上記の実施例は、例示的なものであり、本開示を限定するものとして解釈されるべきではない。当業者は、本開示の範囲内で、上記の実施例に対して変更、修正、置換及び変換を行うことができ、したがって、本開示の特許請求の範囲及び明細書に従ってなされた変更及び修正は、本開示の保護範囲内に含まれるものとする。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【手続補正書】

【提出日】2023-01-06

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

半導体構造であって、
基板及び複数のリードポストを含み、
前記基板上に積層構造が設けられ、前記積層構造は、第１方向に配列された複数のメモリセルグループを含み、前記メモリセルグループは、第２方向に配列された複数層のメモリセルを含み、
少なくとも２つの前記リードポストは、異なるメモリセルグループにおける異なる層の前記メモリセルにそれぞれ接続される、半導体構造。

【請求項2】

前記リードポストは前記第１方向に沿って一列に配列され、及び
前記リードポストは前記第１方向に沿って直列に配列される、
請求項１に記載の半導体構造。

【請求項3】

同一の前記メモリセルグループ内の全ての前記メモリセルは、最大１つの前記リードポストに接続される、
請求項１に記載の半導体構造。

【請求項4】

前記リードポストの数は、前記メモリセルの層数より大きいか等しく、各層は少なくとも、前記リードポストに接続された前記メモリセルを含む、
請求項１に記載の半導体構造。

【請求項5】

同一の前記メモリセルグループに接続されるリードポストの数は、前記メモリセルグループ内の前記メモリセルの層数より少ない、
請求項１に記載の半導体構造。

【請求項6】

前記第１方向は前記基板の表面に平行であり、前記第２方向は前記基板の表面に垂直であり、
前記積層構造は更に、複数の平行信号線及び複数の垂直信号線を含み、複数の前記平行信号線は、第２方向に配列され且つ前記第１方向に沿って延在し、前記平行信号線は、一層の前記メモリセルに接続され、前記垂直信号線は、前記第２方向に沿って延在し且つ同一の前記メモリセルグループの複数層の前記メモリセルに接続され、
前記リードポストは、前記平行信号線に電気接続される、
請求項１に記載の半導体構造。

【請求項7】

前記メモリセルは、第３方向に配列されたチャネル領域及びソースドレインドープ領域を含み、前記ソースドレインドープ領域は、前記チャネル領域の両側に位置し、前記第３方向は、前記基板の表面に平行である、
請求項６に記載の半導体構造。

【請求項8】

前記平行信号線はビット線であり、前記垂直信号線はワード線であり、
前記ビット線は前記ソースドレインドープ領域に接続され、前記ワード線は前記チャネル領域に接続され、
少なくとも１つの前記リードポストは、少なくとも１つの前記メモリセルの前記ソースドレインドープ領域を貫通し、
前記ソースドレインドープ領域は、第１ソースドレインドープ領域及び第２ソースドレインドープ領域を含み、前記第１ソースドレインドープ領域は、前記ビット線と前記チャネル領域との間に位置し、前記第２ソースドレインドープ領域は、前記チャネル領域の前記第１ソースドレインドープ領域から離れた側に位置し、
前記リードポストは、前記第１ソースドレインドープ領域を貫通する、
請求項７に記載の半導体構造。

【請求項9】

前記平行信号線はワード線であり、前記垂直信号線はビット線であり、
前記ビット線は前記ソースドレインドープ領域に接続され、前記ワード線は前記チャネル領域に接続され、
少なくとも１つの前記リードポストは、少なくとも１つの前記メモリセルの前記チャネル領域を貫通する、
請求項７に記載の半導体構造。

【請求項10】

前記メモリセルは更に、ビット線接触領域を含み、前記ビット線接触領域は、前記ビット線と前記ソースドレインドープ領域を接続し、
少なくとも１つの前記リードポストは、１つの前記メモリセルの前記ビット線接触領域を貫通する、
請求項７に記載の半導体構造。

【請求項11】

少なくとも２つの前記リードポストが貫通する前記メモリセルの数は互いに異なる、
請求項１に記載の半導体構造。

【請求項12】

隣接する２つの前記リードポストは、少なくとも１つの前記メモリセルグループによって離間され、
隣接する２つの前記リードポスト間の前記メモリセルグループの数は同じであるか、又は、隣接する２つの前記リードポストの対向面積は、前記隣接する２つの前記リードポスト間の前記メモリセルグループの数に正比例する、
請求項１に記載の半導体構造。

【請求項13】

前記積層構造の数は複数であり、同一の前記積層構造の複数の前記平行信号線は、第２方向上に順次に配列された第１～第Ｎ（Ｎは１より大きい正の整数である）平行信号線を含み、
２つの前記積層構造は構造モジュールを構成し、前記構造モジュールは更に、複数の導線を含み、前記導線は、異なる前記積層構造を接続する２つの前記リードポストを接続し、２つの前記リードポストに電気接続された２つの前記平行信号線のシーケンス番号の合計はＮ＋１である、
請求項６に記載の半導体構造。

【請求項14】

半導体構造の製造方法であって、
基板を提供することと、
前記基板上に積層構造を形成することであって、前記積層構造は、第１方向に配列された複数のメモリセルグループを含み、前記メモリセルグループは、第２方向に配列された複数層のメモリセルを含む、ことと、
複数のリードポストを形成することであって、少なくとも２つの前記リードポストは、異なるメモリセルグループにおける異なる層の前記メモリセルにそれぞれ接続される、ことと、を含む、半導体構造の製造方法。

【請求項15】

半導体構造であって、
基板及び複数のリードポストを含み、
前記基板上に積層構造が設けられ、前記積層構造は、第１方向に配列された複数のメモリセルグループを含み、前記メモリセルグループは、第２方向に配列された複数層のメモリセルを含み、
少なくとも２つの前記リードポストは、同一の前記メモリセルグループ内の異なるメモリセルに接続される、半導体構造。

【国際調査報告】