特表 2024-527654 半導体構造、メモリ及びその動作方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-26

(54)【発明の名称】半導体構造、メモリ及びその動作方法

(51)【国際特許分類】

   H10B 20/25 20230101AFI20240719BHJP

【ＦＩ】

H10B20/25

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023526338

(86)(22)【出願日】2022-08-02

(85)【翻訳文提出日】2023-04-28

(86)【国際出願番号】 CN2022109589

(87)【国際公開番号】W WO2024007394

(87)【国際公開日】2024-01-11

(31)【優先権主張番号】202210806749.X

(32)【優先日】2022-07-08

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100145403

【弁理士】

【氏名又は名称】山尾 憲人

(74)【代理人】

【識別番号】100189555

【弁理士】

【氏名又は名称】徳山 英浩

(72)【発明者】

【氏名】唐 衍哲

【テーマコード（参考）】

5F083

【Ｆターム（参考）】

5F083CR14

5F083HA06

5F083JA03

(57)【要約】

本発明は、半導体構造、メモリ及びその動作方法を提供し、前記半導体構造は、基板と、前記基板の表面に位置する第１ゲート構造及び第２ゲート構造であって、前記第２ゲート構造と前記第１ゲート構造は、所定の厚さより小さい同じ厚さを有する、第１ゲート構造及び第２ゲート構造と、前記基板内に位置し、且つ前記第１ゲート構造の両側にそれぞれ位置する第１ドープ領域及び第２ドープ領域であって、前記第１ゲート構造は、前記第１ドープ領域及び前記第２ドープ領域とともに選択トランジスタを形成する、第１ドープ領域及び第２ドープ領域と、を含み、前記基板上の前記第２ゲート構造の正投影は、前記第２ドープ領域と少なくとも部分的に重なり、前記第２ゲート構造及び前記第２ドープ領域は、アンチヒューズビット構造を形成し、前記アンチヒューズビット構造の破壊状態及び非破壊状態は、異なる記憶データを表すために使用される。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体構造であって、
基板と、
前記基板の表面に位置する第１ゲート構造及び第２ゲート構造であって、前記第２ゲート構造と前記第１ゲート構造は、所定の厚さより小さい同じ厚さを有する、第１ゲート構造及び第２ゲート構造と、
前記基板内に位置し且つ前記第１ゲート構造の両側にそれぞれ位置する第１ドープ領域及び第２ドープ領域であって、前記第１ゲート構造は、前記第１ドープ領域及び前記第２ドープ領域とともに選択トランジスタを形成する、第１ドープ領域及び第２ドープ領域と、を含み、
前記基板上の前記第２ゲート構造の正投影は、前記第２ドープ領域と少なくとも部分的に重なり、前記第２ゲート構造及び前記第２ドープ領域は、アンチヒューズビット構造を形成し、前記アンチヒューズビット構造の破壊状態及び非破壊状態は、異なる記憶データを表すために使用される、半導体構造。

【請求項2】

前記第１ゲート構造は、第１ゲート電極と、前記第１ゲート電極の下に位置する第１ゲート誘電体層とを含み、前記第２ゲート構造は、第２ゲート電極と、前記第２ゲート電極の下に位置する第２ゲート誘電体層とを含み、
前記第１ゲート誘電体層と前記第２ゲート誘電体層の厚さは同じであり、前記第１ゲート誘電体層と前記第２ゲート誘電体層は、所定の薄いゲート酸化物構造を有する、
請求項１に記載の半導体構造。

【請求項3】

前記半導体構造はさらに、
前記第１ゲート構造及び前記第２ゲート構造の上に位置する第１金属ラインを含み、前記第１金属ラインは、第１接続構造を介して前記第１ドープ領域に接続される、
請求項１に記載の半導体構造。

【請求項4】

前記半導体構造はさらに、
前記第１ゲート構造及び前記第１金属ラインとの間に位置する第２金属ラインを含み、前記第２金属ラインは、第２接続構造を介して前記基板に接続される、
請求項３に記載の半導体構造。

【請求項5】

前記半導体構造はさらに、
隣接する２つの前記アンチヒューズビット構造の間の前記基板内に位置する分離構造を含み、前記第２接続構造の少なくとも一部は、前記分離構造の上に位置する、
請求項４に記載の半導体構造。

【請求項6】

前記半導体構造はさらに、
前記分離構造の両側の前記基板内に位置する第３ドープ領域を含み、前記第２接続構造は、前記第３ドープ領域を介して前記基板に接続される、
請求項５に記載の半導体構造。

【請求項7】

前記半導体構造はさらに、
前記第１ゲート構造の上に位置するワードラインであって、前記ワードラインは、前記ワードラインの延在方向に位置する複数の第１ゲート構造を接続する、ワードラインと、
前記第２ゲート構造の上に位置する第３金属ラインであって、前記第３金属ラインの延在方向は、前記ワードラインの延在方向に平行し、前記第３金属ラインは、前記第３金属ラインの延在方向に位置する複数の第２ゲート構造を接続する、第３金属ラインと、を含む、
請求項１に記載の半導体構造。

【請求項8】

隣接する２つの前記選択トランジスタは、対称的に設けられ、且つ同一の前記第１ドープ領域を共有する、
請求項１に記載の半導体構造。

【請求項9】

請求項１～８のいずれか一項に記載の半導体構造を含むメモリの動作方法であって、
書き込み対象となるデータに基づいて、前記メモリに対して書き込み動作を実行することを含み、前記書き込み動作は、
前記メモリのアンチヒューズビット構造のうちの１つのターゲットアンチヒューズビット構造を破壊して、前記ターゲットアンチヒューズビット構造を非破壊状態から破壊状態に切り替えることと、
非ターゲットアンチヒューズビット構造の非破壊状態を維持することであって、前記非ターゲットアンチヒューズビット構造は、前記ターゲットアンチヒューズビット構造以外のアンチヒューズビット構造である、ことと、を含む、メモリの動作方法。

【請求項10】

前記書き込み動作は、
前記基板に第１電圧を印加して、前記選択トランジスタの非破壊状態を維持することをさらに含む、
請求項９に記載のメモリの動作方法。

【請求項11】

前記メモリのアンチヒューズビット構造のうちの１つのターゲットアンチヒューズビット構造を破壊して、前記ターゲットアンチヒューズビット構造を非破壊状態から破壊状態に切り替えることは、
前記ターゲットアンチヒューズビット構造に接続された前記選択トランジスタの第１ゲート電極に第２電圧を印加して、前記選択トランジスタを導通させ、前記選択トランジスタに接続された第１金属ラインに第３電圧を印加することであって、前記第３電圧と前記第２電圧との差は、第１ゲート誘電体層の破壊電圧より小さい、ことと、
前記ターゲットアンチヒューズビット構造の第２ゲート電極に第４電圧を印加して、前記ターゲットアンチヒューズビット構造を非破壊状態から破壊状態に切り替えることであって、前記第３電圧と前記第４電圧との電圧差は、第２ゲート誘電体層の破壊電圧より大きいか等しいことと、を含む、
請求項９に記載のメモリの動作方法。

【請求項12】

前記非ターゲットアンチヒューズビット構造の非破壊状態を維持することは、
前記非ターゲットアンチヒューズビット構造に接続された前記選択トランジスタの第１ゲート電極に第２電圧を印加して、前記選択トランジスタを導通させ、前記選択トランジスタに接続された第１金属ラインに第１電圧を印加することであって、前記第１電圧と前記第２電圧との差は、第１ゲート誘電体層の破壊電圧より小さいか等しい、ことと、
前記非ターゲットアンチヒューズビット構造の第２ゲート電極に第４電圧を印加して、前記非ターゲットアンチヒューズビット構造を非破壊状態に維持することであって、前記第１電圧と前記第４電圧との電圧差は、第２ゲート誘電体層の破壊電圧より小さい、ことと、を含む、
請求項９に記載のメモリの動作方法。

【請求項13】

前記非ターゲットアンチヒューズビット構造の非破壊状態を維持することは、
前記非ターゲットアンチヒューズビット構造に接続された前記選択トランジスタの第１ゲート電極に遮断電圧を印加して、前記選択トランジスタを遮断し、前記選択トランジスタに接続された第１金属ラインに第３電圧を印加することであって、前記第３電圧と前記遮断電圧との差は、第１ゲート誘電体層の破壊電圧より小さい、ことと、
前記非ターゲットアンチヒューズビット構造の第２ゲート電極に第１電圧を印加して、前記非ターゲットアンチヒューズビット構造を非破壊状態に維持することであって、前記第３電圧と前記第１電圧との電圧差は、第２ゲート誘電体層の破壊電圧より小さいことと、を含む、
請求項９に記載のメモリの動作方法。

【請求項14】

前記メモリの動作方法は、
前記メモリに対して読み取り動作を実行することをさらに含み、前記読み取り動作は、
前記基板を接地することと、
前記アンチヒューズビット構造に接続された前記選択トランジスタの第１ゲート電極に第１読み取り電圧を印加して、前記選択トランジスタを導通させることと、
前記選択トランジスタに接続された第１金属ラインに第２読み取り電圧を印加することと、
前記第１金属ライン上の電流を検出することと、を含む、
請求項９に記載のメモリの動作方法。

【請求項15】

メモリであって、
請求項１～８のいずれか一項に記載の半導体構造を含むメモリアレイと、
前記メモリアレイに結合された周辺回路と、を含む、メモリ。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願への相互参照）
本願は、２０２２年０７月０８日に中国特許局に提出された、出願番号が２０２２１０８０６７４９．Ｘであり、発明の名称が「半導体構造、メモリ及びその動作方法」である中国特許出願の優先権を主張し、その内容の全てが引用により本願に組み込まれる。

【0002】

本発明は、半導体技術分野に関し、特に、半導体構造、メモリ及びその動作方法に関するものであるが、これらに限定されない。

【背景技術】

【0003】

現在の科学技術の発展に伴い、半導体記憶装置の性能はますます高くなる一方で、特徴サイズはますます小さくなっている。ここで、ワンタイムプログラマブル（ＯＴＰ：Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）メモリは、電源が切れた場合でも、記憶したデータを保持できる不揮発性メモリ（ＮＶＭ：Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）である。ＯＴＰメモリは、１回限りの書き込みプログラミングしか実行できず、電気的消去することはできず、プログラムコードメモリ、シリアルコンフィギュレーションメモリ、システムオンチップ（ＳＯＣ：Ｓｙｓｔｅｍ－ｏｎ－Ｃｈｉｐ）に適用でき、ＩＤ認識、メモリ修復などの役割を果たす。

【0004】

現在、ＯＴＰメモリは、主にダイナミックランダムメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と類似した構造を採用しており、１つの選択トランジスタと１つの破壊可能なキャパシタ（１Ｔ１Ｃ）を含み、キャパシタの誘電体層の破壊は不可逆であるため、キャパシタの破壊状態を読み取ることで、固化した記憶データを得ることができる。しかしながら、ＯＴＰメモリは、メモリセルの占有面積が大きく、集積度が低く、製造工程が複雑で、製造コストが高いなどの問題に直面している。

【発明の概要】

【0005】

上記に鑑み、本発明の実施例は、半導体構造及びその製造方法、メモリ及びその動作方法を提供する。

【0006】

第１態様では、本発明の実施例は、半導体構造を提供し、前記半導体構造は、基板と、前記基板の表面に位置する第１ゲート構造及び第２ゲート構造であって、前記第２ゲート構造と前記第１ゲート構造は、所定の厚さより小さい同じ厚さを有する、第１ゲート構造及び第２ゲート構造と、前記基板内に位置し、且つ前記第１ゲート構造の両側にそれぞれ位置する第１ドープ領域及び第２ドープ領域であって、前記第１ゲート構造は、前記第１ドープ領域及び前記第２ドープ領域とともに選択トランジスタを形成する、第１ドープ領域及び第２ドープ領域と、を含み、前記基板上の前記第２ゲート構造の正投影は、前記第２ドープ領域と少なくとも部分的に重なり、前記第２ゲート構造及び前記第２ドープ領域は、アンチヒューズビット構造を形成し、前記アンチヒューズビット構造の破壊状態及び非破壊状態は、異なる記憶データを表すために使用される。

【0007】

いくつかの実施例では、前記第１ゲート構造は、第１ゲート電極と、前記第１ゲート電極の下に位置する第１ゲート誘電体層とを含み、前記第２ゲート構造は、第２ゲート電極と、前記第２ゲート電極の下に位置する第２ゲート誘電体層とを含み、前記第１ゲート誘電体層と前記第２ゲート誘電体層の厚さは同じであり、前記第１ゲート誘電体層と前記第２ゲート誘電体層は、所定の薄いゲート酸化物構造を有する。

【0008】

いくつかの実施例では、前記半導体構造はさらに、前記第１ゲート構造及び前記第２ゲート構造の上に位置する第１金属ラインを含み、前記第１金属ラインは、第１接続構造を介して前記第１ドープ領域に接続される。

【0009】

いくつかの実施例では、前記半導体構造はさらに、前記第１ゲート構造及び前記第１金属ラインとの間に位置する第２金属ラインを含み、前記第２金属ラインは、第２接続構造を介して前記基板に接続される。

【0010】

いくつかの実施例では、前記半導体構造はさらに、隣接する２つの前記アンチヒューズビット構造の間の前記基板内に位置する分離構造を含み、前記第２接続構造の少なくとも一部は、前記分離構造の上に位置する。

【0011】

いくつかの実施例では、前記半導体構造はさらに、前記分離構造の両側の前記基板内に位置する第３ドープ領域を含み、前記第２接続構造は、前記第３ドープ領域を介して前記基板に接続される。

【0012】

いくつかの実施例では、前記半導体構造はさらに、前記第１ゲート構造の上に位置するワードラインであって、前記ワードラインは、前記ワードラインの延在方向に位置する複数の第１ゲート構造を接続する、ワードラインと、前記第２ゲート構造の上に位置する第３金属ラインであって、前記第３金属ラインの延在方向は、前記ワードラインの延在方向に平行し、前記第３金属ラインは、前記第３金属ラインの延在方向に位置する複数の第２ゲート構造を接続する、第３金属ラインと、を含む。

【0013】

いくつかの実施例では、隣接する２つの前記選択トランジスタは、対称的に設けられ、且つ同一の前記第１ドープ領域を共有する。

【0014】

第２態様では、本発明の実施例は、メモリの動作方法を提供し、前記メモリは、上記実施例のいずれか１つに記載の半導体構造を含み、前記方法は、書き込み対象となるデータに基づいて、前記メモリに対して書き込み動作を実行することを含み、前記書き込み動作は、前記メモリのアンチヒューズビット構造のうちの１つのターゲットアンチヒューズビット構造を破壊して、前記ターゲットアンチヒューズビット構造を非破壊状態から破壊状態に切り替えることと、非ターゲットアンチヒューズビット構造の非破壊状態を維持することであって、前記非ターゲットアンチヒューズビット構造は、前記ターゲットアンチヒューズビット構造以外のアンチヒューズビット構造であることと、を含む。

【0015】

いくつかの実施例では、前記書き込み動作は、前記基板に第１電圧を印加して、前記選択トランジスタの非破壊状態を維持することをさらに含む。

【0016】

いくつかの実施例では、前記メモリのアンチヒューズビット構造のうちの１つのターゲットアンチヒューズビット構造を破壊して、前記ターゲットアンチヒューズビット構造を非破壊状態から破壊状態に切り替えることは、前記ターゲットアンチヒューズビット構造に接続された前記選択トランジスタの第１ゲート電極に第２電圧を印加して、前記選択トランジスタを導通させ、前記選択トランジスタに接続された第１金属ラインに第３電圧を印加することであって、前記第３電圧と前記第２電圧との差は、第１ゲート誘電体層の破壊電圧より小さいことと、前記ターゲットアンチヒューズビット構造の第２ゲート電極に第４電圧を印加して、前記ターゲットアンチヒューズビット構造を非破壊状態から破壊状態に切り替えることであって、前記第３電圧と前記第４電圧との電圧差は、第２ゲート誘電体層の破壊電圧より大きいか等しいことと、を含む。

【0017】

いくつかの実施例では、前記非ターゲットアンチヒューズビット構造の非破壊状態を維持することは、前記非ターゲットアンチヒューズビット構造に接続された前記選択トランジスタの第１ゲート電極に第２電圧を印加して、前記選択トランジスタを導通させ、前記選択トランジスタに接続された第１金属ラインに第１電圧を印加することであって、前記第１電圧と前記第２電圧との差は、第１ゲート誘電体層の破壊電圧より小さいか等しいことと、前記非ターゲットアンチヒューズビット構造の第２ゲート電極に第４電圧を印加して、前記非ターゲットアンチヒューズビット構造を非破壊状態に維持することであって、前記第１電圧と前記第４電圧との電圧差は、第２ゲート誘電体層の破壊電圧より小さいことと、を含む。

【0018】

いくつかの実施例では、前記非ターゲットアンチヒューズビット構造の非破壊状態を維持することは、前記非ターゲットアンチヒューズビット構造に接続された前記選択トランジスタの第１ゲート電極に遮断電圧を印加して、前記選択トランジスタを遮断し、前記選択トランジスタに接続された第１金属ラインに第３電圧を印加することであって、前記第３電圧と前記遮断電圧との差は、第１ゲート誘電体層の破壊電圧より小さいことと、前記非ターゲットアンチヒューズビット構造の第２ゲート電極に第１電圧を印加して、前記非ターゲットアンチヒューズビット構造を非破壊状態に維持することであって、前記第３電圧と前記第１電圧との電圧差は、第２ゲート誘電体層の破壊電圧より小さいことと、を含む。

【0019】

いくつかの実施例では、前記メモリの動作方法は、前記メモリに対して読み取り動作を実行することをさらに含み、前記読み取り動作は、前記基板を接地することと、前記アンチヒューズビット構造に接続された前記選択トランジスタの第１ゲート電極に第１読み取り電圧を印加して、前記選択トランジスタを導通させることと、前記選択トランジスタに接続された第１金属ラインに第２読み取り電圧を印加することと、前記第１金属ライン上の電流を検出することと、を含む。

【0020】

第３態様では、本発明の実施例は、メモリを提供し、前記メモリは、上記実施例のいずれか１つに記載の半導体構造を含むメモリアレイと、メモリアレイに結合された周辺回路と、を含む。

【0021】

本発明の実施例によって提供される半導体構造では、第１ゲート構造と第２ゲート構造は、所定の厚さより小さい同じ厚さを有し、基板上の第２ゲート構造の正投影は、第２ドープ領域と少なくとも部分的に重なる。このようにして、一方では、第１ゲート構造及び第２ゲート構造は、同じ厚さの薄いゲート酸化物構造を有することができるため、選択トランジスタのチャネル幅がより小さくなり、半導体構造の占有面積が減少し、また、第１ゲート構造及び第２ゲート構造の薄いゲート酸化物構造を同時に形成できるため、製造工程が簡略化され、他方では、第２ゲート構造と第２ドープ領域との重なり部分により、アンチヒューズビット構造の水平方向の長さを減少させ、さらに半導体構造の占有面積も減少させ、メモリの集積度を向上させることができる。

【図面の簡単な説明】

【0022】

【図1】本発明の実施例による半導体構造の概略図である。

【図2】本発明の実施例による別の半導体構造の概略図である。

【図3】本発明の実施例によるさらに別の半導体構造の概略図である。

【図4】本発明の実施例によるさらに別の半導体構造の概略図である。

【図5】本発明の実施例によるさらに別の半導体構造の概略図である。

【図6】本発明の実施例による半導体構造の上面図である。

【図7】本発明の実施例によるメモリの概略図である。

【図8】本発明の実施例によるメモリにおけるメモリアレイの概略図である。

【図9】本発明の実施例によるメモリの動作方法のステップを示す図である。

【発明を実施するための形態】

【0023】

本発明の実施例の理解を容易にするために、以下では、関連図面を参照して、本発明の例示的な実施形態をより詳細に説明する。本発明の例示的な実施形態が図面に示されているが、理解すべきこととして、本発明は、様々な形態で実現することができ、本明細書に記載の具体的な実施形態によって限定されるべきではない。本文に提供される実施形態は、本発明がより完全に理解され、本発明の範囲を当業者に完全に伝えるためである。

【0024】

下記において、本発明をより完全に理解させるために、多くの特定の詳細が示されている。しかしながら、本発明がこれらの詳細のうちの１つ又は複数なくても実施できることは当業者にとって明らかである。いくつかの実施例では、本発明との混同を避けるために、当技術分野でよく知られているいくつかの技術的特徴は説明されていなく、即ち、実際の実施形態のすべての特徴が本明細書に記載されておらず、周知の機能及び構成も詳細に記載されていない。

【0025】

一般に、用語は、少なくとも部分的には、文脈におけるその使用から理解することができる。例えば、少なくとも部分的に文脈に依存し、本明細書で使用される「１つ以上又は複数の」という用語は、単数形の意味で任意の特徴、構造又は特性を記述するために使用され得、又は複数形の意味で特徴、構造又は特性の組み合わせを記述するために使用され得る。同様に、「一」又は「前記」などの用語も、単数用法を伝えるものとして、又は複数用法を伝えるものとして理解でき、これは少なくとも部分的には文脈に依存する。また、「～に基づく」に該当することは、必ずしも排他的な一組の要因を伝えることを意図しているわけではなく、代わりに、必ずしも明示的に記述されていない追加の要因の存在を許容でき、これも少なくとも部分的には文脈に依存する。

【0026】

本明細書で使用される用語は、具体的な実施形態を説明することのみを目的としており、本発明を限定することを意図するものではない。本明細書で使用される場合、単数形「一」、「１つ」、及び「当該」は、文脈で明確にそうでないと示さない限り、複数形も含むことができる。また、「構成」及び／又は「含む」という用語は、本明細書で使用される場合、前記特徴、整数、ステップ、動作、要素及び／又はコンポーネントの存在を決定するが、１つ又は複数の他の機能、整数、ステップ、動作、要素、コンポーネント、及び／又はグループの存在又は追加は除外されない。本明細書で使用される「及び／又は」という用語は、関連するリストされた項目の任意及びすべての組み合わせを含む。

【0027】

本発明を完全に理解できるようにするために、詳細なステップ及び詳細な構造を以下の説明に提示することにより、本発明の技術的解決策を説明する。本発明の好ましい実施例を以下に詳細に説明するが、本発明は、これらの詳細な説明に加えて他の実施形態を有することもできる。

【0028】

図１に示すように、本発明の実施例は、半導体構造１０を提供し、前記半導体構造１０は、基板１００と、前記基板１００の表面に位置する、所定の厚さより小さい同じ厚さを有する第１ゲート構造１１０及び第２ゲート構造１２０と、前記基板１００内に位置し且つ前記第１ゲート構造１１０の両側にそれぞれ位置する第１ドープ領域１０１及び第２ドープ領域１０２と、を含み、前記第１ゲート構造１１０は、前記第１ドープ領域１０１及び前記第２ドープ領域１０２とともに選択トランジスタ１３０を形成し、前記基板１００上の前記第２ゲート構造１２０の正投影は、前記第２ドープ領域１０２と少なくとも部分的に重なり、前記第２ゲート構造１２０及び前記第２ドープ領域１０２は、アンチヒューズビット構造１４０を形成し、前記アンチヒューズビット構造１４０の破壊状態及び非破壊状態は、異なる記憶データを表すために使用される。

【0029】

なお、図において、各構造を明確に示すために、各構造の縮尺は実際の構造と一致しない可能性がある。

【0030】

本発明の実施例では、半導体構造１０は、ワンタイムプログラマブル（ＯＴＰ）メモリに使用され得る。ここで、基板１００の材料は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの元素半導体材料、又は窒化ガリウム（ＧａＮ）、砒化ガリウム（ＧａＡｓ）又はリン化インジウム（ＩｎＰ）などの化合物半導体材料を含み得る。いくつかの実施例では、基板１００はさらに、Ｐウェル及びＰウェルの下に位置する深いＮウェルのようなウェル領域を有し得、ここで、Ｐウェルは、選択トランジスタ１３０のチャネルを形成するために使用され得、深いＮウェルは、Ｐウェルを分離して、Ｐウェルに形成されたデバイスへのノイズ干渉を低減するために使用され得る。

【0031】

半導体構造１０はさらに、選択トランジスタ１３０のソース及びドレインとして、複数の第１ドープ領域１０１及び第２ドープ領域１０２を含み得、第１ドープ領域１０１及び第２ドープ領域１０２は、基板１００に位置する。第１ドープ領域１０１及び第２ドープ領域１０２は、同じドーピングタイプを有し得、ここで、Ｐ型ドープ領域にドーピングされる不純物イオンは、ホウ素などの３価元素であってもよく、Ｎ型ドープ領域にドーピングされる不純物イオンは、リン、ヒ素などの５価元素であってもよい。いくつかの実施例では、第１ドープ領域１０１及び第２ドープ領域１０２は、Ｐウェルにおける高濃度のＮ型ドープ領域、即ち、Ｎ＋型ドープ領域であってもよい。

【0032】

図１に示すように、基板１００の表面上に第１ゲート構造１１０及び第２ゲート構造１２０があり、第１ゲート構造１１０及び第２ゲート構造１２０は、同一平面に位置し、且つ同じ厚さを有し得る。第１ドープ領域１０１及び第２ドープ領域１０２はそれぞれ第１ゲート構造１１０の両側に位置し、第１ドープ領域１０１は、第２ドープ領域１０２及び第１ゲート構造１１０とともに、選択トランジスタ１３０を形成する。また、基板１００上の第２ゲート構造１２０の投影は、第２ドープ領域１０２と少なくとも部分的に重なり、第２ゲート構造１２０及び第２ドープ領域１０２は、アンチヒューズビット構造１４０を形成する。アンチヒューズビット構造１４０は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に類似した構造であり得、ここで、アンチヒューズビット構造１４０のゲート誘電体層の破壊（Ｂｒｅａｋｄｏｗｎ）状態及び非破壊状態は、異なる記憶データ、即ち、「０」又は「１」を表すために使用される。例示的に、第１ゲート構造１１０は、第１ゲート電極及び第１ゲート誘電体層を含み得、第１ゲート電極は、第１ゲート誘電体層の上に位置し、第１ゲート電極は、接触構造を介してワードライン（ＷＬ：Ｗｏｒｄ Ｌｉｎｅ）に接続することができ、第２ゲート構造１２０は、第２ゲート電極及び第２ゲート誘電体層を含み得、第２ゲート電極は、第２ゲート誘電体層の上に位置し、第２ゲート誘電体層の破壊状態及び非破壊状態は、異なる記憶データを表すために使用される。第１ゲート電極及び第２ゲート電極は、金属、ドーピング半導体などの導電性材料を含むが、これらに限定されず、第１ゲート誘電体層及び第２ゲート誘電体層は、酸化ケイ素、酸化ハフニウムなどの材料であってもよい。

【0033】

いくつかの実施例では、１つの選択トランジスタ１３０と１つのアンチヒューズビット構造１４０は、ＯＴＰメモリの１つのメモリセルを形成する。第１ゲート電極に異なる電圧を印加することにより、選択トランジスタ１３０の導通及び遮断を制御することができる。いくつかの実施例では、選択トランジスタ１３０における第１ドープ領域１０１はまた、第１金属ラインに接続され、第１金属ラインはビットラインであり得、選択トランジスタ１３０が導通されると、第１金属ライン上の電圧が第２ドープ領域１０２に印加されることができ、このとき、第２ゲート電極に適切な電圧を印加することにより、第２ゲート電極と第２ドープ領域１０２との電圧差を、第２ゲート誘電体層の破壊電圧以上にすることができ、それにより、アンチヒューズビット構造１４０は永久的に破壊され、メモリセルに対するワンタイムプログラミング動作が完了する。

【0034】

いくつかの実施例では、第１ゲート構造１１０における第１ゲート誘電体層は、厚いゲート酸化物構造を有し、その厚さは６ｎｍに達することができる。厚いゲート酸化物構造は、選択トランジスタ１３０がより高いゲート電圧に耐えるようにし、選択トランジスタ１３０の誤破壊の可能性を低減することができる。しかしながら、厚いゲート酸化物構造の選択トランジスタ１３０が、十分な読み取り電流を得るためには、選択トランジスタ１３０の拡散幅、即ち、チャネル幅を大きくする必要があり、ここでチャネル幅とは、ソース電極及びドレイン電極の連接方向におけるチャネルの幅を指す。したがって、選択トランジスタ１３０の占有面積が大きくなり、それにより、ＯＴＰメモリの集積度が低くなる。また、アンチヒューズビット構造１４０は、薄いゲート酸化物構造を第２ゲート誘電体層として使用するため、第２ゲート誘電体層の厚さは、第１ゲート誘電体層の厚さとは大きく異なり、製造プロセスにおいて、異なるゲート酸化物層の厚さに対するリソグラフィ工程の要求を満たすために、第１ゲート構造１１０と第２ゲート構造１２０との間の距離を比較的大きくする必要があり、これにより、半導体構造１０の占有面積も大きくなる。

【0035】

本発明の実施例では、第１ゲート誘電体層及び第２ゲート誘電体層は、同じ厚さの薄いゲート酸化物構造を有し得、即ち、第１ゲート構造１１０と第２ゲート構造１２０は、所定の厚さより小さい同じ厚さを有し得る。例示的に、ここでの薄いゲート酸化物構造の厚さは、３ｎｍより小さくてもよい。したがって、薄いゲート酸化物構造により、十分な読み取り電流を有するという前提で、選択トランジスタ１３０のチャネル幅を小さくすることができ、それにより、選択トランジスタ１３０の占有面積を小さくして、メモリの集積度を向上させることができる。また、第１ゲート誘電体層と第２ゲート誘電体層の厚さは同じで、製造プロセス中に同時に形成することができるため、製造工程を簡略化するとともに、第１ゲート構造１１０と第２ゲート構造１２０との距離を短縮することができる。さらに、基板１００上の第２ゲート構造１２０の投影は、第２ドープ領域１０２と少なくとも部分的に重なるため、第２ゲート電極に対応する下部電極として、第２ドープ領域１０２の隣に追加のドープ領域を形成する必要がなく、これにより、製造工程を簡略化させ、半導体構造１０の占有面積もさらに減少させる。いくつかの実施例では、第１ドープ領域１０１及び第１ゲート電極に印加される電圧を調整することにより、両者間の電圧差を、薄いゲート酸化物構造の破壊電圧未満にすることができ、これにより、選択トランジスタ１３０の誤破壊の可能性を低減することができる。

【0036】

いくつかの実施例では、図２に示すように、前記第１ゲート構造１１０は、第１ゲート電極１１１と、前記第１ゲート電極１１１の下に位置する第１ゲート誘電体層１１２とを含み、前記第２ゲート構造１２０は、第２ゲート電極１２１と、前記第２ゲート電極１２１の下に位置する第２ゲート誘電体層１２２とを含み、前記第１ゲート誘電体層１１２は、前記第２ゲート誘電体層１２２と同じ厚さを有し、前記第１ゲート誘電体層１１２と前記第２ゲート誘電体層１２２は、所定の薄いゲート酸化物構造を有する。

【0037】

本発明の実施例では、第１ゲート構造１１０は、第１ゲート電極１１１と第１ゲート誘電体層１１２とを含み得、第１ゲート誘電体層１１２は、少なくとも第１ゲート電極１１１と基板１００との間に位置することができ、第２ゲート構造１２０は、第２ゲート電極１２１と第２ゲート誘電体層１２２とを含み得、第２ゲート誘電体層１２２は、少なくとも第２ゲート電極１２１と第２ドープ領域１０２との間に位置することができる。例示的に、第１ゲート電極１１１及び第２ゲート電極１２１は、タングステン（Ｗ）、ドーピングポリシリコンなどの導電性材料を含み得るが、これらに限定されず、第１ゲート誘電体層１１２及び第２ゲート誘電体層１２２は、酸化ケイ素、酸化ハフニウムなどの材料であってもよい。第１ゲート誘電体層１１２と第２ゲート誘電体層１２２は、同じ厚さを有し、且つ両方とも薄いゲート酸化物構造を有し、ここで、所定の薄いゲート酸化物構造は、厚さが３ｎｍより小さいゲート酸化物層であり得、ここでの厚さとは、基板１００の表面に垂直な方向の厚さを指す。薄いゲート酸化物構造の第１ゲート誘電体層１１２により、選択トランジスタ１３０のチャネル幅をより小さくすることができ、それにより、選択トランジスタ１３０の占有面積を減少させることができ、また、同じ厚さの第１ゲート誘電体層１１２及び第２ゲート誘電体層１２２を同時に形成することができるため、製造工程を簡略化することができる。このように、第２ゲート電極１２１と第２ドープ領域１０２との電圧差が第２ゲート誘電体層１２２の破壊電圧より大きいか等しい場合、第２ゲート誘電体層１２２は破壊され、即ち、アンチヒューズビット構造１４０は永久的に破壊され、それにより、メモリセルに対するワンタイムプログラミング動作が完了する。

【0038】

いくつかの実施例では、第１ゲート誘電体層１１２及び第２ゲート誘電体層１２２は、薄いゲート酸化物構造の連続する同一層であってもよく、第１ゲート電極１１１と基板１００との間に位置する薄いゲート酸化物構造の一部は、第１ゲート誘電体層１１２であり、第２ゲート電極１２１と第２ドープ領域１０２との間に位置する薄いゲート酸化物構造の一部は、第２ゲート誘電体層１２２である。

【0039】

いくつかの実施例では、図３～図６に示すように、第１ゲート構造１１０は、接触構造を介してワードライン１１３に接続され、第２ゲート構造１２０は、接触構造を介して第３金属ライン１２３に接続されてもよく、ワードライン１１３の延在方向は、第３金属ライン１２３の延在方向に平行してもよい。

【0040】

いくつかの実施例では、図３に示すように、前記半導体構造１０はさらに、第１金属ライン１５０を含み、
第１金属ライン１５０は、前記第１ゲート構造１１０及び前記第２ゲート構造１２０の上に位置し、前記第１金属ライン１５０は、第１接続構造１６０を介して前記第１ドープ領域１０１に接続される。

【0041】

本発明の実施例では、第１金属ライン１５０は、メモリ内のビットライン（ＢＬ：Ｂｉｔ Ｌｉｎｅ）であり得る。選択トランジスタ１３０が導通されると、第１金属ライン１５０上の電圧は、選択トランジスタ１３０を介してアンチヒューズビット構造１４０の第２ドープ領域１０２に印加されることができ、このとき、第２ゲート電極１２１に適切な電圧を印加することにより、第２ドープ領域１０２と第２ゲート電極１２１との電圧差を、第２ゲート誘電体層１２２の破壊電圧以上にすることができ、これにより、アンチヒューズビット構造１４０は永久的に破壊され、メモリセルに対するワンタイムプログラミング動作が完了する。第１金属ライン１５０の延在方向は、メモリ内のワードライン１１３の延在方向と直交することができ、これにより、ビットラインとワードライン１１３の延在方向との交点にメモリセルを設けて、メモリセルアレイを形成することができる。別の実施例では、第１金属ライン１５０の延在方向は、ワードライン１１３の延在方向と交差するが、垂直ではない。第１金属ライン１５０は、第１接続構造１６０を介して第１ドープ領域１０１に接続され、ここで、第１接続構造１６０は、金属、ドーピング半導体などの導電性材料であってもよい。

【0042】

いくつかの実施例では、図３に示すように、前記基板１００は、反対のドーピングタイプを有する第１ウェル１０４及び第２ウェル１０５を含み、前記第２ウェル１０５は、前記第１ウェル１０４の下に位置し、前記第１ドープ領域１０１及び前記第２ドープ領域１０２は、前記第１ウェル１０４内に位置し、前記第１ドープ領域１０１及び前記第２ドープ領域１０２のドーピングタイプは、前記第２ウェル１０５のドーピングタイプと同じである。

【0043】

本発明の実施例では、基板１００は、第２ウェル１０５と、第２ウェル１０５の上に位置する第１ウェル１０４とをさらに有する。ここで、第１ウェル１０４は、選択トランジスタ１３０のチャネルを形成するために使用され、第１ウェル１０４と第２ウェル１０５のドーピングタイプは相反であるため、第２ウェル１０５は、第１ドープ領域１０１及び第２ドープ領域１０２と同じドーピングタイプを有し、第２ウェル１０５は、第１ウェル１０４を効率的に分離することができる。いくつかの実施例では、基板１００はさらに、第２ウェル１０５の下に位置するベース１０６を含み得、ここでのベース１０６のドーピングタイプは、第１ウェル１０４のドーピングタイプと同じであってもよい。例示的に、第１ウェル１０４はＰウェルであり、第２ウェル１０５は深いＮウェルであり、ベース１０６は、Ｐ型ドーピング半導体材料であり、第１ドープ領域１０１及び第２ドープ領域１０２は、Ｎ型ドープ領域であり、このようにして、第１ウェル１０４と第２ウェル１０５との間、及び第２ウェル１０５とベース１０６との間に逆バイアスのＰＮ接合が形成され、それにより、第１ウェル１０４に形成されたデバイスへのノイズ干渉を低減する。いくつかの実施例では、第２ウェル１０５は、第１ウェル１０４の底面及び側面を取り囲むことにより、分離效果を向上させることができる。

【0044】

いくつかの実施例では、図４に示すように、前記半導体構造１０はさらに、第２金属ライン１９０を含み、
第２金属ライン１９０は、前記第１ゲート構造１１０と前記第１金属ライン１５０との間に位置し、前記第２金属ライン１９０は、第２接続構造１７０を介して前記基板１００に接続される。

【0045】

本発明の実施例では、第２金属ライン１９０は、第２接続構造１７０を介して基板１００に電圧を印加することができる。第２金属ライン１９０は、第１ゲート構造１１０の上方且つ第１金属ライン１５０の下方に位置し、それにより、第２金属ライン１９０と、第１ゲート構造１１０及び第１金属ライン１５０との短絡などの問題を低減する。ここで、第２接続構造１７０は、金属、ドーピング半導体などの導電性材料であってもよい。第２金属ライン１９０は、基板１００に電圧を印加するために使用され、それにより、各選択トランジスタ１３０における第１ドープ領域１０１、第２ドープ領域１０２と基板１００との間に形成されたＰＮ接合が、逆方向に破壊されないこと（ＭＯＳトランジスタにおけるソース電極とドレイン電極のアバランシェ破壊など）を確保する。いくつかの実施例では、ＯＴＰメモリのメモリセルアレイにおいて、第２金属ライン１９０は、マトリクス状にレイアウトされ、複数の第２接続構造１７０を介して複数の選択トランジスタ１３０の基板にそれぞれ接続され、それにより、複数のメモリセルの基板に同時に電圧を印加して、複数の選択トランジスタ１３０におけるＰＮ接合が逆方向に破壊されないことを確保する。

【0046】

いくつかの実施例では、図４に示すように、前記半導体構造１０はさらに、分離構造１８０を含み、
分離構造１８０は、隣接する２つの前記アンチヒューズビット構造１４０の間の前記基板１００内に位置し、ここで、前記第２接続構造１７０の少なくとも一部は、前記分離構造１８０の上に位置する。

【0047】

本発明の実施例では、互いに隣接し且つ同一の第１ドープ領域１０１を共有しない２つのメモリセルのアンチヒューズビット構造１４０は、互いに近接した位置にある。これにより、隣接する２つのアンチヒューズビット構造１４０の間に分離構造１８０を設けることにより、互いに隣接し且つ第１ドープ領域１０１を共有しない２つのメモリセルのアクティブ領域間の電気漏れなどの問題が発生することを防止することができる。ここで、分離構造１８０の深さは、第１ドープ領域１０１の深さ及び第２ドープ領域１０２の深さより大きい。例示的に、分離構造１８０は、低コストで良好な分離効果を有する浅いトレンチ分離（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）であり得、分離構造１８０の材料は、酸化ケイ素などを含むが、これに限定されない。第２接続構造１７０の少なくとも一部は、分離構造１８０の上に位置し、第２接続構造１７０の底部の幅は、分離構造１８０の上部の幅より大きくすることができ、それにより、第２接続構造１７０の底部を、基板１００に接触させ、第２接続構造１７０と基板１００の電気的接続を実現することができる。

【0048】

いくつかの実施例では、図４に示すように、前記半導体構造１０はさらに、第３ドープ領域１０３を含み、
第３ドープ領域１０３は、前記分離構造１８０の両側の前記基板１００内に位置し、前記第２接続構造１７０は、前記第３ドープ領域１０３を介して前記基板１００に接続される。

【0049】

本発明の実施例では、分離構造１８０の両側の基板１００はさらに、第３ドープ領域１０３を有し、第２接続構造１７０は、第３ドープ領域１０３を介して基板１００に接続され、それにより、基板１００に電圧を印加することができる。第３ドープ領域１０３のドーピングタイプは、第１ドープ領域１０１及び第２ドープ領域１０２と相反であり、第３ドープ領域１０３は、第２接続構造１７０と基板１００との間の接触抵抗を低減するために使用される。例示的に、第３ドープ領域１０３は、Ｐ＋型ドープ領域であり得る。

【0050】

理解可能なこととして、図４の第２接続構造１７０と第１接続構造１６０との間の距離が大きく、即ち、第２接続構造１７０と第１接続構造１６０との間に１つの第１ゲート構造１１０及び１つの第２ゲート構造１２０を設けることができ、このようにして、メモリの動作中に生じる信号干渉を効果的に低減することができる。さらに、第２接続構造１７０の両側に位置する第２ゲート構造１２０は、第３ドープ領域１０３を形成する際に自己整合（ｓｅｌｆ－ａｌｉｇｎｍｅｎｔ）の役割を果たすことができ、ここでの第２ゲート構造１２０は、メモリセルの一部としてデータを記憶することができる。いくつかの実施例では、図５に示すように、第２接続構造１７０は、第１接続構造１６０に近い位置に設けることができ、即ち、第２接続構造１７０と第１接続構造１６０との間に第１ゲート構造１１０を１つだけ設けることにより、半導体構造１０の占有面積を節約するが、ここで単独で設けられた第１ゲート構造１１０は、メモリセルを形成できず、第３ドープ領域１０３を形成する際に自己整合の役割を果たすだけである。図５の場合、第２接続構造１７０と第１接続構造１６０とをワードライン延在方向に一定距離だけずらして配置することにより、信号干渉を低減することができる。

【0051】

いくつかの実施例では、図６に示すように、図６は、半導体構造１０の部分上面図であり、半導体構造１０はさらに、ワードライン１１３と、第３金属ライン１２３とを含み、ワードライン１１３は、前記第１ゲート構造１１０の上に位置し、前記ワードライン１１３は、前記ワードライン１１３延在方向に位置する複数の第１ゲート構造１１０を接続し、第３金属ライン１２３は、前記第２ゲート構造１２０の上に位置し、前記第３金属ライン１２３の延在方向は、前記ワードライン１１３の延在方向に平行し、前記第３金属ライン１２３は、前記第３金属ライン１２３延在方向に位置する複数の第２ゲート構造１２０を接続する。

【0052】

本発明の実施例では、１つの選択トランジスタ１３０と１つのアンチヒューズビット構造１４０は、ＯＴＰメモリの１つのメモリセルを形成する。第１ゲート構造１１０は、接触構造を介して第１ゲート構造１１０の上に位置するワードライン１１３に接続され得る。ワードライン１１３は、その延在方向に位置する複数のメモリセルの第１ゲート構造１１０を接続する。第２ゲート構造１２０は、接触構造を介して第２ゲート構造１２０の上に位置する第３金属ライン１２３に接続され得る。第３金属ライン１２３は、その延在方向に位置する複数のメモリセルの第２ゲート構造１２０を接続する。ワードライン１１３の延在方向は、第３金属ライン１２３の延在方向に平行する。このようにして、１本のワードライン１１３は、その延在方向に位置する複数のメモリセルの選択トランジスタ１３０の導通又は遮断を制御することができ、１本の第３金属ライン１２３は、その延在方向に位置する複数のメモリセルの第２ゲート構造１２０に同時に電圧を印加することができ、これにより、メモリの動作を簡略化することができる。例示的に、ワードライン１１３及び第３金属ライン１２３は、基板１００の表面に平行な同一平面に位置することができ、ワードライン１１３及び第３金属ライン１２３を同時に形成することができるため、製造工程を簡略化することができる。

【0053】

いくつかの実施例では、図３～図５に示すように、隣接する２つの前記選択トランジスタ１３０は対称的に設けられ、且つ同一の前記第１ドープ領域１０１を共有する。

【0054】

本発明の実施例では、隣接する任意の２つの選択トランジスタ１３０は対称的に設けられ、且つ同一の第１ドープ領域１０１を共有する。このように、ＯＴＰメモリでは、隣接する任意の２つのメモリセルは対称的に設けられ、１つの第１ドープ領域１０１を共有することにより、各メモリセルの占有面積を低減し、また、１つのビットライン（第１金属ライン１５０）は、１つの第１接続構造１６０を介して隣接する２つのメモリセルに接続され、これにより、２つのメモリセルの第１ドープ領域１０１に電圧を印加することができ、メモリの効率を向上させることができる。

【0055】

図７に示すように、本発明の実施例は、メモリ２０をさらに提供し、前記メモリ２０は、上記実施例のいずれか１つに記載の半導体構造１０を含むメモリアレイ２１と、メモリアレイ２１に結合された周辺回路２２と、を含む。

【0056】

本発明の実施例では、メモリ２０は、メモリアレイ２１と、メモリアレイ２１に結合された周辺回路２２とを含む。ここで、メモリアレイ２１は、上記実施例のいずれか１つに記載の半導体構造１０を含む。周辺回路２２は、行／列アドレス情報をラッチ及びデコードするアドレス回路と、アンチヒューズユニットに記憶されている情報を監視及び判断するセンシング回路と、動作モードを切り替える切替制御回路と、を含む。このようにして、一方では、第１ゲート構造及び第２ゲート構造は、同じ厚さの薄いゲート酸化物構造を有することができるため、選択トランジスタのチャネル幅がより小さくなり、アンチヒューズビット構造の占有面積が減少し、また、第１ゲート構造及び第２ゲート構造の薄いゲート酸化物構造を同時に形成できるため、製造工程が簡略化され、他方では、第２ゲート構造と第２ドープ領域との重なり部分により、アンチヒューズビット構造の水平方向の長さを減少させ、さらにアンチヒューズビット構造の面積も減少させ、メモリの集積度を向上させることができる。

【0057】

図８は、メモリアレイ２１の概略図であり、ここで、１つの選択トランジスタ２４０と１つのアンチヒューズビット構造２５０は、１つのメモリセル２１０を形成する。各ワードライン２１３は、その延在方向に位置する複数のメモリセル２１０内の第１ゲート電極２１１を接続し、各第３金属ライン２２３は、その延在方向に位置する複数のメモリセル２１０内の第２ゲート電極２２１を接続する。１つの第１金属ライン２６０（ビットライン）は、互いに隣接し且つ第１ドープ領域２０１を共有する２つのメモリセル２１０を接続する。メモリアレイ２１はさらに、電圧を印加可能な基板２００を含み、それにより、複数のメモリセル２１０における選択トランジスタ２４０のチャネルに電圧を同時に印加することにより、複数の選択トランジスタ２４０におけるＰＮ接合が逆方向に破壊されないことを確保する。

【0058】

図９に示すように、本発明の実施例は、メモリの動作方法をさらに提供し、前記メモリは、上記実施例のいずれか１つに記載の半導体構造１０を含み、前記方法は、以下のステップを含み得る。

【0059】

ステップＳ１０において、書き込み対象となるデータに基づいて、前記メモリに対して書き込み動作を実行し、前記書き込み動作は、前記メモリのアンチヒューズビット構造のうちの１つのターゲットアンチヒューズビット構造を破壊して、前記ターゲットアンチヒューズビット構造を非破壊状態から破壊状態に切り替えることと、非ターゲットアンチヒューズビット構造の非破壊状態を維持することであって、前記非ターゲットアンチヒューズビット構造は、前記ターゲットアンチヒューズビット構造以外のアンチヒューズビット構造であることと、を含む。

【0060】

本発明の実施例では、図８を参照すると、ターゲットメモリセル２１０ａに対して書き込み動作を実行するとき、書き込み対象となるデータに基づいて、メモリアレイ２１内の１つのターゲットアンチヒューズビット構造２５０ａの第２ゲート誘電体層を破壊することにより、当該ターゲットアンチヒューズビット構造２５０ａを非破壊状態から破壊状態に切り替える一方、非ターゲットアンチヒューズビット構造２５０ｂ及び２５０ｃの非破壊状態を維持する。理解可能なこととして、第２ドープ領域と第２ゲート電極とに異なる電圧を印加して、両者間の電圧差を破壊電圧ＨＶ以上にすることにより、アンチヒューズビット構造の破壊を実現し、両者間の電圧差が破壊電圧ＨＶより小さい場合、アンチヒューズビット構造の非破壊状態が維持される。

【0061】

いくつかの実施例では、第１ドープ領域の電圧と第１ゲート電極の電圧との差が、第１ゲート誘電体層の破壊電圧ＨＶより小さくなるように、第１金属ラインとワードラインに印加される電圧を制御することもでき、それにより、薄いゲート酸化物構造を採用した第１ゲート誘電体層が誤破壊されないようにする。理解可能なこととして、第１ゲート誘電体層と第２ゲート誘電体層は、薄いゲート酸化物構造で同じ厚さを有し、そのため、両者の破壊電圧は両方ともＨＶである。以下では、表１に示す動作電圧及び図８に基づいて、メモリ２０の動作方法について説明する。ここで、非ターゲットメモリセル２１０ｂとターゲットメモリセル２１０ａは、同一ワードライン２１３及び同一第３金属ライン２２３に接続され、非ターゲットメモリセル２１０ｃとターゲットメモリセル２１０ａは、同一ビットライン、即ち、第１金属ライン２６０に接続される。

【0062】

【表1】

【0063】

いくつかの実施例では、前記書き込み動作は、
前記基板２００に第１電圧Ｖ１を印加して、前記選択トランジスタの非破壊状態を維持することをさらに含む。

【0064】

本発明の実施例では、第１金属ライン２６０を介して第１ドープ領域２０１及び第２ドープ領域２０２に印加される大きい電圧（ＨＶなど）によって、選択トランジスタ２４０におけるＰＮ接合が逆方向に破壊されることを防止するために、基板２００に第１電圧Ｖ１を印加することができる。ここで、第１電圧Ｖ１は、ＨＶ／２であってもよい。理解可能なこととして、複数のメモリセル２１０における選択トランジスタ２４０の基板に第１電圧Ｖ１を同時に印加することにより、メモリ２０の動作を簡略化することができる。

【0065】

いくつかの実施例では、前記メモリのアンチヒューズビット構造２５０のうちの１つのターゲットアンチヒューズビット構造２５０ａを破壊して、前記ターゲットアンチヒューズビット構造２５０ａを非破壊状態から破壊状態に切り替えることは、
前記ターゲットアンチヒューズビット構造２５０ａに接続された前記選択トランジスタ２４０ａの第１ゲート電極２１１ａに第２電圧Ｖ２を印加して、前記選択トランジスタ２４０ａを導通させ、前記選択トランジスタ２４０ａに接続された第１金属ライン２６０に第３電圧Ｖ３を印加することであって、前記第３電圧Ｖ３と前記第２電圧Ｖ２との差は、第１ゲート誘電体層の破壊電圧ＨＶより小さいことと、
前記ターゲットアンチヒューズビット構造２５０ａの第２ゲート電極２２１ａに第４電圧Ｖ４を印加して、前記ターゲットアンチヒューズビット構造２５０ａを非破壊状態から破壊状態に切り替えることであって、前記第３電圧Ｖ３と前記第４電圧Ｖ４との電圧差は、第２ゲート誘電体層の破壊電圧ＨＶより大きいか等しいことと、を含む。

【0066】

本発明の実施例では、ターゲットメモリセル２１０ａ内のターゲットアンチヒューズビット構造２５０ａを破壊することにより、データの書き込みを行うことができる。具体的には、図８に示すように、ターゲットアンチヒューズビット構造２５０ａに接続された選択トランジスタ２４０ａの第１ゲート電極２１１ａに第２電圧Ｖ２を印加し、即ち、ワードライン２１３に第２電圧Ｖ２を印加して、選択トランジスタ２４０ａを導通させる。選択的に、ここでの第２電圧Ｖ２は、破壊電圧ＨＶであってもよい。同時に、選択トランジスタ２４０ａに接続された第１金属ライン２６０に第３電圧Ｖ３を印加し、ターゲットアンチヒューズビット構造２５０ａの第２ゲート電極２２１ａに第４電圧Ｖ４を印加し、即ち、第３金属ライン２２３に第４電圧Ｖ４を印加する。このようにして、第３電圧Ｖ３は、導通された選択トランジスタ２４０ａによってターゲットアンチヒューズビット構造２５０ａの第２ドープ領域２０２ａに印加され、第３電圧Ｖ３と第４電圧Ｖ４との電圧差は、破壊電圧ＨＶより大きいか等しく、これにより、ターゲットアンチヒューズビット構造２５０ａは非破壊状態から破壊状態に切り替えられる。選択的に、ここでの第３電圧Ｖ３は破壊電圧ＨＶであり得、第４電圧Ｖ４は０Ｖであり得る。理解可能なこととして、第１ゲート電極２１１ａに第２電圧Ｖ２が印加され、第１ドープ領域２０１ａに第３電圧Ｖ３が印加されるため、第１ゲート電極２１１ａと第１ドープ領域２０１ａとの電圧差は０Ｖであり、第１ゲート誘電体層の破壊電圧ＨＶより小さいため、第１ゲート誘電体層が誤破壊されないことを確保する。

【0067】

いくつかの実施例では、前記非ターゲットアンチヒューズビット構造の非破壊状態を維持することは、
前記非ターゲットアンチヒューズビット構造２５０ｂに接続された前記選択トランジスタ２４０ｂの第１ゲート電極２１１ｂに前記第２電圧Ｖ２を印加して、前記選択トランジスタ２４０ｂを導通させ、前記選択トランジスタ２４０ｂに接続された第１金属ライン２６０ｂに前記第１電圧Ｖ１を印加することであって、前記第１電圧Ｖ１と前記第２電圧Ｖ２との差は、第１ゲート誘電体層の破壊電圧ＨＶより小さいことと、
前記非ターゲットアンチヒューズビット構造２５０ｂの第２ゲート電極２２１ｂに第４電圧Ｖ４を印加して、前記非ターゲットアンチヒューズビット構造２５０ｂを非破壊状態に維持することであって、前記第１電圧Ｖ１と前記第４電圧Ｖ４との電圧差は、第２ゲート誘電体層の破壊電圧ＨＶより小さいことと、を含む。

【0068】

本発明の実施例では、ターゲットメモリセル２１０ａ内のターゲットアンチヒューズビット構造２５０ａを破壊するとき、非ターゲットメモリセル２１０ｂ内の非ターゲットアンチヒューズビット構造２５０ｂの非破壊状態を維持することも必要である。具体的には、図８に示すように、ターゲットメモリセル２１０ａと同一ワードライン２１３及び同一第３金属ライン２２３に接続された非ターゲットメモリセル２１０ｂについて、非ターゲットアンチヒューズビット構造２５０ｂに接続された選択トランジスタ２４０ｂの第１ゲート電極２１１ｂに第２電圧Ｖ２を印加して、選択トランジスタ２４０ｂが導通されるため、非ターゲットアンチヒューズビット構造２５０ｂの第２ドープ領域２０２ｂと第２ゲート電極２２１ｂとの電圧差が破壊電圧ＨＶより小さいことを確保する必要がある。したがって、選択トランジスタ２４０ｂに接続された第１金属ライン２６０ｂに第１電圧Ｖ１を印加し、このようにして、第１電圧Ｖ１は、導通された選択トランジスタ２４０ｂによって非ターゲットアンチヒューズビット構造２５０ｂの第２ドープ領域２０２ｂに印加され、第２ゲート電極２２１ｂ上の第４電圧Ｖ４と第２ドープ領域２０２ｂ上の第１電圧Ｖ１との電圧差は、破壊電圧ＨＶより小さいため、非ターゲットアンチヒューズビット構造２５０ｂは非破壊状態を維持する。選択的に、ここでの第２電圧Ｖ２は破壊電圧ＨＶであり得、第１電圧Ｖ１はＨＶ／２であり得、第４電圧Ｖ４は０Ｖであり得る。理解可能なこととして、第１ゲート電極２１１ｂに第２電圧Ｖ２が印加され、第１ドープ領域２０１ｂに第１電圧Ｖ１が印加されるため、第１ゲート電極２１１ｂと第１ドープ領域２０１ｂとの電圧差はＨＶ／２で、第１ゲート誘電体層の破壊電圧ＨＶより小さく、これにより、第１ゲート誘電体層が誤破壊されないことを確保する。

【0069】

いくつかの実施例では、前記非ターゲットアンチヒューズビット構造の非破壊状態を維持することは、
前記非ターゲットアンチヒューズビット構造２５０ｃに接続された前記選択トランジスタ２４０ｃの第１ゲート電極２１１ｃに遮断電圧Ｖｏｆｆを印加して、前記選択トランジスタ２４０ｃを遮断し、前記選択トランジスタ２４０ｃに接続された第１金属ライン２６０に第３電圧Ｖ３を印加することであって、前記第３電圧Ｖ３と前記遮断電圧Ｖｏｆｆとの差は、前記第１ゲート誘電体層の破壊電圧ＨＶより小さいことと、
前記非ターゲットアンチヒューズビット構造２５０ｃの第２ゲート電極２２１ｃに第１電圧Ｖ１を印加して、前記非ターゲットアンチヒューズビット構造２５０ｃを非破壊状態に維持することであって、前記第３電圧Ｖ３と前記第１電圧Ｖ１との差は、第２ゲート誘電体層の破壊電圧ＨＶより小さいことと、を含む。

【0070】

本発明の実施例では、ターゲットメモリセル２１０ａ内のターゲットアンチヒューズビット構造２５０ａを破壊するとき、非ターゲットメモリセル２１０ｃ内の非ターゲットアンチヒューズビット構造２５０ｃの非破壊状態を維持することも必要である。具体的には、図８に示すように、非ターゲットメモリセル２１０ｃは、ターゲットメモリセル２１０ａと同一第１金属ライン２６０（即ち、ビットライン）に接続される。非ターゲットアンチヒューズビット構造２５０ｃに接続された第１金属ライン２６０に第３電圧Ｖ３が印加されるため、非ターゲットアンチヒューズビット構造２５０ｃに接続された選択トランジスタ２４０ｃの第１ゲート電極２１１ｃに遮断電圧Ｖｏｆｆを印加して、即ち、ワードライン２１３ｃに遮断電圧Ｖｏｆｆを印加して、選択トランジスタ２４０ｃを遮断することができ、このとき、第３電圧Ｖ３は、選択トランジスタ２４０ｃを介して第２ドープ領域２０２ｃに伝達されない。同時に、非ターゲットアンチヒューズビット構造２５０ｃの第２ゲート電極２２１ｃに第１電圧Ｖ１を印加することもでき、即ち、第３金属ライン２２３ｃに第１電圧Ｖ１を印加することもでき、第３電圧Ｖ３と第１電圧Ｖ１との差は、第２ゲート誘電体層の破壊電圧ＨＶより小さいため、非ターゲットアンチヒューズビット構造２５０ｃが破壊されないことをさらに確保することができる。選択的に、ここでの遮断電圧ＶｏｆｆはＨＶ／２であり得、第１電圧Ｖ１はＨＶ／２であり得、第３電圧Ｖ３は破壊電圧ＨＶであり得る。理解可能なこととして、第１ゲート電極２１１ｃに遮断電圧Ｖｏｆｆが印加され、第１ドープ領域２０１ｃに第３電圧Ｖ３が印加されるため、第１ゲート電極２１１ｃと第１ドープ領域２０１ｃとの電圧差はＨＶ／２で、第１ゲート誘電体層の破壊電圧ＨＶより小さく、これにより、第１ゲート誘電体層が誤破壊されないことを確保する。

【0071】

いくつかの実施例では、前記方法は、前記メモリに対して読み取り動作を実行することをさらに含み、前記読み取り動作は、前記基板２００を接地することと、前記アンチヒューズビット構造２５０に接続された前記選択トランジスタ２４０の第１ゲート電極２１１に第１読み取り電圧Ｖｗｌｒを印加して、前記選択トランジスタ２４０を導通させることと、前記選択トランジスタ２４０に接続された第１金属ライン２６０に第２読み取り電圧Ｖｂｌｒを印加することと、前記第１金属ライン２６０上の電流を検出することと、を含む。

【0072】

【表2】

【0073】

本発明の実施例では、表２に示す動作電圧に基づいて、メモリ２０に対する書き込み及び読み取り動作を行うこともできる。ここで、Ｖｂｌｒは第１金属ライン２６０、即ち、ビットラインの第２読み取り電圧Ｖｂｌｒであり、Ｖｗｌｒは、ワードライン２１３の第１読み取り電圧Ｖｗｌｒである。ワードライン２１３、即ち、第１ゲート電極２１１にＶｗｌｒを印加すると、選択トランジスタ２４０が導通され、このとき、基板２００を接地し、即ち、基板２００上の電圧は０Ｖであり、第１金属ライン２６０にＶｂｌｒを印加し、第３金属ライン２２３、即ち、第２ゲート電極２２１に０Ｖを印加し、このようにして、第１金属ライン２６０上の電流を検出することによって、当該アンチヒューズビット構造２５０が破壊状態にあるか又は非破壊状態にあるかを判断し、それにより、読み取り動作を実現することができる。

【0074】

いくつかの実施例では、第２ドープ領域とアンチヒューズ電極との間の重なり領域が小さいため、破壊に必要な電圧は小さい。したがって、メモリ内の基板、ワードライン構造、アンチヒューズ電極及び第１金属ラインに比較的小さい電圧を印加することができ、印加電圧の持続時間が比較的短いため、エネルギー消費を節約することができる。

【0075】

なお、本発明で提供されるいくつかの方法又はデバイスの実施例で開示される特徴は、競合することなく任意に組み合わせて、新しい方法の実施例又はデバイスの実施例を取得することができる。上記の内容は、本発明の実施形態に過ぎず、本発明の保護範囲はこれに限定されない。本発明で開示された技術的範囲内で、当業者が容易に想到し得る変形又は置換はすべて、本発明の保護範囲内に含まれるべきである。したがって、本発明の保護範囲は、特許請求の保護範囲に従うものとする。

【産業上の利用可能性】

【0076】

本発明の実施例によって提供される半導体構造では、第１ゲート構造と第２ゲート構造は、所定の厚さより小さい同じ厚さを有し、基板上の第２ゲート構造の正投影は、第２ドープ領域と少なくとも部分的に重なる。このようにして、一方では、第１ゲート構造及び第２ゲート構造は、同じ厚さの薄いゲート酸化物構造を有することができるため、選択トランジスタのチャネル幅がより小さくなり、半導体構造の占有面積が減少し、また、第１ゲート構造及び第２ゲート構造の薄いゲート酸化物構造を同時に形成できるため、製造工程が簡略化され、他方では、第２ゲート構造と第２ドープ領域との重なり部分により、アンチヒューズビット構造の水平方向の長さを減少させ、さらに半導体構造の占有面積も減少させ、メモリの集積度を向上させる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【国際調査報告】