特表 2024-527665 ガンマ電圧変換回路、表示装置およびガンマ電圧変換方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-26

(54)【発明の名称】ガンマ電圧変換回路、表示装置およびガンマ電圧変換方法

(51)【国際特許分類】

   G09G 3/20 20060101AFI20240719BHJP

   G09G 3/3225 20160101ALI20240719BHJP

   H10K 59/12 20230101ALI20240719BHJP

   H04N 5/202 20230101ALI20240719BHJP

   H03M 1/76 20060101ALI20240719BHJP

   H03M 1/66 20060101ALI20240719BHJP

【ＦＩ】

G09G3/20 641Q

G09G3/3225

G09G3/20 612F

G09G3/20 611C

G09G3/20 611J

H10K59/12

H04N5/202

H03M1/76

H03M1/66 D

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023560718

(86)(22)【出願日】2022-07-01

(85)【翻訳文提出日】2023-09-29

(86)【国際出願番号】 CN2022103345

(87)【国際公開番号】W WO2023000956

(87)【国際公開日】2023-01-26

(31)【優先権主張番号】202110835123.7

(32)【優先日】2021-07-23

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】510280589

【氏名又は名称】京東方科技集團股▲ふん▼有限公司

【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】▲張▼ 少如

(72)【発明者】

【氏名】▲頼▼ 明君

(72)【発明者】

【氏名】段 欣

(72)【発明者】

【氏名】▲孫▼ ▲偉▼

(72)【発明者】

【氏名】于 淑▲環▼

【テーマコード（参考）】

3K107

5C080

5C380

5J022

【Ｆターム（参考）】

3K107AA01

3K107BB01

3K107CC33

3K107CC43

3K107EE03

3K107EE57

3K107FF04

3K107HH04

3K107HH05

5C080AA06

5C080DD05

5C080DD12

5C080DD22

5C080EE28

5C080EE29

5C080FF11

5C080JJ02

5C080JJ03

5C080JJ07

5C380AA01

5C380BA08

5C380BA11

5C380BA20

5C380BA21

5C380BB01

5C380CE07

5C380CE11

5C380CF70

5J022AB05

5J022BA02

5J022BA05

5J022BA09

5J022CB02

5J022CD01

5J022CF07

(57)【要約】

本開示は、複数の第1入力端および複数の第1分圧出力端を有し、1つの第1入力端は、1つの第1ガンマチャネルが入力する第1ガンマ電圧信号を受信するように配置され、第1分圧回路は、第1ガンマ電圧信号に基づいて、多重第1アナログ電圧信号を生成するように配置され、1つの第1分圧出力端は、1つの第1アナログ電圧信号を出力するように配置され、グレイコード制御回路は、表示待ちの階調値に基づいて、対応するグレイコード制御信号を生成して出力することに用いられ、第1符号化回路は、グレイコード制御信号および多重第1アナログ電圧信号における一方に基づいて、多重第2アナログ電圧信号を生成して出力することに用いられ、第1出力制御回路は、多重第2アナログ電圧信号に基づいて、アナログ階調電圧信号を生成して出力することに用いられるガンマ電圧変換回路を提供する。本開示は、表示装置およびガンマ電圧変換方法をさらに提供する。

【特許請求の範囲】

【請求項1】

複数の第1入力端と複数の第1分圧出力端を有し、1つの前記第1入力端は、1つの第1ガンマチャネルが入力する第1ガンマ電圧信号を受信するように配置され、前記第1分圧回路は、前記第1ガンマ電圧信号に基づいて多重第1アナログ電圧信号を生成するように配置され、1つの前記第1分圧出力端は、1つの前記第1アナログ電圧信号を出力するように配置される前記第1分圧回路と、
表示待ちの階調値に基づいて対応するグレイコード制御信号を生成して出力することに用いられるグレイコード制御回路と、
前記グレイコード制御信号および前記多重第1アナログ電圧信号における一方に基づいて多重第2アナログ電圧信号を生成して出力することに用いられる第1符号化回路と、
前記多重第2アナログ電圧信号に基づいてアナログ階調電圧信号を生成して出力することに用いられる第1出力制御回路と、を含む
ガンマ電圧変換回路。

【請求項2】

前記第1分圧回路は、複数の直列接続の抵抗を含み、任意の2つの直列接続の抵抗間の接続ノードが直列接続ノードであり、1つの前記直列接続ノードが1つの前記第1分圧出力端に対応する
請求項1に記載のガンマ電圧変換回路。

【請求項3】

前記グレイコード制御信号は、第1グレイコード信号と第2グレイコード信号を含み、前記第1グレイコード信号と前記第2グレイコード信号の各ビットはいずれも逆であり、
前記第1符号化回路は、具体的に、前記第1グレイコード信号と前記第2グレイコード信号、および前記多重第1アナログ電圧信号におけるいずれかに基づいて、前記多重第2アナログ電圧信号を生成して出力することに用いられる
請求項1に記載のガンマ電圧変換回路。

【請求項4】

前記第1符号化回路は、複数のスイッチングサブ回路および複数の出力サブ回路を含み、
各前記スイッチングサブ回路はいずれも複数の分岐を含み、各分岐は、1つの第2入力端および複数の第3入力端を有し、1つの前記第2入力端は、1つの前記第1分圧出力端が出力する1つの前記第1アナログ電圧信号を受信するように配置され、1つの前記第3入力端は、前記グレイコード制御信号の1つの第1プリセットビットを受信するように配置され、各分岐は、前記グレイコード制御信号の複数の前記第1プリセットビットに基づいて、自身のオンオフ状態を制御するように配置され、オン状態にある時に、受信した前記第1アナログ電圧信号に基づいて、出力待ちの電圧信号を生成するように配置され、
各前記出力サブ回路は、複数の第4入力端および複数の第5入力端を有し、1つの前記第4入力端は、1つの前記スイッチングサブ回路が出力する前記出力待ちの電圧信号を受信するように配置され、1つの前記第5入力端は、前記グレイコード制御信号の1つの第2プリセットビットを受信するように配置され、各前記出力サブ回路は、前記グレイコード制御信号の複数の前記第2プリセットビットに基づいて、自身と1つの前記スイッチングサブ回路とのオンを制御し、受信した前記出力待ちの電圧信号に基づいて、前記第2アナログ電圧信号を生成して出力するように配置される
請求項1に記載のガンマ電圧変換回路。

【請求項5】

前記第1アナログ電圧信号および前記第1分圧出力端が階調値と一対一で対応し、前記第2アナログ階調電圧が階調値と一対一で対応し、計2^m段の階調値を有し、mは正の整数であり、
前記複数のスイッチングサブ回路は、複数の第1スイッチングサブ回路および複数の第2スイッチングサブ回路を含み、各前記第1スイッチングサブ回路は、2n本の分岐を含み、各前記第2スイッチングサブ回路は、2n本の分岐を含み、nは正の整数であり、
対応する階調値に沿って小から大への順序で配列され、隣接するn個毎の前記第1分圧出力端が1組であり、対応する階調値が予め設定された第1閾値以下であるN組の前記第1分圧出力端に関して、2組毎の隣接する前記第1分圧出力端と1つの前記第1スイッチングサブ回路内の各第2入力端とが接続され、Nは正の整数であり、対応する前記階調値が予め設定された第2閾値以上であるM組の前記第1分圧出力端に関して、隣接する2組毎の前記第1分圧出力端と1つの前記第2スイッチングサブ回路の各第2入力端とが接続され、前記第2閾値は前記第1閾値よりも大きく、Mは正の整数である
請求項4に記載のガンマ電圧変換回路。

【請求項6】

前記複数のスイッチングサブ回路は、第3スイッチングサブ回路と複数の第4スイッチングサブ回路を含み、前記第3スイッチングサブ回路はk本の分岐を含み、各前記第4スイッチングサブ回路はn本の分岐を含み、ここで、k=(2^m-N*n-M*n)/nであって、kは正の整数であり、
対応する階調値が前記第1閾値よりも大きく、且つ前記第2閾値よりも小さい複数組の前記第1分圧出力端に関して、各組の前記第1分圧出力端に対応する階調値は、そのうちの最小の第1階調値とn-1個の第2階調値を含み、各n個の隣接する前記第1階調値に対応する前記第1分圧出力端は、前記第3スイッチングサブ回路のn個の前記第2入力端および1つの前記第4スイッチングサブ回路の各前記第2入力端に順次交互に接続される
請求項5に記載のガンマ電圧変換回路。

【請求項7】

m=8、n=4であり、対応する階調値は、小から大への順序で配列され、第0段～第255段を含み、前記グレイコード制御信号は、下位から上位への順序で、第0ビット～第7ビットを含み、前記第1閾値は第31段の階調値に等しく、前記第2閾値は第224段の階調値に等しい
請求項6に記載のガンマ電圧変換回路。

【請求項8】

前記第1スイッチングサブ回路と前記第2スイッチングサブ回路に対応する前記第1プリセットビットはいずれも第0ビット～第4ビットを含み、前記第3スイッチングサブ回路に対応する前記第1プリセットビットは第2ビット～第7ビットを含み、前記第4スイッチングサブ回路に対応する前記第1プリセットビットは第3ビット～第7ビットを含む
請求項7に記載のガンマ電圧変換回路。

【請求項9】

前記第1符号化回路は、複数のスイッチングトランジスタを有し、スイッチングトランジスタは、第1トランジスタ～第8トランジスタを含み、その制御極はそれぞれ反対の第0ビット～反対の第7ビットを受信することに用いられ、第9トランジスタ～第16トランジスタの制御極はそれぞれ、第0ビット～第7ビットを受信することに用いられ、
1つの前記第1スイッチングサブ回路および1つの前記第2スイッチングサブ回路はいずれも、第1分岐～第8分岐を含み、第1分岐は、順次接続された第1トランジスタ、第2トランジスタ、第3トランジスタ、第12トランジスタ、第13トランジスタを含み、第5+8i段の階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、第2分岐は、順次接続された第9トランジスタ、第2トランジスタ、第3トランジスタ、第12トランジスタ、第13トランジスタを含み、第4+8i段の階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、第3分岐は、順次接続された第1トランジスタ、第10トランジスタ、第3トランジスタ、第12トランジスタ、第13トランジスタを含み、第6+8i段の階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、第4分岐は、順次接続された第9トランジスタ、第10トランジスタ、第3トランジスタ、第12トランジスタ、第13トランジスタを含み、第7+8i段の階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、第5分岐は、順次接続された第1トランジスタ、第10トランジスタ、第11トランジスタ、第12トランジスタ、第13トランジスタを含み、第1+8i段の階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、第6分岐は、順次接続された第9トランジスタ、第10トランジスタ、第11トランジスタ、第12トランジスタ、第13トランジスタを含み、第0+8i段の階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、第7分岐は、順次接続された第1トランジスタ、第2トランジスタ、第11トランジスタ、第12トランジスタ、第13トランジスタを含み、第2+8i段の階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、第8分岐は、順次接続された第9トランジスタ、第2トランジスタ、第11トランジスタ、第12トランジスタ、第13トランジスタを含み、第3+8i段の階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、
前記第1スイッチングサブ回路に関して、iの値は0、1、2、3におけるいずれかであり、前記第2スイッチングサブ回路に関して、iの値は28、29、30、31におけるいずれかである
請求項8に記載のガンマ電圧変換回路。

【請求項10】

第1分岐～第8分岐が第12トランジスタおよび第13トランジスタを多重化し、第1分岐～第4分岐が第3トランジスタを多重化し、第5分岐～第8分岐が第11トランジスタを多重化し、第1分岐および第2分岐が1つの第2トランジスタを多重化し、第3分岐および第4分岐が1つの第10トランジスタを多重化し、第5分岐および第6分岐がもう1つの第10トランジスタを多重化し、第7分岐および第8分岐がもう1つの第2トランジスタを多重化する
請求項9に記載のガンマ電圧変換回路。

【請求項11】

1つの前記第4スイッチングサブ回路は、第9分岐～第12分岐を含み、第9分岐は、順次接続された第4トランジスタ、第13トランジスタ、第6トランジスタ、第15トランジスタ、第16トランジスタを含み、第60+32j段の第1階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、第10分岐は、順次接続された第12トランジスタ、第13トランジスタ、第6トランジスタ、第15トランジスタ、第16トランジスタを含み、第52+32j段の第1階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、第11分岐は、順次接続された第4トランジスタ、第5トランジスタ、第6トランジスタ、第15トランジスタ、第16トランジスタを含み、第44+32j段の第1階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、第12分岐は、順次接続された第12トランジスタ、第5トランジスタ、第6トランジスタ、第15トランジスタ、第16トランジスタを含み、第36+32j段の第1階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、jの値は0、1、2、3、4、5におけるいずれかであり、
前記第3スイッチングサブ回路は複数の基本セルを含み、1つの前記基本セルは、第13分岐～第16分岐を含み、第13分岐は、順次接続された第3トランジスタ、第13トランジスタ、第6トランジスタ、第15トランジスタ、第16トランジスタを含み、第56+32j段の第1階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、第14分岐は、順次接続された第11トランジスタ、第12トランジスタ、第13トランジスタ、第6トランジスタ、第15トランジスタ、第16トランジスタを含み、第48+32j段の第1階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、第15分岐は、順次接続された第3トランジスタ、第5トランジスタ、第6トランジスタ、第15トランジスタ、第16トランジスタを含み、第40+32j段の第1階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、第16分岐は、順次接続された第11トランジスタ、第12トランジスタ、第5トランジスタ、第6トランジスタ、第15トランジスタ、第16トランジスタを含み、第32+32j段の第1階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、1つの前記基本セルに関して、第14分岐の第11トランジスタと第15分岐の第5トランジスタとの間に1つの第4トランジスタがさらに接続され、隣接設置された2つの前記基本セルに関して、そのうち1つの前記基本セルの第16分岐の第11トランジスタと、もう1つの前記基本セルの第13分岐の第13トランジスタとの間には、1つの第4トランジスタがさらに接続される
請求項9に記載のガンマ電圧変換回路。

【請求項12】

第9分岐～第12分岐が第6トランジスタ、第15トランジスタおよび第16トランジスタを多重化し、第9分岐および第10分岐が第13トランジスタを多重化し、第11分岐および第12分岐が第5トランジスタを多重化し、
1つの前記基本セルに関して、第13分岐～第16分岐が第6トランジスタ、第15トランジスタおよび第16トランジスタを多重化し、第13分岐および第14分岐が第13トランジスタを多重化し、第15分岐および第16分岐が第5トランジスタを多重化する
請求項11に記載のガンマ電圧変換回路。

【請求項13】

前記複数の出力サブ回路は、第1出力サブ回路、第2出力サブ回路、第3出力サブ回路を含み、各前記出力サブ回路はいずれも4つの前記第4入力端を有し、対応する前記複数の第1スイッチングサブ回路、前記複数の第2スイッチングサブ回路、前記第3スイッチングサブ回路、前記複数の第4スイッチングサブ回路が出力する前記出力待ちの電圧信号をそれぞれ受信するように配置され、
前記第1出力サブ回路および前記第2出力サブ回路はいずれも、前記出力待ちの電圧信号に基づいて、1つの前記第2アナログ電圧信号を出力するように配置され、前記第3出力サブ回路は、前記出力待ちの電圧に基づいて、同一の2つの前記第2アナログ電圧信号を出力するように配置される
請求項7に記載のガンマ電圧変換回路。

【請求項14】

前記第1出力サブ回路は、前記グレイコード制御信号の第5ビット、第6ビットおよび第7ビットに基づいて、自身と1つの前記第1スイッチングサブ回路または1つの前記第2スイッチングサブ回路とのオンを制御するか、或いは、前記グレイコード制御信号の第2ビットおよび第3ビットに基づいて、自身と前記第3スイッチングサブ回路または1つの前記第4スイッチングサブ回路とのオンを制御するように配置され、
前記第2出力サブ回路は、前記グレイコード制御信号の第5ビット、第6ビットおよび第7ビットに基づいて、自身と1つの前記第1スイッチングサブ回路または1つの前記第2スイッチングサブ回路とのオンを制御するか、或いは、前記グレイコード制御信号の第0ビットおよび第1ビットに基づいて、自身と前記第3スイッチングサブ回路または1つの前記第4スイッチングサブ回路とのオンを制御するように配置され、
前記第3出力サブ回路は、前記グレイコード制御信号の第5ビット、第6ビットおよび第7ビットに基づいて、自身と1つの前記第1スイッチングサブ回路または1つの前記第2スイッチングサブ回路とのオンを制御するか、或いは、前記グレイコード制御信号の第1ビットに基づいて、自身と前記第3スイッチングサブ回路または1つの前記第4スイッチングサブ回路とのオンを制御するように配置される
請求項13に記載のガンマ電圧変換回路。

【請求項15】

各前記出力サブ回路は複数のスイッチングトランジスタを有し、スイッチングトランジスタは、第1トランジスタ～第8トランジスタを含み、その制御極はそれぞれ、反対の第0ビット～反対の第7ビットを受信することに用いられ、第9トランジスタ～第16トランジスタの制御極はそれぞれ、第0ビット～第7ビットを受信することに用いられ、
前記第1出力サブ回路は、第3トランジスタおよび第12トランジスタを介して、前記複数の第4スイッチングサブ回路の出力端に接続され、第4トランジスタおよび第11トランジスタを介して、前記複数の第4スイッチングサブ回路の出力端に接続され、前記第1出力サブ回路は、第11トランジスタおよび第12トランジスタを介して、前記第3スイッチングサブ回路に接続され、第4トランジスタおよび第3トランジスタを介して、前記第3スイッチングサブ回路に接続され、前記第1出力サブ回路は、第14トランジスタ、第15トランジスタ、第16トランジスタを介して、前記複数の第1スイッチングサブ回路の出力端に接続され、前記第1出力サブ回路は、第14トランジスタ、第15トランジスタ、第8トランジスタを介して、前記複数の第2スイッチングサブ回路の出力端に接続され、
前記第2出力サブ回路は、第2トランジスタおよび第9トランジスタを介して、前記複数の第4スイッチングサブ回路の出力端に接続され、第1トランジスタおよび第10トランジスタを介して、前記複数の第4スイッチングサブ回路の出力端に接続され、前記第2出力サブ回路は、第9トランジスタおよび第10トランジスタを介して、前記第3スイッチングサブ回路に接続され、第1トランジスタおよび第2トランジスタを介して、前記第3スイッチングサブ回路に接続され、前記第2出力サブ回路は、第14トランジスタ、第15トランジスタ、第16トランジスタを介して、前記複数の第1スイッチングサブ回路の出力端に接続され、前記第2出力サブ回路は、第14トランジスタ、第15トランジスタ、第8トランジスタを介して、前記複数の第2スイッチングサブ回路の出力端に接続され、
前記第3出力サブ回路は、第2トランジスタを介して、前記複数の第4スイッチングサブ回路の出力端に接続され、前記第3出力サブ回路は、第10トランジスタを介して、前記第3スイッチングサブ回路に接続され、前記第3出力サブ回路は、第14トランジスタ、第15トランジスタ、第16トランジスタを介して、前記複数の第1スイッチングサブ回路の出力端に接続され、前記第3出力サブ回路は、第14トランジスタ、第15トランジスタ、第8トランジスタを介して、前記複数の第2スイッチングサブ回路の出力端に接続される
請求項14に記載のガンマ電圧変換回路。

【請求項16】

前記第1出力制御回路は演算増幅器を含み、前記第1出力制御回路の入力端は、前記複数の出力サブ回路が出力する4つの前記第2アナログ電圧信号を受信するように配置され、前記演算増幅器は、4つの前記第2アナログ電圧信号に基づいて重み付け加算を行い、前記アナログ階調電圧信号を生成するように配置される
請求項13に記載のガンマ電圧変換回路。

【請求項17】

複数の第6入力端および複数の第2分圧出力端を有し、1つの前記第6入力端は、1つの第2ガンマチャネルが入力する第2ガンマ電圧信号を受信するように配置され、第2分圧回路は、前記第2ガンマ電圧信号に基づいて、多重第3アナログ電圧信号を生成するように配置され、1つの前記第2分圧出力端は、1つの前記第3アナログ電圧信号を出力するように配置される前記第2分圧回路と、
前記グレイコード制御信号および前記複数の第3アナログ電圧信号における一方に基づいて、多重第4アナログ電圧信号を生成して出力することに用いられる第2符号化回路と、
前記多重第4アナログ電圧信号に基づいて、アナログ階調電圧信号を生成して出力することに用いられる第2出力制御回路と、をさらに含む
請求項1～16のいずれか1項に記載のガンマ電圧変換回路。

【請求項18】

前記第1符号化回路および前記第2符号化回路は、いずれも複数のスイッチングトランジスタを含み、前記第1符号化回路におけるスイッチングトランジスタは、P型トランジスタおよびN型トランジスタにおける一方を採用し、前記第2符号化回路におけるスイッチングトランジスタは、P型トランジスタおよびN型トランジスタにおける他方を採用し、前記第1符号化回路におけるスイッチングトランジスタに対応する制御極信号と、前記第2符号化回路におけるスイッチングトランジスタに対応する制御極信号とは、各ビットがいずれも逆であることをさらに含む
請求項17に記載のガンマ電圧変換回路。

【請求項19】

請求項1～18のいずれか1項に記載のガンマ電圧変換回路を採用するガンマ電圧変換回路を含む
表示装置。

【請求項20】

請求項1～18のいずれか1項に記載のガンマ電圧変換回路に適用されるガンマ電圧変換方法であって、
第1ガンマチャネルが入力する第1ガンマ電圧信号に基づいて、多重第1アナログ電圧信号を生成するステップと、
表示待ちの階調値に基づいて、対応するグレイコード制御信号を生成するステップと、
前記グレイコード制御信号および前記多重第1アナログ電圧信号における一方に基づいて、多重第2アナログ電圧信号を生成するステップと、
前記多重第2アナログ電圧信号に基づいて、アナログ階調電圧信号を生成して出力するステップと、を含む
ガンマ電圧変換方法。

【請求項21】

前記グレイコード制御信号および前記多重第1アナログ電圧信号における一方に基づいて、多重第2アナログ電圧信号を生成する前記ステップは、
前記グレイコード制御信号の複数の第1プリセットビットに基づいて、自身の1つのスイッチングサブ回路の1本の分岐のオンオフ状態を制御し、オン状態にある分岐が受信した前記第1アナログ電圧信号に基づいて、出力待ちの電圧信号を生成するステップと、
前記グレイコード制御信号の複数の第2プリセットビットに基づいて、自身の出力サブ回路と該スイッチングサブ回路とをオンにし、前記出力待ちの電圧信号に基づいて、前記第2アナログ電圧信号を生成して出力するステップと、を含む
請求項20に記載のガンマ電圧変換方法。

【請求項22】

前記多重第2アナログ電圧信号に基づいて、アナログ階調電圧信号を生成して出力する前記ステップは、
前記多重第2アナログ電圧信号に基づいて、重み付け加算を行い、前記アナログ階調電圧信号を生成するステップを含む
請求項20に記載のガンマ電圧変換方法。

【請求項23】

第2ガンマチャネルが入力する第2ガンマ電圧信号に基づいて、多重第3アナログ電圧信号を生成するステップと、
前記グレイコード制御信号および前記多重第3アナログ電圧信号における一方に基づいて、多重第4アナログ電圧信号を生成するステップと、
前記多重第4アナログ電圧信号に基づいて、アナログ階調電圧信号を生成して出力するステップと、を含む
請求項20に記載のガンマ電圧変換方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は表示技術分野に関し、特にガンマ電圧変換回路、表示装置およびガンマ電圧変換方法に関するものである。

【背景技術】

【0002】

有機発光ダイオード（Organic Light-Emitting Device、略称OLED）表示基板は、従来の液晶表示（Liquid Crystal Display、略称LCD）とは異なる表示基板であり、能動発光、温度特性が良く、消費電力が小さく、応答が速く、曲げ可能、超軽量、コストが低いなどの利点を備え、すでに次世代表示装置の重要な発展発見の一つとなっている。また、アクティブマトリクス有機発光ダイオード（AMOLED）表示基板も小型分野で頭角を現し始めている。一方、対応する表示システムでは、対応するガンマ電圧をアナログ階調電圧に変換してから表示する必要があり、その際に対応するガンマ電圧変換回路を使用する必要があり、現段階において、従来の変換回路には大きなノイズが存在し、応答速度が遅く、ガンマ電圧変換を行う際に階調表示輝度ジッタが存在し、表示基板の均一性が劣るなどの問題がある。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本開示は従来技術に存在する技術的課題の1つを少なくとも解決することを目的とし、ガンマ電圧変換回路、表示装置およびガンマ電圧変換方法を提供する。

【課題を解決するための手段】

【0004】

上記目的を達成するために第1態様において、本開示の実施例は、
複数の第1入力端と複数の第1分圧出力端を有し、1つの前記第1入力端は、1つの第1ガンマチャネルが入力する第1ガンマ電圧信号を受信するように配置され、前記第1分圧回路は、前記第1ガンマ電圧信号に基づいて多重第1アナログ電圧信号を生成するように配置され、1つの前記第1分圧出力端は、1つの前記第1アナログ電圧信号を出力するように配置される第1分圧回路と、
表示待ちの階調値に基づいて対応するグレイコード制御信号を生成して出力することに用いられるグレイコード制御回路と、
前記グレイコード制御信号および前記多重第1アナログ電圧信号における一方に基づいて多重第2アナログ電圧信号を生成して出力することに用いられる第1符号化回路と、
前記多重第2アナログ電圧信号に基づいてアナログ階調電圧信号を生成して出力することに用いられる第1出力制御回路と、を含むガンマ電圧変換回路を提供する。

【0005】

いくつかの実施例では、前記第1分圧回路は、複数の直列接続の抵抗を含み、任意の2つの直列接続の抵抗間の接続ノードが直列接続ノードであり、1つの前記直列接続ノードが1つの前記第1分圧出力端に対応する。

【0006】

いくつかの実施例では、前記グレイコード制御信号は、第1グレイコード信号と第2グレイコード信号を含み、前記第1グレイコード信号と前記第2グレイコード信号の各ビットはいずれも逆であり、
前記第1符号化回路は、具体的に、前記第1グレイコード信号と前記第2グレイコード信号、および前記多重第1アナログ電圧信号におけるいずれかに基づいて、前記多重第2アナログ電圧信号を生成して出力することに用いられる。

【0007】

いくつかの実施例では、前記第1符号化回路は、複数のスイッチングサブ回路および複数の出力サブ回路を含み、
各前記スイッチングサブ回路はいずれも複数の分岐を含み、各分岐は、1つの第2入力端および複数の第3入力端を有し、1つの前記第2入力端は、1つの前記第1分圧出力端が出力する1つの前記第1アナログ電圧信号を受信するように配置され、1つの前記第3入力端は、前記グレイコード制御信号の1つの第1プリセットビットを受信するように配置され、各分岐は、前記グレイコード制御信号の複数の前記第1プリセットビットに基づいて、自身のオンオフ状態を制御するように配置され、オン状態にある時に、受信した前記第1アナログ電圧信号に基づいて、出力待ちの電圧信号を生成するように配置され、
各前記出力サブ回路は、複数の第4入力端および複数の第5入力端を有し、1つの前記第4入力端は、1つの前記スイッチングサブ回路が出力する前記出力待ちの電圧信号を受信するように配置され、1つの前記第5入力端は、前記グレイコード制御信号の1つの第2プリセットビットを受信するように配置され、各前記出力サブ回路は、前記グレイコード制御信号の複数の前記第2プリセットビットに基づいて、自身と1つの前記スイッチングサブ回路とのオンを制御し、受信した前記出力待ちの電圧信号に基づいて、前記第2アナログ電圧信号を生成して出力するように配置される。

【0008】

いくつかの実施例では、前記第1アナログ電圧信号および前記第1分圧出力端が階調値と一対一で対応し、前記第2アナログ階調電圧が階調値と一対一で対応し、計2^m段の階調値を有し、mは正の整数であり、
前記複数のスイッチングサブ回路は、複数の第1スイッチングサブ回路および複数の第2スイッチングサブ回路を含み、各前記第1スイッチングサブ回路は、2n本の分岐を含み、各前記第2スイッチングサブ回路は、2n本の分岐を含み、nは正の整数であり、
対応する階調値に沿って小から大への順序で配列され、隣接するn個毎の前記第1分圧出力端が1組であり、対応する階調値が予め設定された第1閾値以下であるN組の前記第1分圧出力端に関して、2組毎の隣接する前記第1分圧出力端と1つの前記第1スイッチングサブ回路内の各第2入力端とが接続され、Nは正の整数であり、対応する前記階調値が予め設定された第2閾値以上であるM組の前記第1分圧出力端に関して、隣接する2組毎の前記第1分圧出力端と1つの前記第2スイッチングサブ回路の各第2入力端とが接続され、前記第2閾値は前記第1閾値よりも大きく、Mは正の整数である。

【0009】

いくつかの実施例では、前記複数のスイッチングサブ回路は、第3スイッチングサブ回路と複数の第4スイッチングサブ回路を含み、前記第3スイッチングサブ回路はk本の分岐を含み、各前記第4スイッチングサブ回路はn本の分岐を含み、ここで、k=(2^m-N*n-M*n)/nであって、kは正の整数であり、
対応する階調値が前記第1閾値よりも大きく、且つ前記第2閾値よりも小さい複数組の前記第1分圧出力端に関して、各組の前記第1分圧出力端に対応する階調値は、そのうちの最小の第1階調値とn-1個の第2階調値を含み、各n個の隣接する前記第1階調値に対応する前記第1分圧出力端は、前記第3スイッチングサブ回路のn個の前記第2入力端および1つの前記第4スイッチングサブ回路の各前記第2入力端に順次交互に接続される。

【0010】

いくつかの実施例では、m=8、n=4であり、対応する階調値は、小から大への順序で配列され、第0段～第255段を含み、前記グレイコード制御信号は、下位から上位への順序で、第0ビット～第7ビットを含み、前記第1閾値は第31段の階調値に等しく、前記第2閾値は第224段の階調値に等しい。

【0011】

いくつかの実施例では、前記第1スイッチングサブ回路と前記第2スイッチングサブ回路に対応する前記第1プリセットビットはいずれも第0ビット～第4ビットを含み、前記第3スイッチングサブ回路に対応する前記第1プリセットビットは第2ビット～第7ビットを含み、前記第4スイッチングサブ回路に対応する前記第1プリセットビットは第3ビット～第7ビットを含む。

【0012】

いくつかの実施例では、前記第1符号化回路は、複数のスイッチングトランジスタを有し、スイッチングトランジスタは、第1トランジスタ～第8トランジスタを含み、その制御極はそれぞれ反対の第0ビット～反対の第7ビットを受信することに用いられ、第9トランジスタ～第16トランジスタの制御極はそれぞれ、第0ビット～第7ビットを受信することに用いられ、
1つの前記第1スイッチングサブ回路および1つの前記第2スイッチングサブ回路はいずれも、第1分岐～第8分岐を含み、第1分岐は、順次接続された第1トランジスタ、第2トランジスタ、第3トランジスタ、第12トランジスタ、第13トランジスタを含み、第5+8i段の階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、第2分岐は、順次接続された第9トランジスタ、第2トランジスタ、第3トランジスタ、第12トランジスタ、第13トランジスタを含み、第4+8i段の階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、第3分岐は、順次接続された第1トランジスタ、第10トランジスタ、第3トランジスタ、第12トランジスタ、第13トランジスタを含み、第6+8i段の階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、第4分岐は、順次接続された第9トランジスタ、第10トランジスタ、第3トランジスタ、第12トランジスタ、第13トランジスタを含み、第7+8i段の階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、第5分岐は、順次接続された第1トランジスタ、第10トランジスタ、第11トランジスタ、第12トランジスタ、第13トランジスタを含み、第1+8i段の階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、第6分岐は、順次接続された第9トランジスタ、第10トランジスタ、第11トランジスタ、第12トランジスタ、第13トランジスタを含み、第0+8i段の階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、第7分岐は、順次接続された第1トランジスタ、第2トランジスタ、第11トランジスタ、第12トランジスタ、第13トランジスタを含み、第2+8i段の階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、第8分岐は、順次接続された第9トランジスタ、第2トランジスタ、第11トランジスタ、第12トランジスタ、第13トランジスタを含み、第3+8i段の階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、
ここで、前記第1スイッチングサブ回路に関して、iの値は0、1、2、3におけるいずれかであり、前記第2スイッチングサブ回路に関して、iの値は28、29、30、31におけるいずれかである。

【0013】

いくつかの実施例では、第1分岐～第8分岐が第12トランジスタおよび第13トランジスタを多重化し、第1分岐～第4分岐が第3トランジスタを多重化し、第5分岐～第8分岐が第11トランジスタを多重化し、第1分岐および第2分岐が1つの第2トランジスタを多重化し、第3分岐および第4分岐が1つの第10トランジスタを多重化し、第5分岐および第6分岐がもう1つの第10トランジスタを多重化し、第7分岐および第8分岐がもう1つの第2トランジスタを多重化する。

【0014】

いくつかの実施例では、1つの前記第4スイッチングサブ回路は、第9分岐～第12分岐を含み、第9分岐は、順次接続された第4トランジスタ、第13トランジスタ、第6トランジスタ、第15トランジスタ、第16トランジスタを含み、第60+32j段の第1階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、第10分岐は、順次接続された第12トランジスタ、第13トランジスタ、第6トランジスタ、第15トランジスタ、第16トランジスタを含み、第52+32j段の第1階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、第11分岐は、順次接続された第4トランジスタ、第5トランジスタ、第6トランジスタ、第15トランジスタ、第16トランジスタを含み、第44+32j段の第1階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、第12分岐は、順次接続された第12トランジスタ、第5トランジスタ、第6トランジスタ、第15トランジスタ、第16トランジスタを含み、第36+32j段の第1階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、ここで、jの値は0、1、2、3、4、5におけるいずれかであり、
前記第3スイッチングサブ回路は複数の基本セルを含み、1つの前記基本セルは、第13分岐～第16分岐を含み、第13分岐は、順次接続された第3トランジスタ、第13トランジスタ、第6トランジスタ、第15トランジスタ、第16トランジスタを含み、第56+32j段の第1階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、第14分岐は、順次接続された第11トランジスタ、第12トランジスタ、第13トランジスタ、第6トランジスタ、第15トランジスタ、第16トランジスタを含み、第48+32j段の第1階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、第15分岐は、順次接続された第3トランジスタ、第5トランジスタ、第6トランジスタ、第15トランジスタ、第16トランジスタを含み、第40+32j段の第1階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、第16分岐は、順次接続された第11トランジスタ、第12トランジスタ、第5トランジスタ、第6トランジスタ、第15トランジスタ、第16トランジスタを含み、第32+32j段の第1階調値に対応する前記第1分圧出力端が出力する前記第1アナログ電圧信号を受信するように配置され、1つの前記基本セルに関して、第14分岐の第11トランジスタと第15分岐の第5トランジスタとの間に1つの第4トランジスタがさらに接続され、隣接設置された2つの前記基本セルに関して、そのうち1つの前記基本セルの第16分岐の第11トランジスタと、もう1つの前記基本セルの第13分岐の第13トランジスタとの間には、1つの第4トランジスタがさらに接続される。

【0015】

いくつかの実施例では、第9分岐～第12分岐が第6トランジスタ、第15トランジスタおよび第16トランジスタを多重化し、第9分岐および第10分岐が第13トランジスタを多重化し、第11分岐および第12分岐が第5トランジスタを多重化し、
1つの前記基本セルに関して、第13分岐～第16分岐が第6トランジスタ、第15トランジスタおよび第16トランジスタを多重化し、第13分岐および第14分岐が第13トランジスタを多重化し、第15分岐および第16分岐が第5トランジスタを多重化する。

【0016】

いくつかの実施例では、前記複数の出力サブ回路は、第1出力サブ回路、第2出力サブ回路、第3出力サブ回路を含み、各前記出力サブ回路はいずれも4つの前記第4入力端を有し、対応する前記複数の第1スイッチングサブ回路、前記複数の第2スイッチングサブ回路、前記第3スイッチングサブ回路、前記複数の第4スイッチングサブ回路が出力する前記出力待ちの電圧信号をそれぞれ受信するように配置され、
前記第1出力サブ回路および前記第2出力サブ回路はいずれも、前記出力待ちの電圧信号に基づいて、1つの前記第2アナログ電圧信号を出力するように配置され、前記第3出力サブ回路は、前記出力待ちの電圧に基づいて、同一の2つの前記第2アナログ電圧信号を出力するように配置される。

【0017】

いくつかの実施例では、前記第1出力サブ回路は、前記グレイコード制御信号の第5ビット、第6ビットおよび第7ビットに基づいて、自身と1つの前記第1スイッチングサブ回路または1つの前記第2スイッチングサブ回路とのオンを制御するか、或いは、前記グレイコード制御信号の第2ビットおよび第3ビットに基づいて、自身と前記第3スイッチングサブ回路または1つの前記第4スイッチングサブ回路とのオンを制御するように配置され、
前記第2出力サブ回路は、前記グレイコード制御信号の第5ビット、第6ビットおよび第7ビットに基づいて、自身と1つの前記第1スイッチングサブ回路または1つの前記第2スイッチングサブ回路とのオンを制御するか、或いは、前記グレイコード制御信号の第0ビットおよび第1ビットに基づいて、自身と前記第3スイッチングサブ回路または1つの前記第4スイッチングサブ回路とのオンを制御するように配置され、
前記第3出力サブ回路は、前記グレイコード制御信号の第5ビット、第6ビットおよび第7ビットに基づいて、自身と1つの前記第1スイッチングサブ回路または1つの前記第2スイッチングサブ回路とのオンを制御するか、或いは、前記グレイコード制御信号の第1ビットに基づいて、自身と前記第3スイッチングサブ回路または1つの前記第4スイッチングサブ回路とのオンを制御するように配置される。

【0018】

いくつかの実施例では、各前記出力サブ回路は複数のスイッチングトランジスタを有し、スイッチングトランジスタは、第1トランジスタ～第8トランジスタを含み、その制御極はそれぞれ、反対の第0ビット～反対の第7ビットを受信することに用いられ、第9トランジスタ～第16トランジスタの制御極はそれぞれ、第0ビット～第7ビットを受信することに用いられ、
前記第1出力サブ回路は、第3トランジスタおよび第12トランジスタを介して、前記複数の第4スイッチングサブ回路の出力端に接続され、第4トランジスタおよび第11トランジスタを介して、前記複数の第4スイッチングサブ回路の出力端に接続され、前記第1出力サブ回路は、第11トランジスタおよび第12トランジスタを介して、前記第3スイッチングサブ回路に接続され、第4トランジスタおよび第3トランジスタを介して、前記第3スイッチングサブ回路に接続され、前記第1出力サブ回路は、第14トランジスタ、第15トランジスタ、第16トランジスタを介して、前記複数の第1スイッチングサブ回路の出力端に接続され、前記第1出力サブ回路は、第14トランジスタ、第15トランジスタ、第8トランジスタを介して、前記複数の第2スイッチングサブ回路の出力端に接続され、
前記第2出力サブ回路は、第2トランジスタおよび第9トランジスタを介して、前記複数の第4スイッチングサブ回路の出力端に接続され、第1トランジスタおよび第10トランジスタを介して、前記複数の第4スイッチングサブ回路の出力端に接続され、前記第2出力サブ回路は、第9トランジスタおよび第10トランジスタを介して、前記第3スイッチングサブ回路に接続され、第1トランジスタおよび第2トランジスタを介して、前記第3スイッチングサブ回路に接続され、前記第2出力サブ回路は、第14トランジスタ、第15トランジスタ、第16トランジスタを介して、前記複数の第1スイッチングサブ回路の出力端に接続され、前記第2出力サブ回路は、第14トランジスタ、第15トランジスタ、第8トランジスタを介して、前記複数の第2スイッチングサブ回路の出力端に接続され、
前記第3出力サブ回路は、第2トランジスタを介して、前記複数の第4スイッチングサブ回路の出力端に接続され、前記第3出力サブ回路は、第10トランジスタを介して、前記第3スイッチングサブ回路に接続され、前記第3出力サブ回路は、第14トランジスタ、第15トランジスタ、第16トランジスタを介して、前記複数の第1スイッチングサブ回路の出力端に接続され、前記第3出力サブ回路は、第14トランジスタ、第15トランジスタ、第8トランジスタを介して、前記複数の第2スイッチングサブ回路の出力端に接続される。

【0019】

いくつかの実施例では、前記第1出力制御回路は演算増幅器を含み、前記第1出力制御回路の入力端は、前記複数の出力サブ回路が出力する4つの前記第2アナログ電圧信号を受信するように配置され、前記演算増幅器は、4つの前記第2アナログ電圧信号に基づいて重み付け加算を行い、前記アナログ階調電圧信号を生成するように配置される。

【0020】

いくつかの実施例では、前記ガンマ電圧変換回路は、
複数の第6入力端および複数の第2分圧出力端を有し、1つの前記第6入力端は、1つの第2ガンマチャネルが入力する第2ガンマ電圧信号を受信するように配置され、前記第2分圧回路は、前記第2ガンマ電圧信号に基づいて、複数の第3アナログ電圧信号を生成するように配置され、1つの前記第2分圧出力端は、1つの前記第3アナログ電圧信号を出力するように配置される第2分圧回路と、
前記グレイコード制御信号および前記複数の第3アナログ電圧信号における一方に基づいて、多重第4アナログ電圧信号を生成して出力することに用いられる第2符号化回路と、
前記多重第4アナログ電圧信号に基づいて、アナログ階調電圧信号を生成して出力することに用いられる第2出力制御回路と、をさらに含む。

【0021】

いくつかの実施例では、
前記第1符号化回路および前記第2符号化回路は、いずれも複数のスイッチングトランジスタを含み、前記第1符号化回路におけるスイッチングトランジスタは、P型トランジスタおよびN型トランジスタにおける一方を採用し、前記第2符号化回路におけるスイッチングトランジスタは、P型トランジスタおよびN型トランジスタにおける他方を採用し、前記第1符号化回路におけるスイッチングトランジスタに対応する制御極信号と、前記第2符号化回路におけるスイッチングトランジスタに対応する制御極信号とは、各ビットがいずれも逆であることをさらに含む。

【0022】

第2態様において、本開示の実施例は、ガンマ電圧変換回路を含む表示装置を提供し、
前記ガンマ電圧変換回路は、上記実施例におけるいずれかに記載のガンマ電圧変換回路を採用する。

【0023】

第3態様において、本開示の実施例は、
上記実施例におけるいずれかに記載のガンマ電圧変換回路に適用されるガンマ電圧変換方法であって、
第1ガンマチャネルが入力する第1ガンマ電圧信号に基づいて、多重第1アナログ電圧信号を生成するステップと、
表示待ちの階調値に基づいて、対応するグレイコード制御信号を生成するステップと、
前記グレイコード制御信号および前記多重第1アナログ電圧信号における一方に基づいて、多重第2アナログ電圧信号を生成するステップと、
前記多重第2アナログ電圧信号に基づいて、アナログ階調電圧信号を生成して出力するステップと、を含むガンマ電圧変換方法を提供する。

【0024】

いくつかの実施例では、前記グレイコード制御信号および前記多重第1アナログ電圧信号における一方に基づいて、多重第2アナログ電圧信号を生成する前記ステップは、
前記グレイコード制御信号の複数の前記第1プリセットビットに基づいて、自身の1つのスイッチングサブ回路の1本の分岐のオンオフ状態を制御し、オン状態にある分岐が受信した前記第1アナログ電圧信号に基づいて、出力待ちの電圧信号を生成するステップと、
前記グレイコード制御信号の複数の前記第2プリセットビットに基づいて、自身の出力サブ回路と該スイッチングサブ回路とをオンにし、前記出力待ちの電圧信号に基づいて、前記第2アナログ電圧信号を生成して出力するステップと、を含む。

【0025】

いくつかの実施例では、前記多重第2アナログ電圧信号に基づいて、アナログ階調電圧信号を生成して出力する前記ステップは、
前記多重第2アナログ電圧信号に基づいて、重み付け加算を行い、前記アナログ階調電圧信号を生成するステップを含む。

【0026】

いくつかの実施例では、前記方法は、
第2ガンマチャネルが入力する第2ガンマ電圧信号に基づいて、多重第3アナログ電圧信号を生成するステップと、
前記グレイコード制御信号および前記多重第3アナログ電圧信号における一方に基づいて、多重第4アナログ電圧信号を生成するステップと、
前記多重第4アナログ電圧信号に基づいて、アナログ階調電圧信号を生成して出力するステップと、を含む。

【図面の簡単な説明】

【0027】

図面は本開示についてのさらなる理解を提供するためのものであり、明細書の一部を構成し、本開示の実施例とともに本開示を説明するためのものであるが、本開示を限定するものではない。図面を参照して、詳細な例示的な実施例について説明することにより、上記およびその他の特徴および利点は、当業者にとってより明らかになるであろう。

【0028】

【図1】本開示の実施例によるガンマ電圧変換回路の構造概念図である。

【図2】本開示の実施例による第1符号化回路の構造概念図である。

【図3】本開示の実施例によるもう1つの第1符号化回路の概念図である。

【図3a】本開示の実施例による第1スイッチングサブ回路または第2スイッチングサブ回路の構造概念図である。

【図3b】本開示の実施例による第4スイッチングサブ回路の構造概念図である。

【図3c】本開示の実施例による第3スイッチングサブ回路の複数の基本セルの構造概念図である。

【図4】本開示の実施例による出力サブ回路の概念図である。

【図4a】本開示の実施例による第1出力サブ回路の構造概念図である。

【図4b】本開示の実施例による第2出力サブ回路の構造概念図である。

【図4c】本開示の実施例による第3出力サブ回路の構造概念図である。

【図5】本開示の実施例によるもう1つのガンマ電圧変換回路の構造概念図である。

【図6】本開示の実施例によるガンマ電圧変換方法のフローチャートである。

【図7】本開示の実施例におけるステップS3の具体的な実施方法のフローチャートである。

【発明を実施するための形態】

【0029】

本開示の技術案を当業者がよりよく理解できるように、以下では図面を組み合わせて本開示が提供するガンマ電圧変換回路、表示装置およびガンマ電圧変換方法について詳細に説明する。

【0030】

以下では、図面を参照して例示的な実施例をより十分に説明するが、前記例示的な実施例は、本文で説明する実施例に限定されると解釈すべきではなく、異なる形式で具現化することができる。逆に、これらの実施例を提供する目的は、本開示を完璧かつ完全にし、当業者に本開示の範囲を十分に理解させることである。

【0031】

本文で使用する用語は、特定の実施例を記述するためにのみ使用され、本開示を限定することを意図するものではない。本文で使用されるような、単数形の「1つ」および「該」は、文脈が特に明確に示さない限り、複数形を含むことも意図する。また、本明細書で「含む」および/または「～からなる」という用語を使用する場合、そのような特徴、全体、ステップ、操作、構成部品および/またはコンポーネントの存在を指すが、1つ以上の他の特徴、全体、ステップ、操作、構成部品、コンポーネント、および/またはそれらのグループの存在または追加を排除しないことも理解されるであろう。

【0032】

本文では、第1、第2などの用語を用いて様々な部品を説明することができるが、これらの部品はこれらの用語により限定されるべきではないことを理解されたい。これらの用語は、1つの部品と別の部品を区別するためにのみ使用される。したがって、本開示の教示から逸脱しなければ、以下に論じる第1部品、第1コンポーネント、または第1モジュールは、第2部品、第2コンポーネント、または第2モジュールと称することができる。

【0033】

特に限定しない限り、本文で使用するすべての用語（技術用語および科学用語を含む）の意味は、当業者が通常理解しているものと同じである。また、一般的な辞書に定義されているような用語は、本明細書でそのように明確に限定されていない限り、関連する技術および本開示の背景における意味と一致する意味を有すると解釈され、理想的または過度な形式上の意味を有すると解釈されないことも理解されるであろう。

【0034】

図1は本開示の実施例によるガンマ電圧変換回路の構造概念図である。図1に示すように、該ガンマ電圧変換回路は、第1分圧回路1、グレイコード制御回路2、第1符号化回路3、第1出力制御回路4を含む。

【0035】

ここで、第1分圧回路1は、複数の第1入力端101および複数の第1分圧出力端102を有し、1つの第1入力端101は、1つの第1ガンマ（Gamma）チャネルが入力する第1ガンマ電圧信号を受信するように配置され、第1分圧回路1は、第1ガンマ電圧信号に基づいて多重第1アナログ電圧信号を生成するように配置され、1つの第1分圧出力端102は、1つの第1アナログ電圧信号を出力するように配置される。

【0036】

グレイコード制御回路2は、表示待ちの階調値に基づいて対応するグレイコード（Gray）制御信号を生成して出力することに用いられる。

【0037】

第1符号化回路3は、グレイコード制御信号および多重第1アナログ電圧信号における一方に基づいて多重第2アナログ電圧信号を生成して出力することに用いられる。

【0038】

第1出力制御回路4は、多重第2アナログ電圧信号に基づいてアナログ階調電圧信号を生成して出力することに用いられる。

【0039】

いくつかの実施例では、第1分圧回路1は、複数の直列接続の抵抗を含み、任意の2つの直列接続の抵抗間の接続ノードが直列接続ノードであり、1つの直列接続ノードが1つの第1分圧出力端に対応する。いくつかの実施例では、第1分圧回路1は、抵抗ストリングとも呼ばれる。

【0040】

いくつかの実施例では、グレイコード制御信号は、第1グレイコード信号と第2グレイコード信号を含み、第1グレイコード信号と第2グレイコード信号の各ビット（bit）はいずれも逆である。第1符号化回路3は、具体的に、第1グレイコード信号と第2グレイコード信号、および多重第1アナログ電圧信号におけるいずれかに基づいて、多重第2アナログ電圧信号を生成して出力することに用いられる。

【0041】

いくつかの実施例では、以下のような方法に基づいて、バイナリコードとグレイコードの相互変換を行うことができる。バイナリコードからグレイコードへの変換には、バイナリコードの最上位ビットを保持し、バイナリコードの最上位ビットと二次上位ビットの排他的論理和結果をグレイコードの二次上位ビットとすることが含まれ、このように類推し、その後、バイナリコードの1つ前のビットと現在ビットの排他的論理和結果をグレイコードの現在ビットとして、バイナリコードに対応するグレイコードを得ることができる。グレイコードからバイナリコードへの変換には、0とグレイコードの最上位ビットをバイナリコードの最上位ビットとし、バイナリコードの最上位ビットとグレイコードの二次上位ビットの排他的論理和結果をバイナリコードの二次上位ビットとすることが含まれ、このように類推し、その後、バイナリコードの1つ前のビットとグレイコードの現在ビットの排他的論理和結果をバイナリコードの現在ビットとし、グレイコードに対応するバイナリコードを得ることができる。

【0042】

従来の、バイナリコードに基づきガンマ電圧変換を行う技術案に関して言えば、階調毎に切り換えを行う際に表示輝度のジッタ、輝度の不均一および電源のゆらぎなどの問題を引き起こすが、これは、バイナリコードに基づき階調毎に変換を行う際に、複数のビットが同時に反転するという状況が存在する可能性があるためである。例えば、第127段の階調から第128段の階調までの時、その対応するバイナリコードは01111111から10000000までで、8つのビットが同時に反転し、大きなバリとノイズが発生する。また、走査線の長さと負荷の大きさがそれぞれ異なるため、8つのビットそれぞれが制御するスイッチは同時に動作することができず、反転時に中間状態が形成される可能性があり、例えば01111111から00011111まで、さらには10000000までで、中間状態00011111、即ち、第31段の階調は出現が望まれないものであり、これにより切り換え過程において第31段の階調に対応する電圧が一時的にオンになり、出力電圧の変動を招き、必要な階調を迅速かつ正確に出力することができず、即ち、第128段の階調に対応する電圧は、応答速度および定常状態に達する時間に影響を与える。また、各行の充電時間が短いため、さらには遠端充電不足、輝度低下を招きやすく、パネルおよび装置の均一性が劣ることになる。複数のビットが同時に切り換えられることで、デジタル回路やアナログ回路の瞬間的な吸引荷重が大きくなり、電源がゆらぐことになる。一方、グレイコードを使用する場合、第127段の階調から第128段の階調までは、その対応するグレイコードが01001000から11000000までで、第7ビットと第3ビットだけが変化し、さらに例えば、第199段の階調から第200段の階調までは、その対応するグレイコードが10100100から10101100までで、第3ビットだけが変化し、且つグレイコードのアプリケーションでは1ビットだけが変化する状況がほとんどである。よって、グレイコードを利用して変換に参与することで、変換過程における不定状態を大幅に減少させ、階調毎の切り換え過程において複数ビットの同時切り換えによる出力電圧の変動を回避し、出力をより迅速かつ正確に目標電圧に到達させ、応答速度を向上させている。

【0043】

本開示の実施例では、グレイコードに基づく符号化回路などを採用してガンマ電圧変換を行い、グレイコードに対応する隣接階調切り換え過程がもたらすのは多くても2ビットの変化であり、複数ビットの切り換えおよび該過程における不定状態、中間状態を回避し、応答速度を高め、回路のバリとノイズを低減し、階調毎の切り換え時の階調表示輝度の変化がより滑らかになるため、階調毎の切り換えによる表示ジッタや電源のゆらぎなどの問題を解決しており、さらに、出力がより正確に目標電位に達することから、パネルの遠端と近端の電圧が一致し、これにより輝度が一致し、パネルの均一性がより優れている。

【0044】

図2は本開示の実施例による第1符号化回路の構造概念図である。具体的に該構造は、図1に示すガンマ電圧変換回路に基づいて具体化された選択可能な実施案である。図2に示すように、第1符号化回路は、複数のスイッチングサブ回路301および複数の出力サブ回路302を含む。

【0045】

ここで、各スイッチングサブ回路301はいずれも複数の分岐を含み、各分岐は、1つの第2入力端3011および複数の第3入力端3012を有し、1つの第2入力端3011は、1つの第1分圧出力端が出力する1つの第1アナログ電圧信号を受信するように配置され、1つの第3入力端3012は、グレイコード制御信号の1つの第1プリセットビットを受信するように配置され、各分岐は、グレイコード制御信号の複数の第1プリセットビットに基づいて、自身のオンオフ状態を制御するように配置され、オン状態にある時に、受信した第1アナログ電圧信号に基づいて、出力待ちの電圧信号を生成するように配置される。

【0046】

ここで、各出力サブ回路302は、複数の第4入力端3021および複数の第5入力端3022を有し、1つの第4入力端3021は、1つのスイッチングサブ回路301が出力する出力待ちの電圧信号を受信するように配置され、1つの第5入力端3022は、グレイコード制御信号の1つの第2プリセットビットを受信するように配置され、各出力サブ回路302は、グレイコード制御信号の複数の第2プリセットビットに基づいて、自身と1つのスイッチングサブ回路301とのオンを制御し、受信した出力待ちの電圧信号に基づいて、第2アナログ電圧信号を生成して出力するように配置される。なお、本開示の各実施例では、1つの第2入力端とスイッチングサブ回路の出力端との間に接続される回路を、スイッチングサブ回路における1本の分岐としている。

【0047】

図3は本開示の実施例によるもう1つの第1符号化回路の概念図である。具体的に該構造は、図2に示す第1符号化回路に基づいて具体化された選択可能な実施案である。ここで、第1アナログ電圧信号および第1分圧出力端が階調値と一対一で対応し、第2アナログ階調電圧信号が階調値と一対一で対応し、計2^m段の階調値を有し、mは正の整数である。

【0048】

ここで、図3に示すように、複数のスイッチングサブ回路は、複数の第1スイッチングサブ回路501および複数の第2スイッチングサブ回路502を含み、各第1スイッチングサブ回路501は、2n本の分岐を含み、各第2スイッチングサブ回路502は、2n本の分岐を含み、nは正の整数であり、対応する階調値に沿って小から大への順序で配列され、隣接するn個毎の第1分圧出力端が1組であり、対応する階調値が予め設定された第1閾値以下であるN組の第1分圧出力端に関して、2組毎の隣接する第1分圧出力端と1つの第1スイッチングサブ回路501内の各第2入力端3011とが接続され、Nは正の整数であり、対応する階調値が予め設定された第2閾値以上であるM組の第1分圧出力端に関して、隣接する2組毎の第1分圧出力端と1つの第2スイッチングサブ回路502の各第2入力端3011とが接続され、第2閾値は第1閾値よりも大きく、Mは正の整数である。ここで、図面に示すように、第1スイッチングサブ回路501が出力D端に対応し、第2スイッチングサブ回路502が出力E端に対応する。

【0049】

いくつかの実施例では、m=8、n=4であり、対応する階調値は、小から大への順序で配列され、第0段～第255段を含み、グレイコード制御信号は、下位から上位への順序で、第0ビット～第7ビットを含み、第1閾値は第31段の階調値に等しく、第2閾値は第224段の階調値に等しい。

【0050】

具体的に、第1分圧回路の出力が非線形であることから、特に、対応する低階調（例えば、本実施例における第0～31段）および高階調（例えば、本実施例における第224～255段）を出力する際の非線形度が大きいため、低階調および高階調部分は階調毎に出力する必要がある。

【0051】

いくつかの実施例では、第1符号化回路は、複数のスイッチングトランジスタを有し、スイッチングトランジスタは、第1トランジスタ601～第8トランジスタ608を含み、その制御極はそれぞれ反対の第0ビット～反対の第7ビットを受信することに用いられ、図面において、Sn<0>で反対の第0ビットを表し、その他の符号はこれに類推してよく、第9トランジスタ609～第16トランジスタ616の制御極はそれぞれ、第0ビット～第7ビットを受信することに用いられ、図面において、S<0>で第0ビットを表し、その他の符号はこれに類推してよい。

【0052】

図3aは本開示の実施例による第1スイッチングサブ回路または第2スイッチングサブ回路の構造概念図である。図3aに示すように、これはm=8、n=4の状況に対応し、第1スイッチングサブ回路501および第2スイッチングサブ回路502の構造が例示的に示されている。なお、該値は、本実施例および後続の実施例における技術案を限定するものではなく、例示としてのみ説明され、mおよびnの値が他の値である場合も本願の技術案に同様に適用することができる。

【0053】

ここで、第1スイッチングサブ回路501および第2スイッチングサブ回路502に対応する第1プリセットビットはいずれも、第0ビット～第4ビットを含む。

【0054】

ここで、計4個の第1スイッチングサブ回路501、4個の第2スイッチングサブ回路502を有し、1つの第1スイッチングサブ回路501、1つの第2スイッチングサブ回路502はいずれも、第1分岐～第8分岐を含み、ここで、第1分岐は、順次接続された第1トランジスタ601、第2トランジスタ602、第3トランジスタ603、第12トランジスタ612、第13トランジスタ613を含み、第5+8i段の階調値に対応する第1分圧出力端が出力する第1アナログ電圧信号を受信するように配置され、図面において、該分岐が受信するように配置される対象をINH<5+8i>で表し、その他の符号はこれに類推してよい。第2分岐は、順次接続された第9トランジスタ609、第2トランジスタ602、第3トランジスタ603、第12トランジスタ612、第13トランジスタ613を含み、第4+8i段の階調値に対応する第1分圧出力端が出力する第1アナログ電圧信号を受信するように配置され、第3分岐は、順次接続された第1トランジスタ601、第10トランジスタ610、第3トランジスタ603、第12トランジスタ612、第13トランジスタ613を含み、第6+8i段の階調値に対応する第1分圧出力端が出力する第1アナログ電圧信号を受信するように配置され、第4分岐は、順次接続された第9トランジスタ609、第10トランジスタ610、第3トランジスタ603、第12トランジスタ612、第13トランジスタ613を含み、第7+8i段の階調値に対応する第1分圧出力端が出力する第1アナログ電圧信号を受信するように配置され、第5分岐は、順次接続された第1トランジスタ601、第10トランジスタ610、第11トランジスタ611、第12トランジスタ612、第13トランジスタ613を含み、第1+8i段の階調値に対応する第1分圧出力端が出力する第1アナログ電圧信号を受信するように配置され、第6分岐は、順次接続された第9トランジスタ609、第10トランジスタ610、第11トランジスタ611、第12トランジスタ612、第13トランジスタ613を含み、第0+8i段の階調値に対応する第1分圧出力端が出力する第1アナログ電圧信号を受信するように配置され、第7分岐は、順次接続された第1トランジスタ601、第2トランジスタ602、第11トランジスタ611、第12トランジスタ612、第13トランジスタ613を含み、第2+8i段の階調値に対応する第1分圧出力端が出力する第1アナログ電圧信号を受信するように配置され、第8分岐は、順次接続された第9トランジスタ609、第2トランジスタ602、第11トランジスタ611、第12トランジスタ612、第13トランジスタ613を含み、第3+8i段の階調値に対応する第1分圧出力端が出力する第1アナログ電圧信号を受信するように配置される。

【0055】

ここで、第1スイッチングサブ回路501に関して、iの値は0、1、2、3におけるいずれかであり、第2スイッチングサブ回路502に関して、iの値は28、29、30、31におけるいずれかであり、図3aに示すように、第1スイッチングサブ回路501が出力D端に対応し、第2スイッチングサブ回路502が出力E端に対応する。

【0056】

いくつかの実施例では、図3aに示すように、第1分岐～第8分岐が第12トランジスタ612および第13トランジスタ613を多重化し、第1分岐～第4分岐が第3トランジスタ603を多重化し、第5分岐～第8分岐が第11トランジスタ611を多重化し、第1分岐および第2分岐が1つの第2トランジスタ602を多重化し、第3分岐および第4分岐が1つの第10トランジスタ610を多重化し、第5分岐および第6分岐がもう1つの第10トランジスタ610を多重化し、第7分岐および第8分岐がもう1つの第2トランジスタ602を多重化する。

【0057】

いくつかの実施例では、図3に示すように、複数のスイッチングサブ回路は、第3スイッチングサブ回路503と複数の第4スイッチングサブ回路504を含み、第3スイッチングサブ回路503はk本の分岐を含み、各第4スイッチングサブ回路504はn本の分岐を含み、ここで、k=(2m-N*n-M*n)/nであって、kは正の整数である。

【0058】

対応する階調値が第1閾値よりも大きく、且つ第2閾値よりも小さい複数組の第1分圧出力端に関して、各組の第1分圧出力端に対応する階調値は、そのうちの最小の第1階調値とn-1個の第2階調値を含み、各4個の隣接する第1階調値に対応する第1分圧出力端は、第3スイッチングサブ回路503のn個の第2入力端3011および1つの第4スイッチングサブ回路504の各第2入力端3011に順次交互に接続される。ここで、図面に示すように、第1スイッチングサブ回路501が出力B端に対応し、第2スイッチングサブ回路502が出力A端に対応する。

【0059】

具体的に、第1分圧回路の出力が非線形であることから、特に、対応する低階調および高階調を出力する際の非線形度が大きいため、低階調および高階調部分は、第1スイッチングサブ回路501および第2スイッチングサブ回路502に基づいて階調毎に出力する必要があり、中間部分に位置する階調は、占有面積を低減する原則に基づいて、以下に述べる第3スイッチングサブ回路と第4スイッチングサブ回路を用いて出力することができる。

【0060】

図3bは本開示の実施例による第4スイッチングサブ回路の構造概念図である。図3bに示すように、これはm=8、n=4であるという状況に対応し、第4スイッチングサブ回路504の構造を例示的に示している。ここで、第4スイッチングサブ回路504に対応する第1プリセットビットは、第3ビット～第7ビットを含む。

【0061】

ここで、計6個の第4スイッチングサブ回路504を有し、1つの第4スイッチングサブ回路504は、第9分岐～第12分岐を含み、ここで、第9分岐は、順次接続された第4トランジスタ604、第13トランジスタ613、第6トランジスタ606、第15トランジスタ615、第16トランジスタ616を含み、第60+32j段の第1階調値に対応する第1分圧出力端102が出力する第1アナログ電圧信号を受信するように配置され、第10分岐は、順次接続された第12トランジスタ612、第13トランジスタ613、第6トランジスタ606、第15トランジスタ615、第16トランジスタ616を含み、第52+32j段の第1階調値に対応する第1分圧出力端102が出力する第1アナログ電圧信号を受信するように配置され、第11分岐は、順次接続された第4トランジスタ604、第5トランジスタ605、第6トランジスタ606、第15トランジスタ615、第16トランジスタ616を含み、第44+32j段の第1階調値に対応する第1分圧出力端102が出力する第1アナログ電圧信号を受信するように配置され、第12分岐は、順次接続された第12トランジスタ612、第5トランジスタ605、第6トランジスタ606、第15トランジスタ615、第16トランジスタ616を含み、第36+32j段の第1階調値に対応する第1分圧出力端102が出力する第1アナログ電圧信号を受信するように配置され、ここで、jの値は0、1、2、3、4、5におけるいずれかである。

【0062】

いくつかの実施例では、図3bに示すように、第9分岐～第12分岐が第6トランジスタ606、第15トランジスタ615および第16トランジスタ616を多重化し、第9分岐および第10分岐が第13トランジスタ613を多重化し、第11分岐および第12分岐が第5トランジスタ605を多重化する。

【0063】

図3cは本開示の実施例による第3スイッチングサブ回路の複数の基本セルの構造概念図である。図3cに示すように、これはm=8、n=4であるという状況に対応し、第3スイッチングサブ回路503の構造を例示的に示している。ここで、第3スイッチングサブ回路503に対応する第1プリセットビットは、第2ビット～第7ビットを含む。

【0064】

具体的に、第3スイッチングサブ回路503は、計6個の基本セルを含み、図面にはその2つが例示的に示されており、ここで、1つの基本セルは、第13分岐～第16分岐を含み、第13分岐は、順次接続された第3トランジスタ603、第13トランジスタ613、第6トランジスタ606、第15トランジスタ615、第16トランジスタ616を含み、第56+32j段の第1階調値に対応する第1分圧出力端102が出力する第1アナログ電圧信号を受信するように配置され、第14分岐は、順次接続された第11トランジスタ611、第12トランジスタ612、第13トランジスタ613、第6トランジスタ606、第15トランジスタ615、第16トランジスタ616を含み、第48+32j段の第1階調値に対応する第1分圧出力端100が出力する第1アナログ電圧信号を受信するように配置され、第15分岐は、順次接続された第3トランジスタ603、第5トランジスタ605、第6トランジスタ606、第15トランジスタ615、第16トランジスタ616を含み、第40+32j段の第1階調値に対応する第1分圧出力端102が出力する第1アナログ電圧信号を受信するように配置され、第16分岐は、順次接続された第11トランジスタ611、第12トランジスタ612、第5トランジスタ605、第6トランジスタ606、第15トランジスタ615、第16トランジスタ616を含み、第32+32j段の第1階調値に対応する第1分圧出力端102が出力する第1アナログ電圧信号を受信するように配置され、1つの基本セルに関して、第14分岐の第11トランジスタ611と第15分岐の第5トランジスタ605との間に1つの第4トランジスタ604がさらに接続され、隣接設置された2つの基本セルに関して、そのうち1つの基本セルの第16分岐の第11トランジスタ611と、もう1つの1つの基本セルの第13分岐の第13トランジスタ613との間には、1つの第4トランジスタ604がさらに接続される。

【0065】

いくつかの実施例では、図3cに示すように、1つの基本セルに関して、第13分岐～第16分岐が第6トランジスタ606、第15トランジスタ615および第16トランジスタ616を多重化し、第13分岐および第14分岐が第13トランジスタ613を多重化し、第15分岐および第16分岐が第5トランジスタ605を多重化する。

【0066】

図4は本開示の実施例による出力サブ回路の概念図である。具体的に該構造は、図3に示す第1符号化回路に基づいて具体化された選択可能な実施案である。ここで、複数の出力サブ回路は、第1出力サブ回路701、第2出力サブ回路702、第3出力サブ回路703を含み、各出力サブ回路302はいずれも4個の第4入力端3021を有し、対応する複数の第1スイッチングサブ回路、複数の第2スイッチングサブ回路、第3スイッチングサブ回路、複数の第4スイッチングサブ回路が出力する出力待ちの電圧信号をそれぞれ受信するように配置され、即ち、各スイッチングサブ回路の出力A、B、D、E端に接続される。

【0067】

第1出力サブ回路701および第2出力サブ回路702はいずれも、出力待ちの電圧信号に基づいて、1つの第2アナログ電圧信号を出力するように配置され、第3出力サブ回路703は、出力待ちの電圧に基づいて、同一の2つの第2アナログ電圧信号を出力するように配置される。

【0068】

いくつかの実施例では、各出力サブ回路は複数のスイッチングトランジスタを有し、スイッチングトランジスタは、第1トランジスタ601～第8トランジスタ608を含み、その制御極はそれぞれ、反対の第0ビット～反対の第7ビットを受信することに用いられ、第9トランジスタ609～第16トランジスタ616の制御極はそれぞれ、第0ビット～第7ビットを受信することに用いられる。

【0069】

図4aは本開示の実施例による第1出力サブ回路の構造概念図である。上述の図3a～図3cにおける各スイッチングサブ回路に対応して接続され、第1出力サブ回路701は、グレイコード制御信号の第5ビット、第6ビットおよび第7ビットに基づいて、自身と1つの第1スイッチングサブ回路または1つの第2スイッチングサブ回路とのオンを制御するか、或いは、グレイコード制御信号の第2ビットおよび第3ビットに基づいて、自身と第3スイッチングサブ回路または1つの第4スイッチングサブ回路とのオンを制御するように配置され、即ち、グレイコード制御信号の第5ビット、第6ビットおよび第7ビットに基づいて、出力DまたはE端とオンにされるか、或いは、グレイコード制御信号の第2ビットおよび第3ビットに基づいて、出力AまたはB端とオンにされる。

【0070】

図4aに示すように、第1出力サブ回路701は、第3トランジスタ603および第12トランジスタ612を介して、複数の第4スイッチングサブ回路の出力端に接続され、第4トランジスタ604および第11トランジスタ611を介して、複数の第4スイッチングサブ回路の出力端に接続され、第1出力サブ回路は、第11トランジスタ611および第12トランジスタ+612を介して、第3スイッチングサブ回路に接続され、第4トランジスタ604および第3トランジスタ603を介して、第3スイッチングサブ回路に接続され、第1出力サブ回路は、第14トランジスタ614、第15トランジスタ615、第16トランジスタ616を介して、複数の第1スイッチングサブ回路の出力端に接続され、第1出力サブ回路は、第14トランジスタ614、第15トランジスタ615、第8トランジスタ608を介して、複数の第2スイッチングサブ回路の出力端に接続される。

【0071】

図4bは本開示の実施例による第2出力サブ回路の構造概念図である。ここで、第2出力サブ回路702は、グレイコード制御信号の第5ビット、第6ビット、第7ビットに基づいて、自身と1つの第1スイッチングサブ回路または1つの第2スイッチングサブ回路とのオンを制御するか、或いは、グレイコード制御信号の第0ビットおよび第1ビットに基づいて、自身と第3スイッチングサブ回路または1つの第4スイッチングサブ回路とのオンを制御するように配置される。

【0072】

図4bに示すように、第2出力サブ回路702は、第2トランジスタ602および第9トランジスタ609を介して、複数の第4スイッチングサブ回路の出力端に接続され、第1トランジスタ601および第10トランジスタ610を介して、複数の第4スイッチングサブ回路の出力端に接続され、第2出力サブ回路は、第9トランジスタ609および第10トランジスタ610を介して、第3スイッチングサブ回路に接続され、第1トランジスタ601および第2トランジスタ602を介して、第3スイッチングサブ回路に接続され、第2出力サブ回路702は、第14トランジスタ614、第15トランジスタ615、第16トランジスタ616を介して、複数の第1スイッチングサブ回路の出力端に接続され、第2出力サブ回路702は、第14トランジスタ614、第15トランジスタ615、第8トランジスタ608を介して、複数の第2スイッチングサブ回路の出力端に接続される。

【0073】

図4cは本開示の実施例による第3出力サブ回路の構造概念図である。ここで、第3出力サブ回路703は、グレイコード制御信号の第5ビット、第6ビットおよび第7ビットに基づいて、自身と1つの第1スイッチングサブ回路または1つの第2スイッチングサブ回路とのオンを制御するか、或いは、グレイコード制御信号の第1ビットに基づいて、自身と第3スイッチングサブ回路または1つの第4スイッチングサブ回路とのオンを制御するように配置される。

【0074】

図4cに示すように、第3出力サブ回路703は、第2トランジスタ602を介して、複数の第4スイッチングサブ回路の出力端に接続され、第3出力サブ回路は、第10トランジスタ610を介して、第3スイッチングサブ回路に接続され、第3出力サブ回路は、第14トランジスタ614、第15トランジスタ615、第16トランジスタ616を介して、複数の第1スイッチングサブ回路の出力端に接続され、第3出力サブ回路は、第14トランジスタ614、第15トランジスタ615、第8トランジスタ608を介して、複数の第2スイッチングサブ回路の出力端に接続される。

【0075】

いくつかの実施例では、第1出力制御回路は演算増幅器を含み、第1出力制御回路の入力端は、複数の出力サブ回路が出力する4つの第2アナログ電圧信号を受信するように配置され、演算増幅器は、4つの第2アナログ電圧信号に基づいて重み付け加算を行い、アナログ階調電圧信号を生成するように配置される。

【0076】

具体的に、以下では実際の応用例示を組み合わせて上記ガンマ電圧変換回路について詳細に説明する。1組の第1分圧出力端を有効にすることを例にすると、該組に対応する階調値は、第1階調値と3つの第2階調値を含み、第1階調値は第48段の階調値であり、第2階調値は、第49段、第50段および第51段の階調値を含む。ガンマ電圧変換回路が出力するアナログ階調電圧信号が第48段の階調値に対応する時、対応するグレイコードは00100000であり、第1出力回路は第48段の階調値に対応するアナログ電圧を出力し、第2出力回路は第48段の階調値に対応するアナログ電圧を出力し、第3出力回路は2つの第48段の階調値に対応するアナログ電圧を出力し、これにより、第1出力制御回路は、第48段の階調値に対応するアナログ階調電圧信号を生成して出力し、ガンマ電圧変換回路が出力するアナログ階調電圧が第49段の階調値に対応する時、その対応するグレイコードは00100001であり、第1出力回路は第48段の階調値に対応するアナログ電圧を出力し、第2出力回路は第52段の階調値に対応するアナログ電圧を出力し、第3出力回路は2つの第48段の階調値に対応するアナログ電圧を出力し、これにより、第1出力制御回路は、該4つのアナログ電圧に基づいて、第49段の階調値に対応するアナログ階調電圧信号を生成して出力し、ガンマ電圧変換回路が出力するアナログ階調電圧が第51段の階調値に対応する時、その対応するグレイコードは00100010であり、第1出力回路は第48段の階調値に対応するアナログ電圧を出力し、第2出力回路は第52段の階調値に対応するアナログ電圧を出力し、第3出力回路は2つの第52段の階調値に対応するアナログ電圧を出力し、これにより、第1出力制御回路は、該4つのアナログ電圧に基づいて、第51段の階調値に対応するアナログ階調電圧信号を生成して出力し、ガンマ電圧変換回路が出力するアナログ階調電圧が第50段の階調値に対応する時、その対応するグレイコードは00100011であり、第1出力回路は第48段の階調値に対応するアナログ電圧を出力し、第2出力回路は第48段の階調値に対応するアナログ電圧を出力し、第3出力回路は2つの第52段の階調値に対応するアナログ電圧を出力し、これにより、第1出力制御回路は該4つのアナログ電圧に基づいて、第50段の階調値に対応するアナログ階調電圧信号を生成して出力する。

【0077】

本開示の実施例はガンマ電圧変換回路を提供し、グレイコードに基づく符号化回路などを採用してガンマ電圧変換を行うことができ、応答速度を高め、回路のバリとノイズを低減し、階調毎の切り換え時の階調表示輝度の変化がより滑らかになるため、階調毎の切り換えによる表示ジッタや電源のゆらぎなどの問題を解決しており、さらに、出力がより正確に目標電位に達することから、パネルの遠端と近端の電圧が一致し、これにより輝度が一致し、パネルの均一性がより優れている。これを踏まえて、本開示の実施例はセグメント符号化式の第1符号化回路を提供し、上記の第0段～第31段の階調、第254段～第255段の階調のような低階調と高階調に対して、階調毎に符号化を出力するという方式を採用し、第1スイッチングサブ回路と第2スイッチングサブ回路を用いて符号化出力し、中間部分の階調に対して、第3スイッチングサブ回路と第4スイッチングサブ回路を用いて符号化出力し、アナログ電圧の各組の第1分圧出力端に対応する第1階調値を出力し、第1出力制御回路を用いて多重アナログ電圧に基づいて、アナログ階調電圧を生成して、該ガンマ電圧変換回路が出力する階調精度を保証しつつ、その占有面積を半分に縮小することを実現する。

【0078】

具体的に、8ビットのデジタルモード変換を例にすると、従来のスイッチングツリー構造のデジタルモード変換回路が8ビットのデジタルモード変換を実現するには29、即ち、512個のスイッチングトランジスタが必要であるのに対し、本開示では6ビットのデジタルモード変換および2ビットの補間演算増幅器に基づいて8ビットのデジタルモード変換を実現し、上記のスイッチングトランジスタの多重構造に基づいて、297個のスイッチングトランジスタを設置するだけで、占有面積を半分に節約することができる。

【0079】

図5は本開示の実施例によるもう1つのガンマ電圧変換回路の構造概念図である。具体的に、該構造は、図1に示すガンマ電圧変換回路に基づいて具体化された選択可能な実施案である。ここで、該回路はさらに以下のものを含む。

【0080】

第2分圧回路10は、複数の第6入力端103および複数の第2分圧出力端104を有し、1つの第6入力端103は、1つの第2ガンマチャネルが入力する第2ガンマ電圧信号を受信するように配置され、第2分圧回路は、第2ガンマ電圧信号に基づいて、多重第3アナログ電圧信号を生成するように配置され、1つの第2分圧出力端104は、1つの第3アナログ電圧信号を出力するように配置される。

【0081】

第2符号化回路30は、グレイコード制御信号および多重第3アナログ電圧信号における一方に基づいて、多重第4アナログ電圧信号を生成して出力することに用いられる。

【0082】

第2出力制御回路40は、多重第4アナログ電圧信号に基づいて、アナログ階調電圧信号を生成して出力することに用いられる。

【0083】

いくつかの実施例では、該回路において、第1符号化回路3および第2符号化回路30は、いずれも複数のスイッチングトランジスタを含み、第1符号化回路3におけるスイッチングトランジスタは、P型トランジスタおよびN型トランジスタにおける一方を採用し、第2符号化回路30におけるスイッチングトランジスタは、P型トランジスタおよびN型トランジスタにおける他方を採用し、第1符号化回路3におけるスイッチングトランジスタに対応する制御極信号と、第2符号化回路30におけるスイッチングトランジスタに対応する制御極信号とは、各ビットがいずれも逆である。具体的に、信号は完全な正半電圧の形式を採用しているため、P型トランジスタおよびN型トランジスタで高圧と低圧をそれぞれ転送する。

【0084】

いくつかの実施例では、第1符号化回路3と第2符号化回路30は同じグレイコード制御回路2に接続されるか、または、第1符号化回路3と第2符号化回路30のそれぞれに対応するグレイコード制御回路2は独立して設けられる。

【0085】

本開示の実施例は、上記実施例におけるいずれかのガンマ電圧変換回路を含む表示装置をさらに提供する。

【0086】

図6は本開示の実施例によるガンマ電圧変換方法のフローチャートである。具体的に該方法は、上記実施例におけるいずれかのガンマ電圧変換回路に応用され、図6に示すように、該方法は以下のステップを含む。

【0087】

ステップS1、第1ガンマチャネルが入力する第1ガンマ電圧信号に基づいて、多重第1アナログ電圧信号を生成する。

【0088】

ステップS2、表示待ちの階調値に基づいて、対応するグレイコード制御信号を生成する。

【0089】

ステップS3、グレイコード制御信号および多重第1アナログ電圧信号における一方に基づいて、多重第2アナログ電圧信号を生成する。

【0090】

ステップS4、多重第2アナログ電圧信号に基づいて、アナログ階調電圧信号を生成して出力する。

【0091】

いくつかの実施例では、多重第2アナログ電圧信号に基づいて、アナログ階調電圧信号を生成して出力するステップS4は、多重アナログ電圧に基づいて重み付け加算を行い、アナログ階調電圧を生成するステップを含む。

【0092】

いくつかの実施形態では、該方法は、第2ガンマチャネルが入力する第2ガンマ電圧信号に基づいて、多重第3アナログ電圧信号を生成するステップと、グレイコード制御信号および多重第3アナログ電圧信号における一方に基づいて、多重第4アナログ電圧信号を生成するステップと、多重第4アナログ電圧信号に基づいて、アナログ階調電圧信号を生成して出力するステップと、をさらに含む。

【0093】

図7は本開示の実施例におけるステップS3の具体的な実施方法のフローチャートである。具体的に、図7に示すように、第1アナログ電圧信号およびそれに対応するグレイコード制御信号に基づいて、多重アナログ電圧を生成するステップS3は、以下のステップを含む。

【0094】

ステップS301、グレイコード制御信号の複数の第1プリセットビットに基づいて、自身の1つのスイッチングサブ回路の1本の分岐のオンオフ状態を制御し、オン状態にある分岐が受信した第1アナログ電圧信号に基づいて、出力待ちの電圧信号を生成する。

【0095】

ステップS302、グレイコード制御信号の複数の第2プリセットビットに基づいて、自身の出力サブ回路と該スイッチングサブ回路をオンにし、出力待ちの電圧信号に基づいて、第2アナログ電圧信号を生成して出力する。

【0096】

本開示の実施例では、対応するガンマ電圧変換回路に応用するガンマ電圧変換方法を提供し、該方法は、グレイコードに基づいてガンマ電圧変換を行うことができ、グレイコードに対応する隣接階調切り換え過程がもたらすのは多くても2ビットの変化であり、複数ビットの切り換えおよび該過程における不定状態、中間状態を回避し、応答速度を高め、回路のバリとノイズを低減し、階調毎の切り換え時の階調表示輝度の変化がより滑らかになるため、階調毎の切り換えによる表示ジッタや電源のゆらぎなどの問題を解決しており、さらに、出力がより正確に目標電位に達することから、パネルの遠端と近端の電圧が一致し、これにより輝度が一致し、パネルの均一性がより優れている。

【0097】

上文にて開示した方法の全てまたはいくつかのステップ、装置における機能モジュール/ユニットはソフトウェア、ファームウェア、ハードウェア、およびそれらの適切な組み合わせとして実施することができることを当業者は理解するであろう。ハードウェアの実施形態では、上記説明で言及した機能モジュール／ユニット間の区分は、必ずしも物理コンポーネントの区分に対応しておらず、例えば、1つの物理コンポーネントが複数の機能を有していてもよく、1つの機能またはステップが複数の物理コンポーネントによって協働して実行されてもよい。ある物理コンポーネントまたは全ての物理コンポーネントは、中央プロセッサ、デジタル信号プロセッサ、またはマイクロプロセッサなどのプロセッサによって実行されるソフトウェアとして実施することができ、またはハードウェアとして実施されるか、専用集積回路などの集積回路として実施することができる。このようなソフトウェアは、コンピュータ記憶媒体（または非一時的媒体）と通信媒体（または一時的媒体）とを含むことができるコンピュータ可読媒体上に分散することができる。当業者に周知のように、コンピュータ記憶媒体という用語は、コンピュータ可読命令、データ構造、プログラムモジュール、または他のデータなどの情報を記憶するための任意の方法または技術において実施される揮発性および不揮発性、取り外し可能および取り外し不可能な媒体を含む。コンピュータ記憶媒体は、RAM、ROM、EEPROM、フラッシュメモリまたは他のメモリ技術、CD-ROM、デジタル多機能ディスク（DVD）または他の光ディスク記憶装置、磁気カセット、磁気テープ、磁気ディスク記憶装置または他の磁気記憶装置、または所望の情報を記憶するために使用され、コンピュータによってアクセスされ得る他の任意の媒体を含むが、これらに限定されない。さらに、通信媒体は、一般にコンピュータ可読命令、データ構造、プログラムモジュール、または搬送波または他の送信メカニズムなどの変調データ信号中の他のデータを含み、任意の情報配信媒体を含むことができることが当業者には周知である。

【0098】

本文では、例示的な実施例を開示し、具体的な用語を用いているが、これらは一般的な例示的な意味としてのみ使用され、またそのように解釈されるべきであり、限定的な目的のために使用されるものではない。いくつかの実施例では、別途明確に示さない限り、特定の実施例を組み合わせて説明した特徴、特性、および/または要素を単独で使用してもよく、または他の実施例を組み合わせて説明した特徴、特性、および/または要素を組み合わせて使用してもよいことは、当業者にとって自明なことである。よって、添付の請求項によって説明した本開示の範囲を逸脱することがなければ、様々な形態および詳細な変更が可能であることを当業者は理解するであろう。

【図1】

【図2】

【図3】

【図3a】

【図3b】

【図3c】

【図4】

【図4a】

【図4b】

【図4c】

【図5】

【図6】

【図7】

【国際調査報告】