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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-07-26
(54)【発明の名称】表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20240719BHJP
G09G 3/20 20060101ALI20240719BHJP
G09G 3/3233 20160101ALI20240719BHJP
H10K 59/121 20230101ALI20240719BHJP
H10K 59/131 20230101ALI20240719BHJP
H01L 21/336 20060101ALI20240719BHJP
【ＦＩ】
G09F9/30 338
G09F9/30 365
G09G3/20 624B
G09G3/20 680G
G09G3/3233
G09G3/20 611J
G09G3/20 642A
G09G3/20 642C
H10K59/121 213
H10K59/131
H01L29/78 616A
H01L29/78 612Z
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024500393
(86)(22)【出願日】2022-07-01
(85)【翻訳文提出日】2024-01-05
(86)【国際出願番号】 KR2022009496
(87)【国際公開番号】W WO2023003210
(87)【国際公開日】2023-01-26
(31)【優先権主張番号】10-2021-0094660
(32)【優先日】2021-07-20
(33)【優先権主張国・地域又は機関】KR
(81)【指定国・地域】
(71)【出願人】
【識別番号】512187343
【氏名又は名称】三星ディスプレイ株式會社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１， Ｓａｍｓｕｎｇ－ｒｏ， Ｇｉｈｅｕｎｇ－ｇｕ， Ｙｏｎｇｉｎ－ｓｉ， Ｇｙｅｏｎｇｇｉ－ｄｏ， Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100121382
【弁理士】
【氏名又は名称】山下 託嗣
(72)【発明者】
【氏名】キム，クンウ
(72)【発明者】
【氏名】カン，テウク
(72)【発明者】
【氏名】キム，ジャン－ヒョン
(72)【発明者】
【氏名】ベ，ジュン ウ
(72)【発明者】
【氏名】イ，ジェソブ
(72)【発明者】
【氏名】ジン，ドンギュ
(72)【発明者】
【氏名】チェ，サンゴン
【テーマコード（参考）】
3K107
5C080
5C094
5C380
5F110
【Ｆターム（参考）】
3K107AA01
3K107BB01
3K107CC41
3K107EE04
3K107FF14
3K107FF15
3K107HH05
5C080AA06
5C080BB05
5C080CC03
5C080DD05
5C080EE29
5C080FF03
5C080FF11
5C080HH09
5C080JJ02
5C080JJ03
5C080JJ04
5C080JJ05
5C080JJ06
5C094AA21
5C094BA03
5C094BA27
5C094CA19
5C094DB04
5C094FA02
5C094FB19
5C094JA01
5C094JA08
5C380AA01
5C380AA02
5C380AB06
5C380AB22
5C380AB34
5C380BA10
5C380BA19
5C380BA20
5C380BA40
5C380BB05
5C380BB21
5C380CB01
5C380CC06
5C380CC07
5C380CC26
5C380CC33
5C380CC39
5C380CC55
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5C380CC65
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5C380CC77
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5C380DA02
5C380DA06
5C380HA03
5C380HA13
5F110BB01
5F110CC02
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5F110DD14
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5F110GG13
5F110GG23
5F110HJ04
5F110HM15
5F110NN72
5F110QQ11
(57)【要約】
表示装置が提供される。表示装置は、駆動トランジスタのゲートに連結されるｎ個の第３トランジスタを含む。ｎ個の第３トランジスタのそれぞれは、チャネル領域と、延長方向内にて前記チャネル領域を間に挟んで配置されるソース領域及びドレイン領域とを含む半導体領域と、前記チャネル領域に重畳するゲートと、を含む。前記ｎ個の第３トランジスタのうちの、前記第１トランジスタの前記ゲートに最も隣接する第３トランジスタについての前記ドレイン領域は、第１領域と、前記第１領域と前記チャネル領域との間の第２領域と、を含む。前記第２領域は、前記第１領域よりもドーピング濃度が低く、前記延長方向に直交する基準方向内にて前記第２領域の幅は、前記第１領域の幅よりも小さい。
【特許請求の範囲】
【請求項1】
第１トランジスタと、前記第１トランジスタに電気的に連結され、データ信号を出力する第２トランジスタと、
前記第１トランジスタのゲートに電気的に連結され、互いに直列に連結されるｎ（ここで、ｎは２以上の自然数）個の第３トランジスタと、
前記データ信号に対応する電圧を充電するキャパシタと、
前記第１トランジスタに電気的に連結される発光素子と、を含み、
前記ｎ個の第３トランジスタそれぞれは、
チャネル領域と、延長方向内にて、前記チャネル領域を間に挟んで配置されるソース領域及びドレイン領域とを含む半導体領域と、
前記チャネル領域に重畳するゲートと、を含み、
前記ｎ個の第３トランジスタのうちの、前記第１トランジスタの前記ゲートに最も隣接する第３トランジスタについての、前記ソース領域または前記ドレイン領域のうちで前記第１トランジスタの前記ゲートに、より隣接する領域は、前記第１領域と、前記第１領域と前記チャネル領域との間の第２領域と、を含み、
前記第２領域は、前記第１領域よりもドーピング濃度が低く、
前記延長方向に直交する基準方向内にて前記第２領域の幅は、前記第１領域の幅よりも小さい表示装置。
【請求項2】
前記ｎ個の第３トランジスタのうちの、前記第１トランジスタの前記ゲートから最も遠く配置される第３トランジスタについての、前記ソース領域または前記ドレイン領域のうちで前記第１トランジスタの前記ゲートに、より遠く配置される領域は、前記第３領域と、前記第３領域と前記チャネル領域との間の第４領域と、を含み、前記第４領域は、前記第３領域よりもドーピング濃度が低く、
前記基準方向内にて前記第４領域の幅は、前記第３領域の幅よりも小さい請求項１に記載の表示装置。
【請求項3】
前記ｎ個の第３トランジスタのうちの、前記第１トランジスタの前記ゲートに最も隣接する第３トランジスタについての、前記ソース領域または前記ドレイン領域のうち前記第１トランジスタの前記ゲートに、より遠く配置される領域は、前記第３領域と、前記第３領域と前記チャネル領域との間の第４領域と、を含み、前記第４領域は、前記第３領域よりもドーピング濃度が低い請求項１に記載の表示装置。
【請求項4】
前記基準方向内にて前記第３領域と前記第４領域とは実質的に同じ幅を有する請求項３に記載の表示装置。
【請求項5】
前記基準方向内にて前記第２領域の幅は１μｍ乃至２μｍである請求項１に記載の表示装置。
【請求項6】
前記第２領域の幅は、前記第１領域の幅よりも１０％乃至５０％小さい請求項１に記載の表示装置。
【請求項7】
前記延長方向内にて前記第２領域の長さは０．１μｍ乃至０．５μｍである請求項１に記載の表示装置。
【請求項8】
前記第１トランジスタと前記ｎ個の第３トランジスタは、Ｐ型のポリシリコントランジスタを含み、前記第ｎ個の第３トランジスタは、前記第１トランジスタの前記ゲートと、前記第１トランジスタの半導体領域のソース領域またはドレイン領域との間に、直列に連結される請求項１に記載の表示装置。
【請求項9】
前記ｎ個の第３トランジスタのうちの、前記第１トランジスタの前記ゲートに最も隣接する前記第３トランジスタについての前記ソース領域と、前記第１トランジスタの前記ゲートから最も遠く配置される前記第３トランジスタについての前記ドレイン領域とは、前記基準方向内にて実質的に同じ幅を有する請求項８に記載の表示装置。
【請求項10】
前記ｎ個の第３トランジスタのうちの、前記第１トランジスタの前記ゲートに最も隣接する前記第３トランジスタと、前記第１トランジスタの前記ゲートから最も遠く配置される第３トランジスタとの間に配置される、第３トランジスタの前記ドレイン領域と前記ソース領域とは、前記基準方向内にて実質的に同じ幅を有する請求項８に記載の表示装置。
【請求項11】
前記第１トランジスタは、前記第１トランジスタの前記ゲートに重畳するチャネル領域と、前記チャネル領域を間に挟んで配置されるソース領域とドレイン領域とを含む半導体領域と、を含み、前記第１トランジスタの前記ソース領域、または前記第１トランジスタの前記ドレイン領域のうちの少なくとも一つ以上の幅は、前記第１トランジスタの前記チャネル領域の幅よりも大きい請求項１に記載の表示装置。
【請求項12】
前記第１トランジスタの前記ソース領域、及び前記第１トランジスタの前記ドレイン領域のうちの少なくとも一つ以上の幅は、前記第１トランジスタの前記チャネル領域の幅よりも５％乃至２０％大きい請求項１１に記載の表示装置。
【請求項13】
前記第１トランジスタの前記ソース領域、及び前記第１トランジスタの前記ドレイン領域のそれぞれは、第３領域と、前記第３領域と前記チャネル領域との間の第４領域と、を含み、
前記第４領域は前記第３領域よりドーピング濃度が低く、
前記第３領域と前記第４領域の幅は実質的に同じである請求項１１に記載の表示装置。
【請求項14】
前記第１トランジスタの前記ソース領域、または前記ドレイン領域の幅は、前記ｎ個の第３トランジスタのそれぞれの前記半導体領域の幅よりも大きい請求項１１に記載の表示装置。
【請求項15】
前記第１トランジスタと前記ｎ個の第３トランジスタは、Ｐ型のポリシリコントランジスタを含み、前記第ｎ個の第３トランジスタは、前記第１トランジスタの前記ゲートと、初期化電圧を受信する電圧ラインとの間に連結される請求項１に記載の表示装置。
【請求項16】
前記キャパシタは、前記第１トランジスタの前記ゲートと、電源電圧を受信する電圧ラインとの間に電気的に連結される請求項１に記載の表示装置。
【請求項17】
第１トランジスタと、前記第１トランジスタに電気的に連結され、データ信号を出力する第２トランジスタと、
前記第１トランジスタのゲートに電気的に連結され、互いに直列に連結されるｎ（ここで、ｎは２以上の自然数）個の第３トランジスタと、
前記データ信号に対応する電圧を充電するキャパシタと、
前記第１トランジスタに電気的に連結される発光素子と、を含み、
前記ｎ個の第３トランジスタのそれぞれは、
チャネル領域と、延長方向内にて、前記チャネル領域を間に挟んで配置される、ソース領域及びドレイン領域とを含む半導体領域と、
前記チャネル領域に重畳するゲートと、を含み、
前記ｎ個の第３トランジスタのうちの、前記第１トランジスタの前記ゲートから最も遠く配置される第３トランジスタについての、前記ソース領域または前記ドレイン領域のうちで前記第１トランジスタの前記ゲートに、より遠く配置される領域は、前記第１領域と、前記第１領域と前記チャネル領域との間の第２領域と、を含み、
前記第２領域は、前記第１領域よりもドーピング濃度が低く、
前記延長方向に直交する基準方向内にて前記第２領域の幅は、前記第１領域の幅よりも小さい表示装置。
【請求項18】
第１トランジスタと、前記第１トランジスタに電気的に連結され、データ信号を出力する第２トランジスタと、
前記第１トランジスタのゲートに電気的に連結される第３トランジスタと、
前記第１トランジスタに電気的に連結される発光素子と、を含み、
前記第３トランジスタは、
チャネル領域と、延長方向内にて前記チャネル領域を間に挟んで配置されるドレイン領域及びソース領域とを含む半導体領域と、
前記チャネル領域に重畳するゲートと、を含み、
前記ドレイン領域及び前記ソース領域のうちの少なくとも一つ以上は、第１領域と、前記第１領域と前記チャネル領域との間の第２領域と、を含み、
前記第２領域は、前記第１領域よりもドーピング濃度が低く、
前記延長方向に直交する基準方向内にて前記第２領域の幅は、前記第１領域の幅よりも小さい表示装置。
【請求項19】
第１トランジスタと、前記第１トランジスタに電気的に連結され、データ信号を出力する第２トランジスタと、
前記第１トランジスタのゲートに電気的に連結され、互いに直列に連結されるｎ（ここで、ｎは１以上の自然数）個の第３トランジスタと、
前記第１トランジスタに電気的に連結される発光素子と、を含み、
前記第１、第２、及び第３トランジスタのそれぞれは、
チャネル領域と、前記チャネル領域を間に挟んで配置されるソース領域及びドレイン領域とを含む半導体領域と、
前記チャネル領域に重畳するゲートと、を含み、
前記ドレイン領域及び前記ソース領域のそれぞれは、第１領域と、前記第１領域と前記チャネル領域との間の第２領域と、を含み、前記第２領域は、前記第１領域よりもドーピング濃度が低く、
前記第１トランジスタの前記ソース領域、及び前記第１トランジスタの前記ドレイン領域のそれぞれの幅は、前記第１トランジスタの前記チャネル領域の幅よりも大きい表示装置。
【請求項20】
前記第１トランジスタの前記ドレイン領域の幅は、前記第１トランジスタの前記チャネル領域の幅よりも５％乃至２０％大きい請求項１９に記載の表示装置。
【請求項21】
前記第１トランジスタにおける前記ソース領域の前記第２領域の幅と、前記第１トランジスタにおける前記ドレイン領域の前記第２領域の幅とは、実質的に同じである請求項１９に記載の表示装置。
【請求項22】
前記第１トランジスタにおける前記ドレイン領域の幅は、前記ｎ個の第３トランジスタの前記ドレイン領域の幅よりも大きい請求項１９に記載の表示装置。
【請求項23】
前記ｎ個の第３トランジスタの前記ソース領域、及び前記ｎ個の第３トランジスタの前記ドレイン領域のうちの少なくともいずれか一つの幅は、前記ｎ個の第３トランジスタにおける前記チャネル領域の幅と実質的に同じである請求項１９に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は表示装置に関し、動作特性が向上されたトランジスタを備える表示装置に関する。
【背景技術】
【0002】
表示装置は、複数個の画素と、複数個の画素を制御する駆動回路（例えば、スキャン駆動回路及びデータ駆動回路）とを含む。複数個の画素それぞれは、表示素子と、表示素子を制御する画素の駆動回路とを含む。画素の駆動回路は有機的に連結される複数個のトランジスタを含みうる。
【0003】
スキャン駆動回路及び／またはデータ駆動回路は複数個の画素と同じ工程によって形成される。スキャン駆動回路及び／またはデータ駆動回路は有機的に連結される複数個のトランジスタを含みうる。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の目的は、表示品質が向上された表示装置を提供することである。
【課題を解決するための手段】
【0005】
本発明の一実施例による表示装置は、第１トランジスタと、前記第１トランジスタに電気的に連結され、前記第１トランジスタにデータ信号を出力する第２トランジスタと、前記第１トランジスタのゲートに電気的に連結され、互いに直列に連結されるｎ（ここで、ｎは２以上の自然数）個の第３トランジスタと、前記データ信号に対応する電圧を充電するキャパシタと、前記第１トランジスタに電気的に連結される発光素子と、を含みうる。前記ｎ個の第３トランジスタのそれぞれは、チャネル領域と、延長方向内にて前記チャネル領域を間に挟んで配置されるソース領域及びドレイン領域とを含む半導体領域と、前記チャネル領域に重畳するゲートと、を含みうる。
【0006】
前記ｎ個の第３トランジスタのうちの、前記第１トランジスタの前記ゲートに最も隣接する第３トランジスタについての、前記ソース領域または前記ドレイン領域のうちで前記第１トランジスタの前記ゲートに、より隣接する領域は、前記第１領域と、前記第１領域と前記チャネル領域との間の第２領域と、を含みうる。前記第２領域は、前記第１領域よりもドーピング濃度が低く、前記延長方向に直交する基準方向内で前記第２領域の幅は前記第１領域の幅より小さいのでありうる。
【0007】
前記ｎ個の第３トランジスタのうちの、前記第１トランジスタの前記ゲートから最も遠く配置される第３トランジスタについての、前記ソース領域または前記ドレイン領域のうち、前記第１トランジスタの前記ゲートに、より遠く配置される領域は、前記第３領域と、前記第３領域と前記チャネル領域との間の第４領域と、を含みうる。
【0008】
前記第４領域は、前記第３領域よりもドーピング濃度が低く、前記基準方向内にて前記第４領域の幅は、前記第３領域の幅よりも小さいのでありうる。
【0009】
前記ｎ個の第３トランジスタのうち、前記第１トランジスタの前記ゲートに最も隣接する第３トランジスタの前記ソース領域または前記ドレイン領域のうち前記第１トランジスタの前記ゲートにより遠く配置される領域は、前記第３領域と、前記第３領域と前記チャネル領域との間の第４領域と、を含む。前記第４領域は前記第３領域よりドーピング濃度が低いのでありうる。
【0010】
前記基準方向内にて、前記第３領域と前記第４領域とは、実質的に同じ幅を有しうる。
【0011】
前記基準方向内にて前記第２領域の幅は、１μｍ乃至２μｍでありうる。
【0012】
前記第２領域の幅は、前記第１領域の幅よりも１０％乃至５０％小さいのでありうる。
【0013】
前記延長方向内にて前記第２領域の長さは、０．１μｍ乃至０．５μｍでありうる。
【0014】
前記第１トランジスタと前記ｎ個の第３トランジスタはＰ型のポリシリコントランジスタを含み、前記第ｎ個の第３トランジスタは、前記第１トランジスタの前記ゲートと、前記第１トランジスタのソースまたはドレインとの間に、直列に連結されうる。
【0015】
前記第１トランジスタの前記ゲートに最も隣接する、前記第３トランジスタの前記ソース領域と、前記第１トランジスタの前記ゲートに最も遠く配置される前記第３トランジスタの前記ドレイン領域とは、前記基準方向内にて実質的に同じ幅を有しうる。
【0016】
前記ｎ個の第３トランジスタのうちの、前記第１トランジスタの前記ゲートに最も隣接する前記第３トランジスタと、前記第１トランジスタの前記ゲートから最も遠く配置される前記第３トランジスタと、の間に配置される第３トランジスタにおける前記ドレイン領域と前記ソース領域とは、前記基準方向内で実質的に同じ幅を有しうる。
【0017】
前記第１トランジスタは、前記第１トランジスタの前記ゲートに重畳する（重なり合う）チャネル領域と、前記チャネル領域を間に挟んで配置されるソース領域及びドレイン領域とを含む半導体領域と、を含み、前記第１トランジスタの前記ソース領域、または前記第１トランジスタの前記ドレイン領域のうちの少なくとも一つ以上の幅は、前記第１トランジスタの前記チャネル領域の幅より大きいのでありうる。
【0018】
前記第１トランジスタの前記ソース領域、及び前記第１トランジスタの前記ドレイン領域のうちの少なくとも一つ以上の幅は、前記第１トランジスタの前記チャネル領域の幅よりも５％乃至２０％大きいのでありうる。
【0019】
前記第１トランジスタの前記ソース領域、及び前記第１トランジスタ前記ドレイン領域のそれぞれは、第３領域と、前記第３領域と前記チャネル領域との間の第４領域と、を含み、前記第４領域は、前記第３領域よりもドーピング濃度が低く、前記第３領域と前記第４領域との幅は実質的に同じでありうる。
【0020】
前記第１トランジスタの前記ソース領域または前記ドレイン領域の幅は、前記ｎ個の第３トランジスタのそれぞれの前記半導体領域の幅よりも大きいのでありうる。
【0021】
前記第１トランジスタと前記ｎ個の第３トランジスタのそれぞれはＰ型のポリシリコントランジスタを含み、前記第ｎ個の第３トランジスタは、前記第１トランジスタの前記ゲートと、初期化電圧を受信する電圧ラインとの間に連結されうる。
【0022】
前記キャパシタは、前記第１トランジスタの前記ゲートと、電源電圧を受信する電圧ラインとの間に電気的に連結されうる。
【0023】
本発明の一実施例による表示装置は、第１トランジスタと、前記第１トランジスタに電気的に連結され、前記第１トランジスタにデータ信号を出力する第２トランジスタと、前記第１トランジスタのゲートに電気的に連結され、互いに直列に連結されるｎ（ここで、ｎは２以上の自然数）個の第３トランジスタと、前記データ信号に対応する電圧を充電するキャパシタと、前記第１トランジスタに電気的に連結される発光素子と、を含む。前記ｎ個の第３トランジスタのそれぞれは、チャネル領域と、延長方向内にて前記チャネル領域を間に挟んで配置されるソース領域及びドレイン領域とを含む半導体領域と、前記チャネル領域に重畳するゲートと、を含みうる。
【0024】
前記ｎ個の第３トランジスタのうちの、前記第１トランジスタの前記ゲートから最も遠く配置される第３トランジスタについての、前記ソース領域または前記ドレイン領域のうちで前記第１トランジスタの前記ゲートに、より遠く配置される領域は、前記第１領域と、前記第１領域と前記チャネル領域との間の第２領域と、を含む。前記第２領域は前記第１領域よりもドーピング濃度が低く、前記延長方向に直交する基準方向内にて前記第２領域の幅は前記第１領域の幅よりも小さいのでありうる。
【0025】
本発明の一実施例による表示装置は、第１トランジスタと、前記第１トランジスタに電気的に連結され、前記第１トランジスタにデータ信号を出力する第２トランジスタと、前記第１トランジスタのゲートに電気的に連結される第３トランジスタと、前記第１トランジスタに電気的に連結される発光素子と、を含みうる。
【0026】
前記第３トランジスタは、チャネル領域と、延長方向内にて前記チャネル領域を間に挟んで配置されるドレイン領域及びソース領域と、を含む半導体領域と、前記チャネル領域に重畳するゲートと、を含みうる。前記ドレイン領域と前記ソース領域のうち少なくとも一つ以上は、第１領域と、前記第１領域と前記チャネル領域との間の第２領域と、を含みうる。前記第２領域は前記第１領域よりドーピング濃度が低く、前記延長方向に直交する基準方向内で前記第２領域の幅は前記第１領域の幅よりも小さいのでありうる。
【0027】
本発明の一実施例による表示装置は、第１トランジスタと、前記第１トランジスタに電気的に連結され、前記第１トランジスタにデータ信号を出力する第２トランジスタと、前記第１トランジスタのゲートに電気的に連結され、互いに直列に連結されるｎ（ここで、ｎは１以上の自然数）個の第３トランジスタと、前記第１トランジスタに電気的に連結される発光素子と、を含みうる。前記第１、第２、第３トランジスタのそれぞれは、チャネル領域と、前記チャネル領域を間に挟んで配置されるソース領域及びドレイン領域とを含む半導体領域と、前記チャネル領域に重畳するゲートと、を含みうる。前記ドレイン領域及び前記ソース領域のそれぞれは、第１領域と、前記第１領域と前記チャネル領域との間の第２領域と、を含み、前記第２領域は、前記第１領域よりもドーピング濃度が低く、前記第１トランジスタの前記ソース領域、及び前記第１トランジスタの前記ドレイン領域のそれぞれの幅は、前記第１トランジスタの前記チャネル領域の幅よりも大きいのでありうる。
【0028】
前記第１トランジスタの前記ドレイン領域の幅は、前記第１トランジスタの前記チャネル領域の幅よりも５％乃至２０％大きいのでありうる。
【0029】
前記第１トランジスタにおける前記ソース領域の前記第２領域の幅と、前記第１トランジスタにおける前記ドレイン領域の前記第２領域の幅とは、実質的に同じでありうる。
【0030】
前記第１トランジスタにおける前記ドレイン領域の幅は、前記ｎ個の第３トランジスタの前記ドレイン領域の幅よりも大きいのでありうる。
【0031】
前記ｎ個の第３トランジスタの前記ソース領域と、前記ｎ個の第３トランジスタの前記ドレイン領域のうちの少なくともいずれか一つの幅は、前記ｎ個の第３トランジスタの前記チャネル領域の幅と実質的に同じでありうる。
【発明の効果】
【0032】
上述によると、狭い面積のドーピング領域で、ドレイン／ソースフィールド減少効果が獲得される。長さが短くても幅を減少させることで低ドーピング領域の抵抗を、目的のレベルに増加させることができる。
【0033】
駆動トランジスタのゲートに連結されるトランジスタのドレインフィールドが減少されることで、トランジスタの漏洩電流が減少される。発光区間の間に、駆動トランジスタは、データ電圧に対応する電流を発光素子に提供する。
【0034】
駆動トランジスタの低ドーピング領域の幅を増加させることで、駆動トランジスタの駆動電流の減少を防止することができる。
【図面の簡単な説明】
【0035】
【図1】本発明の一実施例による表示装置のブロック図である。
【図2】本発明の一実施例による画素の等価回路図である。
【図4】本発明の一実施例による画素に対応する表示パネルの断面図である。
【図5a】本発明の一実施例による画素の平面図である。
【図5b】本発明の一実施例による画素に含まれるパターンの積層順による平面図である。
【図5c】本発明の一実施例による画素に含まれるパターンの積層順による平面図である。
【図5d】本発明の一実施例による画素に含まれるパターンの積層順による平面図である。
【図5e】本発明の一実施例による画素に含まれるパターンの積層順による平面図である。
【図5f】本発明の一実施例による画素に含まれるパターンの積層順による平面図である。
【図5g】本発明の一実施例による画素に含まれるパターンの積層順による平面図である。
【図6a】本発明の一実施例による第３トランジスタの平面図である。
【図6d】比較例によるトランジスタと本発明の一実施例によるトランジスタの電圧－電流グラフである。
【図6e】トランジスタのドーピング工程を示す断面図である。
【図6f】高階調のデータ信号に対応する発光区間における第１トランジスタ及び第３トランジスタの動作を示す回路図である。
【図6g】中間階調のデータ信号に対応する発光区間における第１トランジスタ及び第３トランジスタの動作を示す回路図である。
【図7a】本発明の一実施例による第３トランジスタの回路図である。
【図7b】本発明の一実施例による第３トランジスタの平面図である。
【図7c】本発明の一実施例による第３トランジスタの回路図である。
【図7d】本発明の一実施例による第３トランジスタの平面図である。
【図8a】本発明の一実施例による第４トランジスタの平面図である。
【図8b】発光区間における第１トランジスタ及び第４トランジスタの動作を示す回路図である。
【図9a】本発明の一実施例による第１トランジスタの平面図である。
【発明を実施するための形態】
【0036】
本明細書において、ある構成要素（または領域、層、部分など）が他の構成要素の「上にある」、または「結合される」と言及されれば、それは他の構成要素の上に直接配置・連結・結合され得るか、またはそれらの間に第３の構成要素が配置され得ることを意味する。
【0037】
同じ図面符号は同じ構成要素を指す。また、図面において、構成要素の厚さ、割合、及び寸法は技術的内容の効果的な説明のために誇張されている。「及び／または」は、関連する構成要素が定義する一つ以上の組み合わせを全て含む。
【0038】
第１、第２などの用語は多様な構成要素を説明するのに使用されるが、前記構成要素は前記用語に限らない。前記用語は一つの構成要素を他の構成要素から区別する目的にのみ使用される。例えば、本発明の権利範囲を逸脱しないながらも第１構成要素は第２構成要素と命名されてもよく、類似して第２構成要素も第１構成要素と命名されてもよい。単数の表面は、文脈上明白に異なるように意味しない限り複数の表現を含む。
【0039】
また、「下に」、「下側に」、「上に」、「上側に」などの用語は、図面に示した構成要素の連関関係を説明するために使用される。前記用語は相対的な概念であって、図面に示した方向を基準に説明される。
【0040】
「含む」または「有する」などの用語は明細書の上に記載された特徴、数字、ステップ、動作、構成要素、部品またはこれらを組み合わせたものが存在することを指定するものであって、一つまたはそれ以上の他の特徴や数字、ステップ、動作、構成要素、部品またはこれらを組み合わせたものの存在または付加可能性を予め排除しないと理解すべきである。
【0041】
異なるように定義されない限り、本明細書で使用された全ての用語（技術的及び科学的用語を含む）は、本発明の属する技術分野の当業者によって一般的に理解されるようなものと同じ意味を有する。また、一般的に使用される辞書で定義された用語のような用語は、関連技術の脈絡で有する意味と一致する意味を有すると解釈すべきであって、ここで明示的に定義されない限り、過度に理想的であるか形式的な意味で解釈してはならない。
【0042】
以下、図面を参照して本発明の実施例を説明する。
【0043】
図１は、本発明の一実施例による表示装置ＤＤのブロック図である。
【0044】
表示装置ＤＤは、タイミング制御部ＴＣと、スキャン駆動回路ＳＤＣと、データ駆動回路ＤＤＣと、表示パネルＤＰとを含む。本実施例において、表示パネルＤＰは発光型示パネルと説明される。発光型表示パネルは、有機発光表示パネルまたは無機発光表示パネルを含みうる。
【0045】
タイミング制御部ＴＣは、入力映像信号を受信し、スキャン駆動回路ＳＤＣとのインターフェースの仕様に合うように、入力映像信号のタイミングフォーマットを変換して映像データＤ－ＲＧＢを生成する。タイミング制御部ＴＣは、映像データＤ－ＲＧＢと各種制御信号ＤＣＳ、ＳＣＳを出力する。
【0046】
スキャン駆動回路ＳＤＣは、タイミング制御部ＴＣからスキャン制御信号ＳＣＳを受信する。スキャン制御信号ＳＣＳは、スキャン駆動回路ＳＤＣの動作を開始する垂直開始信号と、信号の出力時期を決定するクロック信号などを含みうる。スキャン駆動回路ＳＤＣは、スキャン信号を生成し、対応するスキャン信号ラインＳＬ１１乃至ＳＬ１ｎに、順次に出力する。また、スキャン駆動回路ＳＤＣは、スキャン制御信号ＳＣＳに応答して複数個の発光制御信号を生成し、対応する発光制御ラインＥＣＬ１乃至ＥＣＬｎに複数個の発光制御信号を出力する。
【0047】
図１では、複数個のスキャン信号と複数個の発光制御信号が、一つのスキャン駆動回路ＳＤＣから出力されるとして示したが、本発明はこれに限られない。本発明の一実施例において、表示装置ＤＤは、複数個のスキャン駆動回路を含みうる。また、本発明の一実施例において、複数個のスキャン信号を生成して出力する駆動回路と、複数個の発光制御信号を生成して出力する駆動回路とは、別個に形成されうる。
【0048】
データ駆動回路ＤＤＣは、タイミング制御部ＴＣからデータ制御信号ＤＣＳ及び映像データＤ－ＲＧＢを受信する。データ駆動回路ＤＤＣは、映像データＤ－ＲＧＢをデータ信号に変換し、データ信号を後述する複数個のデータラインＤＬ１乃至ＤＬｍに出力する。データ信号は、映像データＤ－ＲＧＢの階調値に対応するアナログ電圧である。
【0049】
発光表示パネルＤＰは、スキャン信号ラインＳＬ１１乃至ＳＬ１ｎと、発光制御ラインＥＣＬ１乃至ＥＣＬｎと、データラインＤＬ１乃至ＤＬｍと、第１電圧ラインＶＬ１と、第２電圧ラインＶＬ２と、複数個の画素ＰＸとを含む。
【0050】
スキャン信号ラインＳＬ１１乃至ＳＬ１ｎ及び発光制御ラインＥＣＬ１乃至ＥＣＬｎのそれぞれは、第１方向ＤＲ１に延長され、第２方向ＤＲ２に並べられうる。データラインＤＬ１乃至ＤＬｍはスキャン信号ラインＳＬ１１乃至ＳＬ１ｎと交差しうる。
【0051】
第１電圧ラインＶＬ１は、第１電源電圧ＥＬＶＤＤを受信する。図示していないが、第２電源電圧ＥＬＶＳＳを受信する電圧ラインが更に配置されてもよい。第２電源電圧ＥＬＶＳＳは、第１電源電圧ＥＬＶＤＤより低いレベルを有する。第２電圧ラインＶＬ２は初期化電圧Ｖｉｎｔを受信する。初期化電圧Ｖｉｎｔは、第１電源電圧ＥＬＶＤＤよりも低いレベルを有する。
【0052】
これまで図１を参照して一実施例による表示装置ＤＤを説明したが、本発明の表示装置ＤＤはこれに限られない。画素駆動回路の構成に応じて信号ラインが更に追加されるか省略されてもよい。また、一つの画素ＰＸと信号ラインとの電気的連結関係も変更されてもよい。
【0053】
複数個の画素ＰＸは、互いに異なるカラーの光を生成する複数個の群を含みうる。例えば、赤色光を生成する第１群の画素と、緑色光を生成する第２群の画素と、青色光を生成する第３群の画素とを含みうる。赤色画素の発光ダイオード、緑色画素の発光ダイオード、及び青色画素の発光ダイオードは、互いに異なる物質の発光層を含みうる。
【0054】
画素駆動回路は複数個のトランジスタと少なくとも一つのキャパシタとを含みうる。スキャン駆動回路ＳＤＣとデータ駆動回路ＤＤＣとのうちの少なくともいずれか一つは、画素駆動回路と同じ工程によって形成される複数個のトランジスタを含みうる。
【0055】
フォトリソグラフィ工程とエッチング工程を複数回行い、ベース基板の上に、上述した信号ライン、複数個の画素ＰＸ、スキャン駆動回路ＳＤＣ、及びデータ駆動回路ＤＤＣを形成しうる。
【0056】
【0057】
画素ＰＸは、発光素子ＬＤと画素回路ＣＣとを含みうる。画素回路ＣＣは、第１乃至第７トランジスタＴ１乃至Ｔ７とキャパシタＣＰとを含みうる。画素回路ＣＣは、データ信号に対応して発光素子ＬＤに流れる電流量を制御する。発光素子ＬＤは、画素回路ＣＣから提供される電流量に対応して所定の輝度で発光しうる。
【0058】
第１乃至第７トランジスタＴ１乃至Ｔ７のそれぞれは、ソースと、ドレインと、チャネルと、ゲートとを含む。ソース、ドレイン、チャネルのそれぞれは、半導体パターンの互いに異なる領域で具現されうる。本実施例において、第１乃至第７トランジスタＴ１乃至Ｔ７のそれぞれは、Ｐ型のトランジスタと説明される。但し、これに限られず、第１乃至第７トランジスタＴ１乃至Ｔ７のうちの少なくとも一部は、Ｎ型のトランジスタであってもよい。Ｐ型のトランジスタのソース及びドレインは、Ｎ型のトランジスタのソース及びドレインにそれぞれ対応しうる。特に、第３トランジスタＴ３－１、Ｔ３－２及び第４トランジスタＴ４－１、Ｔ４－２はＮ型でありうる。Ｎ型の第３トランジスタＴ３－１、Ｔ３－２及び第４トランジスタＴ４－１、Ｔ４－２にも、後述するドレイン／ソースフィールド減少効果が発生しうる。
【0059】
第１トランジスタＴ１のソースは、第５トランジスタＴ５を経由して第１電圧ラインＷ１に電気的に連結され、第１トランジスタＴ１のドレインは第６トランジスタＴ６を経由して発光素子ＬＤのアノードに電気的に連結される。第１トランジスタＴ１は駆動トランジスタと称されうる。第１トランジスタＴ１は、ゲートに印加される電圧に対応して、発光素子ＬＤに流れる電流量を制御する。第１トランジスタＴ１のゲートは、基準ノードＮＤと説明されうる。
【0060】
第２トランジスタＴ２は、データラインＤＬと第１トランジスタＴ１との間に電気的に連結される。そして、第２トランジスタＴ２のゲートは、ｉ番目のスキャンラインＳＬｉに電気的に連結される。第２トランジスタＴ２はスイッチントランジスタと称されうる。
【0061】
第３トランジスタＴ３－１、Ｔ３－２は、第１トランジスタＴ１のゲートとドレインとの間に電気的に連結される。本実施例では、互いに直列に連結される２つの第３トランジスタＴ３－１、Ｔ３－２を例示的に示している。しかし、本発明はこれに限られず、ｎ（ここで、ｎは１以上の自然数）個の第３トランジスタが、第１トランジスタＴ１のゲートとドレインとの間に直列に連結されうる。第３トランジスタＴ３－１、Ｔ３－２のそれぞれのゲートは、ｉ番目のスキャンラインＳＬｉに電気的に連結される。
【0062】
第４トランジスタＴ４－１、Ｔ４－２は、基準ノードＮＤと第２電圧ラインＶＬ２との間に電気的に連結される。本実施例では、互いに直列に連結される２つの第４トランジスタＴ４－１、Ｔ４－２を例示的に示している。しかし、本発明はこれに限られず、ｎ（ここで、ｎは１以上の自然数）個の第４トランジスタが、基準ノードＮＤと第２電圧ラインＶＬ２との間に、電気的に連結されてもよい。第４トランジスタＴ４－１、Ｔ４－２のそれぞれのゲートは、ｉ－１番目のスキャンラインＳＬｉ－１に電気的に連結される。
【0063】
第５トランジスタＴ５は、第１電圧ラインＶＬ１と第１トランジスタＴ１のソースとの間に電気的に連結される。第５トランジスタＴ６のゲートは、ｉ番目の発光制御ラインＥＣＬｉに電気的に連結される。
【0064】
第６トランジスタＴ６は、第１トランジスタＴ１のドレインと、発光素子ＬＤのアノード電極との間に電気的に連結される。そして、第６トランジスタＴ６のゲートは、ｉ番目の発光制御ラインＥＣＬｉに電気的に連結される。
【0065】
第７トランジスタＴ７は、第２電圧ラインＶＬ２と、発光素子ＬＤのアノード電極との間に電気的に連結される。そして、第７トランジスタＴ７のゲートは、ｉ＋１番目のスキャンラインＳＬｉ＋１に電気的に連結される。
【0066】
キャパシタＣＰは、第１電圧ラインＶＬ１と基準ノードＮＤとの間に配置される。キャパシタＣＰはデータ信号に対応する電圧を貯蔵(格納)する。キャパシタＣＰに貯蔵された電圧に応じて、第５トランジスタＴ５及び第６トランジスタＴ６がターンオンされる際に、第１トランジスタＴ１に流れる電流量が決定されうる。
【0067】
図２及び図３を参照すると、発光制御信号Ｅｉは、ハイレベルＥ－ＨＩＧＨまたはローレベルＥ－ＬＯＷを有しうる。スキャン信号ＳＬｉ－１、ＳＬｉ、ＳＬｉ＋１は、それぞれハイレベルＳ－ＨＩＧＨまたはローレベルＳ－ＬＯＷを有しうる。
【0068】
発光制御信号ＥｉがハイレベルＥ－ＨＩＧＨを有すれば、第５トランジスタＴ５及び第６トランジスタＴ６がターンオフされる。発光制御信号ＥｉがハイレベルＥ－ＨＩＧＨを有する区間は、発光素子ＬＤの非発光区間と定義されうる。
【0069】
ｉ－１番目のスキャンラインＳＬｉ－１に提供されるｉ－１番目のスキャン信号Ｓｉ－１が、ローレベルＳ－ＬＯＷを有すれば、第４トランジスタＴ４－１、Ｔ４－２がターンオンされる。第４トランジスタＴ４－１、Ｔ４－２がターンオンされれば、初期化電圧Ｖｉｎｔが基準ノードＮＤに提供される。基準ノードＮＤとキャパシタＣＰは初期化電圧Ｖｉｎｔに初期化される。
【0070】
ｉ番目のスキャンラインＳＬｉに提供されるｉ番目のスキャン信号ＳｉがローレベルＳ－ＬＯＷを有すれば、第２トランジスタＴ２及び第３トランジスタＴ３がターンオンされる。第２トランジスタＴ２がターンオフされれば、データ信号は第１トランジスタＴ１に提供される。ｉ番目のスキャン信号ＳｉがローレベルＳ－ＬＯＷを有すれば、第１トランジスタＴ１は、第２トランジスタＴ２と第３トランジスタＴ３との間に、ダイオードの形で接続される。第１トランジスタＴ１がターンオンされれば、データ信号に対応する電圧が基準ノードＮＤに提供される。データ信号に対応する電圧とは、データ信号から第１トランジスタＴ１の閾値電圧（Ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）だけ減少した電圧でありうる。キャパシタＣＰはデータ信号に対応する電圧を貯蔵する。
【0071】
ｉ＋１番目のスキャン信号Ｓｉ＋１がローレベルＳ－ＬＯＷを有すれば、第７トランジスタＴ７がターンオンされる。第７トランジスタＴ７がターンオンされれば、初期化電圧Ｖｉｎｔが発光素子ＬＤのアノード電極に提供されて発光素子ＬＤの寄生キャパシタが放電される。
【0072】
ｉ番目の発光制御ラインＥＣＬｉに提供される発光制御信号ＥｉがローレベルＥ－ＬＯＷを有すれば、第５トランジスタＴ５及び第６トランジスタＴ６がターンオンされる。第５トランジスタＴ５がターンオンされれば、第１電源電圧ＥＶＬＤＤが第１トランジスタＴ１に提供される。第６トランジスタＴ６がターンオンされれば、第１トランジスタＴ１と、発光素子ＬＤとが電気的に連結される。すると、発光素子ＬＤは、提供される電流量に対応して、所定輝度の光を生成する。よって、発光制御信号ＥｉがローレベルＥ－ＬＯＷを有する区間は、発光素子ＬＤの発光区間と定義されうる。
【0073】
図４は、本発明の一実施例による画素ＰＸに対応する表示パネルＤＰの断面図である。
【0074】
【0075】
図４を参照すると、表示パネルＤＰは、ベース層ＢＳと、ベース層ＢＳの上に配置される回路素子層ＤＰ－ＣＬと、表示素子層ＤＰ－ＯＬＥＤと、薄膜封止層ＴＦＥとを含みうる。表示パネルＤＰは、反射防止層または屈折率調節層などのような機能層を更に含みうる。回路素子層ＤＰ－ＣＬは、少なくとも複数個の絶縁層と回路素子を含む。以下で説明される絶縁層は、有気層及び／または無機層を含みうる。
【0076】
コーティング、蒸着などの工程によって絶縁層、半導体層、及び導電層を形成する。次に、フォトリソグラフィ及びエッチング工程によって絶縁層、半導体層、及び導電層を選択的にパターニングしうる。このような工程によって半導体パターン、導電パターン、信号ラインなどを形成する。同じ層に配置されるパターンは、同じ工程によって形成される。
【0077】
ベース層ＢＳは合成樹脂フィルムを含みうる。合成樹脂フィルムは熱硬化性樹脂を含みうる。特に、合成樹脂層は、ポリイミド系樹脂層であってもよいが、その材料は特に限られない。合成樹脂層は、アクリル系樹脂、メタクリル系樹脂、ポリイソプレン、ビニル系樹脂、エポキシ系樹脂、ウレタン系樹脂、セルロース系樹脂、シロキサン系樹脂、ポリアミド系樹脂、及びフェリレン系樹脂のうち少なくともいずれか一つを含みうる。その他、ベース層はガラス基板、金属基板、または有／無機複合材料基板などを含みうる。
【0078】
ベース層ＢＳの上面に少なくとも一つの無機層を形成する。無機層は、酸化アルミニウム、酸化チタン、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ジルコニウム、及び酸化ハフニウムのうち少なくとも一つを含みうる。無機層は多層から形成されうる。多層の無機層は、後述するバリア層ＢＲＬ及び／またはバッファ層ＢＦＬを構成しうる。バリア層ＢＲＬとバッファ層ＢＦＬとは任意選択的に配置されうる。
【0079】
バリア層ＢＲＬは、外部から異物が流入されることを減少または防止する。バリアＢＲＬは、酸化シリコン層と窒化シリコン層とを含みうる。これらはそれぞれ複数個が提供されうるのであって、酸化シリコン層と窒化シリコン層は交互に積層されうる。
【0080】
バッファ層ＢＦＬは、ベース層ＢＳと、半導体パターン及び／または導電パターンとの間の結合力を向上させる。バッファ層ＢＦＬは、酸化シリコン層と窒化シリコン層とを含みうる。酸化シリコン層及び窒化シリコン層は交互に積層されうる。
【0081】
バッファ層ＢＦＬの上に半導体パターンＳＣＰが配置されうる。半導体パターンは、非晶質または結晶質シリコン半導体を含みうる。図４に示したように、半導体パターンＳＣＰは、第１半導体領域ＡＣ１と、第２半導体領域ＡＣ２とを含みうる。第１半導体領域ＡＣ１は第１トランジスタＴ１のソース領域Ｓ１と、チャネル領域Ａ１と、ドレイン領域Ｄ１とを含み、第２半導体領域ＡＣ２は第２トランジスタＴ２のソース領域Ｓ２と、チャネル領域Ａ２と、ドレイン領域Ｄ２とを含みうる。図２を参照して説明したトランジスタのソース及びドレインは、半導体領域を説明するに当たってソース領域及びドレイン領域と説明されうる。
【0082】
バッファ層ＢＦＬの上に第１絶縁層１０が配置される。第１絶縁層１０は半導体パターンＳＣＰをカバーする。第１絶縁層１０は有機層または無機層である。後述する第２乃至第６絶縁層２０乃至６０は同じく有機層または無機層であるが、特に限らない。
【0083】
第１絶縁層１０の上に第１導電層ＣＬ１が配置される。第１導電層ＣＬ１は複数個の導電パターンを含みうる。第１絶縁層ＣＬ１は、第１トランジスタのゲートＧ１と、第２トランジスタのゲートＧ２とを含みうる。
【0084】
第１絶縁層１０の上に、第１導電層ＣＬ１をカバーする第２絶縁層２０が配置される。第２絶縁層２０の上に第２導電層ＣＬ２が配置される。第２導電層ＣＬ２は複数個の導電パターンを含む。第２導電層ＣＬ２は上部電極ＵＥを含む。上部電極ＵＥは第１トランジスタＴ１のゲートＧ１に重畳し、開口部ＵＥ－ＯＰが形成される。重畳する上部電極ＵＥと第１トランジスタＴ１のゲートＧ１はキャパシタＣＰ（図２を参照）を定義する。
【0085】
第２絶縁層２０の上に第２導電層ＣＬ２をカバーする第３絶縁層３０が配置される。第３絶縁層３０の上に第３導電層ＣＬ３が配置される。第３導電層ＣＬ３は複数個の導電パターンを含む。第３導電層ＣＬ３は連結電極ＣＮＥ－Ｇ３を含む。一つの連結電極ＣＮＥ－Ｇ３は、第２絶縁層２０及び第３絶縁層３０を貫通するコンタクト孔ＣＨ１０を介して第１連結電極Ｔ１のゲートＧ１に連結される。コンタクト孔ＣＨ１０は開口部ＵＥ－ＯＰを通過する。他の一つの連結電極ＣＮＥ－Ｇ３は、第１絶縁層１０、第２絶縁層２０、及び第３絶縁層３０を貫通するコンタクト孔ＣＨ２０を通じて第２トランジスタＴ２のソース領域Ｓ２に連結されうる。第３導電層ＣＬ３は、図示していない複数個の連結電極を更に含みうる。
【0086】
第３絶縁層３０の上に第３導電層ＣＬ３をカバーする第４絶縁層４０が配置される。第４絶縁層４０の上に第４導電層ＣＬ４が配置される。第４導電層ＣＬ４は複数個の導電パターンを含みうる。第４導電層ＣＬ４連結電極ＣＮＥ－Ｄ１を含みうる。連結電極ＣＮＥ－Ｄ１は、第４絶縁層４０が貫通するコンタクト孔ＣＨ１１、ＣＨ２１を介して対応する連結電極ＣＮＥ－Ｇ３にそれぞれ連結されうる。
【0087】
第４絶縁層４０の上に第４導電層ＣＬ４をカバーする第５絶縁層５０が配置される。第５絶縁層５０の上に第５導電層ＣＬ５が配置される。第５導電層ＣＬ５は複数個の導電パターンを含みうる。第５導電層ＣＬ５はデータラインＤＬを含みうる。データラインＤＬは、第５絶縁層５０を貫通するコンタクト孔ＣＨ２２を介して、対応する連結電極ＣＮＥ－Ｄ１に連結されうる。
【0088】
第５絶縁層５０の上に第５導電層ＣＬ５をカバーする第６絶縁層６０が配置される。第６絶縁層６０の上に発光素子ＬＤが配置される。発光素子ＬＤの第１電極ＡＥが第６絶縁層６０の上に配置される。第１電極ＡＥはアノードでありうる。第６絶縁層６０の上に画素画定膜ＰＤＬが配置される。
【0089】
画素画定膜ＰＤＬの開口部ＯＰは第１電極ＡＥの少なくとも一部分を露出させ。画素画定膜ＰＤＬの開口部ＯＰは発光領域を画定する。第１電極ＡＥの上に発光層ＥＭＬが配置される。本実施例において、パターニングされた発光層ＥＭＬを例示的に示したが、発光層ＥＭＬは、複数個の画素ＰＸ（図１を参照）に共通に配置されうる。共通に配置される発光層ＥＭＬは、白色光または青色光を生成しうる。また、発光層ＥＭＬは多層構造を有しうる。
【0090】
図示していないが、正孔輸送層が、第１電極ＡＥと発光層ＥＭＬとの間に更に配置されうる。正孔注入層が、正孔輸送層と第１電極ＡＥとの間に更に配置されうる。正孔輸送層または正孔注入層は、複数個の画素ＰＸ（図１を参照）に共通に配置されうる。
【0091】
発光層ＥＭＬの上に第２電極ＣＥが配置される。図示していないが、電子輸送層が第２電極ＣＥと発光層ＥＭＬとの間に更に配置されてもよい。電子注入層が、電子輸送層と第２電極ＣＥとの間に更に配置されうる。電子輸送層または電子注入層は、複数個の画素ＰＸ（図１を参照）に共通に配置されうる。
【0092】
第２電極ＣＥの上に薄膜封止層ＴＦＥが配置される。薄膜封止層ＴＦＥは複数個の画素ＰＸ（図１を参照）が共通に配置される。本実施例において、薄膜封止層ＴＦＥは第２電極ＣＥを直接カバーする。本発明の一実施例において、第２電極ＣＥを直接カバーするキャッピング層が更に配置されうる。薄膜封止層ＴＦＥは、少なくとも無機層または有機層を含む。本発明の一実施例において、薄膜封止層ＴＦＥは、２つの無機層と、その間に配置される有機層とを含みうる。本発明の一実施例において、薄膜封止層ＴＦＥは、交互に積層される複数の無機層と、複数の有機層とを含む。
【0093】
図５ａを参照すると、画素ＰＸの第１乃至第７トランジスタＴ１乃至Ｔ７が示されている。また、スキャンラインＳＬｉ－１、ＳＬｉ、ＳＬｉ＋１、発光制御ラインＥＣＬｉ、第１電圧ラインＶＬｉ、及び第２電圧ラインＶＬ２が示されている。
【0094】
図５ｂを参照すると、ベース層ＢＳ（図４を参照）の上に半導体パターンＳＣＰが配置される。半導体パターンＳＣＰは、第１乃至第７トランジスタＴ１乃至第Ｔ７（図２を参照）に対応する第１乃至第７半導体領域ＡＣ１乃至ＡＣ７を含む。
【0095】
第１乃至第７半導体領域ＡＣ１乃至ＡＣ７のそれぞれは、対応するソース領域Ｓ１乃至Ｓ７と、対応するチャネル領域Ａ１乃至Ａ７と、対応するドレイン領域Ｄ１乃至Ｄ７とを含む。ソース領域Ｓ１乃至Ｓ７及びドレイン領域Ｄ１乃至Ｄ７はドーピング濃度が高くて実質的に伝導性を有する領域であり、チャネル領域Ａ１乃至Ａ７はドーピング濃度が低い領域であってソース領域Ｓ１乃至Ｓ７とドレイン領域Ｄ１乃至Ｄ７との間に配置される。実質的に、第１乃至第７トランジスタＴ１乃至Ｔ７それぞれのソース及びドレインは、第１乃至第７半導体領域ＡＣ１乃至ＡＣ７についての、それぞれのソース領域Ｓ１乃至Ｓ７及びドレイン領域Ｄ１乃至Ｄ７によって画定される。
【0096】
第１乃至第７半導体領域ＡＣ１乃至ＡＣ７は、一体の形状を有しうる。第１乃至第７半導体領域ＡＣ１乃至ＡＣ７のうちの、隣接する半導体領域のソース領域Ｓ１乃至Ｓ７とドレイン領域Ｄ１乃至Ｄ７とは互いに区分されないのでありうる。図５ｂでは、説明の便宜上、隣接する半導体領域のソース領域Ｓ１乃至Ｓ７とドレイン領域Ｄ１乃至Ｄ７を区分して示している。また、第１乃至第７半導体領域ＡＣ１乃至ＡＣ７のうちの、互いに異なる半導体領域のソース領域Ｓ１乃至Ｓ７とドレイン領域Ｄ１乃至Ｄ７との間に、信号切断領域ＳＴＡが配置されると示したが、これに限られない。実質的に信号切断領域ＳＴＡはソース領域Ｓ１乃至Ｓ７またはドレイン領域Ｄ１乃至Ｄ７と同じドーピング濃度を有する領域でありうる。
【0097】
図５ｃを参照すると、第１絶縁層１０（図４を参照）の上に第１導電層ＣＬ１が配置される。第１導電層ＣＬ１は、第１方向ＤＲ１に延長されるスキャンラインＳＬｉ－１、ＳＬｉ、ＳＬｉ＋１と、発光制御ラインＥＣＬｉと、第１ゲートＧ１ゲートとを含みうる。
【0098】
半導体パターンＳＣＰに重畳するｉ番目のスキャンラインＳＬｉの一部分が第２トランジスタＴ２のゲートＧ２であり、ｉ番目のスキャンラインＳＬｉの他の部分が一つの第３トランジスタＴ３－１のゲートＧ３１であり、ｉ番目のスキャンラインＳＬｉのまた他の部分が他の一つの第３トランジスタＴ３－２のゲートＧ３２でありうる。
【0099】
図５ｃには、ｉ－１番目のスキャンラインＳＬｉ－１に配置される第４トランジスタＴ４－１、Ｔ４－２のゲートＧ４１、Ｇ４２が示されており、ｉ＋１番目のスキャンラインＳＬｉ＋１に配置される第７トランジスタＴ７のゲートＧ７２が示されており、ｉ番目の発光制御ラインＥＣＬｉに配置される第５トランジスタＴ５のゲートＧ５及び第６トランジスタＴ６のゲートＧ６が示されている。
【0100】
図５ｄを参照すると、第２絶縁層２０（図４を参照）の上に第２導電層ＣＬ２が配置される。第２導電層ＣＬ２は上部電極ＵＥと第２電圧ラインＶＬ２とを含む。第２電圧ラインＶＬ２は第１方向ＤＲ１に延長される。第２導電層ＣＬ２は複数個の第２電圧ラインＶＬ２を含むが、複数個の第２電圧ラインＶＬ２は第２方向ＤＲ２に並べられる。
【0101】
【0102】
第３導電層ＣＬ３はダミーラインＤＭＬを更に含んでもよい。ダミーラインＤＭＬは第１方向ＤＲ１に延長されうる。第３導電層ＣＬ３は複数個のダミーラインＤＭＬを含みうるのであり、複数個のダミーラインＤＭＬは、第２方向ＤＲ２に並べられる。本実施例による複数個のダミーラインＤＭＬは一例に過ぎず、複数個のダミーラインＤＭＬは第２方向ＤＲ２に延長されてもよい。
【0103】
複数個のダミーラインＤＭＬはグランド電圧を受信するか、フローティングされうる。本発明の一実施例において、複数個のダミーラインＤＭＬは図５ｄに示した複数個の第２電圧ラインＶＬ２に電気的に連結されうる。本発明の一実施例において、複数個のダミーラインＤＭＬは、後述する図５ｆに示した複数個の第１電圧ラインＶＬ１に電気的に連結されうる。
【0104】
図５ｆを参照すると、第４絶縁層４０（図４を参照）の上に第４導電層ＣＬ４が配置される。第４導電層ＣＬ４は、第１電圧ラインＶＬ１と複数個の連結電極とを含みうる。複数個の連結電極は図４を参照して説明した連結電極ＣＮＥ－Ｄ１を含みうる。
【0105】
図５ｇを参照すると、第５絶縁層５０（図４を参照）の上に第５導電層ＣＬ５が配置される。第５導電層ＣＬ５はデータラインＤＬと連結電極ＣＮＥとを含みうる。図５ｇの連結電極ＣＮＥに図４の第１電極ＡＥが連結されうる。
【0106】
図６ａは、本発明の一実施例による第３トランジスタＴ３－１、Ｔ３－２の平面図である。図６ｂ及び図６ｃそれぞれは、図６ａのＩ－Ｉ’に対応する第３トランジスタＴ３－１、Ｔ３－２の断面図である。図６ｄは、比較例によるトランジスタと本発明の一実施例によるトランジスタの電圧ＶＧＳ－電流ＩＤＳのグラフである。図６ｅは、トランジスタＴ３－１のドーピング工程を示す断面図である。図６ｆは、高階調のデータ信号に対応する発光区間における第１トランジスタＴ１及び第３トランジスタＴ３－１、Ｔ３－２の動作を示す回路図である。図６ｇは、中間階調のデータ信号に対応する発光区間における第１トランジスタＴ１及び第３トランジスタＴ３－１、Ｔ３－２の動作を示す回路図である。
【0107】
図６ａは、図２、図５ａ乃至図５ｇに示した第３トランジスタＴ３－１、Ｔ３－２を拡大して示している。図６ａ及び図６ｂを参照すると、２つの第３トランジスタＴ３－１、Ｔ３－２のうちの電流経路内にて、第１トランジスタＴ１（図２を参照）のゲートに、より隣接する第３トランジスタＴ３－１は、左側トランジスタＴ３－１と定義され、第１トランジスタＴ１（図２を参照）のゲートに、より遠く配置される第３トランジスタＴ３－２は、右側トランジスタＴ３－２と定義される。図６ｂを参照すると、半導体パターンＳＣＰに、左側トランジスタＴ３－１の半導体領域ＡＣ３１と、右側トランジスタＴ３－２の半導体領域ＡＣ３２とが示されている。
【0108】
図６ａと図６ｂを参照すると、上述したように、第３トランジスタＴ３－１、Ｔ３－２はＰ型のトランジスタであるため、左側トランジスタＴ３－１のドレイン領域Ｄ３１は左側トランジスタＴ３－１のソース領域Ｓ３１より第１トランジスタＴ１（図２を参照）のゲート領域により隣接するように配置され、右側トランジスタＴ３－２のドレイン領域Ｄ３２は右側トランジスタＴ３－２のソース領域Ｓ３２により第１トランジスタＴ１（図２を参照）のゲートにより隣接するように配置される。
【0109】
第３トランジスタＴ３－１、Ｔ３－２のドレイン領域Ｄ３１、Ｄ３２とソース領域Ｓ３２、Ｓ３２のそれぞれは、相対的にドーピング濃度が高い高ドーピング領域１と、相対的にドーピング濃度が低い低ドーピング領域２とを含みうる。低ドーピング領域２は、高ドーピング領域１と対応するチャネル領域Ａ３１、Ａ３２の間に配置されうる。
【0110】
以下、ドレイン領域Ｄ３１、Ｄ３２とソース領域Ｓ３１、Ｓ３２のそれぞれの高ドーピング領域１が第１領域と称され、低ドーピング領域２が第２領域と称されうる。高ドーピング領域１を区分するか、低ドーピング領域２を区分するために、ドレイン領域Ｄ３１、Ｄ３２とソース領域Ｓ３１、Ｓ３２のうちのいずれか一つの領域における高ドーピング領域１及び低ドーピング領域２が、第１領域及び第２領域とそれぞれ称されるならば、他の一つの領域における高ドーピング領域１及び低ドーピング領域２は、第３領域及び第４領域とそれぞれ称されてもよい。
【0111】
第１領域１のドーピング濃度は約１×１０２０／ｃｍ３でありうる。第２領域２のドーピング濃度は第１領域１のドーピング濃度の約５％乃至２０％でありうる。一方、第３トランジスタＴ３－１、Ｔ３－２それぞれのゲートＧ３１、Ｇ３２がマスクの役割を有するため、チャネル領域Ａ３１、Ａ３２は、ドーピング濃度の非常に低いのでありうる。
【0112】
本発明の一実施例によると、図６ａ及び図６ｂの図示とは異なって、左側トランジスタＴ３－１のソース領域Ｓ３１と右側トランジスタＴ３－２のドレイン領域Ｄ３２のそれぞれは、第２領域２を含まなくてもよい。ドーピング方法によって第１領域１と第２領域２のドーピング濃度が決定されるが、左側トランジスタＴ３－１のソース領域Ｓ３１と、右側トランジスタＴ３－２のドレイン領域Ｄ３２との、ドーピング濃度を実質的に同じく制御してもよい。
【0113】
例えば、第２領域２が除去されるように、左側トランジスタＴ３－１のソース領域Ｓ３１と、右側トランジスタＴ３－２のドレイン領域Ｄ３２との、それぞれの第２領域２に追加のドーピングを行いうる。本発明の一実施例において、左側トランジスタＴ３－１のソース領域Ｓ３１と、右側トランジスタＴ３－２のドレイン領域Ｄ３２とのドーピング濃度を増加させて、第１領域１と第２領域２とのドーピング濃度の差を、第１領域１と第２領域２のドーピング濃度に比べ低いレベルに制御しうる。
【0114】
図６ｂに示したように、第１領域１、第２領域２、及びチャネル領域Ａ３１、Ａ３２の間の境界線が、断面上で直線であってもよいが、図６ｃに示したように第１領域１、第２領域２、及びチャネル領域Ａ３１、Ａ３２の間の境界線が、断面上で曲線であってもよい。図６ｃにおいて、チャネル領域Ａ３１、Ａ３２に隣接する第２領域２のドーピング濃度は、半導体パターンＳＣＰの上面からの直線距離に応じたガウス分布を有してもよい。
【0115】
第２領域２は、チャネル領域Ａ３１、Ａ３２と、ドレイン領域Ｄ３１、Ｄ３２、またはソース領域Ｓ３１、Ｓ３２との間の急激な電界の増加を防ぐ（以下、ドレイン／ソースフィールド減少効果）。これによって第３トランジスタＴ３－１、Ｔ３－２のオフ電流（または漏洩電流）を減らすことができ、それだけでなくチャネル領域Ａ３１、Ａ３２の長さが短くなることで現われるホットキャリア効果（ｈｏｔ ｃａｒｒｉｅｒ ｅｆｆｅｃｔ；ＨＣＥ）を抑制することができる。
【0116】
図６ｄは、第２領域２の有無によるトランジスタのオフ電流を示している。第１グラフＧ１０は、第２領域２が形成されていない比較例によるトランジスタの電圧ＶＧＳ－電流ＩＤＳの特性を示し、第２グラフＧ１０は第２領域２が形成されている本実施例によるトランジスタの電圧ＶＧＳ－電流ＩＤＳの特性を示す。ゲート－ソース電圧ＶＧＳが５Ｖ以上の区間において、本実施例によるＰ型のトランジスタの漏洩電流が減少されていることが分かる。
【0117】
これは、ドレイン／ソースフィールド減少効果によって、ゲート誘導ドレインリーク電流（ＩＧＩＤＬ、ｇａｔｅ ｉｎｄｕｃｅｄ ｄｒａｉｎ ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）が減少されたためである。漏洩電流ＩＧＩＤＬは、以下の数式によるが、ドレイン－ゲートフィールドが減少されて漏洩電流ＩＧＩＤＬが減少されたのである。数式において、指数関数の指数因子に含まれているＥｘ（ＤＬ）はドレイン－ゲート間に形成されるフィールド値を意味する。
【0118】
【0119】
ドレイン／ソースフィールド減少効果が発生するためには、第２領域２は、所定の抵抗を有するべきである。第２領域２の抵抗は、厚さに反比例し、長さに比例し、幅に反比例する。一体形状の半導体パターンＳＣＰ内で、第２領域２の抵抗を制御するために第２領域２の長さと幅を制御しうる。
【0120】
図６ａ及び図６ｂに示したように、幅を変更することで第２領域２の抵抗を制御しうる。左側トランジスタＴ３－１のドレイン領域Ｄ３１における第２領域２の幅Ｗ１は、左側トランジスタＴ３－１のドレイン領域Ｄ３１における第１領域１の幅Ｗ０よりも小さいのでありうる。右側トランジスタＴ３－２のソース領域Ｓ３２における第２領域２の幅Ｗ２は、右側トランジスタＴ３－２のソース領域Ｓ３２における第１領域１の幅Ｗ０よりも小さいのでありうる。幅は半導体パターンＳＣＰの延長方向に直交する基準方向内で測定される。一方、長さは半導体パターンＳＣＰの延長方向で測定される。
【0121】
第２領域２の長さが同じであると仮定すると、左側トランジスタＴ３－１のドレイン領域Ｄ３１の第２領域２と、右側トランジスタＴ３－２のソース領域Ｓ３２の第２領域２とで相対的に大きいドレイン／ソースフィールド減少効果が発生する。第２領域２の長さが基準値より短ければ一部の第２領域２は相対的に小さい抵抗を有し、当該第２領域２ではドレイン／ソースフィールド減少効果が発生しないのでありうる。第２領域２が同じ長さを有しても一部の第２領域２は相対的に小さい幅を有するため、相対的に大きい抵抗を有しうる。相対的に小さい幅を有する第２領域２ではドレイン／ソースフィールド減少効果が発生しうる。例えば、左側トランジスタＴ３－１のドレイン領域Ｄ３１の第２領域２と右側トランジスタＴ３－２のソース領域Ｓ３２の第２領域２のそれぞれは、小さい幅Ｗ１、Ｗ２を理由に大きい抵抗を有するため、ドレイン／ソースフィールド減少効果が発生しうる。
【0122】
左側トランジスタＴ３－１のソース領域Ｓ３１における第１領域１と第２領域２とで幅Ｗ０は実質的に同じであり、右側トランジスタＴ３－２のドレイン領域Ｄ３２における第１領域１と第２領域２の幅Ｗ０は実質的に同じでありうる。左側トランジスタＴ３－１のソース領域Ｓ３１と、右側トランジスタＴ３－２のドレイン領域Ｄ３２とで幅Ｗ０は実質的に同じでありうる。相対的に大きい幅Ｗ０を有する左側トランジスタＴ３－１のソース領域Ｓ３１と、右側トランジスタＴ３－２のドレイン領域Ｄ３２とにはドレイン／ソースフィールド減少効果が発生しないのでありうる。
【0123】
左側トランジスタＴ３－１のドレイン領域Ｄ３１と、右側トランジスタＴ３－２のソース領域Ｓ３２とにおける、第２領域２の幅Ｗ１、Ｗ２のそれぞれは１μｍ乃至２μｍでありうる。第２領域２の幅Ｗ１、Ｗ２のそれぞれは１．５μｍでありうる。左側トランジスタＴ３－１のドレイン領域Ｄ３１における第２領域２の幅Ｗ１と、右側トランジスタＴ３－２のソース領域Ｓ３２における第２領域２の幅Ｗ２は、同じであることに限られない。左側トランジスタＴ３－１のドレイン領域Ｄ３１と、右側トランジスタＴ３－２のソース領域Ｓ３２とにおける第２領域２の幅Ｗ１、Ｗ２は、第１領域１の幅よりも１０％乃至５０％小さくてもよい。
【0124】
図６ｅは、一実施例によるドーピング工程を示している。本実施例によると、第２絶縁層２０を形成した後、ゲートＧ３１をマスクとして利用して、トランジスタＴ３－１の半導体領域ＡＣ３をドーピングしうる。例えば、１×１０１５／ｃｍ２のドーピング濃度でドーピングしうる。
【0125】
図６ｅには、図５ｃのＸ－Ｘ’に対応する断面が例示的に示されている。第１、第２、第４乃至第７半導体領域ＡＣ１、ＡＣ２、ＡＣ４乃至ＡＣ７も、図６ｅに示したようにドーピングされるか、追加のマスクを利用してドーピングされるのであって、その方法は特に限られない。
【0126】
図６ｅを参照すると、ゲートＧ３１の傾斜した側面に沿って第２絶縁層２０が配置される。第２絶縁層２０のゲートＧ３１の傾斜した側面に対応する領域（以下、傾斜領域）は、第２絶縁層２０の平面に対応する領域よりも第１絶縁層１０の上面を基準に大きい厚さを有する。第２絶縁層２０の傾斜領域において、第２絶縁層２０の上面と、半導体領域ＡＣ３との間の距離ＤＴ２は、第２絶縁層２０の平面領域における第２絶縁層２０の上面と、半導体領域ＡＣ３との間の距離ＤＴ１よりも大きいのでありうる。前記傾斜領域はドーピングを妨害する領域に当たるが、これはマスクパターンに当たりうる。
【0127】
第２絶縁層２０の傾斜領域に対応するように、ドレイン領域Ｄ３１とソース領域Ｓ３１の第２領域２が画定される。ゲートＧ３１の厚さに応じて、傾斜領域の長さ、つまり、第２領域２の長さが決定されうる。本実施例において、ゲートＧ３１の厚さは３０００Å乃至５０００Åでありうる。
【0128】
左側トランジスタＴ３－１のドレイン領域Ｄ３１と、右側トランジスタＴ３－２のソース領域Ｓ３２の第２領域２とについての長さＬ１、Ｌ２のそれぞれは、０．１μｍ乃至０．５μｍでありうる。左側トランジスタＴ３－１のドレイン領域Ｄ３１における第２領域２の長さＬ１と、右側トランジスタＴ３－２のソース領域Ｓ３２における第２領域２の長さＬ２とは、同じであるのに限られない。ドーピング工程に応じて、左側トランジスタＴ３－１のソース領域Ｓ３１における第２領域２の長さと、右側トランジスタＴ３－１のドレイン領域Ｄ３２における第２領域２の長さとは、上述した第２領域２の長さＬ１、Ｌ２の範囲で決定されうる。
【0129】
図６ｆを参照して、発光区間における高階調のデータ電圧に対応する第１トランジスタＴ１及び第３トランジスタＴ３－１、Ｔ３－２の動作を説明する。
【0130】
キャパシタＣＰ（図２を参照）に充電されている高階調のデータ電圧に対応するように、第１トランジスタＴ１のゲートＧ１の電圧は１Ｖを有しうる。このとき、第１トランジスタＴ１のドレインＤ１の電圧は２Ｖでありうる。右側トランジスタＴ３－２のソースＳ３２の電圧も同じく２Ｖでありうる。発光区間の間に第３トランジスタＴ３－１、Ｔ３－２はターンオフされるが、右側トランジスタＴ３－２のソースＳ３２から左側トランジスタＴ３－１のドレインＤ３１に漏洩電流が発生しうる。それだけでなく、第３トランジスタＴ３－１、Ｔ３－２がターンオンからターンオフに転換する過程にて、キックバック電圧（または寄生キャパシタンス）の影響で、右側トランジスタＴ３－２と左側トランジスタＴ３－１との中間のノードＳ３１／Ｄ３２における電圧が上昇し、中間ノードＳ３１／Ｄ３２から左側トランジスタＴ３－１のドレインＤ３１へと漏洩電流が発生しうる。漏洩電流が発生したら、ゲートＧ１の電圧が増加して、発光素子ＬＤ（図２を参照）は目的の階調よりも暗い輝度で発光しうる。
【0131】
【0132】
図６ｇを参照して、発光区間における中間階調のデータ電圧に対応する、第１トランジスタＴ１及び第３トランジスタＴ３－１、Ｔ３－２の動作を説明する。
【0133】
キャパシタＣＰ（図２を参照）に充電されている中間階調のデータ電圧に対応するように、第１トランジスタＴ１のゲートＧ１の電圧は３Ｖを有しうる。このとき、右側トランジスタＴ３－２のソースＳ３２の電圧は２Ｖでありうる。発光区間の間に第３トランジスタＴ３－１、Ｔ３－２はターンオフされるが、左側トランジスタＴ３－１のドレインＤ３１または中間ノードＳ３１／Ｄ３２から右側トランジスタＴ３－２のソースＳ３２に漏洩電流が発生しうる。漏洩電流が発生したら、ゲートＧ１の電圧が減少して発光素子ＬＤ（図２を参照）は、目的の階調より明るい輝度で発光しうる。
【0134】
【0135】
図７ａは、本発明の一実施例による第３トランジスタＴ３－１乃至Ｔ３－３の回路図である。図７ｂは、本発明の一実施例による第３トランジスタＴ３－１乃至Ｔ３－３の平面図である。図７ｃは、本発明の一実施例による第３トランジスタＴ３の回路図である。図７ｄは、本発明の一実施例による第３トランジスタＴ３の平面図である。以下、図１乃至図６ｇを参照して説明した構成に関する詳細な説明は省略する。
【0136】
図７ａを参照すると、ｎ（ここで、ｎは２以上の自然数）個の第３トランジスタＴ３－１乃至Ｔ３－３が第１トランジスタＴ１のゲートＧ１とドレインＤ１との間に直列に連結される。本実施例において、ｎは３である。
【0137】
図７ａ及び図７ｂを参照すると、第３トランジスタＴ３－１乃至Ｔ３－３のうちで、第１トランジスタＴ１のゲートＧ１とドレインＤ１の電流経路内にて第１トランジスタＴ１のゲートＧ１に最も隣接する、最も左側のトランジスタＴ３－１のドレイン領域Ｄ３１は、第１領域１と第２領域２とを含む。第３トランジスタＴ３－１乃至Ｔ３－３のうちで、第１トランジスタＴ１のゲートＧ１から最も遠く配置される、最も右側のトランジスタＴ３－３のソース領域Ｓ３３は、第１領域１と第２領域２とを含む。
【0138】
図７ｂを参照すると、最も左側のトランジスタＴ３－１におけるドレイン領域Ｄ３１の第２領域２と、最も右側のトランジスタＴ３－３におけるソース領域Ｓ３３の第２領域２とは、相対的に小さい幅を有しうる。最も左側のトランジスタＴ３－１のソース領域Ｓ３１と、最も右側のトランジスタＴ３－３におけるドレイン領域Ｄ３３とは、実質的に同じ幅を有しうる。中間に配置されるトランジスタＴ３－２におけるドレイン領域Ｄ３２とソース領域Ｄ３２は、実質的に同じ幅を有しうる。
【0139】
図６ｆと図６ｇを参照して説明したように、高階調のデータ電圧に対応する発光区間において、最も左側のトランジスタＴ３－１によって漏洩電流が減少または防止され、中間階調のデータ電圧に対応する発光区間において、最も右側のトランジスタＴ３－３によって漏洩電流が減少または防止されうる。
【0140】
図７ｃを参照すると、第１トランジスタＴ１のゲートＧ１とドレインＤ１との間に一つの第３トランジスタＴ３が連結される。図７ｄを参照すると、第３トランジスタＴ３におけるドレイン領域Ｄ３１の第２領域２と、ソース領域Ｓ３１の第２領域２は、半導体パターンＳＣＰの他の領域に比べ相対的に小さい幅を有しうる。第３トランジスタＴ３には漏洩電流が発生しないのでありうる。
【0141】
図８ａは、本発明の一実施例による第４トランジスタＴ４－１、Ｔ４－２の平面図である。図８ｂは、発光区間における第１トランジスタＴ１及び第４トランジスタＴ４－１、Ｔ４－２の動作を示す回路図である。以下、図１乃至図６ｇを参照して説明した構成に関する詳細な説明は省略する。
【0142】
２つのトランジスタＴ４－１、Ｔ４－２が例示的に示されたが、一つまたは３つ以上のトランジスタが第１トランジスタＴ１のゲートＧ１と第２電圧ラインＶＬ２との間に直列に連結されてもよい。
【0143】
本実施例によると、第４トランジスタＴ４－１、Ｔ４－２のうちの第１トランジスタＴ１のゲートＧ１と、第２電圧ラインＶＬ２との間の電流経路内にて、第１トランジスタＴ１のゲートＧ１に、より隣接するトランジスタは左側トランジスタＴ４－１であり、第１トランジスタＴ１のゲートＧ１から、より遠く配置されるトランジスタは右側トランジスタＴ４－２である。
【0144】
本実施例によると、少なくとも左側トランジスタＴ４－１のソース領域Ｓ４１の第２領域２と右側トランジスタＴ４－２のドレイン領域Ｄ４２の第２領域２が相対的に小さい幅を有する。初期化電圧Ｖｉｎｔは－２Ｖ乃至－３Ｖのバイアス電圧である。発光区間の間に第１トランジスタＴ１のゲートＧ１は１Ｖ乃至４Ｖを有するため、第１トランジスタＴ１のゲートＧ１から第２電圧ラインＶＬ２に漏洩電流経路が形成される。右側トランジスタＴ４－２のドレイン領域Ｄ４２はこのような漏洩電流が発生することを減少または防止する。
【0145】
左側トランジスタＴ４－１のソース領域Ｓ４１は発光区間の間に第４トランジスタＴ４－１、Ｔ４－２の中間ノードＳ４１／Ｄ４２から第１トランジスタＴ１のゲートＧ１に一時的な漏洩電流が流れることを防止する。
【0146】
図９ａは、本発明の一実施例による第１トランジスタＴ１の平面図である。図９ｂは、図９ａのII－II’に対応する第１トランジスタＴ１の断面図である。以下、図１乃至図８ｂを参照して説明した構成に関する詳細な説明は省略する。
【0147】
第１トランジスタＴ１は、ソース領域Ｓ１と、ドレイン領域Ｄ１と、これらの間に配置されるチャネル領域Ａ１とを含む半導体領域ＡＣ１と、チャネル領域Ａ１に重畳するゲートＧ１と、を含む。第１トランジスタＴ１も同じく図６ｅを参照して説明したものと同じ方式でドーピングされうる。これに伴い、ソース領域Ｓ１とドレイン領域Ｄ１それぞれは第１領域１と第２領域２とを含みうる。
【0148】
第２領域２がドレイン／ソースフィールド減少効果を発生させれば、第１トランジスタＴ１のターンオン状態にて駆動電流が減少しうる。本実施例によると、第２領域２がドレイン／ソースフィールド減少効果を有しないように、第２領域２の抵抗を基準値よりも大きく設計しうる。第２領域２の抵抗を減少させるために、第２領域２の幅Ｗ４は、チャネル領域Ａ１の幅Ｗ３よりも大きいのでありうる。第２領域２の幅Ｗ４は、チャネル領域Ａ１の幅Ｗ３よりも５％乃至２０％大きいのでありうる。
【0149】
ソース領域Ｓ１及びドレイン領域Ｄ１は、全体がチャネル領域Ａ１より大きい幅を有しうる。ソース領域Ｓ１は均一な幅を有し、ドレイン領域Ｄ１は均一な幅を有しうる。
【0150】
第１トランジスタＴ１のソース領域Ｓ１またはドレイン領域Ｄ１の幅Ｗ４は、図６ａ及び図６ｂに示した第３トランジスタＴ３－１、Ｔ３－２のソース領域Ｓ３１、Ｓ３２またはドレイン領域Ｄ３１、Ｄ３２の幅よりも大きいのでありうる。図５ｂに示した一体形状の半導体パターンＳＣＰを領域によって異なる幅にパターニングしうる。
【0151】
これまで本発明の好ましい実施例を参照して説明したが、該当技術分野における熟練した当業者または該当技術分野における通常の知識を有する者であれば、後述する特許請求の範囲に記載された本発明の思想及び技術領域から逸脱しない範囲内で本発明を多様に修正及び変更し得ることを理解できるはずである。
【0152】
よって、本発明の技術的範囲は明細書の詳細な説明に記載されている内容に限らず、特許請求の範囲によって決められるべきである。
【産業上の利用可能性】
【0153】
本実施例によると、トランジスタの設計を変更することで、画素駆動回路の性能が向上されうる。画素駆動回路は表示装置に必須的な構成であって、本発明は表示装置に適用される可能性が高い。
【図1】
【図2】
【図3】
【図4】
【図5a】
【図5b】
【図5c】
【図5d】
【図5e】
【図5f】
【図5g】
【図6a】
【図6b】
【図6c】
【図6d】
【図6e】
【図6f】
【図6g】
【図7a】
【図7b】
【図7c】
【図7d】
【図8a】
【図8b】
【図9a】
【図9b】
【国際調査報告】