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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-07-26
(54)【発明の名称】表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20240719BHJP
G09G 3/20 20060101ALI20240719BHJP
G09G 3/3233 20160101ALI20240719BHJP
H10K 59/121 20230101ALI20240719BHJP
H10K 77/10 20230101ALI20240719BHJP
H10K 50/84 20230101ALI20240719BHJP
H10K 59/131 20230101ALI20240719BHJP
H01L 21/336 20060101ALI20240719BHJP
【ＦＩ】
G09F9/30 348A
G09F9/30 338
G09G3/20 624B
G09G3/20 680G
G09G3/3233
G09G3/20 611G
G09G3/20 611J
G09G3/20 642E
G09G3/20 642D
G09G3/20 611E
G09G3/20 641R
G09G3/20 611A
H10K59/121 213
H10K77/10
H10K50/84
H10K59/131
H01L29/78 626C
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024503417
(86)(22)【出願日】2022-06-20
(85)【翻訳文提出日】2024-01-18
(86)【国際出願番号】 KR2022008712
(87)【国際公開番号】W WO2023090559
(87)【国際公開日】2023-05-25
(31)【優先権主張番号】10-2021-0159513
(32)【優先日】2021-11-18
(33)【優先権主張国・地域又は機関】KR
(81)【指定国・地域】
(71)【出願人】
【識別番号】512187343
【氏名又は名称】三星ディスプレイ株式會社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１， Ｓａｍｓｕｎｇ－ｒｏ， Ｇｉｈｅｕｎｇ－ｇｕ， Ｙｏｎｇｉｎ－ｓｉ， Ｇｙｅｏｎｇｇｉ－ｄｏ， Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100121382
【弁理士】
【氏名又は名称】山下 託嗣
(72)【発明者】
【氏名】キム，クン ウ
【テーマコード（参考）】
3K107
5C080
5C094
5C380
5F110
【Ｆターム（参考）】
3K107AA01
3K107BB01
3K107CC41
3K107DD18
3K107DD19
3K107DD39
3K107EE04
3K107FF14
3K107FF15
3K107HH05
5C080AA06
5C080BB05
5C080CC03
5C080DD02
5C080DD05
5C080DD06
5C080DD08
5C080DD12
5C080DD24
5C080DD26
5C080DD29
5C080EE19
5C080EE25
5C080EE29
5C080EE30
5C080FF03
5C080FF11
5C080HH09
5C080JJ02
5C080JJ03
5C080JJ04
5C080JJ06
5C094AA25
5C094BA03
5C094BA27
5C094CA19
5C094DA15
5C094FA02
5C094FB14
5C094FB15
5C380AA01
5C380AB06
5C380AB23
5C380BA06
5C380BA08
5C380BA10
5C380BA20
5C380BA39
5C380BB02
5C380BB08
5C380BB09
5C380BB21
5C380BB22
5C380BB23
5C380BD02
5C380BD08
5C380BD10
5C380BD11
5C380BE07
5C380BE11
5C380CA12
5C380CB01
5C380CB26
5C380CC04
5C380CC07
5C380CC26
5C380CC34
5C380CC39
5C380CC61
5C380CC66
5C380CC77
5C380CD029
5C380CE04
5C380CE20
5C380CF59
5C380DA02
5C380DA06
5C380DA19
5C380DA20
5C380DA35
5C380DA42
5C380DA47
5C380EA16
5F110AA06
5F110AA09
5F110BB01
5F110CC02
5F110DD01
5F110DD02
5F110DD13
5F110DD14
5F110DD17
5F110DD25
5F110GG02
5F110GG13
5F110GG58
5F110NN72
5F110NN73
5F110QQ19
(57)【要約】
本発明の一実施例による表示装置は、基板と、基板上に配置されるバッファ層と、バッファ層上に配置され、第１半導体パターン、第１ゲート電極、第１ソース電極及び第１ドレイン電極を含む駆動トランジスタと、バッファ層上に配置され、駆動トランジスタから離隔して配置され、第２半導体パターン、第２ゲート電極、第２ソース電極及び第２ドレイン電極を含むスイッチングトランジスタと、を含み、バッファ層は、窒化シリコンを含む第１バッファ層、及び、酸化シリコンを含む第２バッファ層を含み、駆動トランジスタは、第１半導体パターンの下方に第２バッファ層のみが配置され、スイッチングトランジスタは第２半導体パターンの下方に第１バッファ層及び第２バッファ層が配置される。
【特許請求の範囲】
【請求項1】
基板と、前記基板上に配置されるバッファ層と、
前記バッファ層上に配置され、第１半導体パターン、第１ゲート電極、第１ソース電極及び第１ドレイン電極を含む駆動トランジスタと、
前記バッファ層上に配置され、前記駆動トランジスタから離隔して配置され、第２半導体パターン、第２ゲート電極、第２ソース電極及び第２ドレイン電極を含むスイッチングトランジスタと、を含み、
前記バッファ層は窒化シリコンを含む第１バッファ層及び酸化シリコンを含む第２バッファ層を含み、
前記駆動トランジスタは、前記第１半導体パターンの下方に前記第２バッファ層のみが配置され、
前記スイッチングトランジスタは、前記第２半導体パターンの下方に前記第１バッファ層及び前記第２バッファ層が配置される、表示装置。
【請求項2】
前記第１半導体パターン及び前記第２半導体パターンはポリシリコンからなる、請求項１に記載の表示装置。
【請求項3】
前記第２半導体パターンに含まれた水素イオン濃度は、前記第１半導体パターンに含まれた水素イオン濃度より大きい、請求項１に記載の表示装置。
【請求項4】
前記第１半導体パターンの下部に配置された前記第２バッファ層の第１厚さは、前記第２半導体パターンの下方に配置された前記第２バッファ層の第２厚さと同じである、請求項１に記載の表示装置。
【請求項5】
前記第２半導体パターンの下方に配置された前記第１バッファ層の第３厚さは、前記第２厚さよりも小さい、請求項４に記載の表示装置。
【請求項6】
前記第１半導体パターンの下方に配置された前記第２バッファ層の第１厚さは、前記第２半導体パターンの下方に配置された前記第２バッファ層の第２厚さと、前記第２半導体パターンの下方に配置された前記第１バッファ層の第３厚さとの和と同じである、請求項１に記載の表示装置。
【請求項7】
前記基板と前記バッファ層との間に、酸化シリコンを含むバリア層をさらに含む、請求項１に記載の表示装置。
【請求項8】
前記第１バッファ層は前記バリア層上に配置され、前記第２バッファ層は前記第１バッファ層上に配置される、請求項７に記載の表示装置。
【請求項9】
前記基板上に複数の画素が配置され、前記画素のそれぞれは、
発光素子と、
第１電源と第２ノードとの間に接続され、前記第１ゲート電極に接続された第１ノードの電圧に対応して、前記発光素子に供給される駆動電流を制御する前記駆動トランジスタと、
前記第１ノードに接続される一電極、及び第３ノードに接続される他電極を含む第１キャパシタと、
前記第３ノードとデータ線との間に接続され、第１走査信号によってターンオンされる第２トランジスタと、
前記第１ノードと前記第２ノードとの間に接続され、第２走査信号によってターンオンされる第３トランジスタと、
前記第１ノードと初期化電源との間に接続され、第３走査信号によってターンオンされる第４トランジスタと、
基準電源と前記第３ノードとの間に接続され、前記第２走査信号によってターンオンされる第５トランジスタと、を含む、請求項１に記載の表示装置。
【請求項10】
前記第２トランジスタは直列に接続された第２＿１トランジスタ及び第２＿２トランジスタを含み、前記第３トランジスタは直列に接続された第３＿１トランジスタ及び第３＿２トランジスタを含み、
前記第４トランジスタは直列に接続された第４＿１トランジスタ及び第４＿２トランジスタを含み、
前記第５トランジスタは直列に接続された第５＿１トランジスタ及び第５＿２トランジスタを含む、請求項９に記載の表示装置。
【請求項11】
前記スイッチングトランジスタは、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタ、及び前記第５トランジスタを含む、請求項９に記載の表示装置。
【請求項12】
前記第１電源と、前記駆動トランジスタの一電極に接続される第５ノードとの間に接続され、第１発光制御信号によってターンオンされる第６トランジスタと、前記第２ノードと第４ノードとの間に接続され、第２発光制御信号によってターンオンされる第７トランジスタと、
前記第４ノードとアノード初期化電源との間に接続され、第４走査信号によってターンオンされる第８トランジスタと、
前記第５ノードとバイアス電源との間に接続され、前記第４走査信号によってターンオンされる第９トランジスタをさらに含む、請求項９に記載の表示装置。
【請求項13】
前記第１電源に接続される一電極、及び、前記第３ノードに接続される他電極を含む第２キャパシタをさらに含む、請求項９に記載の表示装置。
【請求項14】
基板と、前記基板上に配置されるバッファ層と、
前記バッファ層上に配置され、第１半導体パターン、第１ゲート電極、第１ソース電極及び第１ドレイン電極を含む駆動トランジスタと、
前記バッファ層上に配置され、前記駆動トランジスタと離隔して配置され、第２半導体パターン、第２ゲート電極、第２ソース電極及び第２ドレイン電極を含むスイッチングトランジスタと、を含み、
前記バッファ層は、窒化シリコンを含む第１バッファ層、及び酸化シリコンを含む第２バッファ層を含み、
前記駆動トランジスタは、前記第１半導体パターンの下方に、前記第１バッファ層及び前記第２バッファ層が配置され、
前記スイッチングトランジスタは、前記第２半導体パターンの下方に、前記第１バッファ層及び前記第２バッファ層が配置され、
前記第１半導体パターンの下方に配置される前記第２バッファ層の第１厚さは、前記第２半導体パターンの下方に配置される前記第２バッファ層の第２厚さよりも大きいことを特徴とする表示装置。
【請求項15】
前記第１半導体パターン及び前記第２半導体パターンはポリシリコンからなる、請求項１４に記載の表示装置。
【請求項16】
前記第２半導体パターンに含まれた水素イオン濃度は、前記第１半導体パターンに含まれた水素イオン濃度より大きい、請求項１４に記載の表示装置。
【請求項17】
前記第１バッファ層の第３厚さは、前記第１厚さ及び前記第２厚さより小さい、請求項１４に記載の表示装置。
【請求項18】
前記基板と前記バッファ層との間に、酸化シリコンを含むバリア層をさらに含む、請求項１７に記載の表示装置。
【請求項19】
前記第１バッファ層は前記バリア層上に配置され、前記第２バッファ層は前記第１バッファ層上に配置される、請求項１８に記載の表示装置。
【請求項20】
前記第２ドレイン電極は前記第１ゲート電極に電気的に接続される、請求項１４に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は表示装置に関する。
【背景技術】
【0002】
情報化技術の発達に伴い、ユーザと情報との間の連結媒体である表示装置の重要性が浮かび上がっている。
【0003】
表示装置は複数の画素を含む。画素のそれぞれは、複数のトランジスタ、トランジスタに電気的に接続された発光素子、及びキャパシタを含む。トランジスタは、配線を介して提供される信号にそれぞれ応答してターンオンし、これにより所定の駆動電流が生成される。発光素子は、このような駆動電流に対応して発光する。
【0004】
最近では、表示装置の駆動効率の向上及び消費電力の最小化のために、表示装置を低周波数で駆動する方法が用いられている。従って、表示装置が低周波数で駆動するときの表示品質を向上できる方法が求められている。
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の一目的は、表示装置が低周波数で駆動するとき、スイッチングトランジスタのリーク電流（またはオフ電流）は減少させ、駆動トランジスタのゲート電極に印加されるゲート電圧の駆動範囲（Ｄｒｉｖｉｎｇ ｒａｎｇｅ；以下、ＤＲ ｒａｎｇｅ）は増加させることができる表示装置を提供することである。
【課題を解決するための手段】
【0006】
上記課題を解決するための表示装置は、基板と、上記基板上に配置されるバッファ層と、上記バッファ層上に配置され、第１半導体パターン、第１ゲート電極、第１ソース電極及び第１ドレイン電極を含む駆動トランジスタと、上記バッファ層上に配置され、上記駆動トランジスタと離隔して配置され、第２半導体パターン、第２ゲート電極、第２ソース電極及び第２ドレイン電極を含むスイッチングトランジスタと、を含む。
【0007】
上記バッファ層は、窒化シリコンを含む第１バッファ層及び酸化シリコンを含む第２バッファ層を含み、上記駆動トランジスタは、上記第１半導体パターンの下方(下部)に上記第２バッファ層のみが配置され、上記スイッチングトランジスタは、上記第２半導体パターンの下方(下部)に上記第１バッファ層及び上記第２バッファ層が配置される。
【0008】
上記第１半導体パターン及び上記第２半導体パターンはポリシリコンからなってもよい。
【0009】
上記第２半導体パターンに含まれた水素イオン濃度は、上記第１半導体パターンに含まれた水素イオン濃度より大きくてもよい。
【0010】
上記第１半導体パターンの下方(下部)に配置された上記第２バッファ層の第１厚さは、上記第２半導体パターンの下方(下部)に配置された上記第２バッファ層の第２厚さと、実質的に同じであってもよい。
【0011】
上記第２半導体パターンの下方(下部)に配置された上記第１バッファ層の第３厚さは、上記第２厚さより小さくてもよい。
【0012】
上記第１半導体パターンの下方(下部)に配置された上記第２バッファ層の第１厚さは、上記第２半導体パターンの下方(下部)に配置された上記第２バッファ層の第２厚さと、上記第２半導体パターンの下方(下部)に配置された上記第１バッファ層の第３厚さとの和と同じであってもよい。
【0013】
上記基板と上記バッファ層との間に酸化シリコンを含むバリア層をさらに含んでもよい。
【0014】
上記第１バッファ層は上記バリア層上に配置され、上記第２バッファ層は上記第１バッファ層上に配置されてもよい。
【0015】
上記基板上に複数の画素が配置され、上記画素のそれぞれは、発光素子と、第１電源と第２ノードとの間に接続され、ゲート電極に接続された第１ノードの電圧に対応して、上記発光素子に供給される駆動電流を制御する上記駆動トランジスタと、上記第１ノードに接続される一電極及び第３ノードに接続される他電極を含む第１キャパシタと、上記第３ノードとデータ線との間に接続され、第１走査信号によってターンオンされる第２トランジスタと、上記第１ノードと上記第２ノードとの間に接続され、第２走査信号によってターンオンされる第３トランジスタと、上記第１ノードと初期化電源との間に接続され、第３走査信号によってターンオンされる第４トランジスタと、基準電源と上記第３ノードとの間に接続され、上記第２走査信号によってターンオンされる第５トランジスタと、を含んでもよい。
【0016】
上記第２トランジスタは直列に接続された第２＿１トランジスタ及び第２＿２トランジスタを含み、上記第３トランジスタは直列に接続された第３＿１トランジスタ及び第３＿２トランジスタを含み、上記第４トランジスタは直列に接続された第４＿１トランジスタ及び第４＿２トランジスタを含み、上記第５トランジスタは直列に接続された第５＿１トランジスタ及び第５＿２トランジスタを含んでもよい。
【0017】
上記スイッチングトランジスタは、上記第２トランジスタ、上記第３トランジスタ、上記第４トランジスタ、及び上記第５トランジスタを含んでもよい。
【0018】
上記第１電源と、上記駆動トランジスタの一電極に接続される第５ノードとの間に接続され、第１発光制御信号によってターンオンされる第６トランジスタと、上記第２ノードと第４ノードとの間に接続され、第２発光制御信号によってターンオンされる第７トランジスタと、上記第４ノードとアノード初期化電源との間に接続され、第４走査信号によってターンオンされる第８トランジスタと、上記第５ノードとバイアス電源との間に接続され、上記第４走査信号によってターンオンされる第９トランジスタとをさらに含んでもよい。
【0019】
上記第１電源に接続される一電極及び上記第３ノードに接続される他電極を含む第２キャパシタをさらに含んでもよい。
【0020】
上記課題を解決するための一実施例による表示装置は、基板と、上記基板上に配置されるバッファ層と、上記バッファ層上に配置され、第１半導体パターン、第１ゲート電極、第１ソース電極及び第１ドレイン電極を含む駆動トランジスタと、上記バッファ層上に配置され、上記駆動トランジスタから離隔して配置され、第２半導体パターン、第２ゲート電極、第２ソース電極及び第２ドレイン電極を含むスイッチングトランジスタと、を含む。
【0021】
上記バッファ層は、窒化シリコンを含む第１バッファ層及び酸化シリコンを含む第２バッファ層を含み、上記駆動トランジスタは上記第１半導体パターンの下部に上記第１バッファ層及び上記第２バッファ層が配置され、上記スイッチングトランジスタは上記第２半導体パターンの下部に上記第１バッファ層及び上記第２バッファ層が配置され、上記第１半導体パターンの下部に配置される上記第２バッファ層の第１厚さは、上記第２半導体パターンの下部に配置される上記第２バッファ層の第２厚さより大きいことを特徴とする。
【0022】
上記第１半導体パターン及び上記第２半導体パターンはポリシリコンからなってもよい。
【0023】
上記第２半導体パターンに含まれた水素イオン濃度は、上記第１半導体パターンに含まれた水素イオン濃度より大きくてもよい。
【0024】
上記第１バッファ層の第３厚さは、上記第１厚さ及び上記第２厚さより小さくてもよい。
【0025】
上記基板と上記バッファ層との間に、酸化シリコンを含むバリア層をさらに含んでもよい。
【0026】
上記第１バッファ層は上記バリア層上に配置され、上記第２バッファ層は上記第１バッファ層上に配置されてもよい。
【0027】
上記第２ドレイン電極は、上記第１ゲート電極に電気的に接続されてもよい。
【発明の効果】
【0028】
本発明の一実施例による表示装置は、スイッチングトランジスタ及び駆動トランジスタのそれぞれの半導体層の下部に配置されるバッファ層の種類及び／または厚さを異ならせて形成することにより、スイッチングトランジスタのリーク電流は減少させ、駆動トランジスタの駆動範囲は増加させることができる。
【図面の簡単な説明】
【0029】
【図1】本発明の実施例による表示装置を示すブロック図である。
【図2】本発明の実施例による画素を示す回路図である。
【図5】映像リフレッシュレートに応じた表示装置の駆動方法の一例を説明するための概念図である。
【図8】リーク電流の特性と駆動範囲がトレードオフ関係であることを示すグラフである。
【図11】フォトレジストパターンの位置を説明するための概略的な平面図である。
【図14】第２フォトレジストパターンの位置を説明するための概略的な平面図である。
【発明を実施するための形態】
【0030】
本発明は多様に変更を加えることができ、また、様々な形態を有することができるため、特定の実施例を図面に例示し本文に詳細に説明する。しかし、これは、本発明を特定の開示形態に限定するものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物ないし代替物を含むと理解すべきである。
【0031】
各図面を説明する際に類似する参照符号を類似する構成要素に使用した。添付の図面における構造物の寸法は、本発明の明確性のために、実際より拡大して示した。第１、第２などの用語は様々な構成要素を説明するために用いられてもよいが、上記構成要素は上記用語によって限定されるべきではない。上記用語は一構成要素を他の構成要素から区別する目的でのみ使用される。例えば、本発明の権利範囲から外れない範囲内で、第１構成要素は第２構成要素と名付けられてもよく、同様に第２構成要素も第１構成要素と名付けられてもよい。単数の表現は、文脈上明らかに違う意味を持たない限り、複数の表現を含む。
【0032】
本出願において、「含む」または「有する」などの用語は、明細書に記載された特徴、数字、段階、動作、構成要素、部品、またはそれらの組み合わせが存在することを指定するためのものであり、１つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品、またはそれらを組み合わせたものの存在または付加可能性を、予め排除しないと理解すべきである。
【0033】
また、ある部分が他の部分と「接続される」というときは、直接接続されている場合だけでなく、その中間に他の素子を挟んで接続されている場合も含む。
【0034】
以下、添付の図面を参照して本発明の実施例をより詳細に説明する。
【0035】
図１は、本発明の実施例による表示装置を示すブロック図である。
【0036】
図１を参照すると、表示装置１０００は、表示パネル１００、走査駆動部２００、３００、４００、５００、発光駆動部６００、７００、データ駆動部８００、及びタイミング制御部９００を含んでもよい。
【0037】
走査駆動部２００、３００、４００、５００は、第１走査駆動部２００、第２走査駆動部３００、第３走査駆動部４００、及び第４走査駆動部５００の構成及び動作に区分することができる。発光駆動部６００、７００は第１発光駆動部６００及び第２発光駆動部７００の構成及び動作に区分することができる。但し、上記走査駆動部及び発光駆動部の区分は説明の便宜のためであり、設計に応じて走査駆動部及び発光駆動部の少なくとも一部は１つの駆動回路、モジュールなどに統合されてもよい。
【0038】
一実施例では、表示装置１０００は、第１電源ＶＤＤの電圧、第２電源ＶＳＳの電圧、第３電源ＶＲＥＦ（または基準電源）、第４電源Ｖｉｎｔ（または初期化電源）、第５電源Ｖａｉｎｔ（またはアノード初期化電源）、及び第６電源Ｖｂｓ（またはバイアス電源）の電圧を表示パネル１００に供給するために電源供給部をさらに含んでもよい。電源供給部は、走査信号、制御信号及び／または発光制御信号のゲートオン（ｇａｔｅ－ｏｎ）レベル及びゲートオフ（ｇａｔｅ－ｏｆｆ）レベルを決めるロー（ｌｏｗ）電源（低電源）及びハイ（ｈｉｇｈ）電源（高電源）を、走査駆動部２００、３００、４００、５００及び／または発光駆動部６００、７００に供給することができる。ロー電源は、ハイ電源より低い電圧レベルを有することができる。但し、これは例示的なものであり、第１電源ＶＤＤ、第２電源ＶＳＳ、第３電源ＶＲＥＦ（または基準電源）、第４電源Ｖｉｎｔ（または初期化電源）、第５電源Ｖａｉｎｔ（またはアノード初期化電源）、第６電源Ｖｂｓ（またはバイアス電源）、ロー電源、及びハイ電源のうちの少なくとも１つは、タイミング制御部９００またはデータ駆動部８００から供給されてもよい。
【0039】
実施例に応じて、第１電源ＶＤＤ及び第２電源ＶＳＳは、発光素子を駆動するための電圧を生成することができる。一実施例では、第２電源ＶＳＳの電圧レベルは、第１電源ＶＤＤの電圧レベルより低くてもよい。例えば、第１電源ＶＤＤの電圧は正（ｐｏｓｉｔｉｖｅ）の電圧であり、第２電源ＶＳＳの電圧は負（ｎｅｇａｔｉｖｅ）の電圧であってもよい。
【0040】
基準電源ＶＲＥＦは、画素ＰＸを初期化する電源であってもよい。例えば、基準電源ＶＲＥＦの電圧によって画素ＰＸに含まれるキャパシタ及び／またはトランジスタが初期化されうる。基準電源ＶＲＥＦは、正の電圧であってもよい。
【0041】
初期化電源Ｖｉｎｔは、画素ＰＸを初期化する電源であってもよい。例えば、初期化電源Ｖｉｎｔの電圧によって、画素ＰＸに含まれる駆動トランジスタが初期化されうる。初期化電源Ｖｉｎｔは負の電圧であってもよい。
【0042】
アノード初期化電源Ｖａｉｎｔは、画素ＰＸを初期化する電源であってもよい。例えば、初期化電源Ｖａｉｎｔの電圧によって、画素ＰＸに含まれる発光素子のアノードが初期化されうる。初期化電源Ｖｉｎｔは負の電圧であってもよい。
【0043】
バイアス電源Ｖｂｓは、画素ＰＸに含まれる駆動トランジスタのソース電極に、所定のオンバイアス電圧を供給するための電源であってもよい。バイアス電源Ｖｂｓは、正の電圧であってもよい。一実施例では、バイアス電源Ｖｂｓの電圧は、黒階調のデータ電圧と類似する水準であってもよい。例えば、バイアス電源Ｖｂｓの電圧は、約５～７Ｖであってもよい。
【0044】
表示装置１０００は、駆動条件に応じて、様々な映像リフレッシュレート（ｒｅｆｒｅｓｈ ｒａｔｅ、駆動周波数、または画面再生率）で映像を表示することができる。映像リフレッシュレートは、画素ＰＸの駆動トランジスタに、実質的にデータ信号が書き込まれる頻度の数である。例えば、映像リフレッシュレートは、画面走査率、画面再生頻度数ともいい、１秒間に表示画面が再生される頻度数を表す。
【0045】
一実施例では、映像リフレッシュレートに対応して、１つの水平ライン（または画素行）に対するデータ駆動部８００の出力周波数、及び／または、書き込み走査信号を出力する第１走査駆動部２００の出力周波数が決まってもよい。例えば、動画の駆動のためのリフレッシュレートは、約６０Ｈｚ以上（例えば、１２０Ｈｚ）の周波数であってもよい。
【0046】
一実施例では、表示装置１０００は、駆動条件に応じて、１つの水平ライン（または画素行）に対する走査駆動部２００、３００、４００、５００の出力周波数、及び、それに対応するデータ駆動部８００の出力周波数を調整することができる。例えば、表示装置１０００は、１Ｈｚ～１２０Ｈｚの様々な映像リフレッシュレートに対応して映像を表示することができる。但し、これは例示的なものであり、表示装置１０００は、１２０Ｈｚ以上の映像リフレッシュレート（例えば、２４０Ｈｚ、４８０Ｈｚ）でも映像を表示することができる。
【0047】
一方、表示装置１０００の映像リフレッシュレートが可変する場合、特に低周波数での駆動時に、リーク電流が発生することを防止することが好ましい。一実施例によると、プラズマトリートメント(plasma treatment；プラズマ処理)により、ポリシリコンからなる半導体パターンに水素を流入させることで、リーク電流を減少させることができるが、駆動電圧の範囲ＤＲ ｒａｎｇｅも狭くなることから、フリッカー現象が視認されるという問題点が発生し得る。以下、図１～図６ｆを参照して、一実施例による、可変周波数で駆動する表示装置１０００について説明し、図７～図１４を参照して低温ポリシリコン（Ｌｏｗ－ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ；ＬＴＰＳ）で形成される表示装置１０００の低周波を具現するために、駆動電圧の範囲特性が重要な駆動トランジスタ（例えば、Ｔ１、図２参照）の下部と、リーク電流の特性が重要なスイッチングトランジスタ（例えば、Ｔ３、図２参照）の下部との、それぞれに配置されるバッファ層ＢＦＬ（図７、図９、図１２参照）の積層構造を異ならせることにより、半導体パターンに流入する水素濃度に差が付けられるように適用される構造について、後述する。
【0048】
表示パネル１００は、データ線ＤＬ、走査線ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４、及び発光制御線ＥＬ１、ＥＬ２にそれぞれ接続される画素ＰＸを含んでもよい。画素ＰＸは、デ外部から第１電源ＶＤＤ、第２電源ＶＳＳ、初期化電源Ｖｉｎｔ、及び基準電源ＶＲＥＦの電圧の供給を受けることができる。一実施例では、第ｉ行、第ｊ（但し、ｉ、ｊは自然数）列に配置される画素ＰＸは、第ｉ画素行に対応する走査線ＳＬ１ｉ、ＳＬ２ｉ、ＳＬ３ｉ、ＳＬ４ｉ、第ｉ画素行に対応する発光制御線ＥＬ１ｉ、ＥＬ２ｉ、及び第ｊ画素列に対応するデータ線ＤＬｊに接続されてもよい。
【0049】
本発明の実施例では、画素ＰＸの回路構造に対応して、画素ＰＸに接続される信号線ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４、ＥＬ１、ＥＬ２、ＤＬは、様々に設定することができる。
【0050】
タイミング制御部９００は、外部から供給される同期信号に対応して第１駆動制御信号ＳＣＳ１、第２駆動制御信号ＳＣＳ２、第３駆動制御信号ＳＣＳ３、第４駆動制御信号ＳＣＳ４、第５駆動制御信号ＥＣＳ１、第６駆動制御信号ＥＣＳ２、及び第７駆動制御信号ＤＣＳを生成することができる。第１駆動制御信号ＳＣＳ１は第１走査駆動部２００に供給され、第２駆動制御信号ＳＣＳ２は第２走査駆動部３００に供給され、第３駆動制御信号ＳＣＳ３は第３走査駆動部４００に供給され、第４駆動制御信号ＳＣＳ４は第４走査駆動部５００に供給され、第５駆動制御信号ＥＣＳ１は第１発光駆動部６００に供給され、第６駆動制御信号ＥＣＳ２は第２発光駆動部７００に供給され、第７駆動制御信号ＤＣＳはデータ駆動部８００に供給されるのでありうる。また、タイミング制御部９００は、外部から供給される入力映像データを映像データＲＧＢに再整列してデータ駆動部８００に供給することができる。
【0051】
第１駆動制御信号ＳＣＳ１には、第１走査スタートパルス及びクロック信号が含まれてもよい。第１走査スタートパルスは、第１走査駆動部２００から出力される走査信号の最初のタイミングを制御することができる。クロック信号は、第１走査スタートパルスをシフトするために用いられてもよい。
【0052】
第２駆動制御信号ＳＣＳ２には、第２走査スタートパルス及びクロック信号が含まれてもよい。第２走査スタートパルスは、第２走査駆動部３００から出力される走査信号の最初のタイミングを制御することができる。クロック信号は、第２走査スタートパルスをシフトするために用いられてもよい。
【0053】
第３駆動制御信号ＳＣＳ３には、第３走査スタートパルス及びクロック信号が含まれてもよい。第３走査スタートパルスは、第３走査駆動部４００から出力される走査信号の最初のタイミングを制御することができる。クロック信号は、第３走査スタートパルスをシフトするために用いられてもよい。
【0054】
第４駆動制御信号ＳＣＳ４には、第４走査スタートパルス及びクロック信号が含まれてもよい。第４走査スタートパルスは第４走査駆動部５００から出力される走査信号の最初のタイミングを制御することができる。クロック信号は、第４走査スタートパルスをシフトするために用いられてもよい。
【0055】
第５駆動制御信号ＥＣＳ１には、第１発光制御スタートパルス及びクロック信号が含まれてもよい。第１発光制御スタートパルスは、第１発光駆動部６００から出力される発光制御信号の最初のタイミングを制御することができる。クロック信号は、第１発光制御スタートパルスをシフトするために用いられてもよい。
【0056】
第６駆動制御信号ＥＣＳ２には第２発光制御スタートパルス及びクロック信号が含まれてもよい。第２発光制御スタートパルスは第２発光駆動部７００から出力される発光制御信号の最初のタイミングを制御することができる。クロック信号は第２発光制御スタートパルスをシフトするために用いられてもよい。
【0057】
第７駆動制御信号ＤＣＳには、ソーススタートパルス及びクロック信号が含まれてもよい。ソーススタートパルスは、データのサンプリング開始時点を制御することができる。クロック信号は、サンプリング動作を制御するために用いられてもよい。
【0058】
第１走査駆動部２００は、タイミング制御部９００から第１駆動制御信号ＳＣＳ１を受信し、第１駆動制御信号ＳＣＳ１に基づいて第１走査線ＳＬ１に走査信号（例えば、第１走査信号）を供給することができる。例えば、第１走査駆動部２００は第１走査線ＳＬ１に第１走査信号を順に供給することができる。第１走査信号が順に供給されると、画素ＰＸは、水平ライン単位（または画素行単位）で選択され、データ信号が画素ＰＸに供給されうる。即ち、第１走査信号はデータ書き込みに用いられる信号であってもよい。
【0059】
第１走査信号は、ゲートオンレベル（例えば、ロー電圧）に設定されてもよい。画素ＰＸに含まれ、第１走査信号を受信するトランジスタは、第１走査信号が供給されるときターンオン状態に設定されることができる。
【0060】
一実施例では、第１走査線ＳＬ１のうちの１つの走査線（例えば、第１走査線ＳＬ１ｉ）に対応して、第１走査駆動部２００は表示装置１０００の映像リフレッシュレートと同じ周波数（例えば、第２周波数）で、走査信号（例えば、第１走査信号）を第１走査線ＳＬ１ｉに供給することができる。第２周波数は、発光駆動部６００、７００を駆動する第１周波数の約数に設定されてもよい。
【0061】
第１走査駆動部２００は、１フレームの表示走査期間に第１走査線ＳＬ１に走査信号を供給することができる。例えば、第１走査駆動部２００は、表示走査期間の間、第１走査線ＳＬ１のそれぞれに少なくとも１つの走査信号を供給することができる。
【0062】
第２走査駆動部３００は、タイミング制御部９００から第２駆動制御信号ＳＣＳ２を受信し、第２駆動制御信号ＳＣＳ２に基づいて、第２走査線ＳＬ２に走査信号（例えば、第２走査信号）を供給することができる。例えば、第２走査駆動部３００は、第２走査線ＳＬ２に第２走査信号を順に供給することができる。第２走査信号は、画素ＰＸに含まれるトランジスタ及びキャパシタの初期化及び／またはしきい値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ；Ｖｔｈ）の補償のために供給されてもよい。第２走査信号が供給されると、画素ＰＸはしきい値電圧の補償及び／または初期化動作を行うことができる。第２走査信号はゲートオンレベル（例えば、ロー電圧）に設定されてもよい。画素ＰＸに含まれ、第２走査信号を受信するトランジスタは、第２走査信号が供給されるときターンオン状態に設定されることができる。
【0063】
一実施例では、第２走査線ＳＬ２のうち１つの走査線（例えば、第２走査線ＳＬ２ｉ）に対応して、第２走査駆動部３００は第１走査駆動部２００の出力と同じ周波数（例えば、第２周波数）で走査信号（例えば、第２走査信号）を第２走査線ＳＬ２ｉに供給することができる。
【0064】
第２走査駆動部３００は、１フレームの表示走査期間の間、第２走査線ＳＬ２に走査信号を供給することができる。例えば、第２走査駆動部３００は、表示走査期間の間、第２走査線ＳＬ２のそれぞれに、少なくとも１つの走査信号を供給することができる。
【0065】
第３走査駆動部４００は、タイミング制御部９００から第３駆動制御信号ＳＣＳ３を受信し、第３駆動制御信号ＳＣＳ３に基づいて、第３走査線ＳＬ３に走査信号（例えば、第３走査信号）を供給することができる。例えば、第３走査駆動部４００は、第３走査線ＳＬ３に、第３走査信号を順に供給することができる。第３走査信号は、画素ＰＸに含まれる駆動トランジスタの初期化、及び／または、画素ＰＸに含まれるキャパシタの初期化のために供給されてもよい。第３走査信号が供給されると、画素ＰＸは、駆動トランジスタの初期化、及び／または、キャパシタの初期化の動作を行うことができる。
【0066】
第３走査信号は、ゲートオンレベル（例えば、ロー電圧）に設定されてもよい。画素ＰＸに含まれ、第３走査信号を受信するトランジスタは、第３走査信号が供給されるときにターンオン状態に設定されうる。
【0067】
一実施例では、第３走査線ＳＬ３のうちの１つの走査線（例えば、第３走査線ＳＬ３ｉ）に対応して、第３走査駆動部４００は、第１走査駆動部２００の出力と同じ周波数（例えば、第２周波数）で、走査信号（例えば、第３走査信号）を第３走査線ＳＬ３ｉに供給することができる。
【0068】
第４走査駆動部５００は、タイミング制御部９００から第４駆動制御信号ＳＣＳ４を受信し、第４駆動制御信号ＳＣＳ４に基づいて、第４走査線ＳＬ４に走査信号（例えば、第４走査信号）を供給することができる。例えば、第４走査駆動部５００は、第４走査線ＳＬ４に第４走査信号を順に供給することができる。第４走査信号は、画素ＰＸに含まれる発光素子の初期化、及び、画素ＰＸに含まれる駆動トランジスタのソース電極に所定のバイアス電圧（例えば、オンバイアス（ｏｎ－ｂｉａｓ）電圧）の供給のために、供給されうる。第４走査信号が供給されると、画素ＰＸは、発光素子の初期化及びバイアス電圧の供給動作を行うことができる。
【0069】
第４走査信号は、ゲートオンレベル（例えば、ロー電圧）に設定されてもよい。画素ＰＸに含まれ、第４走査信号を受信するトランジスタは、第４走査信号が供給されるときにターンオン状態に設定されうる。
【0070】
一実施例では、第４走査線ＳＬ４のうちの１つの走査線（例えば、第４走査線ＳＬ４ｉ）に対応して、第４走査駆動部５００は、第１周波数で走査信号（例えば、第４走査信号）を第４走査線ＳＬ４ｉに供給することができる。従って、１フレーム期間内において、第４走査線ＳＬ４のそれぞれに供給される走査信号は、所定の周期毎に繰り返して供給されうる。
【0071】
これにより、映像リフレッシュレートが減少する場合、１フレーム期間内における、第４走査信号を供給する動作の繰り返しの回数が増加しうる。
【0072】
第１発光駆動部６００は、タイミング制御部９００から第５駆動制御信号ＥＣＳ１を受信し、第５駆動制御信号ＥＣＳ１に基づいて、第１発光制御線ＥＬ１に発光制御信号（例えば、第１発光制御信号）を供給することができる。例えば、第１発光駆動部６００は、第１発光制御線ＥＬ１に、第１発光制御信号を順に供給することができる。
【0073】
第２発光駆動部７００は、タイミング制御部９００から第６駆動制御信号ＥＣＳ２を受信し、第６駆動制御信号ＥＣＳ２に基づいて、第２発光制御線ＥＬ２に発光制御信号（例えば、第２発光制御信号）を供給することができる。例えば、第２発光駆動部７００は、第２発光制御線ＥＬ２に、第２発光制御信号を順に供給することができる。
【0074】
第１発光制御信号及び／または第２発光制御信号が供給されると、画素ＰＸは、水平ライン単位（または画素行単位）で非発光とされうる。そのために、第１発光制御信号及び第２発光制御信号は、画素ＰＸに含まれるトランジスタがターンオフされるように、ゲートオフレベル（例えば、ハイ電圧）に設定されてもよい。画素ＰＸに含まれ、第１発光制御信号及び／または第２発光制御信号を受信するトランジスタは、第１発光制御信号及び／または第２発光制御信号が供給されるときにターンオフされ、その他の場合はターンオン状態に設定されうる。
【0075】
第１発光制御信号と第２発光制御信号は、画素ＰＸの発光時間を制御するために用いられてもよい。そのために、第１発光制御信号と第２発光制御信号は、走査信号よりも広い幅に設定されてもよい。
【0076】
一実施例では、１フレーム期間の間に、第１発光制御信号及び／または第２発光制御信号は、複数のゲートオフレベル（例えば、ハイ電圧）期間を有することができる。例えば、第１発光制御信号及び／または第２発光制御信号は、初期化、しきい値電圧の補償などのために、複数のゲートオン期間と複数のゲートオフ期間とを含んでもよい。
【0077】
一実施例では、第４走査駆動部５００と同様に、第１発光制御線ＥＬ１のうちの１つの発光制御線（例えば、第１発光制御線ＥＬ１ｉ）と、第２発光制御線ＥＬ２のうちの１つの発光制御線（例えば、第２発光制御線ＥＬ２ｉ）とに対応して、第１及び第２発光駆動部６００、７００は、第１周波数で、発光制御信号（例えば、第１及び第２発光制御信号）を第１及び第２発光制御線ＥＬ１ｉ、ＥＬ２ｉに供給することができる。従って、１フレーム期間内において、第１及び第２発光制御線ＥＬ１、ＥＬ２のそれぞれに供給される発光制御信号は、所定の周期毎に繰り返して供給されうる。
【0078】
データ駆動部８００は、タイミング制御部９００から第７駆動制御信号ＤＣＳ及び映像データＲＧＢを受信することができる。データ駆動部８００は、第７駆動制御信号ＤＣＳに対応して、データ線ＤＬにデータ信号を供給することができる。データ線ＤＬに供給されたデータ信号は、走査信号（例えば、第１走査信号）によって選択された画素ＰＸに供給されてもよい。そのために、データ駆動部８００は、走査信号と同期するように、データ線ＤＬにデータ信号を供給することができる。
【0079】
一実施例では、データ駆動部８００は、映像リフレッシュレートに対応して、１フレーム期間の間に、データ線ＤＬにデータ信号を供給することができる。例えば、データ駆動部８００は、第１走査線ＳＬ１に供給される走査信号と同期するようにデータ信号を供給することができる。
【0080】
【0081】
図２を参照すると、画素ＰＸは、発光素子ＬＤ、第１～第９トランジスタＴ１～Ｔ９、第１キャパシタＣ１、及び第２キャパシタＣ２を含んでもよい。
【0082】
発光素子ＬＤの第１電極（またはアノード）は、第７トランジスタＴ７を経由して、第１トランジスタＴ１の第２電極（例えば、ドレイン電極）（または第２ノードＮ２）に接続され、発光素子ＬＤの第２電極（またはカソード）は、第２電源ＶＳＳに接続されてもよい。
【0083】
第１トランジスタＴ１は、第６トランジスタＴ６を経由して第１電源ＶＤＤに接続され、第７トランジスタＴ７を経由して発光素子ＬＤの第１電極に接続されてもよい。第１トランジスタＴ１は、駆動電流を生成して発光素子ＬＤに提供することができる。第１トランジスタＴ１のゲート電極は、第１ノードＮ１に接続されてもよい。第１トランジスタＴ１は、画素ＰＸの駆動トランジスタとして機能することができる。第１トランジスタＴ１は、第１ノードＮ１に印加される電圧に対応して、第１電源ＶＤＤから発光素子ＬＤを経由して、第２電源ＶＳＳに流れる電流量を制御することができる。
【0084】
第１キャパシタＣ１は、第１トランジスタＴ１のゲート電極に対応する第１ノードＮ１と、第２トランジスタＴ２の第２電極（または第３ノードＮ３）との間に接続されてもよい。第１キャパシタＣ１は、第１ノードＮ１と第３ノードＮ３との電圧差に対応する電圧を貯蔵することができる。
【0085】
第２キャパシタＣ２は、第１電源ＶＤＤと第３ノードＮ３との間に接続されてもよい。第２キャパシタＣ２は、第１電源ＶＤＤと第３ノードＮ３との電圧差に対応する電圧を貯蔵することができる。第２キャパシタＣ２の一電極が、定電圧源である第１電源ＶＤＤに接続され、他電極が、第３ノードＮ３に接続されることによって、第２キャパシタＣ２は、表示走査期間に、第２トランジスタＴ２を介して、第３ノードＮ３に書き込まれたデータ信号（またはデータ電圧）を、データ信号が書き込まれない自己走査期間の間に保持することができる。即ち、第２キャパシタＣ２は、第３ノードＮ３の電圧を安定化させることができる。
【0086】
第２トランジスタＴ２は、データ線ＤＬｊと第３ノードＮ３との間に接続されてもよい。一実施例による第２トランジスタＴ２は、直列に接続された第２＿１トランジスタＴ２＿１及び第２＿２トランジスタＴ２＿２を含んでもよい。第２トランジスタＴ２は、走査信号を受信するゲート電極を含んでもよい。例えば、第２トランジスタＴ２のゲート電極は、第１走査線ＳＬ１ｉに接続されて、第１走査信号を受信することができる。第２トランジスタＴ２は、第１走査線ＳＬ１ｉに第１走査信号が供給されるときにターンオンされて、データ線ＤＬｊと第３ノードＮ３とを電気的に接続させることができる。これにより、データ信号（またはデータ電圧）を第３ノードＮ３に伝達することができる。
【0087】
第３トランジスタＴ３は、第１トランジスタＴ１のゲート電極に対応する第１ノードＮ１と第１トランジスタＴ１の第２電極（または第２ノードＮ２）との間に接続されてもよい。一実施例による第３トランジスタＴ３は直列に接続された第３＿１トランジスタＴ３＿１及び第３＿２トランジスタＴ３＿２を含んでもよい。第３トランジスタＴ３は走査信号を受信するゲート電極を含んでもよい。例えば、第３トランジスタＴ３のゲート電極は、第２走査線ＳＬ２ｉに接続されて、第２走査信号を受信することができる。第３トランジスタＴ３は、第２走査線ＳＬ２ｉに第２走査信号が供給されるときにターンオンされて、第１ノードＮ１と第２ノードＮ２とを電気的に接続させることができる。第３トランジスタＴ３のターンオンにより、第１トランジスタＴ１がダイオード接続形態を有することができる。第１トランジスタＴ１がダイオード接続形態を有する場合、第１トランジスタＴ１のしきい値電圧が補償されうる。
【0088】
第４トランジスタＴ４は、初期化電源Ｖｉｎｔと第１ノードＮ１との間に接続されてもよい。一実施例による第４トランジスタＴ４は直列に接続された第４＿１トランジスタＴ４＿１及び第４＿２トランジスタＴ４＿２を含んでもよい。第４トランジスタＴ４は、走査信号を受信するゲート電極を含んでもよい。例えば、第４トランジスタＴ４のゲート電極は、第３走査線ＳＬ３ｉに接続されて第３走査信号を受信することができる。第４トランジスタＴ４は、第３走査線ＳＬ３ｉに第３走査信号が供給されるときにターンオンされて、初期化電源Ｖｉｎｔと第１ノードＮ１とを電気的に接続させることができる。これにより、第１ノードＮ１に初期化電源Ｖｉｎｔの電圧が供給されうる。従って、第１ノードＮ１の電圧が、初期化電源Ｖｉｎｔの電圧に初期化されうる。
【0089】
第５トランジスタＴ５は、基準電源ＶＲＥＦと第３ノードＮ３との間に接続されてもよい。一実施例による第５トランジスタＴ５は、直列に接続された第５＿１トランジスタＴ５＿１及び第５＿２トランジスタＴ５＿２を含んでもよい。第５トランジスタＴ５は、走査信号を受信するゲート電極を含んでもよい。例えば、第５トランジスタＴ５のゲート電極は、第２走査線ＳＬ２ｉに接続されて、第２走査信号を受信することができる。第５トランジスタＴ５は、第２走査線ＳＬ２ｉに第２走査信号が供給されるときにターンオンされて、基準電源ＶＲＥＦと第３ノードＮ３とを電気的に接続させることができる。これにより、第３ノードＮ３に基準電源ＶＲＥＦの電圧が供給されうる。従って、第３ノードＮ３の電圧が、基準電源ＶＲＥＦの電圧に初期化されうる。
【0090】
一方、第３及び第５トランジスタＴ３、Ｔ５のゲート電極は、同じ走査線（即ち、第２走査線ＳＬ２ｉ）に接続されるため、同時にターンオフまたはターンオンされうる。
【0091】
第６トランジスタＴ６は、第１電源ＶＤＤと第１トランジスタＴ１の第１電極（または第５ノードＮ５）との間に接続されてもよい。第６トランジスタＴ６は発光制御信号を受信するゲート電極を含んでもよい。例えば、第６トランジスタＴ６のゲート電極は第１発光制御線ＥＬ１ｉに接続されて第１発光制御信号を受信することができる。第６トランジスタＴ６は、第１発光制御線ＥＬ１ｉに第１発光制御信号が供給されるときにターンオフされ、その他の場合はターンオンされるのであってもよい。ターンオン状態の第６トランジスタＴ６は、第１トランジスタＴ１の第１電極を第１電源ＶＤＤに接続することができる。
【0092】
第７トランジスタＴ７は、第１トランジスタＴ１の第２電極に対応する第２ノードＮ２と、発光素子ＬＤのアノード（または第４ノードＮ４）との間に接続されてもよい。第７トランジスタＴ７は、発光制御信号を受信するゲート電極を含んでもよい。例えば、第７トランジスタＴ７のゲート電極は、第２発光制御線ＥＬ２ｉに接続されて、第２発光制御信号を受信することができる。第７トランジスタＴ７は、第２発光制御線ＥＬ２ｉに第２発光制御信号が供給されるときにターンオフされ、その他の場合はターンオンされるのであってもよい。ターンオン状態の第７トランジスタＴ７は、第２ノードＮ２と第４ノードＮ４とを電気的に接続することができる。
【0093】
第６及び第７トランジスタＴ６、Ｔ７の両方がターンオンされる場合、発光素子ＬＤが第１ノードＮ１の電圧に対応する輝度で発光することができる。
【0094】
一実施例では、第６トランジスタＴ６がターンオンされ、第７トランジスタＴ７がターンオフされる場合、第１トランジスタＴ１のしきい値電圧の補償が行われうる。
【0095】
第８トランジスタＴ８は、発光素子ＬＤの第１電極（または第４ノードＮ４）と、アノード初期化電源Ｖａｉｎｔとの間に接続されてもよい。第８トランジスタＴ８は、走査信号を受信するゲート電極を含んでもよい。例えば、第８トランジスタＴ８のゲート電極は、第４走査線ＳＬ４ｉに接続されて、第４走査信号を受信することができる。第８トランジスタＴ８は、第４走査線ＳＬ４ｉに第４走査信号が供給されるときにターンオンされ、アノード初期化電源Ｖａｉｎｔと第４ノードＮ４とを電気的に接続させることができる。これにより、第４ノードＮ４（または発光素子ＬＤのアノード）の電圧が、アノード初期化電源Ｖａｉｎｔの電圧に初期化されうる。発光素子ＬＤのアノードに、アノード初期化電源Ｖａｉｎｔの電圧が供給されると、発光素子ＬＤの寄生キャパシタが放電されうる。寄生キャパシタに充電された残留電圧が放電（除去）されることによって、意図しない微小発光を防止することができる。従って、画素ＰＸの黒表現能力が向上しうる。一方、第１トランジスタＴ１のゲート電極（または第１ノードＮ１）の初期化動作と、発光素子ＬＤのアノード（または第４ノードＮ４）の初期化動作とを分離することにより、第１トランジスタＴ１のゲート電極（または第１ノードＮ１）の初期化動作時に、発光素子ＬＤの意図しない発光を防止することができる。
【0096】
第９トランジスタＴ９は、第１トランジスタＴ１の第１電極（または第５ノードＮ５）と、バイアス電源Ｖｂｓとの間に接続されてもよい。第９トランジスタＴ９は、走査信号を受信するゲート電極を含んでもよい。例えば、第９トランジスタＴ９のゲート電極は、第４走査線ＳＬ４ｉに接続されて、第４走査信号を受信することができる。第９トランジスタＴ９は、第４走査線ＳＬ４ｉに、第４走査信号が供給されるときにターンオンされて、第５ノードＮ５とバイアス電源Ｖｂｓとを電気的に接続させることができる。第９トランジスタＴ９を利用して、周期的に駆動トランジスタ（例えば、第１トランジスタＴ１）のソース電極に、一定の電圧でバイアスを印加することができる。従って、隣接する画素同士の間の階調差によるヒステリシス偏差が除去され、これによるゴーストが低減（除去）されうる。
【0097】
一方、図２では、第４トランジスタＴ４、第５トランジスタＴ５、及び第８トランジスタＴ８をＰ－ｔｙｐｅとして示しているが、これに限定されるものではなく、第３トランジスタＴ３、第５トランジスタＴ５及び第８トランジスタＴ８は、Ｎ－ｔｙｐｅとして形成されてもよい。
【0098】
【0099】
図２及び図３ａを参照すると、画素ＰＸは、表示走査期間ＤＳＰの間に、映像を表示するための信号の供給を受けることができる。表示走査期間ＤＳＰは、出力映像に実際に対応するデータ信号ＤＶｊが書き込まれる期間を含んでもよい。
【0100】
第１及び第２発光制御線ＥＬ１ｉ、ＥＬ２ｉにそれぞれ第１及び第２発光制御信号ＥＭ１ｉ、ＥＭ２ｉが供給され、第１～第４走査線ＳＬ１ｉ、ＳＬ２ｉ、ＳＬ３ｉ、ＳＬ４ｉにそれぞれ第１～第４走査信号ＧＷｉ、ＧＣｉ、ＧＩｉ、ＥＢｉが供給されてもよい。
【0101】
第１時点ｔ１において、第３走査信号ＧＩｉは、ゲートオフレベルからゲートオンレベルに遷移されてもよい。そのために、第４トランジスタＴ４がターンオンされうる。これにより、第１ノードＮ１（または第１トランジスタＴ１のゲート電極）に、初期化電源Ｖｉｎｔの電圧が供給されて、第１ノードＮ１が初期化電源Ｖｉｎｔの電圧に初期化されうる。
【0102】
また、第２走査信号ＧＣｉは、ゲートオフレベルからゲートオンレベルに遷移されてもよい。これにより、第３トランジスタＴ３がターンオンされうる。但し、第２発光制御信号ＥＭ２ｉはゲートオフレベルを保持することから、第７トランジスタＴ７はターンオフされるか、またはターンオフ状態を保持するため、第１ノードＮ１に供給された初期化電源Ｖｉｎｔの電圧が、第４ノードＮ４に供給されることが防止されて、発光素子ＬＤの意図しない発光を防止することができる。
【0103】
また、ゲートオンレベルの第２走査信号ＧＣｉにより、第５トランジスタＴ５がターンオンされうる。これにより、第３ノードＮ３に基準電源ＶＲＥＦの電圧が供給されて、第３ノードＮ３が基準電源ＶＲＥＦの電圧に初期化されうる。
【0104】
これにより、図３ｂに示す第１時点ｔ１から第２時点ｔ２までの第１期間Ｐ１ａの間、第１ノードＮ１に初期化電源Ｖｉｎｔの電圧が供給され、第３ノードＮ３に基準電源ＶＲＥＦの電圧が供給されうる。即ち、第１期間Ｐ１ａは、第１トランジスタＴ１のゲート電極（または第１ノードＮ１）及び第３ノードＮ３を初期化する初期化期間（または第１初期化期間）でありうる。
【0105】
第３時点ｔ３において、第１発光制御信号ＥＭ１ｉが、ゲートオフレベルからゲートオンレベルに遷移されてもよい。これにより、第６トランジスタＴ６はターンオンされ、第１トランジスタＴ１の第１電極（例えば、ソース電極）は第１電源ＶＤＤに接続されうる。
【0106】
また、第２走査信号ＧＣｉがゲートオンレベルを保持するため、第３トランジスタＴ３はターンオン状態を保持することができる。これにより、第１トランジスタＴ１は、ダイオード接続形態を有することができる。この場合、第１ノードＮ１には、第１電源ＶＤＤの電圧と第１トランジスタＴ１のしきい値電圧との差（または電圧差）に対応する電圧がサンプリングされうる。
【0107】
これにより、図３ｃに示す第３時点ｔ３から第４時点ｔ４までの第２期間Ｐ２ａの間、第１トランジスタＴ１がダイオード接続形態を有することにより、第１トランジスタＴ１のしきい値電圧が補償されうる。即ち、第２期間Ｐ２ａはしきい値電圧の補償期間でありうる。
【0108】
一方、第２期間Ｐ２ａにおいて、しきい値電圧の補償は、定電圧源である第１電源ＶＤＤの電圧によって行われうる。従って、画素行及び／またはフレームによって変化し得るデータ信号（データ電圧）ではない、固定電圧に基づいて、しきい値電圧の補償動作が行われうる。
【0109】
第４時点ｔ４において、第１発光制御信号ＥＭ１ｉは、ゲートオンレベルからゲートオフレベルに遷移されてもよい。これにより、第６トランジスタＴ６はターンオフされうる。
【0110】
第５時点ｔ５において、第２走査信号ＧＣｉは、ゲートオンレベルからゲートオフレベルに遷移されてもよい。これにより、第３及び第５トランジスタＴ３、Ｔ５はターンオフされうる。
【0111】
第６時点ｔ６において、第１走査信号ＧＷｉがゲートオフレベルからゲートオンレベルに遷移し、第２トランジスタＴ２がターンオンされうる。これにより、データ信号ＤＶｊが第３ノードＮ３に供給されうる。
【0112】
第１ノードＮ１は、第１キャパシタＣ１によって第３ノードＮ３と接続されるため、第１ノードＮ１には、第３ノードＮ３の電圧の変化量（即ち、「ＤＡＴＡ－ＶＲＥＦ」）が反映されうる。従って、第１ノードＮ１の電圧は、「ＶＤＤ－Ｖｔｈ＋（ＤＡＴＡ－ＶＲＥＦ）」に変化することができる。ここで、ＤＡＴＡはデータ信号ＤＶｊに対応する電圧、ＶＲＥＦは基準電源ＶＲＥＦの電圧、ＶＤＤは第１電源ＶＤＤの電圧、Ｖｔｈは第１トランジスタＴ１のしきい値電圧であってもよい。
【0113】
これにより、図３ｄに示す第６時点ｔ６から第７時点ｔ７までの第３期間Ｐ３ａの間、データ信号ＤＶｊが画素ＰＸに書き込まれうる。即ち、第３期間Ｐ３ａはデータ書き込み期間でありうる。
【0114】
一実施例では、第３期間Ｐ３ａの長さ、即ち、第１走査信号ＧＷｉの長さ（パルス幅）は、１水平周期１Ｈでありうる。但し、第１走査信号ＧＷｉの長さはこれに限定されず、例えば、第１走査信号ＧＷｉの長さは２水平周期２Ｈ以上であってもよい。
【0115】
第７時点ｔ７において、第１走査信号ＧＷｉは、ゲートオンレベルからゲートオフレベルに遷移されてもよい。これにより、第２トランジスタＴ２はターンオフされうる。
【0116】
第８時点ｔ８において、第４走査信号ＥＢｉは、ゲートオフレベルからゲートオンレベルに遷移されてもよい。これにより、第８トランジスタＴ８がターンオンされて、第４ノードＮ４にアノード初期化電源Ｖａｉｎｔの電圧が供給されうる。即ち、第４期間Ｐ４ａに、発光素子ＬＤのアノード初期化を行うことができる。
【0117】
また、第９トランジスタＴ９がターンオンされて、第５ノードＮ５（または第１トランジスタＴ１のソース電極）に、バイアス電源Ｖｂｓの電圧が供給されうる。従って、第１トランジスタＴ１の第１電極（またはソース電極）に、正の電圧を有するバイアス電源Ｖｂｓの電圧が供給されうる。
【0118】
これにより、図３ｅに示す第８時点ｔ８から第９時点ｔ９までの第４期間Ｐ４ａの間、第１トランジスタＴ１にオンバイアスが印加されうる。即ち、第４期間Ｐ４ａは、オンバイアス期間（または第１オンバイアス期間）でありうる。
【0119】
第９時点ｔ９において、第４走査信号ＥＢｉは、ゲートオンレベルからゲートオフレベルに遷移されてもよい。これにより、第８トランジスタＴ８及び第９トランジスタＴ９は、ターンオフされうる。
【0120】
第４期間Ｐ４ａにおいて、第１トランジスタＴ１にオンバイアスを印加することにより、第１トランジスタＴ１のヒステリシス特性（即ち、しきい値電圧シフト）が改善されうる。
【0121】
従って、図３ａ～図３ｆの動作による画素ＰＸ及び表示装置（図１の１０００）は、第１トランジスタＴ１のしきい値電圧のばらつきを除去するとともに、ヒステリシス特性を除去または改善することにより、映像不良（フリッカー、カラーゴースト、輝度低下など）が改善されうる。特に、第１トランジスタＴ１（または駆動トランジスタ）のソース電極に、一定の電圧でバイアスを印加して、駆動電流の方向とバイアスの方向を一致させることにより、ヒステリシス特性（しきい値電圧シフトの差）をより効果的に改善することができる。
【0122】
第１０時点ｔ１０において、第１及び第２発光制御信号ＥＭ１ｉ、ＥＭ２ｉは、ゲートオフレベルからゲートオンレベルに遷移されてもよい。これにより、第６及び第７トランジスタＴ６、Ｔ７はターンオンされることができるため、図３ｆに示す第１０時点ｔ１０以降の第５期間Ｐ５ａで、画素ＰＸが発光することができる。即ち、第５期間Ｐ５ａは、発光期間（または第１発光期間）でありうる。
【0123】
【0124】
図２、図３ａ、及び図４ａを参照すると、表示走査期間ＤＳＰに出力される映像の輝度を保持するために、自己走査期間ＳＳＰに、第１トランジスタＴ１の第１電極（例えば、ソース電極または第５ノードＮ５）にオンバイアス電圧が印加されてもよい。
【0125】
映像フレームレートに応じて、１フレームは、少なくとも１つの自己走査期間ＳＳＰを含んでもよい。自己走査期間ＳＳＰは、第６期間Ｐ２ｂのオンバイアス期間（または第２オンバイアス期間）、第７期間Ｐ４ｂのオンバイアス期間（または第３オンバイアス期間）、及び第８期間Ｐ５ｂの発光期間（または第２発光期間）を含んでもよい。
【0126】
一実施例では、自己走査期間ＳＳＰには、第２～第５トランジスタＴ２、Ｔ３、Ｔ４、Ｔ５に走査信号が供給されない。例えば、自己走査期間ＳＳＰにおいて、第１走査線ＳＬ１ｉ、第２走査線ＳＬ２ｉ、及び第３走査線ＳＬ３ｉにそれぞれ供給される第１走査信号ＧＷｉ、第２走査信号ＧＣｉ、及び第３走査信号Ｇｉｉは、ゲートオフレベル（またはハイレベル（Ｈ））を有することができる。これにより、自己走査期間ＳＳＰでは、第１トランジスタＴ１のゲート電極初期化期間（例えば、第１期間Ｐ１ａ）、しきい値電圧補償期間（例えば、第２期間Ｐ２ａ）及びデータ書き込み期間（例えば、第３期間Ｐ３ａ）を含まない。
【0127】
図４ｂに示す第１１時点ｔ１１から第１２時点ｔ１２までの第６期間Ｐ２ｂ（または第２オンバイアス期間）の間、ゲートオンレベルの第１発光制御信号ＥＭ１ｉが供給されるため、第６トランジスタＴ６は、ターンオンされるか、またはターンオン状態を保持することができる。これにより、高電圧の第１電源ＶＤＤの電圧が、第１トランジスタＴ１の第１電極（またはソース電極）に供給されることで、第１トランジスタＴ１は、オンバイアス状態を有することができる。
【0128】
図４ｃに示す第１３時点ｔ１３から第１４時点ｔ１４までの第７期間Ｐ４ｂ（または第３オンバイアス期間）の間、ゲートオンレベルの第４走査信号ＥＢｉが供給されるため、第９トランジスタＴ９は、ターンオンされるか、またはターンオン状態を保持することができる。第９トランジスタＴ９がターンオンされて、第５ノードＮ５（または第１トランジスタＴ１のソース電極）にバイアス電源Ｖｂｓの電圧が供給されうる。従って、第１トランジスタＴ１の第１電極（またはソース電極）に、正の電圧を有するバイアス電源Ｖｂｓの電圧が供給されうる。
【0129】
また、第８トランジスタＴ８がターンオンされうる。これにより、第４ノードＮ４（または発光素子ＬＤの第１電極）にアノード初期化電源Ｖａｉｎｔの電圧が供給されて、第４ノードＮ４がアノード初期化電源Ｖａｉｎｔの電圧に初期化されうる。
【0130】
図４ｄに示す第１５時点ｔ１５以降の第８期間Ｐ５ｂ（または第２発光期間）では、第１発光制御信号ＥＭ１ｉと第２発光制御信号ＥＭ２ｉの両方がゲートオンレベルを有するため、第６及び第７トランジスタＴ６、Ｔ７がターンオンされて、画素ＰＸが発光することができる。
【0131】
ここで、第４走査信号ＥＢｉと、第１及び第２発光制御信号ＥＭ１ｉ、ＥＭ２ｉは、映像リフレッシュレートに関わらず、第１周波数で供給されてもよい。従って、映像リフレッシュレートが変わる場合でも、発光素子ＬＤの初期化動作、オンバイアス期間（第４期間Ｐ４ａ、及び／または、第６期間Ｐ２ｂ、及び／または、第７期間Ｐ４ｂ）におけるオンバイアス印加は、常に周期的に行われうる。従って、様々な映像リフレッシュレート（特に低周波数駆動）に対応して、フリッカーが改善されうる。
【0132】
一方、自己走査期間ＳＳＰにおいて、データ駆動部（図１の８００）は画素ＰＸにデータ信号を供給しなくてもよい。従って、消費電力がさらに低減されうる。
【0133】
図５は、映像リフレッシュレートに応じた表示装置の駆動方法の一例を説明するための概念図である。
【0134】
【0135】
一実施例では、映像リフレッシュレートＲＲに応じて、第１走査信号ＧＷｉ及び第２走査信号ＧＣｉの出力周波数が変わってもよい。例えば、第１走査信号ＧＷｉ及び第２走査信号ＧＣｉは、映像リフレッシュレートＲＲと同じ周波数（第２周波数）で出力されてもよい。
【0136】
一実施例では、映像リフレッシュレートＲＲに関わらず、第３走査信号ＧＩｉ、第４走査信号ＥＢｉ、第１発光制御信号ＥＭ１ｉ、及び第２発光制御信号ＥＭ２ｉは、一定の周波数（第１周波数）で出力されてもよい。例えば、第３走査信号ＧＩｉ、第４走査信号ＥＢｉ、第１発光制御信号ＥＭ１ｉ、及び第２発光制御信号ＥＭ２ｉの出力周波数は、表示装置１０００の最大リフレッシュレートの２倍に設定されてもよい。一実施例では、表示走査期間ＤＳＰと自己走査期間ＳＳＰとは、長さが実質的に同じであってもよい。但し、１フレーム期間に含まれる自己走査期間ＳＳＰの数は、映像リフレッシュレートＲＲに応じて決まりうる。
【0137】
図５に示すように、表示装置１０００が１２０Ｈｚの映像リフレッシュレートＲＲで駆動される場合、１フレーム期間は、１つの表示走査期間ＤＳＰ及び１つの自己走査期間ＳＳＰを含むことができる。これにより、表示装置１０００が１２０Ｈｚの映像リフレッシュレートＲＲで駆動される場合、１フレーム期間の間、画素ＰＸのそれぞれは、発光及び非発光を交互に２回ずつ繰り返すことができる。
【0138】
また、表示装置１０００が８０Ｈｚの映像リフレッシュレートＲＲで駆動される場合、１フレーム期間は、１つの表示走査期間ＤＳＰと連続した２つの自己走査期間ＳＳＰを含むことができる。これにより、表示装置１０００が８０Ｈｚの映像リフレッシュレートＲＲで駆動される場合、１フレーム期間の間、画素ＰＸのそれぞれは、発光及び非発光を交互に３回繰り返すことができる。
【0139】
上記と類似する方式で、表示装置１０００は、１フレーム期間に含まれる自己走査期間ＳＳＰの数を調整することにより、６０Ｈｚ、４８Ｈｚ、３０Ｈｚ、２４Ｈｚ、１Ｈｚなどの駆動周波数で駆動されうる。言い換えると、表示装置１０００は、第１周波数の約数に該当する周波数で、様々な映像リフレッシュレートＲＲを支援することができる。
【0140】
また、駆動周波数が減少するほど自己走査期間ＳＳＰの数が増加することにより、画素ＰＸのそれぞれに含まれる第１トランジスタＴ１のそれぞれに、一定の大きさのオンバイアス及び／またはオフバイアスが、周期的に印加されうる。従って、低周波数駆動における輝度の減少、フリッカー（ちらつき）、ゴーストが改善されうる。
【0141】
図６ａは、図２に示す画素を基準として複数の画素を上部から見た概略的な平面図である。図６ｂは、図６ａの画素に含まれた半導体層の一例を示す平面図である。図６ｃは、図６ａの画素に含まれた第１導電層の一例を示す平面図である。図６ｄは、図６ａの画素に含まれた第２導電層の一例を示す平面図である。図６ｅは、図６ａの画素に含まれた第３導電層の一例を示す平面図である。図６ｆは、図６ａの画素に含まれた第４導電層の一例を示す平面図である。
【0142】
図１、図２、及び図６ａを参照すると、表示パネル１００は、第１１画素ＰＸ１１（または第１１画素領域ＰＸＡ１１）、第１２画素ＰＸ１２（または第１２画素領域ＰＸＡ１２）、及び第１３画素ＰＸ１３（または第１３画素領域ＰＸＡ１３）を含んでもよい。第１１画素ＰＸ１１、第１２画素ＰＸ１２、及び第１３画素ＰＸ１３は、１つの単位画素を構成してもよい。
【0143】
実施例によって、第１１～第１３画素ＰＸ１１～ＰＸ１３は互いに異なる色で発光することができる。例えば、第１１画素ＰＸ１１は赤色で発光する赤色画素であってもよく、第１２画素ＰＸ１２は緑色で発光する緑色画素であってもよく、第１３画素ＰＸ１３は青色で発光する青色画素であってもよい。但し、単位画素を構成する画素の色、種類、及び／または数などは、特に限定されず、例えば、それぞれの画素が発する光の色は多様に変わってもよい。実施例によって、第１１～第１３画素ＰＸ１１～ＰＸ１３は、互いに同じ色で発光しうる。例えば、第１１～第１３画素ＰＸ１１～ＰＸ１３は、青色で発光する青色画素であってもよい。
【0144】
第１１～第１３画素ＰＸ１１～ＰＸ１３（または第１１～第１３画素ＰＸ１１～ＰＸ１３の画素駆動回路）は、互いに実質的に同一であるか、または類似するため、以下では、第１１～第１３画素ＰＸ１１～ＰＸ１３を包括するようにして、第１１画素ＰＸ１１について説明する。
【0145】
第１１画素ＰＸ１１は、半導体層ＡＣＴ、第１導電層ＧＡＴ１、第２導電層ＧＡＴ２、第３導電層ＳＤ１、及び第４導電層ＳＤ２を含んでもよい。半導体層ＡＣＴ、第１導電層ＧＡＴ１、第２導電層ＧＡＴ２、第３導電層ＳＤ１、及び第４導電層ＳＤ２は、異なる工程により、異なる層に形成されてもよい。
【0146】
半導体層ＡＣＴは、第１～第９トランジスタＴ１～Ｔ９のチャネルを構成するアクティブ層であってもよい。半導体層ＡＣＴは、第１～第９トランジスタＴ１～Ｔ９のそれぞれの第１電極（例えば、ソース電極）及び第２電極（例えば、ドレイン電極）に接触するソース領域（または第１領域）及びドレイン領域（または第２領域）を含んでもよい。ソース領域とドレイン領域との間の領域は、チャネル領域であってもよい。半導体パターンのチャネル領域は、不純物でドープされない半導体パターンであって、真性半導体であってもよい。ソース領域及びドレイン領域は、不純物がドープされた半導体パターンであってもよい。
【0147】
【0148】
第１半導体パターングループＡＣＴ１は、第１ダミー部ＡＣＴ＿ＤＭ１及び第１幹部ＡＣＴ＿ＳＴ１を含んでもよい。第１ダミー部ＡＣＴ＿ＤＭ１、第１幹部ＡＣＴ＿ＳＴ１は、互いに接続されて、一体に構成されてもよい。
【0149】
第１ダミー部ＡＣＴ＿ＤＭ１は、第１方向ＤＲ１に延長し、第１１画素領域ＰＸＡ１１の一辺に隣接して位置することができる。第１ダミー部ＡＣＴ＿ＤＭ１は、第１１画素領域ＰＸＡ１１、第１２画素領域ＰＸＡ１２、及び第１３画素領域ＰＸＡ１３にて連続して延長するため、第１半導体パターングループＡＣＴ１は、表示パネル１００上で第１方向ＤＲ１に互いに接続されうる。
【0150】
第１幹部ＡＣＴ＿ＳＴ１は、第２半導体パターンＡＣＴ＿Ｔ２及び第５半導体パターンＡＣＴ＿Ｔ５を含んでもよい。第２半導体パターンＡＣＴ＿Ｔ２は第２トランジスタＴ２のチャネルを構成し、第５半導体パターンＡＣＴ＿Ｔ５は第５トランジスタＴ５のチャネルを構成することができる。一実施例では、第２トランジスタＴ２は第２＿１及び第２＿２トランジスタＴ２＿１、Ｔ２＿２を含み、第２半導体パターンＡＣＴ＿Ｔ２は、第２＿１及び第２＿２トランジスタＴ２＿１、Ｔ２＿２のチャネル領域、即ち、直列に接続された２つのチャネル領域を含んでもよい。同様に、第５トランジスタＴ５は第５＿１及び第５＿２トランジスタＴ５＿１、Ｔ５＿２を含み、第５半導体パターンＡＣＴ＿Ｔ５は、第５＿１及び第５＿２トランジスタＴ５＿１、Ｔ５＿２のチャネル領域、即ち、直列に接続された２つのチャネル領域を含んでもよい。第２半導体パターンＡＣＴ＿Ｔ２及び第５半導体パターンＡＣＴ＿Ｔ５のそれぞれは、デュアルゲートを形成するための屈曲部を含んでもよい。
【0151】
第２半導体パターングループＡＣＴ２は、第２ダミー部ＡＣＴ＿ＤＭ２及び第２幹部ＡＣＴ＿ＳＴ２を含んでもよい。第２ダミー部ＡＣＴ＿ＤＭ２、第２幹部ＡＣＴ＿ＳＴ２は、互いに接続されて、一体に構成されてもよい。
【0152】
第２ダミー部ＡＣＴ＿ＤＭ２は、第１方向ＤＲ１に延長し、第１１画素領域ＰＸＡ１１の他辺に隣接して位置することができる。第２ダミー部ＡＣＴ＿ＤＭ２は、第１１画素領域ＰＸＡ１１、第１２画素領域ＰＸＡ１２、及び第１３画素領域ＰＸＡ１３にて連続して延長するため、第２半導体パターングループＡＣＴ２は、表示パネル１００上で第１方向ＤＲ１に互いに接続されうる。
【0153】
第２幹部ＡＣＴ＿ＳＴ２は、第１枝部ＡＣＴ＿ＢＲ１及び第２枝部ＡＣＴ＿ＢＲ２を含んでもよい。第２幹部ＡＣＴ＿ＳＴ２は、反時計回りに沿って、第８半導体パターンＡＣＴ＿Ｔ８、第７半導体パターンＡＣＴ＿Ｔ７、第１半導体パターンＡＣＴ＿Ｔ１、及び第９半導体パターンＡＣＴ＿Ｔ９を備えることができる。第８半導体パターンＡＣＴ＿Ｔ８は第８トランジスタＴ８のチャネルを構成し、第７半導体パターンＡＣＴ＿Ｔ７は第７トランジスタＴ７のチャネルを構成し、第１半導体パターンＡＣＴ＿Ｔ１は第１トランジスタＴ１のチャネルを構成し、第９半導体パターンＡＣＴ＿Ｔ９は第９トランジスタＴ９のチャネルを構成することができる。
【0154】
一実施例によると、第１半導体パターンＡＣＴ＿Ｔ１は、チャネル容量を向上させるための屈曲部を含んでもよい。
【0155】
一実施例によると、第１枝部ＡＣＴ＿ＢＲ１は、第１半導体パターンＡＣＴ＿Ｔ１と第７半導体パターンＡＣＴ＿Ｔ７との間で分岐して形成されうる。第１枝部ＡＣＴ＿ＢＲ１は第３半導体パターンＡＣＴ＿Ｔ３及び第４半導体パターンＡＣＴ＿Ｔ４を備えることができる。
【0156】
第３半導体パターンＡＣＴ＿Ｔ３は第３トランジスタＴ３のチャネルを構成し、第４半導体パターンＡＣＴ＿Ｔ４は第４トランジスタＴ４のチャネルを構成することができる。一実施例では、第３トランジスタＴ３は第３＿１及び第３＿２トランジスタＴ３＿１、Ｔ３＿２を含み、第３半導体パターンＡＣＴ＿Ｔ３は第３＿１及び第３＿２トランジスタＴ３＿１、Ｔ３＿２のチャネル領域、即ち、直列に接続された２つのチャネル領域を含んでもよい。同様に、第４トランジスタＴ４は第４＿１及び第４＿２トランジスタＴ４＿１、Ｔ４＿２を含み、第４半導体パターンＡＣＴ＿Ｔ４は第４＿１及び第４＿２トランジスタＴ４＿１、Ｔ４＿２のチャネル領域、即ち、直列に接続された２つのチャネル領域を含んでもよい。第３半導体パターンＡＣＴ＿Ｔ３及び第４半導体パターンＡＣＴ＿Ｔ４のそれぞれは、デュアルゲートを形成するための屈曲部を含んでもよい。
【0157】
第２枝部ＡＣＴ＿ＢＲ２は、第１半導体パターンＡＣＴ＿Ｔ１と第９半導体パターンＡＣＴ＿Ｔ９との間で分岐して形成されうる。第２枝部ＡＣＴ＿ＢＲ２は、第６半導体パターンＡＣＴ＿Ｔ６を備えることができる。第６半導体パターンＡＣＴ＿Ｔ６は、第６トランジスタＴ６のチャネルを構成することができる。
【0158】
第１半導体パターングループ及び第２半導体パターングループについても、図６ａ～図６ｃを参照すると、第１導電層ＧＡＴ１は、第１１キャパシタ電極Ｃ１＿Ｅ１、第２１キャパシタ電極Ｃ２＿Ｅ１、第２～第９トランジスタＴ２～Ｔ９のゲートパターンＴ２＿ＧＥ、Ｔ３＿ＧＥ、Ｔ４＿ＧＥ、Ｔ５＿ＧＥ、Ｔ６＿ＧＥ、Ｔ７＿ＧＥ、Ｔ８＿ＧＥ、びＴ９＿ＧＥを含んでもよい。
【0159】
第１１キャパシタ電極Ｃ１＿Ｅ１は、特定の面積を有し、概略、第１１画素領域ＰＸＡ１１の中央に位置し、第１半導体パターンＡＣＴ＿Ｔ１と重畳するのでありうる。第１１キャパシタ電極Ｃ１＿Ｅ１は、第１トランジスタＴ１のゲート電極を構成することができる。
【0160】
第２１キャパシタ電極Ｃ２＿Ｅ１は、特定の面積を有し、第１１キャパシタ電極Ｃ１＿Ｅ１の上側に位置することができる。
【0161】
第２トランジスタＴ２のゲートパターンＴ２＿ＧＥは、第１方向ＤＲ１に延長し、第２半導体パターンＡＣＴ＿Ｔ２の屈曲部に形成されたチャネル領域と重畳して第２＿１及び第２＿２トランジスタＴ２＿１、Ｔ２＿２のゲート電極をそれぞれ構成することができる。
【0162】
第３トランジスタＴ３のゲートパターンＴ３＿ＧＥは、第１方向ＤＲ１に延長し、第２方向ＤＲ２に分岐され、第３半導体パターンＡＣＴ＿Ｔ３の屈曲部に形成されたチャネル領域と重畳して、第３＿１及び第３＿２トランジスタＴ３＿１、Ｔ３＿２のゲート電極をそれぞれ構成することができる。
【0163】
第４トランジスタＴ４のゲートパターンＴ４＿ＧＥは、第１方向ＤＲ１に延長し、第２方向ＤＲ２に分岐され、第４半導体パターンＡＣＴ＿Ｔ４の屈曲部に形成されたチャネル領域と重畳して、第４＿１及び第４＿２トランジスタＴ４＿１、Ｔ４＿２のゲート電極をそれぞれ構成することができる。
【0164】
第５トランジスタＴ５のゲートパターンＴ５＿ＧＥは、第１方向ＤＲ１に延長し、第５半導体パターンＡＣＴ＿Ｔ５の屈曲部に形成されたチャネル領域と重畳して、第５＿１及び第５＿２トランジスタＴ５＿１、Ｔ５＿２のゲート電極をそれぞれ構成することができる。
【0165】
第６トランジスタＴ６のゲートパターンＴ６＿ＧＥは、第１方向ＤＲ１に延長し、第６半導体パターンＡＣＴ＿Ｔ６に形成されたチャネル領域と重畳して、第６トランジスタＴ６のゲート電極を構成することができる。
【0166】
第７トランジスタＴ７のゲートパターンＴ７＿ＧＥは、第１方向ＤＲ１に延長し、第７半導体パターンＡＣＴ＿Ｔ７に形成されたチャネル領域と重畳して、第７トランジスタＴ７のゲート電極を構成することができる。
【0167】
第８トランジスタＴ８のゲートパターンＴ８＿ＧＥと第９トランジスタＴ９のゲートパターンＴ９＿ＧＥは、一体に形成され、第１方向ＤＲ１に延長することができる。第８トランジスタＴ８のゲートパターンＴ８＿ＧＥは、第８半導体パターンＡＣＴ＿Ｔ８に形成されたチャネル領域と重畳して、第８トランジスタＴ８のゲート電極を構成するのであって、第９トランジスタＴ９のゲートパターンＴ９＿ＧＥは、第９半導体パターンＡＣＴ＿Ｔ９に形成されたチャネル領域と重畳して、第９トランジスタＴ９のゲート電極を構成することができる。
【0168】
第１導電層ＧＡＴ１は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、銀（Ａｇ）、マグネシウム（Ｍｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、銅（Ｃｕ）から選択された１つ以上の金属を含んでもよい。第１導電層ＧＡＴ１は、単一膜または多層膜の構造であってもよく、例えば、第１導電層ＧＡＴ１は、モリブデン（Ｍｏ）を含む単一膜構造であってもよい。
【0169】
【0170】
第１＿１電源線ＶＬ＿ＶＤＤは、第１方向ＤＲ１に延長し、第２１キャパシタ電極Ｃ２＿Ｅ１と重畳し、第２１キャパシタ電極Ｃ２＿Ｅ１と共に第２キャパシタＣ２（図２参照）を構成することができる。第１＿１電源線ＶＬ＿ＶＤＤの面積は、第２１キャパシタ電極Ｃ２＿Ｅ１の面積より大きく、第２１キャパシタ電極Ｃ２＿Ｅ１をカバーすることができる。一方、第１＿１電源線ＶＬ＿ＶＤＤは、第３導電層ＳＤ１で形成された第２ブリッジパターンＢＲＰ２と、第１導電層ＧＡＴ１で形成された第２１キャパシタ電極Ｃ２＿Ｅ１とを接続させるための、第１開口部ＯＰ１を含んでもよい。
【0171】
第１２キャパシタ電極Ｃ１＿Ｅ２は、第１１キャパシタ電極Ｃ１＿Ｅ１と重畳し、第１１キャパシタ電極Ｃ１＿Ｅ１と共に第１キャパシタＣ１（図２参照）を構成することができる。第１２キャパシタ電極Ｃ１＿Ｅ２の面積は、第１１キャパシタ電極Ｃ１＿Ｅ１の面積より大きく、第１１キャパシタ電極Ｃ１＿Ｅ１をカバーすることができる。一方、第１２キャパシタ電極Ｃ１＿Ｅ２は、第３導電層ＳＤ１で形成された第４ブリッジパターンＢＲＰ４と、第１導電層ＧＡＴ１で形成された第１１キャパシタ電極Ｃ１＿Ｅ１とを接続させるための、第２開口部ＯＰ２を含んでもよい。
【0172】
第２導電層ＧＡＴ２は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、銀（Ａｇ）、マグネシウム（Ｍｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、銅（Ｃｕ）から選択された１つ以上の金属を含んでもよい。第２導電層ＧＡＴ２は、単一膜または多層膜の構造であってもよく、例えば、第２導電層ＧＡＴ２は、モリブデン（Ｍｏ）を含む単一膜構造であってもよい。
【0173】
図６ａ～図６ｅを参照すると、第３導電層ＳＤ１は第１～第４走査線ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４と、第１及び第２発光制御線ＥＬ１、ＥＬ２と、第３＿１電源線ＶＬ＿ＲＥＦと、第４電源線ＶＬ＿ｉｎｔと、第５電源線ＶＬ＿ａｉｎｔと、第６電源線ＶＬ＿ｂｓと、第１～第５ブリッジパターンＢＲＰ１～ＢＲＰ５と、を含んでもよい。
【0174】
第１走査線ＳＬ１は、第１方向ＤＲ１に延長することができる。第１走査線ＳＬ１は、第２トランジスタＴ２のゲートパターンＴ２＿ＧＥとコンタクトホールとを介して接続されてもよい。
【0175】
第２走査線ＳＬ２は、第１方向ＤＲ１に延長することができる。第２走査線ＳＬ２は、第３トランジスタＴ３のゲートパターンＴ３＿ＧＥとコンタクトホールを介して接続され、第５トランジスタＴ５のゲートパターンＴ５＿ＧＥとコンタクトホールを介して接続されてもよい。
【0176】
第３走査線ＳＬ３は、第１方向ＤＲ１に延長することができる。第３走査線ＳＬ３は、第４トランジスタＴ４のゲートパターンＴ４＿ＧＥとコンタクトホールを介して接続されてもよい。
【0177】
第４走査線ＳＬ４は、第１方向ＤＲ１に延長することができる。第４走査線ＳＬ４は、一体に形成された第８及び第９トランジスタＴ８、Ｔ９のゲートパターンＴ８＿ＧＥ、Ｔ９＿ＧＥとコンタクトホールを介して接続されてもよい。
【0178】
第１発光制御線ＥＬ１は、第１方向ＤＲ１に延長することができる。第１発光制御線ＥＬ１は、第６トランジスタＴ６のゲートパターンＴ６＿ＧＥとコンタクトホールを介して接続されてもよい。
【0179】
第２発光制御線ＥＬ２は、第１方向ＤＲ１に延長することができる。第２発光制御線ＥＬ２は、第７トランジスタＴ７のゲートパターンＴ７＿ＧＥとコンタクトホールを介して接続されてもよい。
【0180】
第３＿１電源線ＶＬ＿ＲＥＦは、第１方向ＤＲ１に延長することができる。第３＿１電源線ＶＬ＿ＲＥＦは、第５トランジスタＴ５の一電極とコンタクトホールを介して接続されてもよい。
【0181】
第４電源線ＶＬ＿ｉｎｔは、第１方向ＤＲ１に延長することができる。第４電源線ＶＬ＿ｉｎｔは、第４トランジスタＴ４の一電極とコンタクトホールを介して接続されてもよい。
【0182】
第５電源線ＶＬ＿ａｉｎｔは、第１方向ＤＲ１に延長することができる。第５電源線ＶＬ＿ａｉｎｔは、第８トランジスタＴ８の一電極とコンタクトホールを介して接続されてもよい。
【0183】
第６電源線ＶＬ＿ｂｓは、第１方向ＤＲ１に延長することができる。第６電源線ＶＬ＿ｂｓは第９トランジスタＴ９の一電極とコンタクトホールを介して接続されてもよい。
【0184】
第１ブリッジパターンＢＲＰ１は、第２トランジスタＴ２の一電極と重畳し、コンタクトホールを介して第２トランジスタＴ２の一電極と接続されうる。また、第１ブリッジパターンＢＲＰ１は、コンタクトホールを介して第４導電層ＳＤ２で形成されたデータ線ＤＬと接続されうる。即ち、第１ブリッジパターンＢＲＰは、第２トランジスタＴ２の一電極とデータ線ＤＬを接続させることができる。
【0185】
第２ブリッジパターンＢＲＰ２は、第２方向ＤＲ２に延長し、第１半導体パターングループＡＣＴ１の一部、第１２キャパシタ電極Ｃ１＿Ｅ２、及び、第２１キャパシタ電極Ｃ２＿Ｅ１と、それぞれ重畳することができる。第２ブリッジパターンＢＲＰ２は、コンタクトホールを介して第１半導体パターングループＡＣＴ１の一部と接続され、第２トランジスタＴ２の一電極及び第５トランジスタＴ５の一電極とそれぞれ接続されうる。また、第２ブリッジパターンＢＲＰ２は、コンタクトホールを介して第１２キャパシタ電極Ｃ１＿Ｅ２に接続されてもよい。また、第２ブリッジパターンＢＲＰ２は、第１＿１電源線ＶＬ＿ＶＤＤに形成された第１開口部ＯＰ１によって露出された、第２１キャパシタ電極Ｃ２＿Ｅ１に接続されうる。即ち、第２ブリッジパターンＢＲＰ２は、図２の第３ノードＮ３を構成することができる。
【0186】
第３ブリッジパターンＢＲＰ３は、第１＿１電源線ＶＬ＿ＶＤＤ及び第６トランジスタＴ６の一電極とそれぞれ重畳することができる。第３ブリッジパターンＢＲＰ３は、コンタクトホールを介して第１＿１電源線ＶＬ＿ＶＤＤと、第６トランジスタＴ６の一電極と、それぞれ重畳するのでありうる。
【0187】
一方、第３ブリッジパターンＢＲＰ３は「Ｈ」状であってもよい。即ち、第３ブリッジパターンＢＲＰ３は、第１方向ＤＲ１に延長する１つの横部ＢＲＰ３＿１と、横部ＢＲＰ３＿１の両端に配置されて第２方向ＤＲ２に延長する第１縦部ＢＲＰ３＿２及び第２縦部ＢＲＰ３＿３と、を含んでもよい。ここで、横部ＢＲＰ３＿１は、第１２キャパシタ電極Ｃ１＿Ｅ２と第３方向ＤＲ３に重畳するように配置されてもよい。第１及び第２縦部ＢＲＰ３＿２、ＢＲＰ３＿３のそれぞれは、平面上にて、第１２キャパシタ電極Ｃ１＿Ｅ２から、予め設定された間隔だけ離隔されてもよい。
【0188】
第４ブリッジパターンＢＲＰ４は第１トランジスタＴ１の一電極（または第１１キャパシタ電極Ｃ１＿Ｅ１）及び第３トランジスタＴ３の一電極を接続させることができる。第４ブリッジパターンＢＲＰ４は第１２キャパシタ電極Ｃ１＿Ｅ２に形成された第２開口部ＯＰ２によって露出された第１１キャパシタ電極Ｃ１＿Ｅ１に接続されうる。また、第４ブリッジパターンＢＲＰ４は、コンタクトホールを介して第３半導体パターンＡＣＴ＿Ｔ３の一領域と接続されてもよい。
【0189】
第５ブリッジパターンＢＲＰ５は、第７トランジスタＴ７の一電極及び発光素子ＬＤのアノードを接続させることができる。
【0190】
【0191】
第６ブリッジパターンＢＲＰ６は、第５ブリッジパターンＢＲＰ５と重畳し、コンタクトホールを介して第５ブリッジパターンＢＲＰ５と接続されうる。第６ブリッジパターンＢＲＰ６は、第５ブリッジパターンＢＲＰ５を介して第７トランジスタＴ７の一電極に接続されうる。また、第６ブリッジパターンＢＲＰ６はコンタクトホールを介して発光素子ＬＤのアノードに接続されてもよい。即ち、第６ブリッジパターンＢＲＰ６は、第５ブリッジパターンＢＲＰ５と共に、第７トランジスタＴ７の一電極を発光素子ＬＤのアノードに接続させることができる。
【0192】
データ線ＤＬは、第２方向ＤＲ２に延長し、第１１画素領域ＰＸＡ１１の第１方向ＤＲ１の左側に位置し、第１ブリッジパターンＢＲＰ１と重畳するのでありうる。データ線ＤＬは、コンタクトホールを介して第１ブリッジパターンＢＲＰ１と接続し、第１ブリッジパターンＢＲＰ１を介して第２トランジスタＴ２の一電極に接続されうる。
【0193】
第３電源線ＶＲＥＦＬは、第２方向ＤＲ２に延長し、第１１画素領域ＰＸＡ１１の第１方向ＤＲ１の右側に位置し、第３＿１電源線ＶＬ＿ＲＥＦと重畳するのでありうる。第３電源線ＶＲＥＦＬは、コンタクトホールを介して第３＿１電源線ＶＬ＿ＲＥＦと接続し、コンタクトホールを介して第５トランジスタＴ２の一電極に接続されうる。
【0194】
第１電源線ＶＤＤＬは、第２方向ＤＲ２に延長し、データ線ＤＬと第３電源線ＶＲＥＦＬとの間に位置することができる。第１電源線ＶＤＤＬは第３ブリッジパターンＢＲＰ３（または第１縦部ＢＲＰ３＿２の上側）とコンタクトホールを介して接続されうる。
【0195】
このように、第１電源線ＶＤＤＬは第２方向ＤＲ２に延長し、第１電源線ＶＤＤＬと第３ブリッジパターンＢＲＰ３及びコンタクトホールを介して接続された第１＿１電源線ＶＬ＿ＶＤＤは、第１方向ＤＲ１に延長してメッシュ構造を有することができる。また、第３電源線ＶＲＥＦＬは第２方向ＤＲ２に延長し、第３電源線ＶＲＥＦＬとコンタクトホールを介して接続された第３＿１電源線ＶＬ＿ＲＥＦは、第１方向ＤＲ１に延長してメッシュ構造を有することができる。これにより、ＩＲドロップが減少し、表示パネル１００のムラの散布が減少しうる。
【0196】
第３導電層ＳＤ１及び第４導電層ＳＤ２は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、銀（Ａｇ）、マグネシウム（Ｍｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、銅（Ｃｕ）から選択された１つ以上の金属を含んでもよい。第３導電層ＳＤ１及び第４導電層ＳＤ２は、単一膜または多層膜の構造であってもよく、例えば、第３導電層ＳＤ１及び第４導電層ＳＤ２は、Ｔｉ／ＡＬ／Ｔｉの多層膜構造であってもよい。
【0197】
図７は、一実施例による図６ａの第１トランジスタ、第３トランジスタ、及び第７トランジスタ領域の積層構造を説明するための部分断面図である。図８は、リーク電流の特性と駆動範囲とがトレードオフ関係であることを示すグラフである。
【0198】
図２、図６ａ、及び図７を参照すると、第１１～第１３画素ＰＸ１１～ＰＸ１３は、互いに実質的に同一であるか、または類似するため、以下では、第１１～第１３画素ＰＸ１１～ＰＸ１３を包括するようにして、第１１画素ＰＸ１１を基準として説明する。
【0199】
まず、発光素子ＬＤと電気的に接続された第７トランジスタＴ７領域を通じて、画素ＰＸの一般的な積層構造について説明し、第１トランジスタＴ１領域及び第３トランジスタＴ３領域を通じて、バッファ層ＢＦＬが領域ごとに異なって形成された構造及び必要性について説明する。
【0200】
ベース層ＳＵＢ（または基板）上に、画素回路層ＰＣＬ、表示素子層ＤＰＬ、及び薄膜封止層ＴＦＥが順に配置されてもよい。
【0201】
画素回路層ＰＣＬは、バリア層ＢＲＬ、バッファ層ＢＦＬ、半導体層ＡＣＴ、第１絶縁層ＧＩ１（または第１ゲート絶縁層）、第１導電層ＧＡＴ１、第２絶縁層ＧＩ２（または第２ゲート絶縁層）、第２導電層ＧＡＴ２、第３絶縁層ＩＬＤ（または層間絶縁層）、第３導電層ＳＤ１、第１有機層ＶＩＡ１（または第１ビア層、第４絶縁層）、第４導電層ＳＤ２、及び第２有機層ＶＩＡ２（または第２ビア層、第５絶縁層）を含んでもよい。
【0202】
バリア層ＢＲＬ、バッファ層ＢＦＬ、半導体層ＡＣＴ、第１絶縁層ＧＩ１、第１導電層ＧＡＴ１、第２絶縁層ＧＩ２、第２導電層ＧＡＴ２、第３絶縁層ＩＬＤ、第３導電層ＳＤ１、第１有機層ＶＩＡ１、第４導電層ＳＤ２、及び第２有機層ＶＩＡ２は、ベース層ＳＵＢ上に順に積層されてもよい。半導体層ＡＣＴ、第１導電層ＧＡＴ１、第２導電層ＧＡＴ２、第３導電層ＳＤ１、及び第４導電層ＳＤ２は、図６ａを参照して説明したため、重複する説明は省略する。
【0203】
ベース層ＳＵＢは、ガラス、樹脂（ｒｅｓｉｎ）などの絶縁性材料からなるのであってもよい。また、ベース層ＳＵＢは、曲げたり折り畳むことができるように可撓性（ｆｌｅｘｉｂｉｌｉｔｙ）を有する材料からなってもよく、単層構造または多層構造であってもよい。例えば、可撓性を有する材料としては、ポリスチレン（ｐｏｌｙｓｔｙｒｅｎｅ）、ポリビニルアルコール（ｐｏｌｙｖｉｎｙｌ ａｌｃｏｈｏｌ）、ポリメチルメタクリレート（Ｐｏｌｙｍｅｔｈｙｌ ｍｅｔｈａｃｒｙｌａｔｅ）、ポリエーテルスルホン（ｐｏｌｙｅｔｈｅｒｓｕｌｆｏｎｅ）、ポリアクリレート（ｐｏｌｙａｃｒｙｌａｔｅ）、ポリエーテルイミド（ｐｏｌｙｅｔｈｅｒｉｍｉｄｅ）、ポリエチレンナフタレート（ｐｏｌｙｅｔｈｙｌｅｎｅ ｎａｐｈｔｈａｌａｔｅ）、ポリエチレンテレフタレート（ｐｏｌｙｅｔｈｙｌｅｎｅ ｔｅｒｅｐｈｔｈａｌａｔｅ）、ポリフェニレンスルフィド（ｐｏｌｙｐｈｅｎｙｌｅｎｅ ｓｕｌｆｉｄｅ）、ポリアリレート（ｐｏｌｙａｒｙｌａｔｅ）、ポリイミド（ｐｏｌｙｉｍｉｄｅ）、ポリカーボネート（ｐｏｌｙｃａｒｂｏｎａｔｅ）、トリアセテートセルロース（ｔｒｉａｃｅｔａｔｅ ｃｅｌｌｕｌｏｓｅ）、セルロースアセテートプロピオネート（ｃｅｌｌｕｌｏｓｅ ａｃｅｔａｔｅ ｐｒｏｐｉｏｎａｔｅ）のうち少なくとも１つを含んでもよい。但し、ベース層ＳＵＢを構成する材料は、上述の実施例に限定されるものではない。
【0204】
バリア層ＢＲＬは、ベース層ＳＵＢの全面上に配置されてもよい。バリア層ＢＲＬは、外部から水分や酸素などの不要な成分が発光素子に流入するのを遮断することができる。例えば、バリア層ＢＲＬは、シリコン酸化物（ＳｉＯｘ）からなってもよい。また、バリア層ＢＲＬの厚さは約５，０００Åであってもよい。
【0205】
バッファ層ＢＦＬは、バリア層ＢＲＬの全体面上に配置されてもよい。バッファ層ＢＦＬは不純物イオンの拡散を防止し、水分や外気の浸透を防止することができる。バッファ層ＢＦＬは、無機材料を含む無機絶縁膜であってもよい。例えば、バッファ層ＢＦＬは、シリコン窒化物（ＳｉＮｘ）からなる第１バッファ層ＢＦＬ１と、シリコン酸化物（ＳｉＯｘ）からなる第２バッファ層ＢＦＬ２と、を含んでもよい。バッファ層ＢＦＬは、単一膜として提供されうるが、少なくとも二重膜以上の多重膜として提供されてもよい。一実施例によると、バッファ層ＢＦＬ上に形成されるトランジスタの機能に対応して、良好な駆動範囲ＤＲ ｒａｎｇｅの特性が求められるトランジスタ（例えば、第１トランジスタＴ１）の領域は、第２バッファ層ＢＦＬ２のみを含み、良好なリーク電流特性が求められるトランジスタ（例えば、第３トランジスタＴ３）の領域は、第１バッファ層ＢＦＬ１と第２バッファ層ＢＦＬ２の両方を含むのであってもよい。以下、図８を参照して詳細に後述する。
【0206】
半導体層ＡＣＴは、バッファ層ＢＦＬ（または第２バッファ層ＢＦＬ２）上に配置されてもよい。半導体層ＡＣＴは、バッファ層ＢＦＬと第１絶縁層ＧＩ１との間に配置されてもよい。半導体層ＡＣＴは、第７トランジスタＴ７を構成する第７半導体パターンＡＣＴ＿Ｔ７を含んでもよい。第７半導体パターンＡＣＴ＿Ｔ７は、第１トランジスタ電極ＥＴ７１に接触する第１領域と、第２トランジスタ電極ＥＴ７２に接触する第２領域と、第１及び第２領域との間に位置するチャネル領域と、を含んでもよい。第７トランジスタＴ７の第７半導体パターンＡＣＴ＿Ｔ７は、ポリシリコンからなる半導体パターンであってもよい。チャネル領域は、例えば、不純物がドープされていない半導体パターンであって、真性半導体であってもよい。第１領域と第２領域は、不純物がドープされた半導体パターンであってもよい。
【0207】
第１絶縁層ＧＩ１は、半導体層ＡＣＴ上に配置されてもよい。第１絶縁層ＧＩ１は、無機材料を含む無機絶縁膜であってもよい。例えば、第１絶縁層ＧＩ１は、バッファ層ＢＦＬと同じ物質を含むか、またはバッファ層ＢＦＬの構成物質として例示された物質から選択された１つ以上の物質を含んでもよい。実施例によって、第１絶縁層ＧＩ１は、有機材料を含む有機絶縁膜からなるのであってもよい。第１絶縁層ＧＩ１は、単一膜として提供されてもよいが、少なくとも二重膜以上の多重膜でとして提供されてもよい。
【0208】
第１導電層ＧＡＴ１は、第１絶縁層ＧＩ１上に配置されてもよい。図６ａを参照して説明したように、第１導電層ＧＡＴ１は、第７トランジスタＴ７のゲートパターンＴ７＿ＧＥを含んでもよい。
【0209】
第２絶縁層ＧＩ２は、第１絶縁層ＧＩ１及び第１導電層ＧＡＴ１上に配置されてもよい。第２絶縁層ＧＩ２は、概略、ベース層ＳＵＢの全面にわたって配置されてもよい。第２絶縁層ＧＩ２は、第１絶縁層ＧＩ１と同じ物質を含むか、または第１絶縁層ＧＩ１の構成物質として例示された物質から選択された１つ以上の物質を含んでもよい。
【0210】
第２導電層ＧＡＴ２は、第２絶縁層ＧＩ２上に配置されてもよい。図６ａを参照して説明したように、第２導電層ＧＡＴ２は、第１＿１電源線ＶＬ＿ＶＤＤを含んでもよい。第３絶縁層ＩＬＤは、第２絶縁層ＧＩ２及び第２導電層ＧＡＴ２上に配置されてもよい。第３絶縁層ＩＬＤは、大体ベース層ＳＵＢの全面にわたって配置されてもよい。例えば、第３絶縁層ＩＬＤは、バッファ層ＢＦＬと同じ物質を含むか、またはバッファ層ＢＦＬの構成物質として例示された物質から選択された１つ以上の物質を含んでもよい。第３絶縁層ＩＬＤ、は単一膜、または異なる物質の積層膜からなる多層膜であってもよい。
【0211】
第３導電層ＳＤ１は、第３絶縁層ＩＬＤ上に配置されてもよい。図６ａを参照して説明したように、第５ブリッジパターンＢＲＰ５及び第５電源線ＶＬ＿ａｉｎｔを含んでもよい。
【0212】
第５電源線ＶＬ＿ａｉｎｔは、第７半導体パターンＡＣＴ＿Ｔ７の一領域と重畳し、第１絶縁層ＧＩ１、第２絶縁層ＧＩ２、及び第３絶縁層ＩＬＤを貫通するコンタクトホールを介して第７半導体パターンＡＣＴ＿Ｔ７の一領域と接続し、第７トランジスタＴ７の第１トランジスタ電極ＥＴ７１を構成することができる。
【0213】
第５ブリッジパターンＢＲＰ５は、第７半導体パターンＡＣＴ＿Ｔ７の他の領域と重畳し、第１絶縁層ＧＩ１、第２絶縁層ＧＩ２、及び第３絶縁層ＩＬＤを貫通するコンタクトホールを介して、第７半導体パターンＡＣＴ＿Ｔ７の他の領域と接続し、第７トランジスタＴ７の第２トランジスタ電極ＥＴ７２を構成することができる。
【0214】
第１有機層ＶＩＡ１は、第３絶縁層ＩＬＤ及び第３導電層ＳＤ１上に配置されてもよい。第１有機層ＶＩＡ１は、概略、ベース層ＳＵＢの全面にわたって配置されてもよい。
【0215】
第１有機層ＶＩＡ１は、アクリル系樹脂（ｐｏｌｙａｃｒｙｌａｔｅｓ ｒｅｓｉｎ）、エポキシ樹脂（ｅｐｏｘｙ ｒｅｓｉｎ）、フェノール樹脂（ｐｈｅｎｏｌｉｃ ｒｅｓｉｎ）、ポリアミド系樹脂（ｐｏｌｙａｍｉｄｅｓ ｒｅｓｉｎ）、ポリイミド系樹脂（ｐｏｌｙｉｍｉｄｅｓ ｒｅｉｎ）、不飽和ポリエステル系樹脂（ｕｎｓａｔｕｒａｔｅｄ ｐｏｌｙｅｓｔｅｒｓ ｒｅｓｉｎ）、ポリフェニレン系樹脂（ｐｏｌｙ ｐｈｅｎｙｌｅｎｅｔｈｅｒｓ ｒｅｓｉｎ）、ポリフェニレンスルフィド系樹脂（ｐｏｌｙｐｈｅｎｙｌｅｎｅｓｕｌｆｉｄｅｓ ｒｅｓｉｎ）またはベンゾシクロブテン（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ、ＢＣＢ）などの有機絶縁物質を含んでもよい。
【0216】
第４導電層ＳＤ２は、第１有機層ＶＩＡ１上に配置されてもよい。第４導電層ＳＤ２は図６ａを参照して説明したように、第６ブリッジパターンＢＲＰ６を含んでもよい。
【0217】
第６ブリッジパターンＢＲＰ６は、第５ブリッジパターンＢＲＰ５と重畳し、第１有機層ＶＩＡ１を貫通するコンタクトホールを介して、第５ブリッジパターンＢＲＰ５と接続されてもよい。
【0218】
第２有機層ＶＩＡ２は、第１有機層ＶＩＡ１及び第４導電層ＳＤ２上に配置されてもよい。第２有機層ＶＩＡ２は、概略、ベース層ＳＵＢの全面にわたって配置されてもよい。第２有機層ＶＩＡ２は、第１有機層ＶＩＡ１と同じ物質を含むか、または第１有機層ＶＩＡ１の構成物質として例示される物質から選択された１つ以上の物質を含んでもよい。
【0219】
第２有機層ＶＩＡ２上に表示素子層ＤＰＬが提供されうる。
【0220】
表示素子層ＤＰＬは、アノードＡＤ、画素定義膜ＰＤＬ、発光層ＥＭＬ、及びカソードＣＤを含んでもよい。アノードＡＤ、画素定義膜ＰＤＬ、発光層ＥＭＬ、及びカソードＣＤは、第２有機層ＶＩＡ２（または画素回路層ＰＣＬ）上に順に配置または形成されてもよい。
【0221】
アノードＡＤは、第２有機層ＶＩＡ２上に配置されてもよい。アノードＡＤは、それぞれの画素の発光領域ＥＡに対応して配置されてもよい。
【0222】
アノードＡＤは、第２有機層ＶＩＡ２を貫通して、第６ブリッジパターンＢＲＰ６を露出させるコンタクトホールを介して第６ブリッジパターンＢＲＰ６に接続されてもよい。アノードＡＤは、第６ブリッジパターンＢＲＰ６及び第５ブリッジパターンＢＲＰ５を介して、第７トランジスタＴ７の第２トランジスタ電極ＥＴ７２に接続されてもよい。
【0223】
アノードＡＤは、一定の反射率を有する導電性物質（または材料）からなるのであってもよい。導電性物質（または材料）は、不透明な金属を含んでもよい。不透明な金属としては、例えば、銀（Ａｇ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、これらの合金などの金属を含んでもよい。実施例に応じて、アノードＡＤは、透明な導電性物質（または材料）を含んでもよい。透明な導電性物質（または材料）としては、インジウム錫酸化物（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ、ＩＴＯ）、インジウム亜鉛酸化物（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ、ＩＺＯ）、亜鉛酸化物（ｚｉｎｃ ｏｘｉｄｅ、ＺｎＯ）、インジウムガリウム亜鉛酸化物（ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ、ＩＧＺＯ）、インジウム錫亜鉛酸化物（ｉｎｄｉｕｍ ｔｉｎ ｚｉｎｃ ｏｘｉｄｅ、ＩＴＺＯ）などの導電性酸化物、ＰＥＤＯＴ（ポリ（３，４－ｅｔｈｙｌｅｎｅｄｉｏｘｙｔｈｉｏｐｈｅｎｅ））などの導電性高分子などを含んでもよい。
【0224】
画素定義膜ＰＤＬは、非発光領域ＮＥＡの第２有機層ＶＩＡ２及びアノードＡＤ上に配置または形成されてもよい。画素定義膜ＰＤＬは、非発光領域ＮＥＡのアノードＡＤの縁と部分的に重畳してもよい。画素定義膜ＰＤＬは、無機材料及び／または有機材料を含む絶縁物質を含んでもよい。例えば、画素定義膜ＰＤＬは、シリコン窒化物（ＳｉＮｘ）またはシリコン酸化物（ＳｉＯｘ）などをはじめとする現在公知の様々な無機絶縁物質を含む少なくとも１層の無機膜を含んでもよい。または、画素定義膜ＰＤＬは、現在公知の様々な有機絶縁物質を含む少なくとも１層の有機膜及び／またはフォトレジスト膜などを含むか、または、有機／無機物質を複合的に含む単一層または多重層の絶縁体からなるのであってもよい。即ち、画素定義膜ＰＤＬは、構成物質が多様に変更されてもよい。
【0225】
一実施例では、画素定義膜ＰＤＬは、少なくとも１つの遮光物質及び／または反射物質を含むように構成されることで、画素の間から光（または光）が漏れる光漏れ不良を防止することができる。実施例に応じて、画素定義膜ＰＤＬは、透明物質（または材料）を含んでもよい。透明物質としては、例えば、ポリアミド系樹脂（ｐｏｌｙａｍｉｄｅｓ ｒｅｓｉｎ）、ポリイミド系樹脂（ｐｏｌｙｉｍｉｄｅｓ ｒｅｓｉｎ）などを含んでもよいが、本発明はこれに限定されない。他の実施例によると、それぞれの画素から放出される光の効率をさらに向上させるために、画素定義膜ＰＤＬ上には、反射物質層が別途に提供及び／または形成されてもよい。
【0226】
発光層ＥＭＬは、発光領域ＥＡのアノードＡＤ上に配置されてもよい。即ち、発光層ＥＭＬは、複数の画素ＰＸのそれぞれに分離されて形成されてもよい。発光層ＥＭＬは、有機物質及び／または無機物質を含み、所定の色を発光することができる。例えば、画素ＰＸは、第１～第３サブ画素を含んでもよい。第１～第３サブ画素のそれぞれは、赤色光、緑色光、及び青色光を発光することができる。
【0227】
但し、これに限定されず、例えば、発光層ＥＭＬは複数の画素ＰＸに共通して配置されてもよい。このとき、発光層ＥＭＬは白色光を発光することができる。
【0228】
発光層ＥＭＬ上にカソードＣＤが配置されてもよい。カソードＣＤは、複数の画素ＰＸに共通して配置されてもよい。
【0229】
カソードＣＤ上に薄膜封止層ＴＦＥが配置されてもよい。薄膜封止層ＴＦＥは、複数の画素ＰＸに共通して配置されてもよい。図７では、薄膜封止層ＴＦＥがカソードＣＤを直接カバーすることが示されているが、薄膜封止層ＴＦＥとカソードＣＤとの間にはカソードＣＤをカバーするキャッピング層がさらに配置されてもよい。
【0230】
以下、第１トランジスタＴ１領域及び第３トランジスタＴ３領域を通じて、バッファ層ＢＦＬの積層構造の相違点を中心に説明する。
【0231】
第１トランジスタＴ１は、第１半導体パターンＡＣＴ＿Ｔ１、第１トランジスタ電極ＥＴ１１、第２トランジスタ電極ＥＴ１２、及びゲートパターンＴ１＿ＧＥを含み、第３トランジスタＴ３は第３半導体パターンＡＣＴ＿Ｔ３、第１トランジスタ電極ＥＴ３１、第２トランジスタ電極ＥＴ３２、及びゲートパターンＴ３＿ＧＥを含んでもよい。ここで、第１トランジスタＴ１の第１半導体パターンＡＣＴ＿Ｔ１、第１トランジスタ電極ＥＴ１１、第２トランジスタ電極ＥＴ１２、及びゲートパターンＴ１＿ＧＥの配置形態、及び第３トランジスタＴ３の第３半導体パターンＡＣＴ＿Ｔ３、第１トランジスタ電極ＥＴ３１、第２トランジスタ電極ＥＴ３２、及びゲートパターンＴ３＿ＧＥの配置形態は、第７トランジスタＴ７の第７半導体パターンＡＣＴ＿Ｔ７、第１トランジスタ電極ＥＴ７１、第２トランジスタ電極ＥＴ７２、及びゲートパターンＴ７＿ＧＥの配置形態と、実質的に同一であるため、重複する説明は省略する。
【0232】
第１半導体パターンＡＣＴ＿Ｔ１は、第１トランジスタ電極ＥＴ１１に接触する第１領域と、第２トランジスタ電極ＥＴ１２に接触する第２領域と、第１及び第２領域との間に位置するチャネル領域と、を含んでもよい。第１トランジスタＴ１の第１半導体パターンＡＣＴ＿Ｔ１はポリシリコンからなる半導体パターンであってもよい。
【0233】
第１半導体パターンＡＣＴ＿Ｔ１は、下方(下部)にシリコン酸化物（ＳｉＯｘ）からなる第２バッファ層ＢＦＬ２のみが配置されうる。即ち、第１半導体パターンＡＣＴ＿Ｔ１とバリア層ＢＲＬとの間に、シリコン窒化物（ＳｉＮｘ）からなる第１バッファ層ＢＦＬ１は配置されなくてもよい。
【0234】
シリコン窒化物（ＳｉＮｘ）は不純物を含んでもよい。例えば、シリコン窒化物（ＳｉＮｘ）は水素を含むことができる。従って、第１半導体パターンＡＣＴ＿Ｔ１の下部にシリコン窒化物（ＳｉＮｘ）からなる第１バッファ層ＢＦＬ１が配置される場合、熱処理工程を行う際に、シリコン窒化物（ＳｉＮｘ）に含まれた水素が、第１半導体パターンＡＣＴ＿Ｔ１に拡散してドープされうる。
【0235】
水素が第１半導体パターンＡＣＴ＿Ｔ１に拡散してドープされる場合、第１半導体パターンＡＣＴ＿Ｔ１のグレイン欠陥（Ｇｒａｉｎ Ｄｅｆｅｃｔ）が減少しうる。これにより、リーク電流が減少する効果はあるが、第１トランジスタＴ１（または駆動トランジスタ）のゲート電極に印加されるゲート電圧の駆動範囲ＤＲ ｒａｎｇｅも減少するという問題が発生し得る。第１半導体パターンＡＣＴ＿Ｔ１のグレイン欠陥が減少する場合、第１トランジスタＴ１（または駆動トランジスタ）のゲート電極に印加されるゲート電圧の微小変動にも、発光素子ＬＤの輝度が即座に変更し、多様な階調の表現が困難となり得る。
【0236】
図８を参照すると、画素に含まれた全てのトランジスタを同じ工程で形成することを前提とする。例えば、第１トランジスタＴ１（または駆動トランジスタ）及び第３トランジスタＴ３（またはスイッチングトランジスタ）の下方(下部)に配置されるバッファ層ＢＦＬの積層構造及び厚さなどが、同じでありうる。
【0237】
Ａ実験群はリファレンスであって、第３トランジスタＴ３のリーク電流Ｉｏｆｆが約１０［ｆＡ］であり、第１トランジスタＴ１の駆動範囲は約３［Ｖ］である。一実施例によると、トランジスタのリーク電流Ｉｏｆｆ特性を向上させるために、エキシマレーザー熱処理法が用いられてもよい。ここで、Ｂ実験群からＨ実験群へと向かうほど、半導体パターンにエキシマレーザーを照射する際のエネルギー密度が、概して増加し、その他の条件が変更され得る。これにより、第３トランジスタＴ３のリーク電流Ｉｏｆｆが、約９．７４［ｆＡ］から約１．２３［ｆＡ］に減少することを実験的に確認した。特に、Ｈ実験群は、その他の条件として半導体パターンにプラズマトリートメントによって水素を注入した場合であり、他の実験群に比べて、リーク電流Ｉｏｆｆ特性がさらに向上するということを確認した。一方、第１トランジスタＴ１の駆動範囲ＤＲ ｒａｎｇｅは、Ｂ実験群からＨ実験群へと向かうほど、約２．９４［Ｖ］から約１．８９［Ｖ］に減少することが確認できる。即ち、第３トランジスタＴ３のリーク電流Ｉｏｆｆ特性を改善させる工程を進めると、第１トランジスタＴ１の駆動範囲ＤＲ ｒａｎｇｅ特性が減少するという問題が発生するため、良好な駆動範囲ＤＲ ｒａｎｇｅ特性が求められる第１トランジスタＴ１と、良好なリーク電流Ｉｏｆｆ特性が求められる第３トランジスタＴ３とは、別途の工程で形成されることが要求される。
【0238】
従って、第１トランジスタＴ１（または駆動トランジスタ）の第１半導体パターンＡＣＴ＿Ｔ１の下方(下部)にシリコン窒化物（ＳｉＮｘ）からなる第１バッファ層ＢＦＬ１を配置しないことにより、水素の第１半導体パターンＡＣＴ＿Ｔ１への拡散を防ぐことができる。これにより、第１トランジスタＴ１のゲート電極に印加されるゲート電圧の駆動範囲ＤＲ ｒａｎｇｅは、広い範囲を有することができる。即ち、第１トランジスタＴ１のゲート電極に印加されるゲート電圧の大きさを異ならせて、発光素子ＬＤから発光する光が、より豊富な階調を有するように制御することができる。
【0239】
第１トランジスタＴ１の第１半導体パターンＡＣＴ＿Ｔ１の下部に配置される第２バッファ層ＢＦＬ２は、不純物イオンの拡散を防止し、水分や外気の浸透を十分に防止できるように第１厚さｄ１で形成されてもよい。例えば、第１厚さｄ１は約３，５００Åであってもよい。
【0240】
第３半導体パターンＡＣＴ＿Ｔ３は、第１トランジスタ電極ＥＴ３１に接触する第１領域と、第２トランジスタ電極ＥＴ３２に接触する第２領域と、第１及び第２領域の間に位置するチャネル領域と、を含んでもよい。第３トランジスタＴ３の第１半導体パターンＡＣＴ＿Ｔ３は、ポリシリコンからなる半導体パターンであってもよい。
【0241】
第３半導体パターンＡＣＴ＿Ｔ３（またはスイッチングトランジスタ）は、下方(下部)にシリコン窒化物（ＳｉＮｘ）からなる第１バッファ層ＢＦＬ１及びシリコン酸化物（ＳｉＯｘ）からなる第２バッファ層ＢＦＬ２の両方が配置されてもよい。即ち、第３半導体パターンＡＣＴ＿Ｔ３とバリア層ＢＲＬとの間に、シリコン窒化物（ＳｉＮｘ）からなる第１バッファ層ＢＦＬ１が配置されうる。
【0242】
上述のように、シリコン窒化物（ＳｉＮｘ）は水素を含むことができる。従って、第３半導体パターンＡＣＴ＿Ｔ３の下方(下部)にシリコン窒化物（ＳｉＮｘ）からなる第１バッファ層ＢＦＬ１が配置されると、熱処理工程を行う際にシリコン窒化物（ＳｉＮｘ）に含まれた水素が、第３半導体パターンＡＣＴ＿Ｔ３に拡散してドープされうる。水素が、第３半導体パターンＡＣＴ＿Ｔ３に拡散してドープされる場合、第３半導体パターンＡＣＴ＿Ｔ３のグレイン欠陥（Ｇｒａｉｎ Ｄｅｆｅｃｔ）が減少して、リーク電流が減少するという効果が期待できる。
【0243】
第３トランジスタＴ３は、第１トランジスタＴ１（または駆動トランジスタ）のゲート電極に一電極が接続されており、リーク電流が発生すると、第１トランジスタＴ１のゲート電極に印加される電圧が変動しうる。例えば、第３トランジスタＴ３に発生するリーク電流の大きさが増加すると、第１トランジスタＴ１のゲート電極に印加された電圧が増加して、第１トランジスタＴ１のゲートソース電圧が減少しうる。このような場合、第１トランジスタＴ１に流れる駆動電流が減少するため、発光素子ＬＤの輝度が低下し得る。即ち、第３トランジスタＴ３にリーク電流が発生すると、発光素子ＬＤの輝度が周期的に変動するフリッカー現象が視認される可能性がある。特に、表示装置１０００（図１参照）が低周波数で駆動する場合、フリッカー現象がさらに問題となり得る。
【0244】
従って、第３トランジスタＴ３のように、第１トランジスタＴ１（または駆動トランジスタ）のゲート電極に接続されたトランジスタはリーク電流の最小化が求められる。
【0245】
一方、水素が第３半導体パターンＡＣＴ＿Ｔ３に拡散してドープされる場合、上述したように、第３トランジスタＴ３のゲート電極に印加されるゲート電圧の駆動範囲ＤＲ ｒａｎｇｅも減少するが、第３トランジスタＴ３は、リーク電流特性が駆動範囲ＤＲ ｒａｎｇｅ特性よりも重要なスイッチングトランジスタであるため、第３トランジスタＴ３の第３半導体パターンＡＣＴ＿Ｔ３の下方(下部)に、シリコン窒化物（ＳｉＮｘ）からなる第１バッファ層ＢＦＬ１を配置することが、より有利でありうる。
【0246】
第３トランジスタＴ３の第３半導体パターンＡＣＴ＿Ｔ３の下方(下部)に配置される第１バッファ層ＢＦＬ１は、リーク電流を既設定の水準に減少させる程度の水素を、第３半導体パターンＡＣＴ＿Ｔ３に十分に供給できる厚さｄ０で形成されてもよい。例えば、厚さｄ０は、約５００Åでありうる。また、第３トランジスタＴ３の第３半導体パターンＡＣＴ＿Ｔ３の下方(下部)に配置される第２バッファ層ＢＦＬ２は、第１トランジスタＴ１の第１半導体パターンＡＣＴ＿Ｔ１の下方(下部)に配置される、第２バッファ層ＢＦＬ２の第１厚さｄ１と実質的に同一である第２厚さｄ２で形成されてもよい。例えば、第２厚さｄ２は、約３，５００Åでありうる。
【0247】
図７では第３トランジスタＴ３のみを示したが、図２の画素ＰＸを基準として、第１トランジスタＴ１のゲート電極に影響を及ぼす第２トランジスタＴ２、第４トランジスタＴ４、及び第５トランジスタＴ５も、第３トランジスタＴ３と同様にリーク電流の最小化が求められる。ここで、第３トランジスタＴ３及び第４トランジスタＴ４は、第１トランジスタＴ１のゲート電極（または第１ノードＮ１）に直接に接続され、第２トランジスタＴ２及び第５トランジスタは、第１キャパシタＣ１を経由して、第１トランジスタＴ１のゲート電極（または第１ノードＮ１）に間接的に接続されてもよい。
【0248】
【0249】
図９に示す実施例は、第３トランジスタＴ３の第３半導体パターンＡＣＴ＿Ｔ３の下方(下部)に配置される第２バッファ層ＢＦＬ２の第２厚さｄ２’が、第１トランジスタＴ１の第１半導体パターンＡＣＴ＿Ｔ１の下方(下部)に配置される第２バッファ層ＢＦＬ２の第１厚さｄ１と異なるという点において、第３トランジスタＴ３の第３半導体パターンＡＣＴ＿Ｔ３の下方(下部)に配置される第２バッファ層ＢＦＬ２の第２厚さｄ２と、第１トランジスタＴ１の第１半導体パターンＡＣＴ＿Ｔ１の下部に配置される第２バッファ層ＢＦＬ２の第１厚さｄ１とが実質的に同じである、図７に示す実施例と相違する。図９に示す残りの構成は、図７に示す残りの構成と実質的に同じである。
【0250】
一実施例による第３トランジスタＴ３の第３半導体パターンＡＣＴ＿Ｔ３の下方(下部)に配置される第２バッファ層ＢＦＬ２の第２厚さｄ２’は、第３トランジスタＴ３の下方(下部)に配置される第２バッファ層ＢＦＬ２の上面の高さが、第１トランジスタＴ１の下方(下部)に配置される第２バッファ層ＢＦＬ２の上面の高さと一致するように形成されてもよい。即ち、第３トランジスタＴ３の第３半導体パターンＡＣＴ＿Ｔ３の下方(下部)に配置される第１バッファ層ＢＦＬ１の厚さｄ０と、第２バッファ層ＢＦＬ２の第２厚さｄ２’との和が、第１トランジスタＴ１の第１半導体パターンＡＣＴ＿Ｔ１の下方(下部)に配置される第２バッファ層ＢＦＬ２の第１厚さｄ１と実質的に同じでありうる。
【0251】
このような場合、さらに薄くなった第３トランジスタＴ３の第３半導体パターンＡＣＴ＿Ｔ３の下方(下部)に配置される第２バッファ層ＢＦＬ２の第２厚さｄ２’により、熱処理工程時に、第１バッファ層ＢＦＬ１から第３半導体パターンＡＣＴ＿Ｔ３に、より多くの水素が流入しうるのであり、表示パネル１００（図１参照）に形成されるトランジスタ（例えば、Ｔ１～Ｔ９）の形成高さが一致するようになって、工程誤差を減少させることができる。
【0252】
【0253】
【0254】
以下では、画素回路層ＰＣＬの形成過程のうち、バッファ層ＢＦＬを形成する過程を中心に説明する。このとき、第１トランジスタグループＴＲ＿Ｇ１は、駆動範囲ＤＲ ｒａｎｇｅ特性が求められるトランジスタを含み、第２トランジスタグループＴＲ＿Ｇ２は、駆動範囲ＤＲ ｒａｎｇｅ特性よりもリーク電流特性がさらに求められるトランジスタを含むのであってもよい。例えば、図２に示す画素ＰＸを基準として、第１トランジスタグループＴＲ＿Ｇ１は、第１トランジスタＴ１及び第６～第９トランジスタＴ６～Ｔ９を含み、第２トランジスタグループＴＲ＿Ｇ２は、第２～第５トランジスタＴ２～Ｔ５を含むのであってもよい。
【0255】
まず、ベース層ＳＵＢ（または基板）を準備し、ベース層ＳＵＢを洗浄する段階を含んでもよい。ベース層ＳＵＢ上に位置する残膜(残留膜)、金属、透明な伝導性金属などの不純物を除去するために、まず、ベース層ＳＵＢを洗浄する。基板洗浄工程ともいう。
【0256】
次に、ベース層ＳＵＢ上に、バリア層ＢＲＬを蒸着する段階を含んでもよい。バリア層ＢＲＬは、ベース層ＳＵＢの全面上に配置されてもよい。即ち、第１トランジスタグループＴＲ＿Ｒ１と、第２トランジスタグループＴＲ＿Ｒ２とを区分せずに、ベース層ＳＵＢの全面上に形成されうる。バリア層ＢＲＬは、外部から水分や酸素などの不要な成分が、発光素子に流入するのを遮断するためのものであり、例えば、バリア層ＢＲＬは、二酸化ケイ素（ＳｉＯ２）などを含んでもよい。バリア層ＢＲＬの厚さは約５，０００Åでありうる。
【0257】
次に、バリア層ＢＲＬ上に第１バッファ層ＢＦＬ１を蒸着する段階を含んでもよい。第１バッファ層ＢＦＬ１は、ベース層ＳＵＢの全面上に配置されてもよい。第１バッファ層ＢＦＬ１は窒素酸化物（ＳｉＮｘ）を含んでもよい。第１バッファ層ＢＦＬ１の厚さｄ０は約５００Åでありうる。
【0258】
次に、フォトレジストについてのスピンコート（ｓｐｉｎ ｃｏａｔｉｎｇ）などの溶液塗布法を用いて、フォトレジスト層を形成することができる。フォトレジスト層上に第１マスクを配置した後、ＵＶ（ｕｌｔｒａ ｖｉｏｌｅｔ、紫外線）を照射する露光工程を行うことができる。露光されたフォトレジスト層に液状の現像液を塗布し、露光されたフォトレジスト層を除去する現像工程を行うことで、第１フォトレジストパターンＰＲ１を形成することができる。第１フォトレジストパターンＰＲ１は、第２トランジスタグループＴＲ＿Ｇ２に対応する領域に配置されうる。
【0259】
図１１を参照すると、平面上にて、第１フォトレジストパターンＰＲ１について、第２トランジスタグループＴＲ＿Ｇ２に含まれたトランジスタ（例えば、Ｔ２～Ｔ５）の半導体パターン（例えば、ＡＣＴ＿Ｔ２、ＡＣＴ＿Ｔ３、ＡＣＴ＿Ｔ４、ＡＣＴ＿Ｔ５）のそれぞれと厚さ方向に重畳するように、四角形状に形成することが示されている。但し、これに限定されず、第１フォトレジストパターンＰＲ１は、半導体パターン（例えば、ＡＣＴ＿Ｔ２、ＡＣＴ＿Ｔ３、ＡＣＴ＿Ｔ４、ＡＣＴ＿Ｔ５）に水素を十分に供給できる形状及び大きさに多様に変形されうる。
【0260】
ここで、フォトレジスト材料はポジティブ型（ｐｏｓｉｔｉｖｅ ｔｙｐｅ）とネガティブ型（ｎｅｇａｔｉｖｅ ｔｙｐｅ）に分けられる。ポジティブ型はＵＶが照射された部分が現像液により除去されるメカニズムを有し、ネガティブ型はＵＶが照射された部分が現像液によって除去されずに照射されていない部分が除去されるメカニズムを有する。一実施例では、ポジティブ型フォトレジストを例に挙げて説明するが、ネガティブ型フォトレジストを使用しても構わない。
【0261】
次に、第１フォトレジストパターンＰＲ１によって露出された第１バッファ層ＢＦＬ１をドライエッチング（ｄｒｙ ｅｔｃｈｉｎｇ）して除去することにより、第２トランジスタグループＴＲ＿Ｇ２に対応する領域にだけ、第１バッファ層ＢＦＬ１を配置することができる。そして、第２トランジスタグループＴＲ＿Ｇ２に対応する領域の、第１バッファ層ＢＦＬ１上に残存する第１フォトレジストパターンＰＲ１をストリップ（ｓｔｒｉｐ）することができる。
【0262】
次に、図１０ｂを参照すると、バリア層ＢＲＬ及び第１バッファ層ＢＦＬ１上に第２バッファ層ＢＦＬ２を蒸着する段階を含んでもよい。即ち、第２バッファ層ＢＦＬ２はベース層ＳＵＢの全体面上に配置されうる。第２バッファ層ＢＦＬ２はシリコン酸化物（ＳｉＯｘ）を含んでもよい。第２バッファ層ＢＦＬ２の厚さｄ１、ｄ２は約３，５００Åでありうる。
【0263】
ここで、図１０ｂの積層構造は、図７の実施例に対応しうる。図１０ｂの実施例は、第２バッファ層ＢＦＬ２を蒸着してから、後述する別途の研磨工程が省略されるため、工程段階が減少して、工程時間及び工程偏差が減少するという効果が期待できる。
【0264】
図１０ｃの積層構造は、図９の実施例に対応しうる。図１０ｂの工程の後、半導体パターンを形成する前に、第２バッファ層ＢＦＬ２に対して研磨工程を行うことができる。例えば、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、ＣＭＰ）により、第１トランジスタグループＴＲ＿Ｇ１に対応する領域及び第２トランジスタグループＴＲ＿Ｇ２に対応する領域において、第２バッファ層ＢＦＬ２の上面の高さを一致させることができる。このような場合、第２トランジスタグループＴＲ＿Ｇ２に対応する領域において、さらに薄くなった第２バッファ層ＢＦＬ２の第２厚さｄ２’によって、熱処理工程時に第１バッファ層ＢＦＬ１から半導体パターン（例えば、ＡＣＴ＿Ｔ２、ＡＣＴ＿Ｔ３、ＡＣＴ＿Ｔ４、ＡＣＴ＿Ｔ5）により、多くの水素が流入しうるのであり、工程誤差も減少させることができる。
【0265】
【0266】
図１２に示す実施例は、ベース層ＳＵＢの全面上に第１バッファ層ＢＦＬ１が形成され、第１トランジスタＴ１の第１半導体パターンＡＣＴ＿Ｔ１の下方(下部)に配置される第２バッファ層ＢＦＬ２の厚さと、第３トランジスタＴ３の第３半導体パターンＡＣＴ＿Ｔ３の下方(下部)に配置される第２バッファ層ＢＦＬ２の厚さとが異なるという点において、第３トランジスタＴ３の第３半導体パターンＡＣＴ＿Ｔ３の下方(下部)にのみ第１バッファ層ＢＦＬ１が形成され、第１トランジスタＴ１の第１半導体パターンＡＣＴ＿Ｔ１の下方(下部)に配置される第２バッファ層ＢＦＬ２の厚さと、第３トランジスタＴ３の第３半導体パターンＡＣＴ＿Ｔ３の下方(下部)に配置される第２バッファ層ＢＦＬ２の厚さとが同一である、図７の実施例と相違する。図１２に示す残りの構成は、図７に示す残りの構成と実質的に同じである。
【0267】
図１２を参照すると、第１トランジスタＴ１（または駆動トランジスタ）は、第１半導体パターンＡＣＴ＿Ｔ１の下方(下部)にシリコン窒化物（ＳｉＮｘ）からなる第１バッファ層ＢＦＬ１、及びシリコン酸化物（ＳｉＯｘ）からなる第２バッファ層ＢＦＬ２の両方が配置されてもよい。即ち、第１半導体パターンＡＣＴ＿Ｔ１とバリア層ＢＲＬとの間に、シリコン窒化物（ＳｉＮｘ）からなる第１バッファ層ＢＦＬ１が配置されうる。
【0268】
また、第３トランジスタＴ３（またはスイッチングトランジスタ）も、第３半導体パターンＡＣＴ＿Ｔ３の下方(下部)にシリコン窒化物（ＳｉＮｘ）からなる第１バッファ層ＢＦＬ１、及びシリコン酸化物（ＳｉＯｘ）からなる第２バッファ層ＢＦＬ２の両方が配置されてもよい。即ち、第３半導体パターンＡＣＴ＿Ｔ３とバリア層ＢＲＬの間にシリコン窒化物（ＳｉＮｘ）からなる第１バッファ層ＢＦＬ１が配置されることができる。
【0269】
但し、第１トランジスタＴ１の下方(下部)に配置された第２バッファ層ＢＦＬ２の第３厚さｄ３と、第３トランジスタＴ３の下方(下部)に配置された第２バッファ層ＢＦＬ２の第４厚さｄ４とは異なってもよい。一実施例によると、第３厚さｄ３は、第４厚さｄ４よりも大きくてもよい。例えば、第３厚さｄ３は４，０００Åであることができる。このとき、第３厚さｄ３は図１０ｂに示す第１厚さｄ１より大きくてもよい。
【0270】
これにより、第１トランジスタＴ１の下方(下部)に配置された第２バッファ層ＢＦＬ２の第３厚さｄ３が、第３トランジスタＴ３の下方(下部)に配置された第２バッファ層ＢＦＬ２の第４厚さｄ４よりも大きいため、第１トランジスタＴ１の下方(下部)に配置された第１バッファ層ＢＦＬ１から第１半導体パターンＡＣＴ＿Ｔ１に流入する水素の量は、第３トランジスタＴ３の下方(下部)に配置された第１バッファ層ＢＦＬ１から第３半導体パターンＡＣＴ＿Ｔ３に流入する水素の量よりも少なくなりうる。即ち、図１２に示す実施例も、図７及び図９に示す実施例と実質的に同じ効果を期待することができる。
【0271】
【0272】
【0273】
以下、画素回路層ＰＣＬの形成過程のうち、バッファ層ＢＦＬを形成する過程を中心に説明する。ここで、第１トランジスタグループＴＲ＿Ｇ１は駆動範囲ＤＲ ｒａｎｇｅ特性が求められるトランジスタを含み、第２トランジスタグループＴＲ＿Ｇ２は、駆動範囲ＤＲ ｒａｎｇｅ特性よりもリーク電流特性が求められるトランジスタを含んでもよい。例えば、図２に示す画素ＰＸを基準として、第１トランジスタグループＴＲ＿Ｇ１は、第１トランジスタＴ１及び第６～第９トランジスタＴ６～Ｔ９を含み、第２トランジスタグループＴＲ＿Ｇ２は、第２～第５トランジスタＴ２～Ｔ５を含んでもよい。
【0274】
まず、ベース層ＳＵＢ（または基板）を準備し、ベース層ＳＵＢを洗浄する段階を含んでもよい。
【0275】
次に、ベース層ＳＵＢ上にバリア層ＢＲＬを蒸着する段階を含んでもよい。バリア層ＢＲＬは、ベース層ＳＵＢの全面上に配置されてもよい。即ち、第１トランジスタグループＴＲ＿Ｒ１と、第２トランジスタグループＴＲ＿Ｒ２とを区分せずに、ベース層ＳＵＢの全面上に形成されうる。バリア層ＢＲＬの厚さｄ０は約５，０００Åでありうる。
【0276】
次に、バリア層ＢＲＬ上に第１バッファ層ＢＦＬ１を蒸着する段階を含んでもよい。第１バッファ層ＢＦＬ１は、ベース層ＳＵＢの全面上に配置されてもよい。第１バッファ層ＢＦＬ１は窒素酸化物（ＳｉＮｘ）を含んでもよい。第１バッファ層ＢＦＬ１の厚さｄ０は約５００Åでありうる。
【0277】
次に、第１バッファ層ＢＦＬ１上に第２バッファ層ＢＦＬ２を蒸着する段階を含んでもよい。第２バッファ層ＢＦＬ２は、ベース層ＳＵＢ（または第１バッファ層ＢＦＬ１）の全面上に配置されてもよい。第２バッファ層ＢＦＬ２はシリコン酸化物（ＳｉＯｘ）を含んでもよい。例えば、第２バッファ層ＢＦＬ２の第３厚さｄ３は約４，０００Åであり、第２バッファ層ＢＦＬ２の第４厚さｄ４は約３，０００Å～３，５００Åでありうる。
【0278】
次に、フォトレジストをスピンコート（ｓｐｉｎ ｃｏａｔｉｎｇ）などの溶液塗布法を用いてフォトレジスト層を形成することができる。フォトレジスト層上に第２マスクを配置した後、ＵＶ（ｕｌｔｒａ ｖｉｏｌｅｔ、紫外線）を照射する露光工程を行うことができる。露光されたフォトレジスト層に液状の現像液を塗布し、露光されたフォトレジスト層を除去する現像工程を行って第２フォトレジストパターンＰＲ２を形成することができる。第２フォトレジストパターンＰＲ２は、第１フォトレジストパターンＰＲ１とは逆に、第１トランジスタグループＴＲ＿Ｇ１に対応する領域に配置されうる。
【0279】
図１４を参照すると、平面上にて、第２フォトレジストパターンＰＲ２について、第２トランジスタグループＴＲ＿Ｇ２に含まれたトランジスタ（例えば、Ｔ２～Ｔ５）の半導体パターン（例えば、ＡＣＴ＿Ｔ２、ＡＣＴ＿Ｔ３、ＡＣＴ＿Ｔ４、ＡＣＴ＿Ｔ５）のそれぞれと厚さ方向に重畳するように、四角形状を除いた画素ＰＸ領域に形成することが示されている。
【0280】
次に、第２フォトレジストパターンＰＲ２によって露出された第２バッファ層ＢＦＬ２をドライエッチング（ｄｒｙ ｅｔｃｈｉｎｇ）して一部除去することにより、図１３ｂに示すように、第２トランジスタグループＴＲ＿Ｇ２に対応する領域における第２バッファ層ＢＦＬ２’の厚さについて、第１トランジスタグループＴＲ＿Ｇ１に対応する領域における第２バッファ層ＢＦＬ２の厚さである第３厚さｄ３よりも小さい、第４厚さｄ４に形成することができる。例えば、第２バッファ層ＢＦＬ２の第３厚さｄ３は約４，０００Åであり、第２バッファ層ＢＦＬ２’の第４厚さｄ４は約３，０００Å～３，５００Åでありうる。
【0281】
ここで、上記第２マスクはハーフマスクであってもよい。そして、第２バッファ層ＢＦＬ２上に残存する第２フォトレジストパターンＰＲ２をストリップ（ｓｔｒｉｐ）することができる。
【0282】
これにより、図１２に示す実施例は、図７及び図９に示す実施例と実質的に同じ効果を期待することができ、第１トランジスタグループＴＲ＿Ｇ１の下方(下部)に第１バッファ層ＢＦＬ１をさらに含むため、不純物イオンの拡散防止、及び、水分や外気の浸透防止の効果に、より優れるのでありうる。
【0283】
以上、本発明の実施例を参照して説明したが、該当技術分野の熟練した当業者は、添付の特許請求の範囲に記載された本発明の思想及び範囲から外れない範囲内で、本発明を多様に修正及び変更できることが理解できるであろう。
【図1】
【図2】
【図3a】
【図3b】
【図3c】
【図3d】
【図3e】
【図3f】
【図4a】
【図4b】
【図4c】
【図4d】
【図5】
【図6a】
【図6b】
【図6c】
【図6d】
【図6e】
【図6f】
【図7】
【図8】
【図9】
【図10a】
【図10b】
【図10c】
【図11】
【図12】
【図13a】
【図13b】
【図14】
【手続補正書】
【提出日】2024-01-18
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】０１２６
【補正方法】変更
【補正の内容】
【0126】
一実施例では、自己走査期間ＳＳＰには、第２～第５トランジスタＴ２、Ｔ３、Ｔ４、Ｔ５に走査信号が供給されない。例えば、自己走査期間ＳＳＰにおいて、第１走査線ＳＬ１ｉ、第２走査線ＳＬ２ｉ、及び第３走査線ＳＬ３ｉにそれぞれ供給される第１走査信号ＧＷｉ、第２走査信号ＧＣｉ、及び第３走査信号ＧＩｉは、ゲートオフレベル（またはハイレベル（Ｈ））を有することができる。これにより、自己走査期間ＳＳＰでは、第１トランジスタＴ１のゲート電極初期化期間（例えば、第１期間Ｐ１ａ）、しきい値電圧補償期間（例えば、第２期間Ｐ２ａ）及びデータ書き込み期間（例えば、第３期間Ｐ３ａ）を含まない。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】０１３４
【補正方法】変更
【補正の内容】
【0134】
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】０２５６
【補正方法】変更
【補正の内容】
【0256】
次に、ベース層ＳＵＢ上に、バリア層ＢＲＬを蒸着する段階を含んでもよい。バリア層ＢＲＬは、ベース層ＳＵＢの全面上に配置されてもよい。即ち、第１トランジスタグループＴＲ＿Ｇ１と、第２トランジスタグループＴＲ＿Ｇ２とを区分せずに、ベース層ＳＵＢの全面上に形成されうる。バリア層ＢＲＬは、外部から水分や酸素などの不要な成分が、発光素子に流入するのを遮断するためのものであり、例えば、バリア層ＢＲＬは、二酸化ケイ素（ＳｉＯ２）などを含んでもよい。バリア層ＢＲＬの厚さは約５，０００Åでありうる。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】０２７５
【補正方法】変更
【補正の内容】
【0275】
次に、ベース層ＳＵＢ上にバリア層ＢＲＬを蒸着する段階を含んでもよい。バリア層ＢＲＬは、ベース層ＳＵＢの全面上に配置されてもよい。即ち、第１トランジスタグループＴＲ＿Ｇ１と、第２トランジスタグループＴＲ＿Ｇ２とを区分せずに、ベース層ＳＵＢの全面上に形成されうる。バリア層ＢＲＬの厚さｄ０は約５，０００Åでありうる。
【国際調査報告】