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特表2024-527873リセスゲート誘電体を備えたＲＦ－ＳｉＣ－ＭＯＳＦＥＴ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-07-26
(54)【発明の名称】リセスゲート誘電体を備えたＲＦ－ＳｉＣ－ＭＯＳＦＥＴ
(51)【国際特許分類】
H01L 21/76 20060101AFI20240719BHJP
H01L 29/78 20060101ALI20240719BHJP
H01L 29/12 20060101ALI20240719BHJP
H01L 21/336 20060101ALI20240719BHJP
H01L 29/739 20060101ALI20240719BHJP
H01L 21/337 20060101ALN20240719BHJP
【ＦＩ】
H01L29/78 652R
H01L29/78 652F
H01L29/78 652T
H01L29/78 658E
H01L29/78 655A
H01L29/78 652M
H01L29/78 658A
H01L29/78 658F
H01L29/80 V
H01L29/80 C
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024503953
(86)(22)【出願日】2022-07-14
(85)【翻訳文提出日】2024-03-21
(86)【国際出願番号】 US2022037097
(87)【国際公開番号】W WO2023009325
(87)【国際公開日】2023-02-02
(31)【優先権主張番号】17/385,866
(32)【優先日】2021-07-26
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】522086423
【氏名又は名称】アナログ パワー コンバージョン エルエルシー
(74)【代理人】
【識別番号】110003476
【氏名又は名称】弁理士法人瑛彩知的財産事務所
(72)【発明者】
【氏名】スドュルーラ， デュミトル ゲオルゲ
(72)【発明者】
【氏名】ジェンドロン－ハンセン， アモリ―
【テーマコード（参考）】
5F102
【Ｆターム（参考）】
5F102GB04
5F102GC07
5F102GD04
5F102GJ02
5F102GK04
5F102GL04
5F102GR09
5F102GV05
5F102GV06
5F102GV07
5F102HC01
(57)【要約】
電界効果トランジスタ（ＦＥＴ）は、第１の導電型を有する半導体基板と、この基板に形成された第１の導電型の半導体層と、半導体層内に形成された第１の導電型とは反対の第２の導電型の一対のドープされたボディとを含むことができる。ドープされたボディ間の領域内には、トレンチ誘電体で満たされたトレンチが形成されている。ＦＥＴは、ドープされたボディとトレンチとの間の領域上に配置されたゲート誘電体と、ゲート誘電体上に配置されたゲート電極とを含む垂直型金属－酸化膜－半導体ＦＥＴ（ＶＭＯＳＦＥＴ）であってよく、トレンチはゲート誘電体の絶縁破壊を防止するように作用し、又は、ＦＥＴは接合型ＦＥＴであってもよい。ＦＥＴは、無線周波数又は重イオン衝撃下で動作するように設計され得る。半導体基板と半導体層は、シリコンカーバイドなどのワイドバンドギャップ半導体で構成することができる。
【特許請求の範囲】
【請求項1】
半導体デバイスであって、第１の導電型を有する半導体基板と、
前記半導体基板に形成され、前記第１の導電型を有する半導体層と、
前記半導体層中に形成され、前記第１の導電型とは反対の第２の導電型を有する一対のドープされたボディと、
前記ドープされたボディ間の領域内に形成されたトレンチと、
前記トレンチ内に配置されたトレンチ誘電体と、
前記ドープされたボディ間の領域上及び前記トレンチ上に配置されたゲート電極と、を含む、半導体デバイス。
【請求項2】
前記トレンチは、前記ドープされたボディの一つの底部と前記半導体層との間に形成される金属ジャンクションの深さよりも深い深さまで前記半導体層を貫通している、請求項１に記載の半導体デバイス。
【請求項3】
前記トレンチは、前記半導体層の厚さ全体を貫通している、請求項１に記載の半導体デバイス。
【請求項4】
前記ドープされたボディ間の領域上及び前記トレンチ上に配置されたゲート誘電体をさらに含み、前記ゲート電極が前記ゲート誘電体上に配置されている、請求項１に記載の半導体デバイス。
【請求項5】
前記トレンチの上に配置され、前記ドープされたボディの上には配置されない、盛り上がった誘電体をさらに含み、前記ゲート電極が前記ゲート誘電体と前記盛り上がった誘電体の上に配置されている、請求項４に記載の半導体デバイス。
【請求項6】
前記トレンチは、重イオン照射下による絶縁破壊に対する耐性を前記ゲート誘電体に与えるように作用する、請求項４に記載の半導体デバイス。
【請求項7】
前記ドープされたボディ間の領域内に形成され、前記第２の導電型を有するシールド領域をさらに含み、前記トレンチが前記シールド領域内に配置されている、請求項１に記載の半導体デバイス。
【請求項8】
前記ドープされたボディの１つに配置され、前記第１の導電型を有するソース領域をさらに含み、前記シールド領域が前記ソース領域に電気的に接続されている、請求項７に記載の半導体デバイス。
【請求項9】
前記トレンチの表面に形成されたライナー酸化物をさらに含み、前記トレンチ誘電体が前記ライナー酸化物内に配置されている、請求項１に記載の半導体デバイス。
【請求項10】
前記ライナー酸化物の組成は、前記トレンチ誘電体の組成と異なる、請求項９に記載の半導体デバイス。
【請求項11】
前記トレンチ誘電体中に形成されたポリシリコンフィルをさらに含む、請求項１に記載の半導体デバイス。
【請求項12】
前記半導体基板は、シリコンカーバイドからなり、前記半導体層は、シリコンカーバイドからなる、請求項１に記載の半導体デバイス。
【請求項13】
半導体デバイスの製造方法であって、第１の導電型を有する半導体基板に、同じ第１の導電型の半導体層を形成するステップと、
前記半導体層中に、前記第１の導電型とは反対の第２の導電型を有する一対のドープされたボディを形成するステップと、
前記ドープされたボディ間の領域にトレンチを形成するステップと、
前記トレンチ内にトレンチ誘電体を形成するステップと、
前記トレンチ上を含む前記ドープされたボディ間の領域上にゲート電極を形成するステップと、を含む、製造方法。
【請求項14】
前記トレンチの表面に犠牲酸化物を形成するステップと、前記トレンチ誘電体を形成する前に、前記トレンチの表面から前記犠牲酸化物を除去するステップと、をさらに含む、請求項１３に記載の製造方法。
【請求項15】
前記トレンチが、前記ドープされたボディの１つの底部と前記半導体層との間の金属ジャンクションの深さよりも深い深さまで前記半導体層を貫通する、請求項１３に記載の製造方法。
【請求項16】
前記トレンチが、前記半導体層の厚さ全体を貫通する、請求項１３に記載の製造方法。
【請求項17】
前記トレンチ上を含む前記ドープされたボディ間の領域上にゲート誘電体を形成するステップと、前記ゲート誘電体上に前記ゲート電極を形成するステップと、をさらに含む、請求項１３に記載の製造方法。
【請求項18】
前記トレンチ上に配置され、前記ボディ上には配置されない、盛り上がった誘電体を形成するステップと、前記ゲート誘電体上及び前記盛り上がった誘電体上に前記ゲート電極を形成するステップと、をさらに含む、請求項１７に記載の製造方法。
【請求項19】
前記トレンチが、重イオン照射による絶縁破壊に対する耐性を前記ゲート誘電体に与えるように作用する、請求項１７に記載の製造方法。
【請求項20】
前記トレンチを形成する前に、前記ドープされたボディ間の領域内に、前記第２の導電型を有するシールド領域を形成するステップと、前記シールド領域に前記トレンチを形成するステップと、をさらに含む、請求項１３に記載の製造方法。
【請求項21】
前記ドープされたボディのうちの１つに、前記第１の導電型を有するソース領域を形成するステップをさらに含み、前記シールド領域が前記ソース領域に電気的に接続される、請求項２０に記載の製造方法。
【請求項22】
前記トレンチ誘電体を形成する前に、前記トレンチの表面にライナー酸化物を形成するステップと、前記ライナー酸化物内に前記トレンチ誘電体を形成するステップと、をさらに含む、請求項１３に記載の製造方法。
【請求項23】
前記トレンチ誘電体に空洞を形成するステップと、前記トレンチ誘電体の前記空洞内にポリシリコンフィルを形成するステップと、をさらに含む、請求項１３に記載の製造方法。
【請求項24】
前記半導体基板がシリコンカーバイドからなり、前記半導体層がシリコンカーバイドからなる、請求項１３に記載の製造方法。
【発明の詳細な説明】
【背景技術】
【0001】
垂直型金属－酸化膜－半導体電界効果トランジスタ（ＶＭＯＳＦＥＴ）や垂直型絶縁ゲートバイポーラトランジスタ（ＶＩＧＢＴ）などの垂直型パワートランジスタの平面技術では、チャネルは半導体ウェハの表面に沿って形成され、ドリフト領域はＭＯＳＦＥＴ又はＩＧＢＴのソース領域を取り囲むボディの間に位置する半導体領域を含む。このボディ領域間の半導体領域は、一般にジャンクション電界効果トランジスタ（ＪＦＥＴ）領域と呼ばれるが、垂直型トランジスタはＪＦＥＴモードでは動作しない。ｎチャネルＶＭＯＳＦＥＴ又はＶＩＧＢＴでは、ボディ領域はｐ型（一般にＰウェルと呼ばれる）であり、ＪＦＥＴ領域はｎ型である。
【0002】
シリコンカーバイド（ＳｉＣ）ＶＭＯＳＦＥＴなど、このようなトランジスタの中には、ＪＦＥＴ領域の中央部がゲート絶縁膜の長期信頼性の弱点となるものがある。したがって、ＶＭＯＳＦＥＴの設計では、ＪＦＥＴ領域とゲート絶縁膜との界面付近の電界を適切に遮蔽する必要がある。
【0003】
高周波動作用に設計されたＲＦ（Radio-Frequency）－ＶＭＯＳＦＥＴでは、ポリシリコンゲート上にゲートメタルを配置できるように、一般に広いゲートピッチが要求される。その結果、ゲート－ドレイン間容量ＣＧＤ、ゲート－ソース間容量ＣＧＳ、又はその両方が（ゲートピッチが狭いデバイスと比較して）増大する可能性があり、ＶＭＯＳＦＥＴのスイッチングに必要な電荷が増大し、高周波性能が低下する。
【0004】
宇宙空間における重イオン照射下では、ＶＭＯＳＦＥＴ又はＶＩＧＢＴの最も頻繁に発生する故障モードの１つに、シングルイベントゲート破断（ＳＥＧＲ）がある。この故障モードは、重イオン誘起電荷がドリフト層の導電性を変調させ、デバイス裏面の印加電圧が半導体ドリフト領域とゲート絶縁膜の界面に現れることで発生し得る。このような状態では、ゲート絶縁膜の絶縁破壊が容易に起こり、デバイスに不可逆的な損傷をもたらす。過酷な空間条件下におけるＶＭＯＳＦＥＴ及びＶＩＧＢＴの信頼性は、動作ドレイン電圧に耐えるゲート誘電体設計によって大幅に改善される可能性がある。
【0005】
特に、高周波動作用に設計されたゲートピッチの広いＶＭＯＳＦＥＴや、重イオン照射下で動作するように設計されたＶＭＯＳＦＥＴでは、ゲート絶縁膜とＶＭＯＳＦＥＴのＪＦＥＴ領域との間の界面を保護できると有利である。
【発明の概要】
【0006】
実施形態は、半導体デバイス及びその製造プロセスに関し、特に、ワイドゲートピッチで設計されたＶＭＯＳＦＥＴに関する。
【0007】
実施形態では、半導体デバイスは、第１の導電型を有する半導体基板と、この半導体基板上に形成され、第１の導電型を有する半導体層と、この半導体層内に形成され、第１の導電型とは反対の第２の導電型を有する一対のドープボディと、を備える。ドープボディ間の領域内にトレンチが配置され、トレンチ内にトレンチ誘電体が配置される。ゲート誘電体は、ドープボディ間の領域上及びトレンチ上に配置される。ゲート電極は、ゲート誘電体の上に配置される。
【0008】
実施形態では、半導体デバイスは、無線周波数で動作するように設計されたシリコンカーバイド垂直型ＭＯＳＦＥＴである。
【0009】
実施形態では、半導体デバイスは、重イオン照射下で動作するように設計されたシリコンカーバイド垂直型ＭＯＳＦＥＴである。
【0010】
実施形態では、半導体デバイスの製造方法は、第１の半導体タイプの半導体基板上に第１の導電タイプの半導体層を形成すること、半導体層中に第１の導電タイプとは反対の第２の導電タイプを有する一対のドープボディを形成すること、ドープボディ間の領域にトレンチを形成すること、トレンチ内にトレンチ誘電体を形成すること、を含む。本方法はさらに、ドープボディ間の領域上にゲート誘電体を形成することを含み、トレンチ上にゲート誘電体を形成すること、ゲート誘電体上にゲート電極を形成すること、を含む。
【図面の簡単な説明】
【0011】
【図1A-1G】各実施形態に係るＶＭＯＳＦＥＴを示す。
【図2A-2B】別の実施形態に係るＶＭＯＳＦＥＴを示す。
【図3A-3G】一実施形態に係る半導体デバイス製造プロセスのステップを示す。
【図4A-4E】別の実施形態に係る半導体デバイス製造プロセスのステップを示す。
【図8】一実施形態に係る垂直型絶縁ゲートバイポーラトランジスタ（ＶＩＧＢＴ）を示す。
【図9】一実施形態に係る垂直型ジャンクション電界効果トランジスタ（ＶＪＦＥＴ）を示す。
【発明を実施するための形態】
【0012】
本出願の実施形態は、ＶＭＯＳＦＥＴなどのゲート誘電体を有するトランジスタに関する。実施形態では、エピタキシャル層のＪＦＥＴ領域の中央部分は、ゲート誘電体を保護するように構成され、絶縁材料が配置されたトレンチからなる。トレンチとエピタキシャル層との間の界面は、絶縁材料がトレンチ内に形成される前に、犠牲酸化物又はライナー酸化物の形成によって調製することができ、又は、ＪＦＥＴ領域の一部は、トレンチが形成される前に（ＪＦＥＴ領域の残りの部分に対して）反対にドープすることができる。
【0013】
本明細書で使用する場合、ＶＭＯＳＦＥＴのＪＦＥＴ領域とは、ゲート絶縁膜の下で、ＶＭＯＳＦＥＴのボディ（例えば、ｎチャネルＶＭＯＳＦＥＴのＰボディ）の間に配置されたエピタキシャルシリコンの領域を指し得る。ＪＦＥＴ領域は、ＶＭＯＳＦＥＴのドレインドリフト層の一部である。
【0014】
シリコンカーバイド（ＳｉＣ）ＶＭＯＳＦＥＴを含む一部のＭＯＳＦＥＴでは、ＪＦＥＴ領域の中心がゲート絶縁膜の長期信頼性の弱点となる。したがって、このようなＭＯＳＦＥＴの設計では、ＪＦＥＴ領域とゲート絶縁膜との界面付近の電界を適切に遮蔽する必要がある。
【0015】
関連技術のＳｉＣ－ＭＯＳＦＥＴでは、非常に狭いＪＦＥＴ領域が電界の強力な遮蔽を保証する。さらに、ＭＯＳＦＥＴのオン状態抵抗ＲＤＳ，ＯＮ及び出力容量ＣＯＳＳを低くするために、ゲートピッチを可能な限り小さくすることができる。しかし、このアプローチの欠点は、ゲート電極が狭く、ゲート等価直列抵抗ＥＳＲが高いことであり、これはＲＦアプリケーションにとって非常に不利である。
【0016】
さらに、ＲＦ－ＭＯＳＦＥＴでは、金属ラインのパターニングにおけるプロセスの制約により、金属ゲート電極に広いピッチが課される場合がある。その結果、ＲＦ－ＭＯＳＦＥＴのゲート電極とＪＦＥＴ領域との間のジャンクションの面積が大きくなり、ＲＦ－ＭＯＳＦＥＴの出力容量ＣＯＳＳ及び逆伝達容量（帰還容量）ＣＲＳＳが増大し、高周波動作下での性能が劣化することがある。
【0017】
したがって、実施形態には、広いＪＦＥＴ領域と、ＪＦＥＴ領域の中央に形成されたトレンチとを含むＶＭＯＳＦＥＴが含まれる。トレンチには、二酸化ケイ素（ＳｉＯ２）又はドープされていないポリシリコンのような誘電体が充填され、ＪＦＥＴ領域の中央部における長期信頼性の弱点を保護する。トレンチはブレークダウン電圧にも役立ち、ＶＭＯＳＦＥＴの逆伝達容量ＣＲＳＳへの寄与は小さく、通常は無視できる。
【0018】
ＪＦＥＴ領域のシャロー（浅い）トレンチ（例えば、０．５ミクロン（μｍ）深さのトレンチ）は大きな利点をもたらす。しかし、より深いトレンチ、例えば、ＶＭＯＳＦＥＴのボディとエピタキシー層との間の金属ジャンクションの深さよりも深いトレンチ、又は、好ましい実施形態では、エピタキシー層の厚さ全体を貫通するトレンチによって、より高い性能を達成することができる。
【0019】
本明細書では、ＪＦＥＴ領域よりも深い（すなわち、ＶＭＯＳＦＥＴのボディとエピタキシー層との間の金属ジャンクションよりも深い）トレンチは、ディープトレンチと呼び得る。このようなトレンチは、実施形態では、トレンチＭＯＳＦＥＴ技術用に開発されたプロセスステップを用いて形成することができる。チャネルが半導体ウェハの表面に沿って形成される平面ＭＯＳＦＥＴ技術とは対照的に、トレンチＭＯＳＦＥＴ技術ではチャネルはトレンチの側壁に沿って形成される。
【0020】
逆伝達容量ＣＲＳＳ及びゲート誘電体を横切る電界は、トレンチの上に盛り上がった酸化物を形成することによって、さらに低減され得る。
【0021】
トレンチと周囲の半導体との間の界面の品質は、トレンチの有効性に実質的な影響を及ぼす。
【0022】
したがって、実施形態では、犠牲酸化物を形成し、トレンチの誘電体充填の前に除去して、半導体表面における結晶欠陥及びトラップの密度を低減することができる。
【0023】
他の実施形態では、トレンチが充填される前に、窒素パッシベーションを有するライナー酸化物がトレンチのライニングとして形成されてもよい。
【0024】
さらに別の実施形態では、トレンチが形成されるＪＦＥＴ領域の一部を、まずＪＦＥＴ領域のドーピングとは反対にドーピングすることができる。すなわち、ＪＦＥＴ領域がｎ型材料である場合、トレンチが形成されるべきＪＦＥＴ領域の部分にドーパントを添加して（例えば、注入して）ｐ型材料に変換することができる。その後、ＪＦＥＴ領域内の反対にドープされた材料にトレンチが形成される。
【0025】
実施形態の詳細な説明は、添付の図と共に以下に記載される。本開示の範囲は、特許請求の範囲によってのみ限定され、多数の代替、修正、及び等価の形態を包含する。様々なプロセスのステップが所定の順序で示されているが、実施形態は必ずしも列挙された順序で実行されることに限定されない。いくつかの実施形態において、特定の操作は、同時に実行されてもよいし、記載された順序以外の順序で実行されてもよいし、全く実行されないこともある。
【0026】
数多くの具体的な詳細が以下の説明に記載されている。これらの詳細は、具体例によって本開示の範囲の徹底的な理解を促進するために提供され、実施形態は、これらの具体的な詳細のいくつかがなくても、特許請求の範囲に従って実施され得る。したがって、本開示の具体的な実施形態は例示であり、排他的又は限定的であることを意図するものではない。明瞭にする目的で、本開示に関連する技術分野で公知の技術的事項は、本開示が不必要に不明瞭にならないように詳細には説明されていない。
【0027】
実施形態は、ｎチャネルＳｉＣ－ＶＭＯＳＦＥＴの観点から説明されているが、実施形態はこれに限定されず、ｐチャネルデバイス、ＳｉＣ以外の半導体で形成されたデバイス（シリコン、窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、高アルミニウム含有ＡｌＧａＮ、β－三酸化ガリウム（β－Ｇａ２Ｏ３）、ダイヤモンド、窒化ホウ素など）、及びＶＩＧＢＴ又はＶＪＦＥＴなどのＶＭＯＳＦＥＴ以外のデバイスも含まれ得る。
【0028】
図１Ａ～図１Ｇは、各実施形態によるｎチャネルＳｉＣ－ＶＭＯＳＦＥＴ１００Ａ～１００Ｇを簡略化して示している。図１Ａ～図１Ｇにおいて、同様の参照符号は同様の特徴を示し、その説明は簡潔にするために繰り返さない。
【0029】
図１Ａは、一実施形態によるＶＭＯＳＦＥＴ１００Ａを示す。ＶＭＯＳＦＥＴ１００Ａは、エピタキシャル層（以下、エピタキシー１０４）が形成された半導体材料の基板１０２からなる。エピタキシー１０４は、基板１０２上に成長させてもよい。基板１０２は、エピタキシー１０４と同じ半導体材料及び同じ導電型であってもよいが、エピタキシー１０４よりも高濃度にドープされていてもよい（したがって、より高いコンダクタンスを有していてもよい）。
【0030】
実施形態では、基板１０２及びエピタキシー１０４は、ＳｉＣなどのワイドバンドギャップ半導体を含み、ｎ型材料であってもよいが、実施形態はこれに限定されない。例えば、実施形態では、基板１０２及びエピタキシー１０４は、シリコン又はＧａＮを含んでもよい。他の実施形態では、基板１０２及びエピタキシー１０４はｐ型材料であってもよい。
【0031】
Ｐボディ１０６は、ディープトレンチ１０８に囲まれた領域のエピタキシー１０４に形成される。高濃度にドープされたｐ型材料の浅い領域１１２と、高濃度にドープされたｎ型材料のソース領域１１４とが、Ｐボディ１０６のそれぞれに形成される。領域１１２の目的は、半導体の表面近傍のドーピング濃度を高めることによって、低い接触抵抗でＰボディ１０６に電気的接続を提供することである。
【0032】
Ｐボディ１０６間のエピタキシー１０４の領域は、エピタキシー１０４と同じ導電型（ここではｎ型）を有するＪＦＥＴ領域に相当する。実施形態では、ＪＦＥＴ領域は、ドリフト抵抗への寄与を最小化するために、エピタキシー１０４よりも実質的に高いドーピング濃度を有することができる。
【0033】
シャローアンダーゲートトレンチ１１０が、エピタキシー１０４のＪＦＥＴ領域の中心にわたって形成される。シャローアンダーゲートトレンチ１１０の表面には、その品質を向上させるために犠牲酸化膜（図示せず）が形成されている場合があり、その後の処理によって除去されている場合がある。
【0034】
ディープトレンチ１０８は、誘電体１１８で充填される。誘電体１１８はまた、エピタキシー１０４の上（ＪＦＥＴ領域の上を含む）及びドープ領域１０６の上に配置される。
【0035】
実施形態では、ＪＦＥＴ領域及びＰボディ１０６の上に配置された誘電体１１８の一部は、ゲート誘電体１１８Ｇを構成してもよい。他の実施形態では、ゲート誘電体１１８Ｇは、誘電体１１８とは異なる材料である。
【0036】
実施形態では、誘電体１１８の一部は、シャロートレンチ誘電体１１８Ｔを形成するためにシャローアンダーゲートトレンチ１１０内に配置されてもよい。他の実施形態では、シャロートレンチ誘電体１１８Ｔは誘電体１１８とは異なる材料である。
【0037】
一実施形態では、誘電体１１８、ゲート誘電体１１８Ｇ、又はシャロートレンチ誘電体１１８Ｔのうちの１つ以上が、二酸化ケイ素（ＳｉＯ２）を含む。一実施形態では、誘電体１１８は、ボロホスホシリケートガラス（ＢＰＳＧ）を含む。
【0038】
一実施形態では、誘電体１１８、ゲート誘電体１１８Ｇ、又はシャロートレンチ誘電体１１８Ｔのうちの１つ以上が、ボロホスホシリケートガラス（ＢＰＳＧ）を含む。
【0039】
一実施形態では、誘電体１１８、ゲート誘電体１１８Ｇ、又はシャロートレンチ誘電体１１８Ｔの１つ以上は、ベンゾシクロブテン（ＢＣＢ）などの誘電率の低い材料（「低誘電率（ｌｏｗ－ｋ）」材料）を含むが、これらに限定されない。
【0040】
ゲート電極１１６は、ゲート誘電体１１８Ｇの上方に形成され、Ｐボディ１０６の一部とソース領域１１４の一部とに重なる。実施形態では、ゲート電極１１６は、ポリシリコンで構成されてもよい。
【0041】
ソースコンタクト１２４は、領域１１２及びソース領域１１４の上に形成され、領域１１２及びソース領域１１４と電気的に接触する。ソース電極１２４は、数ある導体の中でもアルミニウムから構成することができ、それぞれのシリサイド層１２２によってそれぞれの領域１１２及びソース領域１１４に電気的に接続されてもよい。一実施形態では、シリサイド層１２２は、ニッケルシリサイドで構成されてもよいし、ｐ型及びｎ型ＳｉＣの両方とオーミック接触を形成することができる他の金属のシリサイドであってもよい。
【0042】
ゲートコンタクト１２６は、ゲート電極１１６の上に形成され、ゲート電極１１６と電気的に接触する。ゲートコンタクト１２６は、数ある導体の中でもアルミニウムで構成することができる。実施形態では、ゲートコンタクト１２６及びゲート電極１１６は、導電性を改善するために連続的な金属層を上に形成したドープされたポリシリコンからなる金属化ゲートを形成する。
【0043】
パッシベーション層１２８は、誘電体１１８、ソースコンタクト１２４、及びゲートコンタクト１２６の上に形成される。実施形態では、パッシベーション層１２８は、シリコン酸窒化物（ＳｉＯＮ）を含むことができる。
【0044】
銀などの導体からなるドレインコンタクト１３０が、基板１０２の底面（下面）に形成され、基板１０２の底面に電気的に接続される。一実施形態では、ドレインコンタクト１３０は、基板１０２の底面に形成されたシリサイド層（図示せず）を用いて基板１０２に電気的に接続される。一実施形態では、基板１０２の底面に形成されるシリサイド層は、ニッケルシリサイドから構成され得る。
【0045】
アンダーゲートトレンチ１１０は、（ＪＦＥＴ領域に近接するゲート電極１１６の部分の面積を減少させることによって）ゲート－ドレイン間容量ＣＧＤを減少させる、ＪＦＥＴ領域の中央付近を含む誘電体１１８Ｔの層の電界を低く保つ、という二つの役割を果たす。
【0046】
したがって、この実施形態では、ＪＦＥＴ領域の中央に誘電体で充填されたアンダーゲートトレンチ１１０を形成することにより、ＶＭＯＳＦＥＴ１００Ａの逆伝達容量ＣＲＳＳ又は出力容量ＣＯＳＳに影響を与えることなく、また、ＪＦＥＴ領域の中心における高電界応力下でのゲート誘電体の破断によって引き起こされる可能性のあるＶＭＯＳＦＥＴ１００Ａの長期信頼性に悪影響を与えることなく、ゲートピッチ（図２Ａ及び図２Ｂに関して後述する）を増大させることができる。
【0047】
高度なＳｉＣ－ＶＭＯＳＦＥＴ設計の場合、ゲートピッチは、Ｐボディ間のギャップ、Ｐボディとポリシリコンゲート間のオーバーラップ、ポリシリコンゲートとソースコンタクト間の分離、ソースコンタクトとゲートコンタクトの幅など、いくつかの重要な層の寸法制御を通じて、ファウンドリ（半導体製造工場）のプロセス能力によって決定される。最先端のファウンドリでは、６．０μｍ以下のゲートピッチのＳｉＣ－ＶＭＯＳＦＥＴを、歩留まりに悪影響を及ぼすことなく大量に製造することができる。
【0048】
ソース及びゲート接続用の金属線は、エレクトロマイグレーションや熱による故障などの長期信頼性に悪影響を及ぼすことなく、高電流密度を流すのに十分な厚さ（少なくとも０．８μｍ厚）が必要である。最先端のファウンドリでは、このような太い金属線の最小幅は約２．５μｍ、最小間隔は約１．０μｍである。その結果、ソースとゲートの金属接続を並べて設計するのに必要なピッチは約７．０μｍとなる。したがって、低周波スイッチング用のＳｉＣ－ＶＭＯＳＦＥＴの設計は、ＲＦアプリケーションの設計要件に適合するように変更する必要がある。出力容量ＣＯＳＳ（及びＭＯＳＦＥＴのスイッチング性能）を劣化させることなくピッチを広げるには、ＪＦＥＴ領域の幅を大きくすることが有効である。しかし、ＪＦＥＴ領域の幅が広くなると、中央付近の電界シールドが弱くなり、信頼性に深刻な問題が生じる。最新のＳｉＣ技術では、ＪＦＥＴ領域の幅が１．６μｍを超えると、標準的なゲート設計のＶＭＯＳＦＥＴの長期信頼性が保証できなくなる。
【0049】
例えば、実施形態では、ゲートピッチは７．０μｍと等しいか又はそれ以上であり、ゲート電極１１６の幅は２．５μｍと等しいか又はそれ以上であり、アンダーゲートトレンチ１１０の幅は０．８μｍと等しいか又はそれ以上であってもよく、これらはすべて図１Ａの水平方向で測定される。
【0050】
図１Ｂは、別の実施形態によるＶＭＯＳＦＥＴ１００Ｂを示す。
【0051】
ＶＭＯＳＦＥＴ１００Ｂは、ＶＭＯＳＦＥＴ１００Ｂのアンダーゲートトレンチ１１０がｐ型材料からなるＰウェル１３２内に形成されている点で、図１ＡのＶＭＯＳＦＥＴ１００Ａと異なる。一実施形態では、Ｐウェル１３２の底は、Ｐボディ１０６の底と少なくとも同じ深さである。一実施形態において、Ｐウェル１３２は、Ｐドープ領域１１２に電気的に接続される。
【0052】
Ｐウェル１３２は、アンダーゲートトレンチ１１０と周囲のエピタキシー１０４との間の高品質の界面の必要性をなくすことによって、図１Ａに関して説明した（図示しない）犠牲酸化物を形成する必要性をなくす。
【0053】
Ｐウェル１３２内に形成されたアンダーゲートトレンチ１１０は、図１Ａに関して説明した利点をもたらす。
【0054】
図１Ｃは、別の実施形態によるＶＭＯＳＦＥＴ１００Ｃを示す。
【0055】
ＶＭＯＳＦＥＴ１００Ｃは、アンダーゲートトレンチ１１０が誘電体１１８Ｔで充填される前に、ＶＭＯＳＦＥＴ１００Ｃのアンダーゲートトレンチ１１０の表面にライナー酸化物１３４が形成される点で、図１ＡのＶＭＯＳＦＥＴ１００Ａと異なる。実施形態において、ライナー酸化物１３４は、半導体との界面におけるトラップをパッシベートするために窒素含有量をもった二酸化ケイ素（ＳｉＯ２）からなる。
【0056】
ライナー酸化物１３４を、図１Ａに関して説明した犠牲酸化物（図示せず）と組み合わせて適用すれば、アンダーゲートトレンチ１１０と周囲のエピタキシー１０４との間のより高い界面品質を得ることができる。第１のステップで犠牲酸化物が形成され除去され、第２のステップでライナー酸化物が形成される。
【0057】
ライナー酸化物１３４を含むアンダーゲートトレンチ１１０は、図１Ａに関して説明した利点をもたらす。
【0058】
図１Ｄは、別の実施形態によるＶＭＯＳＦＥＴ１００Ｄを示す。
【0059】
ＶＭＯＳＦＥＴ１００Ｄは、アンダーゲートトレンチ１１０がトレンチ誘電体１１８Ｔに囲まれたポリシリコンフィル１３６を含む点で、図１ＡのＶＭＯＳＦＥＴ１００Ａと異なる。アンダーゲートトレンチ１１０は、図１Ａに関して説明したような犠牲酸化物、又は図１Ｃに関して説明したようなライナー酸化物を使用して形成されたエピタキシー１０４との高品質の界面を有することができる。
【0060】
別の実施形態では、アンダーゲートトレンチ１１０は、図１Ｂに関して説明したように、Ｐウェル内に形成することができる。
【0061】
一実施形態では、ポリシリコンフィル１３６は、ドープされていなくてもよい。
【0062】
ポリシリコンフィル１３６を含むアンダーゲートトレンチ１１０は、図１Ａに関して説明した利点を提供し、当技術分野で広く知られているように、ＶＭＯＳＦＥＴトレンチ技術（トレンチの側壁に沿って形成されるチャネル）で実施されるものと同じプロセスステップで形成されてもよい。
【0063】
図１Ｅは、別の実施形態によるＶＭＯＳＦＥＴ１００Ｅを示す。
【0064】
ＶＭＯＳＦＥＴ１００Ｅは、図１Ａのシャローアンダーゲートトレンチ１１０の代わりにディープ（深い）アンダーゲートトレンチ１１０Ｔが使用される点で、図１ＡのＶＭＯＳＦＥＴ１００Ａと異なる。具体的に、ディープアンダーゲートトレンチ１１０Ｔは、Ｐボディ１０６の底部とエピタキシー１０４との間の金属ジャンクションと少なくとも同じ深さの底部を有する。図１Ｅに示す実施形態では、ディープアンダーゲートトレンチ１１０Ｔは、エピタキシー１０４の全体と基板１０２の一部とを貫通している。
【0065】
ディープアンダーゲートトレンチ１１０Ｔは、図１Ａに関して説明したような犠牲酸化物、又は図１Ｃに関して説明したようなライナー酸化物を使用して形成されたエピタキシー１０４との高品質の界面を有することができる。
【0066】
ディープアンダーゲートトレンチ１１０Ｔは、少なくとも図１Ａに関して説明した利点をもたらす。
【0067】
ディープアンダーゲートトレンチ１１０Ｔは、トレンチ誘電体（フィル）１１８Ｔ内の電界を低減しながら、ＶＭＯＳＦＥＴ１００Ｅのゲート－ドレイン間容量ＣＧＤをさらに低減することができる。
【0068】
図１Ｆは、別の実施形態によるＶＭＯＳＦＥＴ１００Ｆを示す。
【0069】
ＶＭＯＳＦＥＴ１００Ｆは、アンダーゲートトレンチ１１０の上方に盛り上がった酸化物１１８Ｒが形成されている点で、図１ＡのＶＭＯＳＦＥＴ１００Ａと異なる。盛り上がった酸化物１１８Ｒは、ゲート誘電体１１８Ｇの一部であってもよい。
【0070】
ゲート電極１１６Ｔは、ゲート誘電体１１８Ｇ及び盛り上がった酸化物１１８Ｒの上に形成される。
【0071】
盛り上がった酸化物１１８Ｒは、ＪＦＥＴ領域の中央付近のトレンチ誘電体フィル１１８Ｔの電界を減少させながら、ＶＭＯＳＦＥＴ１００Ｆのゲート－ドレイン間容量ＣＧＤをさらに減少させることができる。
【0072】
盛り上がった酸化物１１８Ｒを上に形成したアンダーゲートトレンチ１１０は、少なくとも図１Ａに関して説明した利点をもたらす。
【0073】
盛り上がった酸化物は、それほど複雑でないプロセスを使用して、図１Ｅのディープトレンチについて説明したのと同じ追加の利点を提供する。
【0074】
図１Ｇは、別の実施形態におけるＶＭＯＳＦＥＴ１００Ｇを示す。
【0075】
ＶＭＯＳＦＥＴ１００Ｇは、ディープアンダーゲートトレンチ１１０Ｔの上方に盛り上がった酸化物１１８Ｒが形成される点で、図１ＥのＶＭＯＳＦＥＴ１００Ｅとは異なる。盛り上がった酸化物１１８Ｒは、ゲート誘電体１１８Ｇの一部であってもよい。
【0076】
ゲート電極１１６Ｔは、ゲート誘電体１１８Ｇ及び隆起した酸化物１１８Ｒの上に形成される。
【0077】
隆起した酸化物１１８Ｒは、ＶＭＯＳＦＥＴ１００Ｇのゲート－ドレイン間容量ＣＧＤをさらに低減し、一方、ＪＦＥＴ領域の中央付近のトレンチ誘電体（フィル）１１８Ｔの電界を低減することができる。
【0078】
盛り上がった酸化物１１８Ｒを上に形成したディープアンダーゲートトレンチ１１０Ｔは、少なくとも図１Ａに関して説明した利点をもたらす。
【0079】
図２Ａ及び図２Ｂは、一実施形態によるＶＭＯＳＦＥＴ２００を示す。ＶＭＯＳＦＥＴ２００は、図１ＡのＶＭＯＳＦＥＴ１００Ａに関して開示された技術革新に基づくマルチフィンガーＶＭＯＳＦＥＴであるが、実施形態はこれに限定されず、実施形態によるマルチフィンガーＶＭＯＳＦＥＴは、ＶＭＯＳＦＥＴ１００Ａ～ＶＭＯＳＦＥＴ１００Ｇのいずれか１つ、又はそれらの組み合わせに関して開示された技術革新に基づき得る。
【0080】
図２Ａは、図２ＢのＢ－Ｂ’線で示される平面に沿った平面図である。図２Ｂは、図２ＡのＡ－Ａ’線に沿って取った断面図である。図２Ａ及び図２Ｂ中の同様の参照符号は、図１Ａ～図１Ｇ中のそれら参照符号に関連する構造と同様の構造を示す。
【0081】
図２Ａは、ソースコンタクト１２４及びゲートコンタクト１２６を含むＶＭＯＳＦＥＴ２００を示す。ディープトレンチ１０８は、ＶＭＯＳＦＥＴ２００の周辺を囲んで配置されている。
【0082】
ゲートコンタクト１２６は複数のフィンガーを含む。ソースコンタクト１２４は、ゲートコンタクト１２６の複数のフィンガーとインターディジテイテッドされた（inter-digitated：交互に噛み合った）複数のフィンガーを含む。ゲートコンタクト１２６のフィンガー間の中心間間隔はゲートピッチＰＧに対応する。
【0083】
図２Ｂに示すように、ＶＭＯＳＦＥＴ２００は、複数のＪＦＥＴ領域と、各ＪＦＥＴ領域に対応する複数の構造（ゲート電極１１６、トレンチ１１０、Ｐボディ１０６等）とを有する点でＶＭＯＳＦＥＴ１００Ａと異なる。
【0084】
さらに、Ｐボディ１０６内の高ドープ領域１１２は、そのソース領域１１４の下に配置され、各ソース領域１１４の中央部分は、ソースコンタクト１２４が領域１１２に（ここでは、シリサイド層１２２を介して）電気的に接続できるように除去される。
【0085】
図３Ａ～図７Ｃは、様々な実施形態に係る半導体デバイス製造プロセスのステップを示す。図３Ａ～図７Ｃにおける同様の参照符号は、図１Ａ～図１Ｇにおける同様の構造を指す。ステップは特定の順序で示されているが、実施形態ではこれに限定されない。図３Ａ～図７Ｃに示される構造を作製するための技術が関連技術において周知である場合（例えば、成膜に続いてフォトリソグラフィによって層を形成すること）、その技術に関する説明は、簡潔にするために省略される。
【0086】
【0087】
図３Ａは、基板１０２、エピタキシー１０４、及びＰボディ１０６を含む半導体デバイスを示す。ソース領域１１４及び高濃度ドープ領域１１２が、Ｐボディ１０６の各々に配置されている。ＪＦＥＴ領域は、Ｐボディ１０６の間に配置されたエピタキシー１０４の部分に対応する。実施形態では、ＪＦＥＴ領域は、エピタキシー１０４の他の部分よりも高いドーピング濃度を有することができる。
【0088】
図３Ｂでは、ディープトレンチ１０８がエピタキシー１０４を貫通してエッチングされ、誘電体１１８Ａが充填されている。図３Ｂの実施形態では、ディープトレンチ１０８は基板１０２まで貫通している。ディープトレンチ１０８が形成されたときに、Ｐボディ１０６の一部が除去された。
【0089】
図３Ｃでは、誘電体層１１８Ｂが、ディープトレンチ１０８、トレンチの外側のエピタキシー１０４の一部、及びＰボディ１０６の一部を覆って形成されている。誘電体層１１８Ｂは、デバイスの上面に誘電体材料を成膜し、この誘電体材料をエッチングして、Ｐボディ１０６、ソース領域１１４、高濃度ドープ領域１１２、及びＰボディ１０６間のエピタキシー１０４の部分（すなわち、ＪＦＥＴ領域）を露出させることによって形成することができる。
【0090】
図３Ｄでは、エピタキシー１０４のＪＦＥＴ領域にシャローアンダーゲートトレンチ１１０が形成されている。犠牲酸化物３３０をアンダーゲートトレンチ１１０の表面に成長させ、それらの表面近傍の半導体結晶の品質を向上させている。一実施形態では、犠牲酸化物３３０は、熱酸化によって形成された二酸化ケイ素（ＳｉＯ２）からなる。
【0091】
提示した実施形態では、犠牲酸化物３３０は、アンダーゲートトレンチ１１０の外側のデバイスの上面にも形成されるが、実施形態はこれに限定されない。
【0092】
図３Ｅでは、犠牲酸化物３３０が剥離されている。犠牲酸化物３３０が除去された後、アンダーゲートトレンチ１１０はトレンチ誘電体１１８Ｔで充填された。
【0093】
図３Ｆでは、ゲート誘電体１１８Ｇが、ＪＦＥＴ領域、アンダーゲートトレンチ１１０、Ｐボディ１０６の露出部、ソース領域１１４、及び高ドープ領域１１２の上に形成されている。
【0094】
図３Ｇでは、ゲート電極１１６が、ゲート誘電体１１８Ｇの上、及びソース領域１１４、Ｐボディ１０６、ＪＦＥＴ領域、及びシャローアンダーゲートトレンチ１１０の一部の上に形成されている。ゲート電極１１６によって覆われていないゲート誘電体１１８Ｇの部分は除去されている。一実施形態では、ゲート電極１１６はポリシリコンで構成されてもよい。
【0095】
この後、本明細書に開示された技術及び材料と、関連技術で既知の技術及び材料とを使用して処理を続行し、例えば図１ＡのＶＭＯＳＦＥＴ１００Ａなどの実施形態を製造することができる。
【0096】
【0097】
図４Ａは、基板１０２、エピタキシー１０４、及びＰボディ１０６を含む半導体デバイスを示す。ソース領域１１４及び高ドープ領域１１２が、Ｐボディ１０６の各々に配置されている。ＪＦＥＴ領域は、Ｐボディ１０６の間に配置されたエピタキシー１０４の部分に対応する。実施形態では、ＪＦＥＴ領域は、エピタキシー１０４の他の部分よりも高いドーピング濃度を有することができる。
【0098】
ＪＦＥＴ領域のエピタキシー１０４をドーピングすることによって、ＪＦＥＴ領域の中央にＰウェル１３２が形成されている。Ｐウェル１３２のドーピングは、例えば、アルミニウム又は他の適切なドーピング元素のイオン注入によって行うことができる。Ｐウェル１３２のドーピングは、Ｐウェル１３２にエピタキシー１０４のＪＦＥＴ領域とは反対の導電型を与える。例えば、ここでは、ＪＦＥＴ領域がｎ型材料からなる場合、Ｐウェル１３２はｐ型材料からなる。
【0099】
図４Ｂでは、ディープトレンチ１０８がエピタキシー１０４を貫通してエッチングされ、誘電体１１８Ａが充填されている。図４Ｂの実施形態では、ディープトレンチ１０８は基板１０２まで貫通している。ディープトレンチ１０８が形成される際に、Ｐボディ１０６の一部が除去された。
【0100】
誘電体層１１８Ｂが、ディープトレンチ１０８、トレンチの外側のエピタキシー１０４の一部、及びＰボディ１０６の一部を覆って形成されている。誘電体層１１８Ｂは、デバイスの上面に誘電体材料を成膜し、この誘電体材料をエッチングして、Ｐボディ１０６、ソース領域１１４、高濃度ドープ領域１１２、Ｐウェル１３２、及びＰボディ１０６間のエピタキシー１０４の部分（すなわち、ＪＦＥＴ領域）を露出させることによって形成することができる。
【0101】
図４Ｃでは、Ｐウェル１３２にシャローアンダーゲートトレンチ１１０が形成されている。
【0102】
図４Ｄでは、アンダーゲートトレンチ１１０がトレンチ誘電体１１８Ｔで満たされている。トレンチ１１０はＰウェル１３２内に配置されているため、トレンチにトレンチ誘電体１１８Ｔを充填する前に、トレンチ１１０の表面に犠牲酸化物を形成し、その後除去する必要はない。
【0103】
この後、図１ＢのＶＭＯＳＦＥＴ１００Ｂのような実施形態を製造するために、本明細書に開示された技術及び材料と、関連技術で既知の技術及び材料とを使用して、処理を継続することができる。
【0104】
図４Ｅは、一実施形態における図４ＤのＣ－Ｃ’線のレベルでの平面図である。図４Ｅに示すように、Ｐウェル１３２は矩形形状を有する。トレンチ誘電体１１８Ｔで満たされたアンダーゲートトレンチは、Ｐウェル１３２内に形成される。Ｐウェル１３２は、アンダーゲートトレンチの端部を超えて延び、Ｐボディ１０６と重なり、Ｐウェル１３２とＰボディ１０６との間に電気的接続を提供する。
【0105】
別の実施形態では、Ｐウェル１３２は、ＪＦＥＴ領域を十分に超えて延び、プラグを使用してＰウェル１３２を図１Ｂに示すソース電極１２４などの電極に接続することができる。
【0106】
【0107】
図５Ａでは、エピタキシー１０４のＪＦＥＴ領域にシャローアンダーゲートトレンチ１１０が形成されている。アンダーゲートトレンチ１１０の表面にライナー酸化物１３４が形成されている。一実施形態では、ライナー酸化物１３４は、界面トラップをパッシベートするための窒素含有量をもった二酸化ケイ素（ＳｉＯ２）からなる。
【0108】
提示した実施形態では、ライナー酸化物１３４は、アンダーゲートトレンチ１１０の外側のデバイスの上面にも形成されているが、実施形態はこれに限定されない。
【0109】
図５Ｂでは、アンダーゲートトレンチ１１０にトレンチ誘電体１１８Ｔが充填され、アンダーゲートトレンチ１１０の外側のライナー酸化物１３４の部分は除去されている。
【0110】
図５Ｃでは、ＪＦＥＴ領域、アンダーゲートトレンチ１１０、Ｐボディ１０６の露出部分、ソース領域１１４、及び高ドープ領域１１２の上にゲート誘電体１１８Ｇが形成されている。
【0111】
この後、図１ＣのＶＭＯＳＦＥＴ１００Ｃのような実施形態を製造するために、本明細書に開示された技術及び材料と、関連技術で既知の技術及び材料とを用いて、処理を継続することができる。
【0112】
【0113】
図６Ａでは、エピタキシー１０４のＪＦＥＴ領域にディープアンダーゲートトレンチ１１０Ｔが形成されている。図６Ａに示すようなディープアンダーゲートトレンチ１１０Ｔは、エピタキシー１０４の厚さ全体及び基板１０２の一部を貫通しているが、実施形態はこれに限定されない。一実施形態では、ディープアンダーゲートトレンチ１１０Ｔの底は、Ｐボディ１０６の底とエピタキシー１０４との間の金属ジャンクションよりも低い。
【0114】
犠牲酸化物６３０は、ディープアンダーゲートトレンチ１１０Ｔの表面に成長し、それらの表面の品質を向上させている。一実施形態では、犠牲酸化物６３０は、熱酸化によって形成された二酸化ケイ素（ＳｉＯ２）からなる。
【0115】
図示した一実施形態では、犠牲酸化物６３０は、ディープアンダーゲートトレンチ１１０Ｔの外側のデバイスの上面にも形成されるが、実施形態はこれに限定されない。
【0116】
図６Ｂでは、犠牲酸化物６３０が剥離されている。犠牲酸化物６３０が除去された後、ディープアンダーゲートトレンチ１１０Ｔにトレンチ誘電体１１８Ｔが充填された。
【0117】
この後、図１ＥのＶＭＯＳＦＥＴ１００Ｅ又は図１ＧのＶＭＯＳＦＥＴ１００Ｇのような実施形態を製造するために、本明細書に開示された技術及び材料と、ならびに関連技術では既知の技術及び材料とを使用して、処理を継続することができる。
【0118】
図７Ａ～図７Ｃは、別の実施形態に係る半導体デバイス製造プロセスにおいて、図３Ａ～図３Ｅに示すステップの後に発生するステップを示す。図７Ａ～図７Ｃに示すステップはまた、図４Ａ～図４Ｄに示すステップ、図３Ａ～図３Ｃ及び図５Ａ～図５Ｂに示すステップ、又は図３Ａ～図３Ｃ及び図６Ａ～図６Ｂに示すステップの後に実行されてもよい。ただし、実施形態はこれに限定されない。
【0119】
図７Ａでは、盛り上がった酸化物１１８Ｒがトレンチ１１０上に形成されている。盛り上がった酸化物は、デバイスの表面に酸化膜を成膜し、この酸化膜をマスクし、マスクによって覆われていない酸化物をエッチング除去することによって形成されてよい。
【0120】
図７Ｂでは、ゲート誘電体１１８Ｇが、ＪＦＥＴ領域、Ｐボディ１０６の露出部分、ソース領域１１４、及び高ドープ領域１１２の上に形成される。実施形態では、ゲート誘電体１１８Ｇは、盛り上がった酸化物１１８Ｒの上にも形成される。
【0121】
図７Ａ及び図７Ｂは、ゲート誘電体１１８Ｇの成膜前に形成される盛り上がった酸化物１１８Ｒを示すが、実施形態はこれに限定されない。一実施形態では、ゲート誘電体１１８Ｇが、ＪＦＥＴ領域、アンダーゲートトレンチ１１０、Ｐボディ１０６の露出部分、ソース領域１１４、及び高濃度ドープ領域１１２の上に形成され、その後、盛り上がった酸化物１１８Ｒが、ゲート誘電体１１８Ｇの上及びトレンチ１１０の上に形成される。
【0122】
図７Ｃでは、ゲート電極１１６Ｔが、ゲート誘電体１１８Ｇ及び盛り上がった酸化物１１８Ｒの上に形成されており、ゲート電極１１６Ｔは、ＪＦＥＴ領域、トレンチ１１０、Ｐボディ１０６の一部、及びソース領域１１４の一部の上に配置されている。ゲート電極１１６によって覆われていないゲート誘電体１１８Ｇの部分は除去されている。一実施形態では、ゲート電極１１６はポリシリコンで構成されてもよい。
【0123】
この後、本明細書において開示された技術及び材料と、関連技術分野で公知の技術及び材料とを使用して処理を継続し、図１ＦのＶＭＯＳＦＥＴ１００Ｆのような実施形態を製造することができる。もしくは、図７Ａ～図７Ｃのステップが、図３Ａ～図３Ｃ及び図６Ａ～図６Ｂのステップの後に実行される場合、図１ＧのＶＭＯＳＦＥＴ１００Ｇのような実施形態を製造することができる。
【0124】
図８は、実施形態に係る垂直型絶縁ゲートバイポーラトランジスタ（ＶＩＧＢＴ）８００を示す。
【0125】
ＶＩＧＢＴ８００は、ｐ型層８５０が基板１０２の底面に形成され、ドレインコンタクト１３０の代わりにコレクタコンタクト８３０がｐ型層８５０の底面に形成される点で、図１ＣのＶＭＯＳＦＥＴ１００Ｃとは異なる。ソースコンタクト１２４は、ＶＩＧＢＴ８００のエミッタコンタクトと見なすことができる。
【0126】
ｐ型層８５０は、インプランテーション（イオン注入）によって形成してもよいし、基板１０２の底面にエピタキシャル成長させてもよい。コレクタコンタクト８３０は、一般に、ドレインコンタクト１３０について説明したように形成することができる。
【0127】
ＶＩＧＢＴ８００において、アンダーゲートトレンチ１１０は、図１Ａに関して説明したものと同様の利点を提供する。
【0128】
図９は、一実施形態に係る垂直型ジャンクション電界効果トランジスタ（ＶＪＦＥＴ）９００を示す。
【0129】
ＶＪＦＥＴ９００は、エピタキシャル層（以下、エピタキシー９０４）が形成された半導体材料の基板９０２からなる。エピタキシー９０４は、基板９０２上に成長させてもよい。基板９０２は、エピタキシー９０４と同じ半導体材料及び同じ導電型であってもよいが、エピタキシー９０４よりも高濃度にドープされていてもよい（したがって、より高いコンダクタンスを有していてもよい）。
【0130】
実施形態では、基板９０２及びエピタキシー９０４は、ＳｉＣなどのワイドバンドギャップ半導体を含み、ｎ型材料であってもよいが、実施形態はこれに限定されない。例えば、実施形態では、基板９０２及びエピタキシー９０４は、シリコン、窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、高アルミニウム含有ＡｌＧａＮ、β－三酸化ガリウム（β－Ｇａ２Ｏ３）、ダイヤモンド、窒化ホウ素などを含んでもよい。他の実施形態では、基板９０２及びエピタキシー９０４はｐ型材料であってもよい。
【0131】
Ｐボディ９０６は、エピタキシー９０４において、ディープトレンチ９０８に囲まれた領域に形成される。半導体の表面近傍のドーピング濃度を高めることによって、低い接触抵抗でＰボディ９０６への接続を提供するために、Ｐボディ９０６の各々に、高濃度にドープされたｐ型材料のシャロー領域９１２が形成される。
【0132】
Ｐボディ９０６間のエピタキシー９０４の領域は、エピタキシー９０４と同じ導電型（ここではｎ型）を有するＪＦＥＴ領域に対応する。実施形態では、ＪＦＥＴ領域は、ドリフト抵抗への寄与を最小化するために、エピタキシー９０４よりも実質的に高いドーピング濃度を有することができる。
【0133】
エピタキシー９０４のＪＦＥＴ領域の中央にわたって、シャロートレンチ９１０が形成される。一実施形態では、犠牲酸化物層（図示せず）がシャローアンダーゲートトレンチ９１０の表面に形成され、その品質を向上させ、その後の処理によって除去される場合がある。別の実施形態では、シャローアンダーゲートトレンチ９１０は、図４Ｂ及び図４Ｃに関して説明したのと同様に、ＪＦＥＴ領域の中央に配置されたＰシールドと共に形成されてもよい。
【0134】
ディープトレンチ９０８には、誘電体９１８が充填される。誘電体９１８はまた、エピタキシー９０４の上（ＪＦＥＴ領域の上を含む）及びＰボディ９０６の上に配置される。
【0135】
実施形態では、誘電体９１８の一部がシャロートレンチ９１０内に配置されてシャロートレンチ誘電体９１８Ｔを形成してもよい。他の実施形態では、シャロートレンチ誘電体９１８Ｔは誘電体９１８とは異なる材料である。
【0136】
一実施形態では、誘電体９１８は、二酸化ケイ素（ＳｉＯ２）、ボロホスホシリケートガラス（ＢＰＳＧ）、ベンゾシクロブテン（ＢＣＢ）などの低誘電率（「低誘電率（ｌｏｗ－ｋ）」材料）、又はそれらの組み合わせを含むが、これらに限定されない。
【0137】
一実施形態では、シャロートレンチ誘電体９１８Ｔは、ＳｉＯ２、低誘電率材料（「ｌｏｗ－ｋ」材料）、ドープされていないポリシリコン、又はそれらの組み合わせを含む。
【0138】
ソースコンタクト９２４は、ＪＦＥＴ領域のエピタキシー９０４上に形成され、エピタキシー９０４と電気的に接触する。ソース電極９２４は、数ある導体の中でもアルミニウムで構成することができ、それぞれのシリサイド層９２２によってエピタキシー９０４に電気的に接続され得る。一実施形態では、シリサイド層９２２は、ニッケルシリサイドで構成されてもよいし、エピタキシー９０４とオーミック接触を形成できる他の金属のシリサイドであってもよい。
【0139】
ゲートコンタクト９２６は、Ｐボディ９０６の上に形成され、Ｐボディ９０６と電気的に接触する。ゲートコンタクト９２６は、数ある導体の中でもアルミニウムで構成することができる。実施形態では、ゲートコンタクト９２６は、それぞれのシリサイド層９２２によってＰボディ９０６に電気的に接続されてもよい。一実施形態では、シリサイド層９２２は、ニッケルシリサイドで構成されてもよく、又は高濃度にドープされたｐ型材料の領域９１２とオーミック接触を形成することができる他の金属のシリサイドであってもよい。
【0140】
パッシベーション層９２８は、誘電体９１８、ソースコンタクト９２４、及びゲートコンタクト９２６の上に形成される。一実施形態では、パッシベーション層９２８は、シリコン酸窒化物（ＳｉＯＮ）を含むことができる。
【0141】
銀などの導体からなるドレインコンタクト９３０が、基板９０２の下面（底面）に形成され、電気的に接続される。一実施形態では、ドレインコンタクト９３０は、基板９０２の底面に形成されたシリサイド層（図示せず）を用いて基板９０２に電気的に接続される。一実施形態では、シリサイド層９２２は、ニッケルシリサイドで構成されてもよい。
【0142】
ＶＭＯＳＦＥＴ及びＶＩＧＢＴと同様に、シャロートレンチ９１０によって、電気的性能を低下させることなくＶＪＦＥＴのゲートピッチを大きくすることができる。特に、ゲートピッチは、ソースとゲートの接続のために金属線を並べて設計するのに十分なほど広くすることができ、したがって、ＶＪＦＥＴを高周波動作に適したものにすることができる。
【0143】
ＶＪＥＴのチャネルはＰボディ９０６間に形成され、ゲート接続９２６を介してＰボディ９０６に印加される電位によってオフ状態及びオン状態に制御される。Ｐボディ９０６とエピタキシー９０４との間の金属ジャンクション近傍の空乏領域は、ゲートとソースとの間の電圧が低下するにつれて広くなり、ＪＦＥＴ領域の両側の空乏領域が互いに接するとチャネルが閉じられる。従来のＶＪＦＥＴでは、ゲートピッチを広くすると、チャネルを閉じるためにゲートバイアス及び容量電荷を高くするか、ＪＦＥＴ領域のドーピング濃度を低くする必要があるが、その代償としてドリフト抵抗が高くなる。ＪＦＥＴ領域のシャロートレンチが浅いと、Ｐボディ９０６からの空乏領域がトレンチ９１０の側壁に達したときにチャネルが閉じられる。Ｐボディ９０６とトレンチ９１０との間の距離を調整することによって、チャネルを制御するためのゲート電圧と、ＪＦＥＴ領域におけるドーピングとを、電力変換用途における低スイッチング損失及び低導通損失に対して最適化することができる。
【0144】
例示した実施形態では、縦型半導体デバイスのＪＦＥＴ領域の中央にわたるトレンチが提供されている。縦型半導体デバイスがＶＭＯＳＦＥＴ又はＶＩＧＢＴである場合、トレンチは、ＪＦＥＴ領域上に配置されたゲート誘電体の中心を、ゲート誘電体の絶縁破壊（ブレークダウン）－この絶縁破壊によってデバイスが永久的に損傷し得る－につながる可能性のある高電界から保護するように作動する。さらに、トレンチは、金属化ゲートが使用される場合など、広いゲートピッチの使用から生じる可能性のある有害な性能影響を低減又は排除することができる。
【0145】
本開示の態様を、例示として提示される特定の実施形態と併せて説明してきたが、実施形態は、図面に示されるもの又はこれと併せた本文に記載されるものに限定されない。開示された実施形態に対する多数の代替、修正、及び変形は、特許請求の範囲から逸脱することなく行うことができる。本明細書に開示された実施形態は、限定することを意図していない。
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図1G】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図5A】
【図5B】
【図5C】
【図6A】
【図6B】
【図7A】
【図7B】
【図7C】
【図8】
【図9】
【国際調査報告】