知財求人 - 知財ポータルサイト「IP Force」
特表2024-527926アドレス変換を実行するためのアドレス変換回路及び方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-07-26
(54)【発明の名称】アドレス変換を実行するためのアドレス変換回路及び方法
(51)【国際特許分類】
G06F 12/1009 20160101AFI20240719BHJP
【ＦＩ】
G06F12/1009
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024504794
(86)(22)【出願日】2022-07-21
(85)【翻訳文提出日】2024-02-08
(86)【国際出願番号】 EP2022070494
(87)【国際公開番号】W WO2023016770
(87)【国際公開日】2023-02-16
(31)【優先権主張番号】21386053.9
(32)【優先日】2021-08-13
(33)【優先権主張国・地域又は機関】EP
(81)【指定国・地域】
(71)【出願人】
【識別番号】500395107
【氏名又は名称】アーム・リミテッド
(74)【代理人】
【識別番号】110000855
【氏名又は名称】弁理士法人浅村特許事務所
(72)【発明者】
【氏名】サンドバーグ、アンドレアス ラース
(72)【発明者】
【氏名】ヴイオウカス、イリアス
【テーマコード（参考）】
5B205
【Ｆターム（参考）】
5B205JJ11
5B205RR04
5B205RR05
(57)【要約】
アドレス変換を実行するためのアドレス変換回路及び方法に関する。アドレス変換回路は、第１のアドレスの受信に応答して、所定の最大数の順次ルックアップを実行することによって、第１のアドレスと第２のアドレスとの間のアドレス変換を実行する。アドレス変換回路は、２Ｎ個のエントリを含む通常ページテーブルと、２Ｎ＊Ｍ個のエントリを含む大ページテーブルとをサポートするように構成される。アドレス変換回路は、中間ルックアップを実行して、順次に次のルックアップアドレスを示す情報及びページテーブルサイズ情報を取り出し、ページテーブルサイズ情報が、順次に次のルックアップが大ページテーブルのうちの１つに対応することを示し、順次に次のルックアップの実行が所定の最大数の順次ルックアップを超える場合、後続のルックアップを抑制し、順次に次のルックアップアドレスを示す情報に基づいて第２のアドレスを生成するように構成される。
【特許請求の範囲】
【請求項1】
第１のアドレスの受信に応答して、複数のページテーブルレベルにおいて所定の最大数の順次ルックアップを実行することによって、前記第１のアドレスと第２のアドレスとの間のアドレス変換を実行するアドレス変換回路であって、前記アドレス変換回路は、
２Ｎ個のエントリを含む通常ページテーブルレベルと、２Ｎ＊Ｍ個のエントリを含む大ページテーブルレベルとをサポートし、通常ページテーブルレベルにおける各順次ルックアップは、前記所定の最大数の順次ルックアップの単一レベルルックアップであると見なされ、大ページテーブルレベルにおける各順次ルックアップは、前記所定の最大数の順次ルックアップのＭレベルルックアップであると見なされ、
前記複数のページテーブルレベルのうちの現在の中間ページテーブルレベルから、順次に次のページテーブルレベルの順次に次のルックアップアドレスを示す情報と、前記順次に次のページテーブルレベルのサイズを示すページテーブルレベルサイズ情報と、を取り出し、
前記ページテーブルレベルサイズ情報が、前記順次に次のルックアップが前記大ページテーブルレベルのうちの１つに対応すること、及び前記順次に次のルックアップを実行することが、前記所定の最大数の順次ルックアップを超えることを示すとき、前記順次に次のルックアップアドレスを示す前記情報に基づいて、前記所定の最大数の順次ルックアップの後続のルックアップを抑制し、前記第２のアドレスを生成するために、中間ルックアップを実行する、ように構成されている、アドレス変換回路。
【請求項2】
前記第１のアドレスは、一連のＮビットインデックス付け部分を含み、前記アドレス変換回路は、前記一連のＮビットインデックス付け部分のうちの単一のＮビットインデックス付け部分を使用して、前記通常ページテーブルレベルのうちの１つにおける各順次ルックアップにインデックス付けし、
前記一連のＮビットインデックス付け部分のうちのＭ個の順次Ｎビットインデックス付け部分を使用して、前記大ページテーブルレベルのうちの１つにおける各順次ルックアップにインデックス付けする、ように構成されている、請求項１に記載のアドレス変換回路。
【請求項3】
前記ページテーブルレベルサイズ情報が、前記順次に次のルックアップの実行が前記所定の最大数のルックアップ内であることを示すとき、及び前記順次に次のルックアップアドレスが前記現在の中間ページテーブルのアドレスに対応するとき、前記中間ルックアップは、前記現在の中間ページテーブルレベルの現在のサイズとは無関係に、前記所定の最大数の順次ルックアップの単一レベルルックアップであると見なされる、請求項２に記載のアドレス変換回路。
【請求項4】
前記アドレス変換回路は、前記中間エントリが単一レベルルックアップとして扱われることを示す制御ビットに応答して、前記現在の中間ページテーブルレベルの現在のサイズとは無関係に、前記中間ルックアップを、前記所定の最大数の順次ルックアップの前記単一レベルルックアップであると見なすように構成されている、請求項２に記載のアドレス変換回路。
【請求項5】
前記順次に次のルックアップアドレスが前記現在の中間ページテーブルの前記アドレスに対応し、前記現在のルックアップが前記大ページテーブルレベルのうちの１つに対応する場合、前記現在のルックアップは、前記一連のＮビットインデックス付け部分の現在のＭ個の順次部分を使用してインデックス付けされ、
前記現在のＭ個の順次インデックス付け部分の最下位Ｍ－１個の順次Ｎビットインデックス付け部分は、前記順次に次のルックアップをインデックス付けするために使用される順次に次のＭ個の順次インデックス付け部分の最上位Ｍ－１個の順次Ｎビットインデックス付け部分である、請求項３又は４に記載のアドレス変換回路。
【請求項6】
前記大ページテーブルレベルのうちの１つの中のレガシー構成領域を認識し、前記レガシー構成領域は、前記現在の中間ページテーブルレベルの前記アドレスに対応する順次に次のルックアップアドレスを識別する２Ｎ個のエントリを備え、前記Ｍ個の順次Ｎビットインデックス付け部分が２Ｎ個のエントリの前記レガシー構成領域を指すとき、レガシー構成テーブル障害を生成する、ように更に構成されている、請求項２から５のいずれか一項に記載のアドレス変換回路。
【請求項7】
前記アドレス変換回路は、前記ページテーブルレベルサイズ情報が、前記順次に次のルックアップを実行することが前記所定の最大数の順次ルックアップを１より大きい量だけ超えることを示すとき、無効な変換障害を出力するように構成されている、請求項１から６のいずれか一項に記載のアドレス変換回路。
【請求項8】
前記所定の最大数の順次ルックアップの第１の中間ルックアップに対応する順次に第１のページテーブルレベルアドレスを示す情報と、前記第１のページテーブルレベルのサイズを示す第１のサイズ情報と、を記憶するための記憶回路を更に備える、請求項１から７のいずれか一項に記載のアドレス変換回路。
【請求項9】
前記記憶回路は、複数のページテーブルレベルアドレスを示す情報を記憶し、前記アドレス変換回路は、前記第１のアドレスの１つ以上の選択ビットに基づいて、前記複数のページテーブルレベルアドレスから前記順次に第１のページテーブルレベルアドレスを選択するように構成されている、
請求項８に記載のアドレス変換回路。
【請求項10】
前記アドレス変換回路は、現在の特権レベルに更に基づいて、前記複数のページテーブルレベルアドレスから前記順次に第１のページテーブルレベルアドレスを選択するように構成されている、請求項９に記載のアドレス変換回路。
【請求項11】
前記中間ルックアップ中に取り出された中間ルックアップ情報を、前記アドレス変換において既に使用された前記第１のアドレスのビットの対応するサブセットに関連付ける部分変換記憶回路を更に備え、前記中間ルックアップ情報は、前記順次に次のルックアップアドレスを示す情報と、前記順次に次のページテーブルレベルの前記サイズを示す前記情報と、を更に備える、請求項１から１０のいずれか一項に記載のアドレス変換回路。
【請求項12】
前記第１のアドレスに基づいて、前記部分変換記憶回路において部分変換ルックアップを実行し、前記部分変換ルックアップが前記部分変換記憶回路においてヒットするとき、前記順次に次のルックアップアドレスを示す前記情報と、前記順次に次のページテーブルレベルの前記サイズを示す前記情報と、を前記部分変換記憶回路から取り出し、前記アドレス変換において既に使用された前記第１のアドレスのビットの前記対応するサブセットに関連付けられたルックアップを抑制する、
ように更に構成されている、請求項１１に記載のアドレス変換回路。
【請求項13】
前記第１のアドレスは、第１のアドレス空間において定義され、前記第２のアドレスは、第２のアドレス空間において定義される、請求項１から１２のいずれか一項に記載のアドレス変換回路。
【請求項14】
前記第１のアドレス空間及び前記第２のアドレス空間の各々は、仮想アドレス空間と、
中間物理アドレス空間と、
物理アドレス空間と、のうちの１つである、請求項１３に記載のアドレス変換回路。
【請求項15】
第１のアドレスの受信に応答して、２Ｎ個のエントリを含む通常ページテーブルレベルと、２Ｎ＊Ｍ個のエントリを含む大ページテーブルレベルとを含む、複数のページテーブルレベルにおいて所定の最大数の順次ルックアップを実行することによって、前記第１のアドレスと第２のアドレスとの間のアドレス変換を実行するための方法であって、通常ページテーブルレベルにおける各順次ルックアップは、前記所定の最大数の順次ルックアップの単一のルックアップであると見なされ、大ページテーブルレベルにおける各順次ルックアップは、前記所定の最大数の順次ルックアップのＭ個のルックアップであると見なされ、前記方法は、
前記複数のページテーブルレベルのうちの現在の中間ページテーブルレベルから、順次に次のページテーブルレベルの順次に次のルックアップアドレスを示す情報と、前記順次に次のページテーブルレベルのサイズを示すページテーブルレベルサイズ情報と、を取り出すことと、
前記ページテーブルレベルサイズ情報が、前記順次に次のルックアップが前記大ページテーブルレベルのうちの１つに対応すること、及び前記順次に次のルックアップを実行することが、前記所定の最大数の順次ルックアップを超えることを示すとき、前記順次に次のルックアップアドレスを示す前記情報に基づいて、前記所定の最大数の順次ルックアップの後続のルックアップを抑制し、前記第２のアドレスを生成することと、によって、中間ルックアップを実行することを含む、方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、アドレス変換を実行するためのアドレス変換回路及び方法に関する。
【0002】
アドレス変換回路は、複数のページテーブルレベルにおける所定数の順次ルックアップを使用して、第１のアドレスから第２のアドレスに変換するために使用される。所定数のルックアップの各々を実行することは、時間がかかり、アドレス変換における待ち時間をもたらす可能性がある。
【0003】
いくつかの構成では、第１のアドレスの受信に応答して、複数のページテーブルレベルにおいて所定の最大数の順次ルックアップを実行することによって、第１のアドレスと第２のアドレスとの間のアドレス変換を実行するアドレス変換回路が提供され、
アドレス変換回路は、
２Ｎ個のエントリを含む通常ページテーブルレベルと、２Ｎ＊Ｍ個のエントリを含む大ページテーブルレベルとをサポートし、通常ページテーブルレベルにおける各順次ルックアップは、所定の最大数の順次ルックアップの単一レベルルックアップであると見なされ、大ページテーブルレベルにおける各順次ルックアップは、所定の最大数の順次ルックアップのＭレベルルックアップであると見なされ、
複数のページテーブルレベルのうちの現在の中間ページテーブルレベルから、順次に次のページテーブルレベルの順次に次のルックアップアドレスを示す情報と、順次に次のページテーブルレベルのサイズを示すページテーブルレベルサイズ情報と、を取り出し、
ページテーブルレベルサイズ情報が、順次に次のルックアップが大ページテーブルレベルのうちの１つに対応すること、及び順次に次のルックアップを実行することが、所定の最大数の順次ルックアップを超えることを示すとき、順次に次のルックアップアドレスを示す情報に基づいて、所定の最大数の順次ルックアップの後続のルックアップを抑制し、第２のアドレスを生成するために、中間ルックアップを実行する、ように構成されている。
アドレス変換回路は、
２Ｎ個のエントリを含む通常ページテーブルレベルと、２Ｎ＊Ｍ個のエントリを含む大ページテーブルレベルとをサポートし、通常ページテーブルレベルにおける各順次ルックアップは、所定の最大数の順次ルックアップの単一レベルルックアップであると見なされ、大ページテーブルレベルにおける各順次ルックアップは、所定の最大数の順次ルックアップのＭレベルルックアップであると見なされ、
複数のページテーブルレベルのうちの現在の中間ページテーブルレベルから、順次に次のページテーブルレベルの順次に次のルックアップアドレスを示す情報と、順次に次のページテーブルレベルのサイズを示すページテーブルレベルサイズ情報と、を取り出し、
ページテーブルレベルサイズ情報が、順次に次のルックアップが大ページテーブルレベルのうちの１つに対応すること、及び順次に次のルックアップを実行することが、所定の最大数の順次ルックアップを超えることを示すとき、順次に次のルックアップアドレスを示す情報に基づいて、所定の最大数の順次ルックアップの後続のルックアップを抑制し、第２のアドレスを生成するために、中間ルックアップを実行する、ように構成されている。
【0004】
いくつかの構成では、第１のアドレスの受信に応答して、２Ｎ個のエントリを含む通常ページテーブルレベルと、２Ｎ＊Ｍ個のエントリを含む大ページテーブルレベルとを含む、複数のページテーブルレベルにおいて所定の最大数の順次ルックアップを実行することによって、第１のアドレスと第２のアドレスとの間のアドレス変換を実行するための方法が提供され、通常ページテーブルレベルにおける各順次ルックアップは、所定の最大数の順次ルックアップの単一のルックアップであると見なされ、大ページテーブルレベルにおける各順次ルックアップは、所定の最大数の順次ルックアップのＭ個のルックアップであると見なされ、
方法は、
複数のページテーブルレベルのうちの現在の中間ページテーブルレベルから、順次に次のページテーブルレベルの順次に次のルックアップアドレスを示す情報と、順次に次のページテーブルレベルのサイズを示すページテーブルレベルサイズ情報と、を取り出すことと、
ページテーブルレベルサイズ情報が、順次に次のルックアップが大ページテーブルレベルのうちの１つに対応すること、及び順次に次のルックアップを実行することが、所定の最大数の順次ルックアップを超えることを示すとき、順次に次のルックアップアドレスを示す情報に基づいて、所定の最大数の順次ルックアップの後続のルックアップを抑制し、第２のアドレスを生成することと、によって、中間ルックアップを実行することを含む。
方法は、
複数のページテーブルレベルのうちの現在の中間ページテーブルレベルから、順次に次のページテーブルレベルの順次に次のルックアップアドレスを示す情報と、順次に次のページテーブルレベルのサイズを示すページテーブルレベルサイズ情報と、を取り出すことと、
ページテーブルレベルサイズ情報が、順次に次のルックアップが大ページテーブルレベルのうちの１つに対応すること、及び順次に次のルックアップを実行することが、所定の最大数の順次ルックアップを超えることを示すとき、順次に次のルックアップアドレスを示す情報に基づいて、所定の最大数の順次ルックアップの後続のルックアップを抑制し、第２のアドレスを生成することと、によって、中間ルックアップを実行することを含む。
【図面の簡単な説明】
【0005】
添付図面に示されるそれらの実施形態を参照して、あくまで一例として本技術を更に説明する。
【図1】本技術の様々な構成によるデータ処理装置を概略的に示す図である。
【図2】本技術の様々な構成によるアドレス変換回路を概略的に示す図である。
【図3】本技術の様々な構成によるアドレス変換回路の更なる詳細を概略的に示す図である。
【図4】本技術の様々な構成によるアドレス変換を概略的に示す図である。
【図5】本技術の様々な構成による大ページテーブルを使用したアドレス変換を概略的に示す図である。
【図6】本技術の様々な構成によるアドレス変換を概略的に示す図である。
【図7】本技術の様々な構成による再帰を使用したアドレス変換を概略的に示す図である。
【図8a】本技術の様々な構成による再帰を使用したアドレス変換を概略的に示す図である。
【図8b】本技術の様々な構成による再帰を使用したアドレス変換を概略的に示す図である。
【図9a】本技術の様々な構成による再帰を使用したアドレス変換の詳細を概略的に示す図である。
【図9b】本技術の様々な構成による再帰を使用したアドレス変換の詳細を概略的に示す図である。
【図9c】本技術の様々な構成による再帰を使用したアドレス変換の詳細を概略的に示す図である。
【図10a】本技術の様々な構成によるアドレス変換を概略的に示す図である。
【図10b】本技術の様々な構成によるアドレス変換を概略的に示す図である。
【図10c】本技術の様々な構成によるアドレス変換を概略的に示す図である。
【図10d】本技術の様々な構成によるアドレス変換を概略的に示す図である。
【図11】本技術の様々な構成による再帰を使用したアドレス変換を概略的に示す図である。
【図12】本技術の様々な構成によるアドレス変換におけるページウォーカーキャッシュの使用を概略的に示す図である。
【図13】本技術の様々な構成によるアドレス変換を概略的に示す図である。
【図14】本技術の様々な構成によるアドレス変換を概略的に示す図である。
【図15a】本技術の様々な構成によるアドレス変換を概略的に示す図である。
【図15b】本技術の様々な構成によるアドレス変換を概略的に示す図である。
【図16】本技術の様々な構成による中間ルックアップを実行するために実行される一連のステップを概略的に示す図である。
【図17】本技術の様々な構成による中間ルックアップを実行するために実行される一連のステップを概略的に示す図である。
【0006】
いくつかの構成によると、第１のアドレスの受信に応答して、複数のページテーブルレベルにおいて所定の最大数の順次ルックアップを実行することによって、第１のアドレスと第２のアドレスとの間のアドレス変換を実行するアドレス変換回路が提供される。アドレス変換回路は、２Ｎ個のエントリを含む通常ページテーブルレベルと、２Ｎ＊Ｍ個のエントリを含む大ページテーブルレベルとをサポートするように構成される。通常ページテーブルレベルにおける各順次ルックアップは、所定の最大数の順次ルックアップの単一レベルルックアップであると見なされ、大ページテーブルレベルにおける各順次ルックアップは、所定の最大数の順次ルックアップのＭレベルルックアップであると見なされる。アドレス変換回路は、複数のページテーブルレベルのうちの現在の中間ページテーブルレベルから、順次に次のページテーブルレベルの順次に次のルックアップアドレスを示す情報と、順次に次のページテーブルレベルのサイズを示すページテーブルレベルサイズ情報と、を取り出すために、中間ルックアップを実行するように更に構成されている。アドレス変換回路は、ページテーブルレベルサイズ情報が、順次に次のルックアップが大ページテーブルレベルのうちの１つに対応すること、及び順次に次のルックアップを実行することが、所定の最大数の順次ルックアップを超えることを示すとき、順次に次のルックアップアドレスを示す情報に基づいて、所定の最大数の順次ルックアップの後続のルックアップを抑制し、第２のアドレスを生成するために、中間ルックアップを実行する、ように更に構成されている。
【0007】
アドレス変換回路は、所定の最大数の順次ルックアップを使用して、第１のアドレスと第２のアドレスとの間のアドレス変換を実行する。所定数は、任意の方法で設定することができ、いくつかの構成では、柔軟に定義することができる。しかしながら、いくつかの構成では、所定数はハードウェアで設定され、第１のアドレス内のビット又はビットのサブセクションの数と相関する。所定数のルックアップの各ルックアップは、第１のアドレスのいくつかのインデックス付けビットと、順次に先行するルックアップから取得される情報と、を使用して実行される。所定数のルックアップは、順次に次のルックアップで使用される中間アドレスを生成する中間ルックアップと、第２のアドレスを生成するために使用される最終ルックアップとに分割される。複数のページテーブルの各々は、第１のアドレスのインデックス付け部分のうちの１つによってインデックス付けされる設定数のエントリを含む。順次ルックアップは、ページテーブルウォークを形成する。所定数のルックアップは、実行される必要があるルックアップの数に依存するページテーブルウォークにおける特定の待ち時間をもたらす。本技法の発明者らは、実行されるルックアップの数が、通常ページテーブル及び大ページテーブルの定義を通して低減され得ることを認識した。各通常ページテーブルは、Ｎが正の（非０）整数である２Ｎ個（２のＮ乗）のエントリを含み、各大ページテーブルは、Ｍが１より大きい正の整数である２Ｎ＊Ｍ個のエントリ（２のＮ＊Ｍ乗）個のエントリを含む。アドレス変換回路は、通常ページテーブル内の各ルックアップを、所定数のルックアップのうちの単一のルックアップであると見なし（すなわち、単一のルックアップとして、通常ページテーブル内の各ルックアップをカウントするか、又はそうでなければ各ルックアップを扱う）、大ページテーブル内の各ルックアップをＭ個のルックアップであると見なすように構成される。したがって、通常ページテーブルにおけるＭ個のルックアップと等価である大ページテーブルにおいて単一のルックアップを実行することが可能であり、その結果、実行されるルックアップの数が減少する。
【0008】
アドレス変換回路は、中間ルックアップを実行するときに、現在の中間ページテーブル内のサイズ情報に基づいて、順次に次のルックアップが大ページテーブルに対応するか否かを判定するように構成される。サイズ情報が、順次に次のルックアップが大ページテーブル内のルックアップであることを示す場合、アドレス変換回路は、次のエントリがＭ個のルックアップと等価になることを決定することができ、したがって、第１のアドレスの適切な数のビット（適切な数のインデックス付け部分に対応する）を使用して次のルックアップを実行することができる。アドレス変換回路は、サイズ情報が、順次に次のルックアップが大テーブルのうちの１つに対応することを示すとき、及び次のルックアップを実行することが所定数の順次ルックアップを超えるとき、所定の最大数の順次ルックアップの後続のルックアップを抑制するように更に構成される。特に、所定数のルックアップが整数Ｋに等しく、現在の数のルックアップがＪである場合、サイズ情報が、次のルックアップが大ページテーブル内にあることを示し、Ｊ＋Ｍ＞Ｋであるとき、所定数のルックアップのうちの残りのＫ－Ｊ個のルックアップが抑制される。この状況では、アドレス変換回路は、最終ルックアップを実行せず、代わりに、現在の中間ページテーブルレベルから取得された、順次に次のルックアップアドレスを示す情報を使用して、第２のアドレス及び第１のアドレスからの情報を生成する。そのような構成では、第２のアドレスは、次のルックアップアドレスから直接生成される。いくつかのそのような構成では、次のルックアップアドレスの上位部分は、第２のアドレスの上位部分を形成し、第２のアドレスの残りの下位部分は、第１のアドレスの最下位部分において示される量だけ次のルックアップアドレスの下位部分をオフセットすることによって生成される。
【0009】
ページテーブルにインデックス付けするために使用されるビット数は、様々に定義することができ、いくつかの構成では、所定数のルックアップにおける各ルックアップごとに異なる。しかしながら、いくつかの構成では、第１のアドレスは、一連のＮビットインデックス付け部分を備え、アドレス変換回路は、一連のＮビットインデックス付け部分のうちの単一のＮビットインデックス付け部分を使用して、通常ページテーブルレベルのうちの１つにおける各順次ルックアップをインデックス付けし、一連のＮビットインデックス付け部分のうちのＭ個の順次Ｎビットインデックス付け部分を使用して、大ページテーブルレベルのうちの１つにおける各順次ルックアップをインデックス付けするように構成される。一連のＮビットインデックス付け部分はまた、第１のアドレスのサブセクションであり、いくつかの構成では、第２のアドレスの最終部分を指定するための情報、又は第１の中間ルックアップの特定の開始アドレスを指定するための情報を含む。通常ページテーブルの各々は、２Ｎ個のエントリを含むメモリの連続領域を含み、サイズ２Ｎ個のエントリの領域間の境界に位置合わせされ、それにより、各通常ページテーブルアドレスは、２Ｎ個のエントリの領域を指定し、特定のエントリは、第１のアドレスからのＮビットインデックス付け部分を使用してインデックス付けされ得る。いくつかの構成では、通常ページテーブルベースアドレスの最終Ｎ＋Ｄ（ここで、２Ｄは、バイト単位のページテーブルエントリのサイズに対応する）ビットは０であり、特定のエントリのアドレスは、通常ページテーブルベースアドレスの最終Ｎ＋Ｄビットを、最下位部分としてＤ個の後続ゼロが付加された第１のアドレスからのＮビットインデックス付け部分を使用して生成されたＮ＋Ｄビットインデックス付け部分で置き換えることによって生成される。同様に、大ページテーブルの各々は、２Ｎ＊Ｍ個のエントリを含むメモリの連続領域を含み（サイズ２Ｎ個のエントリのＭ個の連続領域に等しい）、サイズ２Ｎ＊Ｍ個のエントリの領域間の境界に位置合わせされ、それにより、各大ページテーブルアドレスが２Ｎ＊Ｍ個のエントリの領域を指定し、特定のエントリは、第１のアドレスからのＭ個の順次Ｎビットインデックス付け部分を使用してインデックス付けされ得る。いくつかの構成では、通常ページテーブルアドレスの最終Ｍ＊Ｎ＋Ｄビットは０であり、特定のエントリのアドレスは、通常ページテーブルアドレスの最終Ｍ＊Ｎ＋Ｄビットを、最下位部分としてＤ個の後続ゼロが付加された第１のアドレスからのＮ＊Ｍビットインデックス付け部分を使用して生成された（Ｍ＊Ｎ＋Ｄ）ビットインデックス付け部分で置き換えることによって生成される。
【0010】
第１のアドレスを通常ページテーブルレベル又は大ページテーブルレベルのうちの１つのルックアップアドレスにマッピングするための機構を提供すること、すなわち、通常ページテーブルレベル又は大ページテーブルレベルのうちのその１つが記憶されるメモリ空間が第１のアドレスを介してアクセスされ得るようにすることが望ましい。これは、所定の最大数のルックアップのうちの１つ以上として、順次に次のルックアップアドレスが現在の中間ページテーブルのアドレスに対応する再帰的ルックアップを実行することによって達成することができる。しかしながら、本発明者らは、大ページテーブルが存在する場合、このメカニズムは、すべてのページテーブルレベルのルックアップアドレスを第１のアドレスにマッピングするために常に使用できるわけではないことを認識した。例えば、順次に第１のページテーブルレベルのルックアップアドレスをマッピングすることが望ましい場合がある。大ページテーブルが存在しない場合、順次に第１のページテーブルレベルのルックアップアドレスは、順次に第１のページテーブルレベルを繰り返し自己参照することによってマッピングされ得る。次いで、順次に第１のページテーブルレベルは、第１のアドレスの最終インデックス付け部分を使用してインデックス付けされ得る。しかしながら、第１のページテーブルレベルが、所定数のルックアップのうちのＭ個のルックアップとして扱われる大ページテーブルレベルである場合、大ページテーブル内の各ルックアップは、第１のアドレスのＭ個の順次Ｎビット部分を必要とする。このような場合、順次に第１のページテーブルレベルにインデックス付けするのに十分な数のビットが最終インデックス付け部分に常に存在するとは限らず、障害が発生する。したがって、いくつかの構成では、ページテーブルレベルサイズ情報が、順次に次のルックアップの実行が所定の最大数のルックアップ内であることを示すとき、及び順次に次のルックアップアドレスが現在の中間ページテーブルのアドレスに対応するとき、中間ルックアップは、現在の中間ページテーブルレベルの現在のサイズとは無関係に、所定の最大数の順次ルックアップの単一レベルルックアップであると見なされる。アドレス変換回路は、順次に次のルックアップの実行が所定の最大数のルックアップ内である（すなわち、超えない）とき、順次に次の中間ルックアップを実行するか、又は順次ルックアップの実行が所定の最大数のルックアップに等しいルックアップの数をもたらすとき、最終ルックアップのいずれかを実行するように構成される。そのような状況では、現在のルックアップが自己参照（再帰的）ルックアップ、すなわち、現在の中間ルックアップのアドレスである順次に次のルックアップアドレスをもたらすルックアップであるとき、現在のルックアップは、現在のルックアップのサイズとは無関係の単一のルックアップとして扱われる。言い換えれば、現在のルックアップが現在の大ページテーブルレベルにおけるルックアップであり、順次に次のルックアップアドレスが現在の大ページテーブルレベルのアドレスであると判定された場合、現在のルックアップは、非自己参照大ページテーブルルックアップに関連付けられるＭ個のルックアップではなく、単一のルックアップであると判定される。一方、現在のルックアップが現在の大ページテーブルレベルにおけるルックアップであり、順次に次のルックアップアドレスが現在の大ページテーブルレベルのアドレスと異なると判定された場合、現在のルックアップはＭ個のルックアップであると判定される。自己参照ルックアップを単一のルックアップとして扱うことによって、所定数のルックアップから生じるページテーブルレベルにインデックス付けすることが常に可能であり、大ページテーブルのルックアップアドレスを第１のアドレスとしてマッピングすることができる。
【0011】
いくつかの構成では、アドレス変換回路は、中間ルックアップが単一レベルルックアップとして扱われることを示す制御ビットに応答して、現在の中間ページテーブルレベルの現在のサイズとは無関係に、中間ルックアップを、所定の最大数の順次ルックアップの単一レベルルックアップであると見なすように構成されている。いくつかの構成では、制御ビットは、前のルックアップで読み取られた先行ページテーブルレベル内の制御ビットとして提供される。代替的に、いくつかの構成では、制御ビットは第１のアドレス内で符号化される。いくつかの代替構成では、アドレス変換回路は、大ページテーブルレベルであるページテーブルレベルを示すルックアップテーブルを記憶するための記憶回路を備え、アドレス変換回路は、現在の中間ページのアドレスに基づいて制御ビットの値を決定するためにルックアップテーブル内でルックアップを実行するように構成される。制御ビットは、アドレス変換回路がページテーブルレベルが自己参照であるか否かを判定する必要性を回避する代替機構を提供し、自己参照は、現在のページテーブルレベルのアドレスと順次に次のページテーブルレベルのアドレスとの比較を必要とする。したがって、ページテーブルレベルが自己参照であるかどうかを示すために制御ビットを使用することによって、この比較を回避することができ、よりコンパクトな実装形態を提供することができる。
【0012】
いくつかの構成では、順次に次のルックアップアドレスが現在の中間ページテーブルのアドレスに対応し、現在のルックアップが大ページテーブルレベルのうちの１つに対応するとき、現在のルックアップは、一連のＮビットインデックス付け部分の現在のＭ個の順次部分を使用してインデックス付けされ、現在のＭ個の順次インデックス付け部分の最下位のＭ－１個の順次Ｎビットインデックス付け部分は、順次に次のルックアップをインデックス付けするために使用される順次に次のＭ個の順次インデックス付け部分の最上位のＭ－１個の順次Ｎビットインデックス付け部分である。各大ルックアップは、一連のＮビットインデックス付け部分のＭ個の順次部分を必要とするので、大ページテーブル内のルックアップが自己参照ルックアップである場合、これらの２つのルックアップ（自己参照であったルックアップと、現在のルックアップが自己参照であるためにやはり大ルックアップでなければならない次のルックアップ）を実行するために、一連のＮビットインデックス付け部分の合計２ロットのＭ個の順次部分が必要とされる。本発明者らは、第１のルックアップが単一のルックアップとして扱われる場合、所定数の順次ルックアップにインデックス付けするために必要なビットの総数が、第１のアドレスで利用可能なビットの総数を超えることに気付いた。したがって、ルックアップが自己参照である場合、自己参照ルックアップにインデックス付けするために使用されるいくつかのビットは、順次に次のルックアップにおいて再使用される。例えば、Ｍ＝２である場合、大ページテーブルレベルにおけるルックアップは、２つの順次Ｎビットインデックス付け部分を必要とする。この例では、第１のアドレスは、３つの順次Ｎビットインデックス付け部分、すなわちＮビットインデックス付け部分１、Ｎビットインデックス付け部分２、及びＮビットインデックス付け部分３を含む（Ｎビットインデックス付け部分１は最上位インデックス付け部分であり、Ｎビットインデックス付け部分２が続き、その後Ｎビットインデックス付け部分３が続く）。ルックアップが自己参照である場合、大ページテーブルレベルにおけるルックアップは、単一レベルルックアップとして扱われる。その結果、Ｍ＝２個の順次インデックス付け部分の最下位部分（Ｍ＝２であるＭ－１個の部分）は、順次に次のルックアップにおいて再使用される。この場合、Ｎビットインデックス付け部分２は、Ｎビットインデックス付け部分３と組み合わせて２回目に使用され、順次に次のルックアップを大ルックアップレベルにインデックス付けする。この機構を使用し、大ページテーブルレベルにおける再帰的（自己参照）エントリの配置を選択することによって、追加のＮビット部分を第１のアドレスに追加する必要なく、適切な数のルックアップを実行することができる。
【0013】
いくつかの実装形態では、アドレス変換回路は、大ページテーブルレベルをサポートしないレガシー構成と同じページテーブルレベルのセットにアクセスする必要がある。そのようなレガシー構成をサポートするために、いくつかの構成では、アドレス変換回路は、大ページテーブルレベルのうちの１つの中のレガシー構成領域を認識し、レガシー構成領域は、現在の中間ページテーブルレベルのアドレスに対応する順次に次のルックアップアドレスを識別する２Ｎ個のエントリを含み、Ｍ個の順次Ｎビットインデックス付け部分が２Ｎ個のエントリのレガシー構成領域を指すとき、レガシー構成テーブル障害を生成するように更に構成される。そのような構成では、所定の最大数の順次ルックアップのうちのＭ個に対応する大ページは、各々が２Ｎ個のエントリを含む２Ｍ個の連続領域のうちの１つとして通常ページテーブルを含む。通常ページテーブルは、レガシー構成によって通常ページテーブルとして扱うことができる大ページテーブル内の異なる２Ｎ個の領域を指すエントリを含むレガシー構成領域として予約される。このようにして、レガシー構成は、ページテーブルレベルの各々が通常ページテーブルレベルであるかのようにページテーブルレベルを解釈することができる。しかしながら、アドレス変換回路は、レガシー構成領域にインデックス付けしない限り、大ページテーブルレベルを使用する利点を依然として達成することができる。したがって、第１のアドレスのＭ個の順次Ｎビットインデックス付け部分が、アドレス変換回路にレガシー構成領域へのインデックス付けを行わせる場合、障害が発生する。アドレス変換回路は、様々な方法でレガシー構成を認識することができる。いくつかの構成では、レガシー領域を示すためにページテーブルレベル内に追加のビットが提供される。他の代替構成では、大テーブル内のレガシー構成領域の位置は固定され、大ページテーブルの固定領域にインデックス付けする任意の試みがレガシー構成障害をもたらす。
【0014】
いくつかの構成では、第１のアドレスは、所定数のルックアップに等しいインデックス付け部分の数と、第２のアドレスを生成するために順次に次のページテーブルレベルのアドレスと組み合わせて使用される最終部分とを指定する。中間ルックアップがＭ個のエントリを含む大ページテーブル内のルックアップであり、サイズ情報が、順次に次のルックアップを実行することが所定の最大数のルックアップを１だけ超えることを示す場合、未使用のＭ－１（Ｍマイナス１）個のインデックス付け部分が依然として存在する。したがって、第１のアドレスの最終部分は、Ｍ－１個の未使用インデックス付け部分及び順次に次のページテーブルレベルのアドレスと組み合わせて使用されて、第２のアドレスを形成する。いくつかの構成では、アドレス変換回路は、ページテーブルレベルサイズ情報が、順次に次のルックアップを実行することが所定の最大数の順次ルックアップを１より大きい量だけ超えることを示すとき、無効な変換障害を出力するように構成されている。これは、順次に次のルックアップを実行すると、所定数のルックアップが１より大きい量だけ超過されることになる場合、第２のアドレスを生成するために第１のアドレス内に不十分な情報しかないためである。したがって、無効な変換障害が出力される。
【0015】
いくつかの構成では、アドレス変換回路は、所定の最大数の順次ルックアップの第１の中間ルックアップに対応する順次に第１のページテーブルレベルアドレスを示す情報と、第１のページテーブルレベルのサイズを示す第１のサイズ情報と、を記憶するための記憶回路を更に備える。いくつかの構成では、記憶回路は特定のメモリ位置である。他の構成では、記憶回路は、順次に第１のページテーブルレベルアドレスを記憶するために使用される１つ以上のレジスタである。１つ以上のレジスタはまた、順次に第１の中間ルックアップが大ページテーブルのうちの１つに対応するように設定され得るように、サイズ情報を記憶する。
【0016】
いくつかの構成では、記憶回路は、複数のページテーブルレベルアドレスを示す情報を記憶し、アドレス変換回路は、第１のアドレスの１つ以上の選択ビットに基づいて、複数のページテーブルレベルアドレスから順次に第１のページテーブルレベルアドレスを選択するように構成されている。いくつかの構成では、１つ以上の選択ビットは、２つの第１のページテーブルレベルアドレスの間で選択するために使用される単一のビットである。他の構成では、選択ビットは、複数の第１のページテーブルレベルアドレスが選択されることを可能にする複数のビットを含む。いくつかの構成では、アドレス変換回路は、１つ以上の選択ビットを第１のアドレスの最上位の１つ以上のビットとして認識するように構成される。他の構成では、アドレス変換回路は、１つ以上の選択ビットを、第１のアドレスの複数の制御ビットに符号化される情報として認識するように構成される。いくつかの構成では、記憶回路に記憶される第１のページテーブルレベルアドレスの各々は、第１のページテーブルレベルアドレスの各々について、その第１のページテーブルレベルが大ページテーブルレベルであるか通常ページテーブルレベルであるかを一意に定義することが可能であるように、それ自体のサイズ情報を含む。他の構成では、第１のページテーブルレベルアドレスのすべてが大ページテーブルレベルのアドレスであるか、又は小ページテーブルレベルのアドレスであるかを決定するために使用されるサイズ情報の単一セットが提供される。
【0017】
いくつかの構成では、アドレス変換回路は、現在の特権レベルに更に基づいて、複数のページテーブルレベルアドレスから順次に第１のページテーブルレベルアドレスを選択するように構成されている。特権レベルは、アドレス変換回路による変換のために第１のアドレスを提供している処理回路の特権レベルである。このようにして、より高い特権レベル及びより低い特権レベルに対して異なる第１のページテーブルレベルアドレスを提供することができる。この手法を使用して、より高い特権レベルで動作するプロセッサ、及びより低い特権レベルで動作するプロセッサによってアクセスされるページテーブルレベル間の分離を維持することが可能である。
【0018】
いくつかの構成では、アドレス変換回路は、中間ルックアップ中に取り出された中間ルックアップ情報を、アドレス変換において既に使用された第１のアドレスのビットの対応するサブセットに関連付ける部分変換記憶回路を更に備え、中間ルックアップ情報は、順次に次のルックアップアドレスを示す情報と、順次に次のページテーブルレベルのサイズを示す情報と、を更に備える。部分変換記憶回路は、所定の最大数の順次ルックアップの順次に第１のサブセットがスキップされることを可能にし、所定の最大数の順次ルックアップの順次に第１サブセットは、変換が既に部分変換キャッシュに記憶されているほど十分に最近に実行されている。各変換は、第１のアドレスに提供されるビットに基づいて完全に定義される。いくつかの構成では、第１のアドレスは、所定の最大数の順次ルックアップの順次ルックアップレベルに関連付けられた一連のインデックス付け部分を備える。部分変換記憶回路は、これらの変換の各々を示す情報を記憶するように構成され、その結果、後続の第１のアドレスが、競合した変換の対応するインデックス付け部分と同じであるいくつかのインデックス付け部分を含む場合、これらの変換の結果は、これらのルックアップを繰り返すのではなく、部分変換記憶回路内のルックアップから決定することができる。
【0019】
いくつかの構成では、アドレス変換回路は、第１のアドレスに基づいて部分変換記憶回路において部分変換ルックアップを実行し、部分変換ルックアップが部分変換記憶回路においてヒットするとき、順次に次のルックアップアドレスを示す情報と、順次に次のページテーブルレベルのサイズを示す情報と、を部分変換記憶回路から取り出し、アドレス変換において既に使用された第１のアドレスのビットの対応するサブセットに関連付けられたルックアップを抑制する、ように更に構成されている。一例として、４つのインデックス付け部分を含む第１のアドレスが変換される場合、ルックアップの各々を示す情報が部分変換記憶回路に記憶される。後続のルックアップがすべての４つのインデックス付け部分を共有する場合、すべての４つのルックアップをスキップすることができ、第２のアドレスは、部分変換記憶回路内のルックアップに基づいて決定することができる。しかしながら、後続のルックアップが２つの最上位インデックス付け部分のみを第１のアドレスと共有する場合、２つの最上位インデックス付け部分に関連付けられたルックアップをスキップすることができ、必要な情報を部分アドレス変換記憶回路から抽出することができる。大ページテーブル及び通常ページテーブルに対応するルックアップをサポートするために、部分変換記憶回路は、順次に次のページテーブルレベルのサイズを示すサイズ情報を記憶するように構成される。したがって、部分アドレス変換記憶回路は、必要なルックアップの総数を低減することができる追加の方法を提供することができる。大ページテーブルレベルと組み合わせて使用されるとき、ルックアップの総数は更に低減され得る。
【0020】
第１のアドレス及び第２のアドレスは、同じアドレス空間内で定義され得る。しかしながら、いくつかの構成では、第１のアドレスは第１のアドレス空間において定義され、第２のアドレスは第２のアドレス空間において定義される。そのような構成では、第２のアドレス空間は、第１のアドレス空間とは異なるアドレス空間である。いくつかの構成では、第１のアドレス空間及び第２のアドレス空間の各々は、仮想アドレス空間、中間物理アドレス空間、物理アドレス空間のうちの１つである。このようにして、アドレス変換回路は、仮想アドレスが中間物理アドレスに変換され、次に物理アドレスに変換される仮想化システムをサポートするように構成することができる。
【0021】
いくつかの構成では、Ｍは、固定値及びサイズ情報が単一ビットであることと、変数及びＭの値がサイズ情報によって示されることとのうちの１つである。Ｍが固定されるいくつかの構成では、Ｍの値は、レジスタに記憶される中心値として定義される。Ｍが固定される他の構成では、Ｍの値はハードウェアによって設定され、変更することができない。いくつかの構成では、Ｍは２に等しい。そのような構成は、より単純な実装をもたらす。Ｍの値が可変である代替構成では、Ｍの値はサイズ情報によって定義される。例えば、サイズ情報は、４つの値を可能にする２ビットを含むことができる。４つの値を使用して、順次に次のルックアップが通常ルックアップに対応するか、サイズＭ＝２、Ｍ＝３、又はＭ＝４の大ルックアップに対応するかを示すことができる。この構成は、ページテーブルレベルの特に柔軟な配置を提供することができる。
【0022】
ここで、特定の例について、図を参照して説明する。
【0023】
図１は、本技術の様々な構成によるアドレス変換回路を利用するデータ処理装置２の一例を概略的に示す。データ処理装置２は、フェッチステージ６と、復号ステージ１０と、リネームステージ１２と、発行ステージ１６と、実行ステージ１８と、ライトバックステージ２０とを含む複数のステージを含む。命令はパイプラインを通ってステージからステージへ移動し、一部の命令がパイプラインの１つのステージにあり、他の命令が別のステージで保留中であり得る。これは可能なパイプライン構成の単なる例であり、他の例は必要に応じて異なるステージ又はステージの組み合わせを有してもよいことが理解されるであろう。
【0024】
フェッチステージ６は、例えば命令キャッシュから命令をフェッチする。分岐予測器４は、分岐命令の結果を予測するために設けることができる。フェッチされた命令は復号ステージ１０に渡され、復号ステージ１０は命令を復号して、実行ステージ１８をトリガして対応する処理動作を実行させるための制御信号を提供することができる復号された命令を生成する。フェッチステージ６によってフェッチされた一部の命令について、復号ステージ１０は、パイプラインの後のステージによって見られる「命令」がキャッシュ８からフェッチされた命令とは異なる形態であり得るように、命令を２つ以上の復号された命令にマッピングし得る。復号された命令は、命令によって指定されたアーキテクチャレジスタ指定子を、命令に応答してアクセスされるべき対応する物理レジスタ１４を識別する物理レジスタ指定子にマッピングするために、レジスタリネームステージ１２に渡される。発行ステージ１６は、実行のために発行を待っている命令をキューに入れる。実行ステージ１８は、発行ステージ１６によって発行された命令を実行し、命令に応答して、算術演算若しくは論理演算、又はデータキャッシュ３０若しくは更なるレベルのキャッシュ３２若しくはメモリ３４へのロード／ストア動作などの様々なデータ処理動作を実行する。実行ユニット１８は、いくつかの保留中のロード／ストア動作をキューに入れるためのロードストアユニット２６を含むいくつかの実行ユニット２２、２４、２１、２５を有することができる。実行ユニットは、１つ以上の命令の投機的実行が可能であってもよく、投機的に実行された命令の実行を追跡するために投機制御ユニット３５が設けられてもよい。ライトバックステージ２０は、実行ステージ１８によって実行された命令の結果を、述語レジスタ４４及び条件ステータスレジスタ４２を含む物理レジスタファイル１４に書き込む。
【0025】
パイプラインはまた、第１のアドレスと第２のアドレスとの間の変換を実行するためのアドレス変換回路４０を有する。アドレス変換回路４０は、ロード／ストアユニット２６及びフェッチステージ６から受信された第１のアドレスの変換を実行し、第１のアドレスが受信されたロード／ストアユニット２６又はフェッチステージ６に第２のアドレスを返す。アドレス変換回路４０は、Ｌ２キャッシュ３２又はメモリ３４に記憶されたページテーブルレベルにおいて所定の最大数の順次ルックアップを実行することによってアドレス変換を実行する。
【0026】
図２は、いくつかの例示的な構成におけるアドレス変換回路４０の詳細を概略的に示す。アドレス変換回路は、第１のアドレス４２を受け取り、変換を実行して第２のアドレス４４を出力する。アドレス変換回路４０は、多数のページテーブルにおいて所定の最大数の順次ルックアップを行うことによって変換を実行する。ページテーブルは、２Ｎ個のエントリを含む通常ページテーブルレベル４８と、２Ｎ＊Ｍ個のエントリを含む大ページテーブルレベルとを含む。通常ページテーブルレベル４８のうちの１つにおける各ルックアップは、所定の最大数の順次ルックアップの単一のルックアップである（すなわち、カウントされる）と考えられる。大ページテーブルレベル４６のうちの１つにおける各ルックアップは、所定の最大数の順次ルックアップのうちのＭ個のルックアップであると見なされる。所定の最大数のルックアップの各ルックアップは、先行するルックアップからの情報と第１のアドレスからの情報とを使用する。所定の最大数のルックアップは、順次に次のページテーブルレベルにおける順次に次のルックアップのアドレスと、順次に次のページテーブルレベルのサイズを示すページテーブルレベルサイズ情報とを生成する中間ルックアップを含む。中間ルックアップ中に、所定の最大数のルックアップの順次に次のルックアップが大ルックアップに対応し、順次に次のルックアップを実行することが所定の最大数の順次ルックアップを超えることが決定されると、後続のルックアップは抑制され、第２のアドレス４４は、現在の中間ルックアップから決定された順次に次のルックアップアドレス及び第１のアドレス４２からの情報に基づいて出力される。
【0027】
アドレス変換回路４０は、一連のルックアップにおける順次に最終ルックアップから生成された第２のアドレスを出力する。説明したように、これは、中間ルックアップから取得された出力アドレス（順次に次のルックアップを実行することが所定の最大数のルックアップを超えると決定される場合）、又はそうでなければ、最終ルックアップから取得された出力アドレスであり得る。メモリ内のページテーブル（大又は通常）を指す先行するルックアップからのアドレスとは異なり、出力アドレスは、第２のアドレスのビット数が出力アドレスのビット数と同じになるように第２のアドレスを取得するために直接使用される。特に、出力アドレスは、いくつかのビット、例えば、３２ビットアドレス空間で使用される３２ビット出力アドレスを含む（他のアドレス空間サイズ、例えば、６４ビットアドレス空間も使用できることは当業者には容易に明らかである）。この段階で、出力アドレスはアドレス空間の領域を示し、特定の第２のアドレスを示さない。アドレス変換回路４０によって出力される特定の第２のアドレスは、第１のアドレスから最下位ビット数だけ出力アドレスをオフセットすることによって生成される。これは、出力アドレスの上位部分を取り、第１のアドレスの最下位ビットを出力アドレスの上位部分に付加することによって達成される。例えば、第２のアドレスが３２ビットアドレスであり、出力アドレスがメモリの通常サイズの領域を示す場合、第２のアドレスは、出力アドレスの最上位２０ビットを取り、第１のアドレスの１２ビットを最上位２０ビットに付加することによって生成される。代替例として、第２のアドレスが３２ビットアドレスであり、出力アドレスがメモリの大きなサイズの領域を示す場合、第２のアドレスは、出力アドレスの最上位１１ビットを取り、第１のアドレスの２１ビットを最上位１１ビットに付加することによって生成される。代替的に、第２のアドレスは、出力アドレスと第１のアドレスの最下位部分とを組み合わせる算術演算を実行することによって生成することができる。
【0028】
図３は、いくつかの例示的な構成におけるアドレス変換回路４０の更なる詳細を概略的に示す。アドレス変換回路は、以前のアドレス変換に関連する情報をキャッシュする部分変換記憶回路５０を含む。アドレス変換回路４０はまた、特権ベースレジスタ５２と非特権ベースレジスタ５４とを備える。特権ベースレジスタ５２及び非特権ベースレジスタ５４は各々、順次に第１のページテーブルレベルのアドレスと、順次に第１のページテーブルレベルのサイズを示すサイズ情報とを含む。アドレス変換回路４０は、第１のアドレス４２の選択ビットに格納された情報に基づいて、特権ベースレジスタ５２と非特権ベースレジスタ５４との間で選択を行う。このようにして、アドレス変換回路４０は、特権モードで動作している処理回路によって提供されるアドレスに関連付けられた変換と、非特権モードで動作している処理回路によって提供されるアドレスに関連付けられた変換との間の区別を維持する。アドレス変換回路４０には更に、障害出力表示５６が与えられる。障害出力表示５６は、アドレス変換回路４０の動作中に発生する障害の表示を提供する。障害表示５６は、アドレス変換障害及び特権レベル障害を示すために使用される。
【0029】
図４は、様々な構成によるアドレス変換回路４０によって実行されるアドレス変換の詳細を概略的に示す。アドレス変換回路４０は、第１のアドレスを受信する。第１のアドレスは、一連のインデックス付け部分（ビット４７から３９まで、ビット３８から３０まで、ビット２９から２１まで、及びビット２０から１２まで）を含む４８ビットを含む。一連のインデックス付け部分の各インデックス付け部分は、所定の最大数の順次ルックアップのルックアップレベルに対応する（のために使用される）。図示の構成では、所定の最大数のルックアップは４であり、第１のアドレスは、所定の最大数のルックアップの各々について１つのインデックス付け部分を含む。
【0030】
第１のアドレスのビット４７から３９までは、Ｌ０インデックス付けビットであり、これは、Ｌ０ルックアップ（所定数のルックアップの順次に第１の中間ルックアップ）中にアクセスされるページテーブルレベルにインデックス付けするために使用される。Ｌ０ルックアップは、アドレス変換回路の記憶回路に記憶されたページテーブルアドレス（Ｌ０ベースアドレス）においてページテーブルレベルで実行される。記憶回路は、Ｌ０ルックアップが通常ページテーブルレベル（次の大：０）におけるルックアップであることを示すサイズ情報を更に含む。Ｌ０ベースアドレス及びＬ０インデックス付けビットに基づいて実行されるルックアップは、順次に次のルックアップに使用されるベースアドレスと、Ｌ１ルックアップと、Ｌ１ルックアップが通常ページテーブルレベルにおけるルックアップであることを示すサイズ情報とを返す。
【0031】
第１のアドレスのビット３８から３０までは、Ｌ１ルックアップ（所定数のルックアップの順次に第２の中間ルックアップ）中にアクセスされるページテーブルレベルにインデックス付けするために使用されるＬ１インデックス付けビットである。Ｌ１ルックアップは、Ｌ０ルックアップ中に取得されたベースアドレス（Ｌ１ベースアドレス）においてページテーブルレベルで実行される。Ｌ１ベースアドレス及びＬ１インデックス付けビットに基づいて実行されるルックアップは、順次に次のルックアップ、Ｌ２ルックアップ、及びＬ２ルックアップが通常ページテーブルレベルでのルックアップであることを示すサイズ情報に使用されるベースアドレスを返す。
【0032】
第１のアドレスのビット２９から２１までは、Ｌ２インデックス付けビットであり、これは、Ｌ２ルックアップ（所定数のルックアップの順次に第３の中間ルックアップ）中にアクセスされるページテーブルレベルにインデックス付けするために使用される。Ｌ２ルックアップは、Ｌ１ルックアップ中に取得されたベースアドレス（Ｌ２ベースアドレス）においてページテーブルレベルで実行される。Ｌ２ベースアドレス及びＬ２インデックス付けビットに基づいて実行されるルックアップは、順次に次のルックアップ、Ｌ３ルックアップ、及びＬ３ルックアップが通常ページテーブルレベルでのルックアップであることを示すサイズ情報に使用されるベースアドレスを返す。
【0033】
第１のアドレスのビット２０から１２までは、Ｌ３ルックアップ（所定数のルックアップの最終ルックアップ）中にアクセスされるページテーブルレベルにインデックス付けするために使用されるＬ３インデックス付けビットである。Ｌ３ルックアップは、Ｌ２ルックアップ中に取得されたベースアドレス（Ｌ３ベースアドレス）においてページテーブルレベルで実行される。Ｌ３ベースアドレス及びＬ３インデックス付けビットに基づいて実行されるルックアップは、第２のアドレスを取得するために第１のアドレスのアドレス指定部分（ビット１１から０まで）と組み合わされるアドレスを返す。
【0034】
図５は、様々な構成によるアドレス変換回路４０によって実行されるアドレス変換の詳細を概略的に示す。図４と同様に、アドレス変換回路４０は第１のアドレスを受信する。第１のアドレスは、一連のインデックス付け部分（ビット４７から３９まで、ビット３８から２１まで、及びビット２０から１２まで）を含む４８ビットの第１のアドレスを含む。一連のインデックス付け部分の各インデックス付け部分は、所定の最大数の順次ルックアップのルックアップレベルに対応する（のために使用される）。図示の構成では、所定の最大数のルックアップは４である。しかしながら、第１のアドレスは３つのインデックス付け部分のみを含む。第２のインデックス付け部分（ビット３８から２１まで）は、Ｍ＝２個の順次インデックス付け部分（すなわち、ビット３８から３０までとビット２９から２１までの組み合わせ）を使用してインデックス付けされる大ルックアップに対応する。第１のアドレスのインデックス付け部分がアドレス変換回路によって正しく解釈されるように、対応するページテーブルレベルは、次のページテーブルレベルが大ページテーブルレベルであるときを示すサイズ情報を記憶する。サイズ情報は、「次の大」インジケータ、すなわち「ＮＬ」インジケータが１に設定されることによって図に示され、「次の大」インジケータ、すなわち「ＮＬ」インジケータが図に存在しない場合、「次の大」インジケータ、すなわち「ＮＬ」インジケータは、次のページテーブルレベルが通常ページテーブルレベルであることを示す０に設定されることを暗示することに留意されたい。図４と比較すると、Ｌ１及びＬ２ルックアップに関連付けられたインデックス付け部分がマージされていることが分かる。
【0035】
第１のアドレスのビット４７から３９までは、Ｌ０インデックス付けビットであり、これは、Ｌ０ルックアップ（所定数のルックアップの順次に第１の中間ルックアップ）中にアクセスされるページテーブルレベルにインデックス付けするために使用される。Ｌ０ルックアップは、アドレス変換回路の記憶回路に記憶されたページテーブルアドレス（Ｌ０ベースアドレス）においてページテーブルレベルで実行される。記憶回路は、Ｌ０ルックアップが通常ページテーブルレベルにおけるルックアップであることを示すサイズ情報を更に含む。Ｌ０ベースアドレス及びＬ０インデックス付けビットに基づいて実行されるルックアップは、順次に次のルックアップに使用されるベースアドレスと、マージされたＬ１／Ｌ２ルックアップと、Ｌ１／Ｌ２ルックアップが大ページテーブルレベルでのルックアップであることを示すサイズ情報（次の大：１）とを返す。
【0036】
第１のアドレスのビット３８から２１までは、Ｌ１／Ｌ２インデックス付けビットであり、これは、Ｌ１／Ｌ２ルックアップ（大ページテーブル内の単一のルックアップであり、図４のＬ１ルックアップ及びＬ２ルックアップと等価である順次に第２のルックアップ）中にアクセスされる大ページテーブルレベルにインデックス付けするために使用される。Ｌ１／Ｌ２ルックアップは、Ｌ０ルックアップ中に取得されたベースアドレス（Ｌ１／Ｌ２ベースアドレス）において大ページテーブルレベルで実行される。Ｌ１／Ｌ２ベースアドレス及びＬ１／Ｌ２インデックス付けビットに基づいて実行されるルックアップは、順次に次のルックアップに使用されるベースアドレス、Ｌ３ルックアップ、及びＬ３ルックアップが通常ページテーブルレベルでのルックアップであることを示すサイズ情報を返す。
【0037】
第１のアドレスのビット２０から１２までは、Ｌ３ルックアップ（所定数のルックアップの最終ルックアップ）中にアクセスされるページテーブルレベルにインデックス付けするために使用されるＬ３インデックス付けビットである。Ｌ３ルックアップは、Ｌ１／Ｌ２ルックアップ中に取得されたベースアドレス（Ｌ３ベースアドレス）においてページテーブルレベルで実行される。Ｌ３ベースアドレス及びＬ３インデックス付けビットに基づいて実行されるルックアップは、第２のアドレスを取得するために第１のアドレスのアドレス指定部分（ビット１１から０まで）と組み合わされるアドレスを返す。
【0038】
図示された構成では、Ｌ１及びＬ２ルックアップは、大ページテーブル内の単一のルックアップを形成するために組み合わされた。本明細書で開示される技法に基づいて、任意の順次ページテーブルレベルルックアップを組み合わせることができることは、当業者には容易に明らかになるであろう。更に、図示された構成は、Ｎビット部分の各々について９ビットが使用されることを示す。しかしながら、代替の構成では、異なる数のビットを提供することができ、各々が異なる数のビットを使用する異なるルックアップレベルを提供することができる。
【0039】
図６は、アドレス変換回路４０の記憶回路６０に記憶された情報に基づく第１のページテーブルレベルアドレスの定義を概略的に示す。順次に第１のページテーブルレベルアドレス（Ｌ０ベースアドレス）は、第１のアドレスからの１つ以上の選択ビットを使用して決定される。アドレス変換回路４０は、１つ以上の選択ビットに基づいて、記憶回路６０においてルックアップを実行する。１つ以上の選択ビットは、記憶回路に記憶された複数の順次に第１のページテーブルアドレスから順次に第１のページテーブルレベルアドレスを定義する。図示された構成において、第１のアドレスから第２のアドレスへのアドレス変換は、図４に関連して説明されたように継続する。
【0040】
図７は、再帰的（自己参照）ルックアップの概念を概略的に示す。再帰的ルックアップは、第１のアドレスをページテーブルレベルのアドレスにマッピングするために使用される。図示の実施形態では、アドレス変換回路は、４つの順次ルックアップを実行するように構成される（所定の最大数の順次ルックアップは４である）。大ページテーブルが存在しない場合、（図４を参照して説明したように）順次ページテーブルレベルＬ０、Ｌ１、Ｌ２、及びＬ３において所定数のルックアップが実行される。再帰的ルックアップが発生すると、同じページテーブルレベルが２回参照される。結果として、ページテーブルルックアップのうちの１つ以上は、２回以上ルックアップされ得る。
【0041】
図７の一番上のルックアップシーケンスでは、順次に第１のページテーブルレベルが、順次に第１の中間ルックアップ７０のアドレスを定義する。これは、（Ｌ０）ページテーブルにおけるＬ０ルックアップ７０である。表記「Ｌ０」は、ルックアップがＬ０レベルであることを示すために使用され、表記「（Ｌ０）」、すなわち括弧内のルックアップレベルは、ルックアップされているページテーブルがＬ０ルックアップ７０からのページテーブルであることを示すために使用される。Ｌ０ルックアップ７０において、（Ｌ０）ページテーブルは、第１のアドレスのＬ０インデックス付け部分を使用してインデックス付けされる。この場合、Ｌ０ルックアップは、（Ｌ０）ページテーブルを指す（Ｌ０）ページテーブルレベル内のエントリを返す。次に、（Ｌ０）ページテーブル、すなわちＬ０ルックアップ７０で使用されたのと同じページテーブル内のＬ１インデックス付け部分を使用して、Ｌ１ルックアップ７２が実行される。Ｌ１ルックアップ７２において、Ｌ１インデックス付け部分を使用してインデックス付けされた（Ｌ０）ページテーブルは、（Ｌ１）ページテーブルレベル、すなわち、自己参照ルックアップがなければ、Ｌ１ルックアップ７２において参照されたであろうページテーブルレベルのアドレスを返す。したがって、Ｌ２ルックアップ７４は、第１のアドレスのＬ２インデックス付け部分を使用して、（Ｌ１）ページテーブルにおいて実行され、それは、（Ｌ２）ページテーブルレベル、すなわち、自己参照ルックアップがなければ、Ｌ２ルックアップ７４において参照されたであろうページテーブルレベルのアドレスを返す。したがって、Ｌ３ルックアップ７６は、第１のアドレスのＬ３インデックス付け部分を使用して（Ｌ２）ページテーブル内で実行され、（Ｌ３）ページテーブルのアドレスを返す。ここで４つのルックアップが実行されたので、（Ｌ３）ページテーブルのアドレスが出力され、第２のアドレスを生成するために使用される。
【0042】
図７の下のルックアップシーケンスでは、順次に第１のページテーブルレベルが、順次に第１の中間ルックアップ７８のアドレスを定義する。これは、（Ｌ０）ページテーブルにおけるＬ０ルックアップ７８である。Ｌ０ルックアップ７８において、（Ｌ０）ページテーブルは、第１のアドレスのＬ０インデックス付け部分を使用してインデックス付けされる。この場合、Ｌ０ルックアップは、（Ｌ０）ページテーブルを指す（Ｌ０）ページテーブルレベル内のエントリを返す。次に、（Ｌ０）ページテーブル、すなわちＬ０ルックアップ７８で使用されたのと同じページテーブル内のＬ１インデックス付け部分を使用して、Ｌ１ルックアップ８０が実行される。Ｌ１ルックアップ８０において、Ｌ１インデックス付け部分を使用してインデックス付けされた（Ｌ０）ページテーブルは、（Ｌ０）ページテーブルレベル、すなわち、自己参照ルックアップがなければＬ０ルックアップ７８において参照されたであろうページテーブルレベルのアドレスを再び返す。したがって、Ｌ２ルックアップ８２は、第１のアドレスのＬ２インデックス付け部分を使用して、（Ｌ０）ページテーブルにおいて実行され、これは、（Ｌ１）ページテーブルレベル、すなわち、自己参照ルックアップがなければ、Ｌ１ルックアップ８０において参照されたであろうページテーブルレベルのアドレスを返す。したがって、Ｌ３ルックアップ８４は、第１のアドレスのＬ３インデックス付け部分を使用して、（Ｌ１）ページテーブルにおいて実行され、（Ｌ２）ページテーブルのアドレスを返す。ここで４つのルックアップが実行されたので、（Ｌ２）ページテーブルのアドレスが出力され、第２のアドレスを生成するために使用される。
【0043】
Ｌ２ルックアップ８２として更なる自己参照ルックアップを使用して、（Ｌ１）ページテーブルアドレスに基づいて第２のアドレスを生成するために同じ手法を使用することができる。更に、Ｌ２ルックアップ８２及びＬ３ルックアップ８４として２つの更なる自己参照ルックアップを使用して、（Ｌ０）ページテーブルアドレスに基づいて第２のアドレスを生成するために、同じ手法を使用することができる。このようにして、各ページテーブルレベルのアドレスは、自己参照ルックアップを使用してマッピングすることができる。
【0044】
図８ａ～図８ｂは、大ページテーブルが使用されるときのアドレス変換回路４０によるアドレス変換のための再帰の使用を概略的に示す。図８ａは、大ページテーブルのアドレスをマッピングするための再帰の使用を概略的に示す。図４～図７と同様に、アドレス変換回路４０は、所定の最大数の順次ルックアップとして、ページテーブルにおいて４レベルルックアップを実行するように構成される。第１のアドレスは、３つの９ビット部分を含む４８アドレスビットを含む。ビット４７から３９までは、Ｌ０レベルルックアップ中に使用されるインデックスを定義する。ビット３８から３０までは、Ｌ１レベルルックアップ中に使用されるインデックスを定義する。ビット２９から２１までは、Ｌ２レベルルックアップ中に使用されるインデックスを定義する。ビット２０から０までの最下位２１ビットは、第２のアドレスを形成するためにＬ２レベルルックアップからの出力と組み合わせて使用される。
【0045】
第１のアドレスの受信に応答して、アドレス変換回路は、順次に第１のページテーブルレベルアドレスを決定する。これは、第１のアドレスの追加ビット（図示せず）から、又は順次に第１のページテーブルレベルアドレスを記憶するレジスタから決定される。次に、第１のアドレスからビット４７から３９までを使用してインデックス付けされた（Ｌ０）ページテーブルを決定するために、順次に第１のページテーブルレベルアドレスを使用してＬ０レベルルックアップが実行される。Ｌ０ルックアップは、通常ページテーブルにおけるルックアップであり、したがって、所定数のルックアップのうちの単一のルックアップとしてカウントされる。この場合、（Ｌ０）ページテーブル内のエントリは、（Ｌ０）ページテーブルを指す自己参照エントリである。したがって、Ｌ１ルックアップは、Ｌ１インデックス付けビット（第１のアドレスからビット３８から３０まで）を使用して（Ｌ０）ページテーブルにおいて実行される。Ｌ１ルックアップは、通常ページテーブルにおけるルックアップであり、したがって、所定数のルックアップのうちの単一のルックアップとしてカウントされる。Ｌ１ルックアップはまた、（Ｌ０）ページテーブルを指す自己参照エントリである。したがって、Ｌ２ルックアップは、Ｌ２インデックス付けビット（第１のアドレスのビット２９から２１まで）を使用して（Ｌ０）ページテーブルにおいて実行される。Ｌ２ルックアップは、通常ページテーブルにおけるルックアップであり、したがって、所定数のルックアップのうちの１回のルックアップとしてカウントされる。Ｌ０レベルルックアップ及びＬ１レベルルックアップとは異なり、Ｌ２レベルルックアップは自己参照エントリではない。代わりに、Ｌ２レベルルックアップは、Ｌ１／Ｌ２大ページテーブルを指すエントリをもたらす。Ｌ２レベルルックアップから決定されるサイズ情報は、アドレス変換回路に対して、次のルックアップが、所定数のルックアップのうちのＭ＝２個のルックアップとしてカウントされる大ルックアップ（ＮＬ：１すなわち１に設定された次の大）であることを示す。この時点で、アドレス変換回路４０は、３つのルックアップ（Ｌ０レベルルックアップ、Ｌ１レベルルックアップ、及びＬ２レベルルックアップ）を実行しており、これらのルックアップの各々は、単一レベルルックアップであると見なされる。したがって、アドレス変換回路は、４つの最大順次ルックアップのうちの３つを実行している。Ｌ２レベルルックアップは、次のレベルルックアップが大ルックアップであることを示すので、順次に次のルックアップが実行される場合、実行されるルックアップの数は、４つの最大順次ルックアップよりも大きい。したがって、アドレス変換回路４０は、４つの最大順次ルックアップのうちの残りのルックアップを抑制し、（Ｌ１／Ｌ２）大ページテーブルのベースアドレス（Ｌ２レベルルックアップ中に決定された）と、第２のアドレスを生成するための第１のアドレスの最下位２１ビットとを使用して第２のアドレスを生成し、したがって、（Ｌ１／Ｌ２）大ページテーブルのエントリのアドレスを提供する。
【0046】
図８ｂは、第１のアドレスの受信に応答してアドレス変換回路４０によって実行される代替アドレス変換を概略的に示す。図４～図７及び図８ａと同様に、アドレス変換回路４０は、所定の最大数の順次ルックアップとして、ページテーブルにおいて４レベルルックアップを実行するように構成される。第１のアドレスは、２つの９ビット部分を含む４８アドレスビットを含む。ビット４７から３９までは、Ｌ０レベルルックアップ中に使用されるインデックスを定義する。ビット３８から３０までは、Ｌ１レベルルックアップ中に使用されるインデックスを定義する。第１のアドレスは、単一の１８ビット部分を更に含む。ビット２９から１２までは、Ｌ２／Ｌ３レベルルックアップ中に使用されるインデックスを定義する。第１のアドレスの最下位１２ビット、ビット１１から０までは、Ｌ２／Ｌ３レベルルックアップからの出力と組み合わせて使用され、第２のアドレスを形成する。
【0047】
第１のアドレスの受信に応答して、アドレス変換回路は、順次に第１のページテーブルレベルアドレスを決定する。これは、第１のアドレスの追加ビット（図示せず）から、又は順次に第１のページテーブルレベルアドレスを記憶するレジスタから決定される。次に、第１のアドレスからビット４７から３９までを使用してインデックス付けされた（Ｌ０）ページテーブルを決定するために、順次に第１のページテーブルレベルアドレスを使用してＬ０レベルルックアップが実行される。Ｌ０ルックアップは、通常ページテーブルにおけるルックアップであり、したがって、所定数のルックアップのうちの単一のルックアップとしてカウントされる。この場合、（Ｌ０）ページテーブル内のエントリは、（Ｌ０）ページテーブルを指す自己参照エントリである。したがって、Ｌ１ルックアップは、Ｌ１インデックス付けビット（第１のアドレスからビット３８から３０まで）を使用して（Ｌ０）ページテーブルにおいて実行される。Ｌ１ルックアップは、通常ページテーブルにおけるルックアップであり、したがって、所定数のルックアップのうちの単一のルックアップとしてカウントされる。Ｌ０レベルルックアップとは異なり、Ｌ１レベルルックアップは自己参照エントリではない。代わりに、Ｌ１レベルルックアップは、（Ｌ１／Ｌ２）大ページテーブルを指すエントリをもたらす。Ｌ１レベルルックアップから決定されるサイズ情報は、アドレス変換回路に対して、次のルックアップが、所定数のルックアップのうちのＭ＝２個のルックアップとしてカウントする大ルックアップ（ＮＬ：１－１に設定された次の大）であることを示す。この時点で、アドレス変換回路４０は、２つのルックアップ（Ｌ０レベルルックアップ及びＬ１レベルルックアップ）を実行しており、その各々は単一レベルルックアップであると見なされる。したがって、アドレス変換回路は、４つの最大順次ルックアップのうちの２つを実行している。Ｌ１レベルルックアップは、次のレベルルックアップが大ルックアップであることを示すので、順次に次のルックアップが実行される場合、実行されるルックアップの数は、４つの最大順次ルックアップに等しい。したがって、アドレス変換回路４０は、Ｌ２／Ｌ３インデックス付けビット（第１のアドレスのビット２９から１２まで）によってインデックス付けされた（Ｌ１／Ｌ２）大ページテーブルにおいて、Ｌ２レベルルックアップ及びＬ３レベルルックアップを単一のＬ２／Ｌ３レベルルックアップとして実行する。これは、４つの最大ルックアップの最終ルックアップである。したがって、（Ｌ１／Ｌ２）ページテーブル内のＬ２／Ｌ３ルックアップからの出力は、第１のアドレスの最下位１２ビットと組み合わせて使用されて、（Ｌ３）ページテーブルのエントリにアクセスするために使用される第２のアドレスを生成する。
【0048】
図９ａ～図９ｃは、現在のレベルルックアップが大ページテーブルにおけるルックアップである場合に、アドレス変換の異なるレベルルックアップにインデックス付けするための第１のアドレスの異なるＮビット部分の使用を概略的に示す。図９ａでは、４つのＮビット部分９０（Ａ）、９０（Ｂ）、９０（Ｃ）、及び９０（Ｄ）を含む第１のアドレス９０が提供される。第１のアドレス９０はまた、一連のレベルルックアップからの出力に基づいて第２のアドレスを生成するために使用される最下位Ｈビット部分９０（Ｅ）を有する。図４～図８と同様に、所定の最大数の順次ルックアップは４である。順次に第１のルックアップは、大ページテーブル（Ｍ＝２）におけるＬ０／Ｌ１ルックアップである。大ページテーブルにおけるＬ０／Ｌ１ルックアップは、第１のアドレス９０のＮビット部分のＭ＝２を用いてインデックス付けされる。この場合、Ｌ０／Ｌ１ルックアップは、Ｎビット部分９０（Ａ）及びＮビット部分９０（Ｂ）を使用してインデックス付けされる。図９ａにおいて、Ｌ０／Ｌ１ルックアップに基づいて、次のレベルルックアップが通常ページテーブルにおけるルックアップであることが決定される。したがって、次のレベルルックアップは、第１のアドレス９０の単一のＮビット部分９０（Ｃ）を使用してインデックス付けされるＬ２レベルルックアップである。Ｌ２ルックアップから、順次に次のルックアップも通常ページテーブルにおけるルックアップであることが決定される。したがって、次のレベルルックアップは、第１のアドレス９０の単一のＮビット部分９０（Ｄ）を使用してインデックス付けされるＬ３レベルルックアップである。Ｌ３レベルルックアップからの出力は、第１のアドレス９０のＨビット部分９０（Ｅ）と組み合わされて、第２のアドレスを生成する。
【0049】
図９ｂでは、４つのＮビット部分９２（Ａ）、９２（Ｂ）、９２（Ｃ）、及び９２（Ｄ）を含む第１のアドレス９２が提供される。第１のアドレス９２はまた、一連のレベルルックアップからの出力に基づいて第２のアドレスを生成するために使用される最下位Ｈビット部分９２（Ｅ）を有する。図４～図８と同様に、所定の最大数の順次ルックアップは４である。順次に第１のルックアップは、大ページテーブル（Ｍ＝２）におけるＬ０／Ｌ１ルックアップである。大ページテーブルにおけるＬ０／Ｌ１ルックアップは、第１のアドレス９２のＮビット部分のＭ＝２を用いてインデックス付けされる。この場合、Ｌ０／Ｌ１ルックアップは、Ｎビット部分９２（Ａ）及びＮビット部分９２（Ｂ）を使用してインデックス付けされる。図９ｂにおいて、Ｌ０／Ｌ１ルックアップに基づいて、次のレベルルックアップが、Ｌ０／Ｌ１ルックアップにおいて参照される大ページテーブルとは異なる大ページテーブルにおけるルックアップであることが決定される。したがって、次のレベルルックアップは、第１のアドレス９２のＭ＝２個の順次Ｎビット部分９２（Ｃ）及び９２（Ｄ）を使用してインデックス付けされる大ページテーブル（Ｍ＝２）内のＬ２／Ｌ３レベルルックアップである。Ｌ２／Ｌ３レベルルックアップからの出力は、第２のアドレスを生成するために、第１のアドレス９２のＨビット部分９２（Ｅ）と結合される。
【0050】
図９ｃでは、４つのＮビット部分９４（Ａ）、９４（Ｂ）、９４（Ｃ）、及び９４（Ｄ）を含む第１のアドレス９４が提供される。第１のアドレス９４はまた、一連のレベルルックアップからの出力に基づいて第２のアドレスを生成するために使用される最下位Ｈビット部分９４（Ｅ）を有する。図４～図８と同様に、所定の最大数の順次ルックアップは４である。順次に第１のルックアップは、大ページテーブル（Ｍ＝２）におけるＬ０／Ｌ１ルックアップである。大ページテーブルにおけるＬ０／Ｌ１ルックアップは、第１のアドレス９４のＮビット部分のＭ＝２を用いてインデックス付けされる。この場合、Ｌ０／Ｌ１ルックアップは、Ｎビット部分９４（Ａ）及びＮビット部分９４（Ｂ）を使用してインデックス付けされる。図９ｃにおいて、Ｌ０／Ｌ１ルックアップに基づいて、次のレベルルックアップが大ページテーブルにおけるルックアップであり、Ｌ０／Ｌ１ルックアップが（Ｌ０／Ｌ１）ページテーブルを参照する自己参照ルックアップであることが決定される。Ｌ０／Ｌ１ルックアップは自己参照ルックアップであるので、Ｌ０／Ｌ１ルックアップは単一レベルルックアップであると考えられる。したがって、次のレベルルックアップは、（Ｌ０／Ｌ１）大ページテーブルにおけるＬ１／Ｌ２レベルルックアップである。Ｌ１／Ｌ２レベルルックアップは、第１のアドレス９４のＮビット部分のＭ＝２を使用してインデックス付けされる。アドレス変換回路４０は、Ｎビット部分の最上位Ｍ－１＝１としてＬ０／Ｌ１レベルルックアップにインデックス付けするために使用されたＮビット部分９４（Ａ）、９４（Ｂ）の最下位Ｍ－１＝１を再利用して、（Ｌ０／Ｌ１）におけるＬ１／Ｌ２レベルルックアップにインデックス付けする。したがって、Ｌ１／Ｌ２ルックアップは、Ｎビット部分９４（Ｂ）及びＮビット部分９４（Ｃ）を使用して実行される。Ｌ１／Ｌ２ルックアップに基づいて、次のルックアップが通常ページテーブルにおけるルックアップであることが決定される。したがって、次のレベルルックアップは、第１のアドレス９０の単一のＮビット部分９４（Ｄ）を使用してインデックス付けされる（Ｌ２）ページテーブル内のＬ３レベルルックアップである。（Ｌ２）レベルページテーブル内のＬ３レベルルックアップからの出力は、第１のアドレス９０のＨビット部分９０（Ｅ）と組み合わされて、（Ｌ３）レベルページテーブル内の第２のアドレスを生成する。
【0051】
図１０ａ～図１０ｄは、図９ａ～図９ｃに示す原理に基づくアドレス変換を概略的に示す。図１０ａにおいて、第１のアドレスは、アドレス変換回路４０によって第２のアドレスに変換される。所定の最大数の順次ルックアップは４である。アドレス変換回路は、第１のアドレスの最上位ビット（図示せず）に基づいて、順次に第１のページテーブルレベルアドレスを決定する。順次に第１のアドレスは、第１のアドレスのＮビット部分のＭ＝２を使用してインデックス付けされる大ページテーブル（Ｍ＝２）を指す。したがって、第１のルックアップは、第１のアドレスのビット４７から３０までインデックス付けされた（Ｌ０／Ｌ１）ページテーブル内のＬ０／Ｌ１レベルルックアップである。Ｌ０／Ｌ１ルックアップによって出力される順次に次のページテーブルアドレスは、（Ｌ０／Ｌ１）ページテーブルのアドレスである。Ｌ０／Ｌ１レベルルックアップから出力されたサイズ情報は、次のレベルページテーブルが大ページテーブル（１に設定されたＮＬ）であることを示す。したがって、次のルックアップは、（Ｌ０／Ｌ１）ページテーブル内のＬ１／Ｌ２レベルルックアップであると決定され、これは、（Ｌ０／Ｌ１）ページテーブル内のＬ１／Ｌ２レベルルックアップをインデックス付けするために使用されたＮビット部分のうちのＭ－１＝１を、（Ｌ０／Ｌ１）ページテーブル内のＬ１／Ｌ２レベルルックアップをインデックス付けするために使用される最上位のＭ－１＝１のＮビット部分として使用することによってインデックス付けされる。この場合、第１のアドレスのビット３８から２１までが、Ｌ１／Ｌ２ルックアップをインデックス付けするために使用される。Ｌ１／Ｌ２ルックアップは、（Ｌ０／Ｌ１）ページテーブルレベルとは異なる順次に次のページテーブルのアドレスを返す。Ｌ１／Ｌ２ルックアップによって返されるサイズ情報は、次のページテーブルが通常ページテーブル（０に設定されたＮＬ）であることを示す。したがって、次のルックアップは、第１のアドレスの順次に次のＮビット部分によってインデックス付けされる（Ｌ２）ページテーブル内のＬ３ルックアップである。この場合、（Ｌ２）ページテーブル内のＬ３ルックアップは、第１のアドレスのビット２０から１２までを使用してインデックス付けされる。Ｌ３ルックアップは、順次に次のページテーブル、すなわち、（Ｌ３）ページテーブルのアドレスを返す。所定の最大数のルックアップが実行されると（Ｌ０／Ｌ１自己参照レベルルックアップに対して１つのルックアップ、Ｌ１／Ｌ２レベルルックアップに対してＭ＝２のルックアップ、及びＬ３レベルルックアップに対して１つのルックアップ）、Ｌ３ページテーブルは、第２のアドレスを生成するために、第１のアドレスの最下位１２ビット（ビット１１から０まで）と組み合わされる。
【0052】
図１０ｂにおいて、第１のアドレスは、アドレス変換回路４０によって第２のアドレスに変換される。所定の最大数の順次ルックアップは４である。アドレス変換回路は、第１のアドレスの最上位ビット（図示せず）に基づいて、順次に第１のページテーブルレベルアドレスを決定する。順次に第１のアドレスは、第１のアドレスのＮビット部分のＭ＝２を使用してインデックス付けされる大ページテーブル（Ｍ＝２）を指す。したがって、第１のルックアップは、第１のアドレスのビット４７から３０までインデックス付けされた（Ｌ０／Ｌ１）ページテーブル内のＬ０／Ｌ１レベルルックアップである。Ｌ０／Ｌ１ルックアップによって出力される順次に次のページテーブルアドレスは、（Ｌ０／Ｌ１）ページテーブルのアドレスである。Ｌ０／Ｌ１レベルルックアップから出力されたサイズ情報は、次のレベルページテーブルが大ページテーブル（１に設定されたＮＬ）であることを示す。したがって、次のルックアップは、（Ｌ０／Ｌ１）ページテーブル内のＬ１／Ｌ２レベルルックアップであると決定され、これは、（Ｌ０／Ｌ１）ページテーブル内のＬ１／Ｌ２レベルルックアップをインデックス付けするために使用されたＮビット部分のうちのＭ－１＝１を、（Ｌ０／Ｌ１）ページテーブル内のＬ１／Ｌ２レベルルックアップをインデックス付けするために使用される最上位のＭ－１＝１のＮビット部分として使用することによってインデックス付けされる。この場合、第１のアドレスのビット３８から２１までが、Ｌ１／Ｌ２ルックアップをインデックス付けするために使用される。Ｌ１／Ｌ２ルックアップは、（Ｌ０／Ｌ１）ページテーブルレベルとは異なる順次に次のページテーブルのアドレスを返す。Ｌ１／Ｌ２ルックアップによって返されるサイズ情報は、次のページテーブルが大ページテーブル（ＮＬが１に設定されている）であることを示す。これまで、アドレス変換回路は、３つのレベルルックアップ（Ｌ０／Ｌ１自己参照レベルルックアップに対して１つのルックアップ、及びＬ１／Ｌ２レベルルックアップに対してＭ＝２）を実行してきた。次のレベルルックアップは大ページテーブル内にあるので、このルックアップを実行すると、ルックアップの数が所定の最大数のルックアップを超えることになる。したがって、更なるルックアップが抑制され、Ｌ１／Ｌ２ルックアップ中に（Ｌ０／Ｌ１）ページテーブルから出力される（Ｌ２／Ｌ３）レベルページテーブルアドレスが、第２のアドレスを生成するために使用される。出力ページテーブルレベルは大ページテーブルであるので、第１のアドレスの残りの２１ビットは、第２のアドレスを生成するために必要とされる。
【0053】
図１０ｃでは、第１のアドレスがアドレス変換回路４０によって第２のアドレスに変換される。図１０ｃのアドレス変換では、所定の最大数の順次ルックアップは５である。アドレス変換回路は、第１のアドレスの最上位ビット（図示せず）に基づいて、順次に第１のページテーブルレベルアドレスを決定する。順次に第１のアドレスは、第１のアドレスのＮビット部分のＭ＝２を使用してインデックス付けされる大ページテーブル（Ｍ＝２）を指す。したがって、第１のルックアップは、第１のアドレスのビット５６から３９までインデックス付けされた（Ｌ０／Ｌ１）ページテーブル内のＬ０／Ｌ１レベルルックアップである。Ｌ０／Ｌ１ルックアップによって出力される順次に次のページテーブルアドレスは、（Ｌ０／Ｌ１）ページテーブルのアドレスである。Ｌ０／Ｌ１レベルルックアップから出力されたサイズ情報は、次のレベルページテーブルが大ページテーブル（１に設定されたＮＬ）であることを示す。したがって、次のルックアップは、（Ｌ０／Ｌ１）ページテーブル内のＬ１／Ｌ２レベルルックアップであると決定され、これは、（Ｌ０／Ｌ１）ページテーブル内のＬ１／Ｌ２レベルルックアップをインデックス付けするために使用されたＮビット部分のうちのＭ－１＝１を、（Ｌ０／Ｌ１）ページテーブル内のＬ１／Ｌ２レベルルックアップをインデックス付けするために使用される最上位のＭ－１＝１のＮビット部分として使用することによってインデックス付けされる。この場合、第１のアドレスのビット４７から３０までが、Ｌ１／Ｌ２ルックアップをインデックス付けするために使用される。Ｌ１／Ｌ２ルックアップは、（Ｌ０／Ｌ１）ページテーブルレベルとは異なる順次に次のページテーブルのアドレスを返す。Ｌ１／Ｌ２ルックアップによって返されるサイズ情報は、次のページテーブルが大ページテーブル（ＮＬが１に設定されている）であることを示す。これまで、アドレス変換回路は、３つのレベルルックアップ（Ｌ０／Ｌ１自己参照レベルルックアップに対して１つのルックアップ、及びＬ１／Ｌ２レベルルックアップに対してＭ＝２）を実行してきた。次のレベルルックアップは大ページテーブル内にあるので、このルックアップを実行すると、ルックアップの数が所定の最大数のルックアップ（このアドレス変換では５）に等しくなる。したがって、次のルックアップは、第１のアドレスのビット２９からビット１２までインデックス付けされた（Ｌ２／Ｌ３）ページテーブル内のＬ３／Ｌ４レベルルックアップであると決定される。（Ｌ２／Ｌ３）ページテーブル内のＬ３／Ｌ４レベルルックアップは、（Ｌ４）ページテーブルのアドレスを返す。このアドレスは、第１のアドレスの最下位１２ビットと組み合わされて、（Ｌ４）レベルページテーブル内にある第２のアドレスを生成する。
【0054】
図１０ｄは、現在のページテーブルレベルに記憶された制御ビットが、ルックアップが自己参照ルックアップであるかどうかを示すために使用される代替構成を示す。図１０ｄにおいて、第１のアドレスは、アドレス変換回路４０によって第２のアドレスに変換される。図１０ｄのアドレス変換では、所定の最大数の順次ルックアップは５である。更に、アドレス変換回路４０は、ページテーブルレベルが自己参照ページテーブルレベルであるかどうかを直接判定することによってではなく、制御ビットに基づいて、ページテーブルレベルを単一のルックアップレベルとしてカウントするかどうかを判定するように構成される。アドレス変換回路は、第１のアドレスの最上位ビット（図示せず）に基づいて、順次に第１のページテーブルレベルアドレスを決定する。順次に第１のアドレスは、第１のアドレスのＮビット部分のＭ＝２を使用してインデックス付けされる大ページテーブル（Ｍ＝２）を指す。したがって、第１のルックアップは、第１のアドレスのビット５６から３９までインデックス付けされた（Ｌ０／Ｌ１）ページテーブル内のＬ０／Ｌ１レベルルックアップである。Ｌ０／Ｌ１ルックアップによって出力される順次に次のページテーブルアドレスは、（Ｌ０／Ｌ１）ページテーブルのアドレスである。しかしながら、Ｌ０／Ｌ１ルックアップに使用されるアドレスとＬ０／Ｌ１ルックアップから出力されるアドレスとの比較を通じてＬ０／Ｌ１ルックアップが自己参照ルックアップであるかどうかを決定するのではなく、アドレス変換回路４０は、制御ビットが設定されているので、Ｌ０／Ｌ１ルックアップが自己参照ルックアップであると決定する。Ｌ０／Ｌ１レベルルックアップから出力されたサイズ情報は、次のレベルページテーブルが大ページテーブル（１に設定されたＮＬ）であることを示す。したがって、次のルックアップは、（Ｌ０／Ｌ１）ページテーブル内のＬ１／Ｌ２レベルルックアップであると決定され、これは、（Ｌ０／Ｌ１）ページテーブル内のＬ１／Ｌ２レベルルックアップをインデックス付けするために使用されたＮビット部分のうちのＭ－１＝１を、（Ｌ０／Ｌ１）ページテーブル内のＬ１／Ｌ２レベルルックアップをインデックス付けするために使用される最上位のＭ－１＝１のＮビット部分として使用することによってインデックス付けされる。この場合、第１のアドレスのビット４７から３０までが、Ｌ１／Ｌ２ルックアップをインデックス付けするために使用される。Ｌ１／Ｌ２ルックアップは、（Ｌ０／Ｌ１）ページテーブルレベルとは異なる順次に次のページテーブルのアドレスを返す。しかしながら、順次に次のルックアップのアドレスがＬ１／Ｌ２レベルルックアップのアドレスに対応しないと判定するのではなく、アドレス変換回路は、この場合０に設定される制御ビットに基づいて、Ｌ１／Ｌ２レベルルックアップが自己参照ルックアップではないと判定する。Ｌ１／Ｌ２ルックアップによって返されるサイズ情報は、次のページテーブルが大ページテーブル（ＮＬが１に設定されている）であることを示す。これまで、アドレス変換回路は、３つのレベルルックアップ（Ｌ０／Ｌ１自己参照レベルルックアップに対して１つのルックアップ、及びＬ１／Ｌ２レベルルックアップに対してＭ＝２）を実行してきた。次のレベルルックアップは大ページテーブル内にあるので、このルックアップを実行すると、ルックアップの数が所定の最大数のルックアップ（このアドレス変換では５）に等しくなる。したがって、次のルックアップは、第１のアドレスのビット２９からビット１２までインデックス付けされた（Ｌ２／Ｌ３）ページテーブル内のＬ３／Ｌ４レベルルックアップであると決定される。（Ｌ２／Ｌ３）ページテーブル内のＬ３／Ｌ４レベルルックアップは、（Ｌ４）ページテーブルのアドレスを返す。このアドレスは、第１のアドレスの最下位１２ビットと組み合わされて、（Ｌ４）レベルページテーブル内にある第２のアドレスを生成する。
【0055】
図１１は、所定数のルックアップのうちの最終ルックアップが、次のレベルルックアップが大ページテーブル（Ｍ＞１）であることを示すアドレス変換の効果を概略的に示す。アドレス変換回路４０は、４に等しい所定の最大数の順次ルックアップで第１のアドレスの変換を実行する。順次に第１～順次に第３のレベルルックアップ（Ｌ０レベルルックアップ、Ｌ１レベルルックアップ、Ｌ２レベルルックアップ）は、自己参照ルックアップではなく、通常ページテーブルにおけるルックアップである。したがって、Ｌ３ルックアップは、順次に第４のレベルルックアップである。Ｌ３ルックアップでは、サイズ情報（１に設定されたＮＬ）が、アドレス出力が大ページテーブル（Ｍ＝２）のアドレスに対応することを示すことが決定される。４つのレベルルックアップ（Ｌ０からＬ３の各々は単一レベルルックアップとしてカウントされる）が既にあるので、アドレス変換回路は、バイトアドレス指定のために２つのＮビットセグメントを必要とするか、又はビットアドレス指定のために２つのＮビットセグメント＋３ビットを必要とする大ページテーブルのためのアドレスを生成するのに十分なビットが第１のアドレスに残っていないので、継続することが不可能であると判断する。第１のアドレスに残っているビット数が不十分であるので、アドレス変換回路は障害を出力する。
【0056】
図１２は、第１のアドレスとしての仮想アドレス（ＶＡ）から第２のアドレスとしての物理アドレス（ＰＡ）に変換するときのアドレス変換回路内の記憶回路（ページウォーカーキャッシュ１００）の使用を概略的に示す。アドレス変換回路は、仮想アドレスを受け取り、ページウォーカーキャッシュ１００内で最初のルックアップを実行する。ページウォーカーキャッシュ１００内のルックアップは、仮想アドレス又はその一部がアドレス変換回路によって既に最近変換されたかどうかを判定する。ページウォーカーキャッシュ１００内のルックアップは、第１のアドレスの任意の順次最上位部分がキャッシュ内でヒットした場合にヒットをもたらす。したがって、仮想アドレスの最上位Ｎビット部分がページウォーカーキャッシュ１００内でヒットする場合、キャッシュヒットとなる。仮想アドレスの２つの最上位Ｎビット部分がページウォーカーキャッシュ１００内でヒットした場合もヒットとなる。仮想アドレスの３つの最上位Ｎビット部分がページウォーカーキャッシュ内でヒットした場合もヒットとなる。最後に、仮想アドレスの４つの最上位Ｎビット部分がページウォーカーキャッシュ内でヒットした場合もヒットとなる。このようにして、ページウォーカーキャッシュは、単一の仮想アドレスに対する複数のヒットを決定することができる。ページウォーカーキャッシュ１００内に複数のヒットがある場合、アドレス変換回路は、最も特定の一致、すなわち、仮想アドレスの最もＮビットの部分に一致するヒットを使用するように構成される。
【0057】
ページウォーカーキャッシュ１００内のルックアップがミスした場合、アドレス変換回路は、ページテーブルレベルで最大所定数の順次ルックアップを実行することによってアドレス変換を実行する。この場合、ページウォーカーキャッシュ１００は、物理アドレスを決定するために、Ｌ０レベルルックアップ１０２、Ｌ１レベルルックアップ１０４、Ｌ２レベルルックアップ１０６、及びＬ３レベルルックアップ１０８を実行する。
【0058】
ページウォーカーキャッシュ１００内の最良ヒットが仮想アドレスの最上位Ｎビット部分のみと一致する場合、アドレス変換回路は、Ｌ０ルックアップの結果をページウォーカーキャッシュから取り出すことができるので、このルックアップを実行する必要はない。したがって、アドレス変換回路は、物理アドレスを決定するために、Ｌ１ルックアップ１０４、Ｌ２ルックアップ１０６、及びＬ３ルックアップ１０８を実行する。
【0059】
ページウォーカーキャッシュ１００内の最良ヒットが仮想アドレスの２つの最上位Ｎビット部分に一致する場合、アドレス変換回路は、Ｌ０ルックアップ又はＬ１ルックアップの結果をページウォーカーキャッシュから取り出すことができるので、これらのルックアップを実行する必要はない。したがって、アドレス変換回路は、物理アドレスを決定するために、Ｌ２ルックアップ１０６及びＬ３ルックアップ１０８を実行する。
【0060】
ページウォーカーキャッシュ１００内の最良ヒットが仮想アドレスの３つの最上位Ｎビット部分と一致する場合、アドレス変換回路は、Ｌ０ルックアップ、Ｌ１ルックアップ、又はＬ２ルックアップを実行する必要はなく、これらのルックアップの結果はページウォーカーキャッシュから取り出すことができる。したがって、アドレス変換回路は、物理アドレスを決定するためにＬ３ルックアップ１０８のみを実行する。
【0061】
図１３は、アドレス変換を実行するためのページウォーカーキャッシュ１００の使用を概略的に示す。アドレス変換回路４０は、第２のアドレスに変換される第１のアドレスを受信する。アドレス変換回路は、ページウォーカーキャッシュ１００内の第１のアドレスの最初のルックアップを実行する。ページウォーカーキャッシュ１００内のルックアップは、第１のアドレスの任意の最上位部分がページウォーカーキャッシュ１００のエントリと一致するかどうかを判定する。第１のアドレス１０２の最上位９ビットは、ページウォーカーキャッシュ１００においてヒットすると判定され、ページウォーカーキャッシュエントリ１０４が返される。したがって、アドレス変換回路４０は、Ｌ０ルックアップを抑制し、返されたページウォーカーキャッシュエントリ１０４に基づいて次のレベルルックアップに直接進むことができる。ページウォーカーキャッシュエントリ１０４は、次のレベルルックアップのためのベースアドレスと、次のレベルルックアップが大ページテーブルのうちの１つにおけるルックアップであることを示すサイズ情報（１に設定されたＮＬ）とを提供する。したがって、アドレス変換回路４０は、次のレベルルックアップが（Ｌ１／Ｌ２）ページテーブルレベルにおけるＬ１／Ｌ２ルックアップであると判定する。アドレス変換回路は、このルックアップを実行し、第１のアドレスの１８ビット（ビット３８から２１まで）に基づいて（Ｌ１／Ｌ２）ページテーブルレベル内のエントリを決定する。Ｌ１／Ｌ２レベルルックアップの結果は、Ｌ３ルックアップのアドレス、及びＬ３レベルルックアップが通常ページテーブル内のルックアップであることを示すサイズ情報である。アドレス変換回路４０は、第１のアドレスの９ビット（ビット２０から１２まで）を使用して、（Ｌ３）ページテーブルにおいてＬ３ルックアップを実行する。Ｌ３レベルルックアップの結果は、第２のアドレスを生成するために第１のアドレスの最終１２ビットと組み合わせて使用される。
【0062】
図１４は、レガシー構成による大ページテーブル１０６の解釈を概略的に示す。大ページテーブル１０６は、２Ｍ個の連続する通常ページテーブルによって占有される領域メモリである。したがって、レガシー変換回路は、各ページテーブルが通常ページテーブルとして扱われるページテーブルウォークを実行することによって第１のアドレスを第２のアドレスに変換するためにページテーブルウォークを実行するために使用され得る。大ページテーブル１０６は、メモリ内の２Ｎ*Ｍ個のエントリの領域間の境界に位置合わせされる。したがって、大ページテーブルに含まれる連続する通常ページテーブルの各々は、２Ｎエントリの領域間の境界に位置合わせされる。その結果、先行ページテーブルレベル１０８のエントリを使用して、大ページテーブル１０６の特定の領域を決定することができる。したがって、レガシーアドレス変換は、第１のアドレスの最上位部分に基づいて最初のＬ０ルックアップを実行し、次のルックアップであるＬ１ルックアップが通常ページテーブル１０８であると決定する。レガシーアドレス変換回路は、大ページテーブル１０６を形成する連続した通常ページテーブルから特定の通常ページテーブルを決定するために、第１のアドレスのインデックスビット３８から３０までを使用して通常ページテーブル１０８におけるルックアップを実行する。次いで、大ページテーブル１０６の特定の通常ページテーブルを使用して、第１のアドレスのビット２９から２１までに基づいてＬ２レベルルックアップを実行する。次いで、ページテーブルウォークは、Ｌ３ルックアップを実行し続け、この情報に基づいて第２のアドレスを出力し続ける。Ｌ１レベルルックアップとＬ２レベルルックアップを単一のＬ１／Ｌ２レベルルックアップとして組み合わせることによって、本技法によるアドレス変換回路４０によって同じ変換を実行することができ、この単一のＬ１／Ｌ２レベルルックアップでは、第１のアドレスのビット３８から２１までが大ページテーブル１０６にインデックス付けするのに使用され、それによって、２つのルックアップ（１つのＬ１レベルルックアップ及び１つのＬ２レベルルックアップ）ではなく単一のＬ１／Ｌ２レベルルックアップが実行される。そのような構成では、レガシー構成によって使用される（Ｌ０）レベルページテーブルエントリとは異なる（Ｌ０）レベルページテーブルエントリがキャッシュされることになる。レガシー（Ｌ０）レベルページテーブルエントリは、レガシーＬ１ページテーブルを指す。対照的に、アドレス変換回路４０によって使用される（Ｌ０）レベルページテーブルエントリは、結合されたＬ１／Ｌ２ページテーブルを指す。したがって、レガシー構成には、アドレス変換回路４０への異なる（Ｌ０）レベルのページテーブルエントリが提供される。
【0063】
図１５ａ及び図１５ｂは、大ページテーブルレベル１１２に、大ページテーブル内に埋め込まれた先行するレガシー構成領域１１０が設けられている場合の、レガシー構成（図１５ａ）による、及び本技法（図１５ｂ）によるアドレス変換回路による第１のアドレスの第２のアドレスへの変換を概略的に示す。図１５ａにおいて、レガシーアドレス変換回路は、第１のアドレスを受信し、第１のアドレスのＬ０インデックス部分（ビット４７から３９まで）に基づいてＬ０レベルルックアップを実行する。Ｌ０レベルルックアップは、大ページテーブル１１２内に埋め込まれたレガシー構成領域１１０を指すＬ１レベルルックアップのためのベースアドレスを返す。レガシーアドレス変換回路は、大ページテーブルを知らず、第１のアドレスのＬ１インデックス付けビット（ビット３８から３０まで）を使用して、Ｌ１レベルルックアップの一部として、レガシー構成領域が通常ページテーブルであるかのようにレガシー構成領域にアクセスする。レガシー構成領域１１０におけるＬ１レベルルックアップは、Ｌ２レベルルックアップのために使用される大ページテーブル１１２の特定の通常ページテーブルサイズ領域のアドレスを返す。Ｌ２レベルルックアップは、第１のアドレスのＬ２インデックス付けビット（ビット２９から２１まで）を使用して、大ページテーブル１１２の通常ページテーブルサイズ領域の特定の領域において実行される。Ｌ２レベルルックアップは、Ｌ３ルックアップを実行するために第１のアドレスのＬ３インデックス付けビット（ビット２０から１２まで）と組み合わせて使用される通常ページテーブルのアドレスを返す。Ｌ３レベルルックアップの結果は、第２のアドレスを生成するために、第１のアドレスの最下位ビット（ビット１１から０まで）と組み合わされる。
【0064】
図１５ｂは、本技術によるアドレス変換回路４０の性能を概略的に示す。アドレス変換回路４０は、第１のアドレスを受信し、第１のアドレスのＬ０インデックス部分（ビット４７から３９まで）に基づいてＬ０レベルルックアップを実行する。この場合の第１のアドレスは、レガシー構成で使用される第１のアドレスと同じである。Ｌ０レベルルックアップの結果は、大ページテーブル１１２のレガシー構成領域１１０のベースアドレスと、次のレベルルックアップが大ページテーブル内のルックアップであることを示すサイズ情報（１に設定されたＮＬ）である。大ページテーブルはサイズ２Ｎ＊Ｍの領域間の境界に位置合わせされ、通常ページテーブルはサイズ２Ｎの領域間の境界に位置合わせされるので、レガシー構成領域１１０に対するベースアドレスの最上位部分はまた、大ページテーブル１１２のベースアドレスである。したがって、（Ｌ０）レベルルックアップから決定されたベースアドレスと組み合わせて第１のアドレスのＬ１／Ｌ２インデックス付け部分を使用することによって、アドレス変換回路４０は、大ページテーブル１１２に直接インデックス付けすることができる。したがって、アドレス変換回路は、（Ｌ１／Ｌ２）ページテーブルレベルの特定のエントリを指す第１のアドレスのＬ１／Ｌ２インデックス付けビット（ビット３８から２１まで）を使用して、大ページテーブル１１２において次のレベルルックアップ、Ｌ１／Ｌ２レベルルックアップを実行する。アドレス変換回路４０は、ルックアップの実行に進む前に、Ｌ１／Ｌ２インデックス付けビットが大ページテーブル１１２のレガシー構成領域１１０を指していないことをチェックする。Ｌ１／Ｌ２レベルルックアップの結果は、Ｌ３ルックアップを実行するために第１のアドレスのＬ３インデックス付けビット（ビット２０から１２まで）と組み合わせて使用される通常ページテーブルのアドレスと、Ｌ３レベルルックアップが通常レベルルックアップであることを示すサイズ情報とを返す。Ｌ３レベルルックアップの結果は、第２のアドレスを生成するために、第１のアドレスの最下位ビット（ビット１１から０まで）と組み合わされる。
【0065】
図１６は、中間ルックアップを実行するときにアドレス変換回路によって実行される一連のステップを概略的に示す。フローはステップＳ１００で開始し、アドレス変換回路は、現在の中間ページテーブルにおける中間ルックアップを開始する。次いで、フローはステップＳ１０２に進み、アドレス変換回路は、現在の中間ページテーブルから、順次に次のページテーブルの順次に次のルックアップアドレスを示す情報を取り出す。次に、フローはステップＳ１０４に進み、アドレス変換回路は、現在の中間ページテーブルから、順次に次のページテーブルのサイズを示すページテーブルサイズ情報を取り出す。次に、フローはステップＳ１０６に進み、ここで、順次に次のルックアップを実行することが、所定の最大数のルックアップを超えるかどうかが判定される。ステップＳ１０６において、次のルックアップの実行が所定の最大数のルックアップを超えないと判定された場合、フローはステップＳ１０８に進み、現在の中間ルックアップが終了され、その後、次のルックアップ（別の中間レベルルックアップ又は最終レベルルックアップのいずれか）が開始される。ステップＳ１０６において、順次に次のルックアップを実行することが所定の最大数のルックアップを超えると判定された場合、フローはステップＳ１１０に進み、後続のルックアップが抑制され、アドレス変換回路は、順次に次のルックアップアドレスを示す情報に基づいて第２のアドレスを生成する。
【0066】
図１７は、第２のアドレスを生成するために第１のアドレスの受信に応答してアドレス変換回路によって実行される１セットのステップを概略的に示す。フローはステップＳ２００で始まり、アドレス変換回路が第１のアドレス及び第１のサイズ情報の表示を受信する。ステップＳ２００において、アドレス変換回路はまた、カウンタｊを１に等しく設定する。次に、フローはステップＳ２０２に進み、第ｊのページテーブルが大ページテーブルであるか否かが判定される。ステップＳ２０２において、第ｊのページテーブルが大ページテーブルではないと判定された場合、フローはステップＳ２１２に進み、アドレス変換回路は、第１のアドレスの単一のＮビット部分を使用して第ｊのページテーブル内のエントリを識別する。次いで、フローはステップＳ２０６に進む。ステップＳ２０２において、第ｊのページテーブルが大ページテーブルであると判定された場合、フローはステップＳ２０４に進む。ステップＳ２０４において、アドレス変換回路は、第１のアドレスのＭ個の順次Ｎビット部分を使用して、第ｊのページテーブル内のエントリを識別する。次いで、フローはステップＳ２０６に進む。ステップＳ２０６において、アドレス変換回路は、第ｊのページテーブル内のエントリから、第ｊ＋１のページテーブルの第ｊ＋１のルックアップアドレスを示す情報と、第ｊ＋１のページテーブルのサイズを示す第ｊ＋１のページテーブルサイズ情報とを取り出す。
【0067】
次に、フローはステップＳ２０８に進み、ここで、第ｊ＋１のサイズ情報が、次のルックアップによってルックアップの総数が所定数のルックアップを超えることを示すかどうかが判定される。特に、現在のルックアップのサイズは、ステップＳ２０２、Ｓ２０４、及びＳ２１２から分かる。したがって、順次に次のルックアップを実行するために必要とされるルックアップの総数は、現在の（第ｊの）ルックアップのサイズに関する情報及び第ｊのルックアップからサイズ情報として返される情報から決定することができる。ステップＳ２０８において、第（ｊ＋１）のルックアップを実行することが所定数のルックアップを超えると判定された場合、フローはステップＳ２１０に進む。ステップＳ２１０において、アドレス変換回路は、後続のルックアップを抑制し、第（ｊ＋１）のルックアップアドレスを示す情報に基づいて第２のアドレスを生成する。ステップＳ２０８において、第（ｊ＋１）のルックアップの実行が所定数のルックアップを超えないと判定された場合、フローはステップＳ２１４に進む。
【0068】
ステップＳ２１４において、第ｊのページテーブルが大ページテーブルであるか否かが判定される。ステップＳ２１４において、第ｊのページテーブルが大ページテーブルでないと判定された場合、フローはステップＳ２２２に進み、現在のルックアップが単一のルックアップとしてカウントされる（単一のルックアップであると見なされる）。次にフローはステップＳ２２４に進み、ここでｊが１だけ増分され、その後フローはステップＳ２０２に戻る。ステップＳ２１４において、第ｊのページテーブルが大ページテーブルであると判定された場合、フローはステップＳ２１６に進む。ステップＳ２１６において、アドレス変換回路は、第（ｊ＋１）のルックアップアドレスが第ｊのページテーブルのアドレスに対応するか否かを判定する。ステップＳ２１６において、第（ｊ＋１）のルックアップアドレスが第ｊのページテーブルのアドレスに対応すると判定された場合、フローはステップＳ２２２に進み、現在のルックアップが単一のルックアップとしてカウントされる（と見なされる）。次にフローはステップＳ２２４に進み、ここでｊが１だけ増分され、その後フローはステップＳ２０２に戻る。ステップＳ２１６において、第（ｊ＋１）のルックアップアドレスが第ｊのページテーブルのアドレスに対応しないと判定された場合、フローはステップＳ２１８に進み、現在のルックアップがＭ個のルックアップとしてカウントされる（と見なされる）。次いで、フローはステップＳ２２０に進む。ステップＳ２２０において、ｊは、フローがステップＳ２０２に戻る前にＭだけ増分される。
【0069】
要約すると、アドレス変換を実行するためのアドレス変換回路及び方法に関する。アドレス変換回路は、第１のアドレスの受信に応答して、所定の最大数の順次ルックアップを実行することによって、第１のアドレスと第２のアドレスとの間のアドレス変換を実行する。アドレス変換回路は、２Ｎ個のエントリを含む通常ページテーブルと、２Ｎ＊Ｍ個のエントリを含む大ページテーブルとをサポートするように構成される。アドレス変換回路は、中間ルックアップを実行して、順次に次のルックアップアドレスを示す情報及びページテーブルサイズ情報を取り出し、ページテーブルサイズ情報が、順次に次のルックアップが大ページテーブルのうちの１つに対応することを示し、順次に次のルックアップの実行が所定の最大数の順次ルックアップを超える場合、後続のルックアップを抑制し、順次に次のルックアップアドレスを示す情報に基づいて第２のアドレスを生成するように構成される。
【0070】
本出願において、「～ように構成された（ｃｏｎｆｉｇｕｒｅｄ ｔｏ．．．）」という用語は、装置の要素が、定義された動作を実施することが可能である構成を有することを意味するために使用される。この文脈において、「構成」とは、ハードウェア又はソフトウェアの配置又は相互接続の方法を意味する。例えば、装置は、定義された動作を提供する専用ハードウェアを有し得るか、又はプロセッサ若しくは他の処理デバイスが、機能を実行するようにプログラムされ得る。「ように構成された」は、装置要素が、定義された動作を提供するために何らかの変更がなされる必要があることを意味しない。
【0071】
本明細書では例示的な実施形態について添付の図面を参照して詳細に説明してきたが、理解されるように、本発明はそれらと寸分違わない実施形態に制限されるのではなく、添付の特許請求の範囲に定める本発明の範囲及び趣旨から逸脱することなく、当業者は様々な変更、追加、及び修正を行うことができる。例えば、従属請求項の特徴の様々な組み合わせは、本発明の範囲から逸脱することなく、独立請求項の特徴でなされ得る。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8a】
【図8b】
【図9a】
【図9b】
【図9c】
【図10a】
【図10b】
【図10c】
【図10d】
【図11】
【図12】
【図13】
【図14】
【図15a】
【図15b】
【図16】
【図17】
【国際調査報告】