(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-07-26
(54)【発明の名称】回路基板及びこれを含む半導体パッケージ
(51)【国際特許分類】
H01L 23/12 20060101AFI20240719BHJP
H01L 23/14 20060101ALI20240719BHJP
H05K 1/02 20060101ALI20240719BHJP
【ＦＩ】
H01L23/12 301Z
H01L23/14 R
H05K1/02 B
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024505474
(86)(22)【出願日】2022-07-29
(85)【翻訳文提出日】2024-01-29
(86)【国際出願番号】 KR2022011239
(87)【国際公開番号】W WO2023008966
(87)【国際公開日】2023-02-02
(31)【優先権主張番号】10-2021-0100172
(32)【優先日】2021-07-29
(33)【優先権主張国・地域又は機関】KR
(31)【優先権主張番号】10-2021-0100979
(32)【優先日】2021-07-30
(33)【優先権主張国・地域又は機関】KR
(81)【指定国・地域】
(71)【出願人】
【識別番号】517099982
【氏名又は名称】エルジー イノテック カンパニー リミテッド
(74)【代理人】
【識別番号】100114188
【弁理士】
【氏名又は名称】小野 誠
(74)【代理人】
【識別番号】100119253
【弁理士】
【氏名又は名称】金山 賢教
(74)【代理人】
【識別番号】100129713
【弁理士】
【氏名又は名称】重森 一輝
(74)【代理人】
【識別番号】100137213
【弁理士】
【氏名又は名称】安藤 健司
(74)【代理人】
【識別番号】100183519
【弁理士】
【氏名又は名称】櫻田 芳恵
(74)【代理人】
【識別番号】100196483
【弁理士】
【氏名又は名称】川嵜 洋祐
(74)【代理人】
【識別番号】100160749
【弁理士】
【氏名又は名称】飯野 陽一
(74)【代理人】
【識別番号】100160255
【弁理士】
【氏名又は名称】市川 祐輔
(74)【代理人】
【識別番号】100219265
【弁理士】
【氏名又は名称】鈴木 崇大
(74)【代理人】
【識別番号】100203208
【弁理士】
【氏名又は名称】小笠原 洋平
(74)【代理人】
【識別番号】100216839
【弁理士】
【氏名又は名称】大石 敏幸
(74)【代理人】
【識別番号】100146318
【弁理士】
【氏名又は名称】岩瀬 吉和
(72)【発明者】
【氏名】クォン，ミュンジェ
(72)【発明者】
【氏名】ナム，サンヒュク
(72)【発明者】
【氏名】ヨ，キス
(72)【発明者】
【氏名】ユ，チャンウ
【テーマコード（参考）】
5E338
【Ｆターム（参考）】
5E338AA16
5E338BB12
5E338BB19
5E338BB63
5E338CD12
5E338EE23
(57)【要約】
実施例に係る回路基板は、上面及び下面を含む第１絶縁層と、前記第１絶縁層の上面に埋め込まれた第１回路パターンとを含み、前記第１絶縁層の上面は、前記第１回路パターンと垂直に重ならない部分を含み、前記第１絶縁層の上面の前記部分は段差を有する。
【特許請求の範囲】
【請求項1】
上面及び下面を含む第１絶縁層と、前記第１絶縁層の上面に埋め込まれた第１回路パターンと、を含み、
前記第１絶縁層の上面は、前記第１回路パターンと垂直に重ならない部分を含み、
前記第１絶縁層の上面の前記部分は、段差を有する、回路基板。
【請求項2】
前記第１絶縁層の前記部分は、前記第１回路パターンから水平方向に離れるほど高さが低くなる凹部を含む、請求項１に記載の回路基板。
【請求項3】
前記第１絶縁層の前記部分の少なくとも一部は、前記第１回路パターンの上面より高く位置する、請求項１に記載の回路基板。
【請求項4】
前記第１絶縁層の上面の中心線表面粗さRaは、前記第１回路パターンの上面の中心線表面粗さRaと異なる、請求項１に記載の回路基板。
【請求項5】
前記第１絶縁層の上面の中心線表面粗さRaは、０.０１μm～０.５μmの間の範囲を有する、請求項４に記載の回路基板。
【請求項6】
前記第１絶縁層は、複数の絶縁層のうち最上側に配置された最上側絶縁層であり、前記第１回路パターンの上面の少なくとも一部は、前記第１絶縁層の上面と垂直方向に重ならない、請求項４に記載の回路基板。
【請求項7】
前記第１絶縁層は、前記第１回路パターンと垂直に重なるキャビティを含み、前記キャビティは、前記第１回路パターンの側面と接触する内側面と、前記第１回路パターンの下面と接触する底面を含み、
前記第１絶縁層の上面の中心線表面粗さRaは、前記キャビティの内側面の中心線表面粗さRa及び前記キャビティの底面の中心線表面粗さRaと異なる、請求項４に記載の回路基板。
【請求項8】
前記キャビティの内側面の中心線表面粗さRaは、前記キャビティの底面の中心線表面粗さRaと同一である、請求項７に記載の回路基板。
【請求項9】
前記第１絶縁層の上面の中心線表面粗さRaは、前記キャビティの内側面の中心線表面粗さRa及び前記キャビティの底面の中心線表面粗さRaより小さい、請求項７に記載の回路基板。
【請求項10】
前記第１絶縁層の上面の中心線表面粗さRaは、前記第１絶縁層の下面の中心線表面粗さRaより小さい、請求項４に記載の回路基板。
【発明の詳細な説明】
【技術分野】
【0001】
実施例は、回路基板及びこれを含む半導体パッケージに関するものである。
【背景技術】
【0002】
電子部品の小型化、軽量化、集積化の加速に伴い回路の線幅が微細化している。特に、半導体チップのデザインのルールがナノメートルスケールに集積化することに伴い、半導体チップを実装するパッケージ基板または回路基板の回路線幅が数マイクロメートル以下に微細化している。
【0003】
回路基板の回路集積度を高めるために、即ち回路線幅を微細化するために多様な工法が提案されている。銅メッキの後パターンを形成するためにエッチングする段階における回路線幅の損失を防止するための目的で、SAP(semi-additive process)法とMSAP(modified semi-additive process)等が提案された。
【0004】
以後、より微細な回路パターンを具現するために、銅箔を絶縁層内に埋め込むETS(Embedded Trace Substrate(以下「ETS」という)法が当業界で用いられている。ETS法は、銅箔回路を絶縁層の表面に形成する代わりに、絶縁層内に埋め込む形式で製造するので、エッチングによる回路損失がなく、回路ピーチを微細化することに有利である。
【0005】
一方、最近、無線データトラフィック需要を充足するために、改善された5G(5th generation)通信システムまたはpre‐5G通信システムを開発するための努力がなされている。ここで、5G通信システムは、高いデータ伝送率を達成するために、超高周波(mmWave)帯域(sub 6GHz、28GHz、38GHzまたはそれ以上の周波数)を使用する。
【0006】
このような、5G通信システムには多数の基板、例えばアンテナ基板、アンテナ給電基板、送受信機(transceiver)基板、そして基底帯域(base band)基板が１つの小型装置(one compactunit)として集積されている。これにより、5G通信システムに適用される回路基板は、多様な基板が１つの小型装置に集積化されなければならないので、回路パターンの微細化がより重要である。
【0007】
しかし、従来の回路基板では製造工程の限界により回路パターンのトレースの線幅及び間隔を１０μm以下に形成し難い問題点がある。
【0008】
さらに、従来では上記のようなETS構造において、最外層に形成される埋め込みパターンは、前記埋め込みパターンが形成された以後に直ちにAOI(Automatic Optical Inspection)検査を行うことができない。これは、前記埋め込みパターンのメッキのために使用したシード層の除去は、回路基板の製造工程で回路パターンの形成及び絶縁層の積層工程が全部完了した以後最後に行われ、前記シード層が除去される前には、前記シード層と埋め込みパターンの間の区分が付いていないので、前記AOI検査を行うことができないからである。
【0009】
そして、前記埋め込みパターンのメッキのために使用したシード層が除去された以後にAOI検査を行う場合、前記埋め込みパターンの上面、側面及び下面のうち絶縁層内に埋め込まれた側面及び下面に対しては正常的な検査ができない問題がある。
【発明の概要】
【発明が解決しようとする課題】
【0010】
実施例では、回路パターンの微細化が可能な回路基板及びこれを含む半導体パッケージを提供しようとする。
【0011】
また、実施例では、絶縁層と保護層の間の接合力を向上させることができる回路基板及びこれを含む半導体パッケージを提供しようとする。
【0012】
また、実施例では、回路パターンの表皮効果(skin effect)を最小化することができる回路基板及びこれを含む半導体パッケージを提供しようとする。
【0013】
実施例では、絶縁層に埋め込まれたパターン(ETSパターン)に対してもAOI検査を可能とした回路基板、半導体パッケージ及びこれを含む検査方法を提供しようとする。
【0014】
また、実施例では、ETS構造の埋め込みパターンに対する検査精密度及び検査効率性を向上させることができる回路基板、半導体パッケージ及びこれを含む検査方法を提供しようとする。
【0015】
また、実施例では、上面、側面及び下面のそれぞれの表面粗さRaが互いに異なる回路パターンを含む回路基板、半導体パッケージ及びこれを含む検査方法を提供しようとする。
【0016】
また、実施例では、絶縁層内に埋め込まれた構造を有するETSパターンの電気的信頼性を向上させることができる回路基板、半導体パッケージ及びこれを含む検査方法を提供しようとする。
【0017】
提案される実施例で達成しようとする技術的課題は、以上で言及した技術的課題に制限されるものでは、なく、言及されていないさらに他の技術的課題は、以下の記載から実施例が属する技術分野で通常の知識を有した者に明確に理解されるだろう。
【課題を解決するための手段】
【0018】
実施例に係る回路基板は、上面及び下面を含む第１絶縁層と、前記第１絶縁層の上面に埋め込まれた第１回路パターンとを含み、前記第１絶縁層の上面は、前記第１回路パターンと垂直に重ならない部分を含み、前記第１絶縁層の上面の前記部分は段差を有する。
【0019】
前記第１絶縁層の前記部分は、前記第１回路パターンから水平方向に離れるほど高さが低くなる凹部を含む。
【0020】
また、前記第１絶縁層の前記部分の少なくとも一部は、前記第１回路パターンの上面より高く位置する。
【0021】
また、前記第１絶縁層の上面の中心線表面粗さRaは、前記第１回路パターンの上面の中心線表面粗さRaと異なる。
【0022】
また、前記第１絶縁層の上面の中心線表面粗さRaは、０.０１μm～０.５μmの間の範囲を有する。
【0023】
また、前記第１絶縁層は、複数の絶縁層のうち最上側に配置された最上側絶縁層であり、前記第１回路パターンの上面の少なくとも一部は、前記第１絶縁層の上面と垂直方向に重ならない。
【0024】
また、前記第１絶縁層は、前記第１回路パターンと垂直に重なるキャビティを含み、前記キャビティは、前記第１回路パターンの側面と接触する内側面と、前記第１回路パターンの下面と接触する底面を含み、前記第１絶縁層の上面の中心線表面粗さRaは、前記キャビティの内側面の中心線表面粗さRa及び前記キャビティの底面の中心線表面粗さRaと異なる。
【0025】
また、前記キャビティの内側面の中心線表面粗さRaは、前記キャビティの底面の中心線表面粗さRaと同一である。
【0026】
また、前記第１絶縁層の上面の中心線表面粗さRaは、前記キャビティの内側面の中心線表面粗さRa及び前記キャビティの底面の中心線表面粗さRaより小さい。
【0027】
また、前記第１絶縁層の上面の中心線表面粗さRaは、前記第１絶縁層の下面の中心線表面粗さRaより小さい。
【0028】
また、前記第１絶縁層の下面に配置される第２回路パターンと、前記第１絶縁層の下面に配置され、前記第２回路パターンを覆う第２絶縁層とを含む。
【0029】
また、前記第１絶縁層の上面の中心線表面粗さRaは、前記第２回路パターンの側面の中心線表面粗さRa及び前記第２回路パターンの下面の中心線表面粗さRaのうち少なくとも１つより小さい。
【0030】
また、前記回路基板は、前記第１絶縁層の上面に配置され、前記第１回路パターンの上面の少なくとも一部と垂直方向に重なる開口部を有する第１保護層を含み、前記第１保護層は、前記第１絶縁層の上面の凹部を満たす。
【0031】
また、前記第１保護層の下面の中心線表面粗さRaは、０.０１μm～０.５μmの間の範囲を満足する。
【0032】
また、前記第１回路パターンはトレースを含み、前記トレースの線幅及び隣接するトレースの間の間隔は、２μm～８μmの間の範囲を有する。
【0033】
一方、実施例に係るパッケージ基板は、上面及び下面を含み、前記上面から前記下面を向けて凹むキャビティを含む第１絶縁層と、前記第１絶縁層のキャビティに配置された第１回路パターンと、前記第１回路パターンの上面に配置された接続部と、前記接続部上に配置されたチップと、前記チップを覆うモールディング層を含み、前記第１絶縁層は、複数の絶縁層のうち最上側に配置された最上側絶縁層であり、前記第１回路パターンは、前記第１絶縁層のキャビティに配置され、前記第１絶縁層の上面と垂直方向に重ならず、前記第１絶縁層は、前記第１回路パターンの側面と接触する前記キャビティの内側面と、前記第１回路パターンの下面と接触する前記キャビティの底面を含み、前記第１絶縁層の上面の中心線表面粗さRaは、前記第１回路パターンの上面の中心線表面粗さRa、前記キャビティの内側面の中心線表面粗さRa及び前記キャビティの底面の中心線表面粗さRaと異なり、前記第１絶縁層の上面の中心線表面粗さRaは、０.０１μm～０.５μmの間の範囲を有する。
【0034】
実施例に係る回路基板は、第１絶縁層と、前記第１絶縁層に一部埋め込まれた第１回路パターンを含み、前記第１回路パターンの側面は、０.０５μm～０.６μmの間の範囲の第１中心線表面粗さを有し、前記第１回路パターンの下面は、前記第１中心線表面粗さと異なる第２中心線表面粗さを有する。
【0035】
また、前記第１絶縁層は、複数の絶縁層のうち最上側に配置された絶縁層であり、前記第１回路パターンは、前記複数の絶縁層に配置された回路パターンのうち最上側に配置された回路パターンである。
【0036】
また、前記第１回路パターンの上面は、前記第１絶縁層の上面と垂直方向に重ならない。
【0037】
また、前記第１回路パターンの下面の第２中心線表面粗さは、前記第１回路パターンの側面の第１中心線表面粗さより大きい。
【0038】
また、前記第１回路パターンの下面の第２中心線表面粗さは、前記第１回路パターンの側面の第１中心線表面粗さの１１０%～１７０%の間の範囲を有する。
【0039】
また、前記第１回路パターンの上面は、前記第１回路パターンの側面及び下面と異なる第３中心線表面粗さを有する。
【0040】
また、前記第３中心線表面粗さは、前記第１及び第２中心線表面粗さより小さい。
【0041】
また、前記第１絶縁層の下面に配置された第２回路パターンを含み、前記第２回路パターンの側面及び下面は、互いに同一な第４中心線表面粗さを有する。
【0042】
また、前記第４中心線表面粗さは、前記第１中心線表面粗さと同一である。
【0043】
また、前記第４中心線表面粗さは、前記第１中心線表面粗さの９７%～１０３%の間の範囲を満足する。
【0044】
また、前記第４中心線表面粗さは、前記第２中心線表面粗さより小さい。
【0045】
また、前記第１回路パターンの側面の全体は、前記第１絶縁層によって覆われる。
【0046】
一方、実施例に係るパッケージ基板は、第１絶縁層と、前記第１絶縁層に一部埋め込まれた第１回路パターンと、前記第１回路パターンの上面に配置された接続部と、前記接続部上に配置されたチップと、前記チップを覆うモールディング層を含み、前記第１回路パターンの側面は、０.０５μm～０.６μmの間の範囲の第１中心線表面粗さを有し、前記第１回路パターンの下面は、前記第１中心線表面粗さより大きい第２中心線表面粗さを有し、前記第１回路パターンの上面は、前記第１及び第２中心線表面粗さより小さい第３中心線表面粗さを有する。
【0047】
また、前記チップは、垂直方向または水平方向に離隔した第１及び第２チップを含み、前記第１チップは、セントラルプロセッサ(CPU)を含み、前記第２チップは、グラフィックプロセッサ(GPU)を含む。
【0048】
一方、実施例に係る回路基板の検査方法は、キャリア絶縁層及び前記キャリア絶縁層の下面にキャリア金属層が含まれたキャリアボードを用意し、前記キャリア金属層の下面に、第１回路パターンの形成領域と垂直方向に重なる開口部を含む第１ドライフィルムを形成し、前記キャリア金属層をシード層として電解メッキを行って、前記第１ドライフィルムの開口部を満たす第１回路パターンを形成し、前記第１回路パターンの下面をソフトエッチングし、前記ソフトエッチングされた前記第１回路パターンの下面に対するAOI(Automatic Optical Inspection)を行うことを含む。
【発明の効果】
【0049】
実施例の回路基板は、第１絶縁層及び第１回路パターンを含む。前記第１絶縁層は最上側絶縁層であり、前記第１回路パターンは、前記最上側絶縁層の上面に配置された最上側回路パターンである。この時、前記第１回路パターンは、前記第１絶縁層に埋め込まれる。例えば、前記第１回路パターンの上面の少なくとも一部は、前記第１絶縁層の上面と垂直方向に重ならない。この時、実施例の前記第１絶縁層の上面は、０.０１μm～０.５μmの範囲の中心線表面粗さRaを有する。そして、前記第１絶縁層の上面が有する中心線表面粗さは、前記第１回路パターンのシード層として使用されたスパッタリング層の中心線表面粗さに対応する。この時、前記第１回路パターンのシード層の中心線表面粗さRaが０.６μmを超過し、これにより前記第１絶縁層の上面の中心線表面粗さRaが０.６μmを超過する場合、ドライフィルムと前記シード層の間の離隔した部分が存在し、これにより前記第１回路パターンの線幅及び間隔を１０μm以下に微細化し難い。反面、実施例では、前記シード層の中心線表面粗さRa及び前記第１絶縁層の上面の中心線表面粗さRaが０.０１μm～０.５μmの間の範囲を有するようにする。これにより実施例では、前記シード層と前記ドライフィルムの間の接触面積を増加させることができ、これにより前記第１回路パターンの微細化が可能である。これにより、実施例では、前記第１回路パターンの線幅及び間隔を８μm以下にも形成可能であり、これによる回路集積度を向上させることができ、さらに回路基板の水平方向への幅及び垂直方向への厚さを減らすことができる。
【0050】
また、実施例における第１絶縁層の上面には段差が形成される。前記段差は、前記第１回路パターンのシード層の除去時に、前記第１絶縁層の上面の一部も一緒に除去して形成することができる。この時、前記第１絶縁層の上面の中心線表面粗さRaが０.５μm以下を有する場合、前記第１回路パターンの微細化が可能であるが、ソルダーレジストのような第１保護層との接合力に問題が発生し得る。そこで、実施例では、前記第１絶縁層の上面に凹部のような段差を形成し、前記第１保護層の形成時に、前記第１保護層が前記第１絶縁層の上面の凹部を満たすようにする。これにより実施例では、前記第１絶縁層の上面と前記第１保護層の下面の間の接触面積を増加させることができ、これによる前記第１絶縁層と前記第１保護層の間の接合力を向上させることができる。
【0051】
また、実施例は、前記第１絶縁層の上面の段差により回路基板の電気的信頼性を向上させることができる。具体的に、最近の回路基板の高集積度が要求されており、これにより前記第１回路パターンの線幅及びピッチが微細化している。このような場合、前記回路基板に保護層のような絶縁層を配置できなくなることがある。この時、前記第１回路パターン上にチップやインターポーザの付着のための接続部(例えば、ソルダー)の配置空間が確保されなくなる。これにより、前記接続部の流れにより隣接する回路パターンの間を連結するショート問題が発生し得る。反面、実施例は、前記第１絶縁層の上面の第２部分によって前記接続部の流れを遮断することができる。さらに実施例は、前記第２部分によって前記第１絶縁層の上面の長さを増加させることができ、これにより前記接続部が流れても隣接する回路パターンとは接触しないようにすることができる。
【0052】
また、実施例の前記第１回路パターンの側面及び下面は互いに異なる中心線表面粗さRaを有することができる。例えば、前記第１回路パターンの下面は、前記第１回路パターンの側面より大きい中心線表面粗さRaを有することができる。これは、前記第１回路パターンの形成工程中に、前記第１回路パターンの下面に対するAOI検査を行うために追加行われたソフトエッチング工程によるものである。これにより、実施例では、前記第１回路パターンが形成され、前記第１回路パターンのシード層が除去される前に前記第１回路パターンの下面に対するAOI検査を行うことができ、これによる前記第１回路パターンのAOI検査の正確度を向上させると共に、検査効率性を向上させることができる。
【図面の簡単な説明】
【0053】
【図1a】比較例の回路基板の製造方法を説明するための図面である。
【0054】
【図1b】比較例の回路基板の製造方法における問題点を説明するための図面である。
【0055】
【図2a】第１実施例に係る半導体パッケージを示した断面図である。
【0056】
【図2b】第２実施例に係る半導体パッケージを示した断面図である。
【0057】
【図2c】第３実施例に係る半導体パッケージを示した断面図である。
【0058】
【図2d】第４実施例に係る半導体パッケージを示した断面図である。
【0059】
【図2e】第５実施例に係る半導体パッケージを示した断面図である。
【0060】
【図2f】第６実施例に係る半導体パッケージを示した断面図である。
【0061】
【図2g】第７実施例に係る半導体パッケージを示した断面図である。
【0062】
【図3】第１実施例に係る回路基板を示した図面である。
【0063】
【0064】
【0065】
【0066】
【0067】
【0068】
【図7】実施例に係るパッケージ基板を示した図面である。
【0069】
【0070】
【図9】第２実施例に係る回路基板及び第１回路パターンの表面粗さを説明するための図面である。
【0071】
【0072】
【図11】実施例に係る第１回路パターンの下面のソフトエッチング工程を説明するための図面である。
【0073】
【発明を実施するための形態】
【0074】
以下、添付された図面を参照して、本明細書に開示された実施例を詳しく説明するが、図面符号に関係なく同一または類似する構成要素は、同じ参照番号を付し、それに対する重複説明は省略することにする。以下の説明で用いられる構成要素に対する接尾辞「モジュール」及び「部」は、明細書の作成を容易にするために付与または混用されるものとして、それ自体で相互区別される意味または役割を有するものではない。また、本明細書に開示された実施例の説明において、係る公知技術に対する具体的な説明が本明細書に開示された実施例の理解を妨害すると判断される場合には、その詳細な説明は省略する。また、添付された図面は、本明細書に開示された実施例を容易に理解できるようにするためのものであり、添付された図面によって本明細書に開示された技術的思想が制限されるものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物ないし代替物を含むものと理解されるべきである。
【0075】
第１、第２等の序数を含む用語が多様な構成要素を説明するために用いることができるが、前記構成要素は、前記用語によって限定されるものではない。前記用語は、１つの構成要素を他の構成要素から区別する目的でのみ用いられる。
【0076】
ある構成要素が他の構成要素に「連結」または「接続」されていると言及された場合には、その他の構成要素に直接的に連結されているかまたは接続されている場合もあるが、中間に他の構成要素が存在し得ると理解されたい。反面に、ある構成要素が他の構成要素に「直接連結」または「直接接続」されていると言及された場合には、中間に他の構成要素が存在しないと理解されたい。
【0077】
単数の表現は、文脈上明白に異ならせて意味しない限り、複数の表現を含む。
【0078】
本出願で、「含む」または「有する」等の用語は、明細書に記載された特徴、数字、ステップ、動作、構成要素、部品またはこれらを組合せたものが存在することを指定しようとするものであり、１つまたはそれ以上の他の特徴や数字、ステップ、動作、構成要素、部品またはこれらを組合せたもの存在または付加可能性を予め排除するものではないと理解されるべきである。
【0079】
以下、添付した図面を参照して、本発明の実施例を詳細に説明すると、次のようである。
【0080】
本発明の実施例の説明の前に、これと比較される比較例の問題点について説明することにする。
【0081】
【0082】
【0083】
ETS工法は、微細パターンが絶縁層中に埋め込まれる構造を有し、これにより前記微細パターンの安定的な保護が可能である。また、ETS工法は、銅箔層をエッチングして回路パターンを形成する代わりに、シード層を利用して回路パターンを電解メッキで形成するので、エッチングによる回路パターンの形状変化がなく、これにより回路パターンを微細化することができる。
【0084】
比較例におけるETS工法は、キャリアボードまたは支持部材上にメッキ工程を行って微細な回路パターンを形成して行われる。
【0085】
このために、比較例では、キャリアボードまたは支持部材を用意する。
【0086】
前記キャリアボードまたは支持部材は、一般的にCCL(Copper Clad Laminate)が使用される。
【0087】
例えば、キャリアボードまたは支持部材は、キャリア絶縁層１０及び前記キャリア絶縁層１０上に配置されたキャリア銅箔層２０を含む。
【0088】
そして、前記キャリア絶縁層１０と前記キャリア銅箔層２０は、CCLを用いて具現することができる。
【0089】
そして、比較例では、前記キャリア銅箔層２０上に直接ドライフィルム４０を塗布して回路パターンの形成を行うか、前記キャリア銅箔層２０上に追加的なメッキ層３０を形成した後に、前記メッキ層３０を利用して回路パターンを形成する工程を行っている。
【0090】
この時、比較例では、回路基板の製造が完了した以後に、前記キャリア絶縁層１０及びキャリア銅箔層２０を容易に分離するために、前記キャリア銅箔層２０上にメッキ層３０を形成し、前記メッキ層３０が形成された状態で回路パターンの形成工程が行われる。
【0091】
例えば、比較例では、前記メッキ層３０が形成されると、前記メッキ層３０上に開口部ORを有するドライフィルム４０を形成する。以後、比較例では、前記メッキ層３０をシード層として電解メッキを行って、前記ドライフィルム４０の開口部ORを満たす回路パターンを形成する工程を行うことになる。
【0092】
この時、一般的に前記メッキ層３０は、メッキ工程により形成される。例えば、前記メッキ層３０は、電解メッキまたは無電解メッキ工程により形成される。好ましくは、前記メッキ層３０は、一般的な化学銅メッキ工程により形成される。
【0093】
これにより、前記メッキ層３０の上面(例えば、回路パターンと接触する表面)は、前記メッキ工程におけるメッキ条件に対応する中心線表面粗さRaを有することになる。例えば、比較例におけるメッキ層３０の上面は、０.６μmを超過する中心線表面粗さRaを有している。例えば、比較例におけるメッキ層３０の上面は、０.８μmを超過する中心線表面粗さRaを有している。
【0094】
これは、前記メッキ層３０と前記ドライフィルム４０の間の接合力を向上させるために、前記メッキ層３０に一定レベル以上の中心線表面粗さRaを付与したからである。
【0095】
しかし、上記のようにメッキ層３０の上面が０.６μmを超過する中心線表面粗さRaを有する場合、回路パターンの幅や間隔を１０μm以下に形成し難くなる。
【0096】
例えば、前記メッキ層３０の上面にドライフィルム４０を形成する場合、前記メッキ層３０の上面が有する高い中心線表面粗さRaにより、前記ドライフィルム４０の下面は、前記メッキ層３０の上面と接触する第１部分４０-１と、前記メッキ層３０と非接触(例えば、離れているまたは離隔している)する第２部分４０-２を含むことになる。
【0097】
そして、前記メッキ層３０上に線幅または間隔が１０μmを超過する一般回路パターンを形成する場合、前記非接触する第２部分４０-２が大した問題(例えば、前記ドライフィルム４０がメッキ層３０から脱落する物理的信頼性問題)とならないが、前記回路パターンが微細化されるほど前記第２部分４０-２により前記物理的信頼性問題が発生することになる。
【0098】
例えば、前記メッキ層３０上に配置されるドライフィルム４０は、複数の開口部ORを含む。そして、前記開口部ORの幅w１は、回路パターンの幅に対応し、複数の開口部ORの間の離隔間隔w２は回路パターンの離隔間隔に対応する。
【0099】
そして、前記開口部ORの幅w１が１０μmを超過し、前記開口部ORの間の離隔間隔w２が１０μmを超過する場合、前記複数の開口部ORの間の離隔間隔w２に対応する部分の幅が１０μmを超過し、これにより前記ドライフィルム４０が前記メッキ層３０から脱落する問題が発生しなくなる。
【0100】
しかし、図１bの(a)のように、前記開口部ORの幅w１'を１０μmより小さくするか、前記開口部ORの間の離隔間隔w２'を１０μmより小さくする場合、前記ドライフィルム４０と前記メッキ層３０の間の接合面積が減少し、これにより前記第２部分４０-２により前記ドライフィルム４０と前記メッキ層３０の間の接合力に問題が発生し得る。
【0101】
例えば、前記開口部の間の離隔間隔w２'が１０μmより小さいということは、前記ドライフィルム４０には、前記メッキ層３０の上面と接触する領域の幅が１０μmより小さい領域を含んでいることを意味する。そして、前記ドライフィルム４０で前記メッキ層３０と接触する領域の幅が１０μm未満を有する場合、前記メッキ層３０と非接触している第２部分４０-２により、前記ドライフィルム４０と前記メッキ層３０の間の接合力が減少し、前記ドライフィルム４０には、前記接合力減少により前記メッキ層３０から脱落する脱落領域Aを含むことができる。
【0102】
これにより、比較例では、前記メッキ層３０が有する中心線表面粗さRaにより、前記ドライフィルム４０の開口部ORの幅や開口部の間の離隔間隔を１０μmより小さくすることが難しく、これにより回路パターンの幅及び離隔間隔を１０μm以下に微細化することに困難があった。
【0103】
これにより、実施例では、前記回路パターンを電解メッキする過程でシード層として使用されるメッキ層の中心線表面粗さRaを比較例に比べて減らし、これによりドライフィルムと前記メッキ層の間の非接触領域の面積を減らして、前記回路パターンの微細化を可能とする。
【0104】
ただし、前記メッキ層の中心線表面粗さRaが小さ過ぎる場合にも、前記メッキ層とドライフィルムの間の接合力に問題が発生し、これにより実施例では、前記メッキ層と前記ドライフィルムの間の接合力に問題がなく、比較例に比べて回路パターンを微細化することができるように、前記メッキ層の中心線表面粗さRaを比較例に比べて減らすようにする。
【0105】
＜電子デバイス＞
実施例の説明の前に、実施例の半導体パッケージが適用される電子デバイスについて簡略に説明することにする。電子デバイスは、メインボード(不図示)を含む。前記メインボードは、多様な部品と物理的及び/または電気的に連結される。例えば、メインボードは、実施例の半導体パッケージと連結される。前記半導体パッケージには、多様な半導体素子が実装される。
実施例の説明の前に、実施例の半導体パッケージが適用される電子デバイスについて簡略に説明することにする。電子デバイスは、メインボード(不図示)を含む。前記メインボードは、多様な部品と物理的及び/または電気的に連結される。例えば、メインボードは、実施例の半導体パッケージと連結される。前記半導体パッケージには、多様な半導体素子が実装される。
【0106】
前記半導体素子は、能動素子及び/または受動素子を含むことができる。能動素子は、数百ないし数百万個以上の素子が１つのチップ中に集積化された集積回路(IC)形態の半導体チップであってもよい。半導体素子は、ロジックチップ、メモリチップ等であってもよい。ロジックチップは、セントラルプロセッサ(CPU)、グラフィックプロセッサ(GPU)等であってもよい。例えば、ロジックチップは、セントラルプロセッサ(CPU)、グラフィックプロセッサ(GPU)、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラのうち少なくとも１つを含むアプリケーションプロセッサ(AP)チップであるか、またはアナログ-デジタルコンバータ、ASIC(application-specific IC)等であるか、または以上で並べたものの特定組み合わせを含むチップセットであってもよい。
【0107】
メモリチップは、HBM等のスタックメモリであってもよい。また、メモリチップは、揮発性メモリ(例えば、DRAM)、不揮発性メモリ(例えば、ROM)、フラッシュメモリ等のメモリチップを含むことができる。
【0108】
一方、実施例の半導体パッケージが適用される製品群は、CSP(Chip Scale Package)、FC-CSP(Flip Chip-Chip Scale Package)、FC-BGA(Flip Chip Ball Grid Array)、POP(Package On Package)及びSIP(System In Package)のうちいずれか１つであってもよいが、これに限定されるものではない。
【0109】
また、前記電子デバイスは、スマートフォン(smart phone)、個人用情報端末機(personal digital assistant)、デジタルビデオカメラ(digital video camera)、デジタルスチルカメラ(digital still camera)、車両、高性能サーバー、ネットワークシステム(network system)、コンピュータ(computer)、モニター(monitor)、タブレット(tablet)、ラップトップ(laptop)、ネットブック(netbook)、テレビ(television)、テレビゲーム(video game)、スマートウォッチ(smart watch)、オートモーティブ(Automotive)等であってもよい。ただし、これに限定されるものではなく、これら以外にもデータを処理する任意の他の電子機器であってもよいことはもちろんである。
【0110】
以下では、実施例に係る回路基板を含む半導体パッケージについて説明することにする。実施例の半導体パッケージは、後述される回路基板を含む多様なパッケージ構造を有することができる。そして、一実施例における前記回路基板は、以下で説明されるパッケージ基板であってもよく、別の実施例における前記回路基板は、以下で説明されるインターポーザであってもよい。
【0111】
図２ａは、第１実施例に係る半導体パッケージを示した断面図であり、図２ｂは、第２実施例に係る半導体パッケージを示した断面図であり、図２ｃは、第３実施例に係る半導体パッケージを示した断面図であり、図２ｄは、第４実施例に係る半導体パッケージを示した断面図であり、図２ｅは、第５実施例に係る半導体パッケージを示した断面図であり、図２ｆは、第６実施例に係る半導体パッケージを示した断面図であり、図２ｇは、第７実施例に係る半導体パッケージを示した断面図である。
【0112】
図２ａを参照すると、第１実施例の半導体パッケージは、第１基板１１００、第２基板１２００及び半導体素子１３００を含むことができる。
【0113】
前記第１基板１１００は、パッケージ基板を意味する。
【0114】
例えば、前記第１基板１１００は、少なくとも１つの外部基板が結合される空間を提供することができる。前記外部基板は、前記第１基板１１００上に結合される第２基板１２００を意味することができる。また、前記外部基板は、前記第１基板１１００の下部に結合される電子デバイスに含まれたメインボードを意味することができる。
【0115】
また、図面上に図示していないが、前記第１基板１１００は、少なくとも１つの半導体素子が実装される空間を提供することができる。
【0116】
前記第１基板１１００は、少なくとも１つの絶縁層、前記少なくとも１つの絶縁層に配置された電極、及び前記少なくとも１つの絶縁層を貫通する貫通部を含む。
【0117】
前記第１基板１１００上には、第２基板１２００が配置される。
【0118】
前記第２基板１２００は、インターポーザであってもよい。例えば、前記第２基板１２００は、少なくとも１つの半導体素子が実装される空間を提供することができる。前記第２基板１２００は、前記少なくとも１つの半導体素子１３００と連結される。例えば、第２基板１２００は、第１半導体素子１３１０及び第２半導体素子１３２０が実装される空間を提供することができる。前記第２基板１２００は、前記第１半導体素子１３１０と第２半導体素子１３２０の間を電気的に連結するとともに、前記第１及び第２半導体素子１３１０、１３２０と前記第１基板１１００の間を電気的に連結することができる。即ち、前記第２基板１２００は、複数の半導体素子の間の水平的連結機能及び半導体素子とパッケージ基板の間の垂直連結機能をすることができる。
【0119】
図２では、前記第２基板１２００上に２つの半導体素子１３１０、１３２０が配置されるものと図示したが、これに限定されるものではない。例えば、前記第２基板１２００上には１つの半導体素子が配置され、これと違うように３つ以上の半導体素子が配置されてもよい。
【0120】
第２基板１２００は、前記半導体素子１３００と前記第１基板１１００の間に配置される。
【0121】
一実施例で、前記第２基板１２００は、半導体素子機能をするアクティブインターポーザであってもよい。前記第２基板１２００が半導体素子機能をする場合、実施例のパッケージは、前記第１基板１１００上に垂直方向への積層構造にて複数のロジックチップが実装されてもよい。そして、前記ロジックチップのうち前記アクティブインターポーザに対応する第１ロジックチップは、当該ロジックチップの機能をするとともに、この上部に配置された第２ロジックチップと前記第１基板１１００の間の信号伝達機能をすることができる。
【0122】
別の実施例によれば、前記第２基板１２００は、パッシブインターポーザであってもよい。例えば、前記第２基板１２００は、前記半導体素子１３００と前記第１基板１１００の間における信号中継機能をすることができる。例えば、前記半導体素子１３００は、5G、IOT(Internet of Things)、画質増加、通信速度増加等の理由で端子の個数が段々増加している。即ち、前記半導体素子１３００に備えられる端子の個数が増加し、これにより端子の幅も複数の端子の間の間隔が減少している。この時、前記第１基板１１００は、電子デバイスのメインボードと連結される。これにより、前記第１基板１１００に備えられた電極が前記半導体素子１３００及び前記メインボードとそれぞれ連結されるための幅及び間隔を有するためには、前記第１基板１１００の厚さが増加するか、前記第１基板１１００の層構造が複雑になる問題がある。よって、第１実施例は、前記第１基板１１００と前記半導体素子１３００に第２基板１２００を配置する。そして、前記第２基板１２００は、前記半導体素子１３００の端子に対応する微細幅及び間隔を有する電極を含むことができる。
【0123】
前記半導体素子１３００は、ロジックチップ、メモリチップ等であってもよい。前記ロジックチップは、セントラルプロセッサ(CPU)、グラフィックプロセッサ(GPU)等であってもよい。例えば、ロジックチップは、セントラルプロセッサ(CPU)、グラフィックプロセッサ(GPU)、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラのうち少なくとも１つを含むAPであるか、またはアナログ-デジタルコンバータ、ASIC(application-specific IC)等であるか、または以上で並べたものの特定組み合わせを含むチップセットであってもよい。そして、前記メモリチップは、HBM等のスタックメモリであってもよい。また、メモリチップは、揮発性メモリ(例えば、DRAM)、不揮発性メモリ(例えば、ROM)、フラッシュメモリ等のメモリチップを含むことができる。
【0124】
一方、第１実施例の半導体パッケージは、接続部を含むことができる。
【0125】
例えば、半導体パッケージは、第１基板１１００と前記第２基板１２００の間に配置される第１接続部１４１０を含む。前記第１接続部１４１０は、前記第１基板１１００に前記第２基板１２００を結合させると共に、これらの間を電気的に連結する。
【0126】
例えば、半導体パッケージは、第２基板１２００と半導体素子１３００の間に配置される第２接続部１４２０を含むことができる。前記第２接続部１４２０は、前記第２基板１２００上に前記半導体素子１３００を結合させると共に、これらの間を電気的に連結することができる。
【0127】
半導体パッケージは、第１基板１１００の下面に配置された第３接続部１４３０を含む。前記第３接続部１４３０は、前記第１基板１１００をメインボードに結合させると共に、これらの間を電気的に連結することができる。
【0128】
この時、前記第１接続部１４１０、第２接続部１４２０及び第３接続部１４３０は、ワイヤボンディング、ソルダーボンディング、メタル間ダイレクトボンディングのうち少なくとも１つのボンディング方式を利用して複数の構成要素の間を電気的に連結することができる。即ち、前記第１接続部１４１０、第２接続部１４２０及び第３接続部１４３０は、複数の構成要素を電気的に連結する機能を有するので、メタル間ダイレクトボンディングを利用する場合、半導体パッケージは、ソルダーやワイヤではなく、電気的に連結される部分と理解することができる。
【0129】
前記ワイヤボンディング方式は、金(Au)等の導線を利用して複数の構成要素の間を電気的に連結することを意味することができる。また、前記ソルダーボンディング方式は、Sn、Ag、Cuのうち少なくとも１つを含む物質を利用して複数の構成要素の間を電気的に連結することができる。また、メタル間ダイレクトボンディング方式は、ソルダー、ワイヤ、伝導性接着剤等の部材無しに、複数の構成要素の間に熱と圧力を印加して再結晶化し、これにより複数の構成要素の間を直接結合させることを意味することができる。そして、メタル間ダイレクトボンディング方式は、前記第２接続部１４２０によるボンディング方式を意味することができる。この場合、前記第２接続部１４２０は、前記再結晶化により複数の構成要素の間に形成される金属層を意味することができる。
【0130】
具体的に、前記第１接続部１４１０、第２接続部１４２０及び第３接続部１４３０は、TC(Thermal Compression)ボンディング方式により複数の構成を互いに結合させることができる。前記TCボンディングは、前記第１接続部１４１０、第２接続部１４２０及び第３接続部１４３０に熱と圧力を加えて複数の構成の間を直接結合させる方式を意味することができる。
【0131】
この時、前記第１基板１１００及び第２基板１２００のうち少なくとも１つで、前記第１接続部１４１０、第２接続部１４２０及び第３接続部１４３０が配置される電極には突出部が配置される。前記突出部は、前記第１基板１１００または第２基板１２００から外側方向を向けて突出することができる。
【0132】
前記突出部はバンプ(bump)ということができる。前記突出部はポスト(post)ということもできる。前記突出部はピラ(pillar)ということもできる。好ましくは、前記突出部は、第２基板１２００の電極のうち前記半導体素子１３００との結合のための第２接続部１４２０が配置された電極を意味することができる。即ち、前記半導体素子１３００の端子のピッチが微細化され、前記半導体素子１３００の端子とそれぞれ連結される第２接続部１４２０の短絡が発生し得る。よって、実施例は、前記第２接続部１４２０のボリュームを減らすために、前記第２接続部１４２０が配置される前記第２基板１２００の電極に突出部が含まれるようにする。前記突出部は、第２基板１２００の電極と前記半導体素子１３００の端子の間の整合度及び前記第２接続部１４２０の拡散を防止することができる。
【0133】
一方、図２bを参照すると、第２実施例の半導体パッケージは、前記第２基板１２００に連結部材１２１０が配置される点で、第１実施例の半導体パッケージと差がある。前記連結部材１２１０はブリッジ基板ということができる。例えば、前記連結部材１２１０は再配線層を含むことができる。
【0134】
一実施例で、連結部材１２１０はシリコンブリッジであってもよい。即ち、前記連結部材１２１０は、シリコン基板と前記シリコン基板上に配置される再配線層を含むことができる。
【0135】
別の実施例で、前記連結部材１２１０は有機ブリッジであってもよい。例えば、前記連結部材１２１０は有機物を含むことができる。例えば、前記連結部材１２１０は、前記シリコン基板の代わりに有機物を含む有機基板を含む。
【0136】
前記連結部材１２１０は、前記第２基板１２００内に埋め込まれてもよいが、これに限定されるものではない。例えば、前記連結部材１２１０は、前記第２基板１２００上に突出する構造にて配置されてもよい。
【0137】
また、前記第２基板１２００はキャビティを含むことができ、前記連結部材１２１０は、前記第２基板１２００の前記キャビティ内に配置される。
【0138】
前記連結部材１２１０は、前記第２基板１２００上に配置される複数の半導体素子の間を水平的に連結することができる。
【0139】
図２ｃを参照すると、第３実施例の半導体パッケージは、第２基板１２００及び半導体素子１３００を含む。この時、第３実施例の半導体パッケージは、第２実施例の半導体パッケージに比べて第１基板１１００が除去された構造を有する。
【0140】
即ち、第３実施例の第２基板１２００は、インターポーザの機能をするとともにパッケージ基板の機能をすることができる。
【0141】
前記第２基板１２００の下面に配置された第１接続部１４１０は、電子デバイスのメインボードに前記第２基板１２００を結合させることができる。
【0142】
図２ｄを参照すると、第４実施例の半導体パッケージは、第１基板１１００及び半導体素子１３００を含む。
【0143】
この時、第４実施例の半導体パッケージは、第２実施例の半導体パッケージに比べて第２基板１２００が除去された構造を有する。
【0144】
即ち、第４実施例の第１基板１１００は、パッケージ基板の機能をするとともに前記半導体素子１３００とメインボードの間を連結するインターポーザの機能をすることができる。このために、第１基板１１００には、複数の半導体素子の間を連結するための連結部材１１１０を含むことができる。前記連結部材１１１０は、複数の半導体素子の間を連結するシリコンブリッジまたは有機物ブリッジであってもよい。
【0145】
図２ｅを参照すると、第５実施例の半導体パッケージは、第４実施例の半導体パッケージに比べて第３半導体素子１３３０をさらに含む。
【0146】
このために、第１基板１１００の下面には、第４接続部１４４０が配置される。
【0147】
そして、前記第４接続部１４００には、第３半導体素子１３３０が配置される。即ち、第５実施例の半導体パッケージは、上側及び下側にそれぞれ半導体素子が実装される構造を有することができる。
【0148】
この時、前記第３半導体素子１３３０は、図２cの半導体パッケージで、第２基板１２００の下面に配置された構造を有することもできる。
【0149】
図２ｆを参照すると、第６実施例の半導体パッケージは、第１基板１１００を含む。
【0150】
前記第１基板１１００上には、第１半導体素子１３１０が配置される。このために、前記第１基板１１００と前記第１半導体素子１３１０の間には、第１接続部１４１０が配置される。
【0151】
また、前記第１基板１１００は、導電性結合部１４５０を含む。前記導電性結合部１４５０は、前記第１基板１１００から第２半導体素子１３２０を向けてさらに突出することができる。前記導電性結合部１４５０はバンプということができ、これと違うようにポストということもできる。前記導電性結合部１４５０は、前記第１基板１１００の最上側に配置された電極上に突出した構造にて配置されてもよい。
【0152】
前記第１基板１１００の前記導電性結合部１４５０上には、第２半導体素子１３２０が配置される。この時、前記第２半導体素子１３２０は、前記導電性結合部１４５０を介して前記第１基板１１００と連結される。また、前記第１半導体素子１３１０と前記第２半導体素子１３２０上には、第２接続部１４２０が配置される。
【0153】
これにより、前記第２半導体素子１３２０は、前記第２接続部１４２０を介して前記第１半導体素子１３１０と電気的に連結される。
【0154】
即ち、第２半導体素子１３２０は導電性結合部１４５０を介して第１基板１１００と連結され、前記第２接続部１４２０を介して前記第１半導体素子１３１０とも連結される。
【0155】
この時、前記第２半導体素子１３２０は、前記導電性結合部１４５０を介して電源信号が提供される。また、前記第２半導体素子１３２０は、前記第２接続部１４２０を介して前記第１半導体素子１３１０と通信信号をやりとりすることができる。
【0156】
第６実施例の半導体パッケージは、導電性結合部１４５０を介して前記第２半導体素子１３２０に電源信号を提供することにより、前記第２半導体素子１３２０の駆動のための充分な電源を提供することができる。これにより、実施例は、前記第２半導体素子１３２０の駆動特性を向上させることができる。即ち、実施例は、第２半導体素子１３２０に提供される電源が不足する問題を解決することができる。さらに実施例は、前記第２半導体素子１３２０の電源信号及び通信信号が前記導電性結合部１４５０と第２接続部１４２０を介して互いに異なる経路を介して提供されるようにする。これにより、実施例は、前記電源信号により前記通信信号の損失が発生する問題を解決することができる。例えば、実施例は、電源信号の通信信号の間の相互干渉を最小化することができる。一方、第６実施例における前記第２半導体素子１３２０は、POP構造にて第１基板１１００上に配置されてもよい。例えば、前記第２半導体素子１３２０は、メモリチップを含むメモリパッケージであってもよい。そして、前記メモリパッケージは、前記導電性結合部１４５０上に結合される。この時、前記メモリパッケージは、前記第１半導体素子１３１０とは連結されなくてもよい。
【0157】
図２ｇを参照すると、第７実施例の半導体パッケージは、第１基板１１００、第１接続部１４１０、第１接続部１４１０、半導体素子１３００及び第３接続部１４３０を含む。
【0158】
この時、第７実施例の半導体パッケージは、第４実施例の半導体パッケージに比べて連結部材１１１０が除去され、前記第１基板１１００が複数の基板層を含むことに差がある。
【0159】
前記第１基板１１００は、複数の基板層を含む。例えば、第１基板１１００は、パッケージ基板に対応する第１基板層１１００Ａと連結部材の再配線層に対応する第２基板層１１００Bを含むことができる。
【0160】
即ち、前記第１基板１１００は、第１基板層１１００Ａ上に再配線層に対応する第２基板層１１００Ｂを配置する。
【0161】
即ち、第７実施例の半導体パッケージは、一体形成された第１基板層１１００Ａ及び第２基板層１１００Ｂを含む。前記第２基板層１１００Ｂの絶縁層の物質は、第１基板層１１００Aの絶縁層の物質と異なってもよい。例えば、第２基板層１１００Bの絶縁層の物質は、光硬化性物質を含むことができる。例えば、前記第２基板層１１００Ｂは、PID(Photo Imageable Dielectric)であってもよい。そして、前記第２基板層１１００Ｂは、光硬化性物質を含むことにより電極の微細化が可能である。よって、第７実施例は、第１基板層１１００Ａ上に光硬化性物質の絶縁層を順次積層し、前記光硬化性物質の絶縁層上に微細化された電極を形成することにより第２基板層１１００Ｂを形成することができる。これにより前記第２基板１１００Ｂは、微細化された電極を含む再配線層となることができる。
【0162】
以下では、実施例の回路基板について説明する。
【0163】
実施例の回路基板の説明の前に、以下で説明される回路基板は、以前の半導体パッケージに含まれた複数の基板のうちいずれか１つの基板を意味することができる。
【0164】
例えば、一実施例における以下で説明される回路基板は、図２a～図２gのうちいずれか１つに図示された第１基板１１００を意味することができる。また、別の実施例における以下で説明される回路基板は、図２ａ～図２ｇのうちいずれか１つに図示された第２基板１２００を意味することができる。
【0165】
＜回路基板＞
図３は、第１実施例に係る回路基板を示した図面であり、図４ａは、図３の一領域を拡大した拡大図であり、図４ｂは、図４ａの対応する実際製品の電子顕微鏡(SAM)写真を示した図面であり、図４ｃは、図４ａの第１絶縁層の上面の中心線表面粗さRaを説明するための図面であり、図５は、図３の第１回路パターンの平面図を示した図面であり、図６は、図３の回路パターンの層構造を説明するための図面である。
図３は、第１実施例に係る回路基板を示した図面であり、図４ａは、図３の一領域を拡大した拡大図であり、図４ｂは、図４ａの対応する実際製品の電子顕微鏡(SAM)写真を示した図面であり、図４ｃは、図４ａの第１絶縁層の上面の中心線表面粗さRaを説明するための図面であり、図５は、図３の第１回路パターンの平面図を示した図面であり、図６は、図３の回路パターンの層構造を説明するための図面である。
【0166】
【0167】
実施例の回路基板は、少なくとも１つのチップが実装されるようにする実装空間を提供する。実施例の前記回路基板に実装されるチップは、１つであってもよく、これと違うように２つであってもよく、これと違うように３つ以上であってもよい。例えば、回路基板には１つのプロセッサチップが実装され、これと違うように互いに異なる機能をする少なくとも２つのプロセッサチップが実装され、これと違うように１つのプロセッサチップとともに１つのメモリチップが実装され、これと違うように互いに異なる機能をする少なくとも２つのプロセッサチップと少なくとも１つのメモリチップが実装されてもよい。
【0168】
回路基板は絶縁層１１０を含む。前記絶縁層１１０は、少なくとも１層以上の構造を有する。この時、図２では、前記回路基板が絶縁層１１０の層数を基準として３層構造を有すると図示したが、これに限定されるものではない。例えば、前記回路基板は、絶縁層１１０の層数を基準として２層以下の積層構造を有することができ、これと違うように４層以上の積層構造を有することもできる。
【0169】
ただし、以下では説明の便宜を図り、前記回路基板が絶縁層１１０の層数を基準として３層構造を有するとして説明することにする。
【0170】
前記絶縁層１１０は、プリプレグ(PPG、prepreg)を含むことができる。前記プリプレグは、ガラス繊維糸(glass yarn)で織造されたガラス布(glass fabric)のような織物シート(fabric sheet)形態の繊維層にエポキシ樹脂等を含浸した後熱圧着を行うことで形成さてもよい。ただし、実施例は、これに限定されるものではなく、前記絶縁層１１０を構成するプリプレグは炭素繊維糸で織造された織物シート形態の繊維層を含むことができる。
【0171】
前記絶縁層１１０は、樹脂及び前記樹脂内に配置される強化繊維を含むことができる。前記樹脂は、エポキシ樹脂であってもよいが、これに限定されるものではない。前記樹脂は、エポキシ樹脂に特別に制限されず、例えば分子内にエポキシ基が１つ以上含まれてもよく、これと違うようにエポキシ基が２つ以上含まれてもよく、これと違うようにエポキシ基が４つ以上含まれてもよい。また、前記絶縁層１１０の樹脂は、ナフタレン(naphthalene)基が含まれてもよく、例えば芳香族アミン型であってもよいが、これに限定されるものではない。例えば、前記樹脂はビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、ビスフェノールS型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、アルキルフェノールノボラック型エポキシ樹脂、ビフェノール型エポキシ樹脂、アラルキル型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、ナフタレン型エポキシ樹脂、ナフトール型エポキシ樹脂、フェノール類とフェノール性ヒドロキシル基を有する芳香族アルデヒドとの縮合物のエポキシ樹脂、ビフェノールアラルキル型エポキシ樹脂、フルオレン型エポキシ樹脂、キサンテン型エポキシ樹脂、TGIC(triglycidyl isocyanurate)、ゴム変性型エポキシ樹脂及びリン(phosphorous)系エポキシ樹脂等を挙げることができ、ナフタレン系エポキシ樹脂、ビスフェノールA型エポキシ樹脂、フェノールノボラックエポキシ樹脂、クレゾールノボラックエポキシ樹脂、ゴム変性型エポキシ樹脂、及びリン(phosphorous)系エポキシ樹脂を含むことができる。また、前記強化繊維は、ガラス繊維、炭素繊維、アラミド繊維(例えば、アラミド系の有機材料)、ナイロン(nylon)、シリカ(silica)系の無機材料またはチタニア(titania)系の無機材料を用いることができる。前記強化繊維は、前記樹脂内で、平面方向に互いに交差する形態で配列される。
【0172】
一方、前記ガラス繊維、炭素繊維、アラミド繊維(例えば、アラミド系の有機材料)、ナイロン(nylon)、シリカ(silica)系の無機材料またはチタニア(titania)系の無機材料を用いることができる。
【0173】
ただし、実施例はこれに限定されるものではなく、前記絶縁層１１０は他の絶縁物質を含んでもよい。
【0174】
例えば、絶縁層１１０は、リジド(rigid)またはフレキシブル(flexible)であってもよい。例えば、前記第１絶縁層１１０は、ガラスまたはプラスチックを含むことができる。詳しくは、前記第１絶縁層１１０は、ソーダライムガラス(soda lime glass)またはアルミノケイ酸ガラス等の化学強化/半強化ガラスを含むか、ポリイミド(Polyimide、PI)、ポリエチレンテレフタレート(polyethylene terephthalate、PET)、プロピレングリコール(propylene glycol、PPG)、ポリカーボネート(PC)等の強化或は軟性プラスチックを含むか、サファイアを含むことができる。例えば、前記第１絶縁層１１０は、光等方性フィルムを含むことができる。一例として、前記第１絶縁層１１０は、COC(Cyclic Olefin Copolymer)、COP(Cyclic Olefin Polymer)、光等方ポリカーボネート(polycarbonate、PC)または光等方ポリメチルメタクリレート(PMMA)等を含むことができる。例えば、前記第１絶縁層１１０は、無機フィラー及び絶縁樹脂を含む材料からなることができる。例えば、第１絶縁層１１０は、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂とともにシリカ、アルミナ等の無機フィラーのような補強材が含まれた樹脂、具体的にABF(Ajinomoto Build-up Film)、FR-4、BT(Bismaleimide Triazine)、PID(Photo Imagable Dielectric resin)、BT等を用いることができる。
【0175】
前記絶縁層１１０は、最上側から第１絶縁層１１１、第２絶縁層１１２及び第３絶縁層１１３を含むことができる。
【0176】
前記第１絶縁層１１１、第２絶縁層１１２及び第３絶縁層１１３は、それぞれ５μm～８０μmの範囲の厚さを有することができる。例えば、前記第１絶縁層１１１、第２絶縁層１１２及び第３絶縁層１１３は、１０μm～６０μmの範囲の厚さを有することができる。例えば、前記第１絶縁層１１１、第２絶縁層１１２及び第３絶縁層１１３は、それぞれ１２μm～４０μmの範囲の厚さを有することができる。前記第１絶縁層１１１、第２絶縁層１１２及び第３絶縁層１１３のそれぞれの厚さが５μm未満であると、回路基板に含まれた回路パターンが安定的に保護されなくなる。前記第１絶縁層１１１、第２絶縁層１１２及び第３絶縁層１１３のそれぞれの厚さが８０μmを超過すると、回路基板の全体的な厚さが増加する。また、前記第１絶縁層１１１、第２絶縁層１１２及び第３絶縁層１１３のそれぞれの厚さが８０μmを超過すると、これに対応するように回路パターンや貫通部の厚さも増加し、これによる回路パターンを介して伝達される信号の損失が増加する。
【0177】
この時、前記第１絶縁層１１１、第２絶縁層１１２及び第３絶縁層１１３の厚さは、互いに異なる層に配置された回路パターンの間の厚さ方向への距離に対応することができる。
【0178】
例えば、第１絶縁層１１１の厚さは、第１回路パターン１２１の下面と第２回路パターン１２２の上面の間の直線距離を意味することができる。例えば、第２絶縁層１１２の厚さは、第２回路パターン１２２の下面と第３回路パターン１２３の間の直線距離を意味することができる。例えば、第３絶縁層１１３の厚さは、第３回路パターン１２３の下面と第４回路パターン１２４の間の直線距離を意味することができる。
【0179】
一方、前記第１絶縁層１１１は、実施例の回路基板で第１最外郭に配置された第１最外郭絶縁層であってもよい。例えば、第１絶縁層１１１は、回路基板の最上側に配置された最上側絶縁層であってもよい。
【0180】
また、前記第３絶縁層１１３は、実施例の回路基板で前記第１絶縁層１１１と反対となる第２最外郭に配置された第２最外郭絶縁層であってもよい。例えば、前記第３絶縁層１１３は、回路基板の最下側に配置された最下側絶縁層であってもよい。
【0181】
また、前記第２絶縁層１１２は、前記第１最外側絶縁層と第２最外側絶縁層の間に配置された内側絶縁層であってもよい。この時、前記回路基板が４層以上の層構造を有する場合、前記内側絶縁層は２層以上の層構造を有することができる。
【0182】
前記絶縁層１１０の表面には回路パターンが配置される。
【0183】
例えば、前記第１絶縁層１１１の上面には、第１回路パターン１２１が配置される。例えば、前記第１絶縁層１１１の下面または第２絶縁層１１２の上面には、第２回路パターン１２２が配置される。例えば、前記第２絶縁層１１２の下面または第３絶縁層１１３の上面には、第３回路パターン１２３が配置される。例えば、前記第３絶縁層１１３の下面には、第４回路パターン１２４が配置される。
【0184】
実施例で、回路基板は、ETS(Embedded Trace Substrate)工法を利用して製造することができる。これにより、前記回路基板に含まれた複数の回路パターンのうち少なくとも１つはETS構造を有することができる。ここで、ETS構造を有するということは、最外郭に配置された最外郭回路パターンが最外郭絶縁層に埋め込まれた構造を有することを意味することができる。言い換えると、ETS構造では、回路基板の最上側に配置された最上側絶縁層の上面には下面を向けて凹むキャビティが形成され、それにより回路基板の最上側に配置される回路パターンは、前記最上側絶縁層のキャビティに配置された構造を有することを意味することができる。
【0185】
例えば、前記回路基板の各層に配置された回路パターンのうち少なくとも１つの層に配置された回路パターンは、絶縁層に埋め込まれた構造を有することができる。例えば、実施例で、第１最外側絶縁層の上面に配置された回路パターンはETS構造を有することができる。例えば、実施例で、第１絶縁層１１１の上面に配置された第１回路パターン１２１はETS構造を有することができる。ただし、実施例はこれに限定されるものではなく、回路基板の配置方向に応じて、回路基板の最下側に配置された回路パターンがETS構造を有することもできる。以下では、実施例の説明の便宜を図り、回路基板の最上側に配置された回路パターンがETS構造を有することにして説明することにする。
【0186】
前記第１回路パターン１２１は、前記第１絶縁層１１１に埋め込まれた構造を有することができる。好ましくは、前記第１回路パターン１２１の全体領域は、前記第１絶縁層１１１に埋め込まれた構造を有することができる。例えば、前記第１回路パターン１２１の全体領域が前記第１絶縁層１１１に埋め込まれた構造を有するということは、前記第１回路パターン１２１の側面１２１Sの全体は、前記第１絶縁層１１１で覆われることを意味することができる。例えば、前記第１回路パターン１２１の全体領域が前記第１絶縁層１１１に埋め込まれた構造を有するということは、前記第１回路パターン１２１の側面１２１Sの一部が前記第１絶縁層１１１の上面１２１T(好ましくは絶縁層の上面の最上端部分)上に突出されないことを意味することができる。
【0187】
また、前記第１回路パターン１２１がETS構造を有するということは、前記第１回路パターン１２１の上面１２１Tの少なくとも一部は、前記第１絶縁層１１１の上面１１１Tと垂直方向に重ならないことを意味することができる。ただし、前記第１回路パターン１２１の上面１２１Tの全体領域が前記第１絶縁層１１１の上面１１１Tと垂直方向に重ならなくてもよく、これと違うように一部領域のみが前記第１絶縁層１１１の上面１１１Tと垂直方向に重ならなくてもよい。これは、前記第１回路パターン１２１上に第１絶縁層１１１を形成する過程で、前記第１絶縁層１１１の少なくとも一部が前記第１回路パターン１２１の内側に浸透することができ、これにより前記第１回路パターン１２１の上面１２１Tのエッジ領域の少なくとも一部は、前記第１絶縁層１１１の上面１１１Tと垂直方向に重なることができる。
【0188】
また、前記第１回路パターン１２１の下面１２１Bの全体は、前記第１絶縁層１１１によって覆われる。
【0189】
例えば、前記第１絶縁層１１１の上面１１１Tには、前記第１絶縁層１１１の下面１１１Bを向けて凹むキャビティCを含むことができる。この時、前記キャビティCの深さは、前記第１回路パターン１２１の厚さより大きくてもよい。これにより、前記キャビティCの内側面CSの少なくとも一部は、前記第１回路パターン１２１の側面１２１Sと接触しなくてもよい。例えば、前記キャビティCの内側面CSの少なくとも一部は、前記第１回路パターン１２１の側面１２１Sと接触し、少なくとも他の一部は、前記第１回路パターン１２１の側面１２１Sと接触しなくてもよい。
【0190】
この時、前記第１絶縁層１１１の上面１１１T及び下面１１１Bを含む。そして、前記第１絶縁層１１１の上面１１１Tには、前記下面１１１Bを向けて凹むキャビティCを含む。そして、前記キャビティCには、前記第１回路パターン１２１が配置される。例えば、前記キャビティCは、垂直方向に前記第１回路パターン１２１と重なることができる。
【0191】
これにより、前記第１絶縁層１１１は、前記第１回路パターン１２１の側面１２１Sと接触する前記キャビティCの内側面CS、及び前記第１回路パターン１２１の下面１２１Bと接触するキャビティCの底面CBを含むことができる。ここで、前記第１絶縁層１１１の上面１１１T、下面１１１B、キャビティCの内側面CS及び底面CBのそれぞれの中心線表面粗さRaは互いに異なってもよい。これに対しては以下でより詳しく説明することにする。
【0192】
例えば、前記第１絶縁層１１１の上面１１１Tは、第１中心線表面粗さを有することができる。
【0193】
そして、前記第１絶縁層１１１のキャビティCの内側面CS及び前記キャビティCの底面CBは、前記上面１１１Tの第１中心線表面粗さと異なる第２中心線表面粗さを有することができる。
【0194】
前記第１絶縁層１１１の上面１１１Tの第１中心線表面粗さは、０.０１μm～０.５μmの範囲を満足することができる。例えば、前記第１絶縁層１１１の上面１１１Tの第１中心線表面粗さは、０.０１５μm～０.４μmの範囲を満足することができる。例えば、前記第１絶縁層１１１の上面１１１Tの第１中心線表面粗さは、０.０２μm～０.２μmの範囲を満足することができる。
【0195】
前記第１絶縁層１１１の上面１１１Tの第１中心線表面粗さが０.０１μmより小さいと、前記第１回路パターン１２１の形成のためのドライフィルムの積層過程で、前記ドライフィルムと前記第１回路パターン１２１のシード層の間の接合力が減少し、これによる物理的信頼性が低下する。また、前記第１絶縁層１１１の上面１１１Tの第１中心線表面粗さが０.５μmより大きいと、比較例のように１０μm未満の線幅及び間隔を有する微細回路パターンを形成し難くなる。
【0196】
具体的に、前記第１絶縁層１１１の上面１１１Tの第１中心線表面粗さは、前記第１回路パターン１２１の電解メッキのためのシード層の中心線表面粗さに対応することができる。例えば、図３cの(a)は、比較例の第１絶縁層の上面または前記第１回路パターンのシード層の上面を示したものであり、図３cの(b)は、実施例の第１絶縁層の上面または前記第１回路パターンのシード層の上面を示したものである。これにより、前記比較例のように第１絶縁層の上面または前記第１回路パターンのシード層の上面の表面粗さが０.５μmを超過する中心線表面粗さRa１を有する場合、前記第１回路パターンの幅及び間隔を１０μm以下に形成し難くなる。反面、実施例のように前記第１絶縁層の上面または前記第１回路パターンのシード層の上面を０.５μm以下の中心線表面粗さRa２を有するようにして、前記第１回路パターン１２１の幅及び間隔を２μm～８μmの間の範囲を満足するようにすることができる。
【0197】
一方、前記第１絶縁層１１１のキャビティCの内側面CS及びキャビティCの底面CBは、前記第１絶縁層１１１の上面１１１Tの中心線表面粗さRaより大きい中心線表面粗さRaを有することができる。
【0198】
これは、前記第１絶縁層１１１のキャビティCの内側面CS及び底面CBは、前記第１回路パターン１２１の側面１２１S及び下面１２１Bが接触することができ、それにより前記第１回路パターン１２１の側面１２１S及び下面１２１Bが有する中心線表面粗さと同一であってもよい。
【0199】
例えば、前記第１絶縁層１１１のキャビティCの内側面CSの中心線表面粗さRaは、前記第１回路パターン１２１の側面１２１Sの中心線表面粗さRaと同一であってもよい。また、前記第１絶縁層１１１のキャビティCの底面CBの中心線表面粗さRaは、前記第１回路パターン１２１の下面１２１Bの中心線表面粗さRaと同一であってもよい。
【0200】
この時、前記第１回路パターン１２１は、電解メッキによって形成され、これにより前記第１絶縁層１１１の上面１１１Ｔが有する中心線表面粗さRaより大きい中心線表面粗さRaを有することができる。さらに、前記第１回路パターン１２１は、第１絶縁層１１１との接合力を向上させるために、電解メッキ工程後に前処理(例えば、エッチング工程)工程が行われる。これにより、前記第１絶縁層１１１のキャビティCの内側面CS、キャビティCの底面CB、第１回路パターン１２１の側面１２１Ｓ及び第２回路パターン１２１の下面１２１Ｂのそれぞれの中心線表面粗さRaは、前記第１絶縁層１１１の上面１１１Tの中心線表面粗さRaより小さくなる。
【0201】
好ましくは、前記第１回路パターン１２１の側面１２１Ｓ及び下面１２１Ｂには同じ前処理が行われることにより相互同じ中心線表面粗さRaを有することができる。これにより、前記キャビティCの内側面CS及び底面CBは、互いに同じ中心線表面粗さRaを有することができる。
【0202】
一方、前記第１回路パターン１２１の上面１２１Ｔは、回路基板の製造工程後に、前記シード層の除去工程で、前記シード層と一緒に一部が除去される。これにより前記第１回路パターン１２１の上面１２１Ｔの中心線表面粗さRaは、前記第１回路パターン１２１の側面１２１Ｓの中心線表面粗さRa及び第１回路パターン１２１の下面１２１Ｂの中心線表面粗さRaと異なることになる。
【0203】
また、前記第１回路パターン１２１の上面１２１Ｔは、前記シード層の除去工程の前までは、前記シード層の中心線表面粗さRaに対応する中心線表面粗さRaを有し、これにより前記第１絶縁層１１１の上面１１１Ｔと同じ中心線表面粗さRaを有することになる。ただし、前記シード層の除去工程で、前記第１回路パターン１２１の一部は、前記シード層と一緒に除去され、これにより最終製造された回路基板における前記第１回路パターン１２１の上面１２１Ｔの中心線表面粗さRaは、前記第１絶縁層１１１の上面１１１Ｔの中心線表面粗さRaと異なることになる。
【0204】
一方、前記第１絶縁層１１１の下面１１１Ｂは、前記第１絶縁層１１１の上面１１１Ｔの中心線表面粗さRaと異なる中心線表面粗さRaを有することができる。例えば、前記第１絶縁層１１１の下面１１１Ｂは、メッキによって形成された銅箔層や、シード層に対応する中心線表面粗さRaを有することになる。例えば、前記第１絶縁層１１１の下面１１１Ｂに形成される第２回路パターン１２２は、第１回路パターン１２１とは違って微細化が要求されず、これにより前記第２回路パターン１２２のシード層はメッキによって形成することができる。これにより前記第１絶縁層１１１の下面１１１Ｂは、前記第１絶縁層１１１の上面１１１Ｔより大きい中心線表面粗さRaを有することができる。ただし、実施例はこれに限定されるものではなく、前記第１絶縁層１１１の下面１１１Ｂも前記第１絶縁層１１１の上面と同じ中心線表面粗さRaを有することもできる。
【0205】
一方、前記第１絶縁層１１１の上面１１１Ｔには段差SPが形成される。例えば、前記第１絶縁層１１１の上面１１１Ｔは屈曲を有することができる。例えば、前記第１絶縁層１１１の上面１１１Ｔには下側方向に凹む凹部が形成される。この時、前記キャビティCは、前記第１絶縁層１１１の上面１１１Ｔで前記第１回路パターン１２１と垂直方向に重なる領域に形成される。そして、前記段差SPに対応する凹部は、前記第１絶縁層１１１の上面１１１Ｔで前記第１回路パターン１２１と垂直方向にオーバーラップしない領域に形成される。
【0206】
例えば、前記第１絶縁層１１１は、前記第１回路パターン１２１のシード層の除去工程で、一部が一緒に除去され、これにより図３aのような段差、屈曲または凹部を有することができる。
【0207】
これにより、前記第１絶縁層１１１の上面１１１Ｔは、前記第１回路パターン１２１の上面１２１Ｔより高く位置する第１部分１１１Ｔ１と、前記第１回路パターン１２１の上面１２１Ｔより低く位置する第２部分１１１Ｔ２を含むことができる。そして、前記第１絶縁層１１１の上面１１１Tの第１部分１１１Ｔ１及び第２部分１１１Ｔ２は互いに異なる高さの段差SPを有することができる。この時、前記第１絶縁層１１１の上面１１１Ｔの第１部分１１１T１は、前記第２部分１１１Ｔ２に比べて前記第１回路パターン１２１の側面１２１Ｓに隣接するように位置することができる。例えば、前記第１絶縁層１１１の上面１１１Ｔの第２部分１１１Ｔ２は、前記第１部分１１１Ｔ１より前記第１回路パターン１２１の側面１２１Ｓから遠く位置することができる。これにより、前記第１絶縁層１１１の上面１１１Ｔの段差SPは、前記第１回路パターン１２１の側面１２１Ｓから離れるほど高さが低くなる形状を有することができる。
【0208】
これにより、実施例は、回路基板の電気的信頼性を向上させることができる。具体的に、最近の回路基板の高集積度が要求されており、これにより前記第１回路パターン１２１の線幅及びピッチが微細化している。このような場合、前記回路基板に保護層のような絶縁層を配置できなくなることがある。この時、前記第１回路パターン１２１上にチップやインターポーザの付着のための接続部(例えば、ソルダー)の配置空間が確保されなくなる。これにより、前記接続部の流れにより隣接する回路パターンの間を連結するショート問題が発生し得る。反面、実施例は、前記第１絶縁層１１１の上面１１１Ｔの第２部分１１１Ｔ２により前記接続部の流れを遮断することができる。さらに実施例は、前記第２部分１１１Ｔ２により前記第１絶縁層１１１の上面１１１Ｔの長さを増加させることができ、これにより前記接続部が流れても隣接する回路パターンとは接触しないようにすることができる。
【0209】
そして、実施例で、前記第１回路パターン１２１を除いた第２回路パターン１２２、第３回路パターン１２３及び第４回路パターン１２４は、前記絶縁層１１０の表面から突出した構造を有することができる。
【0210】
一方、図５に図示されたように、前記第１回路パターン１２１は機能に応じてパッド１２１-１及びトレース１２１-２を含むことができる。前記パッド１２１-１はチップが実装されるパッドや、外部基板と結合されるパッドであってもよい。前記トレース１２１-２は、複数のパッドの間を連結する信号配線ラインであってもよい。前記トレース１２１-２は微細パターンであり、これにより複数のトレースの間の線幅w１が２μm～８μmの範囲を有し、それぞれのトレースの間隔w２が２μm～８μmの範囲を有することができる。具体的に、実施例における第１回路パターン１２１のトレース１２１-２の線幅及び間隔は、８μm以下に形成することができ、これは、前記第１絶縁層１１１の上面１１１Tが有する中心線表面粗さRaによって達成される。これは、前記第１回路パターン１２１のトレース１２１-２の線幅及び間隔は８μm以上にも形成可能であり、実施例では、比較例と違うように前記線幅及び間隔を８μmより小さくも形成可能であることを意味する。これにより、実施例では、前記第１回路パターン１２１の微細化により狭い空間に前記第１回路パターン１２１を密集配置することができる。
【0211】
一方、第２回路パターン１２２は、前記第１絶縁層１１１の下面に配置される。前記第２回路パターン１２２は、前記第１絶縁層１１１の下へ突出することができる。前記第２回路パターン１２２の側面及び下面は、前記第２絶縁層１１２で覆われる。
【0212】
例えば、第３回路パターン１２３は、前記第２絶縁層１１２の下面に配置される。前記第３回路パターン１２３は、前記第２絶縁層１１２の下へ突出することができる。例えば、第３回路パターン１２３の側面及び下面は、前記第３絶縁層１１３で覆われる。
【0213】
例えば、第４回路パターン１２４は、前記第３絶縁層１１３の下面に配置される。前記第４回路パターン１２４は、前記第３絶縁層１１３の下へ突出することができる。
【0214】
上記のような回路パターンは、金(Au)、銀(Ag)、白金(Pt)、チタン(Ti)、スズ(Sn)、銅(Cu)及び亜鉛(Zn)から選択される少なくとも１つの金属物質からなることができる。また前記回路パターンはボンディング力が優れる金(Au)、銀(Ag)、白金(Pt)、チタン(Ti)、スズ(Sn)、銅(Cu)、亜鉛(Zn)から選択される少なくとも１つの金属物質を含むペーストまたはソルダーペーストからなることができる。好ましくは、前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３及び第４回路パターン１２４は電気伝導性が高く、かつ比較的安価な銅(Cu)からなることができる。
【0215】
前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３及び第４回路パターン１２４は、それぞれ５μm～２０μmの範囲の厚さを有することができる。例えば、第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３及び第４回路パターン１２４は、それぞれ６μm～１７μmの範囲の厚さを有することができる。前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３及び第４回路パターン１２４は、それぞれ７μm～１６μmの範囲の厚さを有することができる。前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３及び第４回路パターン１２４のそれぞれの厚さが５μm未満である場合には回路パターンの抵抗が増加し、これによる信号伝送効率が低下する。例えば、前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３及び第４回路パターン１２４のそれぞれの厚さが５μm未満である場合には信号伝送損失が増加する。例えば、前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３及び第４回路パターン１２４のそれぞれの厚さが２０μmを超過する場合には、前記回路パターンの線幅が増加し、これによる回路基板の全体的な体積が増加する。
【0216】
実施例の回路基板は貫通部を含む。
【0217】
前記貫通部は、実施例の回路基板に含まれた絶縁層１１０を貫通し、これにより互いに異なる層に配置された回路パターンの間を電気的に連結することができる。この時、前記貫通部は１つの絶縁層のみを貫通して形成され、これと違うように少なくとも２つ以上の絶縁層を共通で貫通して形成されてもよい。
【0218】
例えば、回路基板は、第１貫通部１３１を含む。前記第１貫通部１３１は、前記第１絶縁層１１１を貫通して形成される。前記第１貫通部１３１は、前記第１回路パターン１２１と前記第２回路パターン１２２の間を電気的に連結することができる。例えば、前記第１貫通部１３１の上面は、前記第１回路パターン１２１の下面と直接連結される。例えば、前記第１貫通部１３１の下面は、前記第２回路パターン１２２の上面と直接連結される。そして、前記第１回路パターン１２１及び前記第２回路パターン１２２は、前記第１貫通部１３１を介して相互電気的に連結されて信号を伝達することができる。
【0219】
例えば、回路基板は、第２貫通部１３２を含む。前記第２貫通部１３２は、第２絶縁層１１２を貫通して形成される。前記第２貫通部１３２は、前記第２回路パターン１２２と前記第３回路パターン１２３の間を電気的に連結することができる。例えば、前記第２貫通部１３２の上面は、前記第２回路パターン１２２の下面と直接連結される。例えば、前記第２貫通部１３２の下面は、前記第３回路パターン１２３の上面と直接連結される。これにより、前記第２回路パターン１２２と前記第３回路パターン１２３は、前記第２貫通部１３２を介して相互直接電気的に連結されて信号を伝達することができる。
【0220】
例えば、回路基板は、第３貫通部１３３を含む。前記第３貫通部１３３は、第３絶縁層１１３を貫通して形成される。前記第３貫通部１３３は、前記第３回路パターン１２３と前記第４回路パターン１２４を電気的に連結することができる。例えば、前記第３貫通部１３３の上面は、前記第３回路パターン１２３の下面と直接連結される。例えば、前記第３貫通部１３３の下面は、前記第４回路パターン１２４の上面と直接連結される。これにより、前記第３回路パターン１２３と前記第４回路パターン１２４は相互電気的に連結されて信号を伝達することができる。
【0221】
上記のような第１貫通部１３１、第２貫通部１３２及び第３貫通部１３３を含む回路基板の貫通部は、前記絶縁層１１０を貫通する貫通ホールを形成し、前記形成された貫通ホール内部を導電性物質で充填することにより形成される。
【0222】
前記貫通ホールは、機械、レーザー、化学加工のうちいずれか１つの加工方式によって形成される。前記貫通ホールが機械加工によって形成される場合には、ミーリング(Milling)、ドリル(Drill)及びルーティング(Routing)等の方式を用いることができ、レーザー加工によって形成される場合には、UVやCO２レーザー方式を用いることができ、化学加工によって形成される場合には、アミノシラン、ケトン類等を含む薬品を利用して前記複数の絶縁層のうち少なくとも１つの絶縁層を開放することができる。
【0223】
一方、前記レーザーによる加工は、光学エネルギーを表面に集中させて材料の一部を溶かして蒸発させ、所望の形態を取る切断方法として、コンピュータープログラムによる複雑な形状も容易に加工することができ、他の方法では切断しにくい複合材料も加工することができる。
【0224】
また、前記レーザーによる加工は、切断直径が最小０.００５ｍｍまで可能であり、加工可能な厚さ範囲が広い長所がある。
【0225】
前記レーザー加工ドリルとして、YAG(Yttrium Aluminum Garnet)レーザーやCO２レーザーや紫外線(UV)レーザーを利用することが好ましい。YAGレーザーは、銅箔層及び絶縁層の全てを加工することができるレーザーであり、CO２レーザーは、絶縁層のみを加工できるレーザーである。
【0226】
前記貫通ホールが形成されると、前記貫通ホール内部を導電性物質で充填して前記実施例の貫通部を形成することができる。前記貫通部を形成する金属物質は、銅(Cu)、銀(Ag)、スズ(Sn)、金(Au)、ニッケル(Ni)及びパラジウム(Pd)から選択されるいずれか１つの物質であってもよく、前記導電性物質の充填は、無電解メッキ、電解メッキ、スクリーン印刷(Screen Printing)、スパッタリング(Sputtering)、蒸発法(Evaporation)、インクジェッティング及びディスペンシングのうちいずれか１つまたはこれらの組合方式を利用することができる。
【0227】
一方、実施例の回路基板は、第１保護層１４０及び第２保護層１５０を含むことができる。前記第１保護層１４０及び第２保護層１５０は、前記回路パターン１２１の最外側に配置される。
【0228】
例えば、第１保護層１４０は、回路基板の第１最外郭または最上側に配置される。例えば、前記第１保護層１４０は、第１絶縁層１１１の上面に配置される。例えば、前記第２保護層１５０は、回路基板の第２最外郭または最下側に配置される。例えば、前記第２保護層１５０は、第３絶縁層１１３の下面に配置される。
【0229】
前記第１保護層１４０は、少なくとも１つの開口部ORを含むことができる。例えば、前記第１保護層１４０は、前記第１回路パターン１２１の上面と垂直方向に重なる開口部ORを含むことができる。そして、前記第１保護層１４０の開口部ORと垂直方向に重なる前記第１回路パターン１２１の上面にはチップ実装のための接続部(例えば、ソルダーボール)が配置される。
【0230】
この時、前記第１保護層１４０の下面は、前記第１絶縁層１１１の上面１１１Ｔと接触することができる。そこで、実施例では、前記第１回路パターン１２１の微細化のために、前記第１絶縁層１１１の上面１１１Ｔの中心線表面粗さRaが０.０１μm～０.５μmを有する。この時、前記第１絶縁層１１１の上面１１１Ｔの中心線表面粗さRaが０.０１μm～０.５μmを有する場合、前記第１回路パターン１２１の微細化が可能ではあるが、前記第１保護層１４０との接合力に問題が発生し得る。この時、実施例における前記第１絶縁層１１１の上面１１１Tには段差SPのような凹部が形成される。そして、前記第１保護層１４０は、前記第１絶縁層１１１の上面１１１Ｔで前記段差SPの凹部を満たして形成される。そして、前記段差SPのような凹部は、前記第１絶縁層１１１の上面１１１Tと前記第１保護層１４０の下面の間の接触面積を増やすことができ、これにより前記第１絶縁層１１１と前記第１保護層１４０の間の接合力を向上させることができる。
【0231】
前記第２保護層１５０は、少なくとも１つの開口部(不図示)を含むことができる。
【0232】
例えば、前記第２保護層１５０は、前記第４回路パターン１２４の下面と垂直方向に重なる開口部を有することができる。例えば、前記第２保護層１５０は、前記第４回路パターン１２４の下面のうち後でソルダーボールが配置される領域(例えば、外部基板と連結される端子パッド部分)と垂直方向にオーバーラップする開口部を有することができる。
【0233】
この時、図面上には図示していないが、前記第２保護層１５０の開口部と垂直方向に重なった第４回路パターン１２４の下面には表面処理層(不図示)が配置される。前記表面処理層は、前記第２保護層１５０を介して露出した第４回路パターン１２４の腐食及び酸化を防止するとともにソルダリング特性を向上させるために形成される。
【0234】
前記表面処理層は、OSP(Organic Solderability Preservative)層であってもよい。例えば、前記表面処理層は、前記第４回路パターン１２４の下面にコーティングされたベンゾイミダゾール(Benzimidazole)のような有機物で形成された有機層であってもよい。
【0235】
ただし、実施例はこれに限定されるものではない。例えば、前記表面処理層はメッキ層であってもよい。例えば、前記表面処理層は、ニッケル(Ni)メッキ層、パラジウム(Pd)メッキ層及び金(Au)メッキ層のうち少なくとも１つを含むことができる。また、前記表面処理層は、第１保護層１４０を介して露出するか、前記第１保護層１４０が配置されない第１回路パターン１２１の上面にも形成されてもよい。
【0236】
一方、図５のように、実施例で、回路パターン及び貫通部は、複数の層構造を有することができる。ただし、実施例で、回路パターンのうち第１回路パターン１２１はETS構造を有し、これによりETS構造を有する第１回路パターン１２１は他の回路パターンや貫通部と異なる層構造を有することができる。
【0237】
例えば、前記第１回路パターン１２１は、第２回路パターン１２２、第３回路パターン１２３及び第４回路パターン１２４と異なる層構造を有することができる。例えば、前記第１回路パターン１２１は、前記第２回路パターン１２２、第３回路パターン１２３及び第４回路パターン１２４の層数より小さい層数を有することができる。
【0238】
例えば、前記第１回路パターン１２１は、電解メッキ層のみを含むことができる。これと違うように、前記第２回路パターン１２２、第３回路パターン１２３及び第４回路パターン１２４は、それぞれシード層及び電解メッキ層を含むことができる。例えば、前記第２回路パターン１２２は、シード層１２２-１及び電解メッキ層１２２-２を含むことができる。例えば、第３回路パターン１２３は、シード層１２３-１及び電解メッキ層１２３-２を含むことができる。例えば、第４回路パターン１２４は、シード層１２４-１及び電解メッキ層１２４を含むことができる。また、これに対応するように、回路基板に含まれた貫通部は、シード層及び電解メッキ層を含むことができる。例えば、第１貫通部１３１は、シード層１３１-１及び電解メッキ層１３１-２を含むことができる。例えば、第２貫通部１３２は、シード層１３２-１及び電解メッキ層１３２-２を含むことができる。例えば、第３貫通部１３３は、シード層１３３-１及び電解メッキ層１３３-２を含むことができる。
【0239】
実施例の回路基板は、第１絶縁層及び第１回路パターンを含む。前記第１絶縁層は最上側絶縁層であり、前記第１回路パターンは、前記最上側絶縁層の上面に配置された最上側回路パターンである。この時、前記第１回路パターンは、前記第１絶縁層に埋め込まれる。例えば、前記第１回路パターンの上面の少なくとも一部は、前記第１絶縁層の上面と垂直方向に重ならない。この時、実施例の前記第１絶縁層の上面は、０.０１μm～０.５μmの範囲の中心線表面粗さRaを有する。そして、前記第１絶縁層の上面が有する中心線表面粗さは、前記第１回路パターンのシード層として使用されたスパッタリング層の中心線表面粗さに対応する。この時、前記第１回路パターンのシード層の中心線表面粗さRaが０.５μmを超過し、これにより前記第１絶縁層の上面の中心線表面粗さRaが０.５μmを超過する場合、ドライフィルムと前記シード層の間の離隔した部分が存在し、これにより前記第１回路パターンの線幅及び間隔を１０μm以下に微細化し難い。反面、実施例では、前記シード層の中心線表面粗さRa及び前記第１絶縁層の上面の中心線表面粗さRaが０.０１μm～０.５μmの間の範囲を有するようにする。これにより実施例では、前記シード層と前記ドライフィルムの間の接触面積を増加させることができ、これにより前記第１回路パターンの微細化が可能である。これにより、実施例では、前記第１回路パターンの線幅及び間隔を８μm以下にも形成可能であり、これによる回路集積度を向上させることができ、さらに回路基板の水平方向への幅及び垂直方向への厚さを減らすことができる。
【0240】
また、実施例における第１絶縁層の上面には段差が形成される。前記段差は、前記第１回路パターンのシード層の除去時に、前記第１絶縁層の上面の一部も一緒に除去して形成することができる。この時、前記第１絶縁層の上面の中心線表面粗さRaが０.５μm以下を有する場合、前記第１回路パターンの微細化が可能であるが、ソルダーレジストのような第１保護層との接合力に問題が発生し得る。そこで、実施例では、前記第１絶縁層の上面に凹部のような段差を形成し、前記第１保護層の形成時に、前記第１保護層が前記第１絶縁層の上面の凹部を満たすようにする。これにより実施例では、前記第１絶縁層の上面と前記第１保護層の下面の間の接触面積を増加させることができ、これによる前記第１絶縁層と前記第１保護層の間の接合力を向上させることができる。
【0241】
また、実施例は、前記第１絶縁層の上面の段差により回路基板の電気的信頼性を向上させることができる。具体的に、最近の回路基板の高集積度が要求されており、これにより前記第１回路パターンの線幅及びピッチが微細化している。このような場合、前記回路基板に保護層のような絶縁層を配置できなくなることがある。この時、前記第１回路パターン上にチップやインターポーザの付着のための接続部(例えば、ソルダー)の配置空間が確保されなくなる。これにより、前記接続部の流れにより隣接する回路パターンの間を連結するショート問題が発生し得る。反面、実施例は、前記第１絶縁層の上面の第２部分によって前記接続部の流れを遮断することができる。さらに実施例は、前記第２部分によって前記第１絶縁層の上面の長さを増加させることができ、これにより前記接続部が流れても隣接する回路パターンとは接触しないようにすることができる。
【0242】
＜パッケージ基板＞
図７は、実施例に係るパッケージ基板を示した図面である。
図７は、実施例に係るパッケージ基板を示した図面である。
【0243】
図７を参照すると、実施例のパッケージ基板は、図２に図示された回路基板、前記回路基板上に実装される少なくとも１つのチップと、前記チップをモールディングするモールディング層と、前記チップや外部基板との結合のための接続部を含む。例えば、図７のパッケージ基板は、図２a～図２fの半導体パッケージの一部を示したものである。
【0244】
以下では、図３の回路基板を含むパッケージ基板について説明することにする。
【0245】
例えば、パッケージ基板２００は、前記回路基板の最外側に配置された第１回路パターン１２１上に配置された接続部２１０を含む。前記接続部２１０は、前記回路基板の複数のパッド上に配置される。例えば、前記接続部２１０は、前記第１回路パターン１２１の第１パッド上に配置される第１接続部２１１と、前記第１回路パターン１２１の第２パッド上に配置される第２接続部２１２を含むことができる。
【0246】
第１接続部２１１及び第２接続部２１２は、六面体形状を有することができる。例えば、前記第１接続部２１１及び第２接続部２１２の断面は四角形形状を含むことができる。前記第１接続部２１１及び第２接続部２１２の断面は長方形または正四角形を含むことができる。例えば、前記第１接続部２１１及び第２接続部２１２は球形状を含むことができる。例えば、前記第１接続部２１１及び第２接続部２１２の断面は円形形状または半円形状を含むことができる。例えば、前記第１接続部２１１及び第２接続部２１２の断面は部分的にまたは全体的にラウンド状を含むことができる。前記第１接続部２１１及び第２接続部２１２の断面形状は、一側面で平面であり、他の一側面で曲面であってもよい。第１接続部２１１及び第２接続部２１２はソルダーボールであってもよいが、これに限定されるものではない。
【0247】
一方、実施例では、前記接続部２１０上に配置されるチップ２２０を含むことができる。前記チップ２２０はプロセッサチップであってもよい。例えば、前記チップ２２０は、セントラルプロセッサ(例えば、CPU)、グラフィックプロセッサ(例えば、GPU)、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラのうちアプリケーションプロセッサ(AP)チップであってもよい。前記チップ２２０の端子２３０は、前記接続部２１０を介して前記第１回路パターン１２１の第１パッド及び第２パッドと連結される。
【0248】
また、図面上には図示されていないが、実施例のパッケージ基板は追加チップをさらに含むことができる。例えば、実施例では、セントラルプロセッサ(例えば、CPU)、グラフィックプロセッサ(例えば、GPU)、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラのうち少なくとも２つのチップが前記回路基板上に一定間隔を置いてそれぞれ配置される。例えば、実施例におけるチップ２２０は、セントラルプロセッサチップ及びグラフィックプロセッサチップを含むことができるが、これに限定されるものではない。
【0249】
一方、前記複数のチップは、前記回路基板上で相互一定間隔離隔することができる。例えば、前記複数のチップの間の離隔間隔は、１５０μm以下であってもよい。例えば、前記複数のチップの間の離隔間隔は、１２０μm以下であってもよい。例えば、前記複数のチップの間の離隔間隔は、１００μm以下であってもよい。
【0250】
好ましくは、前記複数のチップの間の離隔間隔は、６０μm～１５０μmの間の範囲を有することができる。好ましくは、前記複数のチップの間の離隔間隔は、７０μm～１２０μmの間の範囲を有することができる。好ましくは、前記複数のチップの間の離隔間隔は、８０μm～１１０μmの間の範囲を有することができる。前記複数のチップの間の離隔間隔が６０μmより小さいと、前記複数のチップの相互間の干渉により、動作信頼性に問題が発生し得る。前記複数のチップの間の離隔間隔が１５０μmより大きいと、前記複数のチップの間の距離が離れることにより、信号伝送損失が増加する。前記複数のチップの間の離隔間隔が１５０μmより大きいと、パッケージ基板２００の体積が大きくなる。
【0251】
前記パッケージ基板２００は、モールディング層２４０を含むことができる。前記モールディング層２４０は、前記チップ２２０を覆いながら配置される。例えば、前記モールディング層２４０は、前記実装されたチップ２２０を保護するために形成されるEMC(Epoxy Mold Compound)であってもよいが、これに限定されるものではない。
【0252】
この時、前記モールディング層２４０は、放熱特性を高めるために、低誘電率を有することができる。例えば、前記モールディング層２４０の誘電率Dkは、０.２～１０を有することができる。例えば、前記モールディング層２４０の誘電率Dkは、０.５～８を有することができる。例えば、前記モールディング層２４０の誘電率Dkは、０.８～５を有することができる。これにより、実施例では、前記モールディング層２４０が低誘電率を有するようにして、前記チップ２２０で発生する熱に対する放熱特性を高めることができるようにする。
【0253】
一方、パッケージ基板２００は、前記回路基板の最下側に配置された第２接続部２５０を含むことができる。前記第２接続部２５０は、前記第２保護層１５０を介して露出した前記第４回路パターン１２４の下面に配置される。
【0254】
＜製造方法＞
以下では、第１実施例に係る回路基板の製造方法を工程順に説明することにする。
以下では、第１実施例に係る回路基板の製造方法を工程順に説明することにする。
【0255】
【0256】
図８ａを参照すると、実施例では、ETS工法で回路基板を製造するための基礎資材を用意することができる。
【0257】
例えば、実施例では、キャリア絶縁層３１１及び前記キャリア絶縁層３１１の少なくとも一面に金属層３１２が配置されたキャリアボード３１０を用意することができる。この時、前記金属層３１２は、前記キャリア絶縁層３１１の第１面及び第２面のうちいずれか１つの面のみに配置されてもよく、これと違うように両面に配置されてもよい。例えば、前記金属層３１２は、キャリア絶縁層３１１の一面のみに配置され、それにより前記一面のみで回路基板の製造のためのETS工程を行うことができる。これと違うように、前記金属層３１２は、前記キャリア絶縁層３１１の両面に配置され、それにより前記キャリアボード３１１の両面で回路基板の製造のためのETS工程を同時に行うことができる。このような場合、一度に２つの回路基板を製造することができる。
【0258】
この時、前記キャリア絶縁層３１１及び金属層３１２は、CCL(Copper Clad Laminate)であってもよい。
【0259】
一方、以下では、前記キャリア絶縁層３１１の上面及び下面に配置された金属層３１２の上で、以下の回路基板の製造工程が同時に行われ、これにより２つの回路基板を同時に製造することができるが、説明の便宜を図り、前記キャリア絶縁層３１１の下面に配置された金属層３１２の上で回路基板を製造するのに対してのみ説明することにする。
【0260】
次に、図８ｂを参照すると、前記金属層３１２の下面に第１回路パターン１２１の電解メッキのためのシード層として使用されるスパッタリング層４００を形成する。前記スパッタリング層４００は、前記金属層３１２上にスパッタリング工程により形成することができる。前記スパッタリング工程により金属層を形成する場合、化学銅メッキ工程により形成される金属層に比べて、金属層の厚さを薄くすることができるだけではなく、金属層の中心線表面粗さRaを下げることができる。
【0261】
例えば、化学銅メッキ工程により形成された金属層の場合、中心線表面粗さRaは、０.０８μmを超過する。そして、このような場合、図１a及び図１bで説明したように、第１回路パターンの微細化が難しい問題点がある。
【0262】
反面、前記スパッタリングによって形成された金属層(スパッタリング層４００)の場合、中心線表面粗さRaが０.０５μm以下を有する。即ち、実施例におけるスパッタリングによって形成されたスパッタリング層４００の場合、中心線表面粗さRaが０.０１μm～０.５μmの範囲を有することができる。そして、このような場合、前記第１回路パターン１２１の微細化のために、ドライフィルムの開口部及び開口部の離隔間隔を８μm以下にしても、前記ドライフィルムと前記スパッタリング層４００の間の接合力を維持することができる。
【0263】
次に、図８ｃを参照すると、実施例では、前記スパッタリング層４００上に第１ドライフィルム３２０を形成する。この時、前記第１ドライフィルム３２０は、前記スパッタリング層４００の下面の全体を覆って配置される。次に、実施例では、前記形成された第１ドライフィルム３２０を露光及び現像することができる。
【0264】
具体的に実施例では、前記第１ドライフィルム３２０を露光及び現像して、前記スパッタリング層４００の下面のうち第１回路パターンが形成される領域と垂直方向に重なる開口部３２１を形成する工程を行うことができる。
【0265】
この時、実施例では、前記露光及び現像により開口部３２１が形成された第１ドライフィルム３２０を硬化させる工程を行うことができる。
【0266】
前記第１ドライフィルム３２０の硬化は、紫外線を利用した硬化と赤外線を利用した硬化を含むことができる。
【0267】
例えば、実施例では、前記第１ドライフィルム３２０を５mV～１００mVの間の範囲の紫外線を利用して硬化させることができる。これと違うように、実施例では、前記第１ドライフィルム３２０を赤外線熱硬化(curing)することができる。
【0268】
上記のように、実施例では、前記第１ドライフィルム３２０を硬化する工程を追加で行うことで、前記スパッタリング層４００と前記第１ドライフィルム３２０の間の接合力を向上させることができる。これにより、実施例では、前記第１ドライフィルム３２０と前記金属層３１２の接合力の向上により、前記スパッタリング層４００と前記第１ドライフィルム３２０の間の接合力を維持することができ、これによる前記開口部３２１を満たす第１回路パターン１２１の微細化が可能である。例えば、実施例では、前記第１ドライフィルム３２０を硬化する工程を追加で行うことにより、前記第１回路パターン１２１のトレースの線幅及び間隔を減らすことができる。さらに実施例では、前記第１ドライフィルム３２０を硬化する工程を追加で行うことにより、前記第１回路パターン１２１のトレースの線幅より前記トレースの間の間隔をさらに小さく形成することが可能である。
【0269】
次に、図８ｄを参照すると、実施例では、前記スパッタリング層４００をシード層として電解メッキを行って、前記硬化された第１ドライフィルム３２０の開口部３２１を満たす第１回路パターン１２１を形成する工程を行うことができる。
【0270】
次に、図８ｅに図示されたように、実施例では、前記第１回路パターン１２１のメッキが完了すると、前記スパッタリング層４００の下面に形成された第１ドライフィルム３２０を除去する工程を行うことができる。
【0271】
次に、実施例では、図８ｆに図示されたように、前記スパッタリング層４００上に、前記第１回路パターン１２１を覆う第１絶縁層１１１を形成することができる。この時、前記第１絶縁層１１１の上面１１１Tは、前記スパッタリング層４００の下面と直接接触することができる。これにより、前記第１絶縁層１１１の上面１１１Tは、前記スパッタリング層４００の下面が有する中心線表面粗さRaと同じ中心線表面粗さRaを有することができる。例えば、前記第１絶縁層１１１の上面は、０.０１μm～０.５μmの範囲の中心線表面粗さRaを有することができる。
【0272】
次に、図８ｇを参照すると実施例では、前記第１絶縁層１１１に貫通ホールVHを形成する工程を行うことができる。前記貫通ホールVHはレーザー加工によって形成することができるが、これに限定されるものではない。
【0273】
次に、図８ｈを参照すると、実施例では、第１貫通部１３１及び第２回路パターン１２２を形成する工程を行うことができる。
【0274】
具体的に実施例では、前記第１絶縁層１１１の下面及び前記貫通ホールVHの内壁がシード層を形成し、前記シード層を利用して電解メッキを行って前記第２回路パターン１２２と前記第１貫通部１３１を形成する工程を行うことができる。
【0275】
【0276】
具体的に実施例では、前記第１絶縁層１１１の下面に、前記第２回路パターン１２２を覆う第２絶縁層１１２を形成する工程を行うことができる。次に、実施例では、前記第２絶縁層１１２を貫通する第２貫通部１３２及び前記第２絶縁層１１２の下面に突出した第３回路パターン１２３を形成する工程を行うことができる。
【0277】
【0278】
具体的に実施例では、前記第２絶縁層１１２の下面に前記第３回路パターン１２３を覆う第３絶縁層１１３を形成する工程を行うことができる。次に、実施例では、前記第３絶縁層１１３を貫通する第３貫通部１３３及び前記第３絶縁層１１３の下面に突出した第４回路パターン１２４を形成する工程を行うことができる。
【0279】
次に、図８ｋに図示されたように、実施例では、上記のように製造された回路基板からキャリアボードを除去する工程を行うことができる。例えば、実施例では、キャリア絶縁層３１１の金属層３１２と前記スパッタリング層４００の間の界面を中心として、前記キャリア絶縁層３１１及び前記金属層３１２を分離する工程を行うことができる。
【0280】
次に、図８ｌに図示されたように、実施例では、前記回路基板の第１絶縁層１１１の上面に残っているスパッタリング層４００をエッチングして除去する工程を行うことができる。これにより、実施例では、前記回路基板の最上側に配置された第１絶縁層１１１の上面が露出することができる。
【0281】
この時、前記スパッタリング層４００の除去工程で、前記第１絶縁層１１１の上面１１１Ｔの一部及び前記第１回路パターン１２１の上面１１１Ｔの一部も一緒に除去される。
【0282】
これにより前記第１絶縁層１１１の上面には互いに異なる高さを有する第１部分１１１Ｔ１及び第２部分１１１Ｔ２を含む段差SPを有することになる。
【0283】
また、前記第１回路パターン１２１の上面１１１Ｔは、前記第１絶縁層１１１の上面、好ましくは前記第１部分１１１Ｔ１より低く位置することができる。
【0284】
次に、図８ｍに図示されたように、実施例では、前記第１絶縁層１１１の上面に第１保護層１４０を形成し、第３絶縁層１１３の下面に開口部を有する第２保護層１５０を形成する工程を行うことができる。
【0285】
以下では、第２実施例に係る回路基板について説明する。
【0286】
【0287】
図９は、第２実施例に係る回路基板及び第１回路パターンの表面粗さを説明するための図面であり、図１０は、図９の内側回路パターンまたは第２回路パターンの表面粗さを説明するための図面であり、図１１は、実施例に係る第１回路パターンの下面のソフトエッチング工程を説明するための図面である。
【0288】
【0289】
以下では、第１実施例の回路基板と実質的に同じ部分に対してはその詳細な説明を省略する。
【0290】
第１回路パターン１２１の少なくとも一部または全体は、前記第１絶縁層１１１に埋め込まれた構造を有することができる。例えば、前記第１回路パターン１２１は、回路基板の最外郭に配置された最外郭回路パターンまたは最上側回路パターンであってもよい。これにより、前記第１回路パターン１２１の側面１２１Sの少なくとも一部は、前記第１絶縁層１１１によって覆われる。
【0291】
一方、前記第１回路パターン１２１の上面１２１Tは、前記第１絶縁層１１１の上面と同一平面上に低く位置することができる。これと違うように、前記第１回路パターン１２１の上面１２１Ｔは、前記第１絶縁層１１１の上面より低く位置することができる。これは、前記第１回路パターン１２１のシード層(不図示)のエッチング工程で、前記第１回路パターン１２１の一部も一緒に除去されるからである。
【0292】
第２回路パターン１２２は、前記第１絶縁層１１１の下面に配置される。前記第２回路パターン１２２は、前記第１絶縁層１１１の下へ突出することができる。前記第２回路パターン１２２の側面及び下面は、前記第２絶縁層１１２で覆われる。
【0293】
例えば、第３回路パターン１２３は、前記第２絶縁層１１２の下面に配置される。前記第３回路パターン１２３は、前記第２絶縁層１１２の下へ突出することができる。例えば、第３回路パターン１２３の側面及び下面は、前記第３絶縁層１１３で覆われる。
【0294】
例えば、第４回路パターン１２４は、前記第３絶縁層１１３の下面に配置される。前記第４回路パターン１２４は、前記第３絶縁層１１３の下へ突出することができる。
【0295】
この時、第２実施例における回路基板で回路パターンには一定レベルの表面粗さが付与される。
【0296】
第２実施例で、最上側に配置された第１回路パターン１２１は上面１２１T、側面１２１S及び下面１２１Bを含むことができる。
【0297】
前記第１回路パターン１２１の上面１２１Ｔは、前記第１絶縁層１１１の上面と垂直方向に重ならない。例えば、前記第１絶縁層１１１に配置された状態で、前記第１回路パターン１２１の上面１２１Ｔは、前記第１絶縁層１１１の上側に露出することができる。
【0298】
この時、実施例で、前記第１回路パターン１２１の上面１２１Ｔ、側面１２１Ｓ及び下面１２１Ｂは互いに異なる表面粗さを有することができる。この時、前記表面粗さは中心線表面粗さRaであり、これと違うように１０点平均粗さRzであってもよい。
【0299】
ここで、比較例における回路基板で、第１回路パターンの上面は、前記第１回路パターンの側面及び下面の表面粗さとは異なる表面粗さを有する。しかし、比較例における回路基板で、第１回路パターンの側面及び下面は、互いに同一な表面粗さを有する。例えば、前記第１回路パターンの側面及び下面は、メッキによって形成された表面であり、メッキ工程後に同じ前処理工程を経た表面であるので、実質的に互いに同じ表面粗さを有することになる。
【0300】
反面、実施例における第１回路パターン１２１の側面１２１Ｓ及び下面１２１Ｂは互いに異なる表面粗さを有することができる。これは、前記第１回路パターン１２１のAOI検査を行うために、前記第１回路パターン１２１の下面１２１Ｂには、少なくとも２回の前処理工程が行われ、前記第１回路パターン１２１の側面１２１Ｓには、前記下面１２１Ｂより少ない回数の前処理工程が行われるからである。
【0301】
これにより、実施例で、前記第１回路パターン１２１の側面１２１Ｓの表面粗さは、前記第１回路パターン１２１の下面１２１Ｂの表面粗さより小さくてもよい。
【0302】
例えば、前記第１回路パターン１２１の下面１２１Ｂは、前記第１回路パターン１２１の側面より少なくとも１回以上の前処理工程が追加行われ、これにより前記第１回路パターン１２１の側面の表面粗さより大きい表面粗さを有することができる。
【0303】
前記第１回路パターン１２１の側面１２１Sは、０μmより大きい表面粗さを有することができる。例えば、前記第１回路パターン１２１の側面１２１Sは、０.０５μm～０.６μmの間の範囲の中心線表面粗さRaを有することができる。例えば、前記第１回路パターン１２１の側面１２１Sは、０.０８μm～０.５５μmの間の範囲の中心線表面粗さRaを有することができる。例えば、前記第１回路パターン１２１の側面１２１Sは、０.１μm～０.４５μmの間の範囲の中心線表面粗さRaを有することができる。前記第１回路パターン１２１の側面１２１Sの中心線表面粗さRaが０.０５μmより小さいと、前記第１絶縁層１１１と前記第１回路パターン１２１の側面１２１Sの接合力が低下する。前記第１回路パターン１２１の側面１２１Sの中心線表面粗さRaが０.６μmより大きいと、前記第１回路パターン１２１の側面１２１Sを介して伝達される信号の伝送損失が増加する。例えば、高周波信号は表皮効果(Skin Effect)によって回路パターンの表面に沿って信号が移動する特性を有する。この時、前記回路パターンの表面粗さが増加するほど抵抗が増加し、これにより前記表皮効果による信号伝送損失が増加する。
【0304】
前記第１回路パターン１２１の下面１２１Ｂは、前記第１回路パターン１２１の側面１２１Ｓより大きい中心線表面粗さRaを有することができる。これは、前記第１回路パターン１２１の製造工程で、前記第１回路パターン１２１のメッキが完了した後に、前記第１回路パターン１２１に対するAOI検査を行うために、前記第１回路パターン１２１の下面１２１Bに対してのみ追加的な前処理工程が行われたからである。
【0305】
前記第１回路パターン１２１の下面１２１Ｂは、前記第１回路パターン１２１の側面１２１Ｓが有する中心線表面粗さRaの範囲内で、前記第１回路パターン１２１の側面１２１Ｓが有する中心線表面粗さRaより大きい値を有することができる。
【0306】
例えば、前記第１回路パターン１２１の下面１２１Ｂの中心線表面粗さRaは、前記第１回路パターン１２１の側面１２１Ｓの中心線表面粗さRaの１１０%～１７０%の間の範囲を有することができる。例えば、前記第１回路パターン１２１の下面１２１Ｂの中心線表面粗さRaは、前記第１回路パターン１２１の側面１２１Ｓの中心線表面粗さRaの１２０%～１６０%の間の範囲を有することができる。例えば、前記第１回路パターン１２１の下面１２１Ｂの中心線表面粗さRaは、前記第１回路パターン１２１の側面１２１Ｓの中心線表面粗さRaの１２５%～１５０%の間の範囲を有することができる。
【0307】
前記第１回路パターン１２１の下面１２１Ｂの中心線表面粗さRaが前記第１回路パターン１２１の側面１２１Ｓの中心線表面粗さRaの１１０%未満であると、前記第１回路パターン１２１の下面１２１BのAOI検査時に検査の正確度が低下する。例えば、前記第１回路パターン１２１の下面１２１ＢのAOI検査を行うためには、前記第１回路パターン１２１の下面１２１Ｂの中心線表面粗さRaが一定レベル以上を持たなければならない。この時、前記第１回路パターン１２１の下面１２１Bの中心線表面粗さRaが前記第１回路パターン１２１の側面１２１Sの中心線表面粗さRaの１１０%未満であるということは、前記第１回路パターン１２１の下面１２１Ｂが前記AOI検査を行う時に、前記AOI検査を行うことがレベルの中心線表面粗さRaを持たなかったことを意味し、これにより前記第１回路パターン１２１に対する検査の正確度が低下する。例えば、前記第１回路パターン１２１の下面１２１Ｂの中心線表面粗さRaが前記第１回路パターン１２１の側面１２１Ｓの中心線表面粗さRaの１１０%未満であると、前記AOI検査工程で、前記第１回路パターン１２１の下面１２１Bの酸化膜が完全に除去されていないことを意味し、これによる検査の正確度が低下する。例えば、前記第１回路パターン１２１の形成が完了した後に、前記第１回路パターン１２１の側面１２１Ｓはドライフィルム(不図示)に覆われた状態で、前記第１回路パターン１２１の下面１２１Ｂについてソフトエッチング工程を行うことができる。
【0308】
例えば、図１１の(ａ)に図示されたように、前記第１回路パターン１２１の形成工程で、前記第１回路パターン１２１のメッキが完了すると、前記第１回路パターン１２１の側面１２１Ｓ及び下面１２１Bは実質的に同じ中心線表面粗さRaを有することができる。この時、前記第１回路パターン１２１の下面１２１Ｂは、メッキ工程による酸化膜が形成された状態であるかもしれない。そして、前記酸化膜が形成された状態では、前記第１回路パターン１２１の下面１２１Ｂに対するAOI検査の正確度が低下する。さらに、前記第１回路パターン１２１のメッキが完了した後、前記メッキによって形成される中心線表面粗さRaはAOI検査が可能な中心線表面粗さRaではなく、これによりAOI検査の正確度が低下する。
【0309】
これにより、実施例では、前記第１回路パターン１２１がメッキが完了した後に、前記第１回路パターン１２１の下面１２１Ｂに対してのみソフトエッチング工程を行って、前記第１回路パターン１２１の下面１２１Ｂの酸化膜を除去して、前記第１回路パターン１２１の下面１２１BにAOI検査が可能な中心線表面粗さRaを付与するようにする。
【0310】
よって、実施例では、前記第１回路パターン１２１の側面１２１Sと下面１２１Bが互いに異なる中心線表面粗さRaを有することになる。
【0311】
一方、前記第１回路パターン１２１の上面１２１Tは、前記第１回路パターン１２１のメッキに使用されたシード層の除去にともなうエッチング工程で、前記シード層と一緒にエッチングが行われ、これにより前記第１回路パターン１２１の側面１２１Ｓ及び下面１２１Ｂよりは低い中心線表面粗さRaを有することができる。この時、前記第１回路パターン１２１のシード層のエッチング工程で、前記第１回路パターン１２１の側面１２１Ｓ及び下面１２１Ｂは、前記第１絶縁層１１１によって覆われた状態であるので、前記エッチングが行われない。
【0312】
一方、実施例で、前記第１回路パターン１２１を除いた他の回路パターンの側面及び下面は、互いに同じ中心線表面粗さRaを有することができる。
【0313】
例えば、第２回路パターン１２２は側面１２２S及び下面１２２Bは、互いに同じ中心線表面粗さRaを有することができる。これは、前記第２回路パターン１２２は追加絶縁層が積層される前に前記第２回路パターン１２２のシード層の除去工程が行われ、これにより前記第１回路パターン１２１のような第１回路パターン１２１の下面１２１Bに対するソフトエッチング工程が不必要であるからである。
【0314】
これにより、前記第２回路パターン１２２の側面１２２Ｓ及び下面１２２Ｂは、前記第１回路パターン１２１の側面１２１Ｓに対応する中心線表面粗さRaを有することができる。前記対応するということは、前記第２回路パターン１２２の側面１２２Ｓ及び下面１２２Ｂの中心線表面粗さRaが前記第１回路パターン１２１の側面１２１Ｓの中心線表面粗さRaと同一であるということを意味することができる。これと違うように、前記対応するということは、前記第２回路パターン１２２の側面１２２Ｓ及び下面１２２Ｂの中心線表面粗さRaが前記第１回路パターン１２１の側面１２１Ｓの中心線表面粗さRaの９７%～１０３%の間の範囲を有することを意味することができる。即ち、前記対応するということは、前記第２回路パターン１２２の側面１２２Ｓ及び下面１２２Ｂの中心線表面粗さRaが前記第１回路パターン１２１の側面１２１Ｓの中心線表面粗さRaと同一であるか、差がほとんどないということを意味することができる。
【0315】
上記のように実施例では、ETS工法により前記第１回路パターン１２１が形成された後に、前記第１回路パターン１２１の下面１２１Ｂに対してのみ追加的な前処理工程(例えば、ソフトエッチング工程)を行い、これにより前記第１回路パターン１２１の下面に対するAOI検査を可能とする。よって、実施例における第１回路パターン１２１の側面１２１Ｓ及び下面１２１Ｂは互いに異なる中心線表面粗さRaを有することができる。
【0316】
そして、実施例で、前記第１回路パターン１２１以外の第２回路パターン１２２は、第１回路パターン１２１とは違ってソフトエッチング工程が不必要であり、これにより前記第１回路パターン１２１とは違って、前記第２回路パターン１２２の側面１２２Sと前記第２回路パターン１２２の下面１２２Bは、互いに同じ中心線表面粗さRaを有することができる。
【0317】
実施例における回路基板は最上側に配置され、絶縁層に埋め込まれた第１回路パターンを含む。この時、前記第１回路パターンは、上面、側面及び下面を含む。そして、前記第１回路パターンの側面及び下面は、前記絶縁層によって覆われる。この時、実施例で前記第１回路パターンの側面及び下面は互いに異なる中心線表面粗さRaを有することができる。例えば、前記第１回路パターンの下面は、前記第１回路パターンの側面より大きい中心線表面粗さRaを有することができる。これは、前記第１回路パターンの形成工程中に、前記第１回路パターンの下面に対するAOI検査を行うために追加行われたソフトエッチング工程によるものである。これにより、実施例では、前記第１回路パターンが形成され、前記第１回路パターンのシード層が除去される前に前記第１回路パターンの下面に対するAOI検査を行うことができ、これによる前記第１回路パターンのAOI検査の正確度を向上させると共に、検査効率性を向上させることができる。
【0318】
以下では、第２実施例に係る回路基板の製造方法及びこれによる検査方法について説明することにする。具体的に、以下では、図９に図示された回路基板の製造方法を工程順に説明することにする。
【0319】
【0320】
図１２を参照すると、実施例では、ETS工法で回路基板を製造するための基礎資材を用意することができる。
【0321】
例えば、実施例では、キャリア絶縁層３１１及び前記キャリア絶縁層３１１の少なくとも一面に金属層３１２が配置されたキャリアボード３１０を用意することができる。この時、前記金属層３１２は、前記キャリア絶縁層３１１の第１面及び第２面のうちいずれか１つの面のみに配置され、これと違うように両面に配置されてもよい。例えば、前記金属層３１２は、キャリア絶縁層３１１の一面のみに配置され、それにより前記一面のみで回路基板の製造のためのETS工程を行うことができる。これと違うように、前記金属層３１２は、前記キャリア絶縁層３１１の両面に配置され、それにより前記キャリアボード３１１の両面で回路基板の製造のためのETS工程を同時に行うことができる。このような場合、一度に２つの回路基板を製造することができる。
【0322】
前記金属層３１２は、前記キャリア絶縁層３１１に無電解メッキをして形成することができる。これと違うように、前記キャリア絶縁層３１１及び金属層３１２は、CCL(Copper Clad Laminate)であってもよい。
【0323】
次に、図１３を参照すると、実施例では、前記金属層３１２上に第１ドライフィルム３２０を形成する。この時、前記第１ドライフィルム３２０は、前記金属層３１２の全体を覆って配置される。次に、実施例では、前記形成された第１ドライフィルム３２０を露光及び現像することができる。
【0324】
具体的に実施例では、前記第１ドライフィルム３２０を露光及び現像して、前記金属層３１２の表面のうち第１回路パターン１２１が形成される領域と垂直方向に重なる開口部３２１を形成する工程を行うことができる。
【0325】
前記開口部３２１は、前記金属層３１２の表面であり、第１回路パターン１２１が形成される領域に対応するように形成される。
【0326】
この時、実施例では、前記露光及び現像により開口部３２１が形成された第１ドライフィルム３２０を硬化させる工程を行うことができる。
【0327】
前記第１ドライフィルム３２０の硬化は、紫外線を利用した硬化と赤外線を利用した硬化を含むことができる。
【0328】
例えば、実施例では、前記第１ドライフィルム３２０を５mV～１００mVの間の範囲の紫外線を利用して硬化させることができる。これと違うように、実施例では、前記第１ドライフィルム３２０を赤外線熱硬化(curing)することができる。
【0329】
上記のように、実施例では、前記第１ドライフィルム３２０を硬化する工程を追加で行うことで、前記金属層３１２と前記第１ドライフィルム３２０の間の接合力を向上させることができる。これにより、実施例では、前記第１ドライフィルム３２０と前記金属層３１２の接合力の向上により、前記開口部３２１に形成される第１回路パターン１２１の微細化が可能である。例えば、実施例では、前記第１ドライフィルム３２０を硬化する工程を追加で行うことにより、前記第１回路パターン１２１のトレースの線幅及び間隔を減らすことができる。さらに実施例では、前記第１ドライフィルム３２０を硬化する工程を追加で行うことにより、前記第１回路パターン１２１のトレースの線幅より前記トレースの間の間隔をさらに小さく形成することが可能である。
【0330】
次に、図１４を参照すると、実施例では、前記金属層３１２をシード層として、前記硬化された第１ドライフィルム３２０の開口部３２１内にメッキ層を形成し、第１回路パターン１２１を形成する工程を行うことができる。
【0331】
以後、実施例では、前記第１回路パターン１２１が形成された以後に、前記第１ドライフィルム３２０を直ちに除去せず、前記第１ドライフィルム３２０が積層された状態で前記第１回路パターン１２１のAOI検査を行うようにする。
【0332】
このために、図１５に図示されたように、実施例ではソフトエッチング装置３００を利用して、前記第１ドライフィルム３２０と垂直方向に重なった前記第１回路パターン１２１の下面１２１Bのソフトエッチング工程を行うことができる。これにより、実施例では、前記ソフトエッチング工程が行われた後に、前記第１ドライフィルム３２０によって覆われた前記第１回路パターン１２１の側面１２１Sと前記第１回路パターン１２１の下面は互いに異なる中心線表面粗さRaを有することになる。
【0333】
前記ソフトエッチング工程により、前記第１回路パターン１２１の下面１２１Ｂには一定レベルの中心線表面粗さRaが付与され、それにより表面に形成された酸化膜の除去が行われる。
【0334】
これにより、図１６に図示されたように実施例では、前記第１ドライフィルム３２０が配置された状態で、AOI検査装備４００を利用して、前記ソフトエッチングされた前記第１回路パターン１２１の下面１２１Ｂに対するAOI検査を行うことができる。
【0335】
次に、前記AOI検査が完了すると、図１７に図示されたように、前記第１ドライフィルム３２０を除去する工程を行うことができる。
【0336】
次に、実施例では、前記第１回路パターン１２１の側面１２１Ｓ及び下面１２１Ｂに対する前処理工程を行うことができる。
【0337】
この時、前処理工程前の前記第１回路パターン１２１の側面１２１Ｓ及び下面１２１Ｂは互いに異なる中心線表面粗さRaを有しており、これにより前記前処理工程後の前記第１回路パターン１２１の側面１２１Ｓ及び下面１２１Ｂは互いに異なる中心線表面粗さRaを有することになる。
【0338】
次に、実施例では、図１８に図示されたように、前記金属層３１２上に、前記第１回路パターン１２１を覆う第１絶縁層１１１を形成することができる。
【0339】
次に、図１９を参照すると実施例では、前記第１絶縁層１１１に貫通ホールVHを形成する工程を行うことができる。前記貫通ホールVHはレーザー加工によって形成することができるが、これに限定されるものではない。
【0340】
次に、図２０を参照すると、実施例では、第１貫通部１３１及び第２回路パターン１２２を形成する工程を行うことができる。
【0341】
具体的に実施例では、前記第１絶縁層１１１の下面及び前記貫通ホールVHの内壁がシード層を形成し、前記シード層を利用して電解メッキを行って前記第２回路パターン１２２と前記第１貫通部１３１を形成する工程を行うことができる。
【0342】
【0343】
具体的に実施例では、前記第１絶縁層１１１の下面に、前記第２回路パターン１２２を覆う第２絶縁層１１２を形成する工程を行うことができる。次に、実施例では、前記第２絶縁層１１２を貫通する第２貫通部１３２及び前記第２絶縁層１１２の下面に突出した第３回路パターン１２３を形成する工程を行うことができる。
【0344】
【0345】
具体的に実施例では、前記第２絶縁層１１２の下面に前記第３回路パターン１２３を覆う第３絶縁層１１３を形成する工程を行うことができる。次に、実施例では、前記第３絶縁層１１３を貫通する第３貫通部１３３及び前記第３絶縁層１１３の下面に突出した第４回路パターン１２４を形成する工程を行うことができる。
【0346】
次に、図２３に図示されたように、実施例では、上記のように製造された回路基板からキャリアボードを除去する工程を行うことができる。例えば、実施例では、前記キャリアボード３１０からキャリア絶縁層３１１と金属層３１２を互いに分離する工程を行うことができる。
【0347】
次に、図２４に図示されたように、実施例では、前記回路基板の第１絶縁層１１１の上面に残っている金属層３１２をエッチングして除去する工程を行うことができる。これにより、実施例では、前記回路基板の最上側に配置された第１絶縁層１１１の上面が露出することができる。
【0348】
この時、前記金属層３１２が除去された後の第１絶縁層１１１の上面は、前記第１回路パターン１２１の上面１２１Ｔと同一平面上に位置することができる。
【0349】
これと違うように、前記金属層３１２が除去された後の第１絶縁層１１１の上面は、前記第１回路パターン１２１の上面１２１Tより高く位置することができる。
【0350】
この時、前記第１回路パターン１２１の一部は、前記金属層３１２の除去時に一緒に除去され、これにより前記第１回路パターン１２１の上面１２１Ｔは、前記第１回路パターン１２１の側面１２１Ｓ及び下面１２１Ｂより低い中心線表面粗さRaを有することになる。
【0351】
次に、図２５に図示されたように、実施例では、前記第１絶縁層１１１の上面に第１保護層１４０を形成し、第３絶縁層１１３の下面に開口部を有する第２保護層１５０を形成する工程を行うことができる。
【0352】
以上の実施例で説明された特徴、構造、効果等は、本発明の少なくとも１つの実施例に含まれ、必ず１つの実施例に限定されるものでは、ない。また、各実施例に例示された特徴、構造、効果等は、実施例が属する分野で通常の知識を有する者によって、別の実施例に対して組合せまたは変形して実施可能である。よって、そのような組合せと変形に係る内容は、本発明の範囲に含まれると解釈されるべきである。
【0353】
以上では、実施例を中心に説明したが、これは単なる例示であり、本発明を限定するものでは、なく、本発明が属する分野で通常の知識を有した者であれば、本実施例の本質的な特性を逸脱しない範囲内で、以上で例示されていない多様な変形と応用が可能である。例えば、実施例に具体的に提示された各構成要素は、変形して実施することができる。そして、そのような変形と応用に係る差異点は、添付される請求の範囲で規定する本発明の範囲に含まれると解釈されるべきである。
【図1a】
【図1b】
【図2a】
【図2b】
【図2c】
【図2d】
【図2e】
【図2f】
【図2g】
【図3】
【図4a】
【図4b】
【図4c】
【図5】
【図6】
【図7】
【図8a】
【図8b】
【図8c】
【図8d】
【図8e】
【図8f】
【図8g】
【図8h】
【図8i】
【図8j】
【図8k】
【図8l】
【図8m】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【手続補正書】
【提出日】2024-01-30
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
上面及び下面を含む第１絶縁層と、前記第１絶縁層の上面に埋め込まれた第１回路パターンと、を含み、
前記第１絶縁層の上面は、前記第１回路パターンと垂直に重ならない部分を含み、
前記第１絶縁層の上面の前記部分は、段差を有する、回路基板。
【請求項2】
前記第１絶縁層の前記部分は、前記第１回路パターンから水平方向に離れるほど高さが低くなる凹部を含む、請求項１に記載の回路基板。
【請求項3】
前記第１絶縁層の前記部分の少なくとも一部は、前記第１回路パターンの上面より高く位置する、請求項１に記載の回路基板。
【請求項4】
前記第１絶縁層の上面の中心線表面粗さ(Ra)は、前記第１回路パターンの上面の中心線表面粗さ(Ra)と異なる、請求項１に記載の回路基板。
【請求項5】
前記第１絶縁層の上面の中心線表面粗さ(Ra)は、０.０１μm～０.５μmの間の範囲を有する、請求項４に記載の回路基板。
【請求項6】
前記第１絶縁層は、複数の絶縁層のうち最上側に配置された最上側絶縁層であり、前記第１回路パターンの上面の少なくとも一部は、前記第１絶縁層の上面と垂直方向に重ならない、請求項４に記載の回路基板。
【請求項7】
前記第１絶縁層は、前記第１回路パターンと垂直方向に重なるキャビティを含み、前記キャビティは、前記第１回路パターンの側面と接触する内側面と、前記第１回路パターンの下面と接触する底面を含み、
前記第１絶縁層の上面の中心線表面粗さ(Ra)は、前記キャビティの内側面の中心線表面粗さ(Ra)及び前記キャビティの底面の中心線表面粗さ(Ra)と異なる、請求項４に記載の回路基板。
【請求項8】
前記キャビティの内側面の中心線表面粗さ(Ra)は、前記キャビティの底面の中心線表面粗さ(Ra)と同一である、請求項７に記載の回路基板。
【請求項9】
前記第１絶縁層の上面の中心線表面粗さ(Ra)は、前記キャビティの内側面の中心線表面粗さ(Ra)及び前記キャビティの底面の中心線表面粗さ(Ra)より小さい、請求項７に記載の回路基板。
【請求項10】
前記第１絶縁層の上面の中心線表面粗さ(Ra)は、前記第１絶縁層の下面の中心線表面粗さ(Ra)より小さい、請求項４に記載の回路基板。
【請求項11】
前記第１絶縁層の上面の少なくとも一部は、前記第１回路パターンの上面より高く位置する、請求項１に記載の回路基板。
【請求項12】
前記第１絶縁層の下面に配置される第２回路パターンと、
前記第１絶縁層の下面に配置され、前記第２回路パターンを覆う第２絶縁層とをさらに含む、請求項１に記載の回路基板。
【請求項13】
前記第１絶縁層の上面の中心線表面粗さ(Ra)は、前記第２回路パターンの側面の中心線表面粗さ(Ra)及び前記第２回路パターンの下面の中心線表面粗さ(Ra)のうち少なくとも１つより小さい、請求項１２に記載の回路基板。
【請求項14】
前記第１絶縁層の上面に配置され、前記第１回路パターンの上面の少なくとも一部と垂直方向に重なる開口部を有する第１保護層を含み、
前記第１保護層は、前記第１絶縁層の上面の凹部を満たす、請求項２に記載の回路基板。
【請求項15】
前記第１保護層の下面の中心線表面粗さ(Ra)は、０.０１μm～０.５μmの間の範囲を満足する、請求項１４に記載の回路基板。
【請求項16】
上面及び下面を含む絶縁層と、
前記絶縁層の上面に埋め込まれた回路パターンと、
前記回路パターン上に配置された接続部と、
前記接続部上に配置されたチップと、を含み、
前記絶縁層の上面は、前記回路パターンと垂直に重ならない部分を含み、
前記絶縁層の上面の前記部分は、段差を有し、
前記段差の少なくとも一部は、垂直方向に沿って前記チップと重なった、半導体パッケージ。
【請求項17】
前記絶縁層の前記部分は、前記回路パターンから水平方向に離れるほど高さが低くなる凹部を含む、請求項１６に記載の半導体パッケージ。
【請求項18】
前記絶縁層の前記部分の少なくとも一部は、前記回路パターンの上面より高く位置する、請求項１６に記載の半導体パッケージ。
【請求項19】
前記絶縁層上に配置され、前記回路パターンと垂直方向に沿って重なった開口部を備えた保護層をさらに含み、
前記保護層は、凹部の少なくとも一部を満たしながら備えられた、請求項１６に記載の半導体パッケージ。
【請求項20】
前記保護層の下面は、段差を含み、
前記段差は、前記回路パターンと垂直方向に重ならない領域に備えられた段差と、前記回路パターンと垂直方向に重なった領域に備えられた段差を含む、請求項１９に記載の半導体パッケージ。
【国際調査報告】