▶ マコム テクノロジー ソリューションズ ホールディングス， インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-07-26
(54)【発明の名称】電界効果トランジスタにおけるトラップの補償
(51)【国際特許分類】
H03F 1/32 20060101AFI20240719BHJP
H03F 1/02 20060101ALI20240719BHJP
H03F 3/68 20060101ALI20240719BHJP
【ＦＩ】
H03F1/32
H03F1/02 188
H03F3/68 220
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024507048
(86)(22)【出願日】2022-08-03
(85)【翻訳文提出日】2024-03-28
(86)【国際出願番号】 US2022039243
(87)【国際公開番号】W WO2023014766
(87)【国際公開日】2023-02-09
(31)【優先権主張番号】17/395,035
(32)【優先日】2021-08-05
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】518066415
【氏名又は名称】マコム テクノロジー ソリューションズ ホールディングス， インコーポレイテッド
【氏名又は名称原語表記】ＭＡＣＯＭ ＴＥＣＨＮＯＬＯＧＹ ＳＯＬＵＴＩＯＮＳ ＨＯＬＤＩＮＧＳ， ＩＮＣ．
(74)【代理人】
【識別番号】110000855
【氏名又は名称】弁理士法人浅村特許事務所
(72)【発明者】
【氏名】ソング、ヤング － ユール
(72)【発明者】
【氏名】モクティ、ズルハズミ エイ．
(72)【発明者】
【氏名】ウッド、ジョン
(72)【発明者】
【氏名】ムー、キアンリー
(72)【発明者】
【氏名】フィッシャー、ジェレミー
【テーマコード（参考）】
5J500
【Ｆターム（参考）】
5J500AA01
5J500AA21
5J500AA41
5J500AA63
5J500AA64
5J500AA65
5J500AC21
5J500AF07
5J500AF13
5J500AF17
5J500AH07
5J500AH12
5J500AH24
5J500AH25
5J500AH29
5J500AH34
5J500AH35
5J500AK01
5J500AK03
5J500AK12
5J500AK16
5J500AK29
5J500AM05
5J500AM08
5J500AM13
5J500AQ03
5J500AT01
5J500AT07
5J500NG06
(57)【要約】
回路は、電界効果トランジスタ、ＦＥＴと、ＦＥＴの出力に結合された出力を備える、基準トランジスタと、基準トランジスタに結合され、キャリア・トラップに起因する基準トランジスタのドレイン電流の変化に応じて、基準トランジスタへの入力信号を生成し、入力信号を基準トランジスタの入力に印加するよう構成される、アクティブ・バイアス回路と、ＦＥＴの入力及び基準トランジスタの入力に結合された、加算ノードとを具備する。加算ノードは、キャリア・トラップ効果を補償するために、入力信号をＦＥＴの入力信号に加算する。
【特許請求の範囲】
【請求項1】
電界効果トランジスタ（ＦＥＴ）と、前記ＦＥＴの出力に結合された出力を備える基準トランジスタと、
前記基準トランジスタに結合され、前記基準トランジスタのドレイン電流に応じて前記基準トランジスタへの入力信号を生成し、前記入力信号を前記基準トランジスタの入力に印加するように構成されているアクティブ・バイアス回路と、
前記ＦＥＴの入力及び前記基準トランジスタの前記入力に結合され、前記入力信号を前記ＦＥＴの入力信号に加算する加算ノードと
を備える回路。
【請求項2】
前記ＦＥＴ及び前記各基準トランジスタがそれぞれ、それぞれのソース端子、ドレイン端子、及びゲート端子を備え、前記ＦＥＴ及び前記基準トランジスタの前記ドレイン端子が、前記ＦＥＴ及び前記基準トランジスタの前記それぞれの出力を構成し、前記ＦＥＴの前記ドレイン端子が、結合コンデンサを介して、前記基準トランジスタの前記ドレイン端子にＲＦ結合されている、請求項１に記載の回路。
【請求項3】
前記基準トランジスタの前記ゲート端子とグランドとの間にあるＲＦシャント・コンデンサをさらに備える、請求項２に記載の回路。
【請求項4】
前記基準トランジスタの前記ゲート端子が、前記ＦＥＴの前記ゲート端子とＤＣ結合されている、請求項２に記載の回路。
【請求項5】
前記基準トランジスタの前記ゲート端子と前記ＦＥＴの前記ゲート端子との間にあるバッファをさらに備える、請求項４に記載の回路。
【請求項6】
前記バッファが、ボルテージ・フォロワ構成の演算増幅回路を含む、請求項５に記載の回路。
【請求項7】
前記基準トランジスタの前記ゲートと前記ＦＥＴの前記ゲートとの間にある低域通過フィルタをさらに備える、請求項４に記載の回路。
【請求項8】
前記基準トランジスタに流れ込むドレイン電流のレベルを検出するように構成され、前記アクティブ・バイアス回路に結合されているドレイン電流監視回路をさらに備える、請求項１に記載の回路。
【請求項9】
前記基準トランジスタと前記ドレイン電流監視回路との間にある低域通過フィルタをさらに備える、請求項８に記載の回路。
【請求項10】
前記基準トランジスタ及び前記ＦＥＴが、ＩＩＩ族窒化物ベースの高電子移動度トランジスタを含む、請求項１に記載の回路。
【請求項11】
基準回路及び前記ＦＥＴが、単一の基板上に形成され、共通のエピタキシャル構造を共有する、請求項１０に記載の回路。
【請求項12】
前記基準トランジスタ及び前記ＦＥＴが、共通のドレイン・バイアス電圧でバイアスされる、請求項１に記載の回路。
【請求項13】
前記アクティブ・バイアス回路が、前記基準トランジスタを流れる一定のドレイン電流を維持するために、前記基準トランジスタのゲート電圧を制御するように構成されている、請求項１に記載の回路。
【請求項14】
前記アクティブ・バイアス回路が、前記基準トランジスタの前記ドレイン電流の変化に応じて、前記入力信号を生成するように構成され、前記基準トランジスタの前記ドレイン電流の前記変化が、前記基準トランジスタにおけるキャリア・トラップによって引き起こされる、請求項１に記載の回路。
【請求項15】
ソース端子、ドレイン端子、及びゲート端子を備えるパワー電界効果トランジスタ、ＦＥＴと、ソース端子、ドレイン端子、及びゲート端子を備える基準トランジスタと、
前記基準トランジスタの前記ドレイン端子と前記パワーＦＥＴの前記ドレイン端子との間に接続されているＲＦ結合コンデンサと、
前記基準トランジスタの前記ドレイン端子に結合され、前記基準トランジスタのドレイン電流の変化を検出するように構成されているドレイン電流検出回路と、
前記ドレイン電流検出回路に結合され、前記基準トランジスタの前記ドレイン電流の前記変化に応じて、前記基準トランジスタへの入力信号を生成するように構成されているアクティブ・バイアス回路と
を備えるトランジスタ増幅器であって、
前記入力信号が、前記基準トランジスタの前記ゲートに印加され、
前記入力信号が、前記パワーＦＥＴのＲＦ入力信号に加算される、トランジスタ増幅器。
【請求項16】
前記基準トランジスタ及び前記パワーＦＥＴが、Ａ級動作、又はＡＢ級動作などの狭い導通角のバイアスでバイアスされる、請求項１５に記載のトランジスタ増幅器。
【請求項17】
前記基準トランジスタの前記ゲート端子とグランドとの間にあるＲＦシャント・コンデンサをさらに備える、請求項１５に記載のトランジスタ増幅器。
【請求項18】
前記基準トランジスタの前記ゲート端子が、前記パワーＦＥＴの前記ゲート端子とＤＣ結合されている、請求項１５に記載のトランジスタ増幅器。
【請求項19】
前記基準トランジスタの前記ゲート端子と前記パワーＦＥＴの前記ゲート端子との間にあるバッファをさらに備える、請求項１８に記載のトランジスタ増幅器。
【請求項20】
前記バッファが、ボルテージ・フォロワ構成の演算増幅回路を含む、請求項１９に記載のトランジスタ増幅器。
【請求項21】
前記基準トランジスタの前記ゲートと前記ＦＥＴの前記ゲートとの間にある低域通過フィルタをさらに備える、請求項１８に記載のトランジスタ増幅器。
【請求項22】
前記パワーＦＥＴ及び前記基準トランジスタが、ＩＩＩ族窒化物ベースの高電子移動度トランジスタを含む、請求項１５に記載のトランジスタ増幅器。
【請求項23】
電界効果トランジスタ（ＦＥＴ）におけるキャリア・トラップ効果を補償する方法であって、前記方法が、前記ＦＥＴに結合された基準トランジスタのドレイン電流の変化を検出するステップと、
前記基準トランジスタの前記ドレイン電流の前記変化に応じて、前記基準トランジスタへの入力信号を生成するステップと、
前記入力信号を、前記基準トランジスタの入力に印加するステップと、
前記入力信号を、補償信号として、前記ＦＥＴのＲＦ入力信号に加算するステップと
を含む、方法。
【請求項24】
前記パワーＦＥＴ及び前記基準トランジスタが、ＩＩＩ族窒化物ベースの高電子移動度トランジスタを含む、請求項２３に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本出願は、２０２１年８月５日に出願された米国特許出願第１７／３９５，０３５号、名称「ＣＯＭＰＥＮＳＡＴＩＯＮ ＯＦ ＴＲＡＰＰＩＮＧ ＩＮ ＦＩＥＬＤ ＥＦＦＥＣＴ ＴＲＡＮＳＩＳＴＯＲＳ」の優先権を主張し、その開示は、全体が参照により本明細書に組み込まれている。
【0002】
本開示は、トランジスタ構造体に関し、詳細には、高電子移動度トランジスタに関する。
【背景技術】
【0003】
ケイ素（Ｓｉ）及びガリウム砒素（ＧａＡｓ）などの狭バンドギャップ半導体材料は、低電力用途、及びＳｉの場合は低周波用途の半導体デバイスに、広く使用されている。しかし、これらの半導体材料は、例えば、バンドギャップが比較的狭く（室温で、Ｓｉの場合は１．１２ｅＶ、ＧａＡｓの場合は１．４２ｅＶ）、破壊電圧が比較的小さいため、高出力及び／又は高周波用途には、あまり適さない可能性がある。
【0004】
高出力、高温、及び／又は高周波の、用途及びデバイスに対する関心は、炭化ケイ素（４Ｈ－ＳｉＣの場合、室温で３．２ｅＶ）及びＩＩＩ族窒化物（例えば、ＧａＮの場合、室温で３．３６ｅＶ）などの、広バンドギャップの半導体材料に集中している。これらの材料は、ＧａＡｓ及びＳｉよりも大きい電界破壊強度、並びにＧａＡｓ及びＳｉよりも高い電子飽和速度を有することができる。
【0005】
高出力用途及び／又は高周波用途で特に興味深いデバイスは、変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ：ｍｏｄｕｌａｔｉｏｎ ｄｏｐｅｄ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）としても知られる、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）である。ＨＥＭＴデバイスでは、相異なるバンドギャップ・エネルギーを有する２つの半導体材料のヘテロ接合で、２次元電子ガス（２ＤＥＧ：ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ）が形成され得、この場合、バンドギャップがより狭い材料の方が、バンドギャップがより広い材料よりも高い電子親和力を有する。２ＤＥＧは、ドープされていない、バンドギャップがより狭い材料内の蓄積層であり、例えば１０１３キャリア／ｃｍ２を超える、比較的高いシート電子濃度を含有することができる。さらに、バンドギャップがより広い半導体で発生した電子は、２ＤＥＧに移動でき、イオン化された不純物の散乱の減少により、比較的高い電子移動度が可能となる。ＨＥＭＴは、この比較的高いキャリア濃度とキャリア移動度との組合せにより、比較的大きな相互コンダクタンスを得ることができ、高周波用途では、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ：ｍｅｔａｌ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）よりも優れた性能を発揮する可能性がある。
【0006】
窒化ガリウム／窒化アルミニウムガリウム（ＧａＮ／ＡｌＧａＮ）材料系で製造されたＨＥＭＴは、比較的大きい破壊電界、比較的広いバンドギャップ、比較的大きい伝導帯のオフセット、及び／又は比較的大きい飽和電子ドリフト速度などの、材料特性の組合せにより、大きいＲＦ出力を生成することができる。２ＤＥＧ内の電子の大部分は、ＡｌＧａＮ内の分極が寄与するものであり得る。
【0007】
図１Ａは、従来の窒化ガリウムベースのＨＥＭＴ構造体を示している。この構造体は、半絶縁性４Ｈ炭化ケイ素（ＳｉＣ）基板であり得る、基板１０を備える。任意選択のバッファ層、核生成層、及び／又は遷移層（図示せず）を、基板１０上に設けることができる。チャネル層２０は、基板１０上に設けられている。チャネル層２０は、ＧａＮなどのＩＩＩ族窒化物であり得る。バリア層２２は、チャネル層２０上に設けられている。バリア層２２は、チャネル層２０のバンドギャップよりも大きいバンドギャップを有し、チャネル層２０は、バリア層２２よりも大きい電子親和力を有することができる。バリア層２２は、ＡｌＮ、ＡｌＩｎＮ、ＡｌＧａＮ、又はＡｌＩｎＧａＮであり得、チャネル層２０とバリア層２２との間の界面に、かなりのキャリア濃度を誘起するのに十分な厚さ、並びに十分に高いＡｌ成分及びドーピングを有する。この誘起されたキャリア濃度により、デバイス内に導電チャネルをもたらす、２次元電子ガス（２ＤＥＧ）が形成される。２ＤＥＧチャネルの導電率は、バリア層２２上に形成されたゲート・コンタクト３２に電圧を印加することにより、調整することができる。
【0008】
図１Ａはさらに、バリア層２２上のキャップ層２４を示しており、ゲート・コンタクト３２が、キャップ層２４を貫く凹部３６内にある。キャップ層２４は、デバイスの上（外）面をチャネルから物理的に遠ざけ、これにより、デバイスの表皮効果を低減することができる。キャップ層２４は、バリア層２２上にブランケット形成でき、エピタキシャル成長させ、且つ／又は堆積により形成することができる。キャップ層２４は、典型的には、約２ｎｍから約５００ｎｍの厚さを有することができる。
【0009】
図１Ａにさらに示しているように、オーミック・ソース／ドレイン・コンタクト３０がバリア層２２上に設けられ、ゲート用凹部が、キャップ層２４を貫いて設けられ、バリア層２２の一部を露出させる。ゲート・コンタクト３２が、凹部内に形成され、バリア層２２の露出部分と接触する。ゲート・コンタクト３２は、図１Ａに示すような「Ｔ」型ゲートであり得る。
【0010】
ＧａＮ ＨＥＭＴデバイスなどの半導体デバイス内にトラップされた電荷は、デバイスを使用するトランジスタ増幅器によって生成される出力信号に、非線形歪みを引き起こす可能性がある。特定の理論に制限されることは望まないが、現在、電荷は、デバイスのゲート・コンタクトからＨＥＭＴデバイスのバリア層及び／又はチャネル層に注ぎ込まれ得、かかる電荷が、バリア層及び／又はチャネル層にトラップされ得ると考えられている。こうしたトラップされた電荷は、デバイスに長期メモリ効果を引き起こし、その結果、極めて非線形の挙動となる可能性がある。
【0011】
ＧａＮベースのＨＥＭＴデバイスのキャリア・トラップの挙動に対処する、いくつかの取り組みが試みられてきた。例えば、図１Ｂは、ＧａＮ ＨＥＭＴベースの電力増幅器における、電子トラップによって引き起こされる自己バイアスに起因する、長期メモリ効果を補償するための、開ループ型アナログ・フィードフォワード回路を示している。回路は、ＲＦ入力信号の包絡線を検出する、包絡線検出器を備える。包絡線は整流され、整流された包絡線が、電子トラップ・モデルとして機能するＲ－Ｃネットワークに供給され、増幅器のＨＥＭＴに印加されるゲート・バイアス電圧ＶＧＧに加算される、補償信号を生成する。
【0012】
ゲート変調によるトラップ補償の概念は、原理的に実証されているが、既存の手法にはいくつかの制限がある。既存の手法では、例えば、動的なトラップの挙動を検出できない、開ループ型の技法が使用されている。既存の手法は、むしろ、デバイスのトラップの挙動が、デバイスに印加される波形だけに依存し、トラップの挙動と入力波形との関係は一定であると仮定しているが、実際の適用時にその仮定は、必ずしも事実ではない。
【先行技術文献】
【特許文献】
【0013】
【特許文献1】米国特許第６，８４９，８８２号明細書
【特許文献2】米国特許第７，２３０，２８４号明細書
【特許文献3】米国特許第７，５０１，６６９号明細書
【特許文献4】米国特許第７，１２６，４２６号明細書
【特許文献5】米国特許第７，５５０，７８３号明細書
【特許文献6】米国特許第７，５７３，０７８号明細書
【特許文献7】米国特許出願公開第２００５／０２５３１６７号明細書
【特許文献8】米国特許出願公開第２００６／０２０２２７２号明細書
【特許文献9】米国特許出願公開第２００８／０１２８７５２号明細書
【特許文献10】米国特許出願公開第２０１０／０２７６６９８号明細書
【特許文献11】米国特許出願公開第２０１２／００４９９７３号明細書
【特許文献12】米国特許出願公開第２０１２／０１９４２７６号明細書
【特許文献13】米国特許第９，８４７，４１１号明細書
【発明の概要】
【課題を解決するための手段】
【0014】
いくつかの実施例による回路は、電界効果トランジスタ（ＦＥＴ：ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）と、ＦＥＴの出力に結合された出力を備える、基準トランジスタと、基準トランジスタに結合され、基準トランジスタのドレイン電流に応じて、基準トランジスタへの入力信号を生成し、入力信号を基準トランジスタの入力に印加するよう構成される、アクティブ・バイアス回路と、ＦＥＴの入力及び基準トランジスタの入力に結合された、加算ノードとを具備し、加算ノードは、入力信号をＦＥＴの入力信号に加算する。
【0015】
ＦＥＴのドレイン端子は、結合コンデンサを介して、基準トランジスタのドレイン端子にＲＦ結合され得る。回路は、基準トランジスタのゲート端子とグランドとの間にある、ＲＦシャント・コンデンサをさらに備えることができる。基準トランジスタのゲート端子は、ＦＥＴのゲート端子とＤＣ結合され得る。
【0016】
回路は、いくつかの実施例では、基準トランジスタのゲート端子とＦＥＴのゲート端子との間にある、バッファをさらに備えることができる。バッファは、ボルテージ・フォロワ構成の演算増幅回路を含むことができる。
【0017】
回路は、基準トランジスタのゲートとＦＥＴのゲートとの間にある、低域通過フィルタをさらに備えることができる。
【0018】
回路は、いくつかの実施例では、基準トランジスタに流れ込むドレイン電流のレベルを検出するよう構成される、ドレイン電流監視回路をさらに備えることができ、ドレイン電流監視回路は、アクティブ・バイアス回路に結合される。
【0019】
回路は、基準トランジスタとドレイン電流監視回路との間にある、低域通過フィルタをさらに備えることができる。
【0020】
基準トランジスタ及びＦＥＴは、ＩＩＩ族窒化物ベースの高電子移動度トランジスタを含むことができる。基準回路及びＦＥＴは、いくつかの実施例では、単一の基板上に形成され、共通のエピタキシャル構造を共有することができる。
【0021】
基準トランジスタ及びＦＥＴは、共通のドレイン・バイアス電圧でバイアスされ得る。
【0022】
アクティブ・バイアス回路は、いくつかの実施例では、基準トランジスタを流れる一定のドレイン電流を維持するために、基準トランジスタのゲート電圧を制御するよう構成され得る。アクティブ・バイアス回路は、基準トランジスタにおけるキャリア・トラップによって引き起こされる、基準トランジスタのドレイン電流の変化に応じて、基準トランジスタへの入力信号を生成するため、入力信号を生成するよう構成され得る。
【0023】
いくつかの実施例によるトランジスタ増幅器は、ソース端子、ドレイン端子、及びゲート端子を備える、パワー電界効果トランジスタ、ＦＥＴと、ソース端子、ドレイン端子、及びゲート端子を備える、基準トランジスタと、基準トランジスタのドレイン端子とパワーＦＥＴのドレイン端子との間に接続される、ＲＦ結合コンデンサと、基準トランジスタのドレイン端子に結合され、基準トランジスタのドレイン電流の変化を検出するよう構成される、ドレイン電流検出回路と、ドレイン電流検出回路に結合され、基準トランジスタのドレイン電流の変化に応じて、基準トランジスタへの入力信号を生成するよう構成される、アクティブ・バイアス回路とを具備する。入力信号は、基準トランジスタのゲートに印加され、また入力信号は、パワーＦＥＴのＲＦ入力信号に加算される。
【0024】
基準トランジスタ及びパワーＦＥＴは、Ａ級動作、又はＡＢ級動作などの狭い導通角（ｒｅｄｕｃｅｄ ｃｏｎｄｕｃｔｉｏｎ ａｎｇｌｅ）のバイアスでバイアスされ得る。
【0025】
トランジスタ増幅器は、基準トランジスタのゲート端子とグランドとの間にある、ＲＦシャント・コンデンサをさらに備えることができる。基準トランジスタのゲート端子は、パワーＦＥＴのゲート端子とＤＣ結合され得る。
【0026】
トランジスタ増幅器は、いくつかの実施例では、基準トランジスタのゲート端子とパワーＦＥＴのゲート端子との間にあるバッファを、さらに備えることができる。バッファは、ボルテージ・フォロワ構成の演算増幅回路を含むことができる。
【0027】
トランジスタ増幅器は、基準トランジスタのゲートとパワーＦＥＴのゲートとの間にある、低域通過フィルタをさらに備えることができる。
【0028】
電界効果トランジスタ（ＦＥＴ）におけるトラップ効果を補償する、いくつかの実施例による方法は、ＦＥＴに結合された基準トランジスタのドレイン電流の変化を検出するステップと、基準トランジスタのドレイン電流の変化に応じて、基準トランジスタへの入力信号を生成するステップと、入力信号を、基準トランジスタの入力に印加するステップと、入力信号を補償信号として、ＦＥＴのＲＦ入力信号に加算するステップとを含む。
【図面の簡単な説明】
【0029】
【図1A】従来のトランジスタ・デバイスの断面図である。
【図1B】トランジスタ・デバイスにおけるキャリア・トラップ効果を補償するための、従来の開ループ回路の図である。
【図2】いくつかの実施例による、トランジスタ・デバイスにおけるキャリア・トラップ効果を補償する、閉ループ回路の概略図である。
【図3】いくつかの実施例による、トランジスタ・デバイスにおけるキャリア・トラップ効果を補償する、閉ループ回路の概略図である。
【図4】いくつかの実施例による、トランジスタ・デバイスにおけるキャリア・トラップ効果を補償する、閉ループ回路の回路図である。
【図5A】トラップ補償を備える場合と備えない場合との、トランジスタ・デバイスのゲート電圧及びドレイン電流を示す、シミュレーション結果のグラフである。
【図5B】トラップ補償を備える場合と備えない場合との、トランジスタ・デバイスのＲＦ包絡線を示す、シミュレーション結果のグラフである。
【図6】いくつかの実施例による、トランジスタ・デバイスにおけるトラップ効果を補償する動作を示す流れ図である。
【図7】いくつかの実施例による、パワー・トランジスタ・デバイスと、パワー・トランジスタ・デバイスにおけるトラップ効果を補償する回路とを備える、モノリシック集積回路のレイアウトを示す概略図である。
【図8】いくつかの実施例による回路の、アクティブ・バイアス回路のトランジスタのＩ－Ｖプロットである。
【図9A】実施例によるトランジスタ・デバイスを組み込んだ、ＲＦトランジスタ増幅器が使用され得る、複数増幅器回路の概略ブロック図である。
【図9B】実施例によるトランジスタ・デバイスを組み込んだ、ＲＦトランジスタ増幅器が使用され得る、複数増幅器回路の概略ブロック図である。
【図9C】実施例によるトランジスタ・デバイスを組み込んだ、ＲＦトランジスタ増幅器が使用され得る、複数増幅器回路の概略ブロック図である。
【図10】いくつかの実施例による、ＨＥＭＴトランジスタを備えるＭＭＩＣ増幅器の概略図である。
【図11A】いくつかの実施例による、ＲＦトランジスタ増幅器ダイ用の例示的なパッケージを示す概略断面図である。
【図11B】いくつかの実施例による、ＲＦトランジスタ増幅器ダイ用の例示的なパッケージを示す概略断面図である。
【発明を実施するための形態】
【0030】
ここで本発明の概念の実施例を、添付図面と共に説明することにする。本明細書で説明するいくつかの実施例は、自己整合ゲートであり、いくつかの実施例では、フィールド・プレートがゲートと垂直方向に重ならないように、ゲートから横方向に間隔を置いて配置される、フィールド・プレートを備えるトランジスタ・デバイスを提供する。フィールド・プレートは、いくつかの実施例では、凹部領域においてバリア層に向かって凹んでいる。フィールド・プレートは、さらに別の実施例では、デバイスの活性エリアの外側で、デバイスのゲートを越えない接続部を用いて、ソースに接続することができる。
【0031】
第１、第２、第３などの順序を示す用語は、本明細書では、様々な要素を説明するために使用され得るが、こうした要素は、これらの用語によって限定されるべきではないことも理解されよう。こうした用語は、ある要素を、別の要素から区別するためだけに使用される。例えば、本開示の範囲から逸脱することなく、第１の要素を第２の要素と呼ぶことができ、同様に、第２の要素を第１の要素と呼ぶことができる。
【0032】
さらに、関係を表す用語である「下の方の」又は「底部」及び「上の方の」又は「上部」などは、本明細書では、図面に示す、ある要素と別の要素との関係を説明するために、使用することができる。関係を表す用語は、図面に描かれている向きに加えて、デバイスの様々な向きを包含することを意図するものと理解されたい。例えば、図面のうちの１つにあるデバイスがひっくり返されると、要素の「下」側にあると説明されている機構は、その要素の「上」側に向けられることになる。したがって、例示的な用語である「下の方の」は、デバイスの特定の向きに応じて、下向きと上向きとの両方を説明することができる。同様に、図面のうちの１つにあるデバイスがひっくり返されると、他の要素「より下に」又は他の要素「の下に」あると説明された要素は、そうした他の要素「より上に」向けられることになる。したがって、例示的な用語である「～より下に」又は「～の下に」は、上向きと下向きとの両方を説明することができる。
【0033】
本明細書で開示の説明に使用されている用語は、特定の実施例を説明することだけを目的としており、本開示を限定することを意図するものではない。単数形「ａｎ」、及び「ｔｈｅ」は、本開示の説明及び添付の特許請求の範囲で使用される場合、文脈上明らかにそうでないと示していない限り、複数形も同様に含むことを意図している。用語「ａｎｄ／ｏｒ」は、本明細書で使用される場合、１つ又は複数の関連する列挙されたアイテムのありとあらゆる可能な組合せを指し、それらを包含することも理解されたい。この明細書で使用される場合、用語「備える（三人称単数現在）」及び「備える（現在分詞）」は、述べられたステップ、工程、機構、要素、及び／又は構成要素の存在を特定するが、他の１つ又は複数のステップ、工程、機構、要素、構成要素、及び／又はこれらの群の、存在又は追加を排除するものではないことが、さらに理解されよう。
【0034】
本明細書では、本開示の理想化された実施例の概略図である断面図を参照しながら、本開示の実施例を説明している。したがって、例えば製造技法及び／又は許容誤差の結果である、図の形状からのばらつきが予想されるべきである。本開示の実施例は、したがって、本明細書に示している領域の特定の形状に限定されると解釈すべきではなく、例えば、製造に起因する形状の誤差を含むはずである。図面に示した領域は、本質的に概略的なものであり、領域の形状は、デバイスの領域の実際の形状を示すことを意図しておらず、特に明記していない限り、本開示の範囲を限定することを意図するものではない。さらに図式上の理由から、下記の図面で直線、水平、又は垂直に表示されている線は、多くの場合、傾斜しているか、湾曲しているか、非水平であるか、又は非垂直であろう。さらに、要素の厚さは、本質的に図式的なものであることを意図している。
【0035】
技術用語及び科学用語を含む、本開示の実施例の開示に使用されているすべての用語は、それ以外に定義されていない限り、関連分野の当業者によって一般に理解されるものと同じ意味を有し、本開示の時点で既知の特定の定義に、必ずしも限定されるものではない。こうした用語は、したがって、その後に作成される同等の用語を含むことができる。一般的に使用される辞書で定義されているような用語は、本明細書及び関連技術の文脈における用語の意味と一致する意味を有するものと解釈すべきであることを、さらに理解されたい。
【0036】
ＩＩＩ族窒化物ＨＥＭＴベースのトランジスタ増幅器における、トラップの補償に対処するための既存の手法は、上記のように、動的なトラップの挙動を検出できない、開ループ型の技法を使用している。本明細書で説明するいくつかの実施例は、基準トランジスタにおけるトラップ効果を検出し、検出されたトラップ効果に基づいてパワー・トランジスタにおけるトラップ効果を補償する、閉ループ型の解決策を提供する。
【0037】
いくつかの実施例は、とりわけ、ＩＩＩ族窒化物ＨＥＭＴトランジスタで見られ得る、複雑且つ不規則なトラップの挙動を直接的に追跡し、トランジスタのゲートに印加される、対応する補償信号を生成する、アナログ閉ループ回路を提供する。この手法では、ただ単に入力波形を追跡するのではなく、動作中のトラップの挙動の変化に基づいて、ゲート・バイアス電圧が補正される。
【0038】
図２及び図３は、いくつかの実施例による、トランジスタ・デバイスにおけるキャリア・トラップ効果を補償する、閉ループ回路の概略図である。図２及び図３を参照すると、いくつかの実施例による、トラッピング効果を補償する回路１００を概略的に示している。回路１００は、ＲＦ入力ノード１１２でＲＦ入力信号を受信する、パワー電界効果トランジスタ（ＦＥＴ）１１０を備える。パワーＦＥＴ１１０は、ＲＦ入力信号を増幅し、増幅された出力信号を負荷ＲＬに出力する。
【0039】
基準ＦＥＴ１１４は、トラップの監視及び補償のために設けられている。基準ＦＥＴ１１４は、パワーＦＥＴ１１０と実質的に同様にバイアスされ、これにより確実に、パワーＦＥＴと同じ又は類似のトラップ特性が得られる。基準ＦＥＴ１１４及びパワーＦＥＴ１１０は、いくつかの実施例では、両方のデバイスで確実に、同様のトラップの挙動を得るために、同じエピタキシャル構造を使用して共通の基板上に形成され得る。回路１００は、いくつかの実施例では、下記でより詳細に論じるように、モノリシック・マイクロ波集積回路（ＭＭＩＣ：ｍｏｎｏｌｉｔｈｉｃ ｍｉｃｒｏｗａｖｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）として製造され得る。基準ＦＥＴ１１４とパワーＦＥＴ１１０との両方は、ＩＩＩ族窒化物ベースのＨＥＭＴデバイスを含むことができる。
【0040】
主パワーＦＥＴ１１０の出力（ドレイン）は、結合コンデンサ１２６を介して基準ＦＥＴ１１４の出力（ドレイン）にＲＦ結合され、これにより基準ＦＥＴ１１４とパワーＦＥＴ１１０とが確実に、同じ又は類似のドレイン・ラグを有するようになる。
【0041】
回路１００は、基準ＦＥＴ１１４におけるドレイン電流の変動を監視し、ドレイン電流の変動は、ＦＥＴにおけるキャリア・トラップ効果を表す。ドレイン電流の変動を表す信号は、パワーＦＥＴ１１０のゲートに印加される補償信号を生成する、アクティブ・バイアス回路１２０に入力される。
【0042】
アクティブ・バイアス回路１２０は、補償信号を生成して基準ＦＥＴ１１４の入力（ゲート）に印加し、ドレイン電流を一定レベルに維持し、トラップ効果を補償する。基準ＦＥＴ１１４の入力（ゲート）は、加算ノード１１７を介してパワーＦＥＴ１１０の入力（ゲート）にＤＣ結合され、したがってパワーＦＥＴ１１０は、同じ補償信号を受信し、これによりパワーＦＥＴ１１０内部のトラップ効果が補償される。
【0043】
パワーＦＥＴ１１０は、図３を参照すると、並列に接続された複数のユニット・セルを備えることができ、一方基準ＦＥＴ１１４は、パワーＦＥＴ１１０よりも少数のユニット・セルを備えることができる。基準ＦＥＴ１１４は、いくつかの実施例では、ただ１つのユニット・セルを備えてもよい。基準ＦＥＴ１１４及びパワーＦＥＴ１１０のゲート入力は、バッファ又は電圧フォロワ回路などの絶縁回路１３０を介して、ＤＣ結合され得る。ドレイン・バイアス電圧（例えば、４８Ｖ）は、整合及びＲＦチョーク・ネットワーク１２２を介して、パワーＦＥＴ１１０に印加され得る。同様のドレイン・バイアス電圧が、基準ＦＥＴ１１４に印加され得る。
【0044】
基準ＦＥＴ１１４のゲートは、いくつかの実施例では、さもなければキャリア・トラップに起因して、ドレイン電流変調に悪影響を及ぼす可能性がある入力波形による、ドレイン電流変調を減衰させるために、ＲＦ短絡され得る。
【0045】
回路１００は、閉ループ型トラップ補償回路を備えることにより、パワーＦＥＴ１１０におけるキャリア・トラップ効果を追跡し、かかる効果を、デバイス動作中にパワーＦＥＴ１１０のゲートに補償信号を印加することにより、補償することができる。
【0046】
図４は、いくつかの実施例による、トランジスタ・デバイスにおけるキャリア・トラップ効果を補償する、閉ループ回路１００の詳細な概略回路図である。回路１００は、図４を参照すると、ＲＦ入力ノード１１２でＲＦ入力信号を受信する、パワーＦＥＴ１１０を備える。パワーＦＥＴ１１０は、ＲＦ入力信号を増幅し、増幅された出力信号を、パワーＦＥＴ１１０の出力（ドレイン）ノードから、ＤＣ遮断コンデンサＣ２１を介して接続された負荷ＲＬへ出力する。パワーＦＥＴ１１０のドレインは、整合／ＲＦチョーク・ネットワーク１２２によってバイアスされる。
【0047】
基準ＦＥＴ１１４が設けられ、パワーＦＥＴ１１０の出力（ドレイン）は、結合コンデンサＣ１２、１２６を介して基準ＦＥＴ１１４の出力（ドレイン）にＲＦ結合され、これにより基準ＦＥＴ１１４とパワーＦＥＴ１１０とが確実に、同じ又は類似のドレイン・ラグを有するようになる。基準ＦＥＴ１１４は、抵抗Ｒ１８及びコンデンサＣ１１を、バイアス電圧とドレインとの間に並列に備える、ドレイン電流検出回路１１９を介してバイアスされる。コンデンサＣ９及びインダクタＬ４を備える低域通過フィルタが、基準ＦＥＴ１１４のドレインとドレイン電流検出回路１１９との間に設けられ、ドレイン電流検出回路１１９の入力からのＲＦエネルギーをフィルタ処理し、これにより、補償回路への出力ＲＦ波形の影響を制限することができる。ドレイン電流に比例する電圧が、ノード１２１に現れ、アクティブ・バイアス回路１２０に入力される。
【0048】
ＦＥＴを制御するためのアクティブ・バイアス回路の設計は、当技術分野で知られている。アクティブ・バイアス回路は、図４に示している実施例では、抵抗器Ｒ１４、Ｒ２０、Ｒ５３、Ｒ１２、Ｒ１３、Ｒ１７、及びＲ１６、並びにＰＮＰトランジスタＢＪＴ７及びＢＪＴ６を備える。しかし、アクティブ・バイアス回路は、任意の好適なトポロジであってもよい。アクティブ・バイアス回路１２０の動作は、ＰＮＰトランジスタＢＪＴ７のＩ－Ｖのプロットである図８を簡単に参照すると、以下の通りである。Ｒ１８の両端間の電圧は、Ｒ１４及びＲ５３からなる分圧器によって定電圧に設定される。Ｒ１８を流れる電流は、一定である。基準ＦＥＴ１１４のドレイン電流Ｉｄｑがトラップに起因して減少すると、より大きいコレクタ電流Ｉｃが、ＢＪＴ７を通って流れることになる。次いで、ＢＪＴ７の動作点が、図８のＩ－Ｖのプロットにおいて左にシフトし、その結果、ＢＪＴ７のコレクタ － エミッタ電圧Ｖｃｅがより小さくなり、基準ＦＥＴ１１４のゲート電圧がより大きくなる。基準ＦＥＴ１１４のドレイン電流Ｉｄｑが増加して戻り、閉ループが完成する。ＢＪＴ６は、抵抗器の代わりに、ＢＪＴ７の電流レベルを管理し、カットオフを回避するために使用される。
【0049】
再び図４を参照すると、補償信号は、アクティブ・バイアス回路から出力され、残留ＲＦエネルギーを減衰させるために、抵抗器Ｒ１９、コンデンサＣ１０、及びインダクタＬ８を備える低域通過フィルタによってフィルタ処理される。補償信号は、基準ＦＥＴ１１４の入力（ゲート）に供給され、ドレイン電流を一定レベルに維持し、これにより、基準ＦＥＴ１１４のドレイン電流の変化を補償する。
【0050】
これにより、図４に示すようなトラップ補償の閉ループが形成され、回路１００が、ＦＥＴ１１４におけるキャリア・トラップ効果を表す、基準ＦＥＴ１１４でのドレイン電流の変動を監視し、調整することが可能となる。
【0051】
基準ＦＥＴ１１４の入力（ゲート）に供給される補償信号は、パワーＦＥＴ１１０の入力（ゲート）にも供給される。基準ＦＥＴ１１４の入力（ゲート）は、とりわけ、パワーＦＥＴ１１０の入力（ゲート）にＤＣ結合され、加算ノード１１７において、パワーＦＥＴ１１０に入力されるＲＦ入力信号に加算される。基準ＦＥＴ１１４の入力（ゲート）は、図４に示しているように、任意選択で、ＲＦチョーク・インダクタＬ１１、並びに／又は抵抗器Ｒ４４、インダクタＬ９、及びコンデンサＣ２３を備える低域通過フィルタ１２３を具備することができる、ＤＣ結合経路を介して加算ノード１１７に結合される。基準ＦＥＴ１１４及びパワーＦＥＴ１１０の、入力間の絶縁は、バッファ回路１３２によって可能となり得る。バッファ回路１３２は、とりわけ、図４に示しているように、電圧フォロワとして構成された演算増幅器を使用して、実現することができる。
【0052】
基準ＦＥＴ１１４のゲートは、いくつかの実施例では、さもなければキャリア・トラップに起因して、ドレイン電流変調に悪影響を及ぼす可能性がある入力波形による、ドレイン電流変調を減衰させるために、シャント・コンデンサＣ３０を備えるＲＦ短絡ネットワーク１３５を介してＲＦ短絡され得る。
【0053】
パワーＦＥＴ１１０は、基準ＦＥＴ１１４と同じ補償信号を受信するので、パワーＦＥＴ１１０におけるトラップ効果が補償される。
【0054】
【0055】
図５Ａは、トラップ補償を備える場合と備えない場合との、トランジスタ・デバイスのゲート電圧及びドレイン電流を示す、シミュレーション結果のグラフである。具体的には、３種類の相異なる条件に対して、ドレイン電流は、１μｓ（左）及び２０μｓ（右）で、図５Ａの上の方の２つのグラフにプロットされ、ゲート電圧は、１μｓ（左）及び２０μｓ（右）で、図５Ａの下の方の２つのグラフにプロットされている。
【0056】
図５Ａのシミュレーション結果を得るために、ゲート幅が０．０５ｍｍ及びＩｄｑが１ｍＡ（１１０ｍＡ／ｍｍ）の、基準ＦＥＴ１１４のＧａＮ ＨＥＭＴモデル、並びにゲート幅が３．６ｍｍ及びＩｄｑが３６ｍＡ（１０ｍＡ／ｍｍ）の、パワーＦＥＴのＧａＮ ＨＥＭＴモデルを使用して、図４の回路をシミュレーションした。基準ＦＥＴ１１４及びパワーＦＥＴ１１０は、ＡＢ級モードなどの、狭い導通角のバイアスで動作するようバイアスされた。
【0057】
図５Ａにおいて、曲線５０１は、トラップもトラップ補償もないモデルの結果を表し、曲線５０２は、トラップがありトラップ補償のないモデルの結果を表し、曲線５０３は、トラップ、及びいくつかの実施例に従った閉ループ型ゲート変調による、トラップ補償があるモデルの結果を表している。図５Ａから確認できるように、ドレイン電流は、いくつかの実施例に従ってトラップ補償が実行される場合（曲線５０３）、トラップのないモデルのシミュレーション結果（曲線５０１）とほぼ同一である。トラップ補償の効果は、ゲート電圧のグラフで確認でき、トラップ補償が実行された場合のゲート電圧は、トラップ補償が実行されなかった場合（曲線５０１及び５０２）のゲート電圧とは、大幅に異なっている。
【0058】
図５Ｂは、図５Ａを作成するのに使用したシミュレーションによる、シミュレーション結果のグラフであり、トラップ補償を備える場合と備えない場合との、１μｓ（左）及び４０μｓ（右）でのトランジスタ・デバイスのＲＦ包絡線を示している。図５Ａと同様に、曲線５０１は、トラップもトラップ補償もないモデルの結果を表し、曲線５０２は、トラップがありトラップ補償のないモデルの結果を表し、曲線５０３は、トラップ、及びいくつかの実施例に従った閉ループ型ゲート変調による、トラップ補償があるモデルの結果を表している。トラップ補償ありのシミュレーションでのＲＦ包絡線（曲線５０３）は、トラップがない曲線（曲線５０１）に非常に近く、トラップがありトラップ補償のない曲線（曲線５０２）とは大幅に異なる。
【0059】
これらの結果から、パワーＦＥＴ１１０において、トラップ効果が補償されていることは明らかである。
【0060】
図６は、いくつかの実施例による、トランジスタ・デバイスにおいてトラップ効果を補償する動作を示す流れ図である。図６を参照すると、電界効果トランジスタ（ＦＥＴ）におけるトラップ効果を補償する方法は、ＦＥＴに結合された基準トランジスタのドレイン電流の変化を検出するステップ（ブロック６０２）と、基準トランジスタのドレイン電流の変化に応じて、基準トランジスタの入力信号を生成するステップ（ブロック６０４）と、入力信号を、基準トランジスタの入力に印加するステップ（ブロック６０６）と、入力信号を補償信号として、ＦＥＴのＲＦ入力信号に加算するステップ（ブロック６０８）とを含む。
【0061】
図７は、いくつかの実施例による、パワーＦＥＴ１１０と、基準ＦＥＴ１１４及びバッファ回路１３２を備える、パワーＦＥＴ１１０におけるトラップ効果を補償する回路とを具備する、モノリシック・マイクロ波集積回路（ＭＭＩＣ）２００のレイアウトを示す概略図である。パワーＦＥＴ１１０及び基準ＦＥＴ１１４は、とりわけ、共通の基板２０２上に形成され、同一のエピタキシャル構造を有することができる。ゲート・パッド及びドレイン・パッドは、パワーＦＥＴ１１０と基準ＦＥＴ１１４との両方用、並びにバッファ回路１３２を実現するために使用される演算増幅器用に、ＭＭＩＣ２００上に設けられる。結合コンデンサ１２６は、パワーＦＥＴ１１０及び基準ＦＥＴ１１４の、ドレイン間に設けられる。
【0062】
本明細書で説明している、トラップ効果を補償する回路を備えるトランジスタ・デバイスは、多種多様な相異なる周波数帯域で動作する増幅器で、使用することができる。いくつかの実施例では、本明細書で説明しているようなトランジスタ・デバイスを組み込んだ、ＲＦトランジスタ増幅器は、１ＧＨｚを超える周波数で動作するよう構成され得る。ＲＦトランジスタ増幅器は、他の実施例では、２．５ＧＨｚを超える周波数で動作するよう構成され得る。ＲＦトランジスタ増幅器は、さらに他の実施例では、３．１ＧＨｚを超える周波数で動作するよう構成され得る。ＲＦトランジスタ増幅器は、さらに追加の実施例では、５ＧＨｚを超える周波数で動作するよう構成され得る。ＲＦトランジスタ増幅器は、いくつかの実施例では、２．５～２．７ＧＨｚ、３．４～４．２ＧＨｚ、５．１～５．８ＧＨｚ、１２～１８ＧＨｚ、１８～２７ＧＨｚ、２７～４０ＧＨｚ、若しくは４０～７５ＧＨｚの周波数帯域、又はこれらの周波数帯域の一部のうちの、少なくとも１つで動作するよう構成され得る。
【0063】
本発明の概念の実施例を、ＨＥＭＴデバイスに関連して上記で論じてきたが、本明細書で説明している本発明の概念は、ＭＯＳＦＥＴ、ＤＭＯＳトランジスタ、及び／又は横方向拡散ＭＯＳ（ＬＤＭＯＳ：ｌａｔｅｒａｌｌｙ ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタなどの、他のタイプの半導体デバイスにも適用できることが理解されよう。
【0064】
本明細書で説明されているトランジスタ・デバイスを組み込んだＲＦトランジスタ増幅器は、独立型のＲＦトランジスタ増幅器及び／又は複数のＲＦトランジスタ増幅器で、使用することができる。いくつかの実施例によるＲＦトランジスタ増幅器が、複数の増幅器を備える用途で、どのように使用され得るかの実例について、図９Ａ～図９Ｃを参照して論じることにする。
【0065】
図９Ａを参照すると、電気的に直列に接続された前置増幅器１０１０及び主増幅器１０３０を備える、ＲＦトランジスタ増幅器１０００Ａを概略的に示している。ＲＦトランジスタ増幅器１０００Ａは、図９Ａに示しているように、ＲＦ入力１００１、前置増幅器１０１０、段間インピーダンス整合ネットワーク１０２０、主増幅器１０３０、及びＲＦ出力１００２を備える。段間インピーダンス整合ネットワーク１０２０は、前置増幅器１０１０の出力と主増幅器１０３０の入力との間の、インピーダンス整合を向上させる回路を形成するために、例えば、任意の適切な構成で配置されたインダクタ及び／又はキャパシタを備えることができる。ＲＦトランジスタ増幅器１０００Ａは、図９Ａには示されていないが、ＲＦ入力１００１と前置増幅器１０１０との間に挿入される入力整合ネットワーク、並びに／又は主増幅器１０３０とＲＦ出力１００２との間に挿入される出力整合ネットワークを、さらに備えることができる。実施例によるＲＦトランジスタ増幅器は、前置増幅器１０１０及び主増幅器１０３０のいずれか又は両方を実現するために、使用することができる。
【0066】
図９Ｂを参照すると、ＲＦ入力１００１、一対の前置増幅器１０１０－１、１０１０－２、一対の段間インピーダンス整合ネットワーク１０２０－１、１０２０－２、一対の主増幅器１０３０－１、１０３０－２、及びＲＦ出力１００２を備える、ＲＦトランジスタ増幅器１０００Ｂを概略的に示している。分配器１００３及び合成器１００４も設けられている。（電気的に直列に接続されている）前置増幅器１０１０－１及び主増幅器１０３０－１は、（電気的に直列に接続されている）前置増幅器１０１０－２及び主増幅器１０３０－２と、電気的に並列に配置されている。ＲＦトランジスタ増幅器１０００Ｂは、図９ＡのＲＦトランジスタ増幅器１０００Ａと同様に、ＲＦ入力１００１と前置増幅器１０１０－１、１０１０－２との間に挿入される入力整合ネットワーク、並びに／又は主増幅器１０３０－１、１０３０－２とＲＦ出力と１００２との間に挿入される出力整合ネットワークを、さらに備えることができる。
【0067】
図９Ｃに示しているように、いくつかの実施例によるＲＦトランジスタ増幅器は、ドハティ増幅器を実現するために使用することもできる。ドハティ増幅器回路は、当技術分野で知られているように、第１及び第２（又はそれ以上）の電力合成増幅器を備える。第１の増幅器は、「主」増幅器又は「キャリア」増幅器と呼ばれ、第２の増幅器は、「ピーキング」増幅器と呼ばれる。２つの増幅器は、別々にバイアスすることができる。例えば、１つの一般的なドハティ増幅器の実施態様では、主増幅器は、ＡＢ級増幅器又はＢ級増幅器を含むことができ、一方ピーキング増幅器は、Ｃ級増幅器であり得る。ドハティ増幅器は、飽和レベルからバックオフをとった電力レベルで動作する場合に平衡増幅器よりも効率的に動作することができる。ドハティ増幅器に入力されたＲＦ信号は、（例えば、直交合成器を使用して）分配され、２つの増幅器の出力が合成される。主増幅器は最初に（すなわち、より低い入力電力レベルで）オンになるよう構成されているため、主増幅器だけが、より低い電力レベルで動作することになる。入力電力レベルが飽和レベルに向かって増加すると、ピーキング増幅器がオンになり、入力ＲＦ信号は、主増幅器とピーキング増幅器との間で分配される。
【0068】
ドハティＲＦトランジスタ増幅器１０００Ｃは、図９Ｃに示しているように、ＲＦ入力１００１、入力分配器１００３、主増幅器１０４０、ピーキング増幅器１０５０、出力合成器１００４、及びＲＦ出力１００２を備える。ドハティＲＦトランジスタ増幅器１０００Ｃは、ピーキング増幅器１０５０の入力に９０°トランス１００７を備え、主増幅器１０４０の入力に９０°トランス１００５を備え、任意選択で、入力整合ネットワーク及び／又は出力整合ネットワークを備えることができる（図示せず）。主増幅器１０４０及び／又はピーキング増幅器１０５０は、上記で説明した、実施例によるＲＦトランジスタ増幅器のいずれかを使用して、実現することができる。
【0069】
実施例によるＲＦトランジスタ増幅器は、個別のデバイスとして形成されてもよく、又はモノリシック・マイクロ波集積回路（ＭＭＩＣ：Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の一部として形成されてもよい。ＭＭＩＣは、特定の機能用に、すべての回路が単一の半導体チップに集積された、無線及び／又はマイクロ波周波数の信号で動作する集積回路を指す。例示的なＭＭＩＣデバイスは、関連する整合回路、給電ネットワークなどを備えるトランジスタ増幅器であり、これらはすべて、共通の基板上で実現される。ＭＭＩＣトランジスタ増幅器は、典型的には、並列接続された複数のユニット・セルＨＥＭＴトランジスタを備える。
【0070】
図１０は、本発明の概念の実施例による、ＭＭＩＣ ＲＦトランジスタ増幅器４００の平面図である。ＭＭＩＣ ＲＦトランジスタ増幅器４００は、図１０に示しているように、パッケージ４１０内に収容された集積回路チップ４３０を備える。パッケージ４１０は、集積回路チップ４３０を囲繞し、保護する、保護性筐体を備えることができる。パッケージ４１０は、例えば、セラミック材料で形成されてもよい。
【0071】
パッケージ４１０は、入力リード４１２及び出力リード４１８を備える。入力リード４１２は、例えばはんだづけによって、入力リード用パッド４１４に取り付けることができる。１本又は複数の入力接合ワイヤ４２０は、入力リード用パッド４１４を集積回路チップ４３０上の入力接合パッドに電気的に接続することができる。集積回路チップ４３０は、入力給電ネットワーク４３８、入力インピーダンス整合ネットワーク４５０、第１のＲＦトランジスタ増幅段４６０、中間インピーダンス整合ネットワーク４４０、第２のＲＦトランジスタ増幅段４６２、出力インピーダンス整合段４７０、及び出力給電ネットワーク４８２を備える。
【0072】
パッケージ４１０は、例えばはんだづけによって出力リード用パッド４１６に接続された、出力リード４１８をさらに備える。１本又は複数の出力接合ワイヤ４９０は、出力リード用パッド４１６を集積回路チップ４３０上の出力接合パッドに電気的に接続することができる。第１のＲＦトランジスタ増幅段４６０及び／又は第２のＲＦトランジスタ増幅段４６２は、本発明の概念の実施例による、ＲＦトランジスタ増幅器のいずれかを使用して実現することができる。
【0073】
本発明の概念の実施例によるＲＦトランジスタ増幅器は、多様な相異なる周波数帯域で動作するよう設計することができる。こうしたＲＦトランジスタ増幅器ダイは、いくつかの実施例では、０．６～２．７ＧＨｚ、３．４～４．２ＧＨｚ、５．１～５．８ＧＨｚ、１２～１８ＧＨｚ、１８～２７ＧＨｚ、２７～４０ＧＨｚ、若しくは４０～７５ＧＨｚの周波数帯域、又はこれらの周波数帯域の一部のうちの、少なくとも１つで動作するよう構成され得る。本発明の概念の実施例による技法は、１０ＧＨｚ以上の周波数で動作するＲＦトランジスタ増幅器にとって特に有利であり得る。
【0074】
図１１Ａ及び図１１Ｂは、それぞれ、パッケージ化されたＲＦトランジスタ増幅器６００Ａ及び６００Ｂを実現するために、本発明の概念の実施例によるＲＦトランジスタ増幅器ダイをパッケージ化できる、いくつかの例示的なやり方を示す、概略断面図である。
【0075】
図１１Ａは、パッケージ化された、ＩＩＩ族窒化物ベースのＲＦトランジスタ増幅器６００Ａの概略側面図である。パッケージ化されたＲＦトランジスタ増幅器６００Ａは、図１１Ａに示しているように、開放空洞パッケージ６１０Ａ内にパッケージ化されたＲＦトランジスタ増幅器ダイ１００を備える。パッケージ６１０Ａは、金属ゲート・リード６２２Ａ、金属ドレイン・リード６２４Ａ、金属サブマウント６３０、側壁６４０、及び蓋６４２を備える。
【0076】
サブマウント６３０は、パッケージ６００Ａの熱管理の助けとなるよう構成された材料を、含むことができる。サブマウント６３０は、例えば、銅及び／又はモリブデンを含むことができる。サブマウント６３０は、いくつかの実施例では、複数の層で構成されてもよく、且つ／又はビア／相互接続部を含有してもよい。サブマウント６３０は、例示的な実施例では、いずれかの主面上に銅クラッド層を有するコア・モリブデン層を備える、多層銅／モリブデン／銅金属フランジであり得る。サブマウント６３０は、いくつかの実施例では、リード・フレーム又は金属スラグの一部である、金属ヒート・シンクを備えることができる。側壁６４０及び／又は蓋６４２は、いくつかの実施例では、絶縁材料で形成されるか、又は絶縁材料を含むことができる。側壁６４０及び／又は蓋６４２は、例えば、セラミック材料で形成されるか、又はセラミック材料を含むことができる。
【0077】
側壁６４０及び／又は蓋６４２は、いくつかの実施例では、例えば、Ａｌ２Ｏ３で形成され得る。蓋６４２は、エポキシ接着剤を使用して、側壁６４０に接着することができる。側壁６４０は、例えば蝋づけによって、サブマウント６３０に取り付けることができる。ゲート・リード６２２Ａ及びドレイン・リード６２４Ａは、側壁６４０を貫いて延在するよう構成されるが、本発明の概念の実施例は、これに限定されるものではない。
【0078】
ＲＦトランジスタ増幅器ダイ１００は、金属サブマウント６３０、セラミック側壁６４０、及びセラミック蓋６４２によって画定された、空気で満たされた空洞６１２内で、金属サブマウント６３０の上面に取り付けられている。ＲＦトランジスタ増幅器ダイ１００のゲート端子及びドレイン端子は、構造体の上側にあり得るが、ソース端子は、構造体の下側にある。
【0079】
ゲート・リード６２２Ａは、１本又は複数の接合ワイヤ６５４によって、ＲＦトランジスタ増幅器ダイ１００のゲート端子に接続することができる。ドレイン・リード６２４Ａは、同様に、１本又は複数の接合ワイヤ６５４によって、ＲＦトランジスタ増幅器ダイ１００のドレイン端子に接続することができる。ソース端子は、例えば導電性ダイ・アタッチ材料（図示せず）を使用して、金属サブマウント６３０に取り付けることができる。金属サブマウント６３０は、ソース端子１２６への電気接続部を備えることができ、またＲＦトランジスタ増幅器ダイ１００内で生成される熱を放散する、放熱構造体として機能することもできる。
【0080】
熱は、主として、比較的高い電流密度が、例えばユニット・セル・トランジスタのチャネル領域で生成される、ＲＦトランジスタ増幅器ダイ１００の上部で生成される。この熱は、ソース・ビア１４６及びデバイスの半導体層構造体を通ってソース端子に伝達され、次いで、金属サブマウント６３０に伝達され得る。
【0081】
図１１Ｂは、別のパッケージ化された、ＩＩＩ族窒化物ベースのＲＦトランジスタ増幅器６００Ｂの概略側面図である。ＲＦトランジスタ増幅器６００Ｂは、相異なるパッケージ６１０Ｂを備えるという点で、ＲＦトランジスタ増幅器６００Ａとは異なる。パッケージ６１０Ｂは、金属サブマウント６３０、並びに金属ゲート６２２Ｂ及びドレイン・リード６２４Ｂを備える。ＲＦトランジスタ増幅器６００Ｂはまた、ＲＦトランジスタ増幅器ダイ１００、リード６２２Ｂ、６２４Ｂ、及び金属サブマウント６３０を少なくとも部分的に囲繞する、プラスチック外側被覆６６０を備える。
【0082】
上記の実施例の特徴の、多くの変形が可能である。本発明の実施例で使用され得る特徴を有するトランジスタ構造体は、同一出願人による特許文献１～１３に開示されており、特許文献１～１３のそれぞれの内容は、その全体が参照により本明細書に完全に組み込まれる。
【0083】
本発明の概念の実施例を、実施例の特定の構成を参照しながら、かなり詳細に説明してきたが、他の種類も可能である。フィールド・プレート及びゲートも、多くの様々な形状を有することができ、また多くの相異なるやり方で、ソース・コンタクトに接続することができる。したがって、本発明の趣旨及び範囲は、上記で説明した特定の実施例に限定されるべきではない。
【図1A】
【図1B】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図9C】
【図10】
【図11A】
【図11B】
【国際調査報告】