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特表2024-528302スピン軌道トルク磁気抵抗ランダム・アクセス・メモリ・アレイ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-07-26
(54)【発明の名称】スピン軌道トルク磁気抵抗ランダム・アクセス・メモリ・アレイ
(51)【国際特許分類】
H10B 61/00 20230101AFI20240719BHJP
H01L 29/82 20060101ALI20240719BHJP
H10N 50/20 20230101ALI20240719BHJP
【ＦＩ】
H10B61/00
H01L29/82 Z
H10N50/20
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024508031
(86)(22)【出願日】2022-07-19
(85)【翻訳文提出日】2024-02-08
(86)【国際出願番号】 IB2022056619
(87)【国際公開番号】W WO2023017338
(87)【国際公開日】2023-02-16
(31)【優先権主張番号】17/401,394
(32)【優先日】2021-08-13
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】ワーレッジ、ダニエル
(72)【発明者】
【氏名】ハシェミ、ポウヤ
(72)【発明者】
【氏名】デブロッセ、ジョン、ケネス
【テーマコード（参考）】
4M119
5F092
【Ｆターム（参考）】
4M119AA01
4M119AA03
4M119AA11
4M119BB01
4M119CC05
4M119CC10
4M119DD06
4M119DD32
4M119DD37
4M119DD45
4M119DD55
4M119EE22
4M119EE26
4M119GG01
5F092AA04
5F092AA12
5F092AB08
5F092AC12
5F092AC26
5F092AD25
5F092BB10
5F092BB23
5F092BB36
5F092BB43
5F092BB55
5F092BC03
5F092BC12
5F092EA01
5F092EA05
5F092EA06
(57)【要約】
スピン軌道トルク磁気抵抗ランダム・アクセス・メモリ・デバイスが、トランジスタのアレイを形成することであり、アレイの１列が、その列の各トランジスタのソース接点に接触するソース線を含む、形成することと、その行のトランジスタのドレイン接点に接触するスピン軌道トルク（ＳＯＴ）線を形成することと、単位セルのアレイを形成することであり、各単位セルが、ＳＯＴ線の上に配置され、ＳＯＴ線に電気的に接触するスピン軌道トルク（ＳＯＴ）磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）セル・スタックを含み、ＳＯＴ－ＭＲＡＭセル・スタックが、自由層、トンネル接合層、および基準層を含み、ダイオード構造体が、ＳＯＴ－ＭＲＡＭセル・スタックの上に位置し、ＳＯＴ－ＭＲＡＭセル・スタックに電気的に接触し、上部電極が、ダイオード構造体の上に配置され、ダイオード構造体に電気的に接触する、形成することとによって形成される。
【特許請求の範囲】
【請求項1】
磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）構造体であって、スピン軌道トルク（ＳＯＴ）ＭＲＡＭセルのアレイを備え、
前記アレイのＳＯＴ－ＭＲＡＭセルが、トランジスタ、磁気トンネル接合（ＭＴＪ）、および前記ＭＴＪの上に配置されたダイオードを備え、
前記アレイの１列が、前記列の各トランジスタのソース接点に接触するソース線を備え、前記ソース線が、前記ＭＲＡＭ構造体の第１の金属層に配置され、
前記アレイの１行が、前記行の各トランジスタのドレイン接点に接触するＳＯＴ線を備え、前記ＳＯＴ線が、前記ＭＲＡＭ構造体の第２の金属層に配置される、ＭＲＡＭ構造体。
【請求項2】
前記列が、前記列の各ダイオードに接触するビット線を備え、前記ビット線が、前記ソース線に対して平行に、前記ＭＲＡＭ構造体の第３の金属層に配置される、請求項１に記載のＭＲＡＭ構造体。
【請求項3】
前記ＭＴＪが、前記ＳＯＴ線に隣接して自由層を備える、請求項１または３に記載のＭＲＡＭ構造体。
【請求項4】
前記ダイオード構造体が、円形の構造体を構成する、請求項２に記載のＭＲＡＭ構造体。
【請求項5】
前記ダイオード構造体が、正方形の構造体を構成する、請求項２に記載のＭＲＡＭ構造体。
【請求項6】
前記ダイオード構造体が、ＳＯＴ－ＭＲＡＭスタック上部電極に接触して配置される、請求項２に記載のＭＲＡＭ構造体。
【請求項7】
前記アレイの前記行が、前記行の各トランジスタのゲートに接触するワード線を備え、前記ワード線が、前記ソース線に直交して配置される、請求項１に記載のＭＲＡＭ構造体。
【請求項8】
前記ＭＴＪが、前記ＳＯＴ線の上に配置され、前記ＳＯＴ線に隣接して自由層を備える、請求項７に記載のＭＲＡＭ構造体。
【請求項9】
前記ＭＴＪが、前記トランジスタの上に配置される、請求項１または７に記載のＭＲＡＭ構造体。
【請求項10】
前記ＳＯＴ線が、前記ソース線に直交して配置される、請求項１または７に記載のＭＲＡＭ構造体。
【請求項11】
前記ダイオード構造体が、ＳＯＴ－ＭＲＡＭスタック上部電極に接触して配置される、請求項１または７に記載のＭＲＡＭ構造体。
【請求項12】
前記アレイの前記列が、前記列の各ダイオードに接触するビット線を備え、前記ビット線が、前記ＭＲＡＭ構造体の第３の金属層に配置され、前記アレイの前記行が、前記行の各トランジスタのゲートに接触するワード線を備える、請求項１に記載のＭＲＡＭ構造体。
【請求項13】
前記ソース線および前記ビット線が平行に配置される、請求項１２に記載のＭＲＡＭ構造体。
【請求項14】
前記ＳＯＴ線が、前記ソース線に直交して配置される、請求項１２に記載のＭＲＡＭ構造体。
【請求項15】
前記ワード線が、前記ソース線に直交して配置される、請求項１２に記載のＭＲＡＭ構造体。
【請求項16】
前記ソース線が、第１のデバイス・レベルに配置され、前記ＳＯＴ線が、前記第１のレベルより上の第２のデバイス・レベルに配置され、前記ビット線が、前記第２のレベルより上の第３のデバイス・レベルに配置される、請求項１２に記載のＭＲＡＭ構造体。
【請求項17】
半導体デバイスを製作する方法であって、トランジスタのアレイを形成することであり、
前記アレイの１列が、前記列の各トランジスタのソース接点に接触するソース線を備える、前記形成することと、
前記アレイの１行の前記トランジスタのドレイン接点に接触するスピン軌道トルク（ＳＯＴ）線を形成することと、
単位セルのアレイを形成することであり、各単位セルが、前記ＳＯＴ線の上に配置され、前記ＳＯＴ線に電気的に接触するスピン軌道トルク（ＳＯＴ）磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）セル・スタックを備え、前記ＳＯＴ－ＭＲＡＭセル・スタックが、自由層、トンネル接合層、および基準層を備え、ダイオード構造体が、前記ＳＯＴ－ＭＲＡＭセル・スタックの上に位置し、前記前記ＳＯＴ－ＭＲＡＭセル・スタックに電気的に接触し、上部電極が、前記ダイオード構造体の上に配置され、前記ダイオード構造体に電気的に接触する、前記形成することとを含む方法。
【請求項18】
前記自由層が、前記ＳＯＴ線に隣接して配置される、請求項１７に記載の方法。
【請求項19】
前記行の前記トランジスタの各々のゲート接点に接触するワード線を形成することをさらに含み、前記ワード線が、前記ＳＯＴ線に対して平行に配置される、請求項１７に記載の方法。
【請求項20】
１列の前記単位セルの前記上部電極の上に配置され、前記上部電極に電気的に接触するビット線を形成することをさらに含み、前記ビット線が、前記ソース線に対して平行に配置される、請求項１７に記載の方法。
【請求項21】
前記ダイオード構造体を４２０℃未満の処理温度で形成することをさらに含む、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）構造体に関する。本発明は、詳細には、スピン軌道トルクＭＲＡＭセルのアレイに関し、各セルはダイオードと一体化される。
【背景技術】
【0002】
ＭＲＡＭは、トンネル磁気抵抗（ＴＭＲ）を使用して情報を記憶する一種の固体状態不揮発性メモリである。ＭＲＡＭは、磁気トンネル接合（ＭＴＪ）と呼ばれる磁気抵抗メモリ要素の電気的に接続されたアレイから構成される。各ＭＴＪは、自由層および固定層を含み、各層は磁性材料層を含み、非磁性絶縁トンネル障壁によって分離される。自由層は、スピン・ホール効果層と呼ばれることもあるスピン軌道トルク層に隣接して配置される。自由層は可変の磁化方向を有し、固定層は不変の磁化方向を有する。ＭＴＪは、自由層の磁化状態を切り換えることによって情報を記憶する。自由層の磁化方向が固定層の磁化方向に対して平行であるとき、ＭＴＪは低抵抗状態になる。逆に、自由層の磁化方向が固定層の磁化方向に対して逆平行であるとき、ＭＴＪは高抵抗状態になる。ＭＴＪの抵抗の差を使用して、論理「１」または「０」を示すことができ、それによって１ビットの情報を記憶する。ＭＴＪのＴＭＲが、高抵抗状態と低抵抗状態との間の抵抗の差を決定する。高抵抗状態と低抵抗状態との間の差が比較的大きい場合、ＭＲＡＭ内の読み取り動作が容易になる。ＭＲＡＭセルは、デバイスの規模を維持しまたはさらに低減させながら、デバイス・メモリ・セル要素の密度を増大させるための垂直スタックを可能にするデバイス設計オプションとして形成することができる。
【0003】
スピン軌道トルク（ＳＯＴ）ＭＲＡＭセルは、ＭＲＡＭの磁気トンネル接合（ＭＴＪ）構造体に接触しているスピン軌道トルクまたはスピン・ホール効果（ＳＨＥ）層を含む。ＳＨＥは、典型的に、白金またはタンタルなどの導電性重金属である。セルに書き込む場合、電流はＳＨＥ層を通過するが、ＭＴＪ構造体は通過せず、セルを読み取る場合、電流はＭＴＪを通過する。高圧の書き込みエネルギーはＭＲＡＭセルのＭＴＪを通過しないため、ＳＯＴ ＭＲＡＭはより信頼性が高く、より寿命が長い傾向がある。書き込みエネルギーがＭＴＪを通過しないため、ＳＯＴ ＭＲＡＭの書き込みにより少ないエネルギーが使用される。また、書き込み電流をＳＨＥ層に通し、ＭＴＪ構造体に通さないことで、書き込みエラーがより少なくなり、書き込み速度がより高くなり、１回の書き込み動作に必要とされるエネルギーがさらに低減される。
【0004】
標準的なＳＯＴ－ＭＲＡＭセルに対する読み取り機能および書き込み機能の制御は、典型的に、第１のトランジスタによってセルを通る読み取り電流を制御することと、第２のトランジスタによってセルのＳＨＥ線を通る書き込み電流を制御することとを含む。したがって、そのようなＳＯＴ－ＭＲＡＭセルに対する関連する回路ダイ面積は、ＳＯＴ－ＭＲＡＭセルおよび２つの制御トランジスタを含む。数十億のデバイスＭＲＡＭセルにわたって、第２のトランジスタによって必要とされる追加の空間が、相当なダイ空間を消費している。
【発明の概要】
【0005】
以下、本発明の１つまたは複数の実施形態の基本的な理解を提供するための概要を提示する。本概要は、主要または重要な要素を識別することや、特定の実施形態の範囲または特許請求の範囲を定めることを意図したものではない。本概要の唯一の目的は、後に提示するより詳細な説明に対する導入として、簡略化された形で概念を提示することである。
【0006】
一態様では、スピン軌道トルク磁気抵抗ランダム・アクセス・メモリ・デバイスが、トランジスタのアレイを形成することであり、アレイの１列が、その列の各トランジスタのソース接点に接触するソース線を含む、形成することと、その行のトランジスタのドレイン接点に接触するスピン軌道トルク（ＳＯＴ）線を形成することと、単位セルのアレイを形成することであり、各単位セルが、ＳＯＴ線の上に配置され、ＳＯＴ線に電気的に接触するスピン軌道トルク（ＳＯＴ）磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）セル・スタックを含み、ＳＯＴ－ＭＲＡＭセル・スタックが、自由層、トンネル接合層、および基準層を含み、ダイオード構造体が、ＳＯＴ－ＭＲＡＭセル・スタックの上に位置し、ＳＯＴ－ＭＲＡＭセル・スタックに電気的に接触し、上部電極が、ダイオード構造体の上に配置され、ダイオード構造体に電気的に接触する、形成することとによって形成される。このＳＯＴ－ＭＲＡＭ構造体は、アレイの行に沿った線パターンの使用によって、ＳＯＴセルに対して増大されたダイ密度を提供するとともに、ＳＯＴ－ＭＲＡＭセル・アレイのパターンの複雑さを低減させる。開示する実施形態は、現在のＦｉｎＦＥＴおよびナノシート技術、ならびにあらゆる低温製作技術に適合している。
【0007】
一態様では、ＭＲＡＭ（磁気抵抗ランダム・アクセス・メモリ）構造体が、スピン軌道トルク（ＳＯＴ）磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）セルのアレイを含み、アレイのＳＯＴ－ＭＲＡＭセルが、磁気トンネル接合（ＭＴＪ）、ＭＴＪの上に配置されたダイオード、および単一のトランジスタを含み、アレイの１列が、その列の各トランジスタのソース接点に接触するソース線を含み、ソース線は、ＭＲＡＭ構造体の第１の金属層に配置され、アレイの１行が、その行の各トランジスタのドレイン接点に接触するＳＯＴ線を含み、ＳＯＴ線は、ＭＲＡＭ構造体の第２の金属層に配置される。このＳＯＴ－ＭＲＡＭ構造体は、アレイの行に沿った線パターンの使用によって、ＳＯＴセルに対する増大されたダイ密度を提供するとともに、ＳＯＴ－ＭＲＡＭセル・アレイのパターンの複雑さを低減させる。開示する実施形態は、現在のＦｉｎＦＥＴおよびナノシート技術、ならびにあらゆる低温製作技術に適合している。
【0008】
一態様では、ＭＲＡＭ（磁気抵抗ランダム・アクセス・メモリ）構造体が、スピン軌道トルク（ＳＯＴ）磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）セルのアレイを含み、アレイのＳＯＴ－ＭＲＡＭセルが、磁気トンネル接合（ＭＴＪ）、ＭＴＪの上に配置されたダイオード、および単一のトランジスタを含み、アレイの１列が、その列の各トランジスタのソース接点に接触するソース線を含み、ソース線は、ＭＲＡＭ構造体の第１の金属層に配置され、その列は、その列の各ダイオードに接触するビット線を含み、ビット線は、ＭＲＡＭ構造体の第３の金属層に配置され、アレイの１行が、その行の各トランジスタのドレイン接点に接触するＳＯＴ線を含み、ＳＯＴ線は、ＭＲＡＭ構造体の第２の金属層に配置される。このＳＯＴ－ＭＲＡＭ構造体は、アレイの行に沿った線パターンの使用によって、ＳＯＴセルに対する増大されたダイ密度を提供するとともに、ＳＯＴ－ＭＲＡＭセル・アレイのパターンの複雑さを低減させる。開示する実施形態は、現在のＦｉｎＦＥＴおよびナノシート技術、ならびにあらゆる低温製作技術に適合している。
【0009】
一態様では、ＭＲＡＭ（磁気抵抗ランダム・アクセス・メモリ）構造体が、スピン軌道トルク（ＳＯＴ）磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）セルのアレイを含み、アレイのＳＯＴ－ＭＲＡＭセルが、磁気トンネル接合（ＭＴＪ）、ＭＴＪの上に配置されたダイオード、および単一のトランジスタを含み、アレイの１列が、その列の各トランジスタのソース接点に接触するソース線を含み、ソース線は、ＭＲＡＭ構造体の第１の金属層に配置され、アレイの１行が、その行の各トランジスタのドレイン接点に接触するＳＯＴ線を含み、ＳＯＴ線は、ＭＲＡＭ構造体の第２の金属層に配置され、アレイの行は、その行の各トランジスタのゲートに接触するワード線を含む。このＳＯＴ－ＭＲＡＭ構造体は、アレイの行に沿った線パターンの使用によって、ＳＯＴセルに対する増大されたダイ密度を提供するとともに、ＳＯＴ－ＭＲＡＭセル・アレイのパターンの複雑さを低減させる。開示する実施形態は、現在のＦｉｎＦＥＴおよびナノシート技術、ならびにあらゆる低温製作技術に適合している。
【0010】
一態様では、ＭＲＡＭ（磁気抵抗ランダム・アクセス・メモリ）構造体が、スピン軌道トルク（ＳＯＴ）磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）セルのアレイを含み、アレイのＳＯＴ－ＭＲＡＭセルが、磁気トンネル接合（ＭＴＪ）、ＭＴＪの上に配置されたダイオード、および単一のトランジスタを含み、アレイの１列が、その列の各トランジスタのソース接点に接触するソース線を含み、ソース線は、ＭＲＡＭ構造体の第１の金属層に配置され、アレイの列は、その列の各ダイオードに接触するビット線を含み、ビット線は、ＭＲＡＭ構造体の第３の金属層に配置され、アレイの１行が、その行の各トランジスタのドレイン接点に接触するＳＯＴ線を含み、ＳＯＴ線は、ＭＲＡＭ構造体の第２の金属層に配置され、アレイの行は、その行の各トランジスタのゲートに接触するワード線を含む。このＳＯＴ－ＭＲＡＭ構造体は、アレイの行に沿った線パターンの使用によって、ＳＯＴセルに対する増大されたダイ密度を提供するとともに、ＳＯＴ－ＭＲＡＭセル・アレイのパターンの複雑さを低減させる。開示する実施形態は、現在のＦｉｎＦＥＴおよびナノシート技術、ならびにあらゆる低温製作技術に適合している。
【0011】
添付の図面における本発明のいくつかの実施形態のより詳細な説明によって、本発明の上記および他の目的、特徴、および利点がより明らかになり、本発明の実施形態において、同じ参照は全体として同じ構成要素を指す。
【図面の簡単な説明】
【0012】
【図1】本発明の一実施形態による半導体デバイスの製作におけるステップの断面図である。本図は、頂部電極および上部ハード・マスクを含むＭＴＪ、ならびに底部電極およびデバイス・トランジスタ接点に接触するＳＨＥレール層を示す。
【図2】本発明の一実施形態による半導体デバイスの製作におけるステップの断面図である。本図は、ＭＴＪスタック、上部電極、およびハード・マスクのカプセル化後のデバイスを示す。
【図3】本発明の一実施形態による半導体デバイスの製作におけるステップの断面図である。本図は、パターン化されたハード・マスクの追加後のデバイスを示す。
【図4】本発明の一実施形態による半導体デバイスの製作におけるステップの断面図である。本図は、ＳＨＥレールのパターン化されたエッチング後のデバイスを示す。
【図5】本発明の一実施形態による半導体デバイスの製作におけるステップの断面図である。本図は、ハード・マスクを除去してＳＯＴ－ＭＲＡＭセル上部電極を露出させた後のデバイスを示す。
【図6】本発明の一実施形態による半導体デバイスの製作におけるステップの断面図である。本図は、ダイオード層およびダイオード上部電極の堆積後のデバイスを示す。
【図7】本発明の一実施形態による半導体デバイスの製作におけるステップの断面図である。本図は、パターン化されたマスキングおよび選択的エッチングによってＳＯＴ－ＭＲＡＭセル・ダイオードを形成した後のデバイスを示す。
【図8】本発明の一実施形態による半導体デバイスの製作におけるステップの断面図である。本図は、ダイオードおよび上部ダイオード電極をカプセル化した後のデバイスを示す。
【図9】本発明の一実施形態による半導体デバイスの製作におけるステップの断面図である。本図は、ＳＯＴ－ＭＲＡＭビット線または読み取り線の製作後のデバイスを示す。
【図10】本発明の一実施形態による半導体デバイスの製作におけるステップの断面図である。本図は、ＳＯＴ－ＭＲＡＭビット線または読み取り線の製作後のデバイスの別の図を示す。
【図11】ＳＯＴ－ＭＲＡＭセルのアレイの概略斜視図である。
【図12】本発明の一実施形態による半導体デバイスの製作におけるステップの平面図である。本図は、ＳＯＴ線、ＭＴＪ、ダイオード、およびビット線の形成前のデバイスを示す。
【図13】本発明の一実施形態による半導体デバイスの製作におけるステップの平面図である。本図は、ＳＯＴ線、ＭＴＪ、およびダイオード、ならびにビット線の形成後のデバイスを示す。
【図14】本発明の一実施形態による半導体デバイスを形成するための動作ステップを示すフローチャートである。
【発明を実施するための形態】
【0013】
いくつかの実施形態について、本発明の実施形態が示されている添付の図面を参照してより詳細に説明する。しかし、本発明は、様々な方法で実装することができ、したがって本明細書に開示する実施形態に限定されると解釈されるべきではない。
【0014】
本発明の態様について、所与の例示的な構成の点から説明するが、他の構成、構造体、基板材料、ならびにプロセスの特徴およびステップは、本発明の態様の範囲内で変更することができることを理解されたい。
【0015】
層、領域、または基板などの要素が別の要素の「上（ｏｎ）」または「上（ｏｖｅｒ）」にあるものとして参照されるとき、この要素は、他方の要素の上に直接位置してもよいし、または介在する要素が存在してもよいことが理解されよう。対照的に、ある要素が別の要素の「上に直接（ｄｉｒｅｃｔｌｙ ｏｎ）」または「上に直接（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」あるものとして参照されるとき、介在する要素は存在しない。ある要素が別の要素に「接続」または「結合」されたものとして参照されるとき、この要素は、他方の要素に直接接続もしくは結合されてもよいし、または介在する要素が存在してもよいことが理解されよう。対照的に、ある要素が別の要素に「直接接続」または「直接結合」されたものとして参照されるとき、介在する要素は存在しない。
【0016】
本実施形態は、集積回路チップのための設計を含むことができ、これは、グラフィカル・コンピュータ・プログラミング言語で作成することができ、コンピュータ記憶媒体（ディスク、テープ、物理ハード・ドライブ、または仮想ハード・ドライブ、たとえばストレージ・アクセス・ネットワークなど）に記憶することができる。設計者がチップまたはチップを製作するために使用される光リソグラフィ・マスクを製作しない場合、設計者は、結果として得られる設計を、物理的手段によって（たとえば、設計を記憶する記憶媒体のコピーを提供することによって）、または電子的に（たとえば、インターネットによって）、そのような実体へ直接的または間接的に伝送することができる。次いで、記憶された設計は、光リソグラフィ・マスクの製作のために適当な形式（たとえば、ＧＤＳＩＩ）に変換され、これは典型的に、ウエハ上に形成されるべき当該チップ設計の複数のコピーを含む。光リソグラフィ・マスクは、エッチングまたは他の方法で処理されるべきウエハ（またはウエハ上の層あるいはその両方）の面積を画定するために利用される。
【0017】
本明細書に記載する方法は、集積回路チップの製作で使用することができる。結果として得られる集積回路チップは、製作者が生ウエハの形態で（すなわち、複数のパッケージ化されていないチップを有する単一のウエハとして）、ベア・ダイとして、またはパッケージ化された形態で流通させることができる。後者の場合、チップは、単一のチップ・パッケージ（マザーボードまたは他の高次キャリアに取り付けられたリードを有するプラスチック・キャリアなど）、またはマルチチップ・パッケージ（表面相互接続または埋込み相互接続の一方または両方を有するセラミック・キャリアなど）内に取り付けられる。いずれにせよ、次いでチップは、（ａ）マザーボードなどの中間製品、または（ｂ）最終製品の一部として、他のチップ、ディスクリート回路要素、または他の信号処理デバイスあるいはその組合せと一体化される。最終製品は、玩具および他の低価格の用途から、ディスプレイ、キーボード、または他の入力デバイス、および中央処理装置を有する高度なコンピュータ製品に及ぶ、集積回路チップを含む任意の製品とすることができる。
【0018】
材料化合物について、記載の元素、たとえばＳｉＧｅの点から説明することも理解されたい。これらの化合物は、化合物内に異なる割合の元素を含み、たとえばＳｉＧｅは、ＳｉｘＧｅ１－ｘを含み、ここでｘは１以下などである。加えて、他の元素を化合物内に含むこともでき、それらの元素もなお本原理に従って機能することができる。本明細書では、追加の元素を含む化合物を合金と呼ぶ。
【0019】
本明細書では、「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」または「一実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、ならびにその他の変形の参照は、その実施形態に関連して記載される特定の特徴、構造体、特性などが、少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体にわたって様々な場所に見られる「一実施形態では（ｉｎ ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」または「一実施形態では（ｉｎ ａｎ ｅｍｂｏｄｉｍｅｎｔ）」という語句ならびにあらゆる他の変形への言及は、必ずしもすべて同じ実施形態を参照するわけではない。
【0020】
「／」、「～または…あるいはその両方（ａｎｄ／ｏｒ）」、および「～のうちの少なくとも１つ（ａｔ ｌｅａｓｔ ｏｎｅ ｏｆ）」のいずれかの使用は、たとえば「Ａ／Ｂ」、「ＡまたはＢあるいはその両方（Ａ ａｎｄ／ｏｒ Ｂ）」、および「ＡおよびＢのうちの少なくとも１つ（ａｔ ｌｅａｓｔ ｏｎｅ ｏｆ Ａ ａｎｄ Ｂ）」の場合、第１の記載の選択肢（Ａ）のみの選択、または第２の記載の選択肢（Ｂ）のみの選択、または選択肢（ＡおよびＢ）の両方の選択を包含することが意図されることが理解されよう。さらなる例として、「Ａ、Ｂ、またはＣあるいはその組合せ（Ａ，Ｂ，ａｎｄ／ｏｒ Ｃ）」および「Ａ、Ｂ、およびＣのうちの少なくとも１つ（ａｔ ｌｅａｓｔ ｏｎｅ ｏｆ Ａ，Ｂ，ａｎｄ Ｃ）」の場合、そのような語句は、第１の記載の選択肢（Ａ）のみの選択、または第２の記載の選択肢（Ｂ）のみの選択、または第３の記載の選択肢（Ｃ）のみの選択、または第１および第２の記載の選択肢（ＡおよびＢ）のみの選択、または第１および第３の記載の選択肢（ＡおよびＣ）のみの選択、または第２および第３の記載の選択肢（ＢおよびＣ）のみの選択、または３つすべての選択肢（ＡおよびＢおよびＣ）の選択を包含することが意図される。これは、本技術および関連技術の当業者には容易に明らかであるように、記載の項目数だけ拡張することができる。
【0021】
本明細書に使用される術語は、特定の実施形態について説明することのみを目的とし、例示的な実施形態を限定する傾向はない。本明細書では、文脈上別途明白に指示しない限り、単数形の「ａ」、「ａｎ」、および「ｔｈｅ」は複数形も同様に含むことが意図される。「備える、含む（ｃｏｍｐｒｉｓｅｓ）」、「備える、含む（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、または「含む（ｉｎｃｌｕｄｉｎｇ）」あるいはその組合せの用語は、本明細書で使用されるとき、記載の特徴、整数、ステップ、動作、要素、または構成要素あるいはその組合せの存在を指定するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、またはそれらの群あるいはその組合せの存在または追加を除外しないことがさらに理解されよう。
【0022】
本明細書では、説明を容易にするために、「下（ｂｅｎｅａｔｈ）」、「下（ｂｅｌｏｗ）」、「下部の（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上部の（ｕｐｐｅｒ）」などの空間的に相対的な用語を使用して、図に示されている１つの要素または特徴と別の要素または特徴との関係について説明することができる。空間的に相対的な用語は、図に示されている向きに加えて、使用または動作中のデバイスの異なる向きも包含することが意図されることが理解されよう。たとえば、図中のデバイスを反転させた場合、他の要素または特徴の「下（ｂｅｌｏｗ）」または「下（ｂｅｎｅａｔｈ）」に位置すると説明された要素は、他の要素または特徴の「上（ａｂｏｖｅ）」に位置する向きになるはずである。したがって、「下（ｂｅｌｏｗ）」という用語は、上および下の向きをどちらも包含することができる。デバイスは他の向きにする（９０度または他の向きに回転させる）ことができ、本明細書で使用される空間的に相対的な記述語は、それに応じて解釈することができる。加えて、層が２つの層の「間」にあるものとして参照されるとき、これは２つの層の間の唯一の層であってもよいし、または１つもしくは複数の介在する層が存在してもよいことを理解されたい。
【0023】
本明細書では、第１、第２などの用語を使用して様々な要素について説明することがあるが、これらの要素は、これらの用語によって限定されるべきではないことが理解されよう。これらの用語は、１つの要素を別の要素から区別するためにのみ使用される。したがって、本概念の範囲から逸脱することなく、以下に論じる第１の要素を第２の要素と呼ぶこともできる。
【0024】
スピン伝達トルク（ＳＴＴ）磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）は、読み取り動作および書き込み動作の各々の間に、メモリ・セルの磁気トンネル接合に電流を通す。高い書き込みエネルギーは、デバイス材料を劣化させることによって、デバイスの寿命を低減させる可能性がある。スピン軌道トルク（ＳＯＴ）ＭＲＡＭデバイスは、比較的低い読み取り動作エネルギーのみをＭＲＡＭセルの磁気トンネル接合に直接通すことよって、この問題を解決する。ＳＯＴ ＭＲＡＭセルのＳＯＴまたはスピン・ホール効果（ＳＨＥ）板は、自由層を実質的に変えてセルに書き込むために、ＭＲＡＭセル・スタックの残りに等しいまたはそれより大きい断面積を有していなければならない。ＳＯＴ ＭＲＡＭセルへの書き込みは、ＳＯＴ ＭＲＡＭセル・スタックにエネルギーを通すことを必要としない。典型的なＳＯＴ－ＭＲＡＭセル構造体は２つのトランジスタを含み、１つはセルに値を書き込むことに関連付けられ、１つはセルの値を読み取ることに関連付けられる。２つのトランジスタを含む構造体は、各セルに対して追加のダイ面積を必要とする。開示する実施形態は、ＳＯＴ－ＭＲＡＭセル・スタックの周りに円筒形のダイオードを組み込み、単一のトランジスタによってセルに対して読み取り動作および書き込み動作の両方の制御を可能にする。
【0025】
開示する実施形態は、行および列で配置されたＳＯＴ－ＭＲＡＭセルのアレイを提供する。各単位セルＳＯＴ－ＭＲＡＭは、ＳＯＴ－ＭＲＡＭセルのＳＨＥレールの下に配置された単一のトランジスタと、ＳＨＥレールに電気的に接触するトランジスタのドレイン接点と、ＳＨＥレールに接触するセルのＭＴＪと、ＭＴＪの上に配置され、ＳＯＴ－ＭＲＡＭセルの上部電極に接触するダイオードと、ＳＯＴ－ＭＲＡＭセルに対するダイオードおよび読み取り線に接触する上部電極とを含む。
【0026】
各セルに対して単一のトランジスタを使用することで、より高いセル密度が可能になり、デバイス要素の追加の一体化に対応する。ＳＯＴ－ＭＲＡＭセル・スタックのＭＴＪと上部電極との間に形成されたダイオードを組み込むことで、単一のトランジスタを使用したＳＯＴ－ＭＲＡＭセルに対する読み取り機能および書き込み機能の制御が可能になる。ＳＯＴ－ＭＲＡＭセルのアレイに対する配線パターンは、アレイのＳＯＴ－ＭＲＡＭセルの列の下に平行に配置され、その列の各トランジスタのソース接点に接触するトランジスタ・ソース線と、アレイのＳＯＴ－ＭＲＡＭセルの行の下に平行に接触して配置され、その行の単位セルのトランジスタのゲート接点に接触するワード線と、ワード線に平行に配置され、その行のトランジスタのドレイン接点に接触する、その行のＳＯＴ－ＭＲＡＭセルのＳＨＥ（ＳＯＴ）レールと、セルのダイオードの上に配置されて電気的に接触するビット線または読み取り線とを含む。アレイに対するビット線は、ソース線およびそのアレイのＳＯＴ－ＭＲＡＭセルの列に対して平行に配置される。
【0027】
一実施形態では、下にある半導体デバイス上に堆積された材料層から、垂直ＳＯＴ ＭＲＡＭセル・スタックがエッチングされる。開示するデバイスは、ＳＯＴ－ＭＲＡＭセルの行を含み、各セルは、ＳＯＴ－ＭＲＡＭセルの行で共用される共通のＳＯＴ線またはＳＨＥレールによって、フロント・エンド・オブ・ライン（ＦＥＯＬ）トランジスタ（図示せず）のドレイン接点に接触する。
【0028】
図１に示すように、デバイス１００は、底部電極（図示せず）および誘電体材料１２５の上に配置されたＳＨＥ層１２０を含む。一実施形態では、ＳＨＥ層１２０は、β－Ｔａ、β－Ｗ、ＣｕｘＰｔ１－ｘ、Ｃｕ１－ｘＴａｘ、ＰｄｘＰｔ１－ｘ、ＡｕｘＰｔ１－ｘ、Ｐｔ、Ｂｉ２Ｓｅ３、ＷＴｅ２、ＰｔＴｅ２、ＴａＳ２、ＰｔｘＲｈ１－ｘなどの１つもしくは複数の導電性重金属、または平均原子量が８０を上回る任意の金属合金、あるいは類似の導電性金属、およびこれらの組合せからなる。一実施形態では、ＳＨＥ層１２０は、約１ｎｍ～約５０ｎｍの厚さを有する。一実施形態では、ＳＨＥ層１２０はタングステンからなる。一実施形態では、ＳＨＥ層１２０は、連続して堆積されたＴａおよびＰｔなどの重金属の複数の層からなる。ＳＨＥ層１２０の堆積は、たとえば化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）、原子層堆積（ＡＬＤ）、または類似のプロセスを含む堆積プロセスによって行われる。
【0029】
図１は、一連の材料層の堆積後のデバイスを示す。一連の層は、磁気トンネル接合（ＭＴＪ）、上部電極、および上部ハード・マスクを含むＳＯＴ－ＭＲＡＭセルを形成する。図１に示すように、ＭＴＪスタックのための層は、簡単に示されているＭＴＪ１３０を含み、ＭＴＪ１３０は、自由磁性層１３２（切換可能な磁気双極子モーメントを有する層）、トンネル障壁層１３４、および基準磁性層１３６（固定の磁気双極子モーメントを有する層）から構成される。ＳＯＴ－ＭＲＡＭセル・スタックは、上部電極１４０およびハード・マスク層１５０をさらに含む。この実施形態では、ＭＴＪ１３０はシード層（図示せず）を含み、シード層上に自由層１３２が成長させられている。いくつかの実施形態では、シード層は、たとえばタンタル（Ｔａ）またはタンタル・マグネシウム（ＴａＭｇ）を含むことができる。自由層１３２は、たとえばコバルト鉄ホウ素（ＣｏＦｅＢ）を含むことができる。それぞれの層は、ＰＶＤによって形成することができる。次に、自由層１３２上にトンネル障壁層１３４が形成される。トンネル障壁層１３４は、酸化マグネシウム（ＭｇＯ）などの非磁性絶縁材料を含むことができる。一実施形態では、トンネル障壁層１３４は、厚さ約０．３ｎｍ～約２ｎｍである。トンネル障壁層１３４の形成に続いて、トンネル障壁層１３４の上に基準層１３６が形成される。基準層１３６は、たとえば１つまたは複数の界面層またはスペーサ、およびルテニウム、コバルト、パラジウム、タンタル、鉄、ホウ素、コバルト白金（Ｃｏ｜Ｐｔ）またはコバルト・パラジウム（Ｃｏ｜Ｐｄ）を、多層または混合物で含むことができる。一実施形態では、基準層１３６は、厚さ約３ｎｍ～約１０ｎｍである。それぞれの層は、ＰＶＤによって形成することができる。自由層１３２および基準層１３６は、直交磁気異方性を有する。
【0030】
上部電極層１４０は、ＴｉＮ、ＴａＮ、Ｗ、または他の導電性金属もしくは合金を含むことができる。ハード・マスク層１５０は、ＳｉＮ、ＳｉＯｘ、ＳｉｘＢｙＣｚＮｔなどを含むことができる。一実施形態では、ハード・マスク層１５０は、ＣＶＤまたはＰＶＤによって約２０ｎｍ～約６０ｎｍの厚さまで堆積させられたＴａＮまたはＴｉＮからなる。一実施形態では、ハード・マスク層１５０は、窒化物、酸化物、酸化物窒化物二重層、または別の好適な材料からなる。いくつかの実施形態では、ハード・マスク層１５０は、酸化ケイ素（ＳｉＯ）などの酸化物、窒化ケイ素（ＳｉＮ）などの窒化物、酸窒化ケイ素（ＳｉＯＮ）などの酸窒化物、これらの組合せなどを含むことができる。いくつかの実施形態では、ハード・マスク層１５０は、Ｓｉ３Ｎ４などの窒化ケイ素である。
【0031】
図１は、デバイス・ダイの表面にわたって順次堆積させられた関連する材料の層のスタックからのＭＴＪ１３０、上部電極１４０、および誘電体ハード・マスク１５０の堆積およびパターン化されたエッチング後のデバイス１００を示す。パターン化されたリソグラフィを使用して、積み重ねられた層をマスキングした後、反応性イオン・ビーム・エッチングなどの選択的エッチングを施して、これらの層のマスキングされていない部分を除去することができる。選択的エッチングは、ＳＨＥレール層１２０の上面で停止する。
【0032】
図２は、ＳＯＴ－ＭＲＡＭセル・スタックの周りにＳｉＮ、ＳｉＯｘ、ＳｉｘＢｙＣｚＮｔなどのカプセル化用誘電体材料層２１０を堆積させ、それに続いてＣＭＰプロセスによって誘電体材料をハード・マスク層１５０の上面まで凹ませた後のデバイス１００を示す。ＣＭＰプロセスにより、次の製作ステップに備えて研磨された上面が得られる。
【0033】
図３は、有機平坦化層（ＯＰＬ）などのＳＨＥレール・マスク３１０、またはハード・マスク層（ＴｉＮ、ＴａＮなど）の堆積、リソグラフィ・マスキング、および選択的除去後のデバイス１００を示す。パターン化されたマスク３１０は、ＳＨＥ層１２０から形成されるＳＨＥレールに対して所望の断面のマスクを提供する。
【0034】
図４は、カプセル化用誘電体材料２１０、ＳＨＥ層１２０の一部分、およびパターン化されたマスク３１０の選択的除去後のデバイス１００を示す。これらの材料を除去する際には、反応性イオン・エッチングを使用することができる。エッチングは、下にあるＦＥＯＬデバイスの誘電体層１２５で停止する。
【0035】
図５は、カプセル化用誘電体２１０を再充填し、ハード・マスク１５０および保護用誘電体２１０に上部電極１４０の上面までＣＭＰを施した後のデバイス１００を示す。
【0036】
図６は、ショットキー・ダイオードを形成するＷＳｅ、ＳｎＳｅ２、グラフェンなど、ポリＧｅ（Ｐ／Ｎ）（低温堆積およびレーザ・アニーリング）、および一連のＷ／ＴｉＯｘ／Ｎｉ層を含む２Ｄ材料などのダイオード接合材料６１０、ならびに上部ハード・マスク／上部ダイオード電極層６２０の堆積後のデバイス１００を示す。形成されたダイオードは、円形または正方形の断面を含むことができる。一実施形態では、ダイオード接合材料の堆積によるダイオードの形成は、約４２０℃を下回る温度などの温度に適合しているバック・エンド・オブ・ラインで行われる。
【0037】
図７は、ＲＩＥ、異方性エッチング、または他の選択的エッチング方法によるダイオード接合材料６１０および上部電極材料６２０のパターン・マスキングおよび選択的除去後のデバイス１００を示す。
【0038】
図８は、ＳｉＯｘ、ＳｉＯＮなどの誘電体材料２１０の層によってダイオード接合６１０および上部電極６２０をカプセル化し、カプセル化層に上部電極６２０の上面までＣＭＰを施した後のデバイス１００を示す。
【0039】
図９は、上部ビット線／読み取り線９１０の形成後のアレイの１列におけるデバイス１００を示す。ビット線９１０は、導電性金属電極材料層を堆積させ、それに続いて電極材料にリソグラフィ・マスキングおよび選択的除去を施してそのアレイに対するビット線を形成することによって形成することができる。各ビット線は、アレイのＳＯＴ－ＭＲＡＭセルの１列に対応する。各ビット線は、アレイのその列の各ＳＯＴ－ＭＲＡＭセルのダイオードの上部電極に接触する。
【0040】
図１０は、上部ビット線／読み取り線９１０の形成後のアレイの１行におけるデバイス１００を示す。本図に示すように、ＳＨＥレール１２０は、単位ＳＯＴ－ＭＲＡＭセル上で関連付けられたＦＥＯＬトランジスタのドレイン接点１０１０に接触する。
【0041】
図１１は、アレイのＳＯＴ－ＭＲＡＭセルに対する配線パターンを示す。本図に示すように、ソース線（ＳＬｉ－１～ＳＬｉ＋３）が、ＳＯＴ－ＭＲＡＭセルの列に対して平行に配置され、アレイのそれぞれの列のセルに関連付けられたＦＥＯＬトランジスタのソース接点に接触する。ワード線ＷＬｉは、アレイの行ｉに対して平行に配置され、行ｉのＦＥＯＬトランジスタのゲートに接触する。共通のＳＯＴレールが、アレイの行ｉに沿って配置され、関連付けられたＦＥＯＬトランジスタのドレインと、その行のＳＯＴ－ＭＲＡＭセルのＭＴＪとの両方に接触する。ビット線（ＢＬｉ－１～ＢＬｉ＋２）が、アレイの列およびソース線に対して平行に配置され、それぞれのアレイ列の各ＳＯＴ－ＭＲＡＭセルの上部ダイオード電極に電気的に接触する。
【0042】
ＳＯＴ－ＭＲＡＭセルを読み取ることは、ＦＥＯＬトランジスタによって読み取り電極／ビット線と接地との間で、ダイオードおよびＭＴＪセル・スタックに既知の電圧を印加し、スタックを通る電流を測定することを含む。一例として、ＭＴＪｉ，ｊを含むＳＯＴ－ＭＲＡＭセルの値を読み取ることは、ＢＬｉを１に設定することを含み、他のすべてのＢＬは０に設定され、ＷＬｉが１に設定され、すべてのＳＬが０に設定される。電流は、ＢＬｉからダイオードおよびＭＴＪｉ，ｊを通り、ＳＯＴおよびトランジスタを通って、ＳＬｉおよびＳＬｉ＋１へ流れる。スタックの抵抗は、電圧および電流によって決まる。この抵抗は、「０」または「１」のセル値を示す。ＳＯＴ－ＭＲＡＭセルにおける順方向にバイアスされたダイオードの存在により、電流がビット線からソース線へ流れることが可能になるが、ＳＯＴまたはソース線からビット線へは流れない。
【0043】
各セルは、２つの書き込みコマンドを有する。第１の書き込みコマンドは、トランジスタと書き込み電極との間で、セルのＳＨＥレールに負の電圧を印加し、この書き込みコマンドが、ＳＯＴ－ＭＲＡＭの自由層をスタックの基準層に対して平行状態から逆平行状態に切り換える。一例として、ＭＴＪｉ，ｊを含むＳＯＴ－ＭＲＡＭセルの場合、この書き込みコマンドは、ＷＬｉを１に設定し、ＳＬｉ＋１…を１に、ＳＬｉ－１、ＳＬｉを０に、すべてのＢＬを０にバイアスすることによって実行される。電流は、ＳＬｉ＋１からトランジスタおよびＳＯＴを通ってＳＬｉへ流れ、ＭＴＪｉ，ｊの状態を１に変化させる。第２の書き込みコマンドは、トランジスタと書き込み電極との間で、セルのＳＨＥレールに正の電圧を印加し、この書き込みコマンドが、ＳＯＴ－ＭＲＡＭの自由層をスタックの基準層に対して逆平行状態から平行状態に切り換える。一例として、ＭＴＪｉ，ｊを含むＳＯＴ－ＭＲＡＭセルの場合、この書き込みコマンドは、ＷＬｉを１に設定し、ＳＬｉ＋１…を０に、ＳＬｉ－１、ＳＬｉを１に、すべてのＢＬを０にバイアスすることによって実行される。電流は、ＳＬｉからトランジスタおよびＳＯＴを通ってＳＬｉ＋１へ流れ、ＭＴＪｉ，ｊの状態を０に変化させる。
【0044】
ＳＯＴ－ＭＲＡＭセル・スタック内にダイオードを組み込むことで、スタックを通る電流の方向を、読み取り電極からスタックを通り、トランジスタを通って接地へ向かう方向に制限する。この制限により、単一のトランジスタによってセルに対して書き込みコマンドおよび読み取りコマンドの両方の制御が可能になる。開示する実施形態のダイオードの場所、接合材料、接合高さ、および厚さは、ＳＯＴ－ＭＲＡＭセルのダイオードにおける電圧降下を調整するために変更することができる。
【0045】
図１２は、ＳＯＴレールの形成前の製作の初期段階におけるデバイス１００の平面図を提供する。本図は、デバイス１００のＭＲＡＭセルのアレイの一部分を示す。本図に示すように、トランジスタ１２１０のアレイは、ワード線１２２０およびソース線１２３０によって相互接続される。各ワード線１２２０は、アレイのそれぞれの行において、トランジスタ１２１０のゲート接点（図示せず）に接続する。各ソース線１２３０は、アレイ列のトランジスタ１２１０の上に、アレイの列に対して平行に、ワード線１２２０に直交してその上に配置され、それらの列のトランジスタ１２１０のソース接点１２４０に接続される。一実施形態では、ソース線は、デバイス１００の第１の金属層（Ｍ１）に形成される。図１２は、トランジスタ１２１０のドレイン接点１２５０の場所をさらに示す。
【0046】
図１３は、中間製作段階におけるデバイス１００の平面図を提供する。本図は、デバイス１００のＭＲＡＭセルのアレイの一部分を示す。本図に示すように、ＳＯＴ線１３１０が、アレイの行に対して平行に、トランジスタ１２１０およびワード線１２２０の上に形成されており、アレイの行のトランジスタ１２１０のドレイン接点１２５０に接続される。一実施形態では、ＳＯＴ線１３１０は、デバイス１００の第２の金属線（Ｍ２）に形成される。ＭＴＪスタックおよびダイオード１３２０は、ＳＯＴレール１３１０の上に配置され、ＳＯＴレール１３１０に接続される。ＭＴＪスタックおよびダイオード１３２０は、デバイス１００のＭ２と第３の金属層（Ｍ３）との間に製作される。ビット線１３３０が、ソース線に対して平行に、ダイオードの上に配置され、ダイオード１３２０の上部ダイオード電極に接続される。各ビット線１３３０は、アレイのそれぞれの列のダイオード１３２０の上部ダイオード電極に接続される。一実施形態では、ビット線１３３０は、デバイス１００のＭ３に形成される。
【0047】
図１４は、開示するＳＯＴ ＭＲＡＭデバイスの製作に関連する動作ステップを示すフローチャート１４００を提供する。本図によれば、ブロック１４１０で、ＦＥＯＬトランジスタのアレイが形成される。アレイは、アレイの列に対して平行にソース線を含み、ソース線は、それぞれの列のトランジスタのソースに接触する。アレイはまた、アレイの行に対して平行に形成されたワード線を含み、ワード線は、それぞれの行のトランジスタのゲートに接触する。
【0048】
ブロック１４２０で、下にあるＦＥＯＬトランジスタのアレイの上に、トランジスタのアレイの各行におけるトランジスタのドレインに接触して、スピン・ホール効果（ＳＨＥ）層が形成される。ＳＨＥ層は、下にある半導体デバイスの上に堆積させられて、選択的にパターン化およびエッチングされた導電性金属層を含む。下にある半導体デバイスは、最終的にＳＯＴ ＭＲＡＭセルの読み取り動作および書き込み動作を制御するために使用されるトランジスタを含む。下にある半導体デバイスの上面は、それぞれのデバイス・トランジスタの露出された金属ドレイン接点を含む。
【0049】
ブロック１４３０で、ＳＯＴ ＭＲＡＭセル・スタックが形成される。スタックは、一連の材料層、ＳＨＥ層に接触し、切換可能な磁気双極子モーメントを有する自由層と、トンネル接合層と、固定の磁気双極子モーメントを有する基準層と、ＳＯＴ－ＭＲＡＭセルに対する上部電極層と、保護用ハード・マスク材料層とを含む。各層は、デバイスの断面全体にわたって形成される。
【0050】
ブロック１４３０で、次いでハード・マスク層がパターン化され、選択的にエッチングされて、デバイスのＳＯＴ－ＭＲＡＭセルの所望のアレイのパターンで、ハード・マスク部分のアレイが形成される。次いで、残りのＳＯＴ－ＭＲＡＭセル・スタック層が選択的にエッチバックされて、ＳＨＥレールに接触するＳＯＴ ＭＲＡＭスタックを残す。
【0051】
ブロック１４４０で、デバイスのＳＨＥレールが形成される。ＳＯＴ－ＭＲＡＭセルが保護用誘電体によってカプセル化され、上部ハード・マスク層が堆積させられ、マスキングされて選択的に除去される。次いで、カプセル化用誘電体およびＳＨＥ層の一部分をエッチングで除去し、下にあるアレイのトランジスタの行に対して平行に配置されてそれぞれの各行のトランジスタのドレインに接触するＳＨＥレールを残す。
【0052】
ブロック１４５０で、ＳＯＴ－ＭＲＡＭセルの上部電極上に、ＳＯＴ－ＭＲＡＭセルに対するダイオード構造体が形成される。デバイス上にダイオード接合層および上部ダイオード電極／ハード・マスク層が配置され、パターン化されて選択的にエッチングされ、アレイの各ＳＯＴ－ＭＲＡＭ単位セルに対するダイオードが与えられる。ダイオードは、円形または正方形の断面を有することができる。
【0053】
ブロック１４６０で、ＳＯＴ－ＭＲＡＭセルに対するビット線／読み取り線が、ダイオード構造体のハード・マスクおよび上部電極の上に堆積させられた金属層から形成される。この層がパターン化され、選択的にエッチングされて、ＳＯＴ－ＭＲＡＭセルのアレイのダイオード・スタックの上層に接触する上部読み取り電極が与えられる。読み取り電極は、保護用中間層誘電体材料内にカプセル化される。
【0054】
上述した製作ステップに続いて、知られているバック・エンド・オブ・ライン製作プロセスを完了して、デバイスの外部包装を含む最終的な半導体デバイスの製作を終了する。
【0055】
本明細書では、「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「例示的な実施形態（ａｎ ｅｘａｍｐｌｅ ｅｍｂｏｄｉｍｅｎｔ）」などの参照は、記載する実施形態が特定の特徴、構造体、または特性を含むことができるが、すべての実施形態が特定の特徴、構造体、または特性を必ずしも含むわけではないことを示す。さらに、そのような語句は、必ずしも同じ実施形態を参照するわけではない。さらに、特定の特徴、構造体、または特性が一実施形態に関連して記載されるとき、明示的に記載されているか否かにかかわらず、他の実施形態に関連してそのような特徴、構造体、または特性に影響を与えることは、当業者の知識の範囲内であることが提起される。
【0056】
本発明の様々な実施形態についての説明は、例示を目的として提示されており、網羅的であること、または開示する実施形態に限定されることを意図したものではない。本発明の範囲から逸脱することなく、多くの変更形態および変形形態が当業者には明らかであろう。本明細書に使用される術語は、実施形態の原理、実際的な応用、もしくは市場で見られる技術に対する技術的な改善について最もよく説明するために、または当業者であれば本明細書に開示する実施形態を理解することを可能にするために選択されたものである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【国際調査報告】