特表 2024-528526 表示基板及びその製造方法、表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-30

(54)【発明の名称】表示基板及びその製造方法、表示装置

(51)【国際特許分類】

   G02F 1/1333 20060101AFI20240723BHJP

   G09F 9/30 20060101ALI20240723BHJP

   G02F 1/1368 20060101ALI20240723BHJP

   H01L 29/786 20060101ALI20240723BHJP

【ＦＩ】

G02F1/1333 505

G09F9/30 339

G09F9/30 349C

G09F9/30 338

G09F9/30 348A

G02F1/1368

H01L29/78 618B

H01L29/78 612B

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023580580

(86)(22)【出願日】2021-06-29

(85)【翻訳文提出日】2023-12-27

(86)【国際出願番号】 CN2021103217

(87)【国際公開番号】W WO2023272504

(87)【国際公開日】2023-01-05

(81)【指定国・地域】

(71)【出願人】

【識別番号】510280589

【氏名又は名称】京東方科技集團股▲ふん▼有限公司

【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】王 利忠

(72)【発明者】

【氏名】▲寧▼ 策

(72)【発明者】

【氏名】邸 云萍

(72)【発明者】

【氏名】童 彬彬

(72)【発明者】

【氏名】▲張▼ 震

(72)【発明者】

【氏名】▲張▼ 振宇

(72)【発明者】

【氏名】李 付▲強▼

(72)【発明者】

【氏名】徐 成福

【テーマコード（参考）】

2H190

2H192

5C094

5F110

【Ｆターム（参考）】

2H190HA02

2H190HA06

2H190HC12

2H190HD03

2H190HD05

2H192AA24

2H192BB12

2H192BC32

2H192CB02

2H192CB82

2H192EA03

2H192EA67

2H192EA72

2H192EA74

2H192EA76

5C094AA05

5C094AA10

5C094BA03

5C094BA43

5C094CA19

5C094DA15

5C094ED15

5C094FB12

5C094FB14

5C094FB15

5C094FB16

5F110BB02

5F110CC01

5F110DD11

5F110EE28

5F110EE30

5F110GG01

5F110GG02

5F110GG13

5F110GG15

5F110GG35

5F110HJ12

5F110HJ18

5F110HL02

5F110NN03

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5F110NN46

5F110NN47

5F110NN73

5F110NN78

5F110PP01

5F110QQ19

(57)【要約】

本発明は、表示基板及びその製造方法、表示装置を提供する。表示基板は、表示領域と、表示領域の周辺に位置する非表示領域と、を含み、表示領域は、開口領域及び非開口領域を含み、表示基板は、ベース基板と、ベース基板の一方側に設けられる薄膜トランジスタと、を含み、薄膜トランジスタは、ゲート、活性層、ソース・ドレイン電極及び補助膜層を含み、補助膜層には、くり抜き領域が設けられ、ベース基板におけるくり抜き領域の正投影は、少なくとも一部的に開口領域を覆う。

【特許請求の範囲】

【請求項1】

表示領域と、前記表示領域の周辺に位置する非表示領域と、を含み、前記表示領域は、開口領域及び非開口領域を含む表示基板であって、
ベース基板と、前記ベース基板の一方側に設けられる薄膜トランジスタと、を含み、前記薄膜トランジスタは、ゲート、活性層、ソース・ドレイン電極及び補助膜層を含み、前記補助膜層には、くり抜き領域が設けられ、前記ベース基板における前記くり抜き領域の正投影は、少なくとも一部的に前記開口領域を覆う
表示基板。

【請求項2】

前記ベース基板における前記補助膜層の正投影は、前記開口領域と重なっていない請求項１に記載の表示基板。

【請求項3】

前記薄膜トランジスタは、前記表示領域に位置する第１薄膜トランジスタを含み、前記第１薄膜トランジスタは、積層された第１活性層、第１ゲート絶縁層、第１ゲート、第１層間誘電体層及び第１ソースを含み、前記第１活性層は、前記ベース基板に近づくように設けられ、
前記補助膜層は、前記第１ゲート絶縁層及び前記第１層間誘電体層を含む
ことを特徴とする請求項１又は２に記載の表示基板。

【請求項4】

前記第１薄膜トランジスタは、前記ベース基板と前記第１活性層との間に設けられる遮蔽層及び第２層間誘電体層をさらに含み、前記第１活性層は、前記第２層間誘電体層の前記ベース基板から離れた側に設けられ、
前記補助膜層は、前記第２層間誘電体層をさらに含む
請求項３に記載の表示基板。

【請求項5】

前記薄膜トランジスタは、前記表示領域に位置する第１薄膜トランジスタ及び前記非表示領域に位置する第２薄膜トランジスタを含み、前記第１薄膜トランジスタの第１活性層の材料は、金属酸化物を含み、
前記第２薄膜トランジスタは、前記ベース基板に積層されたバッファ層、第２活性層、第２ゲート絶縁層及び第２ゲートを含み、前記第２活性層は、前記ベース基板に近づくように設けられ、前記第１薄膜トランジスタは、前記第２ゲートの前記ベース基板から離れた側に位置し、前記第２活性層の材料は、多結晶シリコンを含み、
前記補助膜層は、前記バッファ層及び前記第２ゲート絶縁層を含み、前記ベース基板における前記バッファ層及び前記第２ゲート絶縁層でのくり抜き領域の正投影は、少なくとも一部的に前記表示領域を覆う
請求項１に記載の表示基板。

【請求項6】

前記第１薄膜トランジスタの前記ベース基板から離れた側には、第１平坦層が形成され、
前記バッファ層及び前記第２ゲート絶縁層の前記表示領域に近づくエッジでは、前記第１平坦層は、段差部を形成し、前記段差部の前記非表示領域に近づく側の厚さは、前記段差部の前記表示領域に近づく側の厚さよりも小さい
請求項５に記載の表示基板。

【請求項7】

前記第１ソースの前記ベース基板から離れた側には、第１パッシベーション層及び第１透明電極層がさらに積層され、前記第１パッシベーション層は、前記ベース基板に近づくように設けられ、
前記第１透明電極層は、第１中継電極を含み、前記第１中継電極は、前記第１パッシベーション層、前記第１層間誘電体層及び前記第１ゲート絶縁層に設けられるビアホールを介して前記第１活性層のドレイン接触領域に接続され、
前記補助膜層は、前記第１パッシベーション層をさらに含む
請求項３に記載の表示基板。

【請求項8】

前記第１層間誘電体層の前記ベース基板から離れた側には、第１ドレインがさらに設けられ、前記第１ドレインは、前記第１ソースと同一の層に設けられ、
前記第１ドレインの前記ベース基板から離れた側には、第１透明電極層がさらに設けられ、前記第１透明電極層は、第１中継電極を含み、前記第１中継電極は、前記第１ドレインに接触して接続され、前記第１ドレインは、前記第１層間誘電体層及び前記第１ゲート絶縁層に設けられるビアホールを介して前記第１活性層のドレイン接触領域に接続される
請求項３に記載の表示基板。

【請求項9】

前記第１透明電極層は、前記第１中継電極と一体的に形成される第２中継電極をさらに含み、前記第２中継電極は、前記非開口領域内に位置し、
前記第１透明電極層の前記ベース基板から離れた側には、第２平坦層が設けられ、前記第２平坦層には、第１貫通孔が設けられ、前記第１貫通孔は、前記第２中継電極を露出させるように、前記第２平坦層を貫通し、
前記第２平坦層の前記ベース基板から離れた側には、第２透明電極層、第３平坦層及び画素電極層が積層され、前記第２透明電極層は、前記ベース基板に近づくように設けられ、前記ベース基板における前記第２透明電極層の正投影は、前記ベース基板における前記第１貫通孔の正投影を覆い、前記第２透明電極層は、前記画素電極層と前記第２中継電極とを接続するためのものであり、前記第３平坦層は、前記第１貫通孔を平坦化するためのものである
請求項７又は８に記載の表示基板。

【請求項10】

前記第１透明電極層の前記ベース基板から離れた側には、第２パッシベーション層及び第３透明電極層が積層され、前記第２パッシベーション層は、前記ベース基板に近づくように設けられ、前記第３透明電極層は、第１固定電位入力端に接続され、前記ベース基板における前記第３透明電極層の正投影は、前記ベース基板における前記第１透明電極層の正投影と重なっている請求項８に記載の表示基板。

【請求項11】

前記第３透明電極層の前記ベース基板から離れた側には、第３パッシベーション層及びデータ線が積層され、前記第３パッシベーション層は、前記ベース基板に近づくように設けられ、前記データ線は、前記第３パッシベーション層及び前記第２パッシベーション層に設けられるビアホールを介して前記第１ソースに接続され、前記第１ソースは、前記第１ゲート絶縁層及び前記第１層間誘電体層に設けられるビアホールを介して前記第１活性層のソース接触領域に接続され、前記ベース基板における前記データ線の正投影は、前記ベース基板における前記第１活性層、前記第１ソース及び前記第１ドレインの正投影を覆う請求項１０に記載の表示基板。

【請求項12】

前記第１活性層の材料は、金属酸化物を含み、前記第１活性層は、ドレイン接触領域を含み、前記ドレイン接触領域は、前記開口領域内に位置する請求項３に記載の表示基板。

【請求項13】

前記ベース基板における前記補助膜層の正投影は、前記開口領域と重なっておらず、前記ドレイン接触領域の前記ベース基板から離れた側には、第４平坦層が設けられ、前記第４平坦層には、第２貫通孔が設けられ、前記第２貫通孔は、前記ドレイン接触領域を露出させるように、前記第４平坦層を貫通し、
前記第４平坦層の前記ベース基板から離れた側には、第４透明電極層、第５平坦層及び画素電極層が積層され、前記第４透明電極層は、前記ベース基板に近づくように設けられ、前記ベース基板における前記第４透明電極層の正投影は、前記ベース基板における前記第２貫通孔の正投影を覆い、前記第４透明電極層は、前記画素電極層と前記ドレイン接触領域とを接続するためのものであり、前記第５平坦層は、前記第２貫通孔を平坦化するためのものである
請求項１２に記載の表示基板。

【請求項14】

前記ベース基板における前記補助膜層の正投影は、前記開口領域と重なっておらず、前記ドレイン接触領域の前記ベース基板から離れた側には、画素電極層が設けられ、前記画素電極層は、前記ドレイン接触領域に接触して接続される請求項１２に記載の表示基板。

【請求項15】

前記画素電極層の前記ベース基板から離れた側には、第４パッシベーション層及び共通電極層が積層され、前記第４パッシベーション層は、前記ベース基板に近づくように設けられ、前記共通電極層は、複数のストリップ状電極を含み、前記共通電極層の材料は、金属である請求項９、１３又は１４のうちいずれか１項に記載の表示基板。

【請求項16】

前記表示領域は、データ線及び走査線をさらに含み、前記第１ソースは、第１方向に沿って延びて前記データ線を構成し、前記第１ゲートは、前記第１方向と交差する第２方向に沿って延びて前記走査線を構成し、前記ベース基板における前記データ線及び前記走査線のそれぞれの正投影は、いずれも前記ベース基板における前記第１活性層のチャネル領域の正投影を覆う請求項３に記載の表示基板。

【請求項17】

前記第１活性層の材料は、多結晶シリコンを含み、前記ベース基板における前記データ線の正投影は、前記ベース基板における前記第１活性層の正投影を覆う請求項１６に記載の表示基板。

【請求項18】

前記第１活性層のチャネル領域は、第１方向に沿って順次に配列された第１チャネル領域、第１抵抗領域及び第２チャネル領域を含み、前記第１ゲートは、別個に設けられる第１サブゲート及び第２サブゲートを含み、前記ベース基板における前記第１サブゲートの正投影は、前記ベース基板における前記第１チャネル領域の正投影を覆い、前記ベース基板における前記第２サブゲートの正投影は、前記ベース基板における前記第２チャネル領域の正投影を覆う請求項３に記載の表示基板。

【請求項19】

前記ベース基板における前記遮蔽層の正投影は、前記ベース基板における前記第１活性層のチャネル領域の正投影を覆う請求項４に記載の表示基板。

【請求項20】

前記表示領域は、データ線及び走査線をさらに含み、前記ベース基板における前記遮蔽層の正投影は、前記ベース基板における前記データ線及び前記走査線の正投影を覆う請求項１９に記載の表示基板。

【請求項21】

前記遮蔽層は、第２固定電位入力端に接続される請求項２０に記載の表示基板。

【請求項22】

前記遮蔽層は、前記第２層間誘電体層、前記第１ゲート絶縁層及び前記第１層間誘電体層に設けられるビアホールを介して前記第１ソースに接続される請求項２１に記載の表示基板。

【請求項23】

前記遮蔽層の材料は、モリブデン、アルミニウム及び銀の少なくとも１つを含む請求項４に記載の表示基板。

【請求項24】

請求項１から請求項２３のうちのいずれか１項に記載の表示基板を含む表示装置。

【請求項25】

表示領域及び前記表示領域の周辺に位置する非表示領域を含み、前記表示領域は、開口領域及び非開口領域を含む表示基板の製造方法であって、
ベース基板を用意するステップと、
前記ベース基板の一方側にゲート、活性層、ソース・ドレイン電極及び補助膜層を含む薄膜トランジスタを製造し、前記補助膜層には、くり抜き領域が設けられ、前記ベース基板における前記くり抜き領域の正投影は、少なくとも一部的に前記開口領域を覆うステップと、を含む
表示基板の製造方法。

【請求項26】

前記薄膜トランジスタは、前記表示領域に位置する第１薄膜トランジスタを含み、前記ベース基板の一方側に薄膜トランジスタを製造するステップは、
前記表示領域内において、前記ベース基板の一方側に第１活性層、第１ゲート絶縁層、第１ゲート、第１層間誘電体層及び第１ソースを順次に形成して、前記第１薄膜トランジスタを得るステップを含み、前記補助膜層は、前記第１ゲート絶縁層及び前記第１層間誘電体層を含む
請求項２５に記載の製造方法。

【請求項27】

前記薄膜トランジスタは、前記表示領域に位置する第１薄膜トランジスタ及び前記非表示領域に位置する第２薄膜トランジスタを含み、前記第１薄膜トランジスタの第１活性層の材料は、金属酸化物を含み、前記第２薄膜トランジスタの第２活性層の材料は、多結晶シリコンを含み、前記ベース基板の一方側に薄膜トランジスタを製造するステップは、
前記非表示領域内において、前記ベース基板の一方側にバッファ層、第２活性層、第２ゲート絶縁層及び第２ゲートを順次に形成して、前記第２薄膜トランジスタを得るステップと、
前記表示領域内において、前記第２ゲートの前記ベース基板から離れた側に前記第１薄膜トランジスタを形成するステップと、を含み、
前記補助膜層は、前記バッファ層及び前記第２ゲート絶縁層を含み、前記ベース基板における前記バッファ層及び前記第２ゲート絶縁層でのくり抜き領域の正投影は、少なくとも一部的に前記表示領域を覆う
請求項２５に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示技術分野に関し、特に、表示基板及びその製造方法、表示装置に関する。

【背景技術】

【0002】

高解像度表示製品の普及及び仮想現実（Ｖｉｒｔｕａｌ Ｒｅａｌｉｔｙ、ＶＲ）市場の需要の高まりに伴い、高解像度表示製品の表示効果は徐々に研究の重点となっている。現在、高解像度表示製品は、一般的に光透過率が低いという問題が存在する。

【発明の概要】

【課題を解決するための手段】

【0003】

本発明は、表示基板を提供し、前記表示基板は、表示領域と、前記表示領域の周辺に位置する非表示領域と、を含み、前記表示領域は、開口領域及び非開口領域を含み、前記表示基板は、
ベース基板と、前記ベース基板の一方側に設けられる薄膜トランジスタと、を含み、前記薄膜トランジスタは、ゲート、活性層、ソース・ドレイン電極及び補助膜層を含み、前記補助膜層には、くり抜き領域が設けられ、前記ベース基板における前記くり抜き領域の正投影は、少なくとも一部的に前記開口領域を覆う。

【0004】

一選択可能な実現方式において、前記ベース基板における前記補助膜層の正投影は、前記開口領域と重なっていない。

【0005】

一選択可能な実現方式において、前記薄膜トランジスタは、前記表示領域に位置する第１薄膜トランジスタを含み、前記第１薄膜トランジスタは、積層された第１活性層、第１ゲート絶縁層、第１ゲート、第１層間誘電体層及び第１ソースを含み、前記第１活性層は、前記ベース基板に近づくように設けられる。

【0006】

前記補助膜層は、前記第１ゲート絶縁層及び前記第１層間誘電体層を含む。

【0007】

一選択可能な実現方式において、前記第１薄膜トランジスタは、前記ベース基板と前記第１活性層との間に設けられる遮蔽層及び第２層間誘電体層をさらに含み、前記第１活性層は、前記第２層間誘電体層の前記ベース基板から離れた側に設けられる。

【0008】

前記補助膜層は、前記第２層間誘電体層をさらに含む。

【0009】

一選択可能な実現方式において、前記薄膜トランジスタは、前記表示領域に位置する第１薄膜トランジスタ及び前記非表示領域に位置する第２薄膜トランジスタを含み、前記第１薄膜トランジスタの第１活性層の材料は、金属酸化物を含む。

【0010】

前記第２薄膜トランジスタは、前記ベース基板に積層されたバッファ層、第２活性層、第２ゲート絶縁層及び第２ゲートを含み、前記第２活性層は、前記ベース基板に近づくように設けられ、前記第１薄膜トランジスタは、前記第２ゲートの前記ベース基板から離れた側に位置し、前記第２活性層の材料は、多結晶シリコンを含む。

【0011】

前記補助膜層は、前記バッファ層及び前記第２ゲート絶縁層を含み、前記ベース基板における前記バッファ層及び前記第２ゲート絶縁層でのくり抜き領域の正投影は、少なくとも一部的に前記表示領域を覆う。

【0012】

一選択可能な実現方式において、前記第１薄膜トランジスタの前記ベース基板から離れた側には、第１平坦層が形成される。

【0013】

前記バッファ層及び前記第２ゲート絶縁層の前記表示領域に近づくエッジでは、前記第１平坦層は、段差部を形成し、前記段差部の前記非表示領域に近づく側の厚さは、前記段差部の前記表示領域に近づく側の厚さよりも小さい。

【0014】

一選択可能な実現方式において、前記第１ソースの前記ベース基板から離れた側には、第１パッシベーション層及び第１透明電極層がさらに積層され、前記第１パッシベーション層は、前記ベース基板に近づくように設けられる。

【0015】

前記第１透明電極層は、第１中継電極を含み、前記第１中継電極は、前記第１パッシベーション層、前記第１層間誘電体層及び前記第１ゲート絶縁層に設けられるビアホールを介して前記第１活性層のドレイン接触領域に接続される。

【0016】

前記補助膜層は、前記第１パッシベーション層をさらに含む。

【0017】

一選択可能な実現方式において、前記第１層間誘電体層の前記ベース基板から離れた側には、第１ドレインがさらに設けられ、前記第１ドレインは、前記第１ソースと同一の層に設けられる。

【0018】

前記第１ドレインの前記ベース基板から離れた側には、第１透明電極層がさらに設けられ、前記第１透明電極層は、第１中継電極を含み、前記第１中継電極は、前記第１ドレインに接触して接続され、前記第１ドレインは、前記第１層間誘電体層及び前記第１ゲート絶縁層に設けられるビアホールを介して前記第１活性層のドレイン接触領域に接続される。

【0019】

一選択可能な実現方式において、前記第１透明電極層は、前記第１中継電極と一体的に形成される第２中継電極をさらに含み、前記第２中継電極は、前記非開口領域内に位置する。

【0020】

前記第１透明電極層の前記ベース基板から離れた側には、第２平坦層が設けられ、前記第２平坦層には、第１貫通孔が設けられ、前記第１貫通孔は、前記第２中継電極を露出させるように、前記第２平坦層を貫通する。

【0021】

前記第２平坦層の前記ベース基板から離れた側には、第２透明電極層、第３平坦層及び画素電極層が積層され、ここで、前記第２透明電極層は、前記ベース基板に近づくように設けられ、前記ベース基板における前記第２透明電極層の正投影は、前記ベース基板における前記第１貫通孔の正投影を覆い、前記第２透明電極層は、前記画素電極層と前記第２中継電極とを接続するためのものであり、前記第３平坦層は、前記第１貫通孔を平坦化するためのものである。

【0022】

一選択可能な実現方式において、前記第１透明電極層の前記ベース基板から離れた側には、第２パッシベーション層及び第３透明電極層が積層され、前記第２パッシベーション層は、前記ベース基板に近づくように設けられ、前記第３透明電極層は、第１固定電位入力端に接続され、前記ベース基板における前記第３透明電極層の正投影は、前記ベース基板における前記第１透明電極層の正投影と重なっている。

【0023】

一選択可能な実現方式において、前記第３透明電極層の前記ベース基板から離れた側には、第３パッシベーション層及びデータ線が積層され、前記第３パッシベーション層は、前記ベース基板に近づくように設けられ、前記データ線は、前記第３パッシベーション層及び前記第２パッシベーション層に設けられるビアホールを介して前記第１ソースに接続され、前記第１ソースは、前記第１ゲート絶縁層及び前記第１層間誘電体層に設けられるビアホールを介して前記第１活性層のソース接触領域に接続され、前記ベース基板における前記データ線の正投影は、前記ベース基板における前記第１活性層、前記第１ソース及び前記第１ドレインの正投影を覆う。

【0024】

一選択可能な実現方式において、前記第１活性層の材料は、金属酸化物を含み、前記第１活性層は、ドレイン接触領域を含み、前記ドレイン接触領域は、前記開口領域内に位置する。

【0025】

一選択可能な実現方式において、前記ベース基板における前記補助膜層の正投影は、前記開口領域と重なっておらず、前記ドレイン接触領域の前記ベース基板から離れた側には、第４平坦層が設けられ、前記第４平坦層には、第２貫通孔が設けられ、前記第２貫通孔は、前記ドレイン接触領域を露出させるように、前記第４平坦層を貫通する。

【0026】

前記第４平坦層の前記ベース基板から離れた側には、第４透明電極層、第５平坦層及び画素電極層が積層され、ここで、前記第４透明電極層は、前記ベース基板に近づくように設けられ、前記ベース基板における前記第４透明電極層の正投影は、前記ベース基板における前記第２貫通孔の正投影を覆い、前記第４透明電極層は、前記画素電極層と前記ドレイン接触領域とを接続するためのものであり、前記第５平坦層は、前記第２貫通孔を平坦化するためのものである。

【0027】

一選択可能な実現方式において、前記ベース基板における前記補助膜層の正投影は、前記開口領域と重なっておらず、前記ドレイン接触領域の前記ベース基板から離れた側には、画素電極層が設けられ、前記画素電極層は、前記ドレイン接触領域に接触して接続される。

【0028】

一選択可能な実現方式において、前記画素電極層の前記ベース基板から離れた側には、第４パッシベーション層及び共通電極層が積層され、前記第４パッシベーション層は、前記ベース基板に近づくように設けられ、ここで、前記共通電極層は、複数のストリップ状電極を含み、前記共通電極層の材料は、金属である。

【0029】

一選択可能な実現方式において、前記表示領域は、データ線及び走査線をさらに含み、前記第１ソースは、第１方向に沿って延びて前記データ線を構成し、前記第１ゲートは、前記第１方向と交差する第２方向に沿って延びて前記走査線を構成し、前記ベース基板における前記データ線及び前記走査線のそれぞれの正投影は、いずれも前記ベース基板における前記第１活性層のチャネル領域の正投影を覆う。

【0030】

一選択可能な実現方式において、前記第１活性層の材料は、多結晶シリコンを含み、前記ベース基板における前記データ線の正投影は、前記ベース基板における前記第１活性層の正投影を覆う。

【0031】

一選択可能な実現方式において、前記第１活性層のチャネル領域は、第１方向に沿って順次に配列された第１チャネル領域、第１抵抗領域及び第２チャネル領域を含み、前記第１ゲートは、別個に設けられる第１サブゲート及び第２サブゲートを含み、前記ベース基板における前記第１サブゲートの正投影は、前記ベース基板における前記第１チャネル領域の正投影を覆い、前記ベース基板における前記第２サブゲートの正投影は、前記ベース基板における前記第２チャネル領域の正投影を覆う。

【0032】

一選択可能な実現方式において、前記ベース基板における前記遮蔽層の正投影は、前記ベース基板における前記第１活性層のチャネル領域の正投影を覆う。

【0033】

一選択可能な実現方式において、前記表示領域は、データ線及び走査線をさらに含み、前記ベース基板における前記遮蔽層の正投影は、前記ベース基板における前記データ線及び前記走査線の正投影を覆う。

【0034】

一選択可能な実現方式において、前記遮蔽層は、第２固定電位入力端に接続される。

【0035】

一選択可能な実現方式において、前記遮蔽層は、前記第２層間誘電体層、前記第１ゲート絶縁層及び前記第１層間誘電体層に設けられるビアホールを介して前記第１ソースに接続される。

【0036】

一選択可能な実現方式において、前記遮蔽層の材料は、モリブデン、アルミニウム及び銀の少なくとも１つを含む。

【0037】

本発明は、いずれかの実施例に記載の表示基板を含む表示装置を提供する。

【0038】

本発明は、表示基板の製造方法を提供し、前記表示基板は、表示領域及び前記表示領域の周辺に位置する非表示領域を含み、前記表示領域は、開口領域及び非開口領域を含み、前記製造方法は、
ベース基板を用意するステップと、
前記ベース基板の一方側にゲート、活性層、ソース・ドレイン電極及び補助膜層を含む薄膜トランジスタを製造し、前記補助膜層には、くり抜き領域が設けられ、前記ベース基板における前記くり抜き領域の正投影は、少なくとも一部的に前記開口領域を覆うステップと、を含む。

【0039】

一選択可能な実現方式において、前記薄膜トランジスタは、前記表示領域に位置する第１薄膜トランジスタを含み、前記ベース基板の一方側に薄膜トランジスタを製造するステップは、
前記表示領域内において、前記ベース基板の一方側に第１活性層、第１ゲート絶縁層、第１ゲート、第１層間誘電体層及び第１ソースを順次に形成して、前記第１薄膜トランジスタを得るステップを含む。ここで、前記補助膜層は、前記第１ゲート絶縁層及び前記第１層間誘電体層を含む。

【0040】

一選択可能な実現方式において、前記薄膜トランジスタは、前記表示領域に位置する第１薄膜トランジスタ及び前記非表示領域に位置する第２薄膜トランジスタを含み、前記第１薄膜トランジスタの第１活性層の材料は、金属酸化物を含み、前記第２薄膜トランジスタの第２活性層の材料は、多結晶シリコンを含み、前記ベース基板の一方側に薄膜トランジスタを製造するステップは、
前記非表示領域内において、前記ベース基板の一方側にバッファ層、第２活性層、第２ゲート絶縁層及び第２ゲートを順次に形成して、前記第２薄膜トランジスタを得るステップと、
前記表示領域内において、前記第２ゲートの前記ベース基板から離れた側に前記第１薄膜トランジスタを形成するステップと、を含み、
ここで、前記補助膜層は、前記バッファ層及び前記第２ゲート絶縁層を含み、前記ベース基板における前記バッファ層及び前記第２ゲート絶縁層でのくり抜き領域の正投影は、少なくとも一部的に前記表示領域を覆う。

【0041】

上記の説明はただ本発明の技術案の概要であり、本発明の技術的手段をさらに明らかにするために、明細書の内容に従って実施することができ、本発明の上記及び他の目的、特徴及びメリットをもっと明らかにするために、以下、本発明の具体的な実施形態を特に挙げる。

【0042】

以下、本発明の実施例又は関連技術における技術案をより明確に説明するために、実施例又は関連技術の記載に使用する必要がある図面に対して簡単に紹介する。なお、以下の記載における図面はただ本発明の一部の実施例に過ぎず、当業者の場合、創造的な労働を付与しない前提で、これらの図面によって他の図面を得ることができる。なお、図面中の割合は、模式的なものであり、実際の割合を代表するものではない。

【図面の簡単な説明】

【0043】

【図1】本発明の実施例に提供された表示基板の断面構造を示す模式図である。

【図2】本発明の実施例に提供された表示基板の断面構造を示す模式図である。

【図3】本発明の実施例に提供された表示基板の断面構造を示す模式図である。

【図4】本発明の実施例に提供された表示基板の断面構造を示す模式図である。

【図5】本発明の実施例に提供された表示基板の平面構造を示す模式図である。

【図6】本発明の実施例に提供された第１薄膜トランジスタの平面構造を示す模式図である。

【図7】本発明の実施例に提供された第１薄膜トランジスタの断面構造を示す模式図である。

【図8】本発明の実施例に提供された遮蔽層の平面構造を示す模式図である。

【図9】本発明の実施例に提供されたバッファ層及び活性層材料の積層が完了した表示基板の断面構造を示す模式図である。

【図10】本発明の実施例に提供された第２活性層及びバッファ層が完了した表示基板の断面構造を示す模式図である。

【図11】本発明の実施例に提供された第２ゲート及び遮蔽層が完了した表示基板の断面構造を示す模式図である。

【図12】本発明の実施例に提供された第２層間誘電体層材料の積層が完了した表示基板の断面構造を示す模式図である。

【図13】本発明の実施例に提供された第２層間誘電体層が完了した表示基板の断面構造を示す模式図である。

【図14】本発明の実施例に提供された第１活性層が完了した表示基板の断面構造を示す模式図である。

【図15】本発明の実施例に提供された第１ゲート絶縁層が完了した表示基板の断面構造を示す模式図である。

【図16】本発明の実施例に提供された第１ゲートが完了した表示基板の断面構造を示す模式図である。

【図17】本発明の実施例に提供された第１ソース及び第１層間誘電体層が完了した表示基板の断面構造を示す模式図である。

【図18】本発明の実施例に提供された第４平坦層、第４透明電極層、第５平坦層及び画素電極層が完了した表示基板の断面構造を示す模式図である。

【発明を実施するための形態】

【0044】

以下、本発明の実施例の目的、技術案、及び利点をより明確にするために、本発明の実施例における附図を参照しながら、本発明の実施例の技術案をより明確且つ完全に説明し、なお、説明される実施例は、単に本発明の一部の実施例に過ぎず、すべての実施例ではない。本発明の実施例に基づいて、当業者が創造的な労働を付与しない前提で得られた他の実施例の全ては、本発明の保護範囲に属する。

【0045】

本発明の一実施例は、表示基板を提供し、図１～図４を参照すると、この表示基板は、開口領域及び非開口領域を含む表示領域と、表示領域の周辺に位置する非表示領域と、を含む。

【0046】

図１～図４を参照すると、表示基板は、ベース基板１１と、ベース基板１１の一方側に設けられる薄膜トランジスタと、を含み、薄膜トランジスタは、ゲート、活性層、ソース・ドレイン電極及び補助膜層１０を含み、補助膜層１０には、くり抜き領域が設けられ、ベース基板１１におけるくり抜き領域の正投影は、少なくとも一部的に開口領域を覆う。

【0047】

本実施例において、補助膜層１０は、バッファ層、絶縁層、層間誘電体層及びパッシベーション層などの無機膜層の少なくとも１つを含んでもよく、例えば平坦層のような有機膜層を含んでもよいが、本実施例は、それについて限定しない。後続の実施例において、薄膜トランジスタの具体的な構造を併せて補助膜層の構造を詳しく紹介する。

【0048】

具体的な実現において、くり抜き領域は、開口領域内の補助膜層をエッチングすることにより形成されてもよいが、本実施例は、それについて限定しない。

【0049】

本実施例において、補助膜層１０でのくり抜き領域は、開口領域と重なっている。開口領域内の補助膜層をくり抜くことにより、開口領域での膜層の厚さを低減し、膜層界面の数を減らし、これにより、開口領域の光透過率を向上させることができる。

【0050】

発明者らは、本実施例に提供された表示基板の光透過率をシミュレーション計算し、シミュレーション結果から、補助膜層にくり抜き領域を設けることにより、可視光の波長帯域の平均光透過率を２１％、５５０ｎｍ波長帯域の平均光透過率を１６％向上させることができることを発見した。なお、シミュレーション結果は、表示基板の具体的な構造に関連しているが、本実施例では光透過率の上昇値を限定しない。

【0051】

本実施例に提供された表示基板は、開口領域の補助膜層にくり抜き領域を設けることにより、開口領域の光透過率を大幅に向上させることを図ることができる。

【0052】

表示基板が位置する平面に垂直な方向において、くり抜き領域は、補助膜層１０を完全に貫通してもよく、補助膜層１０を部分的に貫通してもよいが、本実施例は、それについて限定しない。くり抜き領域が補助膜層１０を完全に貫通する場合、開口領域の光透過率をさらに向上させることができる。

【0053】

本実施例において、薄膜トランジスタは、トップゲート構造（図１～図４に示すように）であってもよく、ボトムゲート構造であってもよいが、本実施例は、それについて限定しない。薄膜トランジスタにおけるゲートは、シングルゲート構造（図２～図４に示すように）であってもよく、デュアルゲート構造（図１に示すように）又はマルチゲート構造などであってもよいが、本実施例は、それについて限定しない。

【0054】

活性層の材料は、アモルファスシリコン、多結晶シリコン又は金属酸化物などを含んでもよいが、本実施例は、それについて限定しない。活性層は、ソース接触領域、ドレイン接触領域及びソース接触領域とドレイン接触領域との間に設けられるチャネル領域を含んでもよい。

【0055】

ソース・ドレイン電極は、例えばソース及びドレインを含んでもよく、ソースは、活性層のソース接触領域に接続され、ドレインは、活性層のドレイン接触領域に接続される。

【0056】

一選択可能な実現方式において、ベース基板１１における補助膜層１０の正投影は、開口領域と重なっていなくてもよく、即ち、ベース基板１１におけるくり抜き領域の正投影は、開口領域を完全に覆い、又は、ベース基板１１におけるくり抜き領域の正投影は、開口領域と完全に重なっている。本実施例において、開口領域の補助膜層１０を最も広い範囲にくり抜くことにより、開口領域の光透過率をさらに向上させることができる。

【0057】

一選択可能な実現方式において、図１～図４を参照すると、薄膜トランジスタは、表示領域に位置する第１薄膜トランジスタ１２を含んでもよく、第１薄膜トランジスタ１２は、積層された第１活性層１２１、第１ゲート絶縁層１２２及び第１ゲート１２３を含んでもよく、補助膜層１０は、第１ゲート絶縁層１２２を含んでもよい。

【0058】

ここで、第１活性層１２１は、ベース基板１１に近づくように設けられてもよく、即ち、第１薄膜トランジスタ１２は、トップゲート構造を有するトランジスタである。本実現方式において、第１薄膜トランジスタ１２は、トップゲート構造であり、従来のボトムゲート構造に比べて、第１ゲート１２３がバックライトを遮蔽する必要がないので、サイズを小さくすることができ、さらに第１ゲート１２３と他の膜層との間に形成される寄生容量を小さくし、エネルギー消費を低減することができる。

【0059】

選択的に、図１～図４を参照すると、第１薄膜トランジスタ１２は、第１ゲート１２３のベース基板１１から離れた側に設けられる第１層間誘電体層１２４及び第１ソース１２５をさらに含んでもよく、第１層間誘電体層１２４は、第１ゲート１２３に近づくように設けられる。本実現方式において、補助膜層１０は、第１層間誘電体層１２４をさらに含んでもよい。

【0060】

図１～図４を参照すると、第１薄膜トランジスタ１７がトップゲート構造であるので、バックライトが第１活性層１２１に照射して第１薄膜トランジスタ１２の電気的特性に影響を与えることを回避するために、一選択可能な実現方式において、第１薄膜トランジスタ１２は、ベース基板１１と第１活性層１２１との間に設けられる遮蔽層１２６及び第２層間誘電体層１２７をさらに含んでもよく、第１活性層１２１は、第２層間誘電体層１２７のベース基板１１から離れた側に設けられる。本実現方式において、補助膜層１０は、第２層間誘電体層１２７をさらに含んでもよい。

【0061】

関連技術における表示基板において、非表示領域の回路駆動能力を確保するために、非表示領域に位置する薄膜トランジスタは、一般的に低温多結晶シリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－Ｓｉｌｉｃｏｎ、ＬＴＰＳ）プロセスにより形成される。同時に、表示領域の表示効果を確保するために、表示領域に位置する薄膜トランジスタは、一般的にインジウム－ガリウム－亜鉛酸化物（ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ、ＩＧＺＯ）プロセスにより形成され、ＩＧＺＯプロセスにより形成される薄膜トランジスタは、漏れ電流を低減するとともに、電圧の保持率を改善することができる。しかしながら、このような構造によって、表示領域における薄膜トランジスタとベース基板との間には、バッファ層及びゲート絶縁層などの、ＬＴＰＳプロセスで形成されるが表示領域に何の役にも立たない余分な膜層が存在し、これらの膜層は、表示領域の光透過率を低下させてしまう。

【0062】

一選択可能な実現方式において、薄膜トランジスタは、表示領域に位置する第１薄膜トランジスタ１２及び非表示領域に位置する第２薄膜トランジスタ１３を含み、第１薄膜トランジスタ１２の第１活性層１２１の材料は、金属酸化物を含み、第２薄膜トランジスタ１３の第２活性層１３２の材料は、多結晶シリコンを含む。図２～図４を参照すると、第２薄膜トランジスタ１３は、ベース基板１１に積層されたバッファ層１３１、第２活性層１３２、第２ゲート絶縁層１３３及び第２ゲート１３４を含んでもよい。第１薄膜トランジスタ１２は、第２ゲート１３４のベース基板１１から離れた側に位置する。ここで、第２活性層１３２は、ベース基板１１に近づくように設けられてもよい。

【0063】

本実現方式において、補助膜層１０は、バッファ層１３１及び第２ゲート絶縁層１３３を含んでもよい。ベース基板１１における、バッファ層１３１及び第２ゲート絶縁層１３３でのくり抜き領域の正投影は、少なくとも一部的に表示領域を覆う（開口領域及び非開口領域を含む）。即ち、ベース基板１１における、バッファ層１３１及び第２ゲート絶縁層１３３でのくり抜き領域の正投影は、表示領域と重なっている。本実現方式は、表示領域内のこれらの余分な膜層を除去することにより、表示領域の光透過率を向上させることができる。

【0064】

具体的な実現において、図２～図４を参照すると、ベース基板１１におけるバッファ層１３１の正投影は、表示領域と重なっていなくてもよく、ベース基板１１における第２ゲート絶縁層１３３の正投影は、表示領域と重なっていなくてもよい。このようにして、表示領域の光透過率をさらに向上させることができる。

【0065】

一選択可能な実現方式において、図２及び図４を参照すると、第１薄膜トランジスタ１２のベース基板１１から離れた側には、第１平坦層が形成される（図２における１１４、図４における１４に示すように）。バッファ層１３１及び第２ゲート絶縁層１３３の表示領域に近づくエッジ、即ち表示領域と非表示領域との境界では、第１平坦層（図２における１１４、図４における１４に示すように）は、段差部を形成し、段差部の非表示領域に近づく側の厚さｄ１は、段差部の表示領域に近づく側の厚さｄ２よりも小さい。

【0066】

一選択可能な実現方式において、図４を参照すると、第１ソース１２５のベース基板１１から離れた側には、第１パッシベーション層１５及び第１透明電極層１６がさらに積層され、第１パッシベーション層１５は、ベース基板１１に近づくように設けられる。ここで、第１透明電極層１６は、第１中継電極１６１を含み、第１中継電極１６１は、第１パッシベーション層１５、第１層間誘電体層１２４及び第１ゲート絶縁層１２２に設けられるビアホールを介して第１活性層１２１のドレイン接触領域に接続される。本実現方式において、補助膜層１０は、第１パッシベーション層１５をさらに含んでもよい。

【0067】

具体的な実現において、図１～図４を参照すると、補助膜層１０は、第１ゲート絶縁層１２２、第１層間誘電体層１２４、第２層間誘電体層１２７、バッファ層１３１、第２ゲート絶縁層１３３及び第１パッシベーション層１５の少なくとも１つを含んでもよい。

【0068】

表示領域の光透過率を最大化するために、図１を参照すると、補助膜層１０は、第１ゲート絶縁層１２２、第１層間誘電体層１２４及び第２層間誘電体層１２７を含み、且つ、ベース基板１１における第１ゲート絶縁層１２２、第１層間誘電体層１２４及び第２層間誘電体層１２７のそれぞれの正投影は、いずれも開口領域と重なっていない。

【0069】

表示領域の光透過率を最大化するために、図２及び図３を参照すると、補助膜層１０は、第１ゲート絶縁層１２２、第１層間誘電体層１２４、第２層間誘電体層１２７、バッファ層１３１及び第２ゲート絶縁層１３３を含む。ここで、ベース基板１１における第１ゲート絶縁層１２２、第１層間誘電体層１２４及び第２層間誘電体層１２７のそれぞれの正投影は、いずれも開口領域と重なっておらず、ベース基板１１におけるバッファ層１３１及び第２ゲート絶縁層１３３のそれぞれの正投影は、いずれも表示領域（開口領域及び非開口領域を含む）と重なっていない。

【0070】

表示領域の光透過率を最大化するために、図４を参照すると、補助膜層１０は、第１ゲート絶縁層１２２、第１層間誘電体層１２４、第２層間誘電体層１２７、バッファ層１３１、第２ゲート絶縁層１３３及び第１パッシベーション層１５を含む。ここで、ベース基板１１における第１ゲート絶縁層１２２、第１層間誘電体層１２４、第２層間誘電体層１２７及び第１パッシベーション層１５のそれぞれの正投影は、いずれも開口領域と重なっておらず、ベース基板１１におけるバッファ層１３１及び第２ゲート絶縁層１３３のそれぞれの正投影は、いずれも表示領域（開口領域及び非開口領域を含む）と重なっていない。

【0071】

一選択可能な実現方式において、図１を参照すると、第１層間誘電体層１２４のベース基板１１から離れた側には、第１ドレイン１２８がさらに設けられ、第１ドレイン１２８は、第１ソース１２５と同一の層に設けられる。第１ドレイン１２８のベース基板１１から離れた側には、第１透明電極層１６がさらに設けられ、第１透明電極層１６は、第１中継電極１６１を含み、第１中継電極１６１は、第１ドレイン１２８に接触して接続され（即ち、当接）、第１ドレイン１２８は、第１層間誘電体層１２４及び第１ゲート絶縁層１２２に設けられるビアホールを介して第１活性層１２１のドレイン接触領域に接続される。

【0072】

本実現方式において、第１ドレイン１２８の材料は、金属であってもよく、これにより、第１ドレイン１２８とドレイン接触領域との間の接触抵抗を低減することができる。

【0073】

開口領域を占有しないように、金属材料の第１ドレイン１２８及び第１ドレイン１２８に接続されるドレイン接触領域は、いずれも非開口領域内に位置してもよく、例えば、データ線に対応する領域範囲内に位置してもよく、これにより、開口率を向上させることができる。

【0074】

第１透明電極層１６の材料は、透明導電材料であり、透明導電材料は、例えば酸化インジウム錫（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ、ＩＴＯ）、酸化インジウム亜鉛（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ、ＩＺＯ）及び酸化グラフェンなどの透明な金属酸化物のうちの少なくとも１つを含んでもよい。

【0075】

図１及び図４を参照すると、第１透明電極層１６は、第１中継電極１６１と一体的に形成される第２中継電極１６２をさらに含んでもよく、第２中継電極１６２は、非開口領域内に位置する。

【0076】

第２中継電極１６２は、ビアホールを介して画素電極層に接続されるためのものであり、第２中継電極１６２が非開口領域内に位置するので、ビアホール位置からの光漏れを遮蔽するために遮光層を設けることを回避することができ、これにより、開口率を向上させることができる。

【0077】

ベース基板における、第１中継電極１６１又は第１ドレイン１２８が第１活性層１２１に接続されるビアホールの正投影は、ベース基板における、第２中継電極１６２が画素電極層に接続されるビアホールの正投影と重なっていなくてもよい。第１透明電極層１６は、中継層として機能する。

【0078】

一体化した第１中継電極１６１及び第２中継電極１６２により、画素電極層に接続されるビアホールを連続した非開口領域の面積が大きい領域に移行することができ、これにより、サイズが大きいビアホールを製造することができ、プロセスの難しさを低減するとともに、開口率に影響を与えることはない。中継作用を有する第１透明電極層１６により、画素密度が高い表示基板の画素空間が小さいことによる配線空間が不十分であるという問題を解決することができる。

【0079】

一選択可能な実現方式において、図１及び図４を参照すると、第１透明電極層１６のベース基板１１から離れた側には、第２平坦層１４が設けられてもよく、第２平坦層１４には、第１貫通孔が設けられ、第１貫通孔は、第２中継電極１６２を露出させるように、第２平坦層１４を貫通する。第２平坦層１４のベース基板１１から離れた側には、第２透明電極層１７、第３平坦層１８及び画素電極層１９が積層されてもよい。ここで、第２透明電極層１７は、ベース基板１１に近づくように設けられ、ベース基板１１における第２透明電極層１７の正投影は、第１ベース基板１１における第１貫通孔の正投影を覆い、第２透明電極層１７は、画素電極層１９と第２中継電極１６２とを接続するためのものであり、第３平坦層１８は、第１貫通孔を平坦化ためのものである。

【0080】

ここで、第２透明電極層１７及び画素電極層１９の材料は、例えば透明導電材料であってもよいが、本実施例は、それについて限定しない。

【0081】

第１貫通孔内に設けられる第３平坦層１８により第１貫通孔を平坦化して、第２平坦層１４における深穴構造を解消し、深穴構造による光漏れを解消することにより、大きな遮光層を設けて光漏れを遮蔽する必要がなくなるので、表示領域の画素の開口率を向上させることができる。

【0082】

一方で、画素電極層１９は平坦な表面に設けられるので、画素電極層と共通電極層との間の距離が一定に保たれることを保証でき、電界を均一にし、液晶を正常に偏向させ、液晶の偏向異常による光漏れを回避し、さらに大きな遮光層を設けて光漏れを遮蔽する必要がなくなるので、表示領域の画素の開口率を向上させることができる。

【0083】

また、第２透明電極層１７及び画素電極層１９をそれぞれ設けることにより、第２透明電極層１７のみを設ける場合の接触抵抗が大きくなるという問題を解決することができ、第３平坦層１８のベース基板から離れた側に一層の画素電極層１９をさらに当接させることにより、接触抵抗が大きくなるという問題を解決することができる。

【0084】

一選択可能な実現方式において、図１を参照すると、第１透明電極層１６のベース基板１１から離れた側には、第２パッシベーション層１１０及び第３透明電極層１１１が積層され、第２パッシベーション層１１０は、ベース基板１１に近づくように設けられ、第３透明電極層１１１は、第１固定電位入力端に接続され、ベース基板１１における第３透明電極層１１１の正投影は、ベース基板１１における第１透明電極層１６の正投影と重なっている。本実現方式において、第２平坦層１４における第１貫通孔は、第２中継電極１６２を露出させるように、第２パッシベーション層１１０をさらに貫通する。

【0085】

ここで、第３透明電極層１１１の材料は、例えば透明導電材料であってもよいが、本実施例は、それについて限定しない。

【0086】

ベース基板１１における第３透明電極層１１１の正投影は、ベース基板１１における第１透明電極層１６の正投影と重なっているので、蓄積容量を形成することができる。このようにして、画素の蓄積容量は、画素電極層１９と共通電極層１１８との間に形成された第１蓄積容量Ｃｓｔ１に加えて、第３透明電極層１１１と第１透明電極層１６に形成された第２蓄積キャパシタＣｓｔ２、及び第３透明電極層１１１と画素電極層１９に形成された第３蓄積容量Ｃｓｔ３を含み、総画素の蓄積容量がＣｓｔ１＋Ｃｓｔ２＋Ｃｓｔ３であるので、小さい画素スペースでも十分な蓄積容量を保証し、電圧の保持率を高め、正常な表示を確保する。ここで、第３透明電極層１１１での電圧は、例えば共通電圧であってもよい。

【0087】

一選択可能な実現方式において、図１を参照すると、第３透明電極層１１１のベース基板１１から離れた側には、第３パッシベーション層１１２及びデータ線１１３が積層され、第３パッシベーション層１１２は、ベース基板１１に近づくように設けられ、データ線１１３は、第３パッシベーション層１１２及び第２パッシベーション層１１０に設けられるビアホールを介して第１ソース１２５に接続され、第１ソース１２５は、第１ゲート絶縁層１２２及び第１層間誘電体層１２４に設けられるビアホールを介して第１活性層１２１のソース接触領域に接続される。本実現方式において、第２平坦層１４における第１貫通孔は、第２中継電極１６２を露出させるように、第３パッシベーション層１１２をさらに貫通する。

【0088】

本実現方式において、第３透明電極層１１１をデータ線１１３と第１透明電極層１６との間に設けることにより、データ線１１３と第１透明電極層１６との間に距離が近すぎることによる結合容量の形成を回避することができる。第３透明電極層１１１が固定電位に接続されるので、データ線１１３での信号が高周波的に変化する場合でも、データ線１１３での信号の第１透明電極層１６への影響を遮蔽し、さらにデータ線１１３の画素電極層での画素電圧への影響を遮蔽することにより、画素の正常な表示を実現することができる。

【0089】

本実現方式において、第１ソース１２５によりデータ線１１３と第１活性層１２１のソース接触領域との間の接続を実現することにより、穴開けプロセスの難しさを低減し、歩留まりを向上させることができる。

【0090】

第１ソース１２５の材料は、金属であってもよい。開口領域を占有しないように、ベース基板における第１ソース１２５と第１ソース１２５に接続されるソース接触領域のそれぞれの正投影は、ベース基板におけるデータ線１１３の正投影の範囲内に位置してもよく、これにより、表示領域の開口率を向上させることができる。

【0091】

具体的な実現において、第１ソース１２５の材料は、第１ドレイン１２８の材料と同じであってもよいが、本実施例は、それについて限定しない。

【0092】

一選択可能な実現方式において、図２及び図３を参照すると、第１活性層１２１の材料は、金属酸化物を含み、第１活性層１２１は、ドレイン接触領域２１を含み、ドレイン接触領域２１は、開口領域内に位置する。

【0093】

本実現方式において、開口領域内において、ドレイン接触領域２１は、ビアホールを介して画素電極層に接続されてもよく、中継電極又はドレインを製造する必要がないので、開口率及び光透過率を向上させることができる。

【0094】

一選択可能な実現方式において、第１活性層１２１のソース接触領域及びチャネル領域は、第１方向に沿って配列されてもよく、ベース基板１１における第１活性層１２１のソース接触領域及びチャネル領域の正投影は、ベース基板１１におけるデータ線１１３の正投影の範囲内に位置してもよい。ベース基板１１におけるドレイン接触領域２１の正投影は、開口領域に位置し、Ｌ型の活性層を形成する。

【0095】

一選択可能な実現方式において、図２を参照すると、ベース基板１１における補助膜層１０の正投影は、開口領域と重なっておらず、ドレイン接触領域２１のベース基板１１から離れた側には、第４平坦層１１４が設けられ、第４平坦層１１４には、第２貫通孔が設けられ、第２貫通孔は、ドレイン接触領域２１を露出させるように、第４平坦層１１４を貫通する。本実現方式において、第４平坦層１１４のベース基板１１から離れた側には、第４透明電極層１１５、第５平坦層１１６及び画素電極層１９が積層される。ここで、第４透明電極層１１５は、ベース基板１１に近づくように設けられ、ベース基板１１における第４透明電極層１１５の正投影は、ベース基板１１における第２貫通孔の正投影を覆い、第４透明電極層１１５は、画素電極層１９とドレイン接触領域とを接続するためのものであり、第５平坦層１１６は、第２貫通孔を平坦化するためのものである。

【0096】

第４透明電極層１１５の材料は、例えば透明導電材料であってもよく、画素電極層１９は、例えば透明導電材料であってもよいが、本実施例は、それについて限定しない。

【0097】

第２貫通孔内に設けられる第５平坦層１１６により第２貫通孔を平坦化して、第４平坦層１１４における深穴構造を解消し、深穴構造による光漏れを解消することにより、大きな遮光層を設けて光漏れを遮蔽する必要がなくなるので、表示領域の画素の開口率を向上させることができる。

【0098】

一方で、画素電極層１９は平坦な表面に設けられるので、画素電極層と共通電極層との間の距離が一定に保たれることを保証でき、電界を均一にし、液晶を正常に偏向させ、液晶の偏向異常による光漏れを回避し、さらに大きな遮光層を設けて光漏れを遮蔽する必要がなくなるので、表示領域の画素の開口率を向上させることができる。

【0099】

また、第４透明電極層１１５及び画素電極層１９をそれぞれ設けることにより、第４透明電極層１１５のみを設ける場合の接触抵抗が大きくなるという問題を解決することができ、第５平坦層１１６のベース基板から離れた側に一層の画素電極層１９をさらに当接させることにより、接触抵抗が大きくなるという問題を解決することができる。

【0100】

一選択可能な実現方式において、図３を参照すると、ベース基板１１における補助膜層１０の正投影は、開口領域と重なっておらず、ドレイン接触領域２１のベース基板１１から離れた側には、画素電極層１９が設けられ、画素電極層１９は、ドレイン接触領域２１に接触して接続される（即ち、当接）。図２に示す構造に比べて、本実現方式において、平坦層及びビアホール構造が設けられていないので、プロセスのステップを簡略化し、歩留まりを向上させ、コストを低減することができる。また、膜層の数や膜層界面が減少するので、開口領域の光透過率をさらに向上させることができる。

【0101】

水平電界を形成するために、一選択可能な実現方式において、図１～図４を参照すると、画素電極層１９のベース基板１１から離れた側には、第４パッシベーション層１１７及び共通電極層１１８が積層され、第４パッシベーション層１１７は、ベース基板１１に近づくように設けられる。

【0102】

共通電極層１１８の材料は、透明導電材料又は金属材料であってもよいが、本実施例は、それについて限定しない。

【0103】

ここで、共通電極層１１８は、複数のストリップ状電極を含んでもよく、複数のストリップ状電極は、画素電極層１９と水平電界を形成することができる。ストリップ状電極の幅及びピッチは、実際の需要に応じて設計されてもよいが、本実施例は、それについて限定しない。隣接する画素の間の光線のクロストークを低減するために、共通電極層１１８の材料は、金属であってもよい。

【0104】

図５を参照すると、表示領域は、データ線１１３及び走査線１１９をさらに含み、データ線１１３は、第１方向に沿って延び、第１ゲート１２３は、第１方向と交差する第２方向に沿って延びて走査線１１９を構成し、ベース基板１１におけるデータ線１１３と走査線１１９のそれぞれの正投影は、いずれもベース基板１１における第１活性層１２１のチャネル領域２２の正投影を覆う。

【0105】

なお、第１活性層１２１を明確に識別するために、図４における走査線１１９及び左側の１本のデータ線１１３は完全に図示されていない。図５に示すように、データ線１１３は、第１ソース１２５が第１方向に沿って延びることにより構成されてもよい。

【0106】

一選択可能な実現方式において、第１活性層１２１の材料は、多結晶シリコンを含み、図５に示すように、ベース基板１１におけるデータ線１１３の正投影は、ベース基板１１における第１活性層１２１の正投影を覆うことができる。即ち、ベース基板１１におけるデータ線１１３の正投影は、ベース基板１１におけるチャネル領域２２、ソース接触領域２０及びドレイン接触領域２１の正投影を覆うことができる。本実現方式は、第１活性層１２１が開口領域を占有することを回避し、開口率を向上させることができる。

【0107】

一選択可能な実現方式において、図６及び図７を参照すると、第１活性層１２１のチャネル領域２２は、第１方向に沿って順次に配列された第１チャネル領域６１、第１抵抗領域６２及び第２チャネル領域６３を含んでもよく、第１ゲート１２３は、別個に設けられる第１サブゲート６４及び第２サブゲート６５を含み、ベース基板１１における第１サブゲート６４の正投影は、ベース基板１１における第１チャネル領域６１の正投影を覆い、ベース基板１１における第２サブゲート６５の正投影は、ベース基板１１における第２チャネル領域６３の正投影を覆う。

【0108】

なお、第１活性層１２１を明確に識別するために、図６における第１サブゲート６４及び第２サブゲート６５は完全に図示されていない。

【0109】

図６及び図７を参照すると、第１チャネル領域６１、第１抵抗領域６２及び第２チャネル領域６３は、第１方向に沿って順次に配列されてＩ型チャネルを形成する。第１チャネル領域６１及び第２チャネル領域６３は、直列に接続された２つの薄膜トランジスタスイッチと等価であってもよく、第１抵抗領域６２は、２つの薄膜トランジスタスイッチの間に直列に接続された抵抗と等価であってもよい。ここで、第１抵抗領域６２は、第１活性層１２１の材料に対してイオンドーピングやプラズマ処理などのプロセスを行うことにより形成されてもよい。

【0110】

本実施例において、第１チャネル領域６１と第２チャネル領域６３との間に第１抵抗領域６２を設けることにより、２つの薄膜トランジスタスイッチの間に抵抗が直列に接続されることに相当し、抵抗を設けることにより漏れ電流の発生を抑制することができ、これにより、薄膜トランジスタの漏れ電流を低減し、閾値電圧の安定性を向上させることができる。

【0111】

第１サブゲート６４は、第１チャネル領域６１のオン／オフを制御する信号を受信するためのものである。第２サブゲート６５は、第２チャネル領域６３のオン／オフを制御する信号を受信するためのものである。一選択可能な実現方式において、第１サブゲート６４及び第２サブゲート６５が受信した信号は、同じであってもよいが、本実施例は、それについて限定しない。

【0112】

本実現方式において、第１薄膜トランジスタがダブルゲート構造であり、電気的安定性が高く、電圧の保持率が良好であるので、表示基板の表示効果及び信頼性を向上させることができる。また、第１薄膜トランジスタのチャネルがＩ型チャネルであり、表示基板の画素ユニットに占める面積が小さいので、表示基板の開口率を向上させることができ、特に画素密度の高い表示基板に対して開口率を著しく向上させることができる。この表示基板は、仮想現実表示技術（Ｖｉｒｔｕａｌ Ｒｅａｌｉｔｙ、ＶＲ）、拡張現実（Ａｕｇｍｅｎｔｅｄ Ｒｅａｌｉｔｙ、ＡＲ）表示技術などに適用されてもい。

【0113】

図６及び図７を参照すると、ソース接触領域２０は、第１導体領域６６及び第２抵抗領域６７を含んでもよく、第２抵抗領域６７は、第１チャネル領域６１に近づくように設けられる。ドレイン接触領域２１は、第２導体領域６９及び第３抵抗領域６８を含んでもよく、第３抵抗領域６８は、第２チャネル領域６３に近づくように設けられる。第２抵抗領域６７及び第３抵抗領域６８を設けることにより、漏れ電流をさらに低減することができる。

【0114】

一選択可能な実現方式において、図１～図４を参照すると、ベース基板１１における遮蔽層１２６の正投影は、ベース基板１１における第１活性層１２１のチャネル領域の正投影を覆う。

【0115】

一選択可能な実現方式において、図８を参照すると、表示領域は、データ線１１３及び走査線１１９をさらに含み、ベース基板１１における遮蔽層１２６の正投影は、ベース基板１１におけるデータ線１１３及び走査線１１９の正投影を覆う。即ち、遮蔽層１２６は、網状構造である。網状構造を有する遮蔽層は、開口率に影響を与えることなく、遮蔽層の面積を大きくすることができ、これにより、より多くのバックライトを反射させ、バックライトの透過率を向上させることができる。

【0116】

一選択可能な実現方式において、遮蔽層１２６は、第２固定電位入力端に接続される。この第２固定電位入力端は、例えば電源電圧などの固定電位入力端であってもよい。本実現方式は、第１薄膜トランジスタの閾値電圧のドリフトによる表示異常を防止し、表示の均一性を向上させることができる。

【0117】

図２及び図３を参照すると、遮蔽層１２６は、第２層間誘電体層１２７、第１ゲート絶縁層１２２及び第１層間誘電体層１２４に設けられるビアホールを介して第１ソース１２５に接続される。

【0118】

バックライトの利用率をさらに向上させるために、遮蔽層１２６の材料は、反射率が高い金属材料を用いることができ、金属材料は、モリブデン、アルミニウム、銀及び錫の少なくとも１つを含んでもよい。反射率が高い材料の遮蔽層を使用することにより、遮蔽層に照射したバックライトを反射させ、反射したバックライトを再利用することができ、これにより、バックライトの透過率を向上させることができる。

【0119】

遮蔽層の材料は、例えばＡｌ／ｔｏｐ ＴＩＮ、Ａｌ／ｔｏｐ Ｍｏ、Ａｌ合金／ｔｏｐ ＴＩＮ又はＡｌ合金／ｔｏｐ Ｍｏであってもよく、これらの材料は、耐高温安定性に優れ、且つ高温アニール前後の反射率が安定している。

【0120】

本発明の他の実施例は、表示基板をさらに提供し、図２及び図３を参照すると、この表示基板は、開口領域及び非開口領域を含む表示領域と、表示領域の周辺に位置する非表示領域と、を含む。

【0121】

図２及び図３を参照すると、表示基板は、ベース基板１１と、ベース基板１１の一方側に設けられる第１薄膜トランジスタ１２と、を含み、第１薄膜トランジスタ１２は、表示領域内に位置し、第１薄膜トランジスタ１２は、積層された第１活性層１２１、第１ゲート絶縁層１２２及び第１ゲート１２３を含む。ここで、第１活性層１２１の材料は、金属酸化物であり、第１活性層１２１は、ドレイン接触領域２１を含み、ドレイン接触領域２１は、開口領域内に位置する。

【0122】

本実施例に提供された表示基板は、ドレイン接触領域２１が開口領域内に位置するので、ドレイン接触領域２１は、ビアホールを介して開口領域内の画素電極層に接続されてもよく、中継電極又はドレインを製造する必要がなくなり、このため、表示領域の開口率及び光透過率を向上させることができる。また、第１活性層１２１の材料が透明な金属酸化物であるので、開口領域に設けられる場合でも、表示領域の開口率及び光透過率に影響を与えることはない。

【0123】

本実施例において、第１薄膜トランジスタ１２は、トップゲート構造であってもよく（図２及び図３に示すように）、ボトムゲート構造であってもよいが、本実施例は、それについて限定しない。第１ゲート１２３は、シングルゲート構造（図２及び図３に示すように）、デュアルゲート構造又はマルチゲート構造などであってもよいが、本実施例は、それについて限定しない。

【0124】

第１活性層１２１は、ソース接触領域及びチャネル領域をさらに含む。一選択可能な実現方式において、図２及び図３に示すように、ソース接触領域及びチャネル領域は、非開口領域内に位置してもよく、且つ、第１活性層１２１のソース接触領域及びチャネル領域は、第１方向に沿って配列されてもよく、ベース基板１１における第１活性層１２１のソース接触領域及びチャネル領域の正投影は、ベース基板１１におけるデータ線１１３の正投影の範囲内に位置してもよい。本実現方式において、第１活性層１２１は、Ｌ型である。

【0125】

一選択可能な実現方式において、図２及び図３を参照すると、表示基板は、非表示領域に位置する第２薄膜トランジスタ１３をさらに含み、第２薄膜トランジスタ１３は、ベース基板１１に積層されたバッファ層１３１、第２活性層１３２、第２ゲート絶縁層１３３及び第２ゲート１３４を含んでもよい。ここで、第２活性層１３２は、ベース基板１１に近づくように設けられてもよく、第２薄膜トランジスタ１３の第２活性層１３２の材料は、多結晶シリコンを含む。第１薄膜トランジスタ１２は、第２ゲート１３４のベース基板１１から離れた側に位置する。

【0126】

第２薄膜トランジスタ１３は、低温多結晶シリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－Ｓｉｌｉｃｏｎ、ＬＴＰＳ）プロセスにより形成されてもよく、非表示領域の回路駆動能力を向上させることができる。第１薄膜トランジスタ１２は、インジウム－ガリウム－亜鉛酸化物（ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ、ＩＧＺＯ）プロセスにより形成されてもよく、漏れ電流を低減するとともに、電圧の保持率を改善し、表示領域の表示効果を向上させることができる。

【0127】

一選択可能な実現方式において、図２を参照すると、第１薄膜トランジスタ１２のベース基板１２から離れた側には、第４平坦層１１４が設けられ、第４平坦層１１４には、第２貫通孔が設けられ、第２貫通孔は、ドレイン接触領域２１を露出させるように、第４平坦層１１４を貫通する。第４平坦層１１４のベース基板１１から離れた側には、第４透明電極層１１５、第５平坦層１１６及び画素電極層１９が積層される。ここで、第４透明電極層１１５は、ベース基板１１に近づくように設けられ、ベース基板１１における第４透明電極層１１５の正投影は、ベース基板１１における第２貫通孔の正投影を覆い、第４透明電極層１１５は、画素電極層１９とドレイン接触領域とを接続するためのものであり、第５平坦層１１６は、第２貫通孔を平坦化するためのものである。

【0128】

第４透明電極層１１５の材料は、例えば透明導電材料であってもよく、画素電極層１９は、例えば透明導電材料であってもよいが、本実施例は、それについて限定しない。

【0129】

第２貫通孔内に設けられる第５平坦層１１６により第２貫通孔を平坦して、第４平坦層１１４における深穴構造を解消し、深穴構造による光漏れを解消することにより、大きな遮光層を設けて光漏れを遮蔽する必要がなくなるので、表示領域の画素の開口率を向上させることができる。

【0130】

一方で、画素電極層１９は平坦な表面に設けられるので、画素電極層と共通電極層との間の距離が一定に保たれることを保証でき、電界を均一にし、液晶を正常に偏向させ、液晶の偏向異常による光漏れを回避し、さらに大きな遮光層を設けて光漏れを遮蔽する必要がなくなるので、表示領域の画素の開口率を向上させることができる。

【0131】

また、第４透明電極層１１５及び画素電極層１９をそれぞれ設けることにより、第４透明電極層１１５のみを設ける場合の接触抵抗が大きくなるという問題を解決することができ、第５平坦層１１６のベース基板から離れた側に一層の画素電極層１９をさらに当接させることにより、接触抵抗が大きくなるという問題を解決することができる。

【0132】

一選択可能な実現方式において、図３を参照すると、ドレイン接触領域２１のベース基板１１から離れた側には、画素電極層１９が設けられ、画素電極層１９は、ドレイン接触領域２１に接触して接続される（即ち、当接）。図２に示す構造に比べて、本実現方式において、平坦層及びビアホール構造が設けられていないので、プロセスのステップを簡略化し、歩留まりを向上させ、コストを低減することができる。また、膜層の数や膜層界面が減少するので、開口領域の光透過率をさらに向上させることができる。

【0133】

水平電界を形成するために、一選択可能な実現方式において、図２及び図３を参照すると、画素電極層１９のベース基板１１から離れた側には、第４パッシベーション層１１７及び共通電極層１１８が積層され、第４パッシベーション層１１７は、ベース基板１１に近づくように設けられる。

【0134】

共通電極層１１８の材料は、透明導電材料又は金属材料であってもよいが、本実施例は、それについて限定しない。

【0135】

ここで、共通電極層１１８は、複数のストリップ状電極を含んでもよく、複数のストリップ状電極は、画素電極層１９と水平電界を形成することができる。ストリップ状電極の幅及びピッチは、実際の需要に応じて設計されてもよいが、本実施例は、それについて限定しない。隣接する画素の間の光線のクロストークを低減するために、共通電極層１１８の材料は、金属であってもよい。

【0136】

一選択可能な実現方式において、第１活性層１２１は、ベース基板１１に近づくように設けられてもよく、即ち、第１薄膜トランジスタ１２は、トップゲート構造を有するトランジスタである。本実現方式において、第１薄膜トランジスタ１２は、トップゲート構造であり、従来のボトムゲート構造に比べて、第１ゲート１２３がバックライトを遮蔽する必要がないので、サイズを小さくすることができ、さらに第１ゲート１２３と他の膜層との間に形成される寄生容量を小さくすることができ、エネルギー消費を低減することができる。

【0137】

選択的に、図２及び図３を参照すると、第１薄膜トランジスタ１２は、第１ゲート１２３のベース基板１１から離れた側に設けられる第１層間誘電体層１２４及び第１ソース１２５をさらに含んでもよく、第１層間誘電体層１２４は、第１ゲート１２３に近づくように設けられる。第４平坦層１１４は、第１ソース１２５のベース基板１１から離れた側に設けられる。

【0138】

図２及び図３を参照すると、第１薄膜トランジスタ１７がトップゲート構造であるので、バックライトが第１活性層１２１に照射して第１薄膜トランジスタ１２の電気的特性に影響を与えることを回避するために、一選択可能な実現方式において、第１薄膜トランジスタ１２は、ベース基板１１と第１活性層１２１との間に設けられる遮蔽層１２６及び第２層間誘電体層１２７をさらに含んでもよく、第１活性層１２１は、第２層間誘電体層１２７のベース基板１１から離れた側に設けられる。

【0139】

一選択可能な実現方式において、図１～図４を参照すると、ベース基板１１における遮蔽層１２６の正投影は、ベース基板１１における第１活性層１２１のチャネル領域の正投影を覆う。

【0140】

一選択可能な実現方式において、図８を参照すると、表示領域は、データ線１１３及び走査線１１９をさらに含み、ベース基板１１における遮蔽層１２６の正投影は、ベース基板１１におけるデータ線１１３及び走査線１１９の正投影を覆う。即ち、遮蔽層１２６は、網状構造である。網状構造を有する遮蔽層は、開口率に影響を与えることなく、遮蔽層の面積を大きくすることができ、これにより、より多くのバックライトを反射させ、バックライトの透過率を向上させることができる。

【0141】

一選択可能な実現方式において、遮蔽層１２６は、第２固定電位入力端に接続される。この第２固定電位入力端は、例えば電源電圧などの固定電位入力端であってもよい。本実現方式は、第１薄膜トランジスタの閾値電圧のドリフトによる表示異常を防止し、表示の均一性を向上させることができる。

【0142】

一選択可能な実現方式において、遮蔽層１２６は、第１ソース１２５に接続されてもよい。図２及び図３を参照すると、遮蔽層１２６は、第２層間誘電体層１２７、第１ゲート絶縁層１２２及び第１層間誘電体層１２４に設けられるビアホールを介して第１ソース１２５に接続される。第１活性層１２１のベース基板から離れた側には、中継電極２２がさらに設けられてもよく、第１ソース１２５は、第１層間誘電体層１２４でのビアホールを介して中継電極２２に接続され、中継電極２２は、第２層間誘電体層１２７及び第１ゲート絶縁層１２２に設けられるビアホールを介して遮蔽層１２６に接続される。中継電極２２により遮蔽層１２６と第１ソース１２５との間の接続を実現し、穴開けプロセスの難しさを低減することができる。

【0143】

バックライトの利用率をさらに向上させるために、遮蔽層１２６の材料は、反射率が高い金属材料を用いることができ、金属材料は、モリブデン、アルミニウム、銀及び錫の少なくとも１つを含んでもよい。反射率が高い材料の遮蔽層を使用することにより、遮蔽層に照射したバックライトを反射させ、反射したバックライトを再利用することができ、これにより、バックライトの透過率を向上させることができる。

【0144】

遮蔽層１２６の材料は、例えばＡｌ／ｔｏｐ ＴＩＮ、Ａｌ／ｔｏｐ Ｍｏ、Ａｌ合金／ｔｏｐ ＴＩＮ又はＡｌ合金／ｔｏｐ Ｍｏであってもよく、これらの材料は、耐高温安定性に優れ、且つ高温アニール前後の反射率が安定している。

【0145】

表示領域の光透過率を向上させるために、図２及び図３を参照すると、表示領域内の補助膜層１０には、くり抜き領域が設けられ、ベース基板１１におけるくり抜き領域の正投影は、少なくとも一部的に開口領域を覆う。即ち、補助膜層１０でのくり抜き領域は、開口領域と重なっている。開口領域内の補助膜層をくり抜くことにより、開口領域での膜層の厚さを低減し、膜層界面の数を減らし、これにより、開口領域の光透過率を向上させることができる。

【0146】

図２及び図３を参照すると、補助膜層１０は、第１ゲート絶縁層１２２、第１層間誘電体層１２４、第２層間誘電体層１２７、バッファ層１３１及び第２ゲート絶縁層１３３の少なくとも１つを含んでもよい。

【0147】

発明者らは、本実施例に提供された表示基板の光透過率をシミュレーション計算し、シミュレーション結果から、補助膜層にくり抜き領域を設けることにより、可視光の波長帯域の平均光透過率を２１％、５５０ｎｍ波長帯域の平均光透過率を１６％向上させることができることを発見した。なお、シミュレーション結果は、表示基板の具体的な構造に関連しているが、本実施例では光透過率の上昇値を限定しない。

【0148】

表示基板が位置する平面に垂直な方向において、くり抜き領域は、補助膜層１０を完全に貫通してもよく、補助膜層１０を部分的に貫通してもよいが、本実施例は、それについて限定しない。くり抜き領域が補助膜層１０を完全に貫通する場合、開口領域の光透過率をさらに向上させることができる。

【0149】

具体的な実現において、くり抜き領域は、開口領域内の補助膜層をエッチングすることにより形成されてもよいが、本実施例は、それについて限定しない。

【0150】

一選択可能な実現方式において、ベース基板１１における補助膜層１０の正投影は、開口領域と重なっていなくてもよく、即ち、ベース基板１１におけるくり抜き領域の正投影は、開口領域を完全に覆い、又は、ベース基板１１におけるくり抜き領域の正投影は、開口領域と完全に重なっている。本実施例において、開口領域の補助膜層１０を最も広い範囲にくり抜くことにより、開口領域の光透過率をさらに向上させることができる。

【0151】

表示領域の光透過率を最大化するために、図２及び図３を参照すると、補助膜層１０は、第１ゲート絶縁層１２２、第１層間誘電体層１２４、第２層間誘電体層１２７、バッファ層１３１及び第２ゲート絶縁層１３３を含む。ここで、ベース基板１１における第１ゲート絶縁層１２２、第１層間誘電体層１２４及び第２層間誘電体層１２７のそれぞれの正投影は、いずれも開口領域と重なっておらず、ベース基板１１におけるバッファ層１３１及び第２ゲート絶縁層１３３のそれぞれの正投影は、いずれも表示領域（開口領域及び非開口領域を含む）と重なっていない。

【0152】

一選択可能な実現方式において、図２を参照すると、第１薄膜トランジスタ１２のベース基板１１から離れた側には、第１平坦層１１４が形成され、バッファ層１３１及び第２ゲート絶縁層１３３の表示領域に近づくエッジ、即ち表示領域と非表示領域との境界では、第１平坦層１１４は、段差部を形成し、段差部の非表示領域に近づく側の厚さｄ１は、段差部の表示領域に近づく側の厚さｄ２よりも小さい。

【0153】

第１ソース１２５の材料は金属であってもよい。開口領域を占有しないように、ベース基板における第１ソース１２５と第１ソース１２５に接続されるソース接触領域のそれぞれの正投影は、ベース基板におけるデータ線１１３の正投影の範囲内に位置してもよく、これにより、表示領域の開口率を向上させることができる。

【0154】

図５を参照すると、表示領域は、データ線１１３及び走査線１１９をさらに含み、データ線１１３は、第１方向に沿って延び、第１ゲート１２３は、第１方向と交差する第２方向に沿って延びて走査線１１９を構成し、ベース基板１１におけるデータ線１１３と走査線１１９のそれぞれの正投影は、いずれもベース基板１１における第１活性層１２１のチャネル領域２２の正投影を覆う。

【0155】

なお、第１活性層１２１を明確に識別するために、図４における走査線１１９及び左側の１本のデータ線１１３は完全に図示されていない。図５に示すように、データ線１１３は、第１ソース１２５が第１方向に沿って延びることにより構成されてもよい。

【0156】

一選択可能な実現方式において、図６及び図７を参照すると、第１活性層１２１のチャネル領域２２は、第１方向に沿って順次に配列された第１チャネル領域６１、第１抵抗領域６２及び第２チャネル領域６３を含んでもよく、第１ゲート１２３は、別個に設けられる第１サブゲート６４及び第２サブゲート６５を含み、ベース基板１１における第１サブゲート６４の正投影は、ベース基板１１における第１チャネル領域６１の正投影を覆い、ベース基板１１における第２サブゲート６５の正投影は、ベース基板１１における第２チャネル領域６３の正投影を覆う。

【0157】

なお、第１活性層１２１を明確に識別するために、図６における第１サブゲート６４及び第２サブゲート６５は完全に図示されていない。

【0158】

図６及び図７を参照すると、第１チャネル領域６１、第１抵抗領域６２及び第２チャネル領域６３は、第１方向に沿って順次に配列されてＩ型チャネルを形成する。第１チャネル領域６１及び第２チャネル領域６３は、直列に接続された２つの薄膜トランジスタスイッチと等価であってもよく、第１抵抗領域６２は、２つの薄膜トランジスタスイッチの間に直列に接続された抵抗と等価であってもよい。ここで、第１抵抗領域６２は、第１活性層１２１の材料に対してイオンドーピングやプラズマ処理などのプロセスを行うことにより形成されてもよい。

【0159】

本実施例において、第１チャネル領域６１と第２チャネル領域６３との間に第１抵抗領域６２を設けることにより、２つの薄膜トランジスタスイッチの間に抵抗が直列に接続されることに相当し、抵抗を設けることにより漏れ電流の発生を抑制することができ、これにより、薄膜トランジスタの漏れ電流を低減し、閾値電圧の安定性を向上させることができる。

【0160】

第１サブゲート６４は、第１チャネル領域６１のオン／オフを制御する信号を受信するためのものである。第２サブゲート６５は、第２チャネル領域６３のオン／オフを制御する信号を受信するためのものである。一選択可能な実現方式において、第１サブゲート６４及び第２サブゲート６５が受信した信号は、同じであってもよいが、本実施例は、それについて限定しない。

【0161】

本実現方式において、第１薄膜トランジスタがダブルゲート構造であり、電気的安定性が高く、電圧の保持率が良好であるので、表示基板の表示効果及び信頼性を向上させることができる。また、第１薄膜トランジスタのチャネルがＩ型チャネルであり、表示基板の画素ユニットに占める面積が小さいので、表示基板の開口率を向上させることができ、特に画素密度の高い表示基板の開口率を著しく向上させることができる。この表示基板は、仮想現実表示技術（Ｖｉｒｔｕａｌ Ｒｅａｌｉｔｙ、ＶＲ）、拡張現実（Ａｕｇｍｅｎｔｅｄ Ｒｅａｌｉｔｙ、ＡＲ）表示技術などに適用されてもよい。

【0162】

ここで、図６及び図７を参照すると、ソース接触領域２０は、第１導体領域６６及び第２抵抗領域６７を含んでもよく、第２抵抗領域６７は、第１チャネル領域６１に近づくように設けられる。ドレイン接触領域２１は、第２導体領域６９及び第３抵抗領域６８を含んでもよく、第３抵抗領域６８は、第２チャネル領域６３に近づくように設けられる。第２抵抗領域６７及び第３抵抗領域６８を設けることにより、漏れ電流をさらに低減することができる。

【0163】

本発明の他の実施例は、表示装置をさらに提供し、この表示装置は、いずれかの実施例に記載の表示基板を含んでもよい。

【0164】

なお、本実施例における表示装置は、表示パネル、電子ペーパー、携帯電話、タブレット、テレビ、ノートパソコン、デジタルカメラ、ナビゲータなどの２Ｄ又は３Ｄ表示機能を有する任意の製品又は部品であってもよい。

【0165】

本発明の他の実施例は、表示基板の製造方法をさらに提供し、表示基板は、開口領域及び非開口領域を含む表示領域と、表示領域の周辺に位置する非表示領域と、を含み、この製造方法は、以下のステップを含む。

【0166】

ステップ１１：ベース基板を用意する。

【0167】

ステップ１２：ベース基板の一方側にゲート、活性層、ソース・ドレイン電極及び補助膜層を含む薄膜トランジスタを製造し、補助膜層には、くり抜き領域が設けられ、ベース基板におけるくり抜き領域の正投影は、少なくとも一部的に開口領域を覆う。

【0168】

本実施例に提供された製造方法により、上記のいずれかの実施例に記載の表示基板を製造することができる。

【0169】

一選択可能な実現方式において、薄膜トランジスタは、表示領域に位置する第１薄膜トランジスタを含み、ステップ１２は、以下のステップを含んでもよい。

【0170】

表示領域内において、ベース基板の一方側に第１活性層、第１ゲート絶縁層、第１ゲート、第１層間誘電体層及び第１ソースを順次に形成して、第１薄膜トランジスタを得る。ここで、補助膜層は、第１ゲート絶縁層及び第１層間誘電体層を含む。

【0171】

一選択可能な実現方式において、薄膜トランジスタは、表示領域に位置する第１薄膜トランジスタと、非表示領域に位置する第２薄膜トランジスタと、を含み、第１薄膜トランジスタの第１活性層の材料は、金属酸化物を含み、第２薄膜トランジスタの第２活性層の材料は、多結晶シリコンを含み、ステップ１２は、以下のステップを含んでもよい。非表示領域内において、ベース基板の一方側にバッファ層、第２活性層、第２ゲート絶縁層及び第２ゲートを順次に形成して、第２薄膜トランジスタを得る。ここで、補助膜層は、バッファ層及び第２ゲート絶縁層を含み、ベース基板におけるバッファ層及び第２ゲート絶縁層でのくり抜き領域の正投影は、少なくとも一部的に表示領域を覆う。表示領域内において、第２ゲートのベース基板から離れた側に第１薄膜トランジスタを形成する。

【0172】

一選択可能な実現方式において、表示基板の製造方法は、具体的に以下のステップを含んでもよい。

【0173】

ステップ１：ベース基板１１にバッファ層１３１及びａ－Ｓｉを積層し、且つａ－Ｓｉを結晶化処理してｐ－Ｓｉを形成し、図９に示すような構造を得る。

【0174】

ステップ２：ｐ－Ｓｉをパターン化処理して、第２活性層１３２を得る。バッファ層１３１をパターン化処理して、非表示領域のバッファ層１３１のみを残し、表示領域のバッファ層１３１をエッチングして、図１０に示すような構造を得る。

【0175】

ステップ３：第２ゲート絶縁層１３３を積層し、表示領域の第２ゲート絶縁層１３３をくり抜いて、パターン化して第２ゲート１３４及び遮蔽層１２６を形成し、図１１に示すような構造を得る。

【0176】

ステップ４：第２層間誘電体層１２７を積層し、図１２に示すような構造を得る。第２層間誘電体層１２７をパターン化し、開口領域の第２層間誘電体層１２７をくり抜いて、図１３に示すような構造を得る。

【0177】

ステップ５：ＩＧＺＯを積層し、且つＩＧＺＯに対してパターン化及び導体化処理を行って、第１活性層１２１を形成し、図１４に示すような構造を得る。

【0178】

ステップ６：第１ゲート絶縁層１２２を積層し、開口領域の第１ゲート絶縁層１２２をくり抜き、且つ対応する位置にビアホールを形成して、図１５に示すような構造を得る。

【0179】

ステップ７：ゲート金属を積層し、且つパターン化を行い、第１ゲート１２３、第２薄膜トランジスタ１３のソース及びドレインを形成し、図１６に示すような構造を得る。

【0180】

ステップ８：第１層間誘電体層１２４及び金属材料を積層し、且つパターン化処理を行い、第１ソース１２５を形成し、開口領域の第１層間誘電体層１２４をくり抜いて、図１７に示すような構造を得る。

【0181】

ステップ９：第４平坦層１１４、第４透明電極層１１５及び第５平坦層１１６を順次に形成して、図１８に示すような構造を得る。

【0182】

ステップ１０：画素電極層１９、第４パッシベーション層１１７及び共通電極層１１８を順次に形成して、図２に示すような構造を得る。

【0183】

本明細書の様々な実施例は漸進的に説明されており、各実施例は、他の実施例との違いに焦点を当てるが、様々な実施例の間の同一又は類似の部分は互いに参照される。

【0184】

最後に、本明細書において、例えば第１や第２などの関係用語は、あるエンティティまたは操作を別のエンティティまたは操作から区別するためにのみ使用され、これらのエンティティまたは操作の間にこのような実際の関係または順序が存在することを必ずしも要求したり暗示したりするわけではないことにも留意する必要がある。また、用語「含む」、「包含する」又はこれらのいずれかの他の変形体は、排他的ではない包含を意図するものである。これにより、一連の要素を含む過程、方法、商品または設備には、それらの要素だけでなく、明確的に列挙されていない他の要素、またはそのような過程、方法、商品または設備に固有の要素も含まれる。これ以上の制限がない場合、「…を一つ含む」という文言で限定された要素は、その要素を含む過程、方法、商品または設備に他の同様の要素がさらに存在することを排除するものではない。

【0185】

以上、本発明により提供される表示基板およびその製造方法、表示装置について詳細に説明したが、本明細書において、本発明の原理および実施形態については、具体例を用いて説明したが、以上の実施例の説明は、本発明の方法およびその要旨に対する理解を助けるためのものに過ぎない。また、当業者にとっては、本発明の思想に基づいて、具体的な実施形態および適用範囲に変更点があり、以上のように、本明細書の内容は本発明に対する制限として理解されるべきではない。

【0186】

当業者は、明細書に対する理解及び明細書に記載された発明に対する実施を介して、本発明の他の実施形態を容易に取得することができる。本発明は、本発明に対する任意の変形、用途、又は適応的な変化を含み、このような変形、用途、又は適応的な変化は、本発明の一般的な原理に従い、本発明では開示していない本技術分野の公知知識、又は通常の技術手段を含む。明細書及び実施例は、単に例示的なものであって、本発明の本当の範囲と主旨は、以下の特許請求の範囲によって示される。

【0187】

本発明は、前記で記述され、図面で図示した特定の構成に限定されず、その範囲を離脱しない状況で、様々な修正や変更を実施してもよい。本発明の範囲は、添付される特許請求の範囲のみにより限定される。

【0188】

本明細書で記載された「一実施例」、「実施例」、または「１つまたは複数の実施例」とは、実施例を併せて説明された特定の特徴、構造、または特性が本発明の少なくとも１つの実施例に含まれることを意味する。また、ここで「一実施例において」という用語の例は、必ずしもすべて同じ実施例を指すとは限らないことに注意するが必要である。

【0189】

ここで提供されている説明書において、多くの具体的な詳細が説明されている。しかしながら、本発明の実施例は、これらの具体的な詳細なしで実現され得ることを理解することができる。いくつかの例では、本明細書に対する理解を曖昧にしないように、公知の方法、構造、および技術を詳細に図示していない。

【0190】

特許請求の範囲において、括弧の間に置かれたいかなる参照符号は特許請求の範囲を制限するように構成されてはならない。「含む」という単語は、特許請求の範囲に記載されていない素子またはステップの存在を排除するものではない。素子の前にある単語「１」または「１つ」は、そのような素子が複数存在することを排除するものではない。本発明は、いくつかの異なる要素を含むハードウェアと、適切にプログラムされたコンピュータによって実現することができる。いくつかの装置を列挙したユニットの請求項において、これらの装置の一部は、同じハードウェアによって具体的に具現化されてもよい。単語である「第１」、「第２」、「第３」などの使用は、いかなる順序を表すものではない。これらの単語は、名称として解釈されてもよい。

【0191】

最後に、以上の実施例は、本発明の技術案を説明するためのものであり、それを制限するものではない。上記の実施例を参照して本発明を詳細に説明したが、当業者は、上記の各実施例に記載される技術案を修正してもよいし、その中の一部の技術的特徴を同等に置き換えるもよいことを理解すべきである。これらの修正または置換は、対応する技術案の本質を本発明の各実施例の技術案の精神及び範囲から逸脱させるものではない。

【符号の説明】

【0192】

１０ 補助膜層
１１ ベース基板、第１ベース基板
１２ 第１薄膜トランジスタ
１３ 第２薄膜トランジスタ
１４ 第２平坦層
１５ 第１パッシベーション層
１６ 第１透明電極層
１７ 第２透明電極層
１８ 第３平坦層
１９ 画素電極層
２０ ソース接触領域
２１ ドレイン接触領域
２２ 中継電極
６１ 第１チャネル領域
６２ 第１抵抗領域
６３ 第２チャネル領域
６４ 第１サブゲート
６５ 第２サブゲート
６６ 第１導体領域
６７ 第２抵抗領域
６８ 第３抵抗領域
６９ 第２導体領域
１１０ 第２パッシベーション層
１１１ 第３透明電極層
１１２ 第３パッシベーション層
１１３ データ線
１１４ 第４平坦層
１１５ 第４透明電極層
１１６ 第５平坦層
１１７ 第４パッシベーション層
１１８ 共通電極層
１１９ 走査線
１２１ 第１活性層
１２２ 第１ゲート絶縁層
１２３ 第１ゲート
１２４ 第１層間誘電体層
１２５ 第１ソース
１２６ 遮蔽層
１２７ 第２層間誘電体層
１２８ 第１ドレイン
１３１ バッファ層
１３２ 第２活性層
１３３ 第２ゲート絶縁層
１３４ 第２ゲート
１６１ 第１中継電極
１６２ 第２中継電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【国際調査報告】