特表 2024-528762 表示装置、表示パネル及びその駆動方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-08-01

(54)【発明の名称】表示装置、表示パネル及びその駆動方法

(51)【国際特許分類】

   G09F 9/33 20060101AFI20240725BHJP

   G09F 9/30 20060101ALI20240725BHJP

   G09F 9/302 20060101ALI20240725BHJP

   G09G 3/20 20060101ALI20240725BHJP

   G09G 3/32 20160101ALI20240725BHJP

【ＦＩ】

G09F9/33

G09F9/30 338

G09F9/302 Z

G09G3/20 611A

G09G3/32 A

G09G3/20 680H

G09G3/20 680G

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023546315

(86)(22)【出願日】2021-08-20

(85)【翻訳文提出日】2023-07-31

(86)【国際出願番号】 CN2021113910

(87)【国際公開番号】W WO2023019598

(87)【国際公開日】2023-02-23

(81)【指定国・地域】

(71)【出願人】

【識別番号】510280589

【氏名又は名称】京東方科技集團股▲ふん▼有限公司

【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ

(71)【出願人】

【識別番号】521555029

【氏名又は名称】京東方晶芯科技有限公司

【氏名又は名称原語表記】ＢＯＥ ＭＬＥＤ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．， ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．８ Ｘｉｈｕａｎｚｈｏｎｇ ＲＤ．，ＢＤＡ，Ｂｅｉｊｉｎｇ １００１７６，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】李 秀玲

(72)【発明者】

【氏名】谷 其兵

(72)【発明者】

【氏名】胡 国▲鋒▼

(72)【発明者】

【氏名】付 宝

(72)【発明者】

【氏名】黄 文杰

(72)【発明者】

【氏名】▲時▼ 凌云

【テーマコード（参考）】

5C080

5C094

5C380

【Ｆターム（参考）】

5C080AA07

5C080CC03

5C080DD26

5C080FF13

5C080JJ02

5C080JJ03

5C080JJ04

5C094AA22

5C094BA23

5C094CA19

5C094CA20

5C094DA09

5C094DB01

5C380AA03

5C380AB06

5C380AB34

5C380BA01

5C380DA07

(57)【要約】

本開示は、表示装置、表示パネル及びその駆動方法を提供する。前記表示パネルは、ベース基板と、前記ベース基板に設けられ、複数の画素を有する画素グループを含む画素アレイと、前記ベース基板に設けられ、画素アレイを駆動して表示するように構成され、データ信号を受信するためのデータ信号端子と制御信号を受信するための制御信号端子とを含む複数の画素駆動チップとを備え、画素グループ内の複数の画素は、同一の画素駆動チップに接続されている。表示パネルの１つの表示フレームがアドレス割り当て段階とデータ信号伝送段階とを含む。駆動方法は、アドレス割り当て段階で、制御信号端子に制御信号を入力し、データ信号端子に第１のデータ信号を入力することと、データ信号伝送段階で、データ信号端子に第２のデータ信号を入力することを含む。本開示は、信号線の数及び消費電力を低減することができる。

【特許請求の範囲】

【請求項1】

ベース基板と、
前記ベース基板に設けられ、複数の画素を有する画素グループを含む画素アレイと、
前記ベース基板に設けられ、前記画素アレイを駆動して表示するように構成され、データ信号を受信するためのデータ信号端子と制御信号を受信するための制御信号端子とを含む複数の画素駆動チップとを備え、
前記画素グループ内の複数の前記画素は、同一の前記画素駆動チップに接続されている
ことを特徴とする表示パネル。

【請求項2】

前記画素グループは、前記画素アレイの異なる画素行に位置する複数の前記画素を含む
ことを特徴とする請求項１に記載の表示パネル。

【請求項3】

前記画素グループは、前記画素アレイの異なる画素列に位置する複数の前記画素を含む
ことを特徴とする請求項１に記載の表示パネル。

【請求項4】

前記画素グループ内の複数の前記画素は、一方向に沿って分布している
ことを特徴とする請求項１に記載の表示パネル。

【請求項5】

前記画素グループ内の複数の画素は、前記画素アレイの同一の画素行に位置する
ことを特徴とする請求項４に記載の表示パネル。

【請求項6】

前記画素グループ内の複数の画素は、前記画素アレイ内の同一の画素列に位置する
ことを特徴とする請求項４に記載の表示パネル。

【請求項7】

複数の前記画素駆動チップは、少なくとも１つのチップ列を含み、前記チップ列は前記画素アレイ内の画素列と平行であり、前記チップ列は隣接する２つの前記画素列の間に位置する
ことを特徴とする請求項１に記載の表示パネル。

【請求項8】

隣接する２つの前記画素列は複数の前記画素グループを構成し、複数の前記画素グループは前記画素列の延在方向に沿って分布しており、隣接する２つの前記画素列の間に位置する前記チップ列における複数の前記画素駆動チップは、複数の前記画素グループに１対１に対応して接続されている
ことを特徴とする請求項７に記載の表示パネル。

【請求項9】

複数の前記画素駆動チップは複数のチップ列を構成し、隣接する２つの前記チップ列の間に２つの前記画素列が存在する
ことを特徴とする請求項７に記載の表示パネル。

【請求項10】

前記画素は第１のサブ画素を含み、前記表示パネルはさらに複数の電源信号線を備え、
隣接する２つのチップ列の間に位置する２つの前記画素列における前記第１のサブ画素は、同一の前記電源信号線に接続されている
ことを特徴とする請求項９に記載の表示パネル。

【請求項11】

前記表示パネルは、前記画素に接続されている電源信号線をさらに備える
ことを特徴とする請求項１に記載の表示パネル。

【請求項12】

前記画素はサブ画素を含み、前記サブ画素は発光ダイオードを含み、前記電源信号線は前記発光ダイオードの正極に接続され、前記画素駆動チップは前記発光ダイオードの負極に接続される
ことを特徴とする請求項１１に記載の表示パネル。

【請求項13】

前記表示パネルは、前記データ信号端子に接続されているデータ信号線をさらに備える
ことを特徴とする請求項１に記載の表示パネル。

【請求項14】

前記データ信号線の数は複数であり、複数の前記画素駆動チップは少なくとも１つのチップ列を含み、前記チップ列内の複数の前記画素駆動チップの前記データ信号端子は、同一の前記データ信号線に接続されている
ことを特徴とする請求項１３に記載の表示パネル。

【請求項15】

前記表示パネルは、前記制御信号端子に接続されている制御信号線をさらに備える
ことを特徴とする請求項１に記載の表示パネル。

【請求項16】

前記制御信号線の数は複数であり、複数の前記画素駆動チップは少なくとも１つのチップ行を含み、前記チップ行内の複数の前記画素駆動チップの前記制御信号端子は、同一の前記制御信号線に接続されている
ことを特徴とする請求項１５に記載の表示パネル。

【請求項17】

前記表示パネルは、さらに、
前記データ信号端子に接続されているデータ信号線と、
前記制御信号線及び前記データ信号線に接続されており、前記制御信号線に制御信号を提供し、前記データ信号線にデータ信号を提供するために使用される制御チップとを備える
ことを特徴とする請求項１５に記載の表示パネル。

【請求項18】

前記表示パネルは、表示領域と、前記表示領域を取り囲む周辺領域とを含み、前記画素駆動チップは前記表示領域に位置し、前記制御チップは前記周辺領域に位置する
ことを特徴とする請求項１７に記載の表示パネル。

【請求項19】

前記画素駆動チップは、給電電圧端子及び／又は接地端子をさらに含む
ことを特徴とする請求項１に記載の表示パネル。

【請求項20】

前記画素行及び前記画素列の数はともに偶数である
ことを特徴とする請求項１に記載の表示パネル。

【請求項21】

複数の前記画素駆動チップがアレイ状に配置されている
ことを特徴とする請求項１に記載の表示パネル。

【請求項22】

請求項１－２１のいずれか一項に記載の表示パネルを備える
ことを特徴とする表示装置。

【請求項23】

請求項１－２１のいずれか一項に記載の表示パネルが用いられる表示パネルの駆動方法であって、前記表示パネルの１つの表示フレームがアドレス割り当て段階とデータ信号伝送段階とを含み、前記駆動方法は、
前記アドレス割り当て段階で、前記制御信号端子に制御信号を入力し、前記データ信号端子に第１のデータ信号を入力することと、
前記データ信号伝送段階で、前記データ信号端子に第２のデータ信号を入力することを含む
ことを特徴とする表示パネルの駆動方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、表示技術の分野に関し、特に、表示装置、表示パネル及びその駆動方法に関する。

【背景技術】

【0002】

発光ダイオード（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ，ＬＥＤ）技術の継続的な開発により、ミニＬＥＤは、サイズが３００ミクロン以下に小型化されたＬＥＤであり、数千、数万、あるいはそれ以上のミニＬＥＤが基板上に固定して、よりきめ細かなローカルディミングを実現し、コントラストが高く、色表現度が高い表示画面を呈する。ミニＬＥＤ表示装置は、パッシブマトリクス（ｐａｓｓｉｖｅ ｍａｔｒｉｘ，ＰＭ）の駆動方式を採用しており、この駆動方式は消費電力が大きい。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本開示は、消費電力を低減することができる表示装置、表示パネル及びその駆動方法を提供することを目的とする。

【課題を解決するための手段】

【0004】

本開示の一態様によれば、表示パネルを提供し、
ベース基板と、
前記ベース基板に設けられ、複数の画素を有する画素グループを含む画素アレイと、
前記ベース基板に設けられ、前記画素アレイを駆動して表示するように構成され、データ信号を受信するためのデータ信号端子と制御信号を受信するための制御信号端子とを含む複数の画素駆動チップとを備え、
前記画素グループ内の複数の前記画素は、同一の前記画素駆動チップに接続されている。

【0005】

さらに、前記画素グループは、前記画素アレイの異なる画素行に位置する複数の前記画素を含む。

【0006】

さらに、前記画素グループは、前記画素アレイの異なる画素列に位置する複数の前記画素を含む。

【0007】

さらに、前記画素グループ内の複数の前記画素は、一方向に沿って分布している。

【0008】

さらに、前記画素グループ内の複数の画素は、前記画素アレイの同一の画素行に位置する。

【0009】

さらに、前記画素グループ内の複数の画素は、前記画素アレイ内の同一の画素列に位置する。

【0010】

さらに、複数の前記画素駆動チップは、少なくとも１つのチップ列を含み、前記チップ列は前記画素アレイ内の画素列と平行であり、前記チップ列は隣接する２つの前記画素列の間に位置する。

【0011】

さらに、隣接する２つの前記画素列は複数の前記画素グループを構成し、複数の前記画素グループは前記画素列の延在方向に沿って分布しており、隣接する２つの前記画素列の間に位置する前記チップ列における複数の前記画素駆動チップは、複数の前記画素グループに１対１に対応して接続されている。

【0012】

さらに、複数の前記画素駆動チップは複数のチップ列を構成し、隣接する２つの前記チップ列の間に２つの前記画素列が存在する。

【0013】

さらに、前記画素は第１のサブ画素を含み、前記表示パネルはさらに複数の電源信号線を備え、
隣接する２つのチップ列の間に位置する２つの前記画素列における前記第１のサブ画素は、同一の前記電源信号線に接続されている。

【0014】

さらに、前記表示パネルは、前記画素に接続されている電源信号線をさらに備える。

【0015】

さらに、前記画素はサブ画素を含み、前記サブ画素は発光ダイオードを含み、前記電源信号線は前記発光ダイオードの正極に接続され、前記画素駆動チップは前記発光ダイオードの負極に接続される。

【0016】

さらに、前記表示パネルは、前記データ信号端子に接続されているデータ信号線をさらに備える。

【0017】

さらに、前記データ信号線の数は複数であり、複数の前記画素駆動チップは少なくとも１つのチップ列を含み、前記チップ列内の複数の前記画素駆動チップの前記データ信号端子は、同一の前記データ信号線に接続されている。

【0018】

さらに、前記表示パネルは、前記制御信号端子に接続されている制御信号線をさらに備える。

【0019】

さらに、前記制御信号線の数は複数であり、複数の前記画素駆動チップは少なくとも１つのチップ行を含み、前記チップ行内の複数の前記画素駆動チップの前記制御信号端子は、同一の前記制御信号線に接続されている。

【0020】

さらに、前記表示パネルは、さらに、
前記データ信号端子に接続されているデータ信号線と、
前記制御信号線及び前記データ信号線に接続されており、前記制御信号線に制御信号を提供し、前記データ信号線にデータ信号を提供するために使用される制御チップとを備える。

【0021】

さらに、前記表示パネルは、表示領域と、前記表示領域を取り囲む周辺領域とを含み、前記画素駆動チップは前記表示領域に位置し、前記制御チップは前記周辺領域に位置する。

【0022】

さらに、前記画素駆動チップは、給電電圧端子及び／又は接地端子をさらに含む。

【0023】

さらに、前記画素行及び前記画素列の数はともに偶数である。

【0024】

さらに、複数の前記画素駆動チップがアレイ状に配置されている。

【0025】

本開示の一態様によれば、上述の表示パネルを備える表示装置を提供する。

【0026】

本開示の一態様によれば、表示パネルの駆動方法を提供し、上述の表示パネルが用いられ、前記表示パネルの１つの表示フレームがアドレス割り当て段階とデータ信号伝送段階とを含み、前記駆動方法は、
前記アドレス割り当て段階で、前記制御信号端子に制御信号を入力し、前記データ信号端子に第１のデータ信号を入力することと、
前記データ信号伝送段階で、前記データ信号端子に第２のデータ信号を入力することを含む。

【0027】

本開示による表示装置、表示パネル及びその駆動方法では、駆動プロセス中に、画素駆動チップの制御信号端子に制御信号を入力し、前記データ信号端子に第１のデータ信号を入力し、画素駆動チップのデータ信号端子に第２のデータ信号を入力して、各画素駆動チップがデータ信号を対応する画素に提供することにより、アクティブマトリクスの駆動方式を実現し、また、画素グループ内の複数の画素が同一の画素駆動チップに接続されているため、ベース基板上の信号線の数が減少してプロセスの難易度が下がり、ディスプレイモジュール全体の駆動消費電力と駆動コストが削減され、製品の競争力が大幅に向上する。

【図面の簡単な説明】

【0028】

【図1】図１は、本開示の実施形態による表示パネルの模式図である。

【図2】図２は、図１の表示領域の模式図である。

【図3】図３は、図２の画素アレイと画素駆動チップの分布模式図である。

【図4】図４は、図２の画素グループと画素駆動チップの模式図である。

【図5】図５は、本開示の実施形態による表示パネル内の画素グループと画素駆動チップの別の模式図である。

【図6】図６は、本開示の実施形態による表示パネル内の画素グループと画素駆動チップのさらに別の模式図である。

【図7】図７は、本開示の実施形態による給電電圧端子が設けられていない画素駆動チップの接続模式図である。

【図8】図８は、本開示の実施形態による表示パネルの駆動方法に対応するシーケンス図である。

【図9】図９は、本開示の実施形態による画素駆動チップの信号チャネル端子のシーケンス図である。

【図10】図１０は、本開示の実施形態によるデータ信号の符号化模式図である。

【発明を実施するための形態】

【0029】

本明細書では、例示的な実施形態が詳細に説明され、その例が図面に示されている。以下の説明が図面を伴う場合、別段の指示がない限り、異なる図面における同様の符号は同様又は類似の要素を指すものとする。以下の例示的な実施形態に記載される実施形態は、本開示と一致するすべての実施形態を表すものではない。むしろ、これらは、添付の特許請求の範囲に詳述される本開示のいくつかの態様と一致する装置の単なる例にすぎない。

【0030】

本開示で使用される用語は、特定の実施形態を説明することのみを目的としており、本開示を限定することを意図したものではない。別段の定義がない限り、本開示で使用される技術用語又は科学用語は、本開示が属する分野において一般的な技能を有する者に理解される通常の意味であるべきである。本開示の明細書及び特許請求の範囲で使用される「第１」、「第２」及び類似の語は、順序、数量、又は重要性を示すものではなく、単に異なる構成要素を区別するために使用されるものである。同様に、「一つ」又は「一」などの類似単語は数量制限を示すものではなく、少なくとも１つの存在を示す。「複数の」又は「いくつかの」という単語は２つ又は２つ以上を示す。特に指定のない限り、「前部」、「後部」、「下部」、及び／又は「上部」などの類似単語は説明の便宜のみを目的としており、１つの位置又は１つの空間方向に限定されるものではない。「備える」又は「含む」などの類似語は、「備える」又は「含む」の前にある要素又はオブジェクトが、「備える」又は「含む」の後に列挙される要素又はオブジェクト及びその同等物をカバーすることを指すことを意図しており、他の要素又はオブジェクトを除外するものではない。「接続する」又は「結合する」などの類似語は、物理的又は機械的な接続に限定されず、直接的または間接的にかかわらず、電気的接続を含むことができる。本開示の明細書及び添付の特許請求の範囲で使用される単数形の「一つ」、「前記」、及び「該」という単数形は、文脈内で明確に示されていない限り、複数形も含むことを意図している。本明細書で使用される用語「及び／又は」は、関連付けられたリストされた１つ又は複数のアイテムの任意又はすべての可能な組み合わせを含むことも理解されるべきである。

【0031】

本開示の実施形態は、表示パネルを提供する。図１乃至図４に示すように、前記表示パネルは、ベース基板、画素アレイ、及び画素駆動チップ２を含むことができる。

【0032】

前記画素アレイはベース基板上に配置される。前記画素アレイは画素グループ８を含む。前記画素グループ８は複数の画素１を含む。前記画素駆動チップ２は複数設けられている。複数の画素駆動チップ２はベース基板上に配置され、画素アレイを駆動して表示するように構成される。前記画素駆動チップ２は、データ信号を受信するためのデータ信号端子４と制御信号を受信するための制御信号端子３を含む。前記画素グループ８内の複数の画素１は同一の画素駆動チップ２に接続されている。

【0033】

本開示の実施形態による表示パネルでは、駆動プロセス中に、画素駆動チップ２の制御信号端子３に制御信号を入力し、画素駆動チップ２のデータ信号端子４に第１のデータ信号を入力し、画素駆動チップ２のデータ信号端子４に第２のデータ信号を入力して、各画素駆動チップ２がデータ信号を対応する画素１に提供することにより、アクティブマトリクスの駆動方式を実現し、また、画素グループ８内の複数の画素１が同一の画素駆動チップ２に接続されているため、ベース基板上の信号線の数が減少してプロセスの難易度が下がり、ディスプレイモジュール全体の駆動消費電力と駆動コストが削減され、製品の競争力が大幅に向上する。

【0034】

以下、本開示の実施形態による表示パネルの各構成要素について詳細に説明する。

【0035】

前記ベース基板は、剛性ベース基板であってもよく、材料としては、例えば、ガラス、石英、ＰＭＭＡ（Ｐｏｌｙｍｅｔｈｙｌ ｍｅｔｈａｃｒｙｌａｔｅ，ポリメチルメタクリレート）、プラスチックなどを含むが、本開示の実施形態では特に限定されない。

【0036】

前記画素アレイは、ベース基板上に配置されている。図１に示すように、前記表示パネルは、表示領域１０と、表示領域１０を取り囲む周辺領域１１とを含むことができる。前記画素アレイは、表示パネルの表示領域１０に配置することができる。図３に示すように、前記画素アレイは、複数の画素行３００と複数の画素列１００を含むことができる。前記画素行３００は第１の方向に沿って延びることができ、前記画素列１００は第２の方向に沿って延びることができる。前記第１の方向は第２の方向に垂直であってもよい。前記画素行３００の数は偶数であってもよいが、本開示はこれに限定されず、奇数であってもよい。前記画素列１００の数は偶数であってもよいが、本開示はこれに限定されず、奇数であってもよい。前記画素行３００は複数の画素１を含むことができる。前記画素列１００は複数の画素１を含むことができる。図４に示すように、前記画素１は複数のサブ画素を含むことができる。前記複数のサブ画素は異なる色で発光することができ、もちろん、同じ色で発光することもできる。具体的に、前記複数のサブ画素は、第１のサブ画素１０１、第２のサブ画素１０２、及び第３のサブ画素１０３を含むことができる。前記第１のサブ画素１０１は、赤色のサブ画素であってもよいし、もちろん、青色のサブ画素であってもよいが、本開示はこれに限定されず、緑色のサブ画素であってもよい。前記第２のサブ画素１０２は、赤色のサブ画素であってもよいし、もちろん、青色のサブ画素であってもよいが、本開示はこれに限定されず、緑色のサブ画素であってもよい。前記第３のサブ画素１０３は、赤色のサブ画素であってもよいし、もちろん、青色のサブ画素であってもよいが、本開示はこれに限定されず、緑色のサブ画素であってもよい。例えば、複数のサブ画素が異なる色で発光する場合、前記第１のサブ画素１０１は赤色の光を発光する赤色のサブ画素であり、前記第２のサブ画素１０２は青色の光を発光する青色のサブ画素であり、前記第３のサブ画素１０３は緑色の光を発する緑色のサブ画素である。各サブ画素は１つ又は複数の発光ダイオードを含むことができる。前記発光ダイオードはミニＬＥＤであってもよいし、もちろん、前記発光ダイオードはマイクロＬＥＤであってもよいが、本開示の実施形態はこれに限定されない。例えば、サブ画素が２つの発光ダイオードを含む場合、前記２つの発光ダイオードは並列に接続され、色が同じである。また、ベース基板上における前記発光ダイオードの正投影は、幅が７０μｍ～１００μｍ、長さが１２０μｍ～１８０μｍの四角形であってもよい。前記発光ダイオードはスタンドアロンコンポーネントであり、表面実装技術（ＳＭＴ）又は物質移動技術（Ｍａｓｓ Ｔｒａｎｓｆｅｒ Ｔｅｃｈｎｏｌｏｇｉｅｓ）によってベース基板上に設けることができる。

【0037】

図１に示すように、前記画素アレイは１つの画素グループ８を含むことができるが、もちろん、前記画素アレイは複数の画素グループ８を含むこともでき、つまり、前記画素アレイ内の複数の画素１は複数の画素グループ８に分けることができる。複数の画素グループ８に存在する少なくとも１つの画素グループ８は、複数の画素１を含む。画素グループ８の数を複数とする場合、複数の画素グループ８における画素１の数は同じでもよいし、

【0038】

もちろん、２つの画素グループ８における画素１の数が異なっていてもよい。
前記画素グループ８内の複数の画素１のうちの複数の画素１は、画素アレイ内の異なる画素行３００に位置することができる。即ち、前記画素グループ８内の複数の画素１のうちの少なくとも２つの画素１は、画素アレイ内の異なる画素行３００に位置することができる。前記異なる画素行３００は、順に配列された画素行３００であってもよいが、本開示の実施形態では特に限定されない。画素グループ８に４つの画素１が含まれている例では、前記４つの画素１のうちの２つは異なる画素行３００に位置し、前記２つの画素１の一方の画素１はｎ番目の画素行３００に位置し、他方の画素１は（ｎ＋１）番目の画素行３００に位置し、ｎは１以上の整数であり、ｎ番目の画素行３００と（ｎ＋１）番目の画素行３００は順に配列された画素行３００である。もちろん、前記４つの画素１のうちの３つの画素１が異なる画素行３００に位置してよいし、３つの画素１のうちの１つはｎ番目の画素行３００に位置し、別の１つは（ｎ＋１）番目の画素行３００に位置し、残りの１つは（ｎ＋２）番目の画素行３００に位置する。さらに、図６に示すように、前記４つの画素１のうちの各画素１は異なる画素行３００に位置し、例えば、４つの画素１は同じ画素列１００に位置している。

【0039】

もちろん、前記画素グループ８内の複数の画素１のうちの複数の画素１は、画素アレイ内の異なる画素列１００に位置することができる。即ち、前記画素グループ８内の複数の画素１のうちの少なくとも２つの画素１は、画素アレイ内の異なる画素列１００に位置することができる。前記異なる画素列１００は、順に配列された画素列１００であってもよいが、本開示の実施形態では特に限定されない。画素グループ８に４つの画素１が含まれている例では、前記４つの画素１のうちの２つの画素１は異なる画素列１００に位置し、前記２つの画素１の一方の画素１はｍ番目の画素列１００に位置し、他方の画素１は（ｍ＋１）番目の画素列１００に位置し、ｍは１以上の整数であり、ｍ番目の画素列１００と（ｍ＋１）番目の画素列１００は順に配列された画素列１００である。もちろん、前記４つの画素１のうちの３つの画素１が異なる画素列１００に位置してよいし、３つの画素１のうちの１つはｍ番目の画素列１００に位置し、別の１つは（ｍ＋１）番目の画素列１００に位置し、残りの１つは（ｍ＋２）番目の画素列１００に位置する。さらに、図５に示すように、前記４つの画素１のうちの各画素１は異なる画素列１００に位置し、例えば、４つの画素１は同じ画素行３００に位置している。

【0040】

前記画素グループ８内の複数の画素１は、同じ方向に沿って分布してもよい。本開示の一実施形態では、図５に示すように、前記画素グループ８内の複数の画素１は、画素アレイ内の同一の画素行３００に位置し、同一の画素行３００に位置する複数の画素１は順次配置されてもよい。説明の便宜上、図５の４つの画素１について左から右へ順に番号を付し、画素駆動チップ２に最も近い第２の画素１と第３の画素１との間隔は、第１の画素１と第２の画素１との間隔、及び第３の画素１と第４の画素１との間隔よりわずかに大きい。しかし、実際のレイアウト設計では、任意の２つの画素１が行方向に等間隔に配置されてもよいが、本開示の実施例はこれに限定されず、実際の設計では画素駆動チップ２が全ての画素１の表示効果に影響を与えないことを基準としている。本開示の別の実施形態では、図６に示すように、前記画素グループ８内の複数の画素１は、画素アレイ内の同じ画素列１００に位置し、且つ同じ画素列１００に位置する複数の画素１は、順次配置されてもよい。説明の便宜上、図６の４つの画素１について上から下へ順に番号を付し、画素駆動チップ２に最も近い第２の画素１と第３の画素１との間隔は、第１画素１と第２画素１との間隔、及び第３の画素１と第４の画素１との間隔よりわずかに大きい。しかし、実際のレイアウト設計では、任意の２つの画素１が列方向に等間隔に配置されてもよいが、本開示の実施例はこれに限定されず、実際の設計では画素駆動チップ２が全ての画素１の表示効果に影響を与えないことを基準としている。

【0041】

図４に示すように、前記画素駆動チップ２はベース基板上に配置される。前記画素駆動チップ２と画素１はベース基板の同じ側に配置されてもよいし、もちろん、画素駆動チップ２と画素１はベース基板の反対側に配置されてもよい。前記画素駆動チップ２は画素１に接続されている。ここで、前記画素駆動チップ２は画素１内の複数のサブ画素に接続されてもよい。具体的に、前記画素駆動チップ２の信号端子は、複数の信号チャネル端子７を含み、且つ画素駆動チップ２の複数の信号チャネル端子７は、画素１内の複数のサブ画素に１対１に対応して接続されてもよい。例えば、サブ画素が発光ダイオードを含む場合、前記信号チャネル端子７は発光ダイオードの第１の電極に接続されてもよい。前記第１の電極は負極であってもよいし、もちろん、前記第１の電極は正極であってもよい。前記画素駆動チップ２の信号端子には、データ信号端子４と制御信号端子３が含まれる。データ信号端子４はデータ信号を受信するように構成され、前記制御信号端子３は制御信号を受信するように構成される。前記データ信号は、第１のデータ信号と第２のデータ信号を含むことができる。また、前記画素駆動チップ２の信号端子は、給電電圧端子５及び／又は接地端子６をさらに含むことができる。例えば、画素駆動チップ２の信号端子の数がＸ個の場合、行方向に位置する信号端子の最大数はａ個、列方向に位置する信号端子の最大数はｂ個であり、ここで、ａ、ｂ、及びＸはすべて整数であり、ａとｂの積はＸ以下である。なお、本開示による画素駆動チップ２の場合、ａとｂの差の絶対値が最小である。このようにすることで、画素駆動チップ２の一方向のサイズが大きすぎることを防ぎ、画素駆動チップ２の一方向のサイズが大きすぎることによる複数の画素１の一方向のピッチが大きすぎる問題を解決することができる。例えば、画素駆動チップ２の信号端子数が１６個の場合、行方向の信号端子数と列方向の信号端子数はいずれも４個となる。

【0042】

ベース基板上の前記画素駆動チップ２の正投影は、幅が３５０μｍ～４５０μｍ、長さが３５０μｍ～４５０μｍの四角形であってもよい。ベース基板上の前記画素駆動チップ２の正投影は、長さと幅が同一であってもよいが、本発明では特に限定されない。ベース基板上の前記画素駆動チップ２の正投影の面積は、画素１内の発光ダイオードがベース基板での正投影の面積の８倍～１５倍であってもよい。前記画素駆動チップ２は、スタンドアロンコンポーネントであり、表面実装技術（ＳＭＴ）によってベース基板上に組み立てられることができる。前記ベース基板にはパッドが設けられており、画素駆動チップ２を表面実装技術によりベース基板上に組み立てる際に、前記画素駆動チップ２の信号端子がパッドに固定的に接続される。

【0043】

前記画素駆動チップ２の数は複数であり、複数の画素駆動チップ２が協働して画素アレイを駆動して表示を行う。ここで、図１及び図４に示すように、画素グループ８内の複数のサブ画素１は、同一の画素駆動チップ２に接続されている。つまり、複数の画素１における複数のサブ画素は、いずれも同一の画素駆動チップ２に接続されている。画素グループ８は４つの画素１を含み、且つ各画素１は３つのサブ画素を含むことを例に挙げると、前記４つの画素１における３つのサブ画素はいずれも同一の画素駆動チップ２に接続されている。即ち、前記画素駆動チップ２は、１２個のサブ画素に接続され、前記画素駆動チップ２は１２個の信号チャネル端子７を備えることができ、前記１２個の信号チャネル端子７は各サブ画素の発光ダイオードの第１の電極と１対１に接続されている。前記画素グループ８が複数ある場合には、複数の画素駆動チップ２は、複数の画素グループ８を駆動して表示するために１対１に対応している。

【0044】

図３に示すように、本開示による複数の画素駆動チップ２は、複数のチップ列２００と複数のチップ行４００を構成するためにアレイ状に配置されることができる。前記チップ行４００は、上述の画素行３００と平行であってもよい。前記チップ列２００は、上述の画素列１００と平行であってもよい。前記チップ列２００内の画素駆動チップ２の数は、画素列１００内の画素１の数以下であってもよい。複数のチップ列２００のうちの少なくとも１つのチップ列２００は、隣接する２つの画素列１００の間に位置し、且つ隣接する２つの画素列１００の間に位置するチップ列２００は、前記隣接する２つの画素列１００を駆動して表示するために使用される。ここで、前記隣接する２つの画素列１００の間には、チップ列２００が１つだけ存在する。前記隣接する２つの画素列１００は、複数の画素グループ８を構成してもよいし、各画素グループ８に含まれる画素１の数は、同じであっても異なっていてもよいし、且つ複数の画素グループ８は画素列１００の延在方向に沿って分布している。例えば、各画素列１００が６行の画素１を含み、且つ各画素グループ８が４つの画素１を含む場合、前記隣接する２つの画素列１００について、１行目の２つの画素１と２行目の２つの画素１が１つの画素グループ８を構成し、３行目の２つの画素１と４行目の２つの画素１が別の画素グループ８を構成し、５行目の２つの画素１と６行目の２つの画素１がさらに別の画素グループ８を構成することができる。また、前記隣接する２つの画素列１００の間に位置するチップ列２００の複数の画素駆動チップ２は、複数の画素グループ８と１対１に対応して接続されている。

【0045】

もちろん、本開示による複数の画素駆動チップ２は、アレイ状に配置されなくてもよいし、１つの画素駆動チップ２を画素グループ８内の複数の画素１に接続すれば、ベース基板上の信号線の数を減らすことができる。一実施形態では、複数の画素駆動チップ２は、複数のチップ行４００を構成しているが、チップ列２００は構成されておらず、各チップ行４００における画素駆動チップ２の数は同じであってもよい。別の実施形態では、複数の画素駆動チップ２は複数のチップ列２００を構成しているが、チップ行４００は構成されておらず、各チップ列２００における画素駆動チップ２の数は同じであってもよい。

【0046】

図１、図２、及び図３に示すように、本開示の実施形態による表示パネルは、複数の電源信号線をさらに含む。前記電源信号線は、画素列１００と平行に設定することができる。前記電源信号線は画素１に接続されている。ここで、前記電源信号線は画素１内のサブ画素に接続されている。具体的に、前記電源信号線はサブ画素の発光ダイオードの第２の電極に接続されている。例えば、前記発光ダイオードの第１の電極が負極である場合には、前記第２電極は正極であってもよいし、前記発光ダイオードの第１の電極が正極である場合には、前記第２の電極は負極であってもよい。ここで、上述の隣接する２つのチップ列２００の間に位置する２つの前記画素列１００については、前記２つの画素列１００の第１のサブ画素１０１が同一の電源信号線に接続されているため、電源信号線の数が減少する。また、図１及び図４に示すように、前記電源信号線は、第１の電源信号線ＶＲと第２の電源信号線ＶＧＢとを含むことができる。各画素１内の赤色サブ画素は、第１の電源信号線ＶＲに接続されることができ、各画素１の緑色サブ画素と青色サブ画素は、ともに第２の電源信号線ＶＧＢに接続されることができる。

【0047】

図３に示すように、（４ｋ－３）番目の画素列１００と（４ｋ－２）番目の画素列１００との間に（２ｋ－１）番目のチップ列２００が設けられ、（４ｋ－２）番目の画素列１００と（４ｋ－１）番目の画素列１００との間にチップ列２００が存在しない。（４ｋ－１）番目の画素列１００と４ｋ番目の画素列１００との間に２ｋ番目のチップ列２００が設けられ、前記（２ｋ－１）番目のチップ列２００と２ｋ番目のチップ列２００との間に、（４ｋ－２）番目の画素列１００と（４ｋ－１）番目の画素列１００が設けられる。ここで、（２ｋ－１）番目のチップ列２００は、（４ｋ－３）番目の画素列１００及び（４ｋ－２）番目の画素列１００を駆動して表示するために用いられ、２ｋ番目のチップ列２００は、（４ｋ－１）番目の画素列１００と４ｋ番目の画素列１００を駆動して表示するために用いられ、（４ｋ－２）番目の画素列１００の第１のサブ画素１０１と（４ｋ－１）番目の画素列１００の第１のサブ画素１０１は電源信号線を共有することができ、ｋは正の整数である。また、（４ｋ－３）番目の画素列１００と（４ｋ－２）番目の画素列１００との間の距離は、（４ｋ－２）番目の画素列１００と（４ｋ－１）番目の画素列１００との間の距離より大きくてもよいし、（４ｋ－１）番目の画素列１００と４ｋ番目の画素列１００との間の距離は、（４ｋ－２）番目の画素列１００と（４ｋ－１）番目の画素列１００との間の距離より大きくてもよい。

【0048】

即ち、互いに隣接する画素行３００の一部の間には画素駆動チップ２が設けられているが、互いに隣接する画素行３００の別の部分の間には画素駆動チップ２が設けられていない。画素駆動チップ２を介して隣接する２つの画素行３００間の間隔は、画素駆動チップ２が介在しない隣接する２つの画素行３００間の間隔よりも大きい。互いに隣接する画素列１００の一部の間には画素駆動チップ２が設けられているが、互いに隣接する画素列１００の別の部分の間には画素駆動チップ２が設けられていない。画素駆動チップ２を介して隣接する２つの画素列１００間の間隔は、画素駆動チップ２が介在しない隣接する２つの画素列１００間の間隔よりも大きい。ただし、実際のレイアウト設計においては、隣接する任意の２つの画素行３００が列方向に等間隔に配置されてもよいし、任意の２つの隣接する画素列１００が行方向に等間隔に配置されてもよいし、本開示の実施形態はこれに限定されず、実際の設計において、画素駆動チップ２がすべての画素１の表示効果に影響を与えないことを基準としている。

【0049】

図１、図２、及び図３に示すように、本開示の実施形態による表示パネルは、複数のデータ信号線ＤＡＴＡをさらに含むことができる。前記データ信号線ＤＡＴＡは、画素列１００と平行に配置することができる。前記データ信号線ＤＡＴＡは、画素駆動チップ２のデータ信号端子４に接続することができる。前記チップ列２００内の各画素駆動チップ２のデータ信号端子４は、同一のデータ信号線ＤＡＴＡに接続され得るが、本開示の実施形態による表示パネルは、これに特に限定されない。本開示の実施形態による表示パネルは、複数の制御信号線ＤＥをさらに含むことができる。前記制御信号線ＤＥは、画素アレイ内の画素行３００と平行に設定することができる。前記制御信号線ＤＥは、画素駆動チップ２の制御信号端子３に接続されることができる。上記チップ行４００における各画素駆動チップ２の制御信号端子３は、同一の制御信号線ＤＥに接続することができるが、本開示の実施形態はこれに特に限定されない。図１に示すように、本開示の実施形態に係る表示パネルは、制御チップ９をさらに含むことができる。前記制御チップ９は、制御信号線ＤＥ及びデータ信号線ＤＡＴＡに接続されて、制御信号線ＤＥに制御信号を提供し、データ信号線ＤＡＴＡにデータ信号を提供することができる。前記制御チップ９は、表示パネルの周辺領域１１に位置することができる。

【0050】

図１、図２、及び図３に示すように、本開示の実施形態による表示パネルは、複数の給電電圧線ＶＣＣをさらに含むことができる。前記給電電圧線ＶＣＣは、上述した画素列１００と平行に設けることができる。前記給電電圧線ＶＣＣは、画素駆動チップ２の給電電圧端子５に接続され得る。上述したチップ列２００の各画素駆動チップ２の給電電圧端子５は、同一の給電電圧線ＶＣＣに接続することができるが、本開示の実施形態は特に限定されない。本開示の実施形態に係る表示パネルは、複数の接地線ＧＮＤをさらに含むことができる。前記接地線ＧＮＤは、上述した画素列１００と平行に設けることができる。前記接地線ＧＮＤは、画素駆動チップ２の接地端子６に接続されてもよい。上述したチップ列２００内の各画素駆動チップ２の接地端子６は、同一の接地線ＧＮＤに接続されてもよいが、本開示の実施形態は特に限定されない。本開示に係る給電電圧端子５は、給電電圧を受信するように構成され、制御信号端子３は、制御信号を受信するように構成されている。２つの信号ポートを介して給電電圧と制御信号を別々に受信することにより、画素駆動チップ２が制御信号を誤って読み取ることにより画素駆動チップ２に異常動作状態が発生することを回避し、表示効果が影響を受けることを防止することができる。

【0051】

なお、本開示の第１の電源信号線ＶＲ、第２の電源信号線ＶＧＢ、制御信号線ＤＥ、データ信号線ＤＡＴＡ、接地線ＧＮＤ、給電電圧線ＶＣＣなどの信号線は、本発明の画素駆動チップ２は、ベース基板上に直接形成されてもよいし、例えば、成膜、パターニング等のプロセスにより製造することができる。本開示は、上述した信号線を成膜、パターニングなどのプロセスにより形成した後、画素駆動チップ２をベース基板上に組み立てることができる。ここで、ベース基板上の画素駆動チップ２の正投影と、ベース基板上の信号線の部分領域の正投影には重複領域が存在し、配線空間を最大限に合理的に利用し、画素レイアウト密度を高めることができる。

【0052】

本開示の他の実施形態では、図７に示すように、給電電圧及びアドレス信号は、画素駆動チップ２の同一の信号端子、例えば制御信号端子３から入力されてもよい。一例として、本開示では、制御信号端子３で受信される信号の振幅によって、制御機能と給電機能とを区別することができる。例えば、信号振幅があるプリセットレベルより高い場合に制御機能を実行し、信号振幅があるプリセットレベルよりも低い場合に給電機能を実行する。

【0053】

解像度が１６０×１８０の表示パネルを例にとると、画素駆動チップ２と画素１とを図４に示す構成で接続する場合、前記表示パネルは８０個のデータ信号線ＤＡＴＡ、９０個の制御信号線ＤＥ、及び８０個の接地線ＧＮＤを必要とし、単一の画素１を単一の画素駆動チップ２で駆動する駆動方式と比較して、本開示の実施例によれば、ライン数を半分に減らすことができる。隣接する２つのチップ列２００の間に位置する２つの画素列１００は、第１の電源信号線ＶＲと第２の電源信号線ＶＧＢを共有することができ、即ち、図１の表示パネルについて、左側と右側の画素列１００は第１の電源信号線ＶＲと第２の電源信号線ＶＧＢとを他の画素列１００と共用せず、左右両側の画素列１００の間に位置する画素列１００は第１の電源信号線ＶＲ及び第２電源信号線ＶＧＢを共有し、第１の電源信号線ＶＲと第２の電源信号線ＶＧＢはそれぞれ８１個であり、表示パネル上のライン数が大幅に減少し、製造コストが削減され、製品の競争力が大幅に向上する。

【0054】

解像度が１６０×１８０の表示パネルを例にとると、画素駆動チップ２と画素１とを図５に示す構成で接続する場合、前記表示パネルは４０個のデータ信号線ＤＡＴＡ、１８０個の制御信号線ＤＥ、４０個の接地線ＧＮＤ、４０個の給電電圧線ＶＣＣ、第１の電源信号線ＶＲ及び第２の電源信号線ＶＧＢがそれぞれ１６０個必要である。

【0055】

解像度が１６０×１８０の表示パネルを例にとると、画素駆動チップ２と画素１とを図６に示す構成で接続する場合、前記表示パネルは１６０個のデータ信号線ＤＡＴＡ、４５個の制御信号線ＤＥ、１６０個の接地線ＧＮＤ、１６０個の給電電圧線ＶＣＣ、第１の電源信号線ＶＲ及び第２の電源信号線ＶＧＢがそれぞれ１６０個必要である。

【0056】

本開示の実施形態は、表示装置をさらに提供する。前記表示装置は、上記実施形態のいずれかによる表示パネルを含むことができる。前記表示装置は、携帯電話、タブレットコンピュータ、テレビ、ディスプレイ、ノート型コンピュータ、デジタルフォトフレーム、ナビゲータなどの表示機能を有するあらゆる製品又は部品に適用することができる。前記表示装置に含まれる表示パネルは、上述した表示パネルの実施形態における表示パネルと同様であるので、同じ有益な効果があり、ここでは説明を省略する。

【0057】

本開示の実施形態は、表示パネルの駆動方法をさらに提供する。前記表示パネルは、上記の実施形態のいずれかによる表示パネルであってもよい。一例として、表示パネル内の各画素駆動チップ２は、画素グループ８を駆動するために使用され、各画素グループ８は４つの画素１を含む場合、表示パネル上には、４Ｍ＊Ｎ個の画素１と、Ｎ行Ｍ列の画素駆動チップ２がアレイ状に配置されており、ここで、ＭとＮの両方が正の整数である。前記表示パネルが表示するとき、その１フレームは、アドレス割り当て段階とデータ信号伝送段階とを含むことができる。図８に示すように、前記表示パネルの駆動方法は、Ｓ１段階とＳ３段階を含むことができる。

【0058】

Ｓ１段階では、各画素駆動チップ２にアドレスを割り当てる。

【0059】

一例として、同じチップ行４００内の各画素駆動チップ２の制御信号端子３は、単一の制御信号線ＤＥに接続され、同じチップ列２００内の各画素駆動チップ２のデータ信号端子４は、単一のデータ信号線ＤＡＴＡに接続される。図８に示すように、Ｓ１段階において、制御チップ９は、複数のデータ信号線ＤＡＴＡを介して複数のチップ列２００に第１のデータ信号を入力し、制御チップ９は、複数の制御信号線ＤＥを介して複数のチップ行４００に行ごとに制御信号を順次入力することで、同じチップ行４００に位置する画素駆動チップ２のデータ信号端子４が異なるデータ信号線から伝送される第１のデータ信号を同時に受信できるように制御する。具体的に、表示パネルはＮ個のチップ行４００及びＮ個の制御信号線を含み、図８に示すように、第１の制御信号線ＤＥ_１が制御信号を伝送するとき、第１のチップ行４００内の画素駆動チップ２はトリガされ、残りのチップ行４００はトリガされず、各データ信号線ＤＡＴＡは第１のチップ行４００中の異なるチップ列２００に位置する画素駆動チップ２に同時に異なる第１のデータ信号を伝送し、第１のチップ行４００中の各列の画素駆動チップ２は第１のデータ信号を受信する。制御チップ９が第Ｎの制御信号線ＤＥ_Ｎを介して制御信号を伝送するとき、第Ｎのチップ行４００の画素駆動チップ２がトリガされ、残りのチップ行４００はトリガされず、各データ信号線ＤＡＴＡは、第Ｎのチップ行４００の異なるチップ列２００の画素駆動チップ２に異なる第１のデータ信号を同時に伝送し、第Ｎのチップ行４００の各列の画素駆動チップ２は第１のデータ信号を受信する。前記第１のデータ信号は、デジタル信号であってもよいし、具体的には、順次設定された開始命令ＳｏＴ、アドレス情報ＩＤ、間隔命令ＤＣＸ及び終了命令ＥｏＴを含むことができる。第１のデータ信号にはアドレス情報ＩＤが含まれるため、画素駆動チップ２にアドレス情報ＩＤを設定することができる。前記第１のデータ信号の長さは１２ビットに設定することができ、ここで、開始命令ＳｏＴは１ビット、アドレス情報ＩＤは８ビット、間隔命令ＤＣＸは１ビット、終了命令ＥｏＴは２ビットに設定することができる。各画素駆動チップ２は、第１のデータ信号を受信した後、その中のアドレス情報ＩＤを各画素駆動チップ２内に記憶する。

【0060】

Ｓ１段階の前に、本開示の画素駆動チップ２は、低消費電力動作モード又は非動作状態であるスリープ状態にあり得ることが理解され得る。給電電圧線ＶＣＣを介して画素駆動チップ２の給電電圧端子５に給電電圧を入力して、画素駆動チップ２のスリープ状態を解除し、即ち図８中のＳ０段階である。

【0061】

画素駆動チップ２のデータ信号端子４に第２のデータ信号を入力する段階はＳ３段階であり、データ信号伝送段階とも呼ばれる。

【0062】

図８に示すように、Ｓ３段階において、上記制御チップ９は、複数のデータ信号線ＤＡＴＡを介して複数のチップ列２００に第２のデータ信号を入力する。ここで、本開示は、複数のチップ列２００に同時に第２のデータ信号を入力するものである。各第２のデータ信号は、複数のサブデータ情報Ｓｕｂｄａｔａ＿１、Ｓｕｂｄａｔａ＿２、…、Ｓｕｂｄａｔａ＿Ｎを含む。

【0063】

各サブデータ情報には、アドレス情報ＩＤと画素データ情報が含まれる。ここで、前記サブデータ情報はデジタル信号であってもよいし、具体的に、開始命令ＳｏＴ、アドレス情報ＩＤ、データ伝送命令ＤＣＸ、間隔命令ＩｏＴ、画素データ情報及び終了命令ＥｏＴを含むことができる。ここで、画素データ情報は、複数のサブ画素データＲｄａ_１、Ｒｄａ_２、Ｒｄａ_３、Ｒｄａ_４、Ｇｄａ_１、Ｇｄａ_２、Ｇｄａ_３、Ｇｄａ_４、Ｂｄａ_１、Ｂｄａ_２、Ｂｄａ_３、Ｂｄａ_４を含む。データ伝送命令ＤＣＸが設定値である場合、データ伝送が行われることを示し、例えば、ＤＣＸ＝１の場合、データ伝送を示し、画素駆動チップ２はＤＣＸの値が１であることを認識した場合、サブデータ情報中の画素データ情報を対応する画素に伝送する。サブ画素データＲｄａ_１、Ｒｄａ_２、Ｒｄａ_３、Ｒｄａ_４は、前記画素駆動チップ２に接続された４つの画素１のそれぞれの赤色サブ画素の発光に必要なデータ情報を示し、サブ画素データＧｄａ_１、Ｇｄａ_２、Ｇｄａ_３、Ｇｄａ_４は、前記画素駆動チップ２に接続された４つの画素１のそれぞれの緑色サブ画素の発光に必要なデータ情報を示し、サブ画素データＢｄａ_１、Ｂｄａ_２、Ｂｄａ_３、Ｂｄａ_４は、前記画素駆動チップ２に接続された４つの画素１のそれぞれの青色サブ画素の発光に必要なデータ情報を示す。

【0064】

特定の実装形態では、各サブデータ情報の長さは、６３ビットに設定されてもよいし、ここで、開始コマンドＳｏＴは１ビット、アドレス情報ＩＤは８ビット、データ伝送コマンドＤＣＸは１ビット、間隔命令ＩｏＴは１ビットを占め、サブ画素データＲｄａ_１、Ｒｄａ_２、Ｒｄａ_３、Ｒｄａ_４は合計１６ビット、サブ画素データＧｄａ_１、Ｇｄａ_２、Ｇｄａ_３、Ｇｄａ_４は合計１６ビット、サブＢｄａ_１、Ｂｄａ_２、Ｂｄａ_３、Ｂｄａ_４は合計１６ビット、終了命令ＥｏＴは２ビットを占める。また、間隔命令ＩｏＴは、任意の隣接する２つのサブデータ情報の間に設定されてもよい。１つの画素駆動チップ２は、１つの画素グループ ８内の合計４つの画素１を駆動するように構成されており、前記画素駆動チップ２に接続された４つの画素１間の番号関係は、画素駆動チップ内部のデジタル論理回路によって実現でき、それにより、画素データ情報中の各サブ画素データを対応する信号チャネル端子７に正確に分配することができる。

【0065】

即ち、各サブデータ情報内のアドレス情報ＩＤは、Ｓ１段階で各画素駆動チップ２が受信したアドレス情報ＩＤに対応し、画素データ情報には前記画素駆動チップ２によって駆動される各画素１のデータ情報集合が含まれることが理解される。

【0066】

ここで、複数のサブデータ情報は、特定の順序（例えば、特定の順序は各チップ列２００内の複数の画素駆動チップ２が列方向に沿って配列される順序であってもよい）で順に並べられて第２のデータ信号を構成してもよいし、複数のサブデータ情報は、前述した特定の順序で配列されなくてもよいが、本開示はこれに限定されない。

【0067】

第２のデータ信号は、データ信号線ＤＡＴＡを介して同じ列の画素駆動チップ２に伝送され、各画素駆動チップ２は、第２のデータ信号の複数のサブデータ情報内のアドレス情報ＩＤをデコードして整合することにより、Ｓ１段階で受信して記憶した同じアドレス情報ＩＤに対応するサブデータ情報を選択的に受信し、前記サブデータ情報内の画素データ情報を取得する。

【0068】

画素駆動チップ２の各信号チャネル端子７は、対応するサブ画素と信号チャネルを形成する。具体的には、画素駆動チップ２は、４つの画素１を駆動するように構成され、各画素１は３つの異なる色のサブ画素を含むため、画素駆動チップ２は、１２個の信号チャネル端子７を含み、各信号チャネル端子７は、異なるサブ画素に接続されている。Ｓ３段階の後、画素駆動チップ２は、それに接続された４つの画素１のデータ情報を受信して記憶し、異なる色のサブ画素に接続された信号チャネル端子７は、異なる色のサブ画素が異なる時間に駆動されるように、同時にオンにしなくてもよい。具体的には、図４、図７及び図９に示すように、赤色のサブ画素に接続された信号チャネル端子７（Ｒ１）、７（Ｒ２）、７（Ｒ３）、７（Ｒ４）を最初にすべてオンにしてもよい。即ち、図９のＣＨ＿Ｒが有効レベルになった時間帯には、赤色のサブ画素が先に駆動され、赤色のサブ画素に接続された信号チャンネル端子７（Ｒ１）、７（Ｒ２）、７（Ｒ３）、７（Ｒ４）に比べて、緑色のサブ画素に接続された信号チャネル端子７（Ｇ１）、７（Ｇ２）、７（Ｇ３）、７（Ｇ４）は、数ナノ秒遅れてオンになってもよい。即ち、図９のＣＨ＿Ｇは、ＣＨ＿Ｒよりも遅いタイミングで有効レベルとなり、ＣＨ＿Ｇが有効レベルになった時間帯には、緑色のサブ画素が駆動される。緑色のサブ画素に接続された信号チャネル端子７（Ｇ１）、７（Ｇ２）、７（Ｇ３）、７（Ｇ４）に比べて、青色のサブ画素に接続された信号チャネル端子７（Ｂ１）、７（Ｂ２）、７（Ｂ３）、及び７（Ｂ４）はさらに数ナノ秒遅れてオンになってもよい。即ち、図９のＣＨ＿ＢはＣＨ＿Ｇよりも遅いタイミングで有効レベルとなり、ＣＨ＿Ｂが有効レベルになった時間帯には、青色のサブ画素が駆動される。このように設定すると、画素駆動チップ２の過渡負荷能力と過渡ノイズを低減することができ、各色のサブ画素はタイミング的に互いに数ナノ秒遅れて駆動されるが、人間の目にはほとんど気づかれず、効果的に同時に明るくなるので、フルカラー画面の正確な表示を実現することができる。

【0069】

図１０は、本開示による第１のデータ信号及び第２のデータ信号の符号化模式図である。図１０に示すように、本開示では、パルスシーケンスにおけるデューティ比を設計することにより、第１のデータ信号及び第２のデータ信号における各ビットの意味を表すことができる。例えば、パルスシーケンスにおけるあるパルスのデューティ比が２５％の場合、そのビットが０を表すことを意味し、あるパルスのデューティ比が７５％の場合、そのビットが１を表すことを意味し、あるパルスのデューティ比が５０％の場合、このビットが開始命令ＳｏＴであることを示し、連続した２パルスのデューティ比がともに５０％である場合、即ち２つの連続するＳｏＴが発生する場合、この２ビットの意味は終了命令ＥｏＴである。

【0070】

図８に示すように、本開示による表示パネルの１つの表示フレームは、アドレス割り当て段階Ｓ１とデータ信号伝送段階Ｓ３との間に位置する電流設定段階Ｓ２をさらに含むことができる。電流設定段階Ｓ２では、画素駆動チップ２のデータ信号端子４に電流設定情報Ｃｏを入力して、画素駆動チップ２の駆動電流の大きさを制御し、さらに対応する画素１の発光輝度をより正確に制御する。前記電流設定情報Ｃｏの長さは６３ビットであり得、具体的に、１ビットの開始命令ＳｏＴ、８ビットのアドレス情報ＩＤ、１ビットの電流設定命令ＤＣＸ、１ビットの間隔命令ＩｏＴ、フレーム開始指令Ｃと制御指令（例えば、信号チャネル端子７が発光ダイオードに提供する必要がある電流振幅補正係数を示す）とからなる１６ビットデータ、１ビットの間隔命令ＩｏＴ、１６ビットの予約制御命令ビット、１ビットの間隔命令ＩｏＴ、１６ビットの予約制御命令ビット、及び２ビットの終了命令ＥｏＴを含むことができる。ここで、電流設定命令ＤＣＸが設定値の場合は電流設定を行うことを示し、例えばＤＣＸが０の場合は電流設定を行うことを示す。

【0071】

表示パネルは、フレーム毎に画面を表示するプロセスにおいて、第１のフレーム画面（すなわち、ＣＨ＿Ｒ、ＣＨ＿Ｇ、ＣＨ＿Ｂの有効段階、対応する画素が駆動される段階）を表示する前に、段階Ｓ０、段階Ｓ１、段階Ｓ２、段階Ｓ３を順番に実行する必要があってもよいし、第１のフレームの後のフレーム画面を表示する前には、表示パネルは、段階Ｓ２と段階Ｓ３だけを実行してもよいし、段階Ｓ３だけを実行してもよいことが理解され得る。

【0072】

本開示の実施例は、１つの画素駆動チップが４つの画素を有する画素グループに信号を提供する例で説明し、例えば、表示パネルは奇数行又は奇数列の画素を含み、本開示の実施例を用いて設計及び駆動することもでき、ここで、一部の画素駆動チップの一部の信号チャネル端子を空にすることができ（即ち、任意の部品と接続しない）、或いは、奇数個の画素を有する画素グループに信号を提供する画素駆動チップを表示パネルに設けてもよいし、本開示はここでは限定されない。

【0073】

上記は本開示の好ましい実施形態に過ぎず、本開示に対していかなる形式上の制限をするものではない。本開示は好ましい実施形態で上記のように開示したが、本開示を限定するために使用されるものではなく、本開示を熟知しているいかなる技術者は、本開示の技術案の範囲を逸脱しない範囲で、上記開示の技術内容を用いていくつかの変更又は修正を加えることで同等の変更を伴う等価な実施形態を作成することができ、本開示の技術案から逸脱していない内容であれば、本開示の技術的実質に基づいて上記実施形態に対して行ったいかなる簡単な修正、同等の変化と修飾も、本開示の技術案の範囲内に属する。

【符号の説明】

【0074】

１：画素
１０１：第１のサブ画素
１０２：第２のサブ画素
１０３：第３のサブ画素
２：画素駆動チップ
３：制御信号端子
４：データ信号端子
５：給電電圧端子
６：接地端子
７：信号チャネル端子
８：画素グループ
９：制御チップ
１０：表示領域
１１：周辺領域
１００：画素列
２００：チップ列
３００：画素行
４００：チップ行

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【国際調査報告】