特表 2024-528764 複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造、その製造方法および用途

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-08-01

(54)【発明の名称】複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造、その製造方法および用途

(51)【国際特許分類】

   H01L 21/337 20060101AFI20240725BHJP

   H01L 21/338 20060101ALI20240725BHJP

【ＦＩ】

H01L29/80 W

H01L29/80 H

H01L29/80 C

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023548706

(86)(22)【出願日】2022-09-07

(85)【翻訳文提出日】2023-08-09

(86)【国際出願番号】 CN2022117566

(87)【国際公開番号】W WO2024007443

(87)【国際公開日】2024-01-11

(31)【優先権主張番号】202210808044.1

(32)【優先日】2022-07-07

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】523303622

【氏名又は名称】広東中科半導体微納制造技術研究院

(71)【出願人】

【識別番号】516082763

【氏名又は名称】中国科学院蘇州納米技術与納米▲ファン▼生研究所

(74)【代理人】

【識別番号】100095407

【弁理士】

【氏名又は名称】木村 満

(74)【代理人】

【識別番号】100132883

【弁理士】

【氏名又は名称】森川 泰司

(74)【代理人】

【識別番号】100148633

【弁理士】

【氏名又は名称】桜田 圭

(74)【代理人】

【識別番号】100147924

【弁理士】

【氏名又は名称】美恵 英樹

(72)【発明者】

【氏名】鍾 耀宗

(72)【発明者】

【氏名】孫 銭

(72)【発明者】

【氏名】高 宏偉

(72)【発明者】

【氏名】郭 小路

(72)【発明者】

【氏名】陳 ▲シン▼

(72)【発明者】

【氏名】楊 勇

(72)【発明者】

【氏名】楊 輝

【テーマコード（参考）】

5F102

【Ｆターム（参考）】

5F102GA01

5F102GB01

5F102GC01

5F102GC05

5F102GD01

5F102GD04

5F102GJ03

5F102GK04

5F102GK08

5F102GL04

5F102GL07

5F102GM04

5F102GQ01

5F102GR12

5F102GT03

5F102HC01

5F102HC16

(57)【要約】

本出願は、複数の閾値電圧を有するＧａＮ系ＨＥＭＴ、その製造方法および用途を開示する。前記ＨＥＭＴ構造は、チャンネル層およびバリア層を含み、チャンネル層とバリア層間に２次元電子ガスが形成され、バリア層は少なくとも第１および第２ソース領域、第１および第２ゲート領域、および第１および第２ドレイン領域を有し、第１ソース領域、第１ゲート領域および第１ドレイン領域は互いに協働して第１ＨＥＭＴユニットを形成し、第２ソース領域、第２ゲート領域および第２ドレイン領域は互いに協働して第２ＨＥＭＴユニットを形成し、バリア層の第１ゲート領域における厚さは第２ゲート領域における厚さよりも小さく、第１ＨＥＭＴユニットの閾値電圧は第２ＨＥＭＴユニットの閾値電圧よりも高い。本出願は、高閾値および低閾値電圧のＨＥＭＴデバイスのウェハレベルを製造することができ、製造した複数の閾値電圧を有するＨＥＭＴは、高集積であり、キャリア移動度が高く、閾値電圧の均一性が良好であり、高閾値および低閾値の論理回路の応用要件を十分に満たすことができる。
【選択図】図６

【特許請求の範囲】

【請求項1】

チャンネル層およびバリア層を含み、前記チャンネル層と前記バリア層間に２次元電子ガスが形成されるＧａＮ系ＨＥＭＴ構造であって、前記バリア層は少なくとも第１ソース領域および第２ソース領域、第１ゲート領域および第２ゲート領域、第１ドレイン領域および第２ドレイン領域を有し、前記第１ソース領域、前記第１ゲート領域および前記第１ドレイン領域は互いに協働して第１ＨＥＭＴユニットを形成し、前記第１ＨＥＭＴユニットは第１閾値電圧を有し、前記第２ソース領域、前記第２ゲート領域および前記第２ドレイン領域は互いに協働して第２ＨＥＭＴユニットを形成し、前記第２ＨＥＭＴユニットは第２閾値電圧を有し、前記バリア層の第１ゲート領域における厚さは第２ゲート領域における厚さよりも小さく、前記第１閾値電圧は第２閾値電圧よりも高い、ことを特徴とする複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造。

【請求項2】

前記バリア層は、第３ソース領域、第３ゲート領域および第３ドレイン領域をさらに有し、前記第３ソース領域、前記第３ゲート領域および前記第３ドレイン領域は互いに協働して第３ＨＥＭＴユニットを形成し、前記第３ＨＥＭＴユニットは第３閾値電圧を有し、前記バリア層の第２ゲート領域における厚さは第３ゲート領域における厚さよりも小さく、前記第１閾値電圧＞第２閾値電圧＞第３閾値電圧である、ことを特徴とする請求項１に記載の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造。

【請求項3】

Ｐ型層をさらに含み、前記Ｐ型層は、前記バリア層の複数のゲート領域に設けられ、前記バリア層の複数のゲート領域下方の２次元電子ガスを減少または枯渇させるために使用される、ことを特徴とする請求項１に記載の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造。

【請求項4】

少なくとも前記バリア層の１つのゲート領域にグルーブ構造が形成され、このゲート領域に分布されているＰ型層は少なくとも一部が前記グルーブ構造に埋め込まれる、ことを特徴とする請求項３に記載の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造。

【請求項5】

前記バリア層は、チャンネル層に順次設けられた複数のバリア層サブ層を含む、ことを特徴とする請求項１に記載の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造。

【請求項6】

少なくとも前記バリア層の１つのゲート領域にグルーブ構造が形成され、前記グルーブ構造のノッチはバリア層の表面に分布し、グルーブ底部は１つのバリア層サブ層の内部、隣接する２つのバリア層サブ層の界面またはチャンネル層の表面に分布し、
または、少なくとも前記バリア層の１つのゲート領域にグルーブ構造が形成され、前記バリア層は第１バリア層サブ層および第１バリア層サブ層に設けられた第２バリア層サブ層を含み、前記グルーブ構造は第１グルーブ構造および第２グルーブ構造を含み、前記第１グルーブ構造は第１バリア層サブ層内に設けられ、前記第２バリア層サブ層の一部の領域は窪んで第１グルーブ構造に埋め込まれ、前記第２グルーブ構造を形成し、
および／または、前記ＨＥＭＴ構造は、少なくとも１つの挿入層を含み、前記挿入層は２つのバリア層サブ層間に分布している、ことを特徴とする請求項５に記載の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造。

【請求項7】

少なくとも前記バリア層の１つのゲート領域にグルーブ構造が形成され、前記グルーブ構造のノッチはバリア層の表面に分布し、グルーブ底部は１つの挿入層内部または１つの挿入層と隣接するバリア層サブ層の界面に分布している、ことを特徴とする請求項６に記載の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造。

【請求項8】

少なくとも前記バリア層の１つのゲート領域にグルーブ構造が形成され、前記グルーブ構造のノッチはバリア層の表面に分布し、グルーブ底部はチャンネル層の表面に分布し、少なくとも前記グルーブ構造の内壁に連続のゲート誘電体層が被覆され、前記ゲート誘電体層は、ゲートとグルーブ構造内壁を分離するために使用される、ことを特徴とする請求項１に記載の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造。

【請求項9】

具体的に、基板上に順次成長した遷移層、耐電圧層、チャンネル層およびバリア層を含む、ことを特徴とする請求項１に記載の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造。

【請求項10】

基板上にチャンネル層、バリア層を順次成長させ、
少なくとも前記バリア層上に、第１ソース領域および第２ソース領域、第１ゲート領域および第２ゲート領域、第１ドレイン領域および第２ドレイン領域が画定され、前記第１ソース領域、第１ゲート領域および第１ドレイン領域は互いに協働して第１ＨＥＭＴユニットを形成し、前記第２ソース領域、第２ゲート領域および第２ドレイン領域は互いに協働して第２ＨＥＭＴユニットを形成し、前記第１ＨＥＭＴユニットは第１閾値電圧を有し、前記第２ＨＥＭＴユニットは第２閾値電圧を有し、
前記バリア層を成長させるとき、前記バリア層の第１ゲート領域における厚さは第２ゲート領域における厚さよりも小さく、または、前記バリア層を成長させた後、前記バリア層の一部の領域を除去し、前記バリア層の第１ゲート領域における厚さは第２ゲート領域における厚さよりも小さく、前記第１閾値電圧は第２閾値電圧よりも高い、ことを特徴とする複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造の製造方法。

【請求項11】

具体的に、
前記バリア層を成長させた後、少なくとも前記第１ゲート領域をエッチングし、少なくとも前記第１ゲート領域にグルーブ構造を形成すること、
または、まず第１バリア層サブ層を成長させ、第１バリア層サブ層の選択領域をエッチングして第１グルーブ構造を形成し、前記選択領域は前記第１ゲート領域に対応し、第１バリア層サブ層上に第２バリア層サブ層を成長させ、第２バリア層サブ層の一部の領域が窪んで第１グルーブ構造に埋め込まれ、第２グルーブ構造を形成し、前記バリア層を形成すること、を含む、ことを特徴とする請求項１０に記載の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造の製造方法。

【請求項12】

具体的に、チャンネル層に複数のバリア層サブ層を順次成長させ、少なくとも２つのバリア層サブ層間に挿入層を成長させ、前記バリア層を形成することを含む、ことを特徴とする請求項１０または１１に記載の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造の製造方法。

【請求項13】

具体的に、前記バリア層上にＰ型層を成長させ、前記Ｐ型層の一部の領域を前記グルーブ構造に埋め込み、その後前記Ｐ型層のゲート領域以外の領域をエッチングして除去し、前記バリア層の複数のゲート領域下方の２次元電子ガスを減少または枯渇させる、ことを特徴とする請求項１１に記載の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造の製造方法。

【請求項14】

具体的に、前記バリア層上にゲート誘電体層を成長させ、前記ゲート誘電体層が少なくとも前記グルーブ構造の内壁を連続的に被覆するようにすることを含む、ことを特徴とする請求項１１に記載の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造の製造方法。

【請求項15】

請求項１～９のいずれか１項に記載の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造の高閾値および低閾値の論理回路の製造における用途。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願）
本出願は、２０２２年７月７日に提出された出願番号２０２２１０８０８０４４．１、発明名称「複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造、その製造方法および用途」に基づく中国特許出願の優先権を主張する。

【0002】

（技術分野）
本出願は、半導体の技術分野に属する高電子移動度トランジスタ（ＨＥＭＴ）デバイス構造に関し、具体的に複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造、その製造方法および用途に関する。

【背景技術】

【0003】

ＧａＮに代表されるＩＩＩ族窒化物半導体は、第３世代半導体として知られ、禁制帯幅が大きく、化学的安定性が高く、耐圧が高いという利点を有する。ＡｌＧａＮ／ＧａＮなどの異種混晶構造からなるＧａＮ系ＨＥＭＴは、高い電子集中度と移動度を有し、高周波、高耐圧、低オン抵抗などに優れており、各種電力変換システムやＲＦアンプシステムのコアデバイスとして、民生用電子機器、産業用電子機器、車載用電子機器など幅広い分野で応用が期待されている。

【0004】

パワーエレクトロニクスやＲＦエレクトロニクスの分野では、信号ノイズの低減やオペアンプなどの特定機能を実現するために、論理回路がチップ内部に集積されることが多い。シリコンをベースとする最新の大規模集積回路では、論理回路の基本単位はＮ-ＭＯＳＦＥＴ（Ｎチャネル金属酸化膜半導体電界効果トランジスタ）とＰ-ＭＯＳＦＥＴ（Ｐチャネル金属酸化膜半導体電界効果トランジスタ）の２つのデバイス、すなわちＣ-ＭＯＳ回路（相補論理回路）で構成され、低消費電力や高集積化などの利点がある。Ｎ-ＭＯＳＦＥＴはｐ型シリコン材料上に導回路として電子を逆タイピングして製造した電界効果トランジスタであり、Ｐ-ＭＯＳＦＥＴはｎ型シリコン材料上に導回路として正孔を逆タイピングして製造した電界効果トランジスタである。しかしながら、ＧａＮ系材料では、ノンドープＧａＮは欠陥準位が多いため弱いｎ型を示すことが多く、一方ｐ型材料では主要不純物であるＭｇのイオン化が不完全であるため、より高濃度のＭｇドープが必要であり、ＧａＮ中の正孔のキャリア移動度は非常に低く、通常１～１０ｃｍ^２／(Ｖ・ｓ)である。したがって、ＧａＮ材料の禁制帯幅が大きく、信頼性の高いゲート絶縁膜材料がないため、半導体アンチパターンや強いアンチパターンを用いて電子や正孔を発生させる方法は困難であり、特に移動度の高い正孔の発生はほとんど不可能である。

【0005】

現在、ＧａＮシステムでＮ-ＭＯＳＦＥＴを実装するための主な解決策は、ＡｌＧａＮ/ＧａＮヘテロ接合分極効果によって誘起される２次元電子ガス（２ＤＥＧ）を導電チャネルとして使用すること、ノッチゲート、ｐゲート、およびその他の技術的解決策を使用して、高レベルのターンオンと低レベルのターンオフというＮ-ＭＯＳＦＥＴ特性を達成するために、正の閾値電圧を持つエンハンスドＮ-ＦＥＴを実現することであり、Ｐ-ＭＯＳＦＥＴのようなソリューションは、主にｐ-ＧａＮ/ＡｌＧａＮヘテロ接合の分極効果によって誘起される２次元キャビティガスを導電チャネルとして使用し、ノッチゲートやイオン注入ゲートなどのゲート技術を使用して負の閾値電圧を持つエンハンスドｐ-ＦＥＴを実現し、低レベルのターンオン、高レベルのターンオフのＰ-ＭＯＳトランジスタ特性を実現する。そしてｎ-ＦＥＴとｐ-ＦＥＴを直列に接続して相補的な論理回路セルを構築し、最終的に関連する機能回路の設計と製造を可能にする。しかし、ＧａＮｎ-ＦＥＴとｐ-ＦＥＴに基づく相補論理回路（０/１論理）の準備には、まだ多くの技術的困難がある。

【0006】

図１を参照すると、シリコン半導体技術における現在の論理回路の１つは、低閾値電圧と高閾値電圧のデバイス（１/２論理）に基づくものである。これは、閾値電圧の異なるエンハンスド・トランジスタ（ｎ-ＦＥＴ１とｎ-ＦＥＴ２）を用いて論理回路の機能ユニットを作り、異なるゲート電圧におけるトランジスタのスイッチング状態の違いを信号の演算処理に利用するものである。この回路設計により、ＧａＮ系ｐ-ＦＥＴが不要となり、高速演算が可能な論理回路が実現できる。しかし、高閾値論理回路と低閾値論理回路では、少なくとも２つの異なる閾値電圧を持つデバイスを同一ウェハ内に、あるいは非常に小さな面積で安定かつ均一に実装する必要がある。

【0007】

要約すると、既存のＧａＮ系ｐ-ＦＥＴの相補論理回路技術の性能要件と、既存の高閾値および低閾値論理回路の技術要件は、現在のＧａＮ系ＨＥＭＴデバイス製造に大きな課題を突きつけている。具体的には以下のとおりである。

【0008】

第１に、上記の相補論理回路技術におけるＧａＮ系ｐ-ＦＥＴは、通常、ｐ型ＧａＮ中のバルクホール、すなわちｐ-ＧａＮ/ＡｌＧａＮ界面における２次元ホールガスを利用しており、このホールガスは室温で１０ｃｍ^２/(Ｖ・ｓ)程度、最大でも５０ｃｍ^２/(Ｖ・ｓ)以下と非常に低い移動度を有し、典型的なＡｌＧａＮ／ＧａＮ誘起の２次元電子ガスの１５００ｃｍ^２／(Ｖ・ｓ)の移動度とは大きな差がある。しかし、論理回路の究極的な演算速度は半導体材料中のキャリア移動度に強く依存し、キャリア移動度が高いほど回路の究極的な演算速度は速くなる。従って、ＧａＮ系ｐ-ＦＥＴとｎ-ＦＥＴで構成される論理回路の限界演算速度は、２次元ホールガスの移動度によって制限されることになり、ＧａＮ材料系の利点を活かすことが難しくなる。

【0009】

第２に、上記の相補論理回路技術におけるＧａＮ系ｐ-ＦＥＴは、高品質のｐ-ＧａＮオーミックコンタクトを必要とする。しかし、現在のｐ-ＧａＮオーミックコンタクトの調製には、ｐ-ＧａＮ表面層を１０^２０ｃｍ^-３以上までＭｇで高濃度にドープする必要があり、また、Ｎｉ、Ｐｄなどの高出力機能金属を使用する必要がある。また、より厳しい調製条件は、一般的に１０^-４Ω．ｃｍ^２以上の接触抵抗率をもたらし、接触抵抗率が高くなると電力損失が大きくなる。加えて、ｐ-ＧａＮオーミック・コンタクトの熱安定性も、その調製プロセスによって悪くなり、過酷な動作環境には適さない。

【0010】

第３に、上記の相補論理回路技術におけるｐ-ＦＥＴゲートは、そのほとんどがエッチングやイオン注入プロセスによって製造されており、均一性や信頼性に問題がある。ｐ-ＦＥＴのゲート領域を薄くするためにＧａＮドライエッチングを用いたり、ｐ-ＧａＮを補填するためにイオン注入を用いたりする場合、ＧａＮ層の格子損傷や表面汚れを避けることが難しく、ゲート界面準位が導入され、閾値電圧のドリフトや大きなリークなどのデバイス性能の劣化を引き起こし、準備されたｐ-ＦＥＴの性能は論理動作の要求を満たすことがほとんどできない。

【0011】

第４に、上記の高閾値及び低閾値論理回路技術では、閾値電圧の高いデバイスと低いデバイス（例えば、閾値電圧が１Ｖを超えるデバイスと２Ｖを超えるデバイス）を同一ウェハ上に実装する必要があり、極めて高い均一性と信頼性が要求されるが、ＧａＮ系デバイスについては完全な解決策がまだない。

【発明の概要】

【発明が解決しようとする課題】

【0012】

本出願の主な目的は、先行技術における欠点を克服するために、複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造及その製造方法を提供することである。

【課題を解決するための手段】

【0013】

本発明の上記目的を達成するために、本出願は以下の技術的解決策を採用している。

【0014】

本出願の一側面は、複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造を提供し、チャンネル層およびバリア層を含み、前記チャンネル層とバリア層間に２次元電子ガスが形成され、前記バリア層は少なくとも第１ソース領域および第２ソース領域、第１ゲート領域および第２ゲート領域、第１ドレイン領域および第２ドレイン領域を有し、前記第１ソース領域、第１ゲート領域および第１ドレイン領域は互いに協働して第１ＨＥＭＴユニットを形成し、前記第１ＨＥＭＴユニットは第１閾値電圧を有し、前記第２ソース領域、第２ゲート領域および第２ドレイン領域は互いに協働して第２ＨＥＭＴユニットを形成し、前記第２ＨＥＭＴユニットは第２閾値電圧を有し、前記バリア層の第１ゲート領域における厚さは第２ゲート領域における厚さよりも小さく、前記第１閾値電圧は第２閾値電圧よりも高い。

【0015】

本出願の別の側面は、複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造の製造方法を提供し、この方法は、
基板上にチャンネル層、バリア層を順次成長させ、
少なくとも前記バリア層上に、第１ソース領域および第２ソース領域、第１ゲート領域および第２ゲート領域、第１ドレイン領域および第２ドレイン領域が画定され、前記第１ソース領域、第１ゲート領域および第１ドレイン領域は互いに協働して第１ＨＥＭＴユニットを形成し、前記第２ソース領域、第２ゲート領域および第２ドレイン領域は互いに協働して第２ＨＥＭＴユニットを形成し、前記第１ＨＥＭＴユニットは第１閾値電圧を有し、 前記第２ＨＥＭＴユニットは第２閾値電圧を有し、
前記バリア層を成長させるとき、前記バリア層の第１ゲート領域における厚さは第２ゲート領域における厚さよりも小さく、または、前記バリア層を成長させた後、前記バリア層の一部の領域を除去し、前記バリア層の第１ゲート領域における厚さは第２ゲート領域における厚さよりも小さく、前記第１閾値電圧は第２閾値電圧よりも高い。

【0016】

本出願のもう１つの側面は、上記の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造、および前記ＨＥＭＴ構造と協働する複数のゲート、複数のソースと複数のドレインを含むＧａＮ系ＨＥＭＴデバイスを提供する。

【0017】

本出願のもう１つの側面は、上記の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造の高閾値および低閾値の論理回路の製造における用途を提供する。

【0018】

先行技術と比較すると、まず、本願発明は、同一ウェハ上に２つ以上の閾値電圧を有するエンハンスドＧａＮ系ＨＥＭＴ構造を実現することを可能にし、その製造プロセスは、従来のＩＩＩ-Ｖ族半導体デバイス調製プロセスと互換性があり、工業生産に適し、次に、前記ＧａＮ系ＨＥＭＴのポテンシャル層は、ＡｌＧａＮ/ＧａＮ/ＡｌＧａＮ複合構造とすることができ、前記ＧａＮ挿入層の導入は、前記第一ゲート領域のエッチングと熱分解の犠牲層として使用することができ、ゲート領域のＡｌＧａＮポテンシャル層の厚さを確保し、エッチングダメージを効果的に除去することができ、閾値電圧の均一性とデバイスの信頼性の良好な保証を形成し、さらに、本出願で実現した２つのしきい値電圧のエンハンスドＧａＮ ＨＥＭＴで形成された回路は、空乏/エンハンスドＧａＮ ＨＥＭＴで形成された回路よりも低消費電力で高い安全性を有し、最後に、本出願で実現した両方のエンハンスドＧａＮ ＨＥＭＴは、導電チャネルとして高移動度の２次元電子ガスを使用しており、高速スイッチング能力を有し、それと協働して作られた論理回路は、より速い計算速度とより強力な抗干渉能力を有するため、本出願は、高閾値および低閾値の論理回路のアプリケーション・ニーズを十分に満たすことができる。

【図面の簡単な説明】

【0019】

本願発明の実施例における技術的解決策をより明確に説明するために、以下、実施例の説明において使用する必要のある添付図面について簡単に説明するが、明らかに、以下の説明における添付図面は、本願発明の実施例の一部に過ぎず、当業者であれば、創造的な労働をすることなく、これらの図面に基づいて他の図面を得ることができる。

【0020】

【図1】先行技術における複数の閾値電圧を有するＨＥＭＴから構成される論理ユニットを示す模式図である。

【図2】実施例１におけるＧａＮ系ＨＥＭＴデバイスのエピタキシャル構造を示す模式図である。

【図3】図２に示すエピタキシャル構造の第１ゲート領域に製造されたグルーブ構造を示す模式図である。

【図4】図３に示すエピタキシャル構造上の二次エピタキシャルＰ型層の模式図である。

【図5】図４に示すデバイス構造に製造されたＰ型ゲートの模式図である。

【図6】実施例１におけるＧａＮ系ＨＥＭＴデバイスの構造を示す模式図である。

【図7】実施例２におけるＧａＮ系ＨＥＭＴデバイスの構造を示す模式図である。

【図8】実施例３におけるＧａＮ系ＨＥＭＴデバイスの構造を示す模式図である。

【図9】実施例４におけるＧａＮ系ＨＥＭＴデバイスの構造を示す模式図である。

【図10】実施例５におけるＧａＮ系ＨＥＭＴデバイスの構造を示す模式図である。

【発明を実施するための形態】

【0021】

本出願のいくつかの実施例が提供する複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造は、チャンネル層およびバリア層を含み、前記チャンネル層とバリア層間に２次元電子ガスが形成され、前記バリア層は少なくとも第１ソース領域および第２ソース領域、第１ゲート領域および第２ゲート領域、第１ドレイン領域および第２ドレイン領域を有し、前記第１ソース領域、第１ゲート領域および第１ドレイン領域は互いに協働して第１ＨＥＭＴユニットを形成し、前記第１ＨＥＭＴユニットは第１閾値電圧を有し、前記第２ソース領域、第２ゲート領域および第２ドレイン領域は互いに協働して第２ＨＥＭＴユニットを形成し、前記第２ＨＥＭＴユニットは第２閾値電圧を有し、前記バリア層の第１ゲート領域における厚さは第２ゲート領域における厚さよりも小さく、前記第１閾値電圧は第２閾値電圧よりも高い。

【0022】

一実施例では、前記バリア層は、第３ソース領域、第３ゲート領域および第３ドレイン領域をさらに有し、前記第３ソース領域、第３ゲート領域および第３ドレイン領域は互いに協働して第３ＨＥＭＴユニットを形成し、前記第３ＨＥＭＴユニットは第３閾値電圧を有し、前記バリア層の第２ゲート領域における厚さは第３ゲート領域における厚さよりも小さく、前記第１閾値電圧＞第２閾値電圧＞第３閾値電圧とする。

【0023】

本出願では、同様に、前記バリア層に第１および第２、第３ゲート領域以外の他のゲート領域を画定することができ、第１および第２、第３ＨＥＭＴユニット以外の他のＨＥＭＴユニットを形成するために使用される。バリア層を異なるゲート領域で異なる厚さにすることにより、各ＨＥＭＴユニットの閾値電圧の高・低を調整し、さらに同一ウェハ上に複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造を得ることができ、均一性が良好で信頼性が高い。

【0024】

一実施例では、前記ＨＥＭＴ構造は、Ｐ型層をさらに含み、前記Ｐ型層は前記バリア層の複数のゲート領域に設けられ、前記バリア層の複数のゲート領域下方の２次元電子ガスを減少または枯渇させるために使用される。

【0025】

さらに、少なくとも前記バリア層の１つのゲート領域にグルーブ構造が形成され、このゲート領域に分布しているＰ型層は少なくとも一部が前記グルーブ構造に埋め込まれる。

【0026】

既存のＧａＮ系ｐ-ＦＥＴと比較すると、本願発明のＨＥＭＴ構造は、すべてｎ-ＦＥＴであり、異なる閾値電圧を達成するために、異なる厚さのバリア層を有する前記グルーブ上にｐ型キャップ層をエピタキシャル成長させるだけであるため、ｐ-ＦＥＴ用のｐ-ＧａＮオーミックコンタクトの調製の困難さ、すなわち、ｐ-ＧａＮ表面層のリドープ、高い仕事関数を有する金属の使用、過酷なプロセス条件に直面する必要がなく、また、ｐ-ＧａＮ材料における高い欠陥状態濃度や低い正孔移動度などの問題に直面する必要もない。

【0027】

一実施例では、前記バリア層は、チャンネル層上に順次設けられた複数のバリア層サブ層を含む。

【0028】

さらに、少なくとも前記バリア層の１つのゲート領域にグルーブ構造が形成され、前記グルーブ構造のノッチはバリア層の表面に分布し、グルーブ底部は１つのバリア層サブ層内部、隣接する２つのバリア層サブ層の界面またはチャンネル層の表面に分布している。

【0029】

または、少なくとも前記バリア層の１つのゲート領域にグルーブ構造が形成され、前記バリア層は第１バリア層サブ層、および第１バリア層サブ層に設けられた第２バリア層サブ層を含み、前記グルーブ構造は第１グルーブ構造および第２グルーブ構造を含み、前記第１グルーブ構造は第１バリア層サブ層内に設けられ、前記第２バリア層サブ層は一部の領域が窪んで第１グルーブ構造に埋め込まれ、前記第２グルーブ構造を形成する。

【0030】

一実施例では、前記ＨＥＭＴ構造は、少なくとも１つの挿入層をさらに含み、前記挿入層は２つのバリア層サブ層間に分布している。

【0031】

一実施例では、少なくとも前記バリア層の１つのゲート領域にグルーブ構造が形成され、前記グルーブ構造のノッチはバリア層の表面に分布し、グルーブ底部は１つの挿入層内部または１つの挿入層と隣接するバリア層サブ層の界面に分布している。

【0032】

例示的に、バリア層をエッチングしてゲートグルーブを形成するとき、ＧａＮ挿入層をエッチングおよび熱分解の犠牲層として使用することができ、格子損傷および表面汚れを効果的に除去し、熱分解を自動的に下方のＡｌＧａＮバリア層で終了させることができ、エッチングのゲート界面状態への導入に起因する閾値電圧ドリフト、大きなリークなどのデバイス性能の劣化という問題を回避し、第１ゲート領域または第１ゲート領域および第２ゲート領域バリアの厚さの均一性、ひいてはデバイス閾値電圧の均一性を向上させることができる。

【0033】

一実施例では、少なくとも前記バリア層の１つのゲート領域にグルーブ構造が形成され、前記グルーブ構造のノッチはバリア層の表面に分布し、グルーブ底部はチャンネル層の表面に分布し、少なくとも前記グルーブ構造の内壁に連続のゲート誘電体層が被覆され、前記ゲート誘電体層はゲートとグルーブ構造内壁を分離するために使用される。

【0034】

一実施例では、前記ＨＥＭＴ構造は、具体的に、基板上に順次成長した遷移層、耐電圧層、チャンネル層およびバリア層を含む。

【0035】

本出願のいくつかの実施例は、ＧａＮ系ＨＥＭＴデバイスをさらに提供し、前記複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造およびそれと協働するゲート、ソース、ドレインなどを含む。各ＨＥＭＴユニット内に、それぞれゲート、ソースおよびドレインがそれぞれ設けられる。前記ゲート、ドレイン、ドレインの材質、設定方法は、当業者に公知であり、ここでは詳細に説明しない。

【0036】

また、前記ＧａＮ系ＨＥＭＴ構造または前記ＧａＮ系ＨＥＭＴデバイスは、他の構造層、例えばパッシベーション層、複数のＨＥＭＴユニットを電気的に絶縁するための構造などを含んでもよく、同様にこれらも当業者に公知である。

【0037】

本出願のいくつかの実施例が提供する複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造の製造方法は以下のステップを含み、
基板上に順次チャンネル層、バリア層を成長させ、
少なくとも前記バリア層上に第１ソース領域および第２ソース領域、第１ゲート領域および第２ゲート領域、第１ドレイン領域および第２ドレイン領域を画定し、前記第１ソース領域、第１ゲート領域および第１ドレイン領域は互いに協働して第１ＨＥＭＴユニットを形成し、前記第２ソース領域、第２ゲート領域および第２ドレイン領域は互いに協働して第２ＨＥＭＴユニットを形成し、前記第１ＨＥＭＴユニットは第１閾値電圧を有し、前記第２ＨＥＭＴユニットは第２閾値電圧を有し、
そして、前記バリア層を成長させるとき、前記バリア層の第１ゲート領域における厚さは第２ゲート領域における厚さよりも小さく、または、前記バリア層を成長させた後、前記バリア層の一部の領域を除去し、前記バリア層の第１ゲート領域における厚さは第２ゲート領域における厚さよりも小さく、前記第１閾値電圧は第２閾値電圧よりも高い。

【0038】

一実施例では、前記製造方法は具体的に、前記バリア層を成長させた後、少なくとも前記第１ゲート領域をエッチングして、少なくとも前記第１ゲート領域にグルーブ構造を形成するステップを含む。

【0039】

一実施例では、前記製造方法は具体的に、まず第１バリア層サブ層を成長させ、第１バリア層サブ層の選択領域をエッチングして第１グルーブ構造を形成し、前記選択領域は前記第１ゲート領域に対応し、次に第１バリア層サブ層上に第２バリア層サブ層を成長させ、第２バリア層サブ層の一部の領域が窪んで第１グルーブ構造に埋め込まれ、第２グルーブ構造を形成し、前記バリア層を形成するステップを含む。

【0040】

一実施例では、前記製造方法は具体的に、チャンネル層に複数のバリア層サブ層を順次成長させ、少なくとも２つのバリア層サブ層間に挿入層を成長させ、前記バリア層を形成するステップを含む。

【0041】

一実施例では、前記製造方法は具体的に、前記バリア層上にＰ型層を成長させ、前記Ｐ型層の一部の領域を前記グルーブ構造に充填した後、前記Ｐ型層除ゲート領域以外の他の領域をエッチングして除去し、前記バリア層の複数のゲート領域下方の２次元電子ガスを減少または枯渇させるステップを含む。

【0042】

一実施例では、前記製造方法は具体的に、前記バリア層上にゲート誘電体層を成長させ、前記ゲート誘電体層を少なくとも前記グルーブ構造の内壁を連続的に被覆させるステップを含む。

【0043】

本出願では、本分野でよく使用されるドライエッチングまたはウェットエッチイングプロセスを用いてバリア層をエッチングして前記グルーブ構造を形成する。

【0044】

本出願では、前記チャンネル層、バリア層、Ｐ型層、挿入層などは、主にＩＩＩ-Ｖ族半導体化合物、すなわちＧａＮ系材料から形成され、特にＩＩＩ族窒化物から形成される。例えば、前記チャンネル層の材料はＧａＮなどであり得、バリア層の材料は、ＡｌＧａＮ、ＡｌＩｎＧａＮなどであり得、Ｐ型層の材料はＧａＮ、ＡｌＧａＮなどであり得、挿入層の材料はＧａＮなどであり得るが、ここで限定されない。前記ゲート誘電体層の材料は窒化シリコンまたは酸化シリコンなどであってもよく、ここで限定されない。

【0045】

本出願では、前記遷移層、耐電圧層、チャンネル層およびバリア層などは、本分野でよく使用されるＨＶＰＥ（ハイドライド気相成長法）、ＭＯＣＶＤ（有機金属化学気相成長法）、ＰＥＣＶＤ（プラズマエンハンスト化学気相成長法）などを用いて形成されるが、ここに限定されない。

【0046】

さらに、前記製造方法は、本分野で公知の他のデバイス加工工程を含んでもよく、例えばデバイス構造上に表面パッシベーション層、および誘電体層を堆積した後、ゲート、ソース、ドレインを製造し、および各電極上に金属製フィールドプレート構造を製造して、最終的なＧａＮ系ＨＥＭＴデバイスを形成する。

【0047】

例示的に、本出願の１つの典型的な実施形態では、前記ＧａＮ系ＨＥＭＴ構造は、ＡｌＧａＮ／ＧａＮヘテロ接合を含み、グルーブ付きおよびグルーブなしのＡｌＧａＮバリア層またはＧａＮチャンネル層上に二次エピタキシャルｐ-ＧａＮまたはＡｌＧａＮ／ｐ-ＧａＮ層を成長させる方法を用いてパターニングして、２つ以上のｐ-ＧａＮゲートを製造し、同一ウェハ上で高閾値および低閾値電圧のエンハンスドデバイスを実現する。

【0048】

具体的に、ＡｌＧａＮバリア層のゲートグルーブ領域については、この領域のバリア層の厚さが小さいため、そのＡｌＧａＮ／ＧａＮヘテロ接合で誘起された２次元電子ガス（２ＤＥＧ）の濃度が低く、二次エピタキシャルｐ-ＧａＮまたはＡｌＧａＮ／ｐ-ＧａＮの後、ゲート下方の２ＤＥＧが容易に枯渇し、エネルギーバンドが高くなるため、高い閾値電圧を有するＨＥＭＴユニットが形成されるが、ＡｌＧａＮバリア層のグルーブなしのゲート領域について、この領域のバリア層の厚さが大きく、二次エピタキシャルで製造したｐ-ＧａＮゲートはバリア層が厚いため、低い閾値電圧を有するＨＥＭＴユニットが形成される。２つのＨＥＭＴユニットのＡｌＧａＮバリア層の厚さは、高精度のＭＯＣＶＤなどの加工装置などにより制御され、閾値電圧の均一性が保証される。

【0049】

本出願のプロセスにより、同一ウェハ上で２つ以上の閾値電圧を有するエンハンスドＧａＮ系ＨＥＭＴ構造を実現することができ、通常のＩＩＩ-Ｖ族半導体デバイス製造プロセスと互換性があり、工業生産に適し、前記ＧａＮ系ＨＥＭＴ構造の閾値電圧の均一性およびデバイスの信頼性などを効果的に保証することができる。

【0050】

特に、ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮ複合構造を前記ＧａＮ系ＨＥＭＴのバリア層として使用する場合、導入されたＧａＮ挿入層を第１ゲート領域におけるエッチングおよび熱分解の犠牲層として使用することができ、ゲート領域におけるＡｌＧａＮバリア層の厚さを保証し、エッチング損傷を効果的に除去することができ、デバイス閾値電圧の均一性およびデバイスの信頼性をより効果的に保証することができる。

【0051】

本出願のいくつかの実施例は、前記の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造を含む、高閾値および低閾値の論理回路をさらに提供する。この複数の閾値電圧のエンハンスドＧａＮ ＨＥＭＴからなる回路は、空乏型／エンハンスドＧａＮ ＨＥＭＴからなる回路よりも、エネルギー消費が低く、安全性が高い。同時に、各種のエンハンスドＧａＮ ＨＥＭＴはいずれも高移動度の２次元電子ガスを導電チャンネルとして使用し、高速スイッチングが可能であり、これらを用いた論理回路は、演算速度が速く、耐干渉能力が強い。

【0052】

以上のことから、本出願は、ＧａＮ系ウェハ上で高い均一性の高閾値および低閾値電圧エンハンスドＨＥＭＴを同時に実現することができ、１／２論理回路のベースデバイス要件に応える。同時に、既存のｐ-ＦＥＴと比較すると、本出願のＧａＮ系ＨＥＭＴ構造はより高い信頼性を有する。既存の相補型論理回路と比較すると、本出願のＧａＮ系ＨＥＭＴ構造を利用して実現した論理回路は、高移動度の２次元電子ガスを導電チャンネルとして使用し、スイッチング速度が速く、集積度が高い党委特徴を有する。

【0053】

以下、添付図面およびいくつかの実施例を参照しながら本出願の技術的解決策をより詳細に説明するが、以下の実施例は技術的解決策の説明および説明の簡略化の目的でのみ使用され、本出願の範囲を限定するものとして理解されない。さらに、特に指定しない限り、以下の実施例で使用される様々な原料、反応装置、検出装置および方法などは、すべて本分野で公知である。

【0054】

（実施例１）
図２～図６を参照すると、本実施例が提供する複数の閾値電圧を有するＧａＮ系ＨＥＭＴデバイスの製造方法は、以下のステップを含む。

【0055】

Ｓ１：図２に示すように、有機金属気相成長法（ＭＯＣＶＤ）を用いて、Ｓｉ＜１１１＞基板１０１上に厚さ約３００ｎｍのＡｌＮ／ＡｌＧａＮ遷移層１０２、厚さ約４μｍのＣドープのＡｌ_０．０７Ｇａ_０．９３Ｎ高抵抗層１０３、厚さ約１５０ｎｍの非意図的ドープＧａＮ層１０４、厚さ約１２ｎｍの第１ＡｌＧａＮバリア層サブ層１０５Ａ、厚さ約４ｎｍのＧａＮ挿入層１０６Ａ、厚さ約４ｎｍの第２ＡｌＧａＮバリア層サブ層１０５Ｂを順次成長させる。第１ＡｌＧａＮバリア層サブ層１０５Ａおよび第２ＡｌＧａＮバリア層サブ層１０５Ｂはバリア層を形成する。

【0056】

Ｓ２：図３に示すように、フォトレジストをマスクとして、フォトリソグラフィパターニング後、ＩＣＰエッチング法により第２ＡｌＧａＮバリア層サブ層１０５Ｂの第１ゲート領域を厚さ方向に沿って約６ｎｍエッチング除去し、グルーブ構造を形成する。図４に示すように、ウェット表面処理、ＭＯＣＶＤ高温熱分解処理後、グルーブ構造を第１ＡｌＧａＮバリア層サブ層１０５Ａの表面で終端し、その後、Ｍｇドープ濃度２～５×１０^１９／ｃｍ^３のｐ型ＧａＮ層を約８０ｎｍの厚さで二次エピタキシャル成膜する。

【0057】

Ｓ３：図５に示すように、フォトレジストをマスクとして使用し、フォトリソグラフィパターニング後、ドライエッチング法を用いて非ゲート領域のｐ-ＧａＮ層を除去し、エッチングを第１ＡｌＧａＮバリア層サブ層１０５Ａの表面で終端し、第１ゲート領域に第１ｐ-ＧａＮ層１０７Ａ（第１Ｐ型ゲートとも呼ばれる）を製造し、第２ＡｌＧａＮバリア層サブ層１０５Ｂの第２ゲート領域に第２ｐ-ＧａＮ層１０７Ｂ（第２Ｐ型ゲートとも呼ばれる）を製造する。

【0058】

Ｓ４：アセトンなどの有機洗浄法を用いてフォトレジストを除去し、２つのＰ型ゲートの高さが約８０ｎｍになるように試験した。その後、フッ化水素酸（ＨＦ）などでバリア層の表面酸化層を除去し、５００℃、Ｎ_２雰囲気下で急速アニールしてＡｌＧａＮ／ＧａＮヘテロ接合の２次元電子ガスを回復させる。次に、２つのＰ型ゲート上にＴｉ／Ａｕを堆積し、アニール後、第１ショットキーグリッドコンタクト金属１０８Ａ、第２ショットキーグリッドコンタクト金属１０８Ｂを形成し、バリア層の各ソース領域、ドレイン領域にそれぞれＴｉ／Ａｌ／Ｔｉ／Ａｕを堆積し、第１ソース接触金属１０９Ａ、第２ソース接触金属１０９Ｂ、第１ドレイン接触金属１１０Ａ、第２ドレイン接触金属１１０Ｂをそれぞれ形成し、アニール後、オーミック接触を製造した。さらに、第１ショットキーグリッドコンタクト金属１０８Ａ、第１ソース接触金属１０９Ａおよび第１ドレイン接触金属１１０Ａが協働して高閾値電圧のトランジスタユニットＡを形成し、第２ショットキーグリッドコンタクト金属１０８Ｂ、第２ソース接触金属１０９Ｂおよび第２ドレイン接触金属１１０Ｂから低閾値電圧のトランジスタユニットＢを形成する。

【0059】

本実施例で最終的に製造したＧａＮ系ＨＥＭＴデバイスの構造は図６に示される。

【0060】

Ｉ-Ｖなどの方法で前記ＧａＮ系ＨＥＭＴデバイスのゲート伝達特性を試験したところ、トランジスタユニットＡの閾値電圧の平均値は約２．１Ｖであり、トランジスタユニットＢの閾値電圧の平均値は約１．３Ｖであった。試験の結果から分かるように、本実施例によれば、同一ウェハ上に高閾値および低閾値電圧のｐ型ゲートエンハンスドＨＥＭＴを製造することができる。

【0061】

（実施例２）
本実施例が提供する複数の閾値電圧を有するＧａＮ系ＨＥＭＴデバイスの製造方法は以下のステップを含む。

【0062】

Ｓ１：実施例１のステップＳ１を参照し、ＭＯＣＶＤ法で基板２０１上にＡｌＮ／ＡｌＧａＮ遷移層２０２、ＣドープのＡｌ_０．０７Ｇａ_０．９３Ｎ高抵抗層２０３、非意図的ドープＧａＮ層２０４、厚さ約１８～２５ｎｍのＡｌＧａＮバリア層２０５Ａを順次成長させた。

【0063】

Ｓ２：実施例１のステップＳ２を参照し、フォトレジストをマスクとして使用し、フォトリソグラフィパターニング後、ＩＣＰエッチング法でＡｌＧａＮバリア層２０５Ａの第１ゲート領域を厚さ方向に沿って一部（例えば約６ｎｍ）をエッチング除去してグルーブ構造を形成する。ウェット表面処理、ＭＯＣＶＤ高温熱分解処理後、グルーブ構造をＡｌＧａＮバリア層２０５Ａ内の一定深度（グルーブ底面がチャンネル層から８～２０ｎｍ）で終端し、その後ｐ型ＧａＮ層またはｐ型ＡｌＧａＮ層（ｐ型キャップ層と略称する）を二次エピタキシャル成膜する。

【0064】

Ｓ３：実施例１のステップＳ３を参照し、フォトレジストをマスクとして使用し、フォトリソグラフィパターニング後、ドライエッチング法で非ゲート領域のｐ型キャップ層を除去し、エッチングをＡｌＧａＮバリア層２０５Ａの表面で終端し、第１ゲート領域に第１ｐ型キャップ層２０７Ａ（第１Ｐ型ゲートとも呼ばれる）を製造し、ＡｌＧａＮバリア層２０５Ａの第２ゲート領域に第２ｐ型キャップ層２０７Ｂ（第２Ｐ型ゲートとも呼ばれる）を製造した。

【0065】

Ｓ４：実施例１のステップＳ４を参照し、アセトンなどの有機洗浄法でフォトレジストを除去し、その後フッ化水素酸（ＨＦ）などでバリア層の表面酸化層を除去し、その後急速アニールによりＡｌＧａＮ／ＧａＮヘテロ接合の２次元電子ガスを回復させた。次に、２つのＰ型ゲート上にＴｉ／Ａｕを堆積し、アニール後、第１ショットキーグリッドコンタクト金属２０８Ａ、第２ショットキーグリッドコンタクト金属２０８Ｂを製造し、バリア層の各ソース領域、ドレイン領域にそれぞれＴｉ／Ａｌ／Ｔｉ／Ａｕを堆積し、第１ソース接触金属２０９Ａ、第２ソース接触金属２０９Ｂ、第１ドレイン接触金属２１０Ａ、第２ドレイン接触金属２１０Ｂをそれぞれ形成し、アニール後、オーミック接触を製造した。さらに、第１ショットキーグリッドコンタクト金属２０８Ａ、第１ソース接触金属２０９Ａおよび第１ドレイン接触金属２１０Ａが協働して、高閾値電圧のトランジスタユニットＡを形成し、第２ショットキーグリッドコンタクト金属２０８Ｂ、第２ソース接触金属２０９Ｂおよび第２ドレイン接触金属２１０Ｂから低閾値電圧のトランジスタユニットＢを構成した。

【0066】

本実施例が最終的に製造したＧａＮ系ＨＥＭＴデバイスの構造は図７に示される。

【0067】

本実施例のＧａＮ系ＨＥＭＴデバイスのゲート伝達特性を試験したところ、トランジスタユニットＡの閾値電圧の平均値は約２．３Ｖであり、トランジスタユニットＢの閾値電圧の平均値は約１．１Ｖであった。

【0068】

（実施例３）
本実施例が提供する複数の閾値電圧を有するＧａＮ系ＨＥＭＴデバイスの製造方法は以下のステップを含む。

【0069】

Ｓ１：実施例１のステップＳ１を参照し、ＭＯＣＶＤ法で基板３０１上にＡｌＮ／ＡｌＧａＮ遷移層３０２、ＣドープのＡｌ_０．０７Ｇａ_０．９３Ｎ高抵抗層３０３、非意図的ドープＧａＮ層３０４および厚さ約２～１０ｎｍの第１ＡｌＧａＮバリア層サブ層３０５Ａを順次成長させ、パターニングエッチングにより第１ＡｌＧａＮバリア層サブ層３０５Ａの左側ゲート領域全体を除去し、その後厚さ約０～１０ｎｍのＧａＮ層、厚さ約５～１５ｎｍのＡｌＧａＮ層および厚さ約７０ｎｍのｐ-(Ａｌ)ＧａＮ層を二次エピタキシャル成膜し、積層構造３０５Ｂを形成した（好ましくは、ＧａＮ層の厚さが約５ｎｍ、ＡｌＧａＮの厚さが約１０ｎｍである）。

【0070】

Ｓ２：実施例１のステップＳ２～Ｓ３を参照し、積層構造３０５Ｂの第１ゲート領域に第１ｐ型層３０７Ｂ（第１Ｐ型ゲートとも呼ばれる）を製造し、積層構造３０５Ｂの第２ゲート領域に第２ｐ型層３０７Ｂ（第２Ｐ型ゲートとも呼ばれる）を製造した。

【0071】

Ｓ３：実施例１のステップＳ４を参照し、第１ショットキーグリッドコンタクト金属３０８Ａ、第２ショットキーグリッドコンタクト金属３０８Ｂ、第１ソース接触金属３０９Ａ、第２ソース接触金属３０９Ｂ、第１ドレイン接触金属３１０Ａ、第２ドレイン接触金属３１０Ｂなどをそれぞれ製造した。さらに、第１ショットキーグリッドコンタクト金属３０８Ａ、第１ソース接触金属３０９Ａおよび第１ドレイン接触金属３１０Ａが協働して、高閾値電圧のトランジスタユニットＡを形成し、第２ショットキーグリッドコンタクト金属３０８Ｂ、第２ソース接触金属３０９Ｂおよび第２ドレイン接触金属３１０Ｂから低閾値電圧のトランジスタユニットＢを構成した。

【0072】

本実施例が最終的に製造したＧａＮ系ＨＥＭＴデバイスの構造は図８に示される。

【0073】

本実施例のＧａＮ系ＨＥＭＴデバイスのゲート伝達特性を試験したところ、トランジスタユニットＡの閾値電圧の平均値は約２．３Ｖであり、トランジスタユニットＢの閾値電圧の平均値は約１．３Ｖであった。

【0074】

（実施例４）
本実施例が提供する複数の閾値電圧を有するＧａＮ系ＨＥＭＴデバイスの製造方法は以下のステップを含む。

【0075】

Ｓ１：実施例１のステップＳ１を参照し、ＭＯＣＶＤ法で基板４０１上にＡｌＮ／ＡｌＧａＮ遷移層４０２、ＣドープのＡｌ_０．０７Ｇａ_０．９３Ｎ高抵抗層４０３、非意図的ドープＧａＮ層４０４、第１ＡｌＧａＮバリア層サブ層４０５Ａ、第１ＧａＮ挿入層４０６Ａ、第２ＡｌＧａＮバリア層サブ層４０５Ｂ、第２ＧａＮ挿入層４０６Ｂ、第３ＡｌＧａＮバリア層サブ層４０５Ｃを順次成長させた。

【0076】

Ｓ２：実施例１のステップＳ２を参照し、フォトレジストをマスクとして使用し、フォトリソグラフィパターニング後、ＩＣＰエッチング法でＡｌＧａＮバリア層の第１ゲート領域、第２ゲート領域を厚さ方向に沿って一部をエッチング除去して、第１グルーブ構造、第２グルーブ構造をそれぞれ形成し、第１グルーブ構造のグルーブ底面が第１ＡｌＧａＮバリア層サブ層４０５Ａの表面に位置し、第２グルーブ構造のグルーブ底面が第２ＡｌＧａＮバリア層サブ層４０５Ｂの表面に位置し、ＡｌＧａＮバリア層の第３ゲート領域がエッチングされない。

【0077】

Ｓ３：ＡｌＧａＮバリア層上に厚さ約０～１０ｎｍのＧａＮ層、厚さ約０～１０ｎｍのＡｌＧａＮ層および厚さ約７０ｎｍのｐ-(Ａｌ)ＧａＮ層を二次エピタキシャル成膜し、積層構造（Ｐ型層ともいう）を形成した。好ましくは、積層構造中のＧａＮ層の厚さは約５ｎｍであり、ＡｌＧａＮの厚さは約５ｎｍであった。

【0078】

Ｓ４：実施例１のステップＳ３を参照し、第１ゲート領域、第２ゲート領域、第３ゲート領域に第１ｐ型層４０７Ａ、第２ｐ型層４０７Ｂ、第３ｐ型層４０７Ｃをそれぞれ製造した。

【0079】

Ｓ５：実施例１のステップＳ４を参照し、第１ショットキーグリッドコンタクト金属４０８Ａ、第２ショットキーグリッドコンタクト金属４０８Ｂ、第３ショットキーグリッドコンタクト金属４０８Ｃ、第１ソース接触金属４０９Ａ、第２ソース接触金属４０９Ｂ、第３ソース接触金属４０９Ｃ、第１ドレイン接触金属３１０Ａ、第２ドレイン接触金属３１０Ｂ、第３ドレイン接触金属３１０Ｃなどをそれぞれ製造した。さらに、第１ショットキーグリッドコンタクト金属３０８Ａ、第１ソース接触金属３０９Ａおよび第１ドレイン接触金属３１０Ａが協働して、トランジスタユニットＡを形成し、第２ショットキーグリッドコンタクト金属３０８Ｂ、第２ソース接触金属３０９Ｂおよび第２ドレイン接触金属３１０ＢからトランジスタユニットＢを構成し、第３ショットキーグリッドコンタクト金属３０８Ｃ、第３ソース接触金属３０９Ｃおよび第３ドレイン接触金属３１０ＣからトランジスタユニットＣを構成した。

【0080】

本実施例が最終的に製造したＧａＮ系ＨＥＭＴデバイスの構造は図９に示される。

【0081】

本実施例のＧａＮ系ＨＥＭＴデバイスのゲート伝達特性を試験したところ、トランジスタユニットＡの閾値電圧の平均値は約２．４Ｖであり、トランジスタユニットＢの閾値電圧の平均値は約１．３Ｖであり、トランジスタユニットＣの閾値電圧の平均値は約-２．０Ｖであった。

【0082】

（実施例５）
本実施例が提供する複数の閾値電圧を有するＧａＮ系ＨＥＭＴデバイスの製造方法は以下のステップを含む。

【0083】

Ｓ１：実施例１のステップＳ１を参照し、ＭＯＣＶＤ法で基板５０１上にＡｌＮ／ＡｌＧａＮ遷移層５０２、高抵抗(Ａｌ)ＧａＮ耐電圧層５０３、(Ａｌ)ＧａＮ導電チャンネル層５０４、ＡｌＧａＮバリア層５０５を順次成長させた。

【0084】

Ｓ２：実施例１のステップＳ２を参照し、フォトレジストをマスクとして使用し、フォトリソグラフィパターニング後、ＩＣＰエッチング法でＡｌＧａＮバリア層５０５の第１ゲート領域を厚さ方向に沿ってエッチング除去してグルーブ構造を形成し、グルーブ構造を(Ａｌ)ＧａＮ導電チャンネル層５０４の表面で終端し、ＡｌＧａＮバリア層５０５の第２ゲート領域はエッチングされない。

【0085】

Ｓ３：ＡｌＧａＮバリア層５０５の表面に窒化アルミニウムなどの絶縁ゲート誘電体層５０６（厚さ約１～２０ｎｍ）を堆積し、その後実施例１のステップＳ４を参照し、第１ショットキーグリッドコンタクト金属５０８Ａ、第２ショットキーグリッドコンタクト金属５０８Ｂ、第１ソース接触金属５０９Ａ、第２ソース接触金属５０９Ｂ、第１ドレイン接触金属５１０Ａ、第２ドレイン接触金属５１０Ｂなどをそれぞれ製造した。第１および第２ショットキーグリッドコンタクト金属はＮｉ、Ｐｄなどの仕事関数の高い金属であることが好ましい。さらに、第１ショットキーグリッドコンタクト金属５０８Ａ、第１ソース接触金属５０９Ａおよび第１ドレイン接触金属５１０Ａが協働して、高閾値電圧のトランジスタユニットＡを形成し、第２ショットキーグリッドコンタクト金属５０８Ｂ、第２ソース接触金属５０９Ｂおよび第２ドレイン接触金属５１０Ｂから低閾値電圧のトランジスタユニットＢを構成した。

【0086】

本実施例で最終的に製造したＧａＮ系ＨＥＭＴデバイスの構造は図１０に示される。

【0087】

本出願の以上の実施例は、デバイスゲート領域におけるバリア層または誘電体層の厚さを精密に制御することにより、高閾値および低閾値電圧デバイスのウェハレベルを製造することができ、製造した複数の閾値電圧を有するＨＥＭＴは高集積で、キャリア移動度が高く、閾値電圧の均一性が良好であり、１／２論理に基づく機能回路の実装に使用することができる。

【0088】

なお、以上の説明は本出願の好ましい実施例に過ぎず、本出願を限定するものではなく、前記実施例を参照して本出願を詳細に説明したが、当業者であれば、前記各実施例に記載の技術的解決策を修正し、または一部の技術的特徴を等価置換することができ、本出願の精神および原則内でなされた任意の修正、等価置換、改良などは、すべて本出願の保護範囲に含まれるものとする。

【0089】

（付記）
（付記１）
チャンネル層およびバリア層を含み、前記チャンネル層と前記バリア層間に２次元電子ガスが形成されるＧａＮ系ＨＥＭＴ構造であって、前記バリア層は少なくとも第１ソース領域および第２ソース領域、第１ゲート領域および第２ゲート領域、第１ドレイン領域および第２ドレイン領域を有し、前記第１ソース領域、前記第１ゲート領域および前記第１ドレイン領域は互いに協働して第１ＨＥＭＴユニットを形成し、前記第１ＨＥＭＴユニットは第１閾値電圧を有し、前記第２ソース領域、前記第２ゲート領域および前記第２ドレイン領域は互いに協働して第２ＨＥＭＴユニットを形成し、前記第２ＨＥＭＴユニットは第２閾値電圧を有し、前記バリア層の第１ゲート領域における厚さは第２ゲート領域における厚さよりも小さく、前記第１閾値電圧は第２閾値電圧よりも高い、ことを特徴とする複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造。

【0090】

（付記２）
前記バリア層は、第３ソース領域、第３ゲート領域および第３ドレイン領域をさらに有し、前記第３ソース領域、前記第３ゲート領域および前記第３ドレイン領域は互いに協働して第３ＨＥＭＴユニットを形成し、前記第３ＨＥＭＴユニットは第３閾値電圧を有し、前記バリア層の第２ゲート領域における厚さは第３ゲート領域における厚さよりも小さく、前記第１閾値電圧＞第２閾値電圧＞第３閾値電圧である、ことを特徴とする付記１に記載の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造。

【0091】

（付記３）
Ｐ型層をさらに含み、前記Ｐ型層は、前記バリア層の複数のゲート領域に設けられ、前記バリア層の複数のゲート領域下方の２次元電子ガスを減少または枯渇させるために使用される、ことを特徴とする付記１に記載の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造。

【0092】

（付記４）
少なくとも前記バリア層の１つのゲート領域にグルーブ構造が形成され、このゲート領域に分布されているＰ型層は少なくとも一部が前記グルーブ構造に埋め込まれる、ことを特徴とする付記３に記載の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造。

【0093】

（付記５）
前記バリア層は、チャンネル層に順次設けられた複数のバリア層サブ層を含む、ことを特徴とする付記１に記載の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造。

【0094】

（付記６）
少なくとも前記バリア層の１つのゲート領域にグルーブ構造が形成され、前記グルーブ構造のノッチはバリア層の表面に分布し、グルーブ底部は１つのバリア層サブ層の内部、隣接する２つのバリア層サブ層の界面またはチャンネル層の表面に分布し、
または、少なくとも前記バリア層の１つのゲート領域にグルーブ構造が形成され、前記バリア層は第１バリア層サブ層および第１バリア層サブ層に設けられた第２バリア層サブ層を含み、前記グルーブ構造は第１グルーブ構造および第２グルーブ構造を含み、前記第１グルーブ構造は第１バリア層サブ層内に設けられ、前記第２バリア層サブ層の一部の領域は窪んで第１グルーブ構造に埋め込まれ、前記第２グルーブ構造を形成し、
および／または、前記ＨＥＭＴ構造は、少なくとも１つの挿入層を含み、前記挿入層は２つのバリア層サブ層間に分布している、ことを特徴とする付記５に記載の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造。

【0095】

（付記７）
少なくとも前記バリア層の１つのゲート領域にグルーブ構造が形成され、前記グルーブ構造のノッチはバリア層の表面に分布し、グルーブ底部は１つの挿入層内部または１つの挿入層と隣接するバリア層サブ層の界面に分布している、ことを特徴とする付記６に記載の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造。

【0096】

（付記８）
少なくとも前記バリア層の１つのゲート領域にグルーブ構造が形成され、前記グルーブ構造のノッチはバリア層の表面に分布し、グルーブ底部はチャンネル層の表面に分布し、少なくとも前記グルーブ構造の内壁に連続のゲート誘電体層が被覆され、前記ゲート誘電体層は、ゲートとグルーブ構造内壁を分離するために使用される、ことを特徴とする付記１に記載の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造。

【0097】

（付記９）
具体的に、基板上に順次成長した遷移層、耐電圧層、チャンネル層およびバリア層を含む、ことを特徴とする付記１に記載の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造。

【0098】

（付記１０）
基板上にチャンネル層、バリア層を順次成長させ、
少なくとも前記バリア層上に、第１ソース領域および第２ソース領域、第１ゲート領域および第２ゲート領域、第１ドレイン領域および第２ドレイン領域が画定され、前記第１ソース領域、第１ゲート領域および第１ドレイン領域は互いに協働して第１ＨＥＭＴユニットを形成し、前記第２ソース領域、第２ゲート領域および第２ドレイン領域は互いに協働して第２ＨＥＭＴユニットを形成し、前記第１ＨＥＭＴユニットは第１閾値電圧を有し、前記第２ＨＥＭＴユニットは第２閾値電圧を有し、
前記バリア層を成長させるとき、前記バリア層の第１ゲート領域における厚さは第２ゲート領域における厚さよりも小さく、または、前記バリア層を成長させた後、前記バリア層の一部の領域を除去し、前記バリア層の第１ゲート領域における厚さは第２ゲート領域における厚さよりも小さく、前記第１閾値電圧は第２閾値電圧よりも高い、ことを特徴とする複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造の製造方法。

【0099】

（付記１１）
具体的に、
前記バリア層を成長させた後、少なくとも前記第１ゲート領域をエッチングし、少なくとも前記第１ゲート領域にグルーブ構造を形成すること、
または、まず第１バリア層サブ層を成長させ、第１バリア層サブ層の選択領域をエッチングして第１グルーブ構造を形成し、前記選択領域は前記第１ゲート領域に対応し、第１バリア層サブ層上に第２バリア層サブ層を成長させ、第２バリア層サブ層の一部の領域が窪んで第１グルーブ構造に埋め込まれ、第２グルーブ構造を形成し、前記バリア層を形成すること、を含む、ことを特徴とする付記１０に記載の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造の製造方法。

【0100】

（付記１２）
具体的に、チャンネル層に複数のバリア層サブ層を順次成長させ、少なくとも２つのバリア層サブ層間に挿入層を成長させ、前記バリア層を形成することを含む、ことを特徴とする付記１０または１１に記載の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造の製造方法。

【0101】

（付記１３）
具体的に、前記バリア層上にＰ型層を成長させ、前記Ｐ型層の一部の領域を前記グルーブ構造に埋め込み、その後前記Ｐ型層のゲート領域以外の領域をエッチングして除去し、前記バリア層の複数のゲート領域下方の２次元電子ガスを減少または枯渇させる、ことを特徴とする付記１１に記載の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造の製造方法。

【0102】

（付記１４）
具体的に、前記バリア層上にゲート誘電体層を成長させ、前記ゲート誘電体層が少なくとも前記グルーブ構造の内壁を連続的に被覆するようにすることを含む、ことを特徴とする付記１１に記載の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造の製造方法。

【0103】

（付記１５）
付記１～９のいずれか一つに記載の複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造の高閾値および低閾値の論理回路の製造における用途。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【国際調査報告】