特表 2024-528765 画素駆動回路およびその駆動方法、並びに表示パネル

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-08-01

(54)【発明の名称】画素駆動回路およびその駆動方法、並びに表示パネル

(51)【国際特許分類】

   G09G 3/3233 20160101AFI20240725BHJP

   G09G 3/20 20060101ALI20240725BHJP

   G09F 9/30 20060101ALI20240725BHJP

   H10K 59/123 20230101ALI20240725BHJP

【ＦＩ】

G09G3/3233

G09G3/20 624B

G09G3/20 680G

G09G3/20 611E

G09G3/20 611H

G09G3/20 641R

G09F9/30 338

G09F9/30 365

H10K59/123

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023549925

(86)(22)【出願日】2021-07-30

(85)【翻訳文提出日】2023-08-17

(86)【国際出願番号】 CN2021109900

(87)【国際公開番号】W WO2023004818

(87)【国際公開日】2023-02-02

(81)【指定国・地域】

(71)【出願人】

【識別番号】510280589

【氏名又は名称】京東方科技集團股▲ふん▼有限公司

【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ

(71)【出願人】

【識別番号】511121702

【氏名又は名称】成都京東方光電科技有限公司

【氏名又は名称原語表記】ＣＨＥＮＧＤＵ ＢＯＥ ＯＰＴＯＥＬＥＣＴＲＯＮＩＣＳ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１１８８，Ｈｅｚｕｏ Ｒｄ．，（Ｗｅｓｔ Ｚｏｎｅ），Ｈｉ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｃｈｅｎｇｄｕ，Ｓｉｃｈｕａｎ，６１１７３１，Ｐ．Ｒ．ＣＨＩＮＡ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】黄 耀

(72)【発明者】

【氏名】王 本▲蓮▼

(72)【発明者】

【氏名】胡 明

(72)【発明者】

【氏名】▲劉▼ ▲ラン▼

(72)【発明者】

【氏名】▲張▼ ▲カイ▼

(72)【発明者】

【氏名】▲黄▼ ▲ウェイ▼▲贇▼

【テーマコード（参考）】

3K107

5C080

5C094

5C380

【Ｆターム（参考）】

3K107AA01

3K107BB01

3K107BB08

3K107CC14

3K107CC21

3K107CC33

3K107EE04

3K107FF04

3K107HH02

3K107HH04

3K107HH05

5C080AA06

5C080BB05

5C080CC03

5C080DD02

5C080DD05

5C080DD06

5C080DD08

5C080DD12

5C080DD24

5C080DD26

5C080DD29

5C080EE25

5C080EE26

5C080EE29

5C080FF03

5C080FF11

5C080HH09

5C080JJ02

5C080JJ03

5C080JJ04

5C080JJ06

5C080JJ07

5C080KK02

5C080KK04

5C080KK07

5C080KK23

5C080KK43

5C094AA25

5C094BA03

5C094BA27

5C094DA09

5C094DB04

5C094FB19

5C380AA01

5C380AB06

5C380AB19

5C380AB24

5C380AB34

5C380AB46

5C380AC07

5C380AC08

5C380AC11

5C380AC12

5C380BA01

5C380BA05

5C380BA06

5C380BA10

5C380BA19

5C380BA38

5C380BA39

5C380BB02

5C380BB09

5C380BD09

5C380BE01

5C380BE11

5C380CA12

5C380CB02

5C380CB16

5C380CB18

5C380CB26

5C380CB31

5C380CB37

5C380CC06

5C380CC07

5C380CC26

5C380CC33

5C380CC39

5C380CC52

5C380CC61

5C380CC66

5C380CC77

5C380CD017

5C380CD018

5C380CD019

5C380CD038

5C380CD047

5C380CD048

5C380CE04

5C380CE20

5C380DA02

5C380DA06

5C380DA47

5C380HA02

5C380HA03

5C380HA05

5C380HA08

5C380HA13

(57)【要約】

本開示は、画素駆動回路およびその駆動方法、並びに表示パネルに関する。画素駆動回路は、駆動トランジスタ（Ｔ３）、データ書き込み回路（７）、閾値補償回路（８）、第１コンデンサ（Ｃ１）、第２コンデンサ（Ｃ２）を含む。駆動トランジスタ（Ｔ３）は、ゲートが第１ノード（Ｎ１）に接続され、第１極が第２ノード（Ｎ２）に接続され、第２極が第３ノード（Ｎ３）に接続される。データ書き込み回路（７）は、第１ゲート駆動信号端（Ｇ１）の信号に応答して、データ信号端（Ｄａ）の信号を第２ノード（Ｎ２）に伝送する。閾値補償回路（８）は、第２ゲート駆動信号端（Ｇ２）の信号に応答して、第１ノード（Ｎ１）と第３ノード（Ｎ３）とを連通する。第１コンデンサ（Ｃ１）は、第１ノード（Ｎ１）と第１ゲート駆動信号端（Ｇ１）との間に接続される。第２コンデンサ（Ｃ２）は、第１ノード（Ｎ１）と第２ゲート駆動信号端（Ｇ２）との間に接続される。データ書き込み回路（７）の導通レベルはローレベルであり、閾値補償回路（８）の導通レベルはハイレベルであり、第１コンデンサ（Ｃ１）の容量値は第２コンデンサ（Ｃ２）の容量値より大きい。この画素駆動回路が適用される表示パネルは、消費電力が低い。

【特許請求の範囲】

【請求項1】

画素駆動回路であって、
ゲートが第１ノードに接続され、第１極が第２ノードに接続され、第２極が第３ノードに接続される駆動トランジスタと、
前記第２ノードおよびデータ信号端に接続され、第１ゲート駆動信号端の信号に応答して、前記データ信号端の信号を前記第２ノードに伝送するデータ書き込み回路と、
前記第１ノード、第３ノードおよび第２ゲート駆動信号端に接続され、前記第２ゲート駆動信号端の信号に応答して、前記第１ノードと前記第３ノードとを連通する閾値補償回路と、
前記第１ノードと前記第１ゲート駆動信号端との間に接続される第１コンデンサと、
前記第１ノードと前記第２ゲート駆動信号端との間に接続される第２コンデンサと、を含み、
前記データ書き込み回路の導通レベルはローレベルであり、前記閾値補償回路の導通レベルはハイレベルであり、前記第１コンデンサの容量値は前記第２コンデンサの容量値より大きい
ことを特徴とする画素駆動回路。

【請求項2】

前記第１コンデンサの容量値はＣ１であり、前記第２コンデンサの容量値はＣ２であり、Ｃ１／Ｃ２は１．５以上４以下である
ことを特徴とする請求項１に記載の画素駆動回路。

【請求項3】

前記データ書き込み回路は、Ｐ型の第４トランジスタを含み、
前記Ｐ型の第４トランジスタは、ゲートが前記第１ゲート駆動信号端に接続され、第１極が前記第２ノードに接続され、第２極が前記データ信号端に接続され、
前記閾値補償回路は、Ｎ型の第２トランジスタを含み、
前記Ｎ型の第２トランジスタは、ゲートが前記第２ゲート駆動信号端に接続され、第１極が前記第１ノードに接続され、第２極が前記第３ノードに接続される
ことを特徴とする請求項１に記載の画素駆動回路。

【請求項4】

前記駆動トランジスタはＰ型のトランジスタであり、
前記画素駆動回路は、さらに、
第２電源端、第２ノード、第３ノード、第４ノード、およびイネーブル信号端に接続され、前記イネーブル信号端の信号に応答して、前記第２電源端の信号を前記第２ノードに伝送し、前記イネーブル信号端の信号に応答して、前記第３ノードと前記第４ノードとを連通する制御回路と、
前記第１ノードと前記第２電源端との間に接続される結合回路と、を含む
ことを特徴とする請求項１に記載の画素駆動回路。

【請求項5】

前記画素駆動回路は、さらに、
前記第１ノード、第１初期信号端、および第１リセット信号端に接続され、前記第１リセット信号端の信号に応答して、前記第１初期信号端の信号を前記第１ノードに伝送する第１リセット回路を含む
ことを特徴とする請求項１に記載の画素駆動回路。

【請求項6】

前記第４ノードは発光部に接続され、
前記画素駆動回路は、さらに、
前記第４ノード、第２初期信号端、および第３リセット信号端に接続され、前記第３リセット信号端の信号に応答して、前記第２初期信号端の信号を前記第４ノードに伝送する第３リセット回路を含む
ことを特徴とする請求項４に記載の画素駆動回路。

【請求項7】

前記画素駆動回路は、さらに、
前記第２ノードおよび第１電源端に接続され、制御信号に応答して、前記第１電源端の信号を前記第２ノードに伝送する第２リセット回路を含む
ことを特徴とする請求項５に記載の画素駆動回路。

【請求項8】

前記駆動トランジスタはＰ型のトランジスタであり、
前記画素駆動回路は、さらに、
第２電源端、第２ノード、第３ノード、第４ノード、およびイネーブル信号端に接続され、前記イネーブル信号端の信号に応答して、前記第２電源端の信号を前記第２ノードに伝送し、前記イネーブル信号端の信号に応答して、前記第３ノードと前記第４ノードとを連通する制御回路と、
前記第４ノード、第２初期信号端、および第３リセット信号端に接続され、前記第３リセット信号端の信号に応答して、前記第２初期信号端の信号を前記第４ノードに伝送する第３リセット回路と、を含み、
前記第１リセット回路の導通信号は、前記第３リセット回路の導通信号と極性が逆であり、前記第１リセット信号端の信号は、前記第３リセット信号端の信号と極性が逆であり、
前記第２リセット回路の導通レベルは、前記第１リセット回路の導通レベルと極性が逆であり、
前記第２リセット回路は、前記第３リセット信号端にも接続され、前記第２リセット回路は、前記第３リセット信号端の信号に応答して、前記第１電源端の信号を前記第２ノードに伝送する
ことを特徴とする請求項７に記載の画素駆動回路。

【請求項9】

前記第１電源端は、前記第２電源端と共有される
ことを特徴とする請求項８に記載の画素駆動回路。

【請求項10】

前記結合回路は、
前記第１ノードと前記第２電源端との間に接続される第３コンデンサを含み、
前記第３コンデンサの容量値は、前記第１コンデンサの容量値より大きく、前記第３コンデンサの容量値は、前記第２コンデンサの容量値より大きい
ことを特徴とする請求項４に記載の画素駆動回路。

【請求項11】

前記制御回路は、
ゲートが前記イネーブル信号端に接続され、第１極が前記第２電源端に接続され、第２極が前記第２ノードに接続される第５トランジスタと、
ゲートが前記イネーブル信号端に接続され、第１極が前記第３ノードに接続され、第２極が前記第４ノードに接続される第６トランジスタと、を含む
ことを特徴とする請求項４に記載の画素駆動回路。

【請求項12】

前記第１リセット回路は、第１トランジスタを含み、
前記第１トランジスタは、ゲートが前記第１リセット信号端に接続され、第１極が前記第１初期信号端に接続され、第２極が前記第１ノードに接続され、
前記第３リセット回路は、第７トランジスタを含み、
前記第７トランジスタは、ゲートが前記第３リセット信号端に接続され、第１極が前記第２初期信号端に接続され、第２極が前記第４ノードに接続され、
前記第２リセット回路は、第８トランジスタを含み、
前記第８トランジスタは、ゲートが前記第３リセット信号端に接続され、第１極が前記第１電源端に接続され、第２極が前記第２ノードに接続され、
ここで、前記第１トランジスタはＮ型のトランジスタであり、第７トランジスタおよび第８トランジスタはＰ型のトランジスタである
ことを特徴とする請求項８に記載の画素駆動回路。

【請求項13】

前記データ書き込み回路は、第４トランジスタを含み、
前記第４トランジスタは、ゲートが前記第１ゲート駆動信号端に接続され、第１極が前記第２ノードに接続され、第２極が前記データ信号端に接続され、
前記閾値補償回路は、第２トランジスタを含み、
前記第２トランジスタは、ゲートが前記第２ゲート駆動信号端に接続され、第１極が前記第１ノードに接続され、第２極が前記第３ノードに接続され、
前記画素駆動回路は、制御回路、結合回路、第１リセット回路、第３リセット回路、および第２リセット回路をさらに含み、
前記制御回路は、
ゲートがイネーブル信号端に接続され、第１極が第２電源端に接続され、第２極が前記第２ノードに接続される第５トランジスタと、
ゲートが前記イネーブル信号端に接続され、第１極が前記第３ノードに接続され、第２極が第４ノードに接続される第６トランジスタと、を含み、
前記結合回路は、
前記第１ノードと前記第２電源端との間に接続される第３コンデンサを含み、
前記第１リセット回路は、
ゲートが第１リセット信号端に接続され、第１極が第１初期信号端に接続され、第２極が前記第１ノードに接続される第１トランジスタを含み、
前記第３リセット回路は、
ゲートが第３リセット信号端に接続され、第１極が第２初期信号端に接続され、第２極が前記第４ノードに接続される第７トランジスタを含み、
前記第２リセット回路は、
ゲートが前記第３リセット信号端に接続され、第１極が第１電源端に接続され、第２極が前記第２ノードに接続される第８トランジスタを含み、
ここで、前記第１トランジスタおよび第２トランジスタは酸化物トランジスタであり、前記駆動トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタおよび第８トランジスタは低温ポリシリコントランジスタである
ことを特徴とする請求項１に記載の画素駆動回路。

【請求項14】

請求項１３に記載の画素駆動回路を駆動する画素駆動回路の駆動方法であって、
リセット段階において、前記イネーブル信号端、第１リセット信号端および第１ゲート駆動信号端にハイレベルの信号を入力し、前記第２ゲート駆動信号端および第３リセット信号端にローレベルの信号を入力することと、
閾値補償段階において、前記イネーブル信号端、第２ゲート駆動信号端および第３リセット信号端にハイレベルの信号を入力し、前記第１リセット信号端および第１ゲート駆動信号端にローレベルの信号を入力することと、
発光段階において、前記第３リセット信号端および第１ゲート駆動信号端にハイレベルの信号を入力し、前記イネーブル信号端、第２ゲート駆動信号端および第１リセット信号端にローレベルの信号を入力することと、を含む
ことを特徴とする画素駆動回路の駆動方法。

【請求項15】

請求項１～１３のいずれか一項に記載の画素駆動回路を備える表示パネル。

【請求項16】

画素駆動回路を備える表示パネルであって、
前記画素駆動回路は、
駆動トランジスタと、
ゲートが第２ゲート線および第３ゲート線に接続され、第１極が前記駆動トランジスタのゲートに接続され、第２極が前記駆動トランジスタの第２極に接続されるＮ型の第２トランジスタと、
ゲートが第１ゲート線に接続され、第１極がデータ線に接続され、第２極が前記駆動トランジスタの第１極に接続されるＰ型の第４トランジスタと、
第１電極が前記第１ゲート線に接続され、第２電極が前記駆動トランジスタのゲートに接続される第１コンデンサと、
第１電極が前記第２ゲート線及び前記第３ゲート線に接続され、第２電極が前記駆動トランジスタのゲートに接続される第２コンデンサと、を含み、
前記第１ゲート線の信号は、前記第２ゲート線の信号と極性が逆であり、前記第１コンデンサの容量値は前記第２コンデンサの容量値より大きく、
前記表示パネルは、さらに、
ベース基板と、
前記ベース基板の一方の側に位置し、第１導電部および前記第１ゲート線を含み、前記第１導電部は前記駆動トランジスタのゲートを形成するために用いられ、前記ベース基板上の前記第１ゲート線の正投影は第１方向に沿って延在する第１導電層と、
前記第１導電層の前記ベース基板から離れた側に位置し、前記第２ゲート線を含み、前記ベース基板上の前記第２ゲート線の正投影は前記第１方向に沿って延在する第２導電層と、
前記第２導電層の前記ベース基板から離れた側に位置し、第１活性部、第２活性部、および第３活性部を含み、前記第２活性部は、前記第１活性部と前記第３活性部との間に接続され、前記第１活性部は、前記第２トランジスタのチャネル領域を形成するために用いられ、前記ベース基板上の前記第２ゲート線の正投影は、前記ベース基板上の前記第１活性部の正投影を覆う第２活性層と、
前記第２活性層の前記ベース基板から離れた側に位置し、前記第３ゲート線を含み、前記ベース基板上の前記第３ゲート線の正投影は前記第１方向に沿って延在し、前記ベース基板上の前記第３ゲート線の正投影は、前記ベース基板上の前記第１活性部の正投影を覆う第３導電層と、
前記第３導電層の前記ベース基板から離れた側に位置し、接続部を含み、前記接続部は、ビアホールを介して前記第１導電部および前記第３活性部にそれぞれ接続される第４導電層と、を含み、
前記第１ゲート線は第１延長部を備え、前記ベース基板上の前記第１延長部の正投影は、前記ベース基板上の前記第３活性部の正投影と重なり、前記第１延長部は前記第１コンデンサの第１電極を形成するために用いられ、前記第３活性部は前記第１コンデンサの第２電極を形成するために用いられ、
前記第２ゲート線は第２延長部を備え、前記ベース基板上の前記第２延長部の正投影は、前記ベース基板上の前記第２活性部の正投影と重なり、前記ベース基板上の前記第３ゲート線の正投影は、前記ベース基板上の前記第２活性部の正投影の一方の側に位置し、前記第２延長部は第２コンデンサの第１電極の一部を形成するために用いられ、前記第２活性部は前記第２コンデンサの第２電極の一部を形成するために用いられ、
前記第３ゲート線は第３延長部を備え、前記接続部は第４延長部を備え、前記ベース基板上の前記第３延長部の正投影は、前記ベース基板上の前記第４延長部の正投影と重なり、前記第３延長部は前記第２コンデンサの第１電極の一部を形成するために用いられ、前記第４延長部は前記第２コンデンサの第２電極の一部を形成するために用いられる
ことを特徴とする表示パネル。

【請求項17】

前記ベース基板上の前記第３活性部の正投影の前記第１方向におけるサイズは、前記ベース基板上の前記第２活性部の正投影の前記第１方向におけるサイズより大きい
ことを特徴とする請求項１６に記載の表示パネル。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、表示技術の分野に関し、特に、画素駆動回路およびその駆動方法、並びに表示パネルに関する。

【背景技術】

【0002】

関連技術において、発光段階における駆動トランジスタのリーク電流を低減するために、低温多結晶酸化物（Ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ，ＬＴＰＯ）技術を用いて画素駆動回路を形成することができる。

【0003】

ＬＴＰＯ技術によって形成された表示パネルには、Ｎ型の酸化物トランジスタおよびＰ型の低温ポリシリコントランジスタが含まれる。酸化物トランジスタにはゲート駆動信号を供給するための別のゲート線が必要であり、ゲート線の電圧変化は表示パネルの通常の駆動に悪影響を及ぼす可能性がある。

【0004】

上記の背景技術で開示された情報は、本開示の背景の理解を高めることだけを目的としており、したがって、当業者に知られている従来技術を構成しない情報が含まれる可能性があることに留意されたい。

【発明の概要】

【0005】

本開示の一態様によれば、画素駆動回路が提供される。前記画素駆動回路は、駆動トランジスタ、データ書き込み回路、閾値補償回路、第１コンデンサおよび第２コンデンサを含む。駆動トランジスタは、ゲートが第１ノードに接続され、第１極が第２ノードに接続され、第２極が第３ノードに接続される。データ書き込み回路は、前記第２ノードおよびデータ信号端に接続され、第１ゲート駆動信号端の信号に応答して、前記データ信号端の信号を前記第２ノードに伝送する。閾値補償回路は、前記第１ノード、第３ノードおよび第２ゲート駆動信号端に接続され、前記第２ゲート駆動信号端の信号に応答して、前記第１ノードと前記第３ノードとを連通する。第１コンデンサは、前記第１ノードと前記第１ゲート駆動信号端との間に接続される。第２コンデンサは、前記第１ノードと前記第２ゲート駆動信号端との間に接続される。前記データ書き込み回路の導通レベルはローレベルであり、前記閾値補償回路の導通レベルはハイレベルであり、前記第１コンデンサの容量値は前記第２コンデンサの容量値より大きい。

【0006】

本開示の例示的な実施形態において、前記第１コンデンサの容量値はＣ１であり、前記第２コンデンサの容量値はＣ２であり、Ｃ１／Ｃ２は１．５以上４以下である。

【0007】

本開示の例示的な実施形態において、前記データ書き込み回路は、Ｐ型の第４トランジスタを含み、前記Ｐ型の第４トランジスタは、ゲートが前記第１ゲート駆動信号端に接続され、第１極が前記第２ノードに接続され、第２極が前記データ信号端に接続され、前記閾値補償回路は、Ｎ型の第２トランジスタを含み、前記Ｎ型の第２トランジスタは、ゲートが前記第２ゲート駆動信号端に接続され、第１極が前記第１ノードに接続され、第２極が前記第３ノードに接続される。

【0008】

本開示の例示的な実施形態において、前記駆動トランジスタはＰ型のトランジスタであり、前記画素駆動回路は、さらに、制御回路と結合回路とを含む。制御回路は、第２電源端、第２ノード、第３ノード、第４ノード、およびイネーブル信号端に接続され、前記イネーブル信号端の信号に応答して、前記第２電源端の信号を前記第２ノードに伝送し、前記イネーブル信号端の信号に応答して、前記第３ノードと前記第４ノードとを連通する。結合回路は、前記第１ノードと前記第２電源端との間に接続される。

【0009】

本開示の例示的な実施形態において、前記画素駆動回路は、さらに、前記第１ノード、第１初期信号端、および第１リセット信号端に接続され、前記第１リセット信号端の信号に応答して、前記第１初期信号端の信号を前記第１ノードに伝送する第１リセット回路を含む。

【0010】

本開示の例示的な実施形態において、前記第４ノードは発光部に接続され、前記画素駆動回路は、さらに、前記第４ノード、第２初期信号端、および第３リセット信号端に接続され、前記第３リセット信号端の信号に応答して、前記第２初期信号端の信号を前記第４ノードに伝送する第３リセット回路を含む。

【0011】

本開示の例示的な実施形態において、前記画素駆動回路は、さらに、前記第２ノードおよび第１電源端に接続され、制御信号に応答して、前記第１電源端の信号を前記第２ノードに伝送する第２リセット回路を含む。

【0012】

本開示の例示的な実施形態において、前記駆動トランジスタはＰ型のトランジスタであり、前記画素駆動回路は、さらに、制御回路と第３リセット回路とを含む。制御回路は、第２電源端、第２ノード、第３ノード、第４ノード、およびイネーブル信号端に接続され、前記イネーブル信号端の信号に応答して、前記第２電源端の信号を前記第２ノードに伝送し、前記イネーブル信号端の信号に応答して、前記第３ノードと前記第４ノードとを連通する。第３リセット回路は、前記第４ノード、第２初期信号端、および第３リセット信号端に接続され、前記第３リセット信号端の信号に応答して、前記第２初期信号端の信号を前記第４ノードに伝送する。前記第１リセット回路の導通信号は、前記第３リセット回路の導通信号と極性が逆であり、前記第１リセット信号端の信号は、前記第３リセット信号端の信号と極性が逆であり、前記第２リセット回路の導通レベルは、前記第１リセット回路の導通レベルと極性が逆であり、前記第２リセット回路は、前記第３リセット信号端にも接続され、前記第３リセット信号端の信号に応答して、前記第１電源端の信号を前記第２ノードに伝送する。

【0013】

本開示の例示的な実施形態において、前記第１電源端は、前記第２電源端と共有される。

【0014】

本開示の例示的な実施形態において、前記結合回路は、前記第１ノードと前記第２電源端との間に接続される第３コンデンサを含み、前記第３コンデンサの容量値は、前記第１コンデンサの容量値より大きく、前記第３コンデンサの容量値は、前記第２コンデンサの容量値より大きい。

【0015】

本開示の例示的な実施形態において、前記制御回路は、ゲートが前記イネーブル信号端に接続され、第１極が前記第２電源端に接続され、第２極が前記第２ノードに接続される第５トランジスタと、ゲートが前記イネーブル信号端に接続され、第１極が前記第３ノードに接続され、第２極が前記第４ノードに接続される第６トランジスタと、を含む。

【0016】

本開示の例示的な実施形態において、前記第１リセット回路は、第１トランジスタを含み、前記第１トランジスタは、ゲートが前記第１リセット信号端に接続され、第１極が前記第１初期信号端に接続され、第２極が前記第１ノードに接続され、前記第３リセット回路は、第７トランジスタを含み、前記第７トランジスタは、ゲートが前記第３リセット信号端に接続され、第１極が前記第２初期信号端に接続され、第２極が前記第４ノードに接続され、前記第２リセット回路は、第８トランジスタを含み、前記第８トランジスタは、ゲートが前記第３リセット信号端に接続され、第１極が前記第１電源端に接続され、第２極が前記第２ノードに接続され、ここで、前記第１トランジスタはＮ型のトランジスタであり、第７トランジスタおよび第８トランジスタはＰ型のトランジスタである。

【0017】

本開示の例示的な実施形態において、前記データ書き込み回路は、第４トランジスタを含み、前記第４トランジスタは、ゲートが前記第１ゲート駆動信号端に接続され、第１極が前記第２ノードに接続され、第２極が前記データ信号端に接続され、前記閾値補償回路は、第２トランジスタを含み、前記第２トランジスタは、ゲートが前記第２ゲート駆動信号端に接続され、第１極が前記第１ノードに接続され、第２極が前記第３ノードに接続され、前記画素駆動回路は、制御回路、結合回路、第１リセット回路、第３リセット回路、および第２リセット回路をさらに含み、前記制御回路は、ゲートがイネーブル信号端に接続され、第１極が第２電源端に接続され、第２極が前記第２ノードに接続される第５トランジスタと、ゲートが前記イネーブル信号端に接続され、第１極が前記第３ノードに接続され、第２極が第４ノードに接続される第６トランジスタと、を含み、前記結合回路は、前記第１ノードと前記第２電源端との間に接続される第３コンデンサを含み、前記第１リセット回路は、ゲートが第１リセット信号端に接続され、第１極が第１初期信号端に接続され、第２極が前記第１ノードに接続される第１トランジスタを含み、前記第３リセット回路は、ゲートが第３リセット信号端に接続され、第１極が第２初期信号端に接続され、第２極が前記第４ノードに接続される第７トランジスタを含み、前記第２リセット回路は、ゲートが前記第３リセット信号端に接続され、第１極が第１電源端に接続され、第２極が前記第２ノードに接続される第８トランジスタを含み、ここで、前記第１トランジスタおよび第２トランジスタは酸化物トランジスタであり、前記駆動トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタおよび第８トランジスタは低温ポリシリコントランジスタである。

【0018】

本開示の一態様によれば、上記の画素駆動回路を駆動する画素駆動回路の駆動方法が提供され、
リセット段階において、前記イネーブル信号端、第１リセット信号端および第１ゲート駆動信号端にハイレベルの信号を入力し、前記第２ゲート駆動信号端および第３リセット信号端にローレベルの信号を入力することと、
閾値補償段階において、前記イネーブル信号端、第２ゲート駆動信号端および第３リセット信号端にハイレベルの信号を入力し、前記第１リセット信号端および第１ゲート駆動信号端にローレベルの信号を入力することと、
発光段階において、前記第３リセット信号端および第１ゲート駆動信号端にハイレベルの信号を入力し、前記イネーブル信号端、第２ゲート駆動信号端および第１リセット信号端にローレベルの信号を入力することと、を含む。

【0019】

本開示の一態様によれば、上記の画素駆動回路を備える表示パネルが提供される。

【0020】

本開示の一態様によれば、画素駆動回路を備える表示パネルが提供される。前記画素駆動回路は、駆動トランジスタと、ゲートが第２ゲート線および第３ゲート線に接続され、第１極が前記駆動トランジスタのゲートに接続され、第２極が前記駆動トランジスタの第２極に接続されるＮ型の第２トランジスタと、ゲートが第１ゲート線に接続され、第１極がデータ線に接続され、第２極が前記駆動トランジスタの第１極に接続されるＰ型の第４トランジスタと、第１電極が前記第１ゲート線に接続され、第２電極が前記駆動トランジスタのゲートに接続される第１コンデンサと、第１電極が前記第２ゲート線及び前記第３ゲート線に接続され、第２電極が前記駆動トランジスタのゲートに接続される第２コンデンサと、を含み、前記第１ゲート線の信号の極性は前記第２ゲート線の信号の極性と逆であり、前記第１コンデンサの容量値は前記第２コンデンサの容量値より大きい。前記表示パネルは、さらに、ベース基板と、第１導電層と、第２導電層と、第２活性層と、第３導電層と、第４導電層とを含み、第１導電層は、前記ベース基板の一方の側に位置し、第１導電部および前記第１ゲート線を含み、前記第１導電部は前記駆動トランジスタのゲートを形成するために用いられ、前記ベース基板上の前記第１ゲート線の正投影は第１方向に沿って延在する。第２導電層は、前記第１導電層の前記ベース基板から離れた側に位置し、前記第２ゲート線を含み、前記ベース基板上の前記第２ゲート線の正投影は前記第１方向に沿って延在する。第２活性層は、前記第２導電層の前記ベース基板から離れた側に位置し、第１活性部、第２活性部、および第３活性部を含み、前記第２活性部は、前記第１活性部と前記第３活性部との間に接続され、前記第１活性部は、前記第２トランジスタのチャネル領域を形成するために用いられ、前記ベース基板上の前記第２ゲート線の正投影は、前記ベース基板上の前記第１活性部の正投影を覆う。第３導電層は、前記第２活性層の前記ベース基板から離れた側に位置し、前記第３ゲート線を含み、前記ベース基板上の前記第３ゲート線の正投影は前記第１方向に沿って延在し、前記ベース基板上の前記第３ゲート線の正投影は、前記ベース基板上の前記第１活性部の正投影を覆う。第４導電層は、前記第３導電層の前記ベース基板から離れた側に位置し、接続部を含み、前記接続部は、ビアホールを介して前記第１導電部および前記第３活性部にそれぞれ接続される。前記第１ゲート線は第１延長部を備え、前記ベース基板上の前記第１延長部の正投影は、前記ベース基板上の前記第３活性部の正投影と重なり、前記第１延長部は前記第１コンデンサの第１電極を形成するために用いられ、前記第３活性部は前記第１コンデンサの第２電極を形成するために用いられる。前記第２ゲート線は第２延長部を備え、前記ベース基板上の前記第２延長部の正投影は、前記ベース基板上の前記第２活性部の正投影と重なり、前記ベース基板上の前記第３ゲート線の正投影は、前記ベース基板上の前記第２活性部の正投影の一方の側に位置し、前記第２延長部は第２コンデンサの第１電極の一部を形成するために用いられ、前記第２活性部は前記第２コンデンサの第２電極の一部を形成するために用いられる。前記第３ゲート線は第３延長部を備え、前記接続部は第４延長部を備え、前記ベース基板上の前記第３延長部の正投影は、前記ベース基板上の前記第４延長部の正投影と重なり、前記第３延長部は前記第２コンデンサの第１電極の一部を形成するために用いられ、前記第４延長部は前記第２コンデンサの第２電極の一部を形成するために用いられる。

【0021】

本開示の例示的な実施形態において、前記ベース基板上の前記第３活性部の正投影の前記第１方向におけるサイズは、前記ベース基板上の前記第２活性部の正投影の前記第１方向におけるサイズより大きい。

【0022】

前述の一般的な説明および以下の詳細な説明はいずれも例示的かつ説明的なものにすぎず、本開示を限定するものではないことを理解されたい。
ここでの図面は、明細書に組み込まれ、明細書の一部を構成し、本開示と一致する実施形態を示し、本開示の原理を説明するために明細書とともに構成される。以下の説明における図面はいくつかの例示的な実施形態にすぎず、当業者は創造的な努力なしにこれらの図面に従って他の図面を取得することができる。

【図面の簡単な説明】

【0023】

【図1】従来技術における画素駆動回路の回路構成を示す概略図である。

【図2】図１の画素駆動回路の駆動方法における各ノードのタイミング図である。

【図3】図１の画素駆動回路の図２に示す駆動方法における第１ノード、第２ノード、および第３ノードのシミュレーションタイミング図である。

【図4】本開示の画素駆動回路の例示的な実施形態の概略構造図である。

【図5】本開示の画素駆動回路の別の例示的な実施形態の概略構造図である。

【図6】本開示の画素駆動回路の別の例示的な実施形態の概略構造図である。

【図7】本開示の画素駆動回路の別の例示的な実施形態の概略構造図である。

【図8】図７の画素駆動回路の駆動方法における各ノードのタイミング図である。

【図9】図７の画素駆動回路の図８に示す駆動方法における第１ノード、第２ノード、および第３ノードのシミュレーションタイミング図である。

【図10】本開示の画素駆動回路の例示的な実施形態の構造図である。

【図11】本開示の画素駆動回路の別の例示的な実施形態の概略構造図である。

【図12】本開示の画素駆動回路の別の例示的な実施形態の概略構造図である。

【図13】図１２の画素駆動回路の駆動方法における各ノードのタイミング図である。

【図14】本開示の画素駆動回路の別の例示的な実施形態の概略構造図である。

【図15】本開示の表示パネルの例示的な実施形態における画素駆動回路の分布図である。

【図16】本開示の表示パネルの他の例示的な実施形態における画素駆動回路の分布図である。

【図17】本開示の表示パネルの他の例示的な実施形態における画素駆動回路の分布図である。

【図18】本開示の表示パネルの例示的な実施形態の部分的な構造レイアウトである。

【図19】図１８の第１導電層の構造レイアウトを示す図である。

【図20】図１８の第２導電層の構造レイアウトを示す図である。

【図21】図１８の第２活性層の構造レイアウトを示す図である。

【図22】図１８の第３導電層の構造レイアウトを示す図である。

【図23】図１８の第４導電層の構造レイアウトを示す図である。

【図24】図１８の第１導電層、第２導電層および第２活性層の構造レイアウトを示す図である。

【図25】図１８の第１導電層、第２導電層、第２活性層および第３導電層の構造レイアウトを示す図である。

【図26】図１８の点線Ａに沿った部分断面図である。

【図27】本開示の一実施形態によって提供される画素回路の第１概略構造図である。

【図28】本開示の一実施形態によって提供される画素回路の第２概略構造図である。

【図29】本開示の一実施形態によって提供される第１リセットサブ回路の概略構造図である。

【図30】本開示の一実施形態によって提供される補償サブ回路の概略構造図である。

【図31】本開示の一実施形態によって提供される駆動サブ回路の概略構造図である。

【図32】本開示の一実施形態によって提供される書き込みサブ回路の概略構造図である。

【図33】本開示の一実施形態によって提供される第１発光制御サブ回路の概略構成図である。

【図34】本開示の一実施形態によって提供される第２発光制御サブ回路の概略構成図である。

【図35】本開示の一実施形態によって提供される第２リセットサブ回路の第１概略構造図である。

【図36】本開示の一実施形態によって提供される第２リセットサブ回路の第２概略構造図である。

【図37a】本開示の一実施形態によって提供される画素回路の第１等価回路図である。

【図37b】本開示の一実施形態によって提供される画素回路の第２等価回路図である。

【図38a】本開示の一実施形態によって提供される画素回路の第３等価回路図である。

【図38b】本開示の一実施形態によって提供される画素回路の第３等価回路図である。

【図39】図３７ａまたは図３７ｂに示す画素回路の１スキャンサイクルにおける動作のタイミング図である。

【図40】図３８ａまたは図３８ｂに示す画素回路の１スキャンサイクルにおける動作のタイミング図である。

【図41】図３７ａに示す画素回路のリセット段階におけるトランジスタの動作状態を示す概略図である。

【図42】図３７ａに示す画素回路の再度設定段階におけるトランジスタの動作状態を示す概略図である。

【図43】図３７ａに示す画素回路のデータ書き込み段階におけるトランジスタの動作状態を示す概略図である。

【図44】図３７ａに示す画素回路の発光段階におけるトランジスタの動作状態を示す概略図である。

【図45】本開示の一実施形態によって提供される画素回路の駆動方法の概略的なフローチャートである。

【図46】本発明の少なくとも１つの実施形態による画素回路の構造図である。

【図47】本発明の少なくとも１つの実施形態による画素回路の構造図である。

【図48】本発明の少なくとも１つの実施形態による画素回路の構造図である。

【図49】本発明の少なくとも１つの実施形態による画素回路の構造図である。

【図50】本開示の少なくとも１つの実施形態による画素回路の回路図である。

【図51】本開示の図５０に示される画素回路の少なくとも１つの実施形態の動作のタイミング図である。

【図52】本開示の少なくとも１つの実施形態による画素回路の回路図である。

【図53】本開示の少なくとも１つの実施形態による画素回路の回路図である。

【図54】本開示の少なくとも１つの実施形態による画素回路の回路図である。

【図55】画素回路の２つの隣接する行とリセット電圧線の同じ行との間の電気接続の概略図である。

【図56】画素回路の２つの隣接する列とリセット電圧線の同じ列との間の電気接続の概略図である。

【図57】隣接する行および隣接する列の画素回路によって共有されるリセット電圧線の概略図である。

【図58】格子状に配置されたリセット電圧線と複数の画素回路との接続関係および位置関係を示す模式図である。

【図59】本開示の少なくとも１つの実施形態による表示装置の構造図である。

【図60】本開示の少なくとも１つの実施形態による表示装置の構造図である。

【図61】本開示の少なくとも１つの実施形態による画素回路の構造図である。

【図62】本開示の少なくとも１つの実施形態による画素回路の構造図である。

【図63】本開示の少なくとも１つの実施形態による画素回路の構造図である。

【図64】本開示の少なくとも１つの実施形態による画素回路の構造図である。

【図65】本開示の少なくとも１つの実施形態による画素回路の構造図である。

【図66】本開示の少なくとも１つの実施形態による画素回路の構造図である。

【図67】本開示の少なくとも１つの実施形態による画素回路の構造図である。

【図68】本開示の少なくとも１つの実施形態による画素回路の回路図である。

【図69】図６８に示される画素回路の少なくとも１つの実施形態の動作のタイミング図である。

【図70】図６８に示される画素回路の少なくとも１つの実施形態の動作のタイミング図である。

【図71】図６８に示される画素回路の少なくとも１つの実施形態の動作のタイミング図である。

【図72】本開示の少なくとも１つの実施形態による画素回路の構造図である。

【図73】図７２に示される画素回路の少なくとも１つの実施形態の動作のタイミング図である。

【図74】図７２に示される画素回路の少なくとも１つの実施形態の動作のタイミング図である。

【図75】本開示の少なくとも１つの実施形態による画素回路の構造図である。

【図76】図７５に示される画素回路の少なくとも１つの実施形態の動作のタイミング図である。

【図77】本開示の少なくとも１つの実施形態による表示装置の構造図である。

【図78】本開示の少なくとも１つの実施形態に係る表示装置の構造図である。

【発明を実施するための形態】

【0024】

次に、例示的な実施形態について、添付の図面を参照してより詳細に説明する。しかしながら、例示的な実施形態は、多くの形態で具現化することができ、本明細書に記載される例に限定されるものとして解釈されるべきではない。むしろ、これらの実施形態は、本開示が徹底的かつ完全なものとなり、例示的な実施形態の概念が当業者に完全に伝えるために提供されるものである。なお、各図において同一の符号は同一または類似の構成を示しており、その詳細な説明は省略する。

【0025】

「１つの」、「一」、および「前記」という用語は、１つまたは複数の要素／コンポーネントなどがあることを示すように構成され、「含む」および「備える」という用語は、広く包括的な意味で使用され、列挙された要素／コンポーネントなどに加えて、追加の要素／コンポーネントなどがある可能性があることを意味する。

【0026】

図１は、従来技術における画素駆動回路の回路構成を示す概略図である。この画素駆動回路は、駆動トランジスタＴ３、第１トランジスタＴ１、第２トランジスタＴ２、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７およびコンデンサＣを含んでもよい。駆動トランジスタＴ３は、ゲートが第１ノードＮ１に接続され、第１極が第２ノードＮ２に接続され、第２極が第３ノードＮ３に接続される。第４トランジスタＴ４は、第１極がデータ信号端Ｄａに接続され、第２極が第２ノードＮ２に接続され、ゲートがゲート駆動信号端Ｇ２に接続される。第５トランジスタＴ５は、第１極が第１電源端ＶＤＤに接続され、第２極が第２ノードＮ２に接続され、ゲートがイネーブル信号端ＥＭに接続される。第２トランジスタＴ２は、第１極が第１ノードＮ１に接続され、第２極が第３ノードＮ３に接続され、ゲートがゲート駆動信号端Ｇ１に接続される。第６トランジスタＴ６は、第１極が第３ノードＮ３に接続され、第２極が第７トランジスタＴ７の第１極に接続され、ゲートがイネーブル信号端ＥＭに接続される。第７トランジスタＴ７は、第２極が第２初期信号端Ｖｉｎｉｔ２に接続され、ゲートが第２リセット信号端Ｒｅ２に接続される。第１トランジスタＴ１は、第１極が第１ノードＮ１に接続され、第２極が第１初期信号端Ｖｉｎｉｔ１に接続され、ゲートが第１リセット信号端Ｒｅ１に接続される。コンデンサＣは、第１電源端ＶＤＤと第１ノードＮ１との間に接続される。この画素駆動回路は、発光部ＯＬＥＤを駆動して発光させるために発光部ＯＬＥＤに接続されることができる。発光部ＯＬＥＤは、第６トランジスタＴ６の第２極と電源端ＶＳＳとの間に接続される。第１トランジスタＴ１および第２トランジスタＴ２は、Ｎ型のトランジスタであってもよく、例えば、第１トランジスタＴ１および第２トランジスタＴ２は、Ｎ型金属酸化物トランジスタであってもよく、Ｎ型金属酸化物トランジスタは、リーク電流が小さいため、発光段階において、ノードＮが第１トランジスタＴ１および第２トランジスタＴ２を介してリークすることを回避することができる。一方、駆動トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、および第７トランジスタＴ７は、Ｐ型のトランジスタであってもよく、例えば、駆動トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、および第７トランジスタＴ７は、Ｐ型低温ポリシリコントランジスタであってもよい。低温ポリシリコントランジスタはキャリア移動度が高いため、高解像度、高応答速度、高画素密度、高開口率の表示パネルの実現に役立つ。第１初期信号端と第２初期信号端は、実際の状況に応じて同じまたは異なる電圧信号を出力することができる。

【0027】

図２は、図１の画素駆動回路の駆動方法における各ノードのタイミング図である。Ｇ１はゲート駆動信号端Ｇ１のタイミングを示し、Ｇ２はゲート駆動信号端Ｇ２のタイミングを示し、Ｒｅ１は第１リセット信号端Ｒｅ１のタイミングを示し、Ｒｅ２は第２リセット信号端Ｒｅ２のタイミングを示し、ＥＭはイネーブル信号端ＥＭのタイミングを示し、Ｄａはデータ信号端Ｄａのタイミングを示し、Ｎ１は第１ノードＮ１のタイミングを示す。この画素駆動回路の駆動方法は、第１リセット段階ｔ１、閾値補償段階ｔ２、第２リセット段階ｔ３、および発光段階ｔ４を含んでもよい。第１リセット段階ｔ１では、第１リセット信号端Ｒｅ１がハイレベルの信号を出力し、第１トランジスタＴ１がオンし、第１初期信号端Ｖｉｎｉｔ１が第１ノードＮ１に初期信号を入力する。閾値補償段階ｔ２では、ゲート駆動信号端Ｇ１がハイレベルの信号を出力し、ゲート駆動信号端Ｇ２がローレベルの信号を出力し、第４トランジスタＴ４と第２トランジスタＴ２がオンし、同時に、データ信号端Ｄａは、ノードＮに電圧Ｖｄａｔａ＋Ｖｔｈを書き込むように駆動信号を出力する。ここで、Ｖｄａｔａは駆動信号の電圧であり、Ｖｔｈは駆動トランジスタＴ３の閾値電圧である。第２リセット段階ｔ３では、第２リセット信号端Ｒｅ２がローレベルの信号を出力し、第７トランジスタＴ７がオンし、第２初期信号端Ｖｉｎｉｔ２が第６トランジスタＴ６の第２極に初期信号を入力する。発光段階ｔ４では、イネーブル信号端ＥＭがローレベルの信号を出力し、第６トランジスタＴ６と第５トランジスタＴ５がオンし、コンデンサＣに蓄えられた電圧Ｖｄａｔａ＋Ｖｔｈの作用により駆動トランジスタＴ３が発光する。駆動トランジスタの出力電流の式Ｉ＝（μＷＣｏｘ／２Ｌ）（Ｖｇｓ－Ｖｔｈ）^２によると、μはキャリア移動度であり、Ｃｏｘは単位面積当たりのゲート容量であり、Ｗは駆動トランジスタのチャネルの幅であり、Ｌは駆動トランジスタのチャネルの長さであり、Ｖｇｓは駆動トランジスタのゲート・ソース間電圧差であり、Ｖｔｈは駆動トランジスタの閾値電圧である。本開示の画素駆動回路において、駆動トランジスタの出力電流はＩ＝（μＷＣｏｘ／２Ｌ）（Ｖｄａｔａ＋Ｖｔｈ－Ｖｄｄ－Ｖｔｈ）^２となる。この画素駆動回路は、駆動トランジスタの閾値がその出力電流に与える影響を回避することができる。

【0028】

関連技術では、画素駆動回路内の駆動トランジスタのゲートとソースとの間に寄生容量が存在し、画素駆動回路は、リセット段階において、駆動トランジスタのゲート電圧が初期化電圧に初期化され、上記の寄生容量のカップリング効果により、駆動トランジスタのソース電圧もそれに応じて変化する。リセット段階で異なる階調がリセットされると、駆動トランジスタのゲート電圧が異なる量で変化し、したがって駆動トランジスタのソース電圧も異なる量で変化し、その結果、リセット段階が完了した後、駆動トランジスタのＶｇｓ（ゲート・ソース間電圧差）が異なる。図３は、図１の画素駆動回路の図２に示す駆動方法における第１ノード、第２ノード、および第３ノードのシミュレーションタイミング図であり、Ｎ１は第１ノードＮ１のタイミング図を示し、Ｎ２は第２ノードＮ２のタイミング図を示し、Ｎ３は第３ノードＮ３のタイミング図を示す。図３は、４種類のデータ信号による、図１に示された画素駆動回路の各ノードのタイミング図を具体的に示しており、図３のリセット段階ｔ１では、４種類のデータ信号による第１ノードＮ１をリセットする必要があり、本開示の例示的な実施形態では、２種類のデータ信号による各ノードのタイミングについて説明する。図３に示すように、第１データ信号による各ノードのタイミングは曲線Ｖｄａ１で示され、第２データ信号による各ノードのタイミングは曲線Ｖｄａ２で示される。第１データ信号と第２データ信号の電圧が異なるため、リセット段階ｔ１の前では、第１ノードＮ１の電圧が異なり、第３ノードＮ３の電圧も異なり、第２ノードの電圧はすべて第１電源端ＶＤＤの電圧である。リセット段階ｔ１では、２種類のデータ信号による第１ノードＮ１の電圧はすべて初期化電圧まで引き下げられる。第１データ信号による第１ノードＮ１のプルダウン変化量は、第２データ信号による第１ノードＮ１のプルダウン変化量より小さいため、第１データ信号による第２ノードのプルダウン変化量は、第２データ信号による第２ノードＮ２のプルダウン変化量より小さい。すなわち、リセット段階では、第１データ信号による第２ノードＮ２の電圧は、第２データ信号による第２ノードＮ２の電圧よりも低いため、駆動トランジスタＶｇｓ（ゲート・ソース間電圧差）は、異なるデータ信号の下で異なる。さらに、駆動トランジスタのＶｇｓがその閾値電圧に影響を与えるため、表示パネルには残像やちらつきの問題が発生する。例えば、表示パネルが白黒画像から同じ階調画像に変換される場合、白黒画像に対応する画素内の駆動トランジスタの閾値電圧が異なるため、同じ階調画像に変換された後、前のフレームの白黒画像が位置する領域は異なるグレースケールを表示し、つまり、残像問題が発生する。

【0029】

これに基づいて、本開示の例示的な実施形態は、画素駆動回路を提供する。図４は、本開示の画素駆動回路の例示的な実施形態の概略構造図である。前記画素駆動回路は、駆動回路１、第１リセット回路２、および第２リセット回路３を含んでもよい。駆動回路１は、第１ノードＮ１および第２ノードＮ２に接続され、第１ノードＮ１と第２ノードＮ２との間の電圧差に応じて駆動電流を出力する。第１リセット回路２は、第１ノードＮ１、第１初期信号端Ｖｉｎｉｔ１、および第１リセット信号端Ｒｅ１に接続され、第１リセット信号端Ｒｅ１の信号に応答して、第１初期信号端Ｖｉｎｉｔ１の信号を第１ノードＮ１に伝送する。第２リセット回路３は、第２ノードＮ２と第１電源端ＶＧＨに接続され、制御信号に応答して、第１電源端ＶＧＨの信号を第２ノードＮ２に伝送する。
本開示の例示的な実施形態では、画素駆動回路は、リセット段階において、第１リセット

【0030】

回路２を使用して第１初期信号端Ｖｉｎｉｔ１の信号を第１ノードＮ１に伝送し、同時に、第２リセット回路３を使用して第１電源端ＶＧＨの信号を第２ノードＮ２に伝送するため、画素駆動回路は、異なるデータ信号の下で、駆動トランジスタのゲート・ソース間電圧差を同じ値にリセットすることができ、それによって表示パネルの残像やちらつきの問題が改善される。

【0031】

本開示の例示的な実施形態では、図４に示すように、駆動回路１はさらに第３ノードＮ３に接続されることができ、駆動回路１は駆動トランジスタＴ３を含んでもよい。駆動トランジスタＴ３は、ゲートが第１ノードＮ１に接続され、第１極が第２ノードＮ２に接続され、第２極が第３ノードＮ３に接続される。駆動トランジスタＴ３はＰ型のトランジスタであってもよく、例えば、駆動トランジスタＴ３はＰ型低温ポリシリコントランジスタであってもよく、駆動トランジスタＴ３は第１ノードＮ１と第２ノードＮ２との間の電圧差に応じて第３ノードに駆動電流を入力することができる。本開示の他の例示的な実施形態において、駆動トランジスタＴ３はＮ型のトランジスタであってもよく、駆動トランジスタＴ３がＮ型のトランジスタである場合、駆動トランジスタは第１ノードＮ１と第２ノードＮ２との間の電圧差に応じて第２ノードに駆動電流を入力してもよいことを理解されたい。さらに、駆動回路１は複数の駆動トランジスタを含んでもよく、複数の駆動トランジスタは第２ノードと第３ノードとの間に並列に接続されてもよい。

【0032】

本開示の例示的な実施形態では、図４に示すように、第１リセット回路２は第１トランジスタＴ１を含み、第１トランジスタＴ１は、ゲートが第１リセット信号端Ｒｅ１に接続され、第１極が第１初期信号端Ｖｉｎｉｔ１に接続され、第２極が第１ノードＮ１に接続される。第２リセット回路３の導通レベルと第１リセット回路２の導通レベルは同じ極性であってもよい。第２リセット回路３は、第１リセット信号端Ｒｅ１にさらに接続され、第１リセット信号端Ｒｅ１の信号に応答して、第１電源端ＶＧＨの信号を第２ノードＮ２に伝送するように構成されてもよい。図４に示すように、第２リセット回路３は第８トランジスタＴ８を含み、第８トランジスタＴ８は、ゲートが第１リセット信号端Ｒｅ１に接続され、第１極が第１電源端ＶＧＨに接続され、第２極が第２ノードＮ２に接続される。

【0033】

なお、この画素駆動回路は、閾値補償段階で駆動トランジスタＴ３をオンにする必要があるため、第１初期信号端Ｖｉｎｉｔ１と第１電源端ＶＧＨとの間の電圧差Ｖｉｎｉｔ１－Ｖｇｈは、駆動トランジスタＴ３の閾値電圧より小さい必要があることに留意されたい。ここで、Ｖｉｎｉｔ１は第１初期信号端の電圧であり、Ｖｇｈは第１電源端ＶＧＨの電圧である。また、他の例示的な実施形態において、第２リセット回路３は、制御信号に応答して、他の信号端の信号を第２ノードに送信して、第２ノードをリセットすることもできる。

【0034】

本開示の例示的な実施形態において、第１トランジスタＴ１と第８トランジスタＴ８は両方とも酸化物トランジスタであってもよい。例えば、第１トランジスタＴ１および第８トランジスタＴ８の半導体材料は酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）であってもよく、これに対応して、第１トランジスタＴ１および第８トランジスタＴ８はＮ型のトランジスタであってもよい。酸化物トランジスタはターンオフリーク電流が小さいため、第１トランジスタＴ１を介した第１ノードＮ１のリーク電流と第８トランジスタＴ８を介した第２ノードＮ２のリーク電流を低減することができる。

【0035】

本開示の他の例示的な実施形態において、第２リセット回路３の導通レベルと第１リセット回路２の導通レベルは、逆の極性を有してもよいことを理解されたい。例えば、図５は、本開示の画素駆動回路の別の例示的な実施形態の概略構造図である。第２リセット回路３は、第２リセット信号端Ｒｅ２にも接続され、第２リセット信号端Ｒｅ２の信号に応答して、第１電源端ＶＧＨの信号を第２ノードＮ２に伝送するように構成されてもよい。第２リセット信号端Ｒｅ２の信号の極性は、第１リセット信号端Ｒｅ１の信号の極性と逆であってもよい。第１リセット回路２は、Ｎ型の第１トランジスタＴ１を含み、第１トランジスタＴ１は、ゲートが第１リセット信号端Ｒｅ１に接続され、第１極が第１初期信号端Ｖｉｎｉｔ１に接続され、第２極が第１ノードＮ１に接続される。第２リセット回路３は、Ｐ型の第８トランジスタＴ８を含み、第８トランジスタＴ８は、ゲートが第２リセット信号端Ｒｅ２に接続され、第１極が第１電源端ＶＧＨに接続され、第２極が第２ノードＮ２に接続される。

【0036】

本開示の例示的な実施形態において、図６は、本開示の画素駆動回路の別の例示的な実施形態の概略構造図である。前記画素駆動回路は、制御回路５および結合回路６をさらに含むことができる。制御回路５は、第２電源端ＶＤＤ、第２ノードＮ２、第３ノードＮ３、第４ノードＮ４およびイネーブル信号端ＥＭに接続され、イネーブル信号端ＥＭの信号に応答して、第２電源端ＶＤＤの信号を第２ノードＮ２に伝送し、イネーブル信号端ＥＭの信号に応答して、第３ノードＮ３と第４ノードＮ４とを連通するように構成される。結合回路６は、第２電源端ＶＤＤと第１ノードＮ１との間に接続される。

【0037】

本開示の例示的な実施形態において、図６に示すように、画素駆動回路は、データ書き込み回路７および閾値補償回路８をさらに含むことができる。データ書き込み回路７は、第２ノードＮ２、データ信号端Ｖｄａｔａ、および第１ゲート駆動信号端Ｇ１に接続され、第１ゲート駆動信号端Ｇ１の信号に応答して、データ信号端Ｖｄａｔａの信号を第２ノードＮ２に伝送するように構成される。閾値補償回路８は、第１ノードＮ１および第３ノードＮ３に接続され、制御信号に応答して、第１ノードＮ１と第３ノードＮ３とを連通するように構成される。データ書き込み回路７および閾値補償回路８は、閾値補償段階でオンとなり、第１ノードＮ１に補償電圧Ｖｄａｔａ＋Ｖｔｈを書き込むように構成される。ここで、Ｖｄａｔａはデータ信号端の電圧であり、Ｖｔｈは駆動トランジスタの閾値電圧である。本開示の他の例示的な実施形態において、第１ノードＮ１に補償電圧を書き込む他の方法があることを理解されたい。例えば、データ書き込み回路は、第３ノードＮ３、データ信号端Ｖｄａｔａ、および第１ゲート駆動信号端Ｇ１に接続され、第１ゲート駆動信号端Ｇ１の信号に応答して、データ信号端Ｖｄａｔａの信号を第３ノードＮ３に伝送する共に、閾値補償回路８は、第１ノードＮ１と第２ノードＮ２に接続され、制御信号に応答して、第１ノードＮ１と第２ノードＮ２とを連通するように構成されてもよい。データ書き込み回路７および閾値補償回路８がオンになると、画素駆動回路は補償電圧Ｖｄａｔａ＋Ｖｔｈを第１ノードＮ１に書き込むこともできる。

【0038】

本開示の例示的な実施形態において、図６に示すように、第４ノードＮ４は発光ダイオードである発光部ＯＬＥＤに接続され、発光部ＯＬＥＤの他方の電極は第４電源端ＶＳＳに接続される。第４電源端ＶＳＳの電圧は、第２電源端ＶＤＤの電圧よりも低い。画素駆動回路は、第４ノードＮ４と第２初期信号端Ｖｉｎｉｔ２に接続され、制御信号に応答して、第２初期信号端Ｖｉｎｉｔ２の信号を第４ノードＮ４に伝送する第３リセット回路４をさらに含むことができる。第４ノードＮ４に初期信号を書き込むことにより、発光ダイオード内部の発光界面で再結合しないキャリアを除去することができ、発光ダイオードの経年劣化を軽減することができる。

【0039】

本開示の例示的な実施形態において、図６に示すように、制御回路５は、第５トランジスタＴ５および第６トランジスタＴ６を含んでもよい。第５トランジスタＴ５は、ゲートがイネーブル信号端ＥＭに接続され、第１極が第２電源端ＶＤＤに接続され、第２極が第２ノードＮ２に接続される。第６トランジスタＴ６は、ゲートがイネーブル信号端ＥＭに接続され、第１極が第３ノードＮ３に接続され、第２極が第４ノードＮ４に接続される。結合回路６は、第２電源端ＶＤＤと第１ノードＮ１との間に接続された第３コンデンサＣ３を含んでもよい。

【0040】

本開示の例示的な実施形態において、図６に示すように、閾値補償回路８の導通レベルとデータ書き込み回路７の導通レベルの極性は逆であってもよい。閾値補償回路８はさらに第２ゲート駆動信号端Ｇ２に接続され、第２ゲート駆動信号端Ｇ２の信号に応答して、第１ノードＮ１と第３ノードＮ３を接続するように構成される。第１ゲート駆動信号端Ｇ１の信号と第２ゲート駆動信号端Ｇ２の信号の極性は逆であってもよい。データ書き込み回路７は、第４トランジスタＴ４を含み、第４トランジスタＴ４は、ゲートが第１ゲート駆動信号端Ｇ１に接続され、第１極がデータ信号端Ｖｄａｔａに接続され、第２極が第２ノードＮ２に接続される。閾値補償回路８は、第２トランジスタＴ２を含み、第２トランジスタＴ２は、ゲートが第２ゲート駆動信号端Ｇ２に接続され、第１極が第１ノードＮ１に接続され、第２極が第３ノードＮ３に接続される。第４トランジスタＴ４は、Ｐ型のトランジスタであってもよく、例えば、第４トランジスタＴ４は、Ｐ型低温ポリシリコントランジスタであってもよく、低温ポリシリコントランジスタはキャリア移動度が高いため、第４トランジスタＴ４の応答速度が向上する。第２トランジスタＴ２はＮ型のトランジスタであってもよく、例えば、第２トランジスタＴ２は、酸化物トランジスタであってもよく、第２トランジスタＴ２の半導体材料は酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）であってもよい。第２トランジスタＴ２を酸化物トランジスタとすることにより、発光ノードの第１ノードＮ１において第２トランジスタを通過する画素駆動回路のリーク電流を低減することができる。

【0041】

他の例示的な実施形態において、第４トランジスタＴ４と第２トランジスタＴ２は両方ともＮ型のトランジスタまたはＰ型のトランジスタであってもよく、これに応じて第４トランジスタＴ４と第２トランジスタＴ２は同一ゲート駆動信号端を共有してもよいことを理解されたい。

【0042】

本開示の例示的な実施形態において、図６に示すように、第３リセット回路４は、第３リセット信号端Ｒｅ３にさらに接続され、第３リセット信号端Ｒｅ３の信号に応答して、第２初期信号端Ｖｉｎｉｔ２の信号を第４ノードＮ４に伝送するように構成されてもよい。第３リセット回路４は、第７トランジスタＴ７を含み、第７トランジスタＴ７は、ゲートが第３リセット信号端Ｒｅ３に接続され、第１極が第２初期信号端Ｖｉｎｉｔ２に接続され、第２極が第４ノードＮ４に接続される。第７トランジスタＴ７は、Ｐ型のトランジスタであってもよく、例えば、第７トランジスタＴ７は、Ｐ型低温ポリシリコントランジスタであってもよく、低温ポリシリコントランジスタはキャリア移動度が高いため、第７トランジスタＴ７の応答速度が向上する。

【0043】

本開示の例示的な実施形態において、図６に示すように、第８トランジスタＴ８の第１極と第５トランジスタＴ５の第１極はそれぞれ異なる電源端に接続される。図７は、本開示の画素駆動回路の別の例示的な実施形態の概略構造図である。本開示の他の例示的な実施形態において、第８トランジスタＴ８の第１極と第５トランジスタＴ５の第１極は、同一電源端に接続されてもよい、すなわち、第２電源端ＶＤＤは、第１電源端ＶＧＨと共有されてもよいことを理解されたい。

【0044】

図８は、図７の画素駆動回路の駆動方法における各ノードのタイミング図である。Ｇ１は第１ゲート駆動信号端のタイミングを示し、Ｇ２は第２ゲート駆動信号端のタイミングを示し、Ｒｅ１は第１リセット信号端のタイミングを示し、Ｒｅ３は第３リセット信号端のタイミングを示し、ＥＭはイネーブル信号端のタイミングを表す。画素駆動回路の駆動方法は、リセット段階ｔ１、閾値補償段階ｔ２、バッファ段階ｔ３、および発光段階ｔ４の４つの段階を含んでもよい。リセット段階ｔ１では、イネーブル信号端ＥＭ、第１リセット信号端Ｒｅ１、第１ゲート駆動信号端がハイレベルの信号を出力し、第２ゲート駆動信号端Ｇ２、第３リセット信号端Ｒｅ３がローレベルの信号を出力し、第１トランジスタＴ１、第７トランジスタＴ７、第８トランジスタＴ８がオンになり、第１初期信号端Ｖｉｎｉｔ１は第１ノードＮ１に第１初期信号を入力し、第１電源端ＶＤＤは第２ノードＮ２に電源信号を入力し、第２初期信号端Ｖｉｎｉｔ２は第４ノードに第２初期信号を入力し、第１初期信号と第２初期信号の電圧は同じであっても異なっていてもよい。閾値補償段階ｔ２では、イネーブル信号端ＥＭ、第２ゲート駆動信号端Ｇ２、第３リセット信号端がハイレベルの信号を出力し、第１リセット信号端Ｒｅ１、第１ゲート駆動信号端Ｇ１がローレベルの信号を出力し、第２トランジスタＴ２と第４トランジスタＴ４がオンになり、データ信号端Ｖｄａｔａは第１ノードＮ１に補償電圧Ｖｄａｔａ＋Ｖｔｈを書き込む。ここで、Ｖｄａｔａはデータ信号端の電圧であり、Ｖｔｈは駆動トランジスタの閾値電圧である。バッファ段階ｔ３では、イネーブル信号端ＥＭ、第３リセット信号端Ｒｅ３、第１ゲート駆動信号端Ｇ１がハイレベルの信号を出力し、第２ゲート駆動信号端Ｇ２、第１リセット信号端Ｒｅ１がローレベルの信号を出力し、すべてのトランジスタがオフになる。発光段階ｔ４では、第３リセット信号端Ｒｅ３および第１ゲート駆動信号端Ｇ１がハイレベルの信号を出力し、イネーブル信号端ＥＭ、第２ゲート駆動信号端Ｇ２および第１リセット信号端Ｒｅ１がローレベルの信号を出力し、第５トランジスタＴ５および第６トランジスタＴ６がオンになり、第３コンデンサＣ３に蓄えられた電圧Ｖｄａｔａ＋Ｖｔｈの作用により駆動トランジスタＴ３が発光する。本開示の他の例示的な実施形態において、駆動方法がバッファ段階を含まなくてもよく、第１トランジスタＴ１と第７トランジスタＴ７が異なる段階でオンされてもよいことを理解されたい。閾値補償段階ｔ２では、第１ゲート駆動信号端Ｇ１のアクティブレベル（ローレベル）の持続時間は、第２ゲート駆動信号端Ｇ２のアクティブレベル（ハイレベル）の持続時間より短くてもよい。閾値補償段階ｔ２では、第１ゲート駆動信号端Ｇ１は１行の画素駆動回路をスキャンすることができ、第２ゲート駆動信号端Ｇ２は複数行の画素駆動回路（例えば、２行の画素駆動回路）を１行ずつスキャンすることができる。

【0045】

図９は、図７の画素駆動回路の図８に示す駆動方法における第１ノード、第２ノード、および第３ノードのシミュレーションタイミング図である。Ｎ１は第１ノードＮ１のタイミング図を示し、Ｎ２は第２ノードＮ２のタイミング図を示し、Ｎ３は第３ノードＮ３のタイミング図を示す。図９は、４種類のデータ信号による、図７に示された画素駆動回路の各ノードのタイミング図を具体的に示しており、図９のリセット段階ｔ１では、４種類のデータ信号による第１ノードＮ１をリセットする必要があり、本開示の例示的な実施形態では、２種類のデータ信号による各ノードのタイミングについて説明する。図９に示すように、第１データ信号による各ノードのタイミングは曲線Ｖｄａ１で示され、第２データ信号による各ノードのタイミングは曲線Ｖｄａ２で示される。図９に示すように、第１データ信号と第２データ信号の電圧が異なるため、リセット段階ｔ１の前では、第１ノードＮ１の電圧が異なり、第３ノードＮ３の電圧も異なり、第２ノードの電圧はすべて第１電源端ＶＤＤの電圧である。リセット段階ｔ１では、２種類のデータ信号による第１ノードＮ１の電圧はすべて第１初期信号の電圧まで引き下げられると共に、第２ノードＮ２の電圧も第１電源端ＶＤＤの電圧に初期化される。したがって、リセット段階の終了時に、第１データ信号に基づく駆動トランジスタのゲート・ソース間電圧差は、第２データ信号に基づく駆動トランジスタのゲート・ソース間電圧差と等しくなり、この画素駆動回路は、異なるデータ信号に基づく駆動トランジスタのゲートとソース間の異なる電圧差によって引き起こされる残像問題を改善することができる。

【0046】

本開示の例示的な実施形態は、上述の画素駆動回路を駆動する画素駆動回路の駆動方法をさらに提供する。この駆動方法は、以下のステップを含む。

【0047】

リセット段階では、第１リセット回路２によって第１初期信号端Ｖｉｎｉｔ１の信号が第１ノードＮ１に伝送され、一方、第２リセット回路３によって第１電源端ＶＧＨの信号が第２ノードＮ２に伝送される。画素の駆動方法については上記の内容で詳しく説明したので、ここでは繰り返さない。

【0048】

本開示の例示的な実施形態は、上述の画素駆動回路を備える表示パネルをさらに提供する。表示パネルは、携帯電話、タブレットコンピュータ、テレビなどの表示装置に適用することができる。

【0049】

図１に示すように、従来技術では、第１ノードＮ１とゲート駆動信号端Ｇ１との間に寄生容量が存在する。図２に示すように、閾値補償段階ｔ２の終了時に、ゲート駆動信号端Ｇ１の信号がハイレベルからローレベルに変化し、寄生容量のカップリング効果により、第１ノードＮ１の電圧はゲート駆動信号端Ｇ１によってプルダウンされ、その結果、データ信号端の最大電圧では０階調（黒画像）の表示を実現できなくなる。言い換えれば、正常に０階調を表示すれば、データ信号端にはより大きな電圧信号を与える必要がある。

【0050】

これに基づいて、本開示の例示的な実施形態は、画素駆動回路を提供する。図１０は、本開示の画素駆動回路の例示的な実施形態の構造図である。前記画素駆動回路は、駆動トランジスタＴ３、データ書き込み回路７、閾値補償回路８、第１コンデンサＣ１、および第２コンデンサＣ２を含んでもよい。駆動トランジスタＴ３は、ゲートが第１ノードＮ１に接続され、第１極が第２ノードＮ２に接続され、第２極が第３ノードＮ３に接続される。データ書き込み回路７は、第２ノードＮ２とデータ信号端Ｖｄａｔａに接続され、第１ゲート駆動信号端Ｇ１の信号に応答して、データ信号端Ｖｄａｔａの信号を第２ノードＮ２に伝送するように構成される。閾値補償回路８は、第１ノードＮ１、第３ノードＮ３、および第２ゲート駆動信号端Ｇ２に接続され、第２ゲート駆動信号端Ｇ２の信号に応答して、第１ノードＮ１と第３ノードＮ３とを連通するように構成される。第１コンデンサＣ１は、第１ノードＮ１と第１ゲート駆動信号端Ｇ１との間に接続される。第２コンデンサＣ２は、第１ノードＮ１と第２ゲート駆動信号端Ｇ２との間に接続される。データ書き込み回路７の導通レベルはローレベルであり、閾値補償回路８の導通レベルはハイレベルであり、第１コンデンサＣ１の容量値は第２コンデンサＣ２の容量値よりも大きい。

【0051】

本開示の例示的な実施形態では、閾値補償段階において、第１ゲート駆動信号端Ｇ１はローレベルの信号を出力し、第２ゲート駆動信号端Ｇ２はハイレベルの信号を出力して、補償電圧Ｖｄａｔａ＋Ｖｔｈを第１ノードＮ１に書き込むことができ、Ｖｄａｔａはデータ信号端の電圧であり、Ｖｔｈは駆動トランジスタＴ３の閾値電圧である。閾値補償段階が終了した後、第１ゲート駆動信号端Ｇ１の信号はローレベルからハイレベルに変化し、第１コンデンサＣ１のカップリング効果により、第１ノードＮ１は第１ゲート駆動信号端Ｇ１によってプルアップされ、第２ゲート駆動信号端Ｇ２の信号はハイレベルからローレベルに変化し、第２コンデンサＣ２のカップリング効果により、第１ノードＮ１は第２ゲート駆動信号端Ｇ２によってプルダウンされる。第１コンデンサＣ１の容量値は第２コンデンサＣ２の容量値よりも大きいため、第１ノードＮ１は全体としてプルアップされる。したがって、画素駆動回路に対応して設けられるソース駆動回路は、データ信号端に小さな電圧信号を供給するだけで、画素駆動回路の限界階調（最小階調または最大階調）の表示を実現でき、即ちこの画素駆動回路が適用される表示パネルの消費電力は比較的小さい。

【0052】

本開示の例示的な実施形態において、駆動トランジスタＴ３はＰ型のトランジスタであってもよく、例えば、駆動トランジスタはＰ型低温ポリシリコントランジスタであってもよい。駆動トランジスタＴ３がＰ型のトランジスタである場合、第１ノードＮ１の電圧が高くなるほど、駆動トランジスタＴ３の出力電流は小さくなり、すなわち、画素駆動回路は、０階調でソース駆動回路が出力するデータ信号の電圧を下げることができる。本開示の他の例示的な実施形態において、駆動トランジスタＴ３はＮ型のトランジスタであってもよいことを理解されたい。駆動トランジスタＴ３がＮ型のトランジスタである場合、第１ノードＮ１の電圧が高くなるほど、駆動トランジスタＴ３の出力電流は大きくなり、すなわち、画素駆動回路は、最大階調でソース駆動回路が出力するデータ信号の電圧を下げることができる。

【0053】

本開示の例示的な実施形態において、前記第１コンデンサの容量値をＣ１とし、前記第２コンデンサの容量値をＣ２とする時、Ｃ１／Ｃ２は１．５以上４以下であってもよい。例えば、Ｃ１／Ｃ２は、１．５、２、２．３、２．５、３、３．５、４であってもよい。Ｃ１／Ｃ２の値が大きくなるほど、第１ノードＮ１がプルアップされる効果がより明らかになる。

【表1】

【0054】

上の表に示すように、Ｖｄａｔａ－Ｌ０は、０階調で各色の副画素が必要とするデータ信号の電圧を示し、ΔＶは、ソース駆動回路の最大出力電圧と０階調で必要なデータ信号の最大電圧との差を表し、ソース駆動回路の最大出力電圧は６．８９Ｖである。Ｃ１／Ｃ２が１．３５、１．７３、２．０５、２．３に対応する複数のデータは、同一の設計構造に基づく複数のデータ（Ｃ１／Ｃ２が異なる以外は同じ構造）であり、Ｃ１／Ｃ２が２．２に対応するデータは、別の設計構造のデータである。この表からわかるように、同一の設計構造の下では、Ｃ１／Ｃ２が大きいほど、第１ノードＮ１がプルアップされる効果がより明らかになり、したがって、０階調で必要なデータ信号の電圧が小さくなる。

【0055】

本開示の例示的な実施形態において、図１０に示すように、データ書き込み回路７はＰ型の第４トランジスタＴ４を含んでもよく、第４トランジスタＴ４は、例えば、Ｐ型低温ポリシリコントランジスタであってもよい。第４トランジスタＴ４は、ゲートが第１ゲート駆動信号端Ｇ１に接続され、第１極が第２ノードＮ２に接続され、第２極がデータ信号端Ｖｄａｔａに接続される。閾値補償回路８はＮ型の第２トランジスタＴ２を含んでもよく、第２トランジスタＴ２は、例えば、Ｎ型酸化物トランジスタであってもよく、酸化物トランジスタの半導体材料は酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）であってもよい。第２トランジスタＴ２は、ゲートが第２ゲート駆動信号端Ｇ２に接続され、第１極が第１ノードＮ１に接続され、第２極が第３ノードＮ３に接続される。

【0056】

本開示の例示的な実施形態において、図１１は、本開示の画素駆動回路の別の例示的な実施形態の概略構造図である。前記画素駆動回路は、制御回路５および結合回路６をさらに含むことができる。制御回路５は、第２電源端ＶＤＤ、第２ノードＮ２、第３ノードＮ３、第４ノードＮ４、およびイネーブル信号端ＥＭに接続され、イネーブル信号端ＥＭの信号に応答して、第２電源端ＶＤＤの信号を第２ノードＮ２に伝送し、イネーブル信号端ＥＭの信号に応答して、第３ノードＮ３と第４ノードＮ４を接続するように構成される。結合回路６は、第１ノードＮ１と第２電源端ＶＤＤとの間に接続される。本開示の他の例示的な実施形態において、制御回路５は、イネーブル信号端ＥＭの信号に応答して、第２電源端ＶＤＤの信号を第３ノードＮ３に伝送し、イネーブル信号端ＥＭの信号に応答して、第２ノードＮ２と第４ノードＮ４とを連通するように構成されてもよいことを理解されたい。

【0057】

本開示の例示的な実施形態において、図１１に示すように、画素駆動回路は第１リセット回路２をさらに含むことができる。第１リセット回路２は、第１ノードＮ１、第１初期信号端Ｖｉｎｉｔ１、および第１リセット信号端Ｒｅ１に接続され、第１リセット信号端Ｒｅ１の信号に応答して、第１初期信号端Ｖｉｎｉｔ１の信号を第１ノードＮ１に伝送するように構成されてもよい。

【0058】

本開示の例示的な実施形態において、図１１に示すように、第４ノードＮ４は発光部ＯＬＥＤに接続されるように構成され、画素駆動回路は、第３リセット回路４をさらに含むことができ、第３リセット回路４は、第４ノードＮ４、第２初期信号端Ｖｉｎｉｔ２、および第３リセット信号端Ｒｅ３に接続され、第３リセット信号端Ｒｅ３の信号に応答して、第２初期信号端Ｖｉｎｉｔ２の信号を第４ノードＮ４に伝送するように構成される。発光部ＯＬＥＤの他端は、第３電源端ＶＳＳに接続され、発光部ＯＬＥＤは発光ダイオードであってもよい。第４ノードＮ４に初期信号を書き込むことにより、発光ダイオード内部の発光界面で再結合しないキャリアを除去することができ、発光ダイオードの経年劣化を軽減することができる。

【0059】

本開示の例示的な実施形態において、図１１に示すように、結合回路６は、第１ノードＮ１と第２電源端ＶＤＤとの間に接続された第３コンデンサＣ３を含んでもよく、第３コンデンサＣ３の容量値は、第１コンデンサＣ１の容量値よりも大きく、第３コンデンサＣ３の容量値は、第２コンデンサＣ２の容量値よりも大きくてもよい。第３コンデンサＣ３をより大きな容量値に設定することにより、第３コンデンサＣ３の電荷蓄積コンデンサを増加させることができ、それによって発光段階の最大期間を長くすることができる。制御回路５は、第５トランジスタＴ５および第６トランジスタＴ６を含んでもよく、第５トランジスタＴ５は、ゲートがイネーブル信号端ＥＭに接続され、第１極が第２電源端ＶＤＤに接続され、第２極が第２ノードＮ２に接続される。第６トランジスタＴ６は、ゲートがイネーブル信号端ＥＭに接続され、第１極が第３ノードＮ３に接続され、第２極が第４ノードＮ４に接続される。第１リセット回路２は、第１トランジスタＴ１を含み、第１トランジスタＴ１は、ゲートが第１リセット信号端Ｒｅ１に接続され、第１極が第１初期信号端Ｖｉｎｉｔ１に接続され、第２極が第１ノードＮ１に接続される。第３リセット回路４は、第７トランジスタＴ７を含み、第７トランジスタＴ７は、ゲートが第３リセット信号端Ｒｅ３に接続され、第１極が第２初期信号端Ｖｉｎｉｔ２に接続され、第２極が第４ノードＮ４に接続される。第１トランジスタＴ１および第２トランジスタＴ２はＮ型のトランジスタであってもよく、Ｎ型のトランジスタの半導体材料は酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）であってもよい。酸化物トランジスタはターンオフリーク電流が小さいため、発光段階における第１トランジスタＴ１と第２トランジスタＴ２を介した第１ノードＮ１のリーク電流を低減することができる。第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、および第７トランジスタＴ７は、Ｐ型のトランジスタであってもよく、例えば、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、および第７トランジスタＴ７は、Ｐ型低温ポリシリコントランジスタであってもよい。低温ポリシリコントランジスタはキャリア移動度が高いため、高解像度、高応答速度、高画素密度、高開口率の表示パネルの実現に役立つ。

【0060】

図１２は、本開示の画素駆動回路の別の例示的な実施形態の概略構造図である。前記画素駆動回路は、第２リセット回路３をさらに含むことができ、第２リセット回路３は、第２ノードＮ２と第１電源端ＶＧＨに接続され、制御信号に応答して、第１電源端ＶＧＨの信号を第２ノードＮ２に伝送する。本開示の例示的な実施形態において、第１リセット回路の導通レベルは、第３リセット回路の導通レベルと極性が逆であってもよく、第１リセット信号端Ｒｅ１の信号は、第３リセット信号端Ｒｅ３の信号と極性が逆であってもよく、第２リセット回路３の導通レベルは、第１リセット回路２の導通レベルと極性が逆であってもよい。第２リセット回路３は、第３リセット信号端Ｒｅ３にも接続され、第３リセット信号端Ｒｅ３の信号に応答して、第１電源端ＶＧＨの信号を第２ノードＮ２に伝送するように構成されてもよい。

【0061】

本開示の例示的な実施形態において、画素駆動回路内の駆動トランジスタのゲートとソースとの間に寄生容量が存在し、画素駆動回路では、リセット段階において、駆動トランジスタのゲート電圧が初期化電圧に初期化され、上記の寄生容量のカップリング効果により、駆動トランジスタのソース電圧もそれに応じて変化する。リセット段階で異なる階調がリセットされると、駆動トランジスタのゲート電圧が異なる量で変化し、したがって駆動トランジスタのソース電圧も異なる量で変化し、その結果、リセット段階が完了した後、駆動トランジスタのＶｇｓ（ゲート・ソース間電圧差）が異なる。さらに、駆動トランジスタのＶｇｓがその閾値電圧に影響を与えるため、表示パネルには残像の問題が発生する。例えば、表示パネルが白黒画像から同じ階調画像に変換される場合、白黒画像に対応する画素内の駆動トランジスタの閾値電圧が異なるため、同じ階調画像に変換された後、前のフレームの白黒画像が位置する領域は異なるグレースケールを表示し、つまり、残像問題が発生する。本開示の例示的な実施形態において、画素駆動回路は、リセット段階において、第１リセット回路２を使用して第１初期信号端Ｖｉｎｉｔ１の信号を第１ノードＮ１に伝送し、同時に、第２リセット回路３を使用して第１電源端ＶＧＨの信号を第１ノードＮ１に伝送するため、画素駆動回路は、異なるデータ信号の下で駆動トランジスタのゲート・ソース間電圧差を同じ値にリセットすることができ、表示パネルの残像問題を改善することができる。

【0062】

本開示の例示的な実施形態において、第２リセット回路３は第８トランジスタＴ８を含んでもよく、第８トランジスタＴ８は、ゲートが第３リセット信号端Ｒｅ３に接続され、第１極が第１電源端ＶＧＨに接続され、第２極が第２ノードＮ２に接続され、第８トランジスタＴ８はＰ型のトランジスタであってもよい。本開示の他の例示的な実施形態において、第２リセット回路の導通レベルと第１リセット回路の導通レベルは同じ極性を有してもよく、第２リセット回路は、第１リセット信号端に接続され、第１リセット信号端の信号に応答して、第１電源端ＶＧＨの信号を第２ノードに伝送してもよいことを理解されたい。対応して、第８トランジスタはＮ型のトランジスタであってもよく、Ｎ型のトランジスタの半導体材料は酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）であってもよい。第１電源端ＶＧＨは、第２電源端ＶＤＤと共有されてもよく、例えば、第２リセット回路は第２電源端ＶＤＤに接続されてもよい。

【0063】

図１３は、図１２の画素駆動回路の駆動方法における各ノードのタイミング図である。Ｇ１は第１ゲート駆動信号端のタイミングを示し、Ｇ２は第２ゲート駆動信号端のタイミングを示し、Ｒｅ１は第１リセット信号端のタイミングを示し、Ｒｅ３は第３リセット信号端のタイミングを示し、ＥＭはイネーブル信号端のタイミングを表す。画素駆動回路の駆動方法は、リセット段階ｔ１、閾値補償段階ｔ２、バッファ段階ｔ３、および発光段階ｔ４の４つの段階を含むことができる。リセット段階ｔ１では、イネーブル信号端ＥＭ、第１リセット信号端Ｒｅ１、第１ゲート駆動信号端がハイレベルの信号を出力し、第２ゲート駆動信号端Ｇ２、第３リセット信号端Ｒｅ３がローレベルの信号を出力し、第１トランジスタＴ１、第７トランジスタＴ７、第８トランジスタＴ８がオンになり、第１初期信号端Ｖｉｎｉｔ１は第１ノードＮ１に第１初期信号を入力し、第１電源端ＶＤＤは第２ノードＮ２に電源信号を入力し、第２初期信号端Ｖｉｎｉｔ２は第４ノードに第２初期信号を入力し、第１初期信号と第２初期信号の電圧は同じであっても異なっていてもよい。閾値補償段階ｔ２では、イネーブル信号端ＥＭ、第２ゲート駆動信号端Ｇ２、第３リセット信号端がハイレベルの信号を出力し、第１リセット信号端Ｒｅ１がローレベルの信号を出力し、閾値補償段階ｔ２の少なくとも一部の期間において、第１ゲート駆動信号端Ｇ１がローレベルの信号を出力し、第２トランジスタＴ２と第４トランジスタＴ４がオンになり、データ信号端Ｖｄａｔａは第１ノードＮ１に補償電圧Ｖｄａｔａ＋Ｖｔｈを書き込む。ここで、Ｖｄａｔａはデータ信号端の電圧であり、Ｖｔｈは駆動トランジスタの閾値電圧である。バッファ段階ｔ３では、イネーブル信号端ＥＭ、第３リセット信号端Ｒｅ３、第１ゲート駆動信号端Ｇ１がハイレベルの信号を出力し、第２ゲート駆動信号端Ｇ２、第１リセット信号端Ｒｅ１がローレベルの信号を出力し、すべてのトランジスタがオフになる。発光段階ｔ４では、第３リセット信号端Ｒｅ３および第１ゲート駆動信号端Ｇ１がハイレベルの信号を出力し、イネーブル信号端ＥＭ、第２ゲート駆動信号端Ｇ２および第１リセット信号端Ｒｅ１がローレベルの信号を出力し、第５トランジスタＴ５および第６トランジスタＴ６がオンになり、コンデンサＣに蓄えられた電圧Ｖｄａｔａ＋Ｖｔｈの作用により駆動トランジスタＴ３が発光する。本開示の例示的な実施形態において、閾値補償段階ｔ２では、第１ゲート駆動信号端Ｇ１のアクティブレベル（ローレベル）の持続時間は、第２ゲート駆動信号端Ｇ２のアクティブレベル（ハイレベル）の持続時間より短くてもよい。閾値補償段階ｔ２では、第１ゲート駆動信号端Ｇ１は１行の画素駆動回路をスキャンすることができ、第２ゲート駆動信号端Ｇ２は複数行の画素駆動回路を１行ずつスキャンすることができ、例えば、ゲート駆動信号端Ｇ２は、２行の画素駆動回路を１行ずつスキャンすることができる。本開示の他の例示的な実施形態において、駆動方法がバッファ段階を含まなくてもよく、第１トランジスタＴ１と第７トランジスタＴ７が異なる段階でオンされてもよいことを理解されたい。第１ゲート駆動信号端Ｇ１のアクティブレベル（ローレベル）の持続時間は、第２ゲート駆動信号端Ｇ２のアクティブレベル（ハイレベル）の持続時間と等しくてもよい。

【0064】

図１４は、本開示の画素駆動回路の別の例示的な実施形態の概略構造図である。画素駆動回路は、第１電極が第２ノードＮ２に接続される第４コンデンサＣ４をさらに含むことができる。画素駆動回路は、発光段階において、第２電源端ＶＤＤが第４コンデンサＣ４を充電することができ、リセット段階の開始時に第４コンデンサＣ４が第２ノードＮ２のハイレベルを維持できるため、この設定により、リセット段階において第１電源端ＶＧＨが第２ノードＮ２にハイレベルの信号を書き込む速度を高速化することができる。第４コンデンサＣ４の第２電極は第５ノードＮ５に接続され、第５ノードＮ５の等電位導電部が閾値補償段階の前または開始段階にプルダウン動作がある場合、第５ノードＮ５は第２ノードＮ２に対してプルダウン効果を有し、その結果、表示パネルの異なる位置で第２ノードＮ２の電圧に差が生じる。例えば、第５ノードＮ５の等電位導電部は第１ゲート駆動信号端Ｇ１を提供する第１ゲート線であってもよく、第１ゲート線は第２ノードＮ２の等電位導電部と部分的に重なり、第１ゲート線の構造の一部を利用して第４キャパシタＣ４の第２電極を形成してもよい。第１ゲート線は、閾値補償段階の開始段階にハイレベルからローレベルに変化し、その結果、第１ゲート線は、第２ノードＮ２の電圧をプルダウンすることになる。本開示の例示的な実施形態は、第２ノードＮ２の等電位導電部と第１ゲート線との重なり面積を可能な限り減少させて、第２ノードＮ２に対する第１ゲート線のプルダウン効果を低減することができる。第４コンデンサＣ４のコンデンサンス値Ｃ４は、第２コンデンサＣ２のコンデンサンス値より小さくてもよく、第４コンデンサＣ４は、０．５ｆＦ～４ｆＦ、例えば、０．５ｆＦ、２ｆＦ、４ｆＦであってもよい。第４コンデンサＣ４の容量値Ｃ４は、第１コンデンサＣ１の容量値の半分未満であってもよく、例えば、第４コンデンサＣ４の容量値Ｃ４は、第１コンデンサＣ１の容量値の１／３、１／４、１／５などであってもよい。

【0065】

本開示の例示的な実施形態において、図１２および図１４に示すように、画素駆動回路は閾値補償段階で駆動トランジスタＴ３をオンにする必要があるため、第１初期信号端Ｖｉｎｉｔ１と第１電源端ＶＧＨとの間の電圧差Ｖｉｎｉｔ１－Ｖｇｈは、駆動トランジスタＴ３の閾値電圧Ｖｔｈよりも低くなければならない。ここで、Ｖｉｎｉｔ１は第１初期信号端の電圧であり、Ｖｇｈは第１電源端ＶＧＨの電圧である。ここで、Ｖｉｎｉｔ１は、－２～－６Ｖであってもよく、たとえば、－２Ｖ、－３Ｖ、－４Ｖ、－５Ｖ、－６Ｖなどであってもよい。Ｖｉｎｉｔ１－Ｖｇｈは、ａ＊Ｖｔｈ未満であってもよく、ａは２～７であってもよく、たとえば、ａは２、４、６、７であってもよい。Ｖｔｈは、－２～－５Ｖであってもよく、たとえば、－２Ｖ、－３Ｖ、－５Ｖなどであってもよい。Ｖｇｈは、Ｖｔｈの１．５倍より大きくてもよく、例えば、ＶｇｈはＶｔｈの１．６倍、１．８倍、２倍などであってもよい。

【0066】

図１５は、本開示の表示パネルの例示的な実施形態における画素駆動回路の分布図である。隣接する２列の画素回路は、同じ列方向に延びる第１電源線ＶＧＨに接続されることができ、第１電源線ＶＧＨは、画素駆動回路に第１電源端を提供し、第１電源線ＶＧＨは、前述の隣接する２列の画素駆動回路の間に位置することができる。図１５に示すように、同じ画素行において、隣接する列に位置する２つの画素回路は鏡像的に設置されて、配線を容易にすることができる。

【0067】

図１６は、本開示の表示パネルの他の例示的な実施形態における画素駆動回路の分布図である。隣接する２行の画素回路は、同じ行方向に延びる第１電源線ＶＧＨに接続されることができ、第１電源線ＶＧＨは、画素駆動回路に第１電源端を提供し、第１電源線ＶＧＨは、前述の隣接する ２ 行の画素駆動回路の間に位置することができる。図１６に示すように、同じ画素行において、隣接する列に位置する２つの画素回路は鏡像的に設置されて、配線を容易にすることができる。

【0068】

図１７は、本開示の表示パネルの他の例示的な実施形態における画素駆動回路の分布図である。表示パネルは、アレイ状に分散された複数の画素駆動回路Ｐと、第１電源端を提供する複数の第１電源線ＶＧＨ１１、ＶＧＨ１２、ＶＧＨ２１、ＶＧＨ２２を含む。図１７に示すように、第１電源線ＶＧＨ１１、ＶＧＨ１２は列方向に延在し、第１電源線ＶＧＨ２１、ＶＧＨ２２は行方向に延在する。隣接する２行の画素回路は同じ行方向に延びる第１電源線に接続され、第１電源線ＶＧＨは上記の隣接する２行の画素駆動回路の間に位置する。列方向に延びる第１電源線は、それと交差する行方向に延びる複数の第１電源線に接続され、複数の電源線は格子構造を形成することができる。列方向に延びる第１電源線は、赤色画素駆動回路が位置する領域に位置することができる。さらに、同じ画素行において、隣接する列に位置する２つの画素回路は鏡像的に設置されて、配線を容易にすることができる。

【0069】

本開示の例示的な実施形態は、上述の画素駆動回路を駆動する画素駆動回路の駆動方法をさらに提供する。この駆動方法は、以下のステップを含む。

【0070】

リセット段階では、イネーブル信号端ＥＭ、第１リセット信号端Ｒｅ１、第１ゲート駆動信号端Ｇ１にハイレベルの信号が入力され、第２ゲート駆動信号端Ｇ２および第３リセット信号端Ｒｅ３にローレベルの信号が入力される。

【0071】

閾値補償段階では、イネーブル信号端ＥＭ、第２ゲート駆動信号端Ｇ２、および第３リセット信号端Ｒｅ３にハイレベルの信号が入力され、第１リセット信号端Ｒｅ１および第１ゲート駆動信号端Ｇ１にローレベルの信号が入力される。

【0072】

発光段階では、第３リセット信号端Ｒｅ３および第１ゲート駆動信号端Ｇ１にハイレベルの信号が入力され、イネーブル信号端ＥＭ、第２ゲート駆動信号端Ｇ２および第１リセット信号端Ｒｅ１にローレベルの信号が入力される。

【0073】

この駆動方法は上記の内容で詳細に説明されているため、ここでは繰り返さない。

【0074】

本開示の例示的な実施形態は、上述の画素駆動回路を備える表示パネルをさらに提供する。表示パネルは、携帯電話、タブレットコンピュータ、テレビなどの表示装置に適用することができる。表示パネルの画素駆動回路は、図１０に示すように構成されてもよい。この表示パネルは、順に積層されたベース基板、第１導電層、第２導電層、第２活性層、第３導電層、および第４導電層を含み、上記の各階層構造間に絶縁層が介在してもよい。図１８～２５に示すように、図１８は、本開示の表示パネルの例示的な実施形態の部分的な構造レイアウトであり、図１９は、図１８の第１導電層の構造レイアウトを示す図であり、図２０は、図１８の第２導電層の構造レイアウトを示す図であり、図２１は、図１８の第２活性層の構造レイアウトを示す図であり、図２２は、図１８の第３導電層の構造レイアウトを示す図であり、図２３は、図１８の第４導電層の構造レイアウトを示す図であり、図２４は、図１８の第１導電層、第２導電層および第２活性層の構造レイアウトを示す図であり、図２５は、図１８の第１導電層、第２導電層、第２活性層および第３導電層の構造レイアウトを示す図である。

【0075】

図１８、図１９、および図２４に示すように、第１導電層は、第１導電部１１および第１ゲート線Ｇ１を含んでもよく、第１導電部１１は、駆動トランジスタＴ３のゲートを形成するために用いられ、ベース基板上の第１ゲート線Ｇ１の正投影は、第１方向Ｘに沿って延在してもよく、第１ゲート線Ｇ１は、第４トランジスタＴ４のゲートに接続されてもよく、例えば、第１ゲート線Ｇ１の構造の一部を利用して第４トランジスタのゲートを形成することができる。

【0076】

図１８、図２０、および図２４に示すように、第２導電層は第２ゲート線２Ｇ２を含んでもよく、ベース基板上の第２ゲート線２Ｇ２の正投影は、第１方向Ｘに沿って延在してもよく、第２ゲート線２Ｇ２は、第２トランジスタのゲートに接続されてもよく、例えば、第２ゲート線２Ｇ２の構造の一部を利用して第２トランジスタのボトムゲートを形成することができる。

【0077】

図１８、図２１、および図２４に示すように、第２活性層は、第１活性部７１、第２活性部７２、および第３活性部７３を含んでもよく、第２活性部７２は、第１活性部７１と第３活性部７３との間に接続され、第１活性部７１は、第２トランジスタＴ２のチャネル領域を形成するために用いられ、ベース基板上の第２ゲート線２Ｇ２の正投影は、ベース基板上の第１活性部７１の正投影を覆うことができる。第２活性層の材料は、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）であってもよい。

【0078】

図１８、図２２および図２５に示すように、第３導電層は第３ゲート線３Ｇ２を含んでもよく、ベース基板上の第３ゲート線３Ｇ２の正投影は第１方向Ｘに沿って延在し、ベース基板上の第３ゲート線３Ｇ２の正投影はベース基板上の第１活性部７１の正投影を覆うことができ、第３ゲート線３Ｇ２の構造の一部を利用して第２トランジスタのトップゲートを形成することができる。表示パネルは、第３導電部をマスクとして使用して第２活性層に導電化処理を行うことができる。すなわち、第３導電層によって覆われた第２活性層の領域がトランジスタのチャネル領域を形成し、第３導電層によって覆われていない第２活性層の領域が導体構造を形成する。

【0079】

図１８および図２３に示すように、前記第４導電層は接続部４１を含み、接続部４１はビアホールＨ１を通じて第１導電部１１に接続され、ビアホールＨ２を通じて第３活性部７３に接続されてもよい。

【0080】

図２６は、図１８の点線Ａに沿った部分断面図である。この表示パネルは、第１絶縁層９２、第２絶縁層９３、第３絶縁層９４、および誘電体層９５をさらに含んでもよく、ベース基板９１、第１導電層、第１絶縁層９２、第２導電層、第２絶縁層９３、第２活性層、第３絶縁層９４、第３導電層、誘電体層９５および第４導電層が順に積層される。第１絶縁層９２、第２絶縁層９３、および第３絶縁層９４はシリコン酸化層を含んでもよく、誘電体層９５はシリコン窒化層を含んでもよい。第４導電層の材料は、金属材料を含んでもよく、金属材料は、例えば、モリブデン、アルミニウム、銅、チタン、ニオブのうちの１つまたはそれらの合金、またはモリブデン／チタン合金もしくは積層体などであってもよく、あるいはチタン／アルミニウム／チタン積層体であってもよい。第１導電層、第２導電層、および第３導電層の材料は、モリブデン、アルミニウム、銅、チタン、ニオブのうちの１つまたはそれらの合金、またはモリブデン／チタン合金もしくは積層体などであってもよい。

【0081】

図１８～図２６に示すように、第１ゲート線Ｇ１は、第１延長部Ｇ１１を含んでもよく、ベース基板上の第１延長部Ｇ１１の正投影は、ベース基板上の第３活性部７３の正投影と重なってもよい。延長部Ｇ１１は第１コンデンサＣ１の第１電極を形成するために用いられ、第３活性部７３は第１コンデンサＣ１の第２電極を形成するために用いられる。第２ゲート線２Ｇ２は第２延長部２Ｇ２２を含んでもよく、ベース基板上の第２延長部２Ｇ２２の正投影は、ベース基板上の第２活性部７２の正投影と重なり、ベース基板上の第３ゲート線３Ｇ２の正投影は、ベース基板上の第２活性部７２の正投影の一方の側に位置ており、すなわち、ベース基板上の第３ゲート線３Ｇ２の正投影は、ベース基板上の第２活性部７２の正投影と重ならない。例えば、図１８に示すように、ベース基板上の第３ゲート線３Ｇ２の正投影は、ベース基板上の第２活性部７２の正投影の第２方向Ｙ側に位置し、第２方向Ｙは第１方向Ｘと交差してもよく、例えば、第２方向Ｙは、第１方向Ｘに対して垂直であってもよい。第２延在部２Ｇ２２は、第２コンデンサＣ２の第１電極の一部を形成するために用いられてもよく、第２活性部７２は、第２コンデンサＣ２の第２電極の一部を形成するために用いられてもよい。第３ゲート線３Ｇ２は第３延在部３Ｇ２３を含んでもよく、接続部４１は第４延在部４１４を含んでもよく、ベース基板上の第３延在部３Ｇ２３の正投影は、ベース基板上の第４延在部４１４の正投影と重なってもよく、第３延長部３Ｇ２３は、第２コンデンサＣ２の第１電極の一部を形成するために用いられ、第４延長部４１４は、第２コンデンサＣ２の第２電極の一部を形成するために用いられてもよい。ベース基板上の第３活性部７３の正投影の第１方向Ｘにおけるサイズは、ベース基板上の第２活性部７２の正投影の第１方向Ｘにおけるサイズよりも大きくてもよい。この設定により、第１コンデンサＣ１の容量値を大きくすることができ、本開示の例示的な実施形態では、ベース基板上の第３活性部７３の正投影の第１方向Ｘにおけるサイズを調整することによって、第１コンデンサの容量値を調整することができる。ベース基板上の第３活性部７３の正投影の第１方向Ｘにおけるサイズは、５μｍ～２０μｍであってもよく、例えば、５μｍ、９．７μｍ、１２μｍ、１５．５５μｍ、５０μｍなどであってもよい。また、本開示の例示的な実施形態では、第３活性部７３における第１絶縁層９２及び第２絶縁層９３の厚さを調整することによって、第１コンデンサＣ１の容量値を調整することもできる。例えば、本開示の例示的な実施形態では、第３活性部７３における第１絶縁層９２および／又は第２絶縁層９３の厚さを薄くして、第１コンデンサＣ１の容量値を増加させることができる。本開示の例示的な実施形態では、ベース基板上の第４延在部４１４の正投影の第１方向Ｘにおけるサイズを調整することによっても、第２コンデンサの容量値を調整することができる。ベース基板上の第４延在部４１４の正投影の第１方向Ｘにおけるサイズが小さいほど、第２コンデンサの容量値は小さくなり、ベース基板上の第４延在部４１４の正投影の第１方向Ｘにおけるサイズは、２μｍ～４μｍであってもよく、例えば、４μｍ、３．７μｍ、３．５μｍ、２．９５μｍ、２．２μｍ、２μｍなどであってもよい。また、本開示の例示的な実施形態では、ベース基板上の第２延在部２Ｇ２２の正投影の第２方向Ｙにおけるサイズを調整することによっても、第２コンデンサの容量値を調整することができ、ベース基板上の第２延在部２Ｇ２２の正投影の第２方向Ｙにおけるサイズが小さいほど、第２コンデンサの容量値は小さくなる。

【0082】

なお、図１８および図２６に示すように、第４延在部４１４が位置する領域では、ベース基板上の第３ゲート配線３Ｇ２の正投影が、ベース基板上の第２ゲート配線２Ｇ２の正投影を覆っている。この領域では、ベース基板上の第２ゲート線２Ｇ２の正投影が、ベース基板上の第４延長部４１４の正投影と重なっているが、第３ゲート線３Ｇ２のシールド効果により、この領域では、ベース基板上の第２ゲート線２Ｇ２の正投影の面積変化は、第２コンデンサの容量値に影響を与えない。同様に、第１延長部Ｇ１１が位置する領域では、ベース基板上の第３活性部７３の正投影が、ベース基板上の接続部４１の正投影を覆っている。この領域では、ベース基板上の接続部４１の正投影が、ベース基板上の第１延長部Ｇ１１の正投影と重なっているが、第３活性部７３の遮蔽効果により、この領域では、ベース基板上の接続部４１の正投影の面積変化は、第１コンデンサの容量値に影響を与えない。

【0083】

図２７～４５は、本開示の画素駆動回路の別の例示的な実施形態の図面である。

【0084】

本開示の例示的な実施形態において、トランジスタとは、ゲート、ドレイン、ソースの３つの端子を少なくとも含む素子を指す。トランジスタは、ドレイン（ドレイン端、ドレイン領域、またはドレイン極）とソース（ソース端、ソース領域、またはソース極）との間にチャネル領域を有し、電流は、ドレイン、チャネル領域、およびソースに流れることができる。なお、本明細書においてチャネル領域とは、主に電流が流れる領域をいう。

【0085】

当業者は、本開示のすべての実施形態で使用されるトランジスタが、薄膜トランジスタ、電界効果トランジスタ、または同じ特性を有する他のデバイスであってもよいことを理解することができる。本明細書において、第１極がドレインで第２極がソースであってもよいし、第１極がソースで第２極がドレインであってもよい。極性が逆であるトランジスタを使用した場合や、回路動作中に電流の向きが変化した場合など、「ソース」と「ドレイン」の機能が入れ替わることもある。したがって、本明細書においては、「ソース」と「ドレイン」を読み替えることができる。

【0086】

本明細書において、「接続」には、構成要素が何らかの電気的機能を有する素子を介して接続される場合も含まれる。「何らかの電気的機能を有する素子」とは、接続された構成要素間で電気信号を送受信できるものであれば特に限定されない。「何らかの電気的機能を有する素子」には、電極や配線だけでなく、トランジスタ等のスイッチング素子、抵抗、インダクタ、コンデンサ、その他の様々な機能を有する素子等も含まれる。

【0087】

図２７および図２８は、本開示の例示的な実施形態に係る２つの画素回路の概略構造図である。図２７および図２８に示すように、本開示の例示的な実施形態で提供される画素回路は、駆動サブ回路、第１リセットサブ回路、第２リセットサブ回路、および発光素子を含む。

【0088】

駆動サブ回路は、第１ノードＮ１、第２ノードＮ２、および第３ノードＮ３にそれぞれ接続され、第１ノードＮ１の制御信号に応答して、第２ノードＮ２と第３ノードＮ３との間に駆動電流を生成するように構成される。

【0089】

第１リセットサブ回路は、第１リセット信号線ＩＮＩＴ１および発光素子のアノード端にそれぞれ接続され、さらに第１発光制御信号線ＥＭ１または第２リセット制御信号線Ｒｅｓｅｔ２に接続される。第１リセットサブ回路は、第１発光制御信号線ＥＭ１または第２リセット制御信号線Ｒｅｓｅｔ２の信号に応答して、第１リセット信号線ＩＮＩＴ１によって提供される第１リセット信号を発光素子のアノード端に書き込むように構成される。

【0090】

第２リセットサブ回路は、第１リセット制御信号線Ｒｅｓｅｔ１および第２リセット信号線ＩＮＩＴ２にそれぞれ接続され、さらに第２ノードＮ２または第３ノードＮ３に接続される。第２リセットサブ回路は、第１リセット制御信号線Ｒｅｓｅｔ１の信号に応答して、第２リセット信号線ＩＮＩＴ２によって提供される第２リセット信号を駆動サブ回路の第１極または第２極に書き込むように構成され、第２リセット信号は第１リセット信号よりも大きい。

【0091】

いくつかの例示的な実施形態では、第２リセット信号の絶対値は、駆動サブ回路の閾値電圧の１．５倍より大きい。

【0092】

いくつかの例示的な実施形態では、第２リセット信号の大きさはゼロより大きい。

【0093】

例示的に、第２リセット信号は一般に４～１０Ｖのリセット電圧であり、第１リセット信号は一般に－２Ｖ～－６Ｖのリセット電圧であり、駆動サブ回路の閾値電圧は一般に－５Ｖ～－２Ｖである。選択的に、駆動サブ回路の閾値電圧は－３Ｖであってもよい。

【0094】

いくつかの例示的な実施形態では、図２７および図２８に示すように、画素回路は、書き込みサブ回路、補償サブ回路、第１発光制御サブ回路、および第２発光制御サブ回路をさらに含む。

【0095】

書き込みサブ回路は、第２走査信号線Ｇ２、データ信号線Ｄａｔａおよび第２ノードＮ２にそれぞれ接続され、第２走査信号線Ｇ２の信号に応答して、データ信号線Ｄａｔａのデータ信号を第２ノードＮ２に書き込むように構成される。

【0096】

補償サブ回路は、第１電源線ＶＤＤ、第１走査信号線Ｇ１、第１ノードＮ１、および第３ノードＮ３にそれぞれ接続され、第１走査信号線Ｇ１の信号に応答して、第３ノードＮ３の第１リセット信号または第２リセット信号を第１ノードＮ１書き込み、第１走査信号線Ｇ１の信号に応答して、第１ノードＮ１を補償するように構成される。

【0097】

第１発光制御サブ回路は、第１発光制御信号線ＥＭ１、第１電源線ＶＤＤ、および第２ノードＮ２にそれぞれ結合され、第１発光制御信号線ＥＭ１の信号に応答して、第１電源線ＶＤＤの信号を第２ノードＮ２に供給するように構成される。

【0098】

第２発光制御サブ回路は、第２発光制御信号線ＥＭ２、第３ノードＮ３、および第４ノードＮ４にそれぞれ接続され、第２発光制御信号線ＥＭ２の信号に応答して、第４ノードＮ４の第１リセット信号を第３ノードＮ３に書き込み、第２発光制御信号線ＥＭ２の信号に応答して、第３ノードＮ３と第４ノードＮ４との間に駆動電流を流すように構成される。

【0099】

いくつかの例示的な実施形態では、第２リセットサブ回路が第２リセット信号を第２ノードＮ２に書き込むとき、駆動サブ回路はさらに、第１ノードＮ１の制御信号に応答して、第２ノードＮ２の第２リセット信号を第３ノードＮ３に書き込むように構成される。
いくつかの例示的な実施形態では、図２７および図２８に示すように、発光素子の一端は第４ノードＮ４に接続され、発光素子の他端は第２電源線ＶＳＳに接続される。

【0100】

いくつかの例示的な実施形態では、図２９に示すように、第１リセットサブ回路は第１トランジスタＴ１を含む。

【0101】

第１トランジスタＴ１の制御極は第１発光制御信号線ＥＭ１または第２リセット制御信号線Ｒｅｓｅｔ２（図示せず）に接続され、第１トランジスタＴ１の第１極は第１リセット信号線ＩＮＩＴ１に接続され、第１トランジスタＴ１の第２極は第４ノードＮ４に接続される。

【0102】

図２９は、第１リセットサブ回路の例示的な概略構造図である。当業者であれば、第１リセットサブ回路の実装は、その機能が実現できる限り、これに限定されないことを容易に理解することができる。

【0103】

いくつかの例示的な実施形態では、図３０に示すように、補償サブ回路は第２トランジスタＴ２と第１コンデンサＣ１を含む。

【0104】

第２トランジスタＴ２の制御極は第１走査信号線Ｇ１に接続され、第２トランジスタＴ２の第１極は第３ノードＮ３に接続され、第２トランジスタＴ２の第２極は第１ノードＮ１に接続される。

【0105】

第１コンデンサＣ１の一端は第１ノードＮ１に接続され、第１コンデンサＣ１の他端は第１電源線ＶＤＤに接続される。

【0106】

図３０は、補償サブ回路の例示的な概略構造図である。当業者であれば、補償サブ回路の実装は、その機能が実現できる限り、これに限定されないことを容易に理解することができる。

【0107】

いくつかの例示的な実施形態では、図３１に示すように、駆動サブ回路は第３トランジスタＴ３を含む。

【0108】

第３トランジスタＴ３の制御極は第１ノードＮ１に接続され、第３トランジスタＴ３の第１極は第２ノードＮ２に接続され、第３トランジスタＴ３の第２極は第３ノードＮ３に接続される。

【0109】

図３１は、駆動サブ回路の例示的な概略構造図である。当業者であれば、その機能が実現できる限り、駆動サブ回路の実装がこれに限定されないことを容易に理解することができる。

【0110】

いくつかの例示的な実施形態では、図３２に示すように、書き込みサブ回路は第４トランジスタＴ４を含む。

【0111】

第４トランジスタＴ４の制御極は第２走査信号線Ｇ２に接続され、第４トランジスタＴ４の第１極はデータ信号線Ｄａｔａに接続され、第４トランジスタＴ４の第２極は第２ノードＮ２に接続される。

【0112】

図３２は、書き込みサブ回路の例示的な概略構造図である。当業者であれば、その機能が実現できる限り、書き込みサブ回路の実装がこれに限定されないことを容易に理解することができる。

【0113】

いくつかの例示的な実施形態では、図３３に示すように、第１発光制御サブ回路は第５トランジスタＴ５を含む。

【0114】

第５トランジスタＴ５の制御極は第１発光制御信号線ＥＭ１に接続され、第５トランジスタＴ５の第１極は第１電源線ＶＤＤに接続され、第５トランジスタＴ５の第２極は第２ノードＮ２に接続される。

【0115】

図３３は、第１発光制御サブ回路の例示的な概略構成図である。当業者であれば、第１発光制御サブ回路の実装は、その機能を実現できる限り、これに限定されないことを容易に理解することができる。

【0116】

いくつかの例示的な実施形態では、図３４に示すように、第２発光制御サブ回路は第６トランジスタＴ６を含む。

【0117】

第６トランジスタＴ６の制御極は第２発光制御信号線ＥＭ２に接続され、第６トランジスタＴ６の第１極は第３ノードＮ３に接続され、第６トランジスタＴ６の第２極は第４ノードＮ４に接続される。

【0118】

図３４は、第２発光制御サブ回路の例示的な概略構成図である。当業者であれば、第２発光制御サブ回路の実装は、その機能を実現できる限り、これに限定されないことを容易に理解することができる。

【0119】

いくつかの例示的な実施形態では、図３５に示すように、第２リセットサブ回路は第７トランジスタＴ７を含む。

【0120】

第７トランジスタＴ７の制御極はリセット制御信号線Ｒｅｓｅｔに接続され、第７トランジスタＴ７の第１極は第２リセット信号線ＩＮＩＴ２に接続され、第７トランジスタＴ７の第２極は第２ノードＮ２に接続される。

【0121】

いくつかの例示的な実施形態では、図３６に示すように、第２リセットサブ回路は第７トランジスタＴ７を含む。

【0122】

第７トランジスタＴ７の制御極はリセット制御信号線Ｒｅｓｅｔに接続され、第７トランジスタＴ７の第１極は第２リセット信号線ＩＮＩＴ２に接続され、第７トランジスタＴ７の第２極は第３ノードＮ３に接続される。

【0123】

図３５および図３６は、第２リセットサブ回路の２つの例示的な概略構造図である。当業者であれば、第２リセットサブ回路の実装は、その機能が実現できる限り、これに限定されないことを容易に理解することができる。

【0124】

いくつかの例示的な実施形態では、図３７ａまたは図３７ｂに示すように、第１リセットサブ回路は第１トランジスタＴ１を含み、補償サブ回路は第２トランジスタＴ２および第１コンデンサＣ１を含み、駆動サブ回路は第３トランジスタＴ３を含み、書き込みサブ回路は第４トランジスタＴ４を含み、第１発光制御サブ回路は第５トランジスタＴ５を含み、第２発光制御サブ回路は第６トランジスタＴ６を含み、第２リセットサブ回路は第７トランジスタＴ７を含む。

【0125】

第１トランジスタＴ１の制御極は第１発光制御信号線ＥＭ１に接続され、第１トランジスタＴ１の第１極は第１リセット信号線ＩＮＩＴ１に接続され、第１トランジスタＴ１の第２極は第４ノードＮ４に接続される。

【0126】

第２トランジスタＴ２の制御極は第１走査信号線Ｇ１に接続され、第２トランジスタＴ２の第１極は第３ノードＮ３に接続され、第２トランジスタＴ２の第２極は第１ノードＮ１に接続される。

【0127】

第１コンデンサＣ１の一端は第１ノードＮ１に接続され、第１コンデンサＣ１の他端は第１電源線ＶＤＤに接続される。

【0128】

第３トランジスタＴ３の制御極は第１ノードＮ１に接続され、第３トランジスタＴ３の第１極は第２ノードＮ２に接続され、第３トランジスタＴ３の第２極は第３ノードＮ３に接続される。

【0129】

第４トランジスタＴ４の制御極は第２走査信号線Ｇ２に接続され、第４トランジスタＴ４の第１極はデータ信号線Ｄａｔａに接続され、第４トランジスタＴ４の第２極は第２ノードＮ２に接続される。

【0130】

第５トランジスタＴ５の制御極は第１発光制御信号線ＥＭ１に接続され、第５トランジスタＴ５の第１極は第１電源線ＶＤＤに接続され、第５トランジスタＴ５の第２極は第２ノードＮ２に接続される。

【0131】

第６トランジスタＴ６の制御極は第２発光制御信号線ＥＭ２に接続され、第６トランジスタＴ６の第１極は第３ノードＮ３に接続され、第６トランジスタＴ６の第２極は第４ノードＮ４に接続される。

【0132】

第７トランジスタＴ７の制御極は第１リセット制御信号線Ｒｅｓｅｔ１に接続され、第７トランジスタＴ７の第１極は第２リセット信号線ＩＮＩＴ２に接続され、第７トランジスタＴ７の第２極は第２ノードＮ２または第３ノードＮ３に接続される。

【0133】

図３７ａおよび図３７ｂは、第１リセットサブ回路、補償サブ回路、駆動サブ回路、書き込みサブ回路、第１発光制御サブ回路、第２発光制御サブ回路、および第２リセットサブ回路の２つの例示的な構成例を示す。当業者であれば、それぞれの機能を実現できる限り、上記の各サブ回路の実装がこれに限定されないことは容易に理解できるであろう。本開示の画素回路におけるトランジスタの数が少ないため、画素回路の占有空間が小さくなり、それによって表示装置の画素解像度が向上する。

【0134】

いくつかの例示的な実施形態では、第２リセット信号線ＩＮＩＴ２は、第１電源線ＶＤＤ、第１発光制御信号線ＥＭ１、第２発光制御信号線ＥＭ２、および第３電源線のうちの少なくとも１つと同じ電源線であってもよい。第３電源線は第３電源電圧を供給し、第３電源電圧は第１リセット信号線ＩＮＩＴ１により供給される第１リセット電圧より大きい。
いくつかの例示的な実施形態では、リセット制御信号線Ｒｅｓｅｔの信号のパルス幅は、第２走査信号線Ｇ２の信号のパルス幅とほぼ同じである。

【0135】

いくつかの例示的な実施形態では、第１発光制御信号線ＥＭ１の信号パルスと第２発光制御信号線ＥＭ２の信号パルスの差は１または２時間単位ｈであり、１時間単位ｈは、サブ画素の１行のスキャン時間である。

【0136】

いくつかの例示的な実施形態では、図３８ａまたは図３８ｂに示すように、第１リセットサブ回路は第１トランジスタＴ１を含み、補償サブ回路は第２トランジスタＴ２および第１コンデンサＣ１を含み、駆動サブ回路は第３トランジスタＴ３を含み、書き込みサブ回路は第４トランジスタＴ４を含み、第１発光制御サブ回路は第５トランジスタＴ５を含み、第２発光制御サブ回路は第６トランジスタＴ６を含み、第２リセットサブ回路は第７トランジスタＴ７を含む。

【0137】

第１トランジスタＴ１の制御極は第２リセット制御信号線Ｒｅｓｅｔ２に接続され、第１トランジスタＴ１の第１極は第１リセット信号線ＩＮＩＴ１に接続され、第１トランジスタＴ１の第２極は第４ノードＮ４に接続される。

【0138】

第２トランジスタＴ２の制御極は第１走査信号線Ｇ１に接続され、第２トランジスタＴ２の第１極は第３ノードＮ３に接続され、第２トランジスタＴ２の第２極は第１ノードＮ１に接続される。

【0139】

第１コンデンサＣ１の一端は第１ノードＮ１に接続され、第１コンデンサＣ１の他端は第１電源線ＶＤＤに接続される。

【0140】

第３トランジスタＴ３の制御極は第１ノードＮ１に接続され、第３トランジスタＴ３の第１極は第２ノードＮ２に接続され、第３トランジスタＴ３の第２極は第３ノードＮ３に接続される。

【0141】

第４トランジスタＴ４の制御極は第２走査信号線Ｇ２に接続され、第４トランジスタＴ４の第１極はデータ信号線Ｄａｔａに接続され、第４トランジスタＴ４の第２極は第２ノードＮ２に接続される。

【0142】

第５トランジスタＴ５の制御極は第１発光制御信号線ＥＭ１に接続され、第５トランジスタＴ５の第１極は第１電源線ＶＤＤに接続され、第５トランジスタＴ５の第２極は第２ノードＮ２に接続される。

【0143】

第６トランジスタＴ６の制御極は第２発光制御信号線ＥＭ２に接続され、第６トランジスタＴ６の第１極は第３ノードＮ３に接続され、第６トランジスタＴ６の第２極は第４ノードＮ４に接続される。

【0144】

第７トランジスタＴ７の制御極は第１リセット制御信号線Ｒｅｓｅｔ１に接続され、第７トランジスタＴ７の第１極は第２リセット信号線ＩＮＩＴ２に接続され、第７トランジスタＴ７の第２極は第２ノードＮ２または第３ノードＮ３に接続される。

【0145】

図３８ａおよび図３８ｂは、第１リセットサブ回路、補償サブ回路、駆動サブ回路、書き込みサブ回路、第１発光制御サブ回路、第２発光制御サブ回路、および第２リセットサブ回路の別の２つの例示的な構成例を示す。当業者であれば、それぞれの機能を実現できる限り、上記の各サブ回路の実装がこれに限定されないことは容易に理解できるであろう。

【0146】

いくつかの例示的な実施形態では、発光素子ＥＬは、有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ，ＯＬＥＤ）であってもよく、ミニ発光ダイオード（Ｍｉｎｉ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ）、マイクロ発光ダイオード（Ｍｉｃｒｏ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ）、および量子ドット発光ダイオード（Ｑｕａｎｔｕｍ－ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ，ＱＬＥＤ）などの別のタイプの発光ダイオードであってもよい。実際の応用においては、発光素子ＥＬの構造は実際の使用環境に応じて設計、決定される必要があるが、ここでは限定されない。以下の説明では、発光素子ＥＬが有機発光ダイオードである場合を例に説明する。

【0147】

いくつかの例示的な実施形態では、第１トランジスタＴ１、第２トランジスタＴ２、および第７トランジスタＴ７のうちの少なくとも１つは第１型トランジスタであり、第１型トランジスタはＮ型のトランジスタまたはＰ型のトランジスタを含み、第３トランジスタＴ３～第６トランジスタＴ６はいずれも第２型トランジスタであり、第２型トランジスタはＰ型のトランジスタまたはＮ型のトランジスタを含み、第２型トランジスタは、第１型トランジスタとトランジスタのタイプが異なる。すなわち、第１型トランジスタがＮ型のトランジスタである場合は、第２型トランジスタはＰ型のトランジスタであり、第１型トランジスタがＰ型のトランジスタである場合は、第２型トランジスタはＮ型のトランジスタである。

【0148】

いくつかの例示的な実施形態では、図３７ａおよび図３７ｂに示すように、第１トランジスタＴ１および第２トランジスタＴ２はいずれもＮ型薄膜トランジスタであり、第３トランジスタＴ３～第７トランジスタＴ７はいずれもＰ型薄膜トランジスタである。

【0149】

いくつかの例示的な実施形態では、第１トランジスタＴ１、第２トランジスタＴ２、および第７トランジスタＴ７はいずれもＮ型薄膜トランジスタであり、第３トランジスタＴ３～第６トランジスタＴ６はいずれもＰ型薄膜トランジスタである。

【0150】

いくつかの例示的な実施形態では、図３８ａおよび図３８ｂに示すように、第２トランジスタＴ２はＮ型薄膜トランジスタであり、第１トランジスタＴ１および第３トランジスタＴ３～第７トランジスタＴ７はいずれもＰ型薄膜トランジスタである。

【0151】

いくつかの例示的な実施形態では、Ｎ型薄膜トランジスタは低温ポリシリコン（ＬＴＰＳ）薄膜トランジスタ（ＴＦＴ）であってもよく、Ｐ型薄膜トランジスタはインジウムガリウム亜鉛酸化物（ＩＧＺＯ）薄膜トランジスタであってもよい。あるいは、Ｎ型薄膜トランジスタはＩＧＺＯ薄膜トランジスタであってもよく、Ｐ型薄膜トランジスタはＬＴＰＳ薄膜トランジスタであってもよい。

【0152】

いくつかの例示的な実施形態では、第１トランジスタＴ１および第２トランジスタＴ２はいずれもＩＧＺＯ薄膜トランジスタであり、第３トランジスタＴ３～第７トランジスタＴ７はいずれもＬＴＰＳ薄膜トランジスタである。

【0153】

本開示の実施形態において、インジウムガリウム亜鉛酸化物薄膜トランジスタは、低温ポリシリコン薄膜トランジスタに比べてリーク電流が少ないため、第１トランジスタＴ１および第２トランジスタＴ２をインジウムガリウム亜鉛酸化物薄膜トランジスタとすることで、発光段階における駆動トランジスタの制御極のリークを大幅に低減することができ、それにより表示パネルの低周波、低輝度のちらつきの問題を改善することができる。

【0154】

いくつかの例示的な実施形態では、第１トランジスタＴ１、第２トランジスタＴ２、および第７トランジスタＴ７はいずれもＩＧＺＯ薄膜トランジスタであり、第３トランジスタＴ３～第６トランジスタＴ６はいずれもＬＴＰＳ薄膜トランジスタである。

【0155】

いくつかの例示的な実施形態では、第２トランジスタＴ２はＩＧＺＯ薄膜トランジスタであり、第１トランジスタＴ１、第３トランジスタＴ３～第７トランジスタＴ７はいずれもＬＴＰＳ薄膜トランジスタである。いくつかの例示的な実施形態では、第１コンデンサＣ１は、画素電極と共通電極から構成される液晶コンデンサであってもよく、画素電極と共通電極から構成される液晶コンデンサとストレージキャパシタとからなる等価キャパシタであってもよいが、本開示はこれに限定されない。

【0156】

図３９は、図３７ａまたは図３７ｂに示す画素回路の１スキャンサイクルにおける動作のタイミング図である。以下では、本開示の実施形態により提供される画素回路において、第１トランジスタＴ１および第２トランジスタＴ２はＮ型のトランジスタであり、第３トランジスタＴ３～第７トランジスタＴ７はいずれもＰ型のトランジスタであることを例に挙げ、図１１ａに示す画素回路および図３９に示す動作タイミング図と組み合わせて、１フレームサイクルにおける１つの画素回路の動作プロセスを説明する。図３７ａに示すように、本開示の実施形態によって提供される画素回路は、７つのトランジスタユニット（Ｔ１～Ｔ７）、１つのコンデンサユニット（Ｃ１）、および３つの電源線（ＶＤＤ、ＶＳＳ、ＩＮＩＴ１である。第２リセット信号線ＩＮＩＴ２は、第１電源線ＶＤＤ、第１発光制御信号線ＥＭ１、第２発光制御信号線ＥＭ２のいずれかと同じ電源線であるため、第２リセット信号線ＩＮＩＴ２は上記３つの電源線には含まれない。）を含み、第１電源線ＶＤＤは継続的にハイレベルの信号を提供し、第２電源線ＶＳＳは継続的にローレベルの信号を提供し、第１リセット信号線ＩＮＩＴ１は第１リセット電圧（初期化電圧信号）を提供する。図３９に示すように、その動作プロセスは以下のｔ１～ｔ４を含む。

【0157】

第１段階ｔ１、すなわちリセット段階では、第１走査信号線Ｇ１、第２走査信号線Ｇ２、第１リセット制御信号線Ｒｅｓｅｔ１、および第１発光制御信号線ＥＭ１がハイレベルであり、第２発光制御信号線ＥＭ２がローレベルである。第１発光制御信号線ＥＭ１がハイレベルであるため、第１トランジスタＴ１がオンされ、第４ノードＮ４（すなわち、発光素子ＥＬのアノード端）が第１リセット信号線ＩＮＩＴ１の第１リセット電圧にリセットされる。第２発光制御信号線ＥＭ２がローレベルであるため、第６トランジスタＴ６がオンされ、第１走査信号線Ｇ１がハイレベルであるため、第２トランジスタＴ２がオンされ、第１ノードＮ１（すなわち、第３トランジスタＴ３のゲートおよび第１コンデンサＣ１の一端）および第３ノードＮ３が第１リセット信号線ＩＮＩＴ１の第１リセット電圧にリセットされる。この段階では、図４１に示すように、第４トランジスタＴ４、第５トランジスタＴ５、および第７トランジスタＴ７はオフ状態に維持される。

【0158】

第２段階ｔ２、すなわち再度設定段階では、第１走査信号線Ｇ１、第２走査信号線Ｇ２、第１発光制御信号線ＥＭ１、および第２発光制御信号線ＥＭ２がハイレベルであり、第１リセット制御信号線Ｒｅｓｅｔがローレベルである。第２発光制御信号線ＥＭ２がハイレベルであるため、第６トランジスタＴ６がオフされる。第１リセット制御信号線Ｒｅｓｅｔ１がローレベルであるため、第７トランジスタＴ７がオンされ（このタイミング図では、第７トランジスタＴ７がＰ型薄膜トランジスタである場合を例に挙げて説明するが、第７トランジスタＴ７がＮ型薄膜トランジスタである場合、第１リセット制御信号線Ｒｅｓｅｔ１は、第２段階ｔ２ではハイレベルの信号を提供し、他の段階ではローレベルの信号を提供する。）、第２ノードＮ２を第２リセット電圧にリセットする。第２リセット電圧は、第１電源線ＶＤＤ、第１発光制御信号線ＥＭ１、第２発光制御信号線ＥＭ２、または第３電源線によって提供される電圧信号であり、第２リセット電圧は第１リセット電圧より大きい。第１ノードＮ１は第１リセット信号線ＩＮＩＴ１の第１リセット電圧であるため、第３トランジスタＴ３はオンされ、第１走査信号線Ｇ１がハイレベルであるため、第２トランジスタＴ２はオンされ、第２ノードＮ２の電圧が第３トランジスタＴ３、および第２トランジスタＴ２を介して第１ノードＮ１に伝送される。この段階では、図４２に示すように、第４トランジスタＴ４、第５トランジスタＴ５、および第６トランジスタＴ６はオフ状態に維持される。

【0159】

第３段階ｔ３、すなわちデータ書き込み段階では、第１走査信号線Ｇ１、第１リセット制御信号線Ｒｅｓｅｔ１、第１発光制御信号線ＥＭ１および第２発光制御信号線ＥＭ２がハイレベルであり、第２走査信号線Ｇ２がローレベルである。この場合、第２走査信号線Ｇ２がローレベルであるため、第４トランジスタＴ４はオンされ、データ信号線Ｄａｔａから出力されるデータ電圧信号Ｖｄａｔａは、オンされた第４トランジスタＴ４、第３トランジスタＴ３、第２トランジスタＴ２を介して第１ノードＮ１に提供され、データ信号線Ｄａｔａから出力されるデータ電圧信号Ｖｄａｔａと第３トランジスタＴ３の閾値電圧Ｖｔｈとの和が第１コンデンサＣ１に保存される。この段階では、図４３に示すように、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７はオフ状態に維持される。

【0160】

第４段階ｔ４、すなわち発光段階では、第２走査信号線Ｇ２および第１リセット制御信号線Ｒｅｓｅｔ１がハイレベルであり、第１走査信号線Ｇ１、第１発光制御信号線ＥＭ１および第２発光制御信号線ＥＭ２がローレベルである。第１発光制御信号線ＥＭ１がローレベルであるため、第５トランジスタＴ５はオンされ、第１トランジスタＴ１はオフされる。第２発光制御信号線ＥＭ２がローレベルであるため、第６トランジスタＴ６はオンされ、第１電源線ＶＤＤから出力される電源電圧は、オンされた第５トランジスタＴ５、第３トランジスタＴ３、および第６トランジスタＴ６を介して第４ノードＮ４（すなわち、発光素子ＥＬのアノード端）に駆動電圧を提供する。この段階では、図４４に示すように、第１トランジスタＴ１、第２トランジスタＴ２、第４トランジスタＴ４、第７トランジスタＴ７はオフ状態に維持される。

【0161】

図４０は、図３８ａまたは図３８ｂに示す画素回路の１スキャンサイクルにおける動作のタイミング図である。以下では、本開示の実施形態により提供される画素回路において、第２トランジスタＴ２はＮ型のトランジスタであり、第１トランジスタＴ１、第３トランジスタＴ３～第７トランジスタＴ７はいずれもＰ型のトランジスタであることを例に挙げ、図３８ａに示す画素回路および図４０に示す動作タイミング図と組み合わせて、１フレームサイクルにおける１つの画素回路の動作プロセスを説明する。図３８ａに示すように、本開示の実施形態によって提供される画素回路は、７つのトランジスタユニット（Ｔ１～Ｔ７）、１つのコンデンサユニット（Ｃ１）、および３つの電源線（ＶＤＤ、ＶＳＳ、ＩＮＩＴ１である。第２リセット信号線ＩＮＩＴ２は、第１電源線ＶＤＤ、第１発光制御信号線ＥＭ１、第２発光制御信号線ＥＭ２のいずれかと同じ電源線である場合、第２リセット信号線ＩＮＩＴ２は上記３つの電源線には含まれない。）を含み、第１電源線ＶＤＤは継続的にハイレベルの信号を提供し、第２電源線ＶＳＳは継続的にローレベルの信号を提供し、第１リセット信号線ＩＮＩＴ１は第１リセット電圧（初期化電圧信号）を提供する。図４０に示すように、その動作プロセスは以下のＡ１～Ａ４を含む。

【0162】

第１段階Ａ１、すなわちリセット段階では、第１走査信号線Ｇ１、第２走査信号線Ｇ２、第１リセット制御信号線Ｒｅｓｅｔ１、第１発光制御信号線ＥＭ１がハイレベルであり、第２リセット制御信号線Ｒｅｓｅｔ２および第２発光制御信号線ＥＭ２はローレベルである。第１トランジスタＴ１、第６トランジスタＴ６、第２トランジスタＴ２がオンされ、第４ノードＮ４（発光素子ＥＬのアノード端）、第３ノードＮ３、および第１ノードＮ１（すなわち、第３トランジスタＴ３のゲートおよび第１コンデンサＣ１の一端）が第１リセット信号線ＩＮＩＴ１の第１リセット電圧にリセットされる。この段階では、第４トランジスタＴ４、第５トランジスタＴ５、第７トランジスタＴ７はオフ状態に維持される。

【0163】

第２段階Ａ２、すなわち再度設定段階では、第１走査信号線Ｇ１、第２走査信号線Ｇ２、第２リセット制御信号線Ｒｅｓｅｔ２、第１発光制御信号線ＥＭ１および第２発光制御信号線ＥＭ２がハイレベルであり、第１リセット制御信号線Ｒｅｓｅｔ１はローレベルである。第２発光制御信号線ＥＭ２がハイレベルであるため、第６トランジスタＴ６がオフされる。第１リセット制御信号線Ｒｅｓｅｔ１がローレベルであるため、第７トランジスタＴ７がオンされ（このタイミング図では、第７トランジスタＴ７がＰ型薄膜トランジスタである場合を例に挙げて説明するが、第７トランジスタＴ７がＮ型薄膜トランジスタである場合、第１リセット制御信号線Ｒｅｓｅｔ１は、第２段階Ａ２ではハイレベルの信号を提供し、他の段階ではローレベルの信号を提供する。）、第２ノードＮ２を第２リセット電圧にリセットする。第２リセット電圧は、第１電源線ＶＤＤ、第１発光制御信号線ＥＭ１、第２発光制御信号線ＥＭ２、または第３電源線によって提供される電圧信号であり、第２リセット電圧は第１リセット電圧より大きい。第１ノードＮ１は第１リセット信号線ＩＮＩＴ１の第１リセット電圧であるため、第３トランジスタＴ３はオンされ、第１走査信号線Ｇ１がハイレベルであるため、第２トランジスタＴ２はオンされ、第２ノードＮ２の電圧が第３トランジスタＴ３、および第２トランジスタＴ２を介して第１ノードＮ１に伝送される。この段階では、第４トランジスタＴ４、第５トランジスタＴ５、および第６トランジスタＴ６はオフ状態に維持される。

【0164】

第３段階Ａ３、すなわちデータ書き込み段階では、第１走査信号線Ｇ１、第２リセット制御信号線Ｒｅｓｅｔ２、第１リセット制御信号線Ｒｅｓｅｔ１、第１発光制御信号線ＥＭ１、および第２発光制御信号線ＥＭ２がハイレベルであり、第２走査信号線Ｇ２がローレベルである。この場合、第２走査信号線Ｇ２がローレベルであるため、第４トランジスタＴ４はオンされ、データ信号線Ｄａｔａから出力されるデータ電圧信号Ｖｄａｔａは、オンされた第４トランジスタＴ４、第３トランジスタＴ３、第２トランジスタＴ２を介して第１ノードＮ１に提供され、データ信号線Ｄａｔａから出力されるデータ電圧信号Ｖｄａｔａと第３トランジスタＴ３の閾値電圧Ｖｔｈとの和が第１コンデンサＣ１に保存される。この段階では、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７はオフ状態に維持される。

【0165】

第４段階Ａ４、すなわち発光段階では、第２走査信号線Ｇ２、第２リセット制御信号線Ｒｅｓｅｔ２および第１リセット制御信号線Ｒｅｓｅｔ１がハイレベルであり、第１走査信号線Ｇ１、第１発光制御信号線ＥＭ１および第２発光制御信号線ＥＭ２がローレベルである。第１発光制御信号線ＥＭ１がローレベルであるため、第５トランジスタＴ５はオンされ、第２リセット制御信号線Ｒｅｓｅｔ２がハイレベルであるため、第１トランジスタＴ１はオフされ、第２発光制御信号線ＥＭ２がローレベルであるため、第６トランジスタＴ６はオンされ、第１電源線ＶＤＤから出力される電源電圧は、オンされた第５トランジスタＴ５、第３トランジスタＴ３、および第６トランジスタＴ６を介して第４ノードＮ４（すなわち、発光素子ＥＬのアノード端）に駆動電圧を提供し、発光素子ＥＬを駆動して発光させる。この段階では、第１トランジスタＴ１、第２トランジスタＴ２、第４トランジスタＴ４、第７トランジスタＴ７はオフ状態に維持される。

【0166】

画素回路の駆動プロセスにおいて、第３トランジスタＴ３（すなわち、駆動トランジスタ）に流れる駆動電流は、そのゲートと第１極との間の電圧差によって決定される。第１ノードＮ１の電圧はＶｄａｔａ＋Ｖｔｈであるため、第３トランジスタＴ３の駆動電流は、
Ｉ＝Ｋ＊（Ｖｇｓ－Ｖｔｈ）^２＝Ｋ＊［（Ｖｄａｔａ＋Ｖｔｈ－Ｖｄｄ）－Ｖｔｈ］^２＝Ｋ＊［（Ｖｄａｔａ－Ｖｄｄ）］^２
である。

【0167】

ここで、Ｉは第３トランジスタＴ３に流れる駆動電流、すなわち発光素子ＥＬを駆動する駆動電流であり、Ｋは定数であり、Ｖｇｓは第３トランジスタのゲートと第１極との間の電圧差であり、ＶｔｈはトランジスタＴ３の閾値電圧であり、Ｖｄａｔａはデータ信号線Ｄａｔａが出力するデータ電圧であり、Ｖｄｄは第１電源線ＶＤＤが出力する電源電圧である。

【0168】

上式から、発光素子ＥＬに流れる電流Ｉは、第３トランジスタＴ３の閾値電圧Ｖｔｈとは無関係であることがわかり、電流Ｉに対する第３トランジスタＴ３の閾値電圧Ｖｔｈの影響がなくなり、輝度の均一性が確保される。

【0169】

ＬＴＰＯ（ＬＴＰＳ低温ポリシリコントランジスタ＋Ｏｘｉｄｅ酸化物トランジスタ）画素回路の応答時間が長いため、低周波数に切り替えるときに画像に輝度のちらつきが発生する。本開示の実施形態の画素回路は、駆動トランジスタの再度設定段階で第３トランジスタＴ３（駆動トランジスタ）に大きなバイアス電圧を加えてヒステリシスを改善することにより、高周波数と低周波数が切り替えるときに画面の輝度を維持でき、ちらつき（Ｆｌｉｃｋｅｒ）のリスクが軽減される。

【0170】

１列のサブ画素において、少なくとも２つの隣接するサブ画素について、前の行のサブ画素の第２発光制御信号線ＥＭ２は、次の行のサブ画素の第１発光制御信号線ＥＭ１に電気的に接続され、前の行のサブ画素の第２走査信号線Ｇ２は、次の行のサブ画素の第１リセット制御信号線Ｒｅｓｅｔ１に電気的に接続される。

【0171】

本開示の実施形態は、前述の画素回路を駆動する画素回路の駆動方法をさらに提供し、前記画素回路は複数のスキャンサイクルを有しており、図４５に示すように、前記駆動方法は１スキャンサイクル内にステップ１００～ステップ３００を含む。

【0172】

ステップ１００は、リセット段階において、第１リセットサブ回路が、第１発光制御信号線または第２リセット制御信号線の信号に応答して、第１リセット信号を発光素子のアノード端（すなわち、第４ノード）に書き込むことを含む。

【0173】

いくつかの例示的な実施形態では、ステップ１００はさらに、第２発光制御サブ回路が、第２発光制御信号線の信号に応答して、第４ノードの第１リセット信号を第３ノードに書き込むこと、および、補償サブ回路が、第１走査信号線の信号に応答して、第３ノードの第１リセット信号を第１ノードに書き込むことを含む。

【0174】

ステップ２００は、再度設定段階において、第２リセットサブ回路が、第１リセット制御信号線の信号に応答して、駆動サブ回路の第１極（すなわち、第２ノード）または第２極（すなわち、第３ノード）に第２リセット信号を書き込むことを含み、第２リセット信号は第１リセット信号よりも大きい。

【0175】

いくつかの例示的な実施形態では、ステップ１００は、補償サブ回路が、第１走査信号線の信号に応答して、第３ノードの第２リセット信号を第１ノードに書き込むことをさらに含む。

【0176】

いくつかの例示的な実施形態では、第２リセット信号は、第１電源線、第１発光制御信号線、第２発光制御信号線、および第３電源線のうちの少なくとも１つの電圧線からの信号であってもよい。

【0177】

ステップ３００は、発光段階において、駆動サブ回路が、第１ノードの制御信号に応答して、第２ノードと第３ノードとの間に駆動電流を生成することを含む。

【0178】

いくつかの例示的な実施形態では、ステップ３００の前に、この方法はさらに、データ書き込み段階において、書き込みサブ回路が、第２走査信号線の信号に応答して、データ信号を第２ノードに書き込むこと、および、補償サブ回路が、第１走査信号線の信号に応答して、第１ノードを補償することを含む。

【0179】

いくつかの例示的な実施形態では、ステップ３００は、発光段階において、第１発光制御サブ回路が、第１発光制御信号線の信号に応答して、第２ノードに第１電源線の信号を提供すること、および、第２発光制御サブ回路が、第２発光制御信号線の信号に応答して、第３ノードと第４ノードとの間に駆動電流を流すことをさらに含む。

【0180】

本開示の実施形態に係る画素回路およびその駆動方法、並びに表示装置では、第２リセットサブ回路が、第１リセット制御信号線の信号に応答して、駆動サブ回路の第１極又は第２極に第２リセット信号を書き込み、駆動サブ回路に大きなバイアス電圧を加えてヒステリシスを改善することにより、高周波数と低周波数が切り替えるときに画面の輝度を維持でき、ちらつきのリスクが軽減され、高階調および低階調の下での表示装置の表示効果が向上する。さらに、本開示の画素回路におけるトランジスタの数が少ないため、画素回路が占有するスペースが小さくなり、それによって表示装置の画素解像度が向上する。
以下の点について説明する必要がある。

【0181】

本開示の実施形態の図面は、本開示の実施形態に関連する構造のみに関するものであり、他の構造は一般的な設計を参照することができる。

【0182】

矛盾がない場合、本開示の実施形態および実施形態の特徴を互いに組み合わせて、新たな実施形態を得ることができる。

【0183】

図４６～図６０は、本開示の画素駆動回路の別の一連の実施形態の例示的な図面を示す。

【0184】

本開示のすべての実施形態で使用されるトランジスタは、三極管、薄膜トランジスタ、電界効果トランジスタ、または他の同じ特性を有するデバイスであってもよい。本開示の実施形態では、トランジスタの制御極を除く２つの電極を区別するために、一方の電極を第１極と呼び、他方の電極を第２極と呼ぶ。

【0185】

実際の動作では、前記トランジスタが薄膜トランジスタまたは電界効果トランジスタである場合、前記第１極がドレインであり、前記第２極がソースであってもよい。あるいは、前記第１極がソースであり、前記第２極がドレインであってもよい。

【0186】

図４６に示すように、本開示の実施形態で説明される画素回路は、駆動回路１１、第１制御回路１２、補償制御回路１３、および第１初期化回路１４を含む。

【0187】

第１制御回路１２は、第１走査線Ｓ１、駆動回路１１の制御端、接続ノードＮ０にそれぞれ電気的に接続され、第１走査線Ｓ１によって供給される第１走査信号の制御に基づいて、駆動回路１１の制御端と接続ノードＮ０との間の連通を制御する。

【0188】

補償制御回路１３は、第２走査線Ｓ２、接続ノードＮ０、および駆動回路１１の第１端にそれぞれ電気的に接続され、第２走査線Ｓ２によって供給される第２走査信号の制御に基づいて、接続ノードＮ０と駆動回路１１の第１端との間の連通を制御する。

【0189】

第１初期化回路１４は、初期化制御線Ｒ１、第１初期化電圧線、および接続ノードＮ０にそれぞれ電気的に接続され、初期化制御線Ｒ１によって提供される初期化制御信号の制御に基づいて、第１初期化電圧線によって提供される第１初期化電圧Ｖｉ１を接続ノードＮ０に書き込む。

【0190】

駆動回路１１は、その制御端の電位の制御に基づいて、駆動回路１１の第１端と駆動回路１１の第２端との間の連通を制御するように構成される。

【0191】

図４６に示す少なくとも１つの実施形態では、第１ノードＮ１は、駆動回路１１の制御端に接続されるノードである。

【0192】

本開示の実施形態で説明される画素回路では、第１制御回路１２は第１ノードＮ１に直接電気的に接続されており、第１初期化回路１４も補償制御回路１３も第１ノードＮ１に直接電気的に接続されなくて、第１ノードＮ１のリーク経路を減少させ、低周波動作時の第１ノードの電圧の安定性を確保できるため、表示品質の向上、表示の均一性の向上、ちらつき（Ｆｌｉｃｋｅｒ）の軽減に有利である。

【0193】

本開示の図４６に示す画素回路の実施形態は、動作時に、表示サイクルは初期化段階とデータ書き込み段階を含む。前記駆動方法は次のようなものを含む。

【0194】

初期化段階では、第１制御回路１２は、第１走査信号の制御に基づいて、駆動回路１１の制御端と接続ノードＮ０との間の連通を制御し、第１初期化回路１４は、初期化制御信号の制御に基づいて、第１初期化電圧Ｖｉ１を接続ノードＮ０に書き込むことにより、第１初期化電圧Ｖｉ１を駆動回路１１の制御端に書き込む。これにより、データ書き込み段階の開始時に、駆動回路１１は、その第１端と駆動回路の第２端との間の連通を制御することができる。

【0195】

データ書き込み段階では、第１制御回路１２は、第１走査信号の制御に基づいて、駆動回路１１の制御端と接続ノードＮ０との間の連通を制御し、補償制御回路１３は、第２走査信号の制御に基づいて、接続ノードＮ０と駆動回路１１の第１端との間の連通を制御することにより、駆動回路１１の制御端と駆動回路１１の第１端との間を接続する。
選択的に、第１制御回路は第１トランジスタを含む。

【0196】

第１トランジスタの制御極は第１走査線に電気的に接続され、第１トランジスタの第１極は駆動回路の制御端に電気的に接続され、第１トランジスタの第２極は接続ノードに電気的に接続される。

【0197】

第１制御トランジスタは酸化物薄膜トランジスタである。

【0198】

本開示の少なくとも１つの実施形態では、制御回路に含まれる第１トランジスタは酸化物薄膜トランジスタである。

【0199】

酸化物トランジスタは、優れたヒステリシス特性、低リーク電流、低移動度（Ｍｏｂｉｌｉｔｙ）を備えている。そこで、本開示の少なくとも１つの実施形態では、第１トランジスタを酸化物薄膜トランジスタとすることにより、低リークを実現し、駆動回路の制御端の電位の安定性を確保する。

【0200】

選択的に、補償制御回路は第２トランジスタを含む。

【0201】

第２トランジスタの制御極は第２走査線に電気的に接続され、第２トランジスタの第１極は接続ノードに電気的に接続され、第２トランジスタの第２極は駆動回路の第１端に電気的に接続される。

【0202】

本開示の少なくとも１つの実施形態では、第２トランジスタは低温ポリシリコン薄膜トランジスタであってもよいが、これに限定されない。具体的な実施形態では、第２トランジスタは別のタイプのトランジスタであってもよい。

【0203】

選択的に、第１初期化回路は第３トランジスタを含む。

【0204】

第３トランジスタの制御極は初期化制御線に電気的に接続され、第３トランジスタの第１極は第１初期化電圧線に電気的に接続され、第３トランジスタの第２極は接続ノードに電気的に接続される。

【0205】

本開示の少なくとも１つの実施形態では、第３トランジスタは低温ポリシリコン薄膜トランジスタである。具体的な実施形態では、第３トランジスタは別のタイプのトランジスタであってもよい。

【0206】

図４７に示すように、図４６に示す画素回路に基づいて、本開示の少なくとも１つの実施形態に記載の画素回路は、リセット回路２０をさらに含むことができる。

【0207】

リセット回路２０は、第３走査線Ｓ３、リセット電圧線ＤＲ、および駆動回路１１の第２端にそれぞれ電気的に接続されており、第３走査線Ｓ３によって供給される第３走査信号の制御に基づいて、リセット電圧線ＤＲによって供給されるリセット電圧を駆動回路１１の第２端に書き込む。

【0208】

本開示の図４７に示す画素回路の少なくとも１つの実施形態では、リセット回路２０が追加されており、リセット回路２０は、第３走査信号の制御に基づいて、駆動回路１１の第２端にデータ電圧が書き込まれる前の非発光期間に、リセット電圧を駆動回路１１の第２端に書き込むことにより、駆動回路１１内の駆動トランジスタにバイアス電圧を供給して（この場合、駆動トランジスタのゲート電位もＶｉ１に初期化され）、駆動トランジスタがリセット状態を維持するようにして、駆動トランジスタのヒステリシスが改善され、表示画面の最初のフレームの応答時間（ＦＦＲ）が短縮される。

【0209】

具体的な実施形態では、駆動トランジスタのヒステリシスにより、駆動トランジスタの特性応答が遅くなる可能性があるが、本開示の少なくとも１つの実施形態では、データ電圧が書き込まれる前に、駆動トランジスタのゲート・ソース間電圧が迅速にリセットされるため、駆動トランジスタの回復速度を速めるのに有利であり、それによって、駆動トランジスタのヒステリシス現象が改善され、ヒステリシス回復速度を向上させる。

【0210】

本開示の図４７に示される画素回路の少なくとも１つの実施形態は、動作時に、非発光期間（非発光期間とは、表示サイクルに含まれる発光期間以外の期間を指してもよい）において、データ電圧が駆動回路１１の第２端に書き込まれる前に、第３走査信号のデューティ比を増加させることで、駆動回路１１の第２端の電位をリセットする効果を高めるように、駆動回路１１の第２端をリセットする時間を長くすることができる。

【0211】

本開示の図４７に示される画素回路の少なくとも１つの実施形態は、動作時に、初期化段階において、リセット回路は、第３走査信号の制御に基づいて、リセット電圧を駆動回路の第２端に書き込む。

【0212】

本開示の少なくとも１つの実施形態では、リセット電圧は直流電圧信号であり、駆動トランジスタに固定バイアス電圧を提供して、ヒステリシス現象を改善する。

【0213】

選択的に、リセット電圧は高電圧であってもよいが、これに限定されない。

【0214】

本開示の少なくとも１つの実施形態では、別個の第３走査信号生成モジュールを使用して第３走査線に第３走査信号を供給することができ、これは駆動回路の第２端の電位をリセットするのに有利である。

【0215】

本開示の少なくとも１つの実施形態では、リセット電圧線と第１電圧線は同じ電圧線とすることができ、これにより使用される信号線の数を減らすことができる。リセット電圧の電圧値は第１初期化電圧の電圧値より大きく、第１電圧線は第１電圧信号を供給するように構成される（第１電圧線は高電圧線であってもよい）。第１電圧信号の電圧値は０Ｖより大きく５Ｖ以下であり、例えば、第１電圧信号の電圧値は４．６Ｖであるが、これに限定されない。第１初期化電圧は、直流電圧であってもよい。第１初期化電圧の電圧値は、－７Ｖ以上、０Ｖ以下とすることができ、例えば、第１初期化電圧の電圧値は、－６Ｖ、－５Ｖ、－４Ｖ、－３Ｖ、または－２Ｖであってもよいが、これに限定されない。

【0216】

本開示の少なくとも１つの実施形態では、駆動回路内の駆動トランジスタの閾値電圧Ｖｔｈは、－５Ｖ以上、－２Ｖ以下とすることができ、好ましくは、Ｖｔｈは、－４Ｖ以上、－２．５Ｖ以下であり、例えば、Ｖｔｈは、－４Ｖ、－３．５Ｖ、－３Ｖ、または－２．５Ｖであってもよいが、これらに限定されない。

【0217】

バイアス効果が比較的短時間で迅速に達成されることを保証するために、リセット電圧の電圧値の絶対値は、閾値電圧の絶対値の１．５倍より大きくてもよい。例えば、リセット電圧の電圧値の絶対値は、閾値電圧の絶対値の２倍、２．５倍、または３倍より大きくなってもよいが、これらに限定されない。

【0218】

選択的に、リセット回路は第４トランジスタを含む。

【0219】

第４トランジスタの制御極は第３走査線に電気的に接続され、第４トランジスタの第１極はリセット電圧線に電気的に接続され、第４トランジスタの第２極は駆動回路の第２端に電気的に接続される。

【0220】

本開示の少なくとも１つの実施形態では、第４トランジスタは、低温ポリシリコン薄膜トランジスタであってもよいが、これに限定されない。

【0221】

図４８に示すように、本開示の少なくとも１つの実施形態による画素回路は、発光素子３０、発光制御回路３１、および第２初期化回路３２をさらに含むことができる。

【0222】

前記発光制御回路３１は、発光制御線Ｅ１、第１電圧線Ｖ１、前記駆動回路１１の第２端、前記駆動回路１１の第１端、および前記発光素子３０の第１極にそれぞれ電気的に接続され、前記発光制御線Ｅ１から供給される発光制御信号の制御に基づいて、前記第１電圧線Ｖ１と前記駆動回路１１の第２端との間の連通を制御し、前記駆動回路１１の第１端と前記発光素子３０の第１極との連通を制御する。

【0223】

前記第２初期化回路３２は、第４走査線Ｓ４、第２初期化電圧線及び前記発光素子３０の第１極にそれぞれ電気的に接続され、前記第４走査線Ｓ４から供給される第４走査信号の制御に基づいて、第２初期化電圧線から供給される第２初期化電圧Ｖｉ２を前記発光素子３０の第１極に書き込む。

【0224】

前記発光素子３０の第２極は、第２電圧線Ｖ２に電気的に接続されている。

【0225】

本開示の少なくとも１つの実施形態において、前記第１電圧線Ｖ１は高電圧線であってもよく、前記第２電圧線Ｖ２は低電圧線であってもよいが、これに限定するものではない。

【0226】

前記発光素子３０はＯＬＥＤ（有機発光ダイオード）であってもよく、前記発光素子３０の第１極はＯＬＥＤのアノードであってもよく、前記発光素子３０の第２極はＯＬＥＤのカソードであってもよいが、これに限定されない。

【0227】

本開示の図４８に示す画素回路の少なくとも１つの実施形態では、別個の第４走査信号生成モジュールを使用して第４走査線に第４走査信号を提供することができ、低周波ちらつき下でのスイッチング周波数切り替えの自由度（前記スイッチング周波数は、前記第２初期化回路３２が備えるトランジスタのスイッチング周波数である）に有利である。前記画素回路が適用される表示パネルが低周波で動作する場合、発光制御回路３１が第１電圧線Ｖ１と駆動回路１１の第２端との間のオフを制御し、駆動回路１１の第１端と発光素子３０の第１極との間のオフを制御する場合、第４走査信号の周波数を上げることでちらつき（Ｆｌｉｃｋｅｒ）を軽減することができる。

【0228】

本開示の少なくとも１つの実施形態では、前記第３走査信号と前記第４走査信号とは同一の走査信号であってもよく、前記第３走査信号生成モジュールと前記第４走査信号生成モジュールとは同一のモジュールであってもよいが、これに限定されない。

【0229】

本開示の図４８に示す画素回路の少なくとも１つの実施形態は、動作時において、前記第１走査信号と前記発光制御信号とは同じ信号であってもよいが、ＰＷＭ（パルス幅変調）が発光機能を制御する場合、発光中にＥＭが高電圧信号を供給する可能性があることを考慮すると、個別の第１走査信号生成モジュールを通じて第１走査線に第１走査信号を供給し、発光制御信号生成モジュールを通じて発光制御線に発光制御信号を供給する。

【0230】

本開示の少なくとも１つの実施形態では、リセット電圧線が第１電圧線である場合、リセット電圧の電圧値は、第２初期化電圧の電圧値よりも大きくてもよい。

【0231】

第２初期化電圧の電圧値は、－７Ｖ以上０Ｖ以下であってもよい。例えば、第２初期化電圧の電圧値は、－６Ｖ、－５Ｖ、－４Ｖ、－３Ｖまたは－２Ｖであってもよい。

【0232】

選択的に、前記発光制御回路は、第５トランジスタと第６トランジスタとを含む。

【0233】

前記第５トランジスタの制御極は前記発光制御線に電気的に接続され、前記第５トランジスタの第１極は前記第１電圧線に電気的に接続され、前記第５トランジスタの第２極は前記駆動回路の第２端に電気的に接続される。

【0234】

前記第６トランジスタの制御極は前記発光制御線に電気的に接続され、前記第６トランジスタの第１極は前記駆動回路の第１端に電気的に接続され、前記第６トランジスタの第２極は前記発光素子の第１極に電気的に接続される。

【0235】

前記第２初期化回路は、第７トランジスタを含む。

【0236】

前記第７トランジスタの制御極は前記第４走査線に電気的に接続され、前記第７トランジスタの第１極は前記第２初期化電圧線に電気的に接続され、前記第７トランジスタの第２極は前記発光素子の第１極に電気的に接続される。

【0237】

選択的に、前記第７トランジスタは酸化物薄膜トランジスタであってもよい。

【0238】

本開示の少なくとも１つの実施形態では、第７トランジスタを酸化物薄膜トランジスタとすることで、リークを低減し、発光素子の第１極の電位の安定性を確保することができる。

【0239】

図４９に示すように、図４８に示す画素回路の少なくとも１つの実施形態に加えて、本開示の少なくとも１つの実施形態に記載の画素回路は、データ書き込み回路４１とエネルギー蓄積回路４２をさらに含むことができる。

【0240】

前記データ書き込み回路４１は、第２走査線Ｓ２、データ線Ｄ１及び前記駆動回路１１の第２端にそれぞれ電気的に接続され、前記第２走査線Ｓ２から供給される第２走査信号の制御に基づいて、前記データ線Ｄ１上のデータ電圧を前記駆動回路１１の第２端に書き込む。

【0241】

前記エネルギー蓄積回路４２は、前記駆動回路１１の制御端に電気的に接続され、電気エネルギーを蓄積する。

【0242】

本開示の図４９に示す画素回路の少なくとも１つの実施形態は、動作時に、表示サイクルは、データ書き込み段階の後に設けられた発光段階をさらに含む。

【0243】

初期化段階では、前記第２初期化回路３２は、前記第４走査線Ｓ４から供給される第４走査信号の制御に基づいて、第２初期化電圧線から供給される第２初期化電圧Ｖｉ２を前記発光素子３０の第１極に書き込む。

【0244】

データ書き込み段階では、データ書き込み回路４１は、第２走査信号の制御に基づいて、データ線Ｄ１上のデータ電圧Ｖｄａｔａを駆動回路１１の第２端に書き込む。

【0245】

データ書き込み段階の開始時、駆動回路１１は、データ電圧Ｖｄａｔａを介してエネルギー蓄積回路４２に充電されるように、その第１端と駆動回路１１の第２端との間の連通を制御し、駆動回路１１の制御端の電位がＶｄａｔａ＋Ｖｔｈに変化するまで、駆動回路１１の制御端の電位を変化させ、Ｖｔｈは駆動回路１１の駆動トランジスタの閾値電圧である。

【0246】

発光段階では、発光制御回路３１は、発光制御信号の制御に基づいて、前記第１電圧線Ｖ１と前記駆動回路１１の第２端との間の連通を制御し、前記駆動回路１１の第１端と発光素子３０の第１極との間の連通を制御し、駆動回路１１は発光素子３０を駆動して発光する。

【0247】

選択的に、前記データ書き込み回路は第８トランジスタを含み、前記エネルギー蓄積回路は蓄積コンデンサを含む。

【0248】

前記第８トランジスタの制御極は前記第２走査線に電気的に接続され、前記第８トランジスタの第１極は前記データ線に電気的に接続され、前記第８トランジスタの第２極は前記駆動回路の第２端に電気的に接続される。

【0249】

前記蓄積コンデンサの第１端は前記駆動回路の制御端に電気的に接続され、前記蓄積コンデンサの第２端は前記第１電圧線に電気的に接続される。

【0250】

本開示の少なくとも１つの実施形態において、駆動回路は駆動トランジスタを含むことができる。

【0251】

前記駆動トランジスタはシングルゲートトランジスタであり、前記駆動トランジスタのゲートは前記駆動回路の制御端に電気的に接続され、前記駆動トランジスタの第１極は前記駆動回路の第１端に電気的に接続され、前記駆動トランジスタの第２極は前記駆動回路の第２端に電気的に接続され、または、
前記駆動トランジスタはダブルゲートトランジスタであり、前記駆動トランジスタの第１ゲートは前記駆動回路の制御端に電気的に接続され、前記駆動トランジスタの第２ゲートは第１電圧線に電気的に接続され、前記駆動トランジスタの第１極は前記駆動回路の第１端に電気的に接続され、前記駆動トランジスタの第２極は前記駆動回路の第２端に電気的に接続され、前記第１ゲートはトップゲートであり、前記第２ゲートはボトムゲートである。

【0252】

選択的に、前記駆動トランジスタは、シングルゲートトランジスタまたはダブルゲートトランジスタであってもよい。前記駆動トランジスタがダブルゲートトランジスタである場合、前記駆動トランジスタの第１ゲートは前記駆動回路の制御端に電気的に接続され、前記駆動トランジスタの第２ゲートは第１電圧線に電気的に接続され、第１ゲートはトップゲートであり、第２ゲートはボトムゲートであり、駆動トランジスタの基板にバイアス電圧を印加させ、駆動トランジスタのヒステリシス現象を改善する。

【0253】

図５０に示すように、図４９に示す画素回路の少なくとも１つの実施形態に加えて、前記第１制御回路１２は第１トランジスタＴ１を含み、駆動回路１１は駆動トランジスタＴ０を含み、前記発光素子は有機発光ダイオードＯ１である。

【0254】

前記第１トランジスタＴ１のゲートは前記第１走査線Ｓ１に電気的に接続され、前記第１トランジスタＴ１のドレインは前記駆動トランジスタＴ０のゲートに電気的に接続され、前記第１トランジスタＴ１のソースは前記接続ノードＮ０に電気的に接続される。
前記補償制御回路１３は、第２トランジスタＴ２を含む。

【0255】

前記第２トランジスタＴ２のゲートは前記第２走査線Ｓ２に電気的に接続され、前記第２トランジスタＴ２のドレインは前記接続ノードＮ０に電気的に接続され、前記第２トランジスタＴ２のソースは前記駆動トランジスタＴ０のドレインに電気的に接続される。
前記第１初期化回路１４は、第３トランジスタＴ３を含む。

【0256】

前記第３トランジスタＴ３のゲートは前記初期化制御線Ｒ１に電気的に接続され、前記第３トランジスタＴ３のドレインは第１初期化電圧線に電気的に接続され、前記第３トランジスタＴ３のソースは前記接続ノードＮ０に電気的に接続され、前記第１初期化電圧線は第１初期化電圧Ｖｉ１を供給するために用いられる。

【0257】

前記リセット回路２０は、第４トランジスタＴ４を含む。

【0258】

前記第４トランジスタＴ４のゲートは前記第３走査線Ｓ３に電気的に接続され、前記第４トランジスタＴ４のドレインは前記リセット電圧線ＤＲに電気的に接続され、前記第４トランジスタＴ４のソースは前記駆動トランジスタＴ０のソースに電気的に接続される。

【0259】

前記発光制御回路は、第５トランジスタＴ５及び第６トランジスタＴ６を含む。
前記第５トランジスタＴ５のゲートは前記発光制御線Ｅ１に電気的に接続され、前記第５トランジスタＴ５のドレインは高電圧線に電気的に接続され、前記第５トランジスタＴ５のソースは前記駆動トランジスタＴ０のソースに電気的に接続され、前記高電圧線は高電圧信号ＶＤＤを供給するために用いられる。

【0260】

前記第６トランジスタＴ６のゲートは前記発光制御線Ｅ１に電気的に接続され、前記第６トランジスタＴ６のドレインは前記駆動トランジスタＴ０のドレインに電気的に接続され、前記第６トランジスタＴ６のソースは有機発光ダイオードＯ１のアノードに電気的に接続される。

【0261】

前記第２初期化回路３２は、第７トランジスタＴ７を含む。
前記第７トランジスタＴ７のゲートは前記第４走査線Ｓ４に電気的に接続され、前記第７トランジスタＴ７のドレインは前記第２初期化電圧線に電気的に接続され、前記第７トランジスタＴ７のソースは前記有機発光ダイオードＯ１のアノードに電気的に接続され、前記第２初期化電圧線は第２初期化電圧Ｖｉ２を供給するために用いられる。

【0262】

前記データ書き込み回路４１は第８トランジスタＴ８を含み、前記エネルギー蓄積回路４２は蓄積コンデンサＣを含む。

【0263】

前記第８トランジスタＴ８のゲートは前記第２走査線Ｓ２に電気的に接続され、前記第８トランジスタＴ８のドレインは前記データ線Ｄ１に電気的に接続され、前記第８トランジスタＴ８のソースは前記駆動トランジスタＴ０のソースに電気的に接続される。

【0264】

前記蓄積コンデンサＣの第１端は前記駆動トランジスタＴ０のゲートに電気的に接続され、前記蓄積コンデンサＣの第２端は前記高電圧線に電気的に接続される。

【0265】

Ｏ１のカソードは、低電圧ＶＳＳを供給するための低電圧線に電気的に接続されている。

【0266】

図５０において、Ｎ１とラベルが付されているのは第１ノードであり、第１ノードＮ１はＴ０のゲートに電気的に接続されている。

【0267】

Ｎ２とラベルが付されているのは第２ノードであり、Ｎ３とラベルが付されているのは第３ノードであり、Ｎ２はＴ０のソースに電気的に接続され、Ｎ３はＴ０のドレインに電気的に接続されている。

【0268】

図５０に示す少なくとも１つの実施形態では、第１電圧線は高電圧線であり、第２電圧線は低電圧線である。

【0269】

図５０に示す画素回路の少なくとも１つの実施形態において、Ｔ１は酸化物薄膜トランジスタであってもよく、Ｔ０、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７及びＴ８はすべて低温ポリシリコン薄膜トランジスタであってもよく、Ｔ１はＮ型のトランジスタであり、Ｔ０、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７及びＴ８はＰ型のトランジスタであり、Ｔ０はシングルゲートトランジスタであるが、これに限定されない。

【0270】

図５０に示す画素回路の少なくとも１つの実施形態では、Ｎ１のリークを低減し、Ｔ０のゲートの電位の安定性を安定するように、Ｎ１はＴ１にのみ直接電気的に接続され、Ｎ１はＴ２およびＴ３には直接電気的に接続されていない。

【0271】

図５０に示す画素回路の少なくとも１つの実施形態では、リークを低減し、Ｎ１の電位の安定性を保証するように、Ｔ１は酸化物薄膜トランジスタである。

【0272】

選択的に、Ｔ２とＴ３はシングルゲートトランジスタであり、スペースを節約することができる。

【0273】

図５０に示す画素回路の少なくとも１つの実施形態では、前記初期化制御線Ｒ１が供給する初期化制御信号、および、前記第２走査線が供給する第２走査信号は、すべて第２走査信号生成モジュールによって供給されてもよい。

【0274】

選択的に、画素回路の少なくとも１つの実施形態において、前記画素回路が含む各トランジスタは、基板上に配置することができ、寄生容量を低減するために、前記基板上の導電性パターンの正投影と前記基板上の第４走査線Ｓ４の正投影との間の重複面積はできるだけ少なく、前記基板上の導電性パターンの正投影と前記基板上の初期化制御線Ｒ１の正投影との間の重複面積はできるだけ少ない。好ましくは、前記導電性パターンと第４走査線Ｓ４との間の容量は０．３Ｃｚ未満であり、Ｔ０のソースとＴ５のソースとを電気的に接続するための導電性パターンと初期化制御線Ｒ１との間の容量は０．３Ｃｚ未満であり、ここで、Ｃｚは、前記蓄積コンデンサＣの容量値である。

【0275】

前記導電性パターンは、Ｔ０のソース、Ｔ５のソース、および、Ｔ０のソースとＴ５のソースとを電気的に接続するための接続導電性パターンを含む。

【0276】

図５１に示すように、本開示の図５０に示す画素回路の少なくとも１つの実施形態は、動作時に、表示サイクルは、順次設定される初期化段階ｔ１、データ書き込み段階ｔ２、及び発光段階ｔ３を含む。

【0277】

初期化段階ｔ１では、Ｅ１は高電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｔ１はオンされ、Ｒ１は低電圧信号を提供し、Ｓ２は高電圧信号を提供し、Ｔ２はオンされ、Ｔ３はオフされ、Ｖｉ１はＮ１を書き込み、データ書き込み段階ｔ２の開始時にＴ０がオンになるようにする。Ｓ３とＳ４は低電圧信号を提供し、Ｔ７はオンされ、Ｔ４はオンされ、ＤＲから供給されたリセット電圧をＮ２に書き込み、Ｖｉ２をＯ１のアノードに書き込み、Ｏ１が発光しないようにし、Ｏ１のアノードに残った電荷を除去する。

【0278】

データ書き込み段階ｔ２では、Ｅ１は高電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｔ１はオンされ、Ｒ１は高電圧信号を提供し、Ｓ２は高電圧信号を提供し、Ｔ２はオンされ、Ｔ３はオフされ、Ｔ８はオンされ、Ｓ３とＳ４は高電圧信号を提供し、Ｔ７とＴ４はオフされ、データ線Ｄ１上のデータ電圧ＶｄａｔａはＮ２に書き込む。

【0279】

データ書き込み段階ｔ２の開始時に、Ｔ０がオンになり、Ｖｄａｔａを通じて、オンになったＴ８、Ｔ０、Ｔ２、Ｔ１を経てＣが充電されて、Ｔ０がオフになるまでＮ１の電位が上昇し、Ｔ０がオフになる時、Ｎ１の電位はＶｄａｔａ＋Ｖｔｈであり、ＶｔｈはＴ０の閾値電圧である。

【0280】

発光段階ｔ３では、Ｅ１は低電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ１は低電圧信号を提供し、Ｓ２、Ｓ３、Ｓ４は高電圧信号を提供し、Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ７、Ｔ８はオフされ、Ｔ５、Ｔ６はオンされ、Ｔ０はオンされて、Ｏ１が駆動されて発光する。

【0281】

図５０に示す画素回路の少なくとも１つの実施形態では、Ｔ４が増設され、Ｎ２に高電圧を供給し、非発光時間帯にＮ２の電位を初期化し、Ｔ０安定性の向上に有利である。そして、Ｏ１のアノードの電位を初期化するためにＴ７を提供し、低周波ちらつきの下でスイッチング周波数を自由に切り替えるのに有利である。

【0282】

図５２に示すように、図４９に示す画素回路の少なくとも１つの実施形態に加えて、前記第１制御回路１２は第１トランジスタＴ１を含み、前記駆動回路１１は駆動トランジスタＴ０を含み、前記発光素子は有機発光ダイオードＯ１である。

【0283】

前記第１トランジスタＴ１のゲートは前記第１走査線Ｓ１に電気的に接続され、前記第１トランジスタＴ１のドレインは前記駆動トランジスタＴ０のゲートに電気的に接続され、前記第１トランジスタＴ１のソースは前記接続ノードＮ０に電気的に接続される。

【0284】

前記補償制御回路１３は、第２トランジスタＴ２を含む。

【0285】

前記第２トランジスタＴ２のゲートは前記第２走査線Ｓ２に電気的に接続され、前記第２トランジスタＴ２のドレインは前記接続ノードＮ０に電気的に接続され、前記第２トランジスタＴ２のソースは前記駆動トランジスタＴ０のドレインに電気的に接続される。

【0286】

前記第１初期化回路１４は、第３トランジスタＴ３を含む。

【0287】

前記第３トランジスタＴ３のゲートは前記初期化制御線Ｒ１に電気的に接続され、前記第３トランジスタＴ３のドレインは第１初期化電圧線に電気的に接続され、前記第３トランジスタＴ３のソースは前記接続ノードＮ０に電気的に接続され、前記第１初期化電圧線は第１初期化電圧Ｖｉ１を供給するために用いられる。

【0288】

前記リセット回路２０は、第４トランジスタＴ４を含む。

【0289】

前記第４トランジスタＴ４のゲートは前記第３走査線Ｓ３に電気的に接続され、前記第４トランジスタＴ４のドレインは前記リセット電圧線ＤＲに電気的に接続され、前記第４トランジスタＴ４のソースは前記駆動トランジスタＴ０のソースに電気的に接続される。

【0290】

前記発光制御回路は、第５トランジスタＴ５及び第６トランジスタＴ６を含む。

【0291】

前記第５トランジスタＴ５のゲートは前記発光制御線Ｅ１に電気的に接続され、前記第５トランジスタＴ５のドレインは高電圧線に電気的に接続され、前記第５トランジスタＴ５のソースは前記駆動トランジスタＴ０のソースに電気的に接続され、前記高電圧線は高電圧信号ＶＤＤを供給するために用いられる。

【0292】

前記第６トランジスタＴ６のゲートは前記発光制御線Ｅ１に電気的に接続され、前記第６トランジスタＴ６のドレインは前記駆動トランジスタＴ０のドレインに電気的に接続され、前記第６トランジスタＴ６のソースは有機発光ダイオードＯ １のアノードに電気的に接続される。

【0293】

前記第２初期化回路３２は、第７トランジスタＴ７を含む。

【0294】

前記第７トランジスタＴ７のゲートは前記第４走査線Ｓ４に電気的に接続され、前記第７トランジスタＴ７のドレインは前記第２初期化電圧線に電気的に接続され、前記第７トランジスタＴ７のソースは前記有機発光ダイオードＯ１のアノードに電気的に接続され、前記第２初期化電圧線は第２初期化電圧Ｖｉ２を供給するために用いられる。

【0295】

前記データ書き込み回路４１は第８トランジスタＴ８を含み、前記エネルギー蓄積回路４２は蓄積コンデンサＣを含む。

【0296】

前記第８トランジスタＴ８のゲートは前記第２走査線Ｓ２に電気的に接続され、前記第８トランジスタＴ８のドレインは前記データ線Ｄ１に電気的に接続され、前記第８トランジスタＴ８のソースは前記駆動トランジスタＴ０のソースに電気的に接続される。

【0297】

前記蓄積コンデンサＣの第１端は前記駆動トランジスタＴ０のゲートに電気的に接続され、前記蓄積コンデンサＣの第２端は前記高電圧線に電気的に接続される。

【0298】

Ｏ１のカソードは、低電圧ＶＳＳを供給するための低電圧線に電気的に接続されている。

【0299】

図５２において、Ｎ１とラベルが付されているのは第１ノードであり、第１ノードＮ１はＴ０のゲートに電気的に接続されている。

【0300】

Ｎ２とラベルが付されているのは第２ノードであり、Ｎ３とラベルが付されているのは第３ノードであり、Ｎ２はＴ０のソースに電気的に接続され、Ｎ３はＴ０のドレインに電気的に接続されている。

【0301】

図５２に示す少なくとも１つの実施形態では、第１電圧線は高電圧線であり、第２電圧線は低電圧線である。

【0302】

図５２に示す画素回路の少なくとも１つの実施形態において、Ｔ１及びＴ７は酸化物薄膜トランジスタであってもよく、Ｔ０、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６及びＴ８はすべて低温ポリシリコン薄膜トランジスタであってもよく、Ｔ１及びＴ７はＮ型のトランジスタであり、Ｔ０、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６及びＴ８はＰ型のトランジスタであり、Ｔ０はシングルゲートトランジスタであるが、これに限定されない。

【0303】

本開示の図５２に示す画素回路の少なくとも１つの実施形態は、Ｔ７が酸化物薄膜トランジスタである点で、本開示の図５０に示す画素回路の少なくとも１つの実施形態と異なる。

【0304】

図５２に示す画素回路の少なくとも１つの実施形態では、Ｎ１のリークを低減し、Ｔ０のゲートの電位の安定性を安定するように、Ｎ１はＴ１にのみ直接電気的に接続され、Ｎ１はＴ２およびＴ３には直接電気的に接続されていない。

【0305】

図５２に示す画素回路の少なくとも１つの実施形態では、リークを低減し、Ｎ１の電位の安定性を保証し、Ｏ１のアノードの電位の安定性を保証するように、Ｔ１及びＴ７は酸化物薄膜トランジスタである。

【0306】

図５２に示す画素回路の少なくとも１つの実施形態では、別個の第４走査信号生成モジュールを使用して第４走査線に第４走査信号を提供することができ、低周波ちらつき下でのスイッチング周波数切り替えの自由度（前記スイッチング周波数は、前記第２初期化回路３２が備えるトランジスタのスイッチング周波数である）に有利である。前記画素回路が適用される表示パネルが低周波で動作する場合、発光制御回路３１が第１電圧線Ｖ１と駆動回路１１の第２端との間のオフを制御し、駆動回路１１の第１端と発光素子３０の第１極との間のオフを制御する場合、第４走査信号の周波数を上げることでちらつき（Ｆｌｉｃｋｅｒ）を軽減することができ、または、
前記第４走査線は、低周波リフレッシュ段階において、発光制御線から供給される発光制御信号を周期的に制御するだけで、発光素子を周期的にリセット／輝度調整して輝度バランスを実現することができるように、前記発光制御線であってもよい。

【0307】

図５３に示すように、図４９に示す画素回路の少なくとも１つの実施形態に加えて、前記第１制御回路１２は第１トランジスタＴ１を含み、前記駆動回路１１は駆動トランジスタＴ０を含み、前記発光素子は有機発光ダイオードＯ１である。

【0308】

前記第１トランジスタＴ１のゲートは前記第１走査線Ｓ１に電気的に接続され、前記第１トランジスタＴ１のドレインは前記駆動トランジスタＴ０のゲートに電気的に接続され、前記第１トランジスタＴ１のソースは前記接続ノードＮ０に電気的に接続される。

【0309】

前記補償制御回路１３は、第２トランジスタＴ２を含む。

【0310】

前記第２トランジスタＴ２のゲートは前記第２走査線Ｓ２に電気的に接続され、前記第２トランジスタＴ２のドレインは前記接続ノードＮ０に電気的に接続され、前記第２トランジスタＴ２のソースは前記駆動トランジスタＴ０のドレインに電気的に接続される。

【0311】

前記第１初期化回路１４は、第３トランジスタＴ３を含む。

【0312】

前記第３トランジスタＴ３のゲートは前記初期化制御線Ｒ１に電気的に接続され、前記第３トランジスタＴ３のドレインは第１初期化電圧線に電気的に接続され、前記第３トランジスタＴ３のソースは前記接続ノードＮ０に電気的に接続され、前記第１初期化電圧線は第１初期化電圧Ｖｉ１を供給するために用いられる。

【0313】

前記リセット回路２０は、第４トランジスタＴ４を含む。

【0314】

前記第４トランジスタＴ４のゲートは前記第３走査線Ｓ３に電気的に接続され、前記第４トランジスタＴ４のドレインは高電圧線に電気的に接続され、前記第４トランジスタＴ４のソースは前記駆動トランジスタＴ０のソースに電気的に接続され、前記高電圧線は高電圧信号ＶＤＤを供給するために用いられる。

【0315】

前記発光制御回路は、第５トランジスタＴ５及び第６トランジスタＴ６を含む。

【0316】

前記第５トランジスタＴ５のゲートは前記発光制御線Ｅ１に電気的に接続され、前記第５トランジスタＴ５のドレインは高電圧線に電気的に接続され、前記第５トランジスタＴ５のソースは前記駆動トランジスタＴ０のソースに電気的に接続される。

【0317】

前記第６トランジスタＴ６のゲートは前記発光制御線Ｅ１に電気的に接続され、前記第６トランジスタＴ６のドレインは前記駆動トランジスタＴ０のドレインに電気的に接続され、前記第６トランジスタＴ６のソースは有機発光ダイオードＯ１のアノードに電気的に接続される。

【0318】

前記第２初期化回路３２は、第７トランジスタＴ７を含む。

【0319】

前記第７トランジスタＴ７のゲートは前記第４走査線Ｓ４に電気的に接続され、前記第７トランジスタＴ７のドレインは前記第２初期化電圧線に電気的に接続され、前記第７トランジスタＴ７のソースは前記有機発光ダイオードＯ１のアノードに電気的に接続され、前記第２初期化電圧線は第２初期化電圧Ｖｉ２を供給するために用いられる。

【0320】

前記データ書き込み回路４１は第８トランジスタＴ８を含み、前記エネルギー蓄積回路４２は蓄積コンデンサＣを含む。

【0321】

前記第８トランジスタＴ８のゲートは前記第２走査線Ｓ２に電気的に接続され、前記第８トランジスタＴ８のドレインは前記データ線Ｄ１に電気的に接続され、前記第８トランジスタＴ８のソースは前記駆動トランジスタＴ０のソースに電気的に接続される。

【0322】

前記蓄積コンデンサＣの第１端は前記駆動トランジスタＴ０のゲートに電気的に接続され、前記蓄積コンデンサＣの第２端は前記高電圧線に電気的に接続される。

【0323】

Ｏ１のカソードは、低電圧ＶＳＳを供給するための低電圧線に電気的に接続されている。

【0324】

図５３において、Ｎ１とラベルが付されているのは第１ノードであり、第１ノードＮ１はＴ０のゲートに電気的に接続されている。

【0325】

Ｎ２とラベルが付されているのは第２ノードであり、Ｎ３とラベルが付されているのは第３ノードであり、Ｎ２はＴ０のソースに電気的に接続され、Ｎ３はＴ０のドレインに電気的に接続されている。

【0326】

図５３に示す少なくとも１つの実施形態では、第１電圧線は高電圧線であり、第２電圧線は低電圧線である。

【0327】

図５３に示す画素回路の少なくとも１つの実施形態において、Ｔ１は酸化物薄膜トランジスタであってもよく、Ｔ０、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７及びＴ８はすべて低温ポリシリコン薄膜トランジスタであってもよく、Ｔ１はＮ型のトランジスタであり、Ｔ０、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７及びＴ８はＰ型のトランジスタであり、Ｔ０はシングルゲートトランジスタであるが、これに限定されない。

【0328】

図５３に示す画素回路の少なくとも１つの実施形態では、Ｎ１のリークを低減し、Ｔ０のゲートの電位の安定性を安定するように、Ｎ１はＴ１にのみ直接電気的に接続され、Ｎ１はＴ２およびＴ３には直接電気的に接続されていない。

【0329】

Ｎ１のリークを低減し、Ｔ０のゲートの電位の安定性を安定するように、Ｔ１は酸化物薄膜トランジスタである。

【0330】

本開示の図５３に示す画素回路の少なくとも１つの実施例と本開示の図５０に示す画素回路の少なくとも１つの実施例との違いは、前記リセット電圧線ＤＲが前記高電圧線であり、使用する信号線の数を減らすことができる。

【0331】

本開示の図５３に示す画素回路の少なくとも１つの実施形態では、ＶＤＤの電圧値は４．６Ｖであってもよく、ＶＤＤの電圧値はＶｉ１の電圧値より大きく、ＶＤＤの電圧値はＶｉ２の電圧値より大きい。

【0332】

本開示の図５３に示す画素回路の少なくとも１つの実施形態では、Ｔ７は酸化物薄膜トランジスタに置き換えられてもよく、Ｔ０はダブルゲートトランジスタに置き換えられてもよいが、これに限定されない。

【0333】

図５４に示すように、図４９に示す画素回路の少なくとも１つの実施形態に加えて、第１制御回路１２は第１トランジスタＴ１を含み、駆動回路１１は駆動トランジスタＴ０を含み、前記発光素子は有機発光ダイオードＯ１である。

【0334】

前記第１トランジスタＴ１のゲートは前記第１走査線Ｓ１に電気的に接続され、前記第１トランジスタＴ１のドレインは前記駆動トランジスタＴ０の第１ゲートに電気的に接続され、前記第１トランジスタＴ１のソースは前記接続ノードＮ０に電気的に接続される。

【0335】

前記補償制御回路１３は、第２トランジスタＴ２を含む。

【0336】

前記第２トランジスタＴ２のゲートは前記第２走査線Ｓ２に電気的に接続され、前記第２トランジスタＴ２のドレインは前記接続ノードＮ０に電気的に接続され、前記第２トランジスタＴ２のソースは前記駆動トランジスタＴ０のドレインに電気的に接続される。

【0337】

前記第１初期化回路１４は、第３トランジスタＴ３を含む。

【0338】

前記第３トランジスタＴ３のゲートは前記初期化制御線Ｒ１に電気的に接続され、前記第３トランジスタＴ３のドレインは第１初期化電圧線に電気的に接続され、前記第３トランジスタＴ３のソースは前記接続ノードＮ０に電気的に接続され、前記第１初期化電圧線は第１初期化電圧Ｖｉ１を供給するために用いられる。

【0339】

前記リセット回路２０は、第４トランジスタＴ４を含む。

【0340】

前記第４トランジスタＴ４のゲートは前記第３走査線Ｓ３に電気的に接続され、前記第４トランジスタＴ４のドレインは前記リセット電圧線ＤＲに電気的に接続され、前記第４トランジスタＴ４のソースは前記駆動トランジスタＴ０のソースに電気的に接続される。

【0341】

前記発光制御回路は、第５トランジスタＴ５及び第６トランジスタＴ６を含む。

【0342】

前記第５トランジスタＴ５のゲートは前記発光制御線Ｅ１に電気的に接続され、前記第５トランジスタＴ５のドレインは高電圧線に電気的に接続され、前記第５トランジスタＴ５のソースは前記駆動トランジスタＴ０のソースに電気的に接続され、前記高電圧線は高電圧信号ＶＤＤを供給するために用いられる。

【0343】

前記第６トランジスタＴ６のゲートは前記発光制御線Ｅ１に電気的に接続され、前記第６トランジスタＴ６のドレインは前記駆動トランジスタＴ０のドレインに電気的に接続され、前記第６トランジスタＴ６のソースは有機発光ダイオードＯ１のアノードに電気的に接続される。

【0344】

前記第２初期化回路３２は、第７トランジスタＴ７を含む。

【0345】

前記第７トランジスタＴ７のゲートは前記第４走査線Ｓ４に電気的に接続され、前記第７トランジスタＴ７のドレインは前記第２初期化電圧線に電気的に接続され、前記第７トランジスタＴ７のソースは前記有機発光ダイオードＯ１のアノードに電気的に接続され、前記第２初期化電圧線は第２初期化電圧Ｖｉ２を供給するために用いられる。

【0346】

前記データ書き込み回路４１は第８トランジスタＴ８を含み、前記エネルギー蓄積回路４２は蓄積コンデンサＣを含む。

【0347】

前記第８トランジスタＴ８のゲートは前記第２走査線Ｓ２に電気的に接続され、前記第８トランジスタＴ８のドレインは前記データ線Ｄ１に電気的に接続され、前記第８トランジスタＴ８のソースは前記駆動トランジスタＴ０のソースに電気的に接続される。

【0348】

前記蓄積コンデンサＣの第１端は前記駆動トランジスタＴ０の第１ゲートに電気的に接続され、前記蓄積コンデンサＣの第２端は前記高電圧線に電気的に接続される。

【0349】

前記駆動トランジスタＴ０の第２ゲートは前記高電圧線に電気的に接続される。

【0350】

Ｏ１のカソードは、低電圧ＶＳＳを供給するための低電圧線に電気的に接続されている。

【0351】

図５４において、Ｎ１とラベルが付されているのは第１ノードであり、第１ノードＮ１はＴ０のゲートに電気的に接続されている。

【0352】

Ｎ２とラベルが付されているのは第２ノードであり、Ｎ３とラベルが付されているのは第３ノードであり、Ｎ２はＴ０のソースに電気的に接続され、Ｎ３はＴ０のドレインに電気的に接続されている。

【0353】

図５４に示す少なくとも１つの実施形態では、第１電圧線は高電圧線であり、第２電圧線は低電圧線である。

【0354】

図５４に示す画素回路の少なくとも１つの実施形態において、Ｔ１は酸化物薄膜トランジスタであってもよく、Ｔ０、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７及びＴ８はすべて低温ポリシリコン薄膜トランジスタであってもよく、Ｔ１はＮ型のトランジスタであり、Ｔ０、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７及びＴ８はＰ型のトランジスタであり、Ｔ０はダブルゲートトランジスタであるが、これに限定されない。

【0355】

図５４に示す画素回路の少なくとも１つの実施形態では、Ｎ１のリークを低減し、Ｔ０のゲートの電位の安定性を安定するように、Ｎ１はＴ１にのみ直接電気的に接続され、Ｎ１はＴ２およびＴ３には直接電気的に接続されていない。

【0356】

図５４に示す画素回路の少なくとも１つの実施形態では、リークを低減し、Ｎ１の電位の安定性を保証するように、Ｔ１は酸化物薄膜トランジスタである。

【0357】

図５４に示す画素回路の少なくとも１つの実施形態では、Ｔ０はダブルゲートトランジスタであり、Ｔ０の第１ゲートはトップゲートであり、Ｔ０の第２ゲートはボトムゲートであり、Ｔ０の基板にバイアス電圧を印加するために、Ｔ０の第２ゲートは前記高電圧線に電気的に接続され、Ｔ０のヒステリシス現象を改善するのに有利である。

【0358】

本開示の図５４に示す画素回路の少なくとも１つの実施形態は、Ｔ０がダブルゲートトランジスタである点で、本開示の図５０に示す画素回路の少なくとも１つの実施形態と異なる。

【0359】

本開示の図５４に示す画素回路の少なくとも１つの実施形態では、Ｔ７は酸化物薄膜トランジスタに置き換えられてもよく、ＤＲは第１電圧線であってもよいが、これに限定されない。

【0360】

本開示の図５０、図５２、図５３、図５４に示す画素回路の少なくとも１つの実施形態では、非発光期間（前記非発光期間は、前記表示サイクルに含まれる発光段階を除く期間を指すことができる）において、データ電圧ＶｄａｔａがＮ２に書き込まれる前に、第３走査信号のデューティ比を増加させることにより、Ｎ２の電位のリセット効果をより良くするために、Ｔ４のオン時間を上昇させることができる。

【0361】

図５５に示すように、隣接する２行の画素回路は、同じ行のリセット電圧線に電気的に接続することができる。図５５において、ＤＲｎとラベルが付されているのは第ｎ行リセット電圧線（ｎは正の整数）であり、隣接する列に位置する２つの画素回路は鏡像的に設置されて、配線を容易にすることができる。

【0362】

図５６に示すように、隣接する２列の画素回路は、同じ列のリセット電圧線に電気的に接続することができる。図５６において、ＤＲｍとラベルが付されているのは第ｍ列リセット電圧線（ｍは正の整数）であり、隣接する列に位置する２つの画素回路は鏡像的に設置されて、配線を容易にすることができる。

【0363】

図５７に示すように、隣接する２行の画素回路は、同じ行のリセット電圧線に電気的に接続することができ、隣接する２列の画素回路は、同じ列のリセット電圧線に電気的に接続することができ、隣接する列に位置する２つの画素回路は鏡像的に設置され、複数のリセット電圧線は格子状に設置されて、配線を容易にすることができる。

【0364】

図５７において、ＤＲ１１とラベルが付されているのは第１行リセット電圧線であり、ＤＲ１２とラベルが付されているのは第２行リセット電圧線であり、ＤＲ２１とラベルが付されているのは第１列リセット電圧線であり、ＤＲ２２とラベルが付されているのは第２列リセット電圧線であり、ＤＲ２３とラベルが付されているのは第３列リセット電圧線である。

【0365】

図５８において、ＤＲ１１とラベルが付されているのは第１行リセット電圧線であり、ＤＲ１２とラベルが付されているのは第２行リセット電圧線であり、ＤＲ１３とラベルが付されているのは第３行リセット電圧線であり、ＤＲ１４とラベルが付されているのは第４行リセット電圧線であり、ＤＲ２１とラベルが付されているのは第１列リセット電圧線であり、ＤＲ２２とラベルが付されているのは第２列リセット電圧線である。

【0366】

図５８に示すように、第１行に位置する画素回路はすべて第１行リセット電圧線ＤＲ１１に電気的に接続され、第２行に位置する画素回路は第２行リセット電圧線ＤＲ１２に電気的に接続され、第３行に位置する画素回路はすべて第３行リセット電圧線ＤＲ１３に電気的に接続され、第４行に位置する画素回路は第４行リセット電圧線ＤＲ１４に電気的に接続される。

【0367】

複数のリセット電圧線が格子状に配置されるように、垂直に延びるリセット電圧線が設けられ、また、配線スペースを節約するために、画素回路の数列ごとにリセット電圧線の列を設けることができる。

【0368】

具体的には、赤色画素回路列の片側に、垂直に延びるリセット電圧線を設けることができる。

【0369】

本開示の実施形態に記載の駆動方法は、上述の画素回路に適用され、表示サイクルは初期化段階とデータ書き込み段階とを含む。前記駆動方法は、以下のことを含む。

【0370】

初期化段階では、第１制御回路は、第１走査信号の制御に基づいて、駆動回路の制御端と接続ノードとの間の連通を制御し、第１初期化回路は、初期化制御信号の制御に基づいて、第１初期化電圧を接続ノードに書き込むことにより、第１初期化電圧を駆動回路の制御端に書き込む。これにより、データ書き込み段階の開始時に駆動回路がその第１端と駆動回路の第２端との間の連通を制御することができる。

【0371】

データ書き込み段階では、第１制御回路は、第１走査信号の制御に基づいて、駆動回路の制御端と接続ノードとの間の連通を制御し、補償制御回路は、第２走査信号の制御に基づいて、前記接続ノードと前記駆動回路の第１端との間の連通を制御して、前記駆動回路の制御端と前記駆動回路の第１端との間を連通させる。

【0372】

本開示の実施形態に係る駆動方法では、第１制御回路は、駆動回路の制御端と接続ノードとの間の連通を制御し、第１初期化回路は、初期化制御信号の制御に基づいて、第１初期化電圧を接続ノードに書き込み、補償制御回路は、第２走査信号の制御に基づいて、前記接続ノードと前記駆動回路の第１端との間の連通を制御し、第１制御回路は駆動回路の制御端に直接電気的に接続され、第１初期化回路および補償制御回路は駆動回路の制御端に直接電気的に接続されなくて、第１ノード（駆動回路の制御端に電気的に接続されたノード）のリーク経路を減少させることで、低周波動作時に第１ノードの電圧の安定性を確保でき、表示品質の向上、表示の均一性の向上、ちらつき（Ｆｌｉｃｋｅｒ）の軽減に有利である。

【0373】

具体的な実施形態では、前記画素回路はリセット回路をさらに含むことができ、前記駆動方法はさらに、以下のことを含む。

【0374】

前記初期化段階では、前記リセット回路は、第３走査信号の制御に基づいて、リセット電圧を前記駆動回路の第２端に書き込む。

【0375】

選択的に、前記画素回路は、発光素子と第２初期化回路とをさらに含むことができ、前記駆動方法はさらに、以下のことを含む。

【0376】

前記第２初期化回路は、第４走査信号の制御に基づいて、第２初期化電圧を前記発光素子の第１極に書き込み、前記発光素子を非発光に制御する。

【0377】

具体的な実施形態では、前記画素回路は、発光制御回路、データ書き込み回路、およびエネルギー蓄積回路をさらに含み、表示サイクルは、データ書き込み段階の後に設けられた発光段階を含み、前記駆動方法はさらに、以下のことを含む。

【0378】

データ書き込み段階では、データ書き込み回路は、第２走査信号の制御に基づいて、データ線上のデータ電圧Ｖｄａｔａを駆動回路の第２端に書き込む。

【0379】

データ書き込み段階の開始時、駆動回路は、データ電圧Ｖｄａｔａを介してエネルギー蓄積回路に充電するように、その第一端と前記駆動回路の第二端との間の連通を制御し、前記駆動回路の制御端の電位がＶｄａｔａ＋Ｖｔｈになるまで、前記駆動回路の制御端の電位を変更し、Ｖｔｈは前記駆動回路に含まれる駆動トランジスタの閾値電圧である。

【0380】

発光段階では、発光制御回路は、発光制御信号の制御に基づいて、前記第１電圧線と前記駆動回路の第２端との間の連通を制御し、前記駆動回路の第１端と発光素子の第１極との間の連通を制御し、駆動回路が発光素子を駆動して発光させる。

【0381】

本開示の実施形態に係る表示装置は、上述した画素回路を含む。

【0382】

選択的に、前記画素回路は、第３走査線に電気的に接続されたリセット回路と、前記第４走査線に電気的に接続された第２初期化回路とを含み、前記表示装置は、第３走査信号

【0383】

生成モジュールと第４走査信号生成モジュールとをさらに含む。

【0384】

前記第３走査信号生成モジュールは、前記第３走査線に第３走査信号を供給するために、前記第３走査線に電気的に接続される。

【0385】

前記第４走査信号生成モジュールは、前記第４走査線に第４走査信号を供給するために、前記第４走査線に電気的に接続される。

【0386】

本開示の少なくとも１つの実施形態では、前記第３走査信号と前記第４走査信号とは同一の走査信号であってもよく、前記第３走査信号生成モジュールと前記第４走査信号生成モジュールとは同一のモジュールであってもよい。

【0387】

図５９に示すように、本開示の少なくとも１つの実施形態による表示装置は表示パネルを含み、前記表示パネルは画素モジュールＰ０を含み、前記画素モジュールＰ０は、上述の画素回路を複数行及び複数列含み、前記画素モジュールＰ０は、表示パネルの有効表示領域内に設けられる。

【0388】

前記表示パネルはさらに、発光制御信号生成モジュール７０、第１走査信号生成モジュール７１、第２－１走査信号生成モジュール７２１、第２－２走査信号生成モジュール７２２、第３走査信号生成モジュール７３、および第４走査信号生成モジュール７４を含む。

【0389】

前記発光制御信号生成モジュール７０は、発光制御信号を供給するために用いられ、第１走査信号生成モジュール７１は、第１走査信号を供給するために用いられ、第２－１走査信号生成モジュール７２１および第２－２走査信号生成モジュール７２２は、第２走査信号を供給するために用いられ、第３走査信号生成モジュール７３は、第３走査信号を供給するために用いられ、第４走査信号生成モジュール７４は、第４走査信号を供給するために用いられる。

【0390】

発光制御信号生成モジュール７０、第１走査信号生成モジュール７１及び第２－１走査信号生成モジュール７２１は、前記表示パネルの左側に配置される。

【0391】

第２－２走査信号生成モジュール７２２、第３走査信号生成モジュール７３、および第４走査信号生成モジュール７４は、前記表示パネルの右側に配置される。

【0392】

図６０に示すように、本開示の少なくとも１つの実施形態による表示装置は表示パネルを含み、前記表示パネルは画素モジュールＰ０を含み、前記画素モジュールＰ０は、上述の画素回路を複数行及び複数列含み、前記画素モジュールＰ０は、表示パネルの有効表示領域内に設けられる。

【0393】

前記表示パネルはさらに、発光制御信号生成モジュール７０、第１－１走査信号生成モジュール７１１、第１－２走査信号生成モジュール７１２、第２－１走査信号生成モジュール７２１、第２－２走査信号生成モジュール７２２、および第４走査信号生成モジュール７４を含む。

【0394】

前記発光制御信号生成モジュール７０は、発光制御信号を供給するために用いられ、第１－１走査信号生成モジュール７１１および第１－２走査信号生成モジュール７１２は、第１走査信号を供給するために用いられ、第２－１走査信号生成モジュール７２１および第２－２走査信号生成モジュール７２２は、第２走査信号を供給するために用いられる。
第３走査信号と第４走査信号とは同一の走査信号である。

【0395】

前記第４走査信号生成モジュール７４は、第３走査信号及び第４走査信号を供給するために用いられる。

【0396】

発光制御信号生成モジュール７０、第１－１走査信号生成モジュール７１１及び第２－１走査信号生成モジュール７２１は、前記表示パネルの左側に配置される。

【0397】

第１－２走査信号生成モジュール７１２、第２－２走査信号生成モジュール７２２、および第４走査信号生成モジュール７４は、前記表示パネルの右側に配置される。

【0398】

図５５及び図５６において、Ｖｉ１とラベルが付されているのは第１初期化電圧であり、Ｖｉ２とラベルが付されているのは第２初期化電圧であり、ＶＤＤとラベルが付されているのは高電圧信号であり、Ｄ１とラベルが付されているのはデータ線であり、ＤＲとラベルが付されているのはリセット電圧線である。

【0399】

本開示の実施形態によって提供される表示装置は、携帯電話、タブレット、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲータなどの表示機能を有する任意の製品または部品であってもよい。

【0400】

図６１～７８は、本開示の画素駆動回路の別の一連の実施形態の例示的な図面を示す。

【0401】

本開示のすべての実施形態で使用されるトランジスタは、三極管、薄膜トランジスタ、電界効果トランジスタ、または他の同じ特性を有するデバイスであってもよい。本開示の実施形態では、トランジスタの制御極を除く２つの電極を区別するために、一方の電極を第１極と呼び、他方の電極を第２極と呼ぶ。

【0402】

実際の動作では、前記トランジスタが薄膜トランジスタまたは電界効果トランジスタである場合、前記第１極がドレインであり、前記第２極がソースであってもよい。あるいは、前記第１極がソースであり、前記第２極がドレインであってもよい。

【0403】

本開示の実施形態に係る画素回路は、駆動回路、第１初期化回路、およびリセット回路を含む。

【0404】

前記第１初期化回路は、初期化制御線、前記駆動回路の第１端および第１初期化電圧端にそれぞれ電気的に接続され、前記初期化制御線から供給される初期化制御信号の制御に基づいて、前記第１初期化電圧端から供給される第１初期化電圧を前記駆動回路の第１端に書き込む。

【0405】

前記リセット回路は、第２走査線およびリセット電圧端にそれぞれ電気的に接続され、前記リセット回路は、前記駆動回路の第２端または前記駆動回路の第１端にも電気的に接続され、前記第２走査線から供給される第２走査信号の制御に基づいて、前記リセット電圧端から供給されるリセット電圧を前記駆動回路の第２端または前記駆動回路の第１端に書き込むことを制御する。

【0406】

前記駆動回路は、その制御端の電位の制御に基づいて、前記駆動回路の第１端と前記駆動回路の第２端との間の連通を制御するために用いられる。

【0407】

本開示の画素回路の少なくとも１つの実施形態は、第１初期化回路およびリセット回路を含み、第１初期化回路は、データ電圧が駆動回路の第２端に書き込まれる前に、画素回路が備える補償制御回路に合わせて第１初期化電圧を駆動回路の制御端部に書き込むために、第１初期化電圧を駆動回路の第１端に書き込む。リセット回路は、第２走査信号の制御に基づいて、データ電圧が駆動回路の第２端に書き込まれる前の非発光期間に、リセット電圧を駆動回路の第２端または駆動回路の第１端に書き込むことにより、駆動回路内の駆動トランジスタにバイアス電圧を供給して（このとき、駆動トランジスタのゲート電位もＶｉ１に初期化され）、駆動トランジスタがリセット状態を維持するようにして、駆動トランジスタのヒステリシスが改善され、表示画面の最初のフレームの応答時間（ＦＦＲ）が短縮される。

【0408】

具体的な実施形態では、駆動トランジスタのヒステリシスにより、駆動トランジスタの特性応答が遅くなる可能性があるが、本開示の少なくとも１つの実施形態では、データ電圧が書き込まれる前に、駆動トランジスタのゲート・ソース間電圧が迅速にリセットされるため、駆動トランジスタの回復速度を速めるのに有利であり、それによって、駆動トランジスタのヒステリシス現象が改善され、ヒステリシス回復速度を向上させる。

【0409】

本開示の少なくとも１つの実施形態では、別個の第２走査信号生成モジュールを使用して第２走査線に第２走査信号を供給することができ、これは駆動回路の第２端の電位をリセットするのに有利である。

【0410】

本開示の少なくとも１つの実施形態では、前記リセット電圧は一定電圧であり、駆動トランジスタに固定バイアス電圧を供給し、ヒステリシス現象を改善する。

【0411】

選択的に、前記第１初期化電圧は低電位定電圧であり、前記第１初期化電圧の電圧値は、－６Ｖ以上－２Ｖ以下であり、例えば、第１初期化電圧の電圧値は、－６Ｖ、－５Ｖ、－４Ｖ、－３Ｖまたは－２Ｖであってもよいが、これに限定されない。

【0412】

具体的な実施形態では、前記リセット電圧は、データ書き込み段階の開始時に駆動回路内の駆動トランジスタが迅速に導通することを保証するために、高電位定電圧であってもよく、前記リセット電圧の電圧値は４Ｖ以上１０Ｖ以下である。または、
前記リセット電圧は、低電位定電圧であってもよく、前記リセット電圧の電圧値は－６Ｖ以上－２Ｖ以下である。

【0413】

選択的に、前記リセット電圧が高電位定電圧である場合、前記リセット電圧の電圧値は、例えば、４Ｖ、５Ｖ、６Ｖ、７Ｖ、８Ｖ、９Ｖまたは１０Ｖであってもよいが、これに限定されない、

【0414】

前記リセット電圧が低電位定電圧である場合、前記リセット電圧の電圧値は、例えば、－６Ｖ、－５Ｖ、－４Ｖ、－３Ｖまたは－２Ｖであってもよいが、これに限定されない。

【0415】

本開示の少なくとも１つの実施形態において、前記リセット電圧が低電位定電圧である場合、リセット回路を介してリセット電圧を駆動回路の第２端に書き込むと同時に、第１初期化回路を介して第１初期化電圧を駆動回路の第１端に書き込むとき、駆動回路内の駆動トランジスタが故障することがないように、前記リセット電圧の電圧値は、前記第１初期化電圧の電圧値とほぼ同じである。

【0416】

前記リセット電圧の電圧値は、前記第１初期化電圧の電圧値とほぼ同じであるとは、前記リセット電圧の電圧値と前記第１初期化電圧の電圧値との差の絶対値が所定の電圧差よりも小さいことを意味する。例えば、所定の電圧差は０．１Ｖまたは０．０５Ｖであってもよいが、これに限定されない。

【0417】

本開示の少なくとも１つの実施形態では、駆動回路における駆動トランジスタの閾値電圧Ｖｔｈは－５Ｖ以上－２Ｖ以下であってもよく、好ましくは、Ｖｔｈは－４ Ｖ以上－２．５Ｖ以下であってもよく、例えば、Ｖｔｈは、－４Ｖ、－３．５Ｖ、－３Ｖ、または－２．５Ｖであってもよいが、これに限定されない。

【0418】

選択的に、前記駆動回路は駆動トランジスタを含み、短時間でバイアス効果を迅速に達成できることを保証するように、前記リセット電圧の電圧値の絶対値は閾値電圧の絶対値の１．５倍より大きい。前記閾値電圧は、前記駆動トランジスタの閾値電圧である。例えば、前記リセット電圧の電圧値の絶対値は、閾値電圧の絶対値の２倍、２．５倍または３倍より大きくてもよいが、これに限定されない。

【0419】

図６１に示すように、本開示の実施形態に係る画素回路は、駆動回路１１、第１初期化回路１３、およびリセット回路２０を含む。

【0420】

前記第１初期化回路１３は、初期化制御線Ｒ１、前記駆動回路１１の第１端、および第１初期電圧端にそれぞれ電気的に接続され、前記初期化制御線Ｒ１から供給される初期化制御信号の制御に基づいて、前記第１初期化電圧端から供給される第１初期化電圧Ｖｉ１を前記駆動回路１１の第１端に書き込む。

【0421】

前記リセット回路２０は、第２走査線Ｓ２およびリセット電圧端ＤＲにそれぞれ電気的に接続され、前記リセット回路２０は前記駆動回路１１の第２端にも電気的に接続されており、前記第２走査線Ｓ２から供給される第２走査信号の制御に基づいて、前記リセット電圧端ＤＲから供給されるリセット電圧を前記駆動回路１１の第２端に書き込むように制御する。

【0422】

前記駆動回路１１は、その制御端の電位の制御に基づいて、前記駆動回路１１の第１端と前記駆動回路１２の第２端との間の連通を制御するために用いられる。
図６１において、Ｎ１とラベルが付されているのは第１ノードであり、前記第１ノードＮ

【0423】

１は前記駆動回路１１の制御端に電気的に接続されている。

【0424】

本開示の図６１に示す画素回路の少なくとも１つの実施形態は、動作時に、前記表示サイクルは初期化段階とリセット段階とを含むことができる。

【0425】

前記初期化段階では、第１初期化回路１３は、初期化制御信号の制御に基づいて、第１初期化電圧Ｖｉ１を駆動回路１１の第１端に書き込む。

【0426】

前記リセット段階では、リセット回路２０は、第２走査信号の制御に基づいて、リセット電圧を駆動回路１１の第２端に書き込む。

【0427】

図６２に示すように、本開示の少なくとも１つの実施形態による画素回路は、駆動回路１１、第１初期化回路１３、およびリセット回路２０を含む。

【0428】

前記第１初期化回路１３は、初期化制御線Ｒ１、前記駆動回路１１の第１端、および第１初期電圧端にそれぞれ電気的に接続され、前記初期化制御線Ｒ１から供給される初期化制御信号の制御に基づいて、前記第１初期化電圧端から供給される第１初期化電圧Ｖｉ１を前記駆動回路１１の第１端に書き込む。

【0429】

前記リセット回路２０は、第２走査線Ｓ２およびリセット電圧端ＤＲにそれぞれ電気的に接続され、前記リセット回路２０は前記駆動回路１１の第１端にも電気的に接続されており、前記第２走査線Ｓ２から供給される第２走査信号の制御に基づいて、前記リセット電圧端ＤＲから供給されるリセット電圧を前記駆動回路１１の第１端に書き込むように制御する。

【0430】

本開示の図６２に示す画素回路の少なくとも１つの実施形態は、動作時に、前記表示サイクルは初期化段階とリセット段階とを含むことができる。

【0431】

前記初期化段階では、第１初期化回路１３は、初期化制御信号の制御に基づいて、第１初期化電圧Ｖｉ１を駆動回路１１の第１端に書き込む。

【0432】

前記リセット段階では、リセット回路２０は、第２走査信号の制御に基づいて、リセット電圧を駆動回路１１の第１端に書き込む。

【0433】

選択的に、前記第１初期化回路は第２トランジスタを含む。

【0434】

前記第２トランジスタの制御極は前記初期化制御線に電気的に接続され、前記第２トランジスタの第１極は前記第１初期化電圧端に電気的に接続され、前記第２トランジスタの第２極は前記駆動回路の第１端に電気的に接続される。

【0435】

本開示の少なくとも１つの実施形態では、前記第２トランジスタは、低温ポリシリコン薄膜トランジスタであってもよいが、これに限定されない。

【0436】

選択的に、前記リセット回路は第３トランジスタを含む。

【0437】

前記第３トランジスタの制御極は前記第２走査線に電気的に接続され、前記第３トランジスタの第１極は前記リセット電圧端に電気的に接続され、前記第３トランジスタの第２極は前記駆動回路の第２端または前記駆動回路の第１端に電気的に接続される。

【0438】

本開示の少なくとも１つの実施形態において、前記画素回路は補償制御回路を含むことができる。

【0439】

前記補償制御回路は、第１走査線、前記駆動回路の制御端と前記駆動回路の第１端にそれぞれ電気的に接続され、前記第１走査線から供給される第１走査信号の制御に基づいて、前記駆動回路の制御端と前記駆動回路の第１端との間の連通を制御する。

【0440】

本開示の少なくとも１つの実施形態に記載の画素回路は、動作時に、表示サイクルが初期化段階を含むことができ、初期化段階では、第１初期化回路は、初期化制御信号の制御に基づいて、第１初期化電圧を駆動回路の第１端に書き込み、補償制御回路は、第１走査信号の制御に基づいて、駆動回路の制御端と前記駆動回路の第１端との間の連通を制御して、第１初期化電圧を前記駆動回路の制御端に書き込む。そのため、データ書き込み段階の開始時に、前記駆動回路は、その制御端の電位の制御に基づいて、前記駆動回路の第一端と前記駆動トランジスタの第二端との間の連通を制御することができる。

【0441】

本開示の少なくとも１つの実施例に記載の画素回路では、前記駆動回路の制御端は補償制御回路にのみ直接電気的に接続されており、第１初期化回路は前記駆動回路の第１端子に直接電気的に接続されることにより、補償制御回路および第１初期化回路を介して駆動回路の制御端の電位を初期化し、前記駆動回路の制御端に対するリーク経路を低減し、かつ画素回路の設計複雑性が明らかに増加しない条件下で、第１ノードの電圧の安定性を保証でき、表示品質の向上、表示均一性の向上、ちらつき（Ｆｌｉｃｋｅｒ）の軽減に有利である。

【0442】

選択的に、前記補償制御回路は第１トランジスタを含む。

【0443】

前記第１トランジスタの制御極は前記第１走査線に電気的に接続され、前記第１トランジスタの第１極は前記駆動回路の制御端に電気的に接続され、前記第１トランジスタの第２極は前記駆動回路の第１端に電気的に接続される。

【0444】

前記第１トランジスタは酸化物薄膜トランジスタである。

【0445】

本開示の実施形態では、前記補償制御回路は、酸化物薄膜トランジスタである第１トランジスタを含むことができる。酸化物トランジスタはヒステリシス特性がよく、漏れ電流が低い一方、Ｍｏｂｉｌｉｔｙ（移動度）が低い。そこで、本開示の少なくとも１つの実施形態は、第１トランジスタを酸化物薄膜トランジスタとして設け、低リークを実現し、駆動回路の制御端の電位の安定性を保証する。

【0446】

図６３に示すように、図６１に示す画素回路の少なくとも１つの実施形態に加えて、本開示の少なくとも１つの実施形態に記載の画素回路は、補償制御回路１２をさらに含むことができる。

【0447】

前記補償制御回路１２は、第１走査線Ｓ１、前記駆動回路１１の制御端と前記駆動回路１１の第１端にそれぞれ電気的に接続され、前記第１走査線Ｓ１から供給される第１走査信号の制御に基づいて、前記駆動回路１１の制御端と前記駆動回路１１の第１端との間の連通を制御する。

【0448】

本開示の図６３に示す画素回路の少なくとも１つの実施形態は、動作時に、表示サイクルは、初期化段階を含むことができ、初期化段階において、補償制御回路１２は、第１走査信号の制御に基づいて、駆動回路１１の制御端と駆動回路１１の第１端との間の連通を制御する。

【0449】

図６４に示すように、図６２に示す画素回路の少なくとも１つの実施形態に加えて、本開示の少なくとも１つの実施形態に記載の画素回路は、補償制御回路１２をさらに含むことができる。

【0450】

前記補償制御回路１２は、第１走査線Ｓ１、前記駆動回路１１の制御端と前記駆動回路１１の第１端にそれぞれ電気的に接続され、前記第１走査線Ｓ１から供給される第１走査信号の制御に基づいて、前記駆動回路１１の制御端と前記駆動回路１１の第１端との間の連通を制御する。

【0451】

本開示の図６４に示す画素回路の少なくとも１つの実施形態は、動作時に、表示サイクルは、初期化段階を含むことができ、初期化段階において、補償制御回路１２は、第１走査信号の制御に基づいて、駆動回路１１の制御端と駆動回路１１の第１端との間の連通を制御する。

【0452】

本開示の少なくとも１つの実施形態において、前記画素回路は、発光素子、エネルギー蓄積回路、第２初期化回路、データ書き込み回路、および発光制御回路をさらに含むことができる。

【0453】

前記エネルギー蓄積回路は前記駆動回路の制御端に電気的に接続され、電気エネルギーを蓄積するために用いられる、
前記第２初期化回路は、第３走査線、第２初期化電圧端、及び前記発光素子の第１極にそれぞれ電気的に接続され、前記第３走査線から供給する第３走査信号の制御に基づいて、前記第２初期化電圧端から供給される第２初期化電圧を前記発光素子の第１極に書き込む。

【0454】

前記データ書き込み回路は、第４走査線、データ線及び前記駆動回路の第２端にそれぞれ電気的に接続され、前記第４走査線から供給される第４走査信号の制御に基づいて、前記データ線から供給されるデータ電圧を前記駆動回路の第２端に書き込む。

【0455】

前記発光制御回路は、発光制御線、第１電圧端、前記駆動回路の第２端、前記駆動回路の第１端、及び前記発光素子の第１極にそれぞれ電気的に接続され、前記発光制御線から供給される発光制御信号の制御に基づいて、前記第１電圧端と前記駆動回路の第２端との間の連通を制御し、前記駆動回路の第１端と前記発光素子の第１極との間の連通を制御する。

【0456】

前記発光素子の第２極は、第２電圧端に電気的に接続されている。

【0457】

本開示の少なくとも１つの実施形態において、前記画素回路は、発光素子、エネルギー蓄積回路、第２初期化回路、データ書き込み回路、及び発光制御回路をさらに含む。第２初期化回路は、発光素子の第１極を初期化し、データ書き込み回路は、データ電圧を駆動回路の第２端に書き込み、発光制御回路は、発光制御信号の制御に基づいて、前記第１電圧端と前記駆動回路の第２端との間の連通を制御し、前記駆動回路の第１端と前記発光素子の第１極との間の連通を制御する。

【0458】

選択的に、前記発光素子は有機発光ダイオードであってもよく、前記発光素子の第１極は有機発光ダイオードのアノードであってもよく、前記発光素子の第２極は有機発光ダイオードのカソードであってもよい。

【0459】

前記第１電圧端は高電圧端であってもよく、前記第２電圧端は低電圧端であってもよい。

【0460】

しかし、これに限定されない。

【0461】

図６５に示すように、図６３に示す画素回路の少なくとも１つの実施形態に加えて、本開示の少なくとも１つの実施形態による画素回路は、発光素子４０、エネルギー蓄積回路４１、第２初期化回路４２、データ書き込み回路４３、および発光制御回路４４をさらに含むことができる。

【0462】

前記エネルギー蓄積回路４１は、前記駆動回路１１の制御端に電気的に接続され、電気エネルギーを蓄積するために用いられる。

【0463】

前記第２初期化回路４２は、第３走査線Ｓ３、第２初期化電圧端、及び前記発光素子４０の第１極にそれぞれ電気的に接続され、前記第３走査線Ｓ３から供給される第３走査信号の制御に基づいて、前記第２初期化電圧端から供給される第２初期化電圧Ｖｉ２を前記発光素子４０の第１極に書き込む。

【0464】

前記データ書き込み回路４３は、第４走査線Ｓ４、データ線Ｄ１及び前記駆動回路１１の第２端にそれぞれ電気的に接続され、前記第４走査線Ｓ４から供給される第４走査信号の制御に基づいて、前記データ線Ｄ１から供給されるデータ電圧を前記駆動回路１１の第２端に書き込む。

【0465】

前記発光制御回路４４は、発光制御線Ｅ１、第１電圧端Ｖ１、前記駆動回路１１の第２端、前記駆動回路１１の第１端、及び前記発光素子４０の第１極にそれぞれ電気的に接続され、前記発光制御線Ｅ１から供給される発光制御信号の制御に基づいて、前記第１電圧端Ｖ１と前記駆動回路１１の第２端との間の連通を制御し、前記駆動回路１１の第１端と前記発光素子４０の第１極との間の連通を制御する。

【0466】

前記発光素子４０の第２極は、第２電圧端Ｖ２に電気的に接続されている。

【0467】

本開示の図６５に示す画素回路の少なくとも１つの実施形態は、動作時において、表示サイクルは、前記初期化段階の後に設けられたデータ書き込み段階と発光段階とをさらに含む。

【0468】

前記データ書き込み段階では、データ書き込み回路４３は、第４走査信号の制御に基づいて、データ線Ｄ１から供給されるデータ電圧Ｖｄａｔａを前記駆動回路１１の第２端に書き込み、補償制御回路１２は、第１走査信号の制御に基づいて、制御駆動回路１１の制御端と前記駆動回路１１の第１端との間の連通を制御する。

【0469】

前記データ書き込み段階の開始時に、前記駆動回路１１は、その制御端の制御に基づいて、データ電圧Ｖｄａｔａを介してエネルギー蓄積回路４１に充電するように、前記駆動回路１１の第１端と前記駆動回路１１の第２端との間の接続を導通させることにより、前記駆動回路１１の制御端の電位がＶｄａｔａ＋Ｖｔｈになるまで、駆動回路１１の制御端の電位を変化させ、Ｖｔｈは前記駆動回路１１が備える駆動トランジスタの閾値電圧である。

【0470】

発光段階では、発光制御回路４４は、発光制御信号の制御に基づいて、第１電圧端Ｖ１と前記駆動回路１１の第２端との間の連通を制御し、前記駆動回路１１の第１端と発光素子４０の第１極との間の連通を制御し、駆動回路１１は発光素子４０を駆動して発光する。

【0471】

具体的な実施形態では、前記リセット段階は、前記初期化段階と前記データ書き込み段階との間に設定されてもよいが、これに限定されるものではない。

【0472】

図６６に示すように、図６４に示す画素回路の少なくとも１つの実施形態に加えて、本開示の少なくとも１つの実施形態に記載の画素回路は、発光素子４０、エネルギー蓄積回路４１、第２初期化回路４２、データ書き込み回路４３、および発光制御回路４４をさらに含むことができる。

【0473】

前記エネルギー蓄積回路４１は、前記駆動回路１１の制御端に電気的に接続され、電気エネルギーを蓄積するために用いられる。

【0474】

前記第２初期化回路４２は、第３走査線Ｓ３、第２初期化電圧端、及び前記発光素子４０の第１極にそれぞれ電気的に接続され、前記第３走査線Ｓ３から供給される第３走査信号の制御に基づいて、前記第２初期化電圧端から供給される第２初期化電圧Ｖｉ２を前記発光素子４０の第１極に書き込む。

【0475】

前記データ書き込み回路４３は、第４走査線Ｓ４、データ線Ｄ１及び前記駆動回路１１の第２端にそれぞれ電気的に接続され、前記第４走査線Ｓ４から供給される第４走査信号の制御に基づいて、前記データ線Ｄ１から供給されるデータ電圧を前記駆動回路１１の第２端に書き込む。

【0476】

前記発光制御回路４４は、発光制御線Ｅ１、第１電圧端Ｖ１、前記駆動回路１１の第２端、前記駆動回路１１の第１端、及び前記発光素子４０の第１極にそれぞれ電気的に接続され、前記発光制御線Ｅ１から供給される発光制御信号の制御に基づいて、前記第１電圧端Ｖ１と前記駆動回路１１の第２端との間の連通を制御し、前記駆動回路１１の第１端と前記発光素子４０の第１極との間の連通を制御する。

【0477】

前記発光素子４０の第２極は、第２電圧端Ｖ２に電気的に接続されている。

【0478】

本開示の図６６に示す画素回路の少なくとも１つの実施形態は、動作時において、表示サイクルは、前記初期化段階の後に設けられたデータ書き込み段階と発光段階とをさらに含む。

【0479】

前記データ書き込み段階では、データ書き込み回路４３は、第４走査信号の制御に基づいて、データ線Ｄ１から供給されるデータ電圧Ｖｄａｔａを前記駆動回路１１の第２端に書き込み、補償制御回路１２は、第１走査信号の制御に基づいて、制御駆動回路１１の制御端と前記駆動回路１１の第１端との間の連通を制御する。

【0480】

前記データ書き込み段階の開始時に、前記駆動回路１１は、その制御端の制御に基づいて、データ電圧Ｖｄａｔａを介してエネルギー蓄積回路４１に充電するように、前記駆動回路１１の第１端と前記駆動回路１１の第２端との間の接続を導通させることにより、前記駆動回路１１の制御端の電位がＶｄａｔａ＋Ｖｔｈになるまで、駆動回路１１の制御端の電位を変化させ、Ｖｔｈは前記駆動回路１１が備える駆動トランジスタの閾値電圧である。

【0481】

発光段階では、発光制御回路４４は、発光制御信号の制御に基づいて、第１電圧端Ｖ１と前記駆動回路１１の第２端との間の連通を制御し、前記駆動回路１１の第１端と発光素子４０の第１極との間の連通を制御し、駆動回路１１は発光素子４０を駆動して発光する。

【0482】

図６７に示すように、本開示の少なくとも１つの実施形態による画素回路は、駆動回路１１、補償制御回路１２、第１初期化回路１３、発光素子４０、エネルギー蓄積回路４１、第２初期化回路４２、データ書き込み回路４３、および発光制御回路４４をさらに含むことができる。

【0483】

前記補償制御回路１２は、第１走査線Ｓ１、前記駆動回路１１の制御端及び前記駆動回路１１の第１端にそれぞれ電気的に接続され、前記第１走査線Ｓ１から供給される第１走査信号の制御に基づいて、前記駆動回路１１の制御端と前記駆動回路１１の第１端との間の連通を制御する。

【0484】

前記第１初期化回路１３は、初期化制御線Ｒ１、前記駆動回路１１の第１端、及び第１初期化電圧端にそれぞれ電気的に接続され、前記初期化制御線Ｒ１から供給される初期化制御信号の制御に基づいて、前記第１初期化電圧端から供給される第１初期化電圧Ｖｉ１を前記駆動回路１１の第１端に書き込む。

【0485】

前記駆動回路１１は、その制御端の電位の制御に基づいて、前記駆動回路１１の第１端と前記駆動回路１２の第２端との間の連通を制御する。

【0486】

前記エネルギー蓄積回路４１は、前記駆動回路１１の制御端に電気的に接続され、電気エネルギーを蓄積するために用いられる。

【0487】

前記第２初期化回路４２は、第３走査線Ｓ３、第２初期化電圧端、及び前記発光素子４０の第１極にそれぞれ電気的に接続され、前記第３走査線Ｓ３から供給される第３走査信号の制御に基づいて、前記第２初期化電圧端から供給される第２初期化電圧Ｖｉ２を前記発光素子４０の第１極に書き込む。

【0488】

前記データ書き込み回路４３は、第４走査線Ｓ４、データ線Ｄ１及び前記駆動回路１１の第２端にそれぞれ電気的に接続され、前記第４走査線Ｓ４から供給される第４走査信号の制御に基づいて、前記データ線Ｄ１から供給されるデータ電圧を前記駆動回路１１の第２端に書き込む。

【0489】

前記発光制御回路４４は、発光制御線Ｅ１、第１電圧端Ｖ１、前記駆動回路１１の第２端、前記駆動回路１１の第１端、及び前記発光素子４０の第１極にそれぞれ電気的に接続され、前記発光制御線Ｅ１から供給される発光制御信号の制御に基づいて、前記第１電圧端Ｖ１と前記駆動回路１１の第２端との間の連通を制御し、駆動回路１１の第１端と発光素子４０の第１極との間の連通を制御する。

【0490】

前記発光素子４０の第２極は、第２電圧端Ｖ２に電気的に接続されている。

【0491】

本開示の図６７に示す画素回路の少なくとも１つの実施形態は、動作時において、表示サイクルは、順次設定された初期化段階、データ書き込み段階、及び発光段階を含む。

【0492】

初期化段階では、第１初期化回路１３は、初期化制御信号の制御に基づいて、第１初期化電圧Ｖｉ１を駆動回路１１の第１端に書き込み、補償制御回路１２は、第１走査信号の制御に基づいて、駆動回路１１の制御端と前記駆動回路１１の第１端との間の連通を制御して、第１初期化電圧Ｖｉ１を前記駆動回路１１の制御端に書き込む。そのため、データ書き込み段階の開始時に、前記駆動回路１１は、その制御端の電位の制御に基づいて、前記駆動回路１１の第１端と前記駆動トランジスタ１１の第２端との間の連通を制御することができる。

【0493】

前記データ書き込み段階では、データ書き込み回路４３は、第４走査信号の制御に基づいて、データ線Ｄ１から供給されるデータ電圧Ｖｄａｔａを前記駆動回路１１の第２端に書き込み、補償制御回路１２は、第１走査信号の制御に基づいて、駆動回路１１の制御端と前記駆動回路１１の第１端との間の連通を制御することができる。

【0494】

前記データ書き込み段階の開始時に、前記駆動回路１１は、その制御端の制御に基づいて、データ電圧Ｖｄａｔａを介してエネルギー蓄積回路４１に充電するように、前記駆動回路１１の第１端と前記駆動回路１１の第２端との間の接続を導通させることにより、前記駆動回路１１の制御端の電位がＶｄａｔａ＋Ｖｔｈになるまで、駆動回路１１の制御端の電位を変化させ、Ｖｔｈは前記駆動回路１１が備える駆動トランジスタの閾値電圧である。

【0495】

発光段階では、発光制御回路４４は、発光制御信号の制御に基づいて、第１電圧端Ｖ１と前記駆動回路１１の第２端との間の連通を制御し、前記駆動回路１１の第１端と発光素子４０の第１極との間の連通を制御し、駆動回路１１は発光素子４０を駆動して発光する。

【0496】

図６５、図６６、図６７に示す画素回路の少なくとも１つの実施形態では、別個の第３走査信号生成モジュールを使用して第３走査線に第３走査信号を提供することができ、低周波ちらつき下でのスイッチング周波数切り替えの自由度（前記スイッチング周波数は、前記第２初期化回路が備えるトランジスタのスイッチング周波数である）に有利であるが、これに限定されない。具体的な実施形態において、前記第３走査信号は、前記第４走査信号と同一の走査信号であってもよい。

【0497】

前記画素回路が適用される表示パネルが低周波で動作する場合、発光制御回路４４が前記第１電圧線Ｖ１と前記駆動回路１１の第２端との間のオフを制御し、前記駆動回路１１の第１端と前記発光素子４０の第１極との間のオフを制御する場合、第３走査信号の周波数を上げることでちらつき（Ｆｌｉｃｋｅｒ）を軽減することができる。

【0498】

本開示の少なくとも１つの実施形態では、前記第２走査信号と前記第３走査信号とは同一の走査信号であってもよく、前記第２走査信号生成モジュールと前記第３走査信号生成モジュールとは同一のモジュールであってもよいが、これに限定されない。具体的に実施する場合、前記第２走査信号は、第３走査信号とは異なる走査信号であってもよい。

【0499】

本開示の図６５、図６６、図６７に示す画素回路の少なくとも１つの実施形態は、動作時に、非発光期間において、データ電圧が駆動回路１１の第２端に書き込まれる前に、前記第２初期化回路４２は、前記第３走査線Ｓ３から供給する第３走査信号の制御に基づいて、前記第２初期化電圧端から供給される第２初期化電圧Ｖｉ２を前記発光素子４０の第１極に書き込むことにより、発光素子４０が発光しないように制御し、前記発光素子４０の第１極に残留する電荷を除去する。

【0500】

本開示の少なくとも１つの実施形態では、駆動トランジスタのゲート電位を事前に初期化することにより、駆動トランジスタのヒステリシス現象を改善し、画素回路の高低周波Ｆｌｉｃｋｅｒ（ちらつき）を低減するために、前記初期化段階と前記データ書き込み段階との間の時間間隔が所定の時間間隔よりも大きくなる。

【0501】

具体的な実施形態では、前記所定の時間間隔は、実際の状況に応じて選択することができる。

【0502】

本開示の図６５、図６６、図６７に示す画素回路の少なくとも１つの実施形態では、初期化制御線Ｒ１から供給される初期化制御信号と第４走査信号とは、同一の第４走査信号生成モジュールによって生成されてもよく、前記第４走査信号は、前記第４走査信号生成モジュールによって生成された第Ｎ段の第４走査信号であってもよく、前記初期化制御信号は、前記第４走査信号生成モジュールによって生成された第Ｎ－Ｍ段の第４走査信号であってもよく、これにより、駆動トランジスタのゲートの電位を事前に初期化する。Ｎは正の整数であり、Ｍは、６より大きい正の整数であり、例えば、Ｍは１４であってもよいが、これに限定されない。

【0503】

選択的に、前記データ書き込み回路は、第４トランジスタを含む。

【0504】

前記第４トランジスタの制御極は前記第４走査線に電気的に接続され、前記第４トランジスタの第１極は前記データ線に電気的に接続され、前記第４トランジスタの第２極は駆動回路の第２端に電気的に接続される。

【0505】

前記発光制御回路は、第５トランジスタと第６トランジスタとを含む。

【0506】

前記第５トランジスタの制御極は前記発光制御線に電気的に接続され、前記第５トランジスタの第１極は前記第１電圧端に電気的に接続され、前記第５トランジスタの第２極は前記駆動回路の第２端に電気的に接続される。

【0507】

前記第６トランジスタの制御極は前記発光制御線に電気的に接続され、前記第６トランジスタの第１極は前記駆動回路の第１端に電気的に接続され、前記第６トランジスタの第２極は前記発光素子の第１極に電気的に接続される。

【0508】

前記第２初期化回路は、第７トランジスタを含む。

【0509】

前記第７トランジスタの制御極は前記第３走査線に電気的に接続され、前記第７トランジスタの第１極は前記第２初期化電圧端に電気的に接続され、前記第７トランジスタの第２極は前記発光素子の第１極に電気的に接続される。

【0510】

前記駆動回路は駆動トランジスタを含み、前記駆動トランジスタの制御極は前記駆動回路の制御端に電気的に接続され、前記駆動トランジスタの第１極は前記駆動回路の第１端に電気的に接続され、前記駆動回路の第２極は前記駆動回路の第２端に電気的に接続される。

【0511】

前記エネルギー蓄積回路は蓄積コンデンサを含み、前記蓄積コンデンサの第１端は前記駆動回路の制御端に電気的に接続され、前記蓄積コンデンサの第２端は前記第１電圧端に接続される。

【0512】

図６８に示すように、図６５に示す画素回路の少なくとも１つの実施形態に加えて、前記発光素子は有機発光ダイオードＯ１であり、前記補償制御回路１２は、第１トランジスタＴ１を含み、前記駆動回路１１は、駆動トランジスタＴ０を含む。

【0513】

前記第１トランジスタＴ１のゲートは前記第１走査線Ｓ１に電気的に接続され、前記第１トランジスタＴ１のドレインは前記駆動トランジスタＴ０のゲートに電気的に接続され、前記第１トランジスタＴ１のソースは前記駆動トランジスタＴ１のドレインに電気的に接続される。

【0514】

前記第１初期化回路１３は、第２トランジスタＴ２を含む。

【0515】

前記第２トランジスタＴ２のゲートは前記初期化制御線Ｒ１に電気的に接続され、前記第２トランジスタＴ２のドレインは前記第１初期化電圧端に電気的に接続され、前記第２トランジスタＴ２のソースは前記駆動トランジスタＴ０のドレインに電気的に接続され、前記第１初期化電圧端子は、第１初期化電圧Ｖｉ１を供給するためのものである。

【0516】

前記リセット回路２０は、第３トランジスタＴ３を含む。

【0517】

前記第３トランジスタＴ３のゲートは前記第２走査線Ｓ２に電気的に接続され、前記第３トランジスタＴ３のドレインは前記リセット電圧端ＤＲに電気的に接続され、前記第３トランジスタＴ３のソースは前記駆動トランジスタＴ０のソースに電気的に接続される。

【0518】

前記データ書き込み回路４３は、第４トランジスタＴ４を含む。

【0519】

前記第４トランジスタＴ４のゲートは前記第４走査線Ｓ４に電気的に接続され、前記第４トランジスタＴ４のドレインは前記データ線Ｄ１に電気的に接続され、前記第４トランジスタＴ４のソースは駆動トランジスタＴ０のソースに電気的に接続される。

【0520】

前記発光制御回路は、第５トランジスタＴ５及び第６トランジスタＴ６を含む。

【0521】

前記第５トランジスタＴ５のゲートは前記発光制御線Ｅ１に電気的に接続され、前記第５トランジスタＴ５のドレインは高電圧端に電気的に接続され、前記第５トランジスタＴ５のソースは前記駆動トランジスタＴ０のソースに電気的に接続され、前記高電圧端は高電圧信号ＶＤＤを供給するためのものである。

【0522】

前記第６トランジスタＴ６のゲートは前記発光制御線Ｅ１に電気的に接続され、前記第６トランジスタＴ６のドレインは前記駆動トランジスタＴ０のドレインに電気的に接続され、前記第６トランジスタＴ６のソースは有機発光ダイオードＯ１のアノードに電気的に接続され、Ｏ１のカソードは、低電圧信号ＶＳＳを供給するための低電圧端に電気的に接続される。

【0523】

前記第２初期化回路４２は、第７トランジスタＴ７を含む。

【0524】

前記第７トランジスタＴ７のゲートは前記第３走査線Ｓ３に電気的に接続され、前記第７トランジスタＴ７のドレインは前記第２初期化電圧端に電気的に接続され、前記第７トランジスタＴ７のソースは前記有機発光ダイオードＯ１のアノードに電気的に接続され、前記第２初期化電圧端子は、第２初期化電圧Ｖｉ２を供給するためのものである。

【0525】

前記エネルギー蓄積回路４１は、蓄積コンデンサＣを含み、前記蓄積コンデンサＣの第１端は前記駆動トランジスタＴ０のゲートに電気的に接続され、前記蓄積コンデンサＣの第２端は前記高電圧端に接続される。

【0526】

図６８に示す画素回路の少なくとも１つの実施形態では、Ｔ１は酸化物薄膜トランジスタであり、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７は低温ポリシリコン薄膜トランジスタであり、Ｔ１はＮ型のトランジスタであり、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７はＰ型のトランジスタである。

【0527】

図６８に示す画素回路の少なくとも１つの実施形態において、Ｎ１はＴ０のゲートに電気的に接続される第１ノードであり、Ｎ２はＴ０のソースに電気的に接続される第２ノードであり、Ｎ３はＴ０のドレインに電気的に接続される第３ノードである。

【0528】

図６８に示す画素回路の少なくとも１つの実施形態では、前記初期化制御信号および前記第４走査信号は、同じ第４走査信号生成モジュールによって提供されてもよい。

【0529】

具体的な実施形態では、ＤＲから供給されるリセット電圧が高電圧の場合、Ｔ０のゲート－ソース短絡を回避するために、リセット段階と初期化段階は異なる段階となり、ＤＲから供給されるリセット電圧が低電圧の場合、リセット段階と初期化段階は同じ段階であってもよい。

【0530】

図６９に示すように、本開示の図６８に示す画素回路の少なくとも１つの実施形態は、動作時に、ＤＲから供給されるリセット電圧が高電圧の場合、表示サイクルは、順に設定された初期化段階ｔ１、リセット段階ｔ２、データ書き込み段階ｔ３、および発光段階ｔ４を含むことができる。

【0531】

初期化段階ｔ１では、Ｅ１は高電圧信号を提供し、Ｒ１は低電圧信号を提供し、Ｓ４は高電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｓ２とＳ３はすべて高電圧信号を提供し、Ｔ１とＴ２はオンされて、データ書き込み段階ｔ３の開始時にＴ０がオンになるように、Ｖｉ１をＮ１に書き込み、Ｔ０のゲートの電位を初期化する。

【0532】

リセット段階ｔ２では、Ｅ１は高電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ４は高電圧信号を提供し、Ｓ１は低電圧信号を提供し、Ｓ２とＳ３はすべて低電圧信号を提供し、Ｔ３とＴ７はオンされて、ＤＲから供給される高電圧によってＮ２の電位を初期化し、Ｔ０のゲート－ソース間電圧をリセットすることにより、Ｔ０の回復速度が速くなり、Ｔ０のヒステリシス現象を改善し、ヒステリシス回復速度を向上させることができる。また、Ｏ１が発光しないようにＶｉ２をＯ１のアノードに書き込み、Ｏ１のアノードに残った電荷を除去する。

【0533】

データ書き込み段階ｔ３では、Ｅ１は高電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ４は低電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｓ２とＳ３はすべて高電圧信号を提供し、Ｔ１はオンされ、Ｔ４はオンされる。

【0534】

データ書き込み段階ｔ３の開始時に、Ｔ０はオンになり、Ｄ１から供給されるデータ電圧ＶｄａｔａはＣに充電されて、Ｔ０がオフになるまでＮ１の電位を上昇させ、Ｔ０がオフになるとき、Ｎ１の電位はＶｄａｔａ＋Ｖｔｈであり、ここで、ＶｔｈはＴ０の閾値電圧である。

【0535】

発光段階では、Ｅ１は低電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ４は高電圧信号を提供し、Ｓ１は低電圧信号を提供し、Ｓ２とＳ３はすべて高電圧信号を提供し、Ｔ５、Ｔ０とＴ６はオンされ、Ｔ０はＯ１を駆動して発光する。

【0536】

図７０に示すように、本開示の図６８に示す画素回路の少なくとも１つの実施形態は、動作時に、ＤＲから供給されるリセット電圧が低電圧の場合、表示サイクルは、順に設定された初期化段階ｔ１、データ書き込み段階ｔ３、および発光段階ｔ４を含むことができる。

【0537】

初期化段階ｔ１では、Ｅ１は高電圧信号を提供し、Ｒ１は低電圧信号を提供し、Ｓ４は高電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｓ２とＳ３はすべて低電圧信号を提供し、Ｔ１とＴ２はオンされて、データ書き込み段階ｔ３の開始時にＴ０がオンになるように、Ｖｉ１をＮ１に書き込む。Ｔ３とＴ７はオンされ、ＤＲから供給されるリセット電圧がＮ２に書き込まれ、Ｖｉ２がＯ１のアノードに書き込まれて、Ｔ０のゲート－ソース間電圧をリセットすることにより、Ｔ０の回復速度が速くなり、Ｔ０のヒステリシス現象を改善し、ヒステリシス回復速度を向上させることができる。また、Ｏ１が発光しないようにＶｉ２をＯ１のアノードに書き込み、Ｏ１のアノードに残った電荷を除去する。

【0538】

データ書き込み段階ｔ３では、Ｅ１は高電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ４は低電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｓ２とＳ３は高電圧信号を提供し、Ｔ１はオンされ、Ｔ４はオンされる。

【0539】

データ書き込み段階ｔ３の開始時に、Ｔ０はオンになり、Ｄ１から供給されるデータ電圧ＶｄａｔａはＣに充電されて、Ｔ０がオフになるまでＮ１の電位を上昇させ、Ｔ０がオフになるとき、Ｎ１の電位はＶｄａｔａ＋Ｖｔｈであり、ここで、ＶｔｈはＴ０の閾値電圧である。

【0540】

発光段階では、Ｅ１は低電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ４は高電圧信号を提供し、Ｓ１は低電圧信号を提供し、Ｓ２とＳ３は高電圧信号を提供し、Ｔ５、Ｔ０とＴ６はオンされ、Ｔ０はＯ１を駆動して発光する。

【0541】

図７１に示すように、本開示の図６８に示す画素回路の少なくとも１つの実施形態は、動作時に、Ｒ１から供給される初期化制御信号が第Ｎ－１４段の第４走査信号であり、Ｓ４から供給される第４走査信号が第Ｎ段の第４走査信号である場合、表示サイクルは、順に設定された初期化段階ｔ１、リセット段階ｔ２、データ書き込み段階ｔ３、発光段階ｔ４を含むことができる。初期化段階ｔ１では、Ｅ１は高電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｒ１は低電圧信号を提供し、Ｓ２とＳ３はすべて高電圧信号を提供し、Ｓ４は高電圧信号を提供し、Ｔ１とＴ２はオンされて、データ書き込み段階ｔ３の開始時にＴ０がオンになるように、Ｖｉ１をＮ１に書き込む。

【0542】

リセット段階ｔ２では、Ｅ１は高電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ２とＳ３は低電圧信号を提供し、Ｓ４は高電圧信号を提供し、Ｔ３とＴ７はオンされて、ＤＲから供給される高電圧によってＮ２の電位を初期化し、Ｔ０のゲート－ソース間電圧をリセットすることにより、Ｔ０の回復速度が速くなり、Ｔ０のヒステリシス現象を改善し、ヒステリシス回復速度を向上させることができる。また、Ｏ１が発光しないようにＶｉ２をＯ１のアノードに書き込み、Ｏ１のアノードに残った電荷を除去する。また、Ｔ１がオンされ、Ｔ２がオフされ、Ｔ５とＴ６がオフされる。

【0543】

データ書き込み段階ｔ３では、Ｅ１は高電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ２とＳ３はすべて高電圧信号を提供し、Ｓ４は低電圧信号を提供し、Ｔ１とＴ４はオンされて、ＶｄａｔａをＮ２に書き込み、Ｎ１とＮ３の間を連通して、Ｄ１上のデータ電圧Ｖｄａｔａを通じてＣに充電し、Ｔ０がオフになるまでＮ１の電位を上昇させ、Ｔ０がオフになるとき、Ｔ０のゲートの電位はＶｄａｔａ＋Ｖｔｈになる。

【0544】

発光段階ｔ４では、Ｅ１は低電圧信号を提供し、Ｓ１は低電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ２とＳ３は高電圧信号を提供し、Ｓ４は高電圧信号を提供し、Ｔ５、Ｔ６とＴ０はオンされ、Ｔ０はＯ１を駆動して発光する。

【0545】

図６８に示す画素回路の少なくとも１つの実施形態では、ＤＲから供給されるリセット電圧はＶＤＤであってもよく、または、ＤＲはＥ１と同じ信号端であってもよく、あるいは、Ｄ４から供給されるリセット電圧は、第３初期化電圧であってもよいが、これに限定されない。

【0546】

図７２に示すように、図６７に示す画素回路の少なくとも１つの実施形態に加えて、前記発光素子は有機発光ダイオードＯ１であり、前記補償制御回路１２は、第１トランジスタＴ１を含み、前記駆動回路１１は、駆動トランジスタＴ０を含む。

【0547】

前記第１トランジスタＴ１のゲートは前記第１走査線Ｓ１に電気的に接続され、前記第１トランジスタＴ１のドレインは前記駆動トランジスタＴ０のゲートに電気的に接続され、前記第１トランジスタＴ１のソースは前記駆動トランジスタＴ１のドレインに電気的に接続される。

【0548】

前記第１初期化回路１３は、第２トランジスタＴ２を含む。

【0549】

前記第２トランジスタＴ２のゲートは前記初期化制御線Ｒ１に電気的に接続され、前記第２トランジスタＴ２のドレインは前記第１初期化電圧端に電気的に接続され、前記第２トランジスタＴ２のソースは前記駆動トランジスタＴ０のドレインに電気的に接続され、前記第１初期化電圧端子は、第１初期化電圧Ｖｉ１を供給するためのものである。

【0550】

前記データ書き込み回路４３は、第４トランジスタＴ４を含む。

【0551】

前記第４トランジスタＴ４のゲートは前記第４走査線Ｓ４に電気的に接続され、前記第４トランジスタＴ４のドレインは前記データ線Ｄ１に電気的に接続され、前記第４トランジスタＴ４のソースは駆動トランジスタＴ０のソースに電気的に接続される。

【0552】

前記発光制御回路は、第５トランジスタＴ５及び第６トランジスタＴ６を含む。

【0553】

前記第５トランジスタＴ５のゲートは前記発光制御線Ｅ１に電気的に接続され、前記第５トランジスタＴ５のドレインは高電圧端に電気的に接続され、前記第５トランジスタＴ５のソースは前記駆動トランジスタＴ０のソースに電気的に接続され、前記高電圧端は高電圧信号ＶＤＤを供給するためのものである。

【0554】

前記第６トランジスタＴ６のゲートは前記発光制御線Ｅ１に電気的に接続され、前記第６トランジスタＴ６のドレインは前記駆動トランジスタＴ０のドレインに電気的に接続され、前記第６トランジスタＴ６のソースは有機発光ダイオードＯ１のアノードに電気的に接続され、Ｏ１のカソードは、低電圧信号ＶＳＳを供給するための低電圧端に電気的に接続される。

【0555】

前記第２初期化回路４２は、第７トランジスタＴ７を含む。

【0556】

前記第７トランジスタＴ７のゲートは前記第３走査線Ｓ３に電気的に接続され、前記第７トランジスタＴ７のドレインは前記第２初期化電圧端に電気的に接続され、前記第７トランジスタＴ７のソースは前記有機発光ダイオードＯ１のアノードに電気的に接続され、前記第２初期化電圧端子は、第２初期化電圧Ｖｉ２を供給するためのものである。

【0557】

前記エネルギー蓄積回路４１は、蓄積コンデンサＣを含み、前記蓄積コンデンサＣの第１端は前記駆動トランジスタＴ０のゲートに電気的に接続され、前記蓄積コンデンサＣの第２端は前記高電圧端に接続される。

【0558】

図７２に示す画素回路の少なくとも１つの実施形態では、Ｔ１は酸化物薄膜トランジスタであり、Ｔ２、Ｔ４、Ｔ５、Ｔ６、Ｔ７は低温ポリシリコン薄膜トランジスタであり、Ｔ１はＮ型のトランジスタであり、Ｔ２、Ｔ４、Ｔ５、Ｔ６、Ｔ７はＰ型のトランジスタである。

【0559】

図７２に示す画素回路の少なくとも１つの実施形態において、Ｎ１はＴ０のゲートに電気的に接続される第１ノードであり、Ｎ２はＴ０のソースに電気的に接続される第２ノードであり、Ｎ３はＴ０のドレインに電気的に接続される第３ノードである。

【0560】

図７２に示す画素回路の少なくとも１つの実施形態では、第３走査信号と第４走査信号は同一の走査信号であるが、これに限定されない。

【0561】

図７３に示すように、本開示の図７２に示す画素回路の少なくとも１つの実施形態は、動作時に、表示サイクルは、順に設定された初期化段階ｔ１、データ書き込み段階ｔ３、及び発光段階ｔ４を含むことができる。

【0562】

初期化段階ｔ１では、Ｅ１は高電圧信号を提供し、Ｒ１は低電圧信号を提供し、Ｓ３とＳ４はすべて高電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｔ１とＴ２はオンされて、データ書き込み段階ｔ３の開始時にＴ０がオンになるように、Ｖｉ１をＮ１に書き込む。

【0563】

データ書き込み段階ｔ３では、Ｅ１は高電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ３とＳ４は共に低電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｔ７はオンされて、Ｖｉ２をＯ１のアノードに書き込み、Ｔ１とＴ４はオンされて、Ｄ１のデータ電圧ＶｄａｔａをＮ２に書き込み、Ｎ１とＮ３との間は連通される。

【0564】

データ書き込み段階ｔ３の開始時に、Ｔ０はオンになり、Ｖｄａｔａを通じてＣを充電し、Ｔ０のゲートの電位がＶｄａｔａ＋ＶｔｈとなりＴ０がオフになるまでＴ０のゲートの電位を上昇させ、ＶｔｈはＴ０の閾値電圧である。

【0565】

発光段階ｔ４では、Ｅ１は低電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ３とＳ４は高電圧信号を提供し、Ｓ１は低電圧信号を提供し、Ｔ５、Ｔ６とＴ０はオンされ、Ｔ０はＯ１を駆動して発光する。

【0566】

図７４に示すように、本開示の図７２に示す画素回路の少なくとも１つの実施形態は、動作時に、Ｒ１から供給される初期化制御信号が第Ｎ－１４段の第４走査信号であり、Ｓ４から供給される第４走査信号が第Ｎ段の第４走査信号である場合、表示サイクルは、順に設定された初期化段階ｔ１、データ書き込み段階ｔ３、および発光段階ｔ４を含むことができる。

【0567】

初期化段階ｔ１では、Ｅ１は高電圧信号を提供し、Ｒ１は低電圧信号を提供し、Ｓ３とＳ４はすべて高電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｔ１とＴ２はオンされて、データ書き込み段階ｔ３の開始時にＴ０がオンになるように、Ｖｉ１をＮ１に書き込む。

【0568】

データ書き込み段階ｔ３では、Ｅ１は高電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ３とＳ４は共に低電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｔ７はオンされて、Ｖｉ２をＯ１のアノードに書き込み、Ｔ１とＴ４はオンされて、Ｄ１のデータ電圧ＶｄａｔａをＮ２に書き込み、Ｎ１とＮ３との間は連通される。

【0569】

データ書き込み段階ｔ３の開始時に、Ｔ０はオンになり、Ｖｄａｔａを通じてＣを充電し、Ｔ０のゲートの電位がＶｄａｔａ＋ＶｔｈとなりＴ０がオフになるまでＴ０のゲートの電位を上昇させ、ＶｔｈはＴ０の閾値電圧である。

【0570】

発光段階ｔ４では、Ｅ１は低電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ３とＳ４は高電圧信号を提供し、Ｓ１は低電圧信号を提供し、Ｔ５、Ｔ６とＴ０はオンされ、Ｔ０はＯ１を駆動して発光する。

【0571】

図７４に示すように、前記初期化段階ｔ１と前記データ書き込み段階ｔ３との間の時間間隔は比較的長いため、Ｎ１の電位を事前にリセットすることができ、Ｔ０のヒステリシス現象の改善に有利である。

【0572】

図７５に示すように、図６６に示す画素回路の少なくとも１つの実施形態に加えて、前記発光素子は有機発光ダイオードＯ１であり、前記補償制御回路１２は、第１トランジスタＴ１を含み、前記駆動回路１１は、駆動トランジスタＴ０を含む。

【0573】

前記第１トランジスタＴ１のゲートは前記第１走査線Ｓ１に電気的に接続され、前記第１トランジスタＴ１のドレインは前記駆動トランジスタＴ０のゲートに電気的に接続され、前記第１トランジスタＴ１のソースは前記駆動トランジスタＴ１のドレインに電気的に接続される。

【0574】

前記第１初期化回路１３は、第２トランジスタＴ２を含む。

【0575】

前記第２トランジスタＴ２のゲートは前記初期化制御線Ｒ１に電気的に接続され、前記第２トランジスタＴ２のドレインは前記第１初期化電圧端に電気的に接続され、前記第２トランジスタＴ２のソースは前記駆動トランジスタＴ０の第１極に電気的に接続され、前記第１初期化電圧端子は、第１初期化電圧Ｖｉ１を供給するためのものである。

【0576】

前記リセット回路２０は、第３トランジスタＴ３を含む。

【0577】

前記第３トランジスタＴ３のゲートは前記第２走査線Ｓ２に電気的に接続され、前記第３トランジスタＴ３のドレインは前記リセット電圧端ＤＲに電気的に接続され、前記第３トランジスタＴ３のソースは前記駆動トランジスタＴ０の第２極に電気的に接続される。

【0578】

前記データ書き込み回路４３は、第４トランジスタＴ４を含む。

【0579】

前記第４トランジスタＴ４のゲートは前記第４走査線Ｓ４に電気的に接続され、前記第４トランジスタＴ４のドレインは前記データ線Ｄ１に電気的に接続され、前記第４トランジスタＴ４のソースは駆動トランジスタＴ０の第２極に電気的に接続される。

【0580】

前記発光制御回路４４は、第５トランジスタＴ５及び第６トランジスタＴ６を含む。

【0581】

前記第５トランジスタＴ５のゲートは前記発光制御線Ｅ１に電気的に接続され、前記第５トランジスタＴ５のドレインは高電圧端に電気的に接続され、前記第５トランジスタＴ５のソースは前記駆動トランジスタＴ０の第２極に電気的に接続され、前記高電圧端は高電圧信号ＶＤＤを供給するためのものである。

【0582】

前記第６トランジスタＴ６のゲートは前記発光制御線Ｅ１に電気的に接続され、前記第６トランジスタＴ６のドレインは前記駆動トランジスタＴ０の第１極に電気的に接続され、前記第６トランジスタＴ６のソースは有機発光ダイオードＯ１のアノードに電気的に接続され、Ｏ１のカソードは、低電圧信号ＶＳＳを供給するための低電圧端に電気的に接続される。

【0583】

前記第２初期化回路４２は、第７トランジスタＴ７を含む。

【0584】

前記第７トランジスタＴ７のゲートは前記第３走査線Ｓ３に電気的に接続され、前記第７トランジスタＴ７のドレインは前記第２初期化電圧端に電気的に接続され、前記第７トランジスタＴ７のソースは前記有機発光ダイオードＯ１のアノードに電気的に接続され、前記第２初期化電圧端子は、第２初期化電圧Ｖｉ２を供給するためのものである。

【0585】

前記エネルギー蓄積回路４１は、蓄積コンデンサＣを含み、前記蓄積コンデンサＣの第１端は前記駆動トランジスタＴ０のゲートに電気的に接続され、前記蓄積コンデンサＣの第２端は前記高電圧端に接続される。

【0586】

図７５に示す画素回路の少なくとも１つの実施形態では、Ｔ１は酸化物薄膜トランジスタであり、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７は低温ポリシリコン薄膜トランジスタであり、Ｔ１はＮ型のトランジスタであり、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７はＰ型のトランジスタである。

【0587】

図７５に示す画素回路の少なくとも１つの実施形態において、Ｎ１はＴ０のゲートに電気的に接続される第１ノードであり、Ｎ２はＴ０の第２極に電気的に接続される第２ノードであり、Ｎ３はＴ０の第１極に電気的に接続される第３ノードである。

【0588】

図７５に示す画素回路の少なくとも１つの実施形態では、Ｔ０の第１極はドレインであり、Ｔ０の第１極はソースであってもよく、あるいは、Ｔ０の第１極はソースであり、Ｔ０の第２極はドレインであってもよい。

【0589】

本開示の図７５に示す画素回路の少なくとも１つの実施形態では、Ｒ１から供給される初期化制御信号は第Ｎ－１４段の第４走査信号であってもよく、Ｓ４から供給される第４走査信号は第Ｎ段の第４走査信号であってもよいが、これに限定されない。

【0590】

図７６に示すように、本開示の図７５に示す画素回路の少なくとも１つの実施形態は、動作時に、表示サイクルは、順に設定された初期化段階ｔ１、リセット段階ｔ２、データ書き込み段階ｔ３、および発光段階ｔ４を含むことができる。

【0591】

初期化段階ｔ１では、Ｅ１は高電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｒ１は低電圧信号を提供し、Ｓ２とＳ３はすべて高電圧信号を提供し、Ｓ４は高電圧信号を提供し、Ｔ１とＴ２はオンされて、データ書き込み段階ｔ３の開始時にＴ０がオンになるように、Ｖｉ１をＮ１に書き込む。

【0592】

リセット段階ｔ２では、Ｅ１は高電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ２とＳ３は低電圧信号を提供し、Ｓ４は高電圧信号を提供し、Ｔ３とＴ７はオンされて、ＤＲから供給される高電圧によってＮ２の電位を初期化し、Ｔ０のゲート－ソース間電圧をリセットすることにより、Ｔ０の回復速度が速くなり、Ｔ０のヒステリシス現象を改善し、ヒステリシス回復速度を向上させることができる。また、Ｏ１が発光しないようにＶｉ２をＯ１のアノードに書き込み、Ｏ１のアノードに残った電荷を除去する。また、Ｔ１がオンされ、Ｔ２がオフされ、Ｔ５とＴ６がオフされる。

【0593】

データ書き込み段階ｔ３では、Ｅ１は高電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ２とＳ３はすべて高電圧信号を提供し、Ｓ４は低電圧信号を提供し、Ｔ１とＴ４はオンされて、ＶｄａｔａをＮ２に書き込み、Ｎ１とＮ３の間を連通して、Ｄ１上のデータ電圧Ｖｄａｔａを通じてＣに充電し、Ｔ０がオフになるまでＮ１の電位を上昇させ、その時Ｔ０のゲートの電位はＶｄａｔａ＋Ｖｔｈになる。

【0594】

発光段階ｔ４では、Ｅ１は低電圧信号を提供し、Ｓ１は低電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ２とＳ３は高電圧信号を提供し、Ｓ４は高電圧信号を提供し、Ｔ５、Ｔ６とＴ０はオンされ、Ｔ０はＯ１を駆動して発光する。

【0595】

本開示の少なくとも１つの実施形態による駆動方法は、上述の画素回路に適用され、表示サイクルは初期化段階とリセット段階とを含む。前記駆動方法は、以下のことを含む。

【0596】

前記初期化段階では、第１初期化回路は、初期化制御信号の制御に基づいて、第１初期化電圧を駆動回路の第１端に書き込む。

【0597】

前記リセット段階では、リセット回路は、第２走査信号の制御に基づいて、リセット電圧を前記駆動回路の第２端または前記駆動回路の第１端に書き込む。

【0598】

本開示の駆動方法の少なくとも１つの実施形態では、リセット回路は、第２走査信号の制御に基づいて、データ電圧が駆動回路の第２端に書き込まれる前の非発光期間に、リセット電圧を駆動回路の第２端または駆動回路の第１端に書き込むことにより、駆動回路内の駆動トランジスタにバイアス電圧を供給して（このとき、駆動トランジスタのゲート電位もＶｉ１に初期化され）、駆動トランジスタがリセット状態を維持するようにして、駆動トランジスタのヒステリシスが改善され、表示画面の最初のフレームの応答時間（ＦＦＲ）が短縮される。

【0599】

本開示の少なくとも１つの実施形態では、リセット段階において、前記リセット回路が、第２走査信号の制御に基づいて、リセット電圧を駆動回路の第２端に書き込むとき、
前記リセット電圧は高電位定電圧であり、前記第１初期化電圧は低電位定電圧であり、前記初期化段階と前記リセット段階は異なる時間帯であり、または、
前記リセット電圧と前記第１初期化電圧は低電位定電圧であり、前記初期化段階と前記リセット段階は、同じ時間帯または異なる時間帯である。

【0600】

選択的に、前記リセット段階において、前記リセット回路が第２走査信号の制御に基づいて、リセット電圧を駆動回路の第１端に書き込む場合、前記リセット段階と前記初期化段階は異なる時間帯であり、これにより、初期化段階において、第１初期化電圧を駆動回路の第１端に書き込み、リセット段階において、リセット電圧を駆動回路の第１端に書き込む。

【0601】

具体的な実施形態では、前記画素回路は、補償制御回路をさらに含むことができ、前記駆動方法は、以下のことも含む。

【0602】

前記初期化段階では、前記補償制御回路は、第１走査信号の制御に基づいて、駆動回路の制御端と前記駆動回路の第１端との間を連通させて、第１初期化電圧を前記駆動回路の制御端に書き込むように制御する。

【0603】

本開示の実施例に記載の駆動方法では、補償制御回路は、第１走査信号の制御に基づいて、制御駆動回路の制御端と前記駆動回路の第１端との間の連通を制御し、前記駆動回路の制御端は、補償制御回路にのみ直接電気的に接続され、第１初期化回路は、初期化制御信号の制御に基づいて、第１初期化電圧を駆動回路の第１端に書き込み、第１初期化回路は、前記駆動回路の第１端に直接電気的に接続されることにより、補償制御回路および第１初期化回路を介して駆動回路の制御端の電位を初期化し、前記駆動回路の制御端に対するリーク経路を低減し、かつ画素回路の設計複雑性が明らかに増加しない条件下で、第１ノードの電圧の安定性を保証でき、表示品質の向上、表示均一性の向上、ちらつき（Ｆｌｉｃｋｅｒ）の軽減に有利である。

【0604】

具体的な実施形態では、前記画素回路は、データ書き込み回路とエネルギー蓄積回路とをさらに含み、表示サイクルは、前記初期化段階の後に設定されたデータ書き込み段階をさらに含み、前記駆動方法はさらに、以下のことを含む。

【0605】

前記データ書き込み段階では、データ書き込み回路は、第４走査信号の制御に基づいて、データ線から供給されるデータ電圧Ｖｄａｔａを前記駆動回路の第２端に書き込み、補償制御回路は、第１走査信号の制御に基づいて、制御駆動回路の制御端と前記駆動回路の第１端との間の連通を制御する。

【0606】

前記データ書き込み段階の開始時に、前記駆動回路は、その制御端の制御に基づいて、前記駆動回路の第１端と前記駆動回路の第２端との間の接続をオンにして、データ電圧Ｖｄａｔａを介してエネルギー蓄積回路に充電することにより、前記駆動回路の制御端の電位を、前記駆動回路の制御端の電位がＶｄａｔａ＋Ｖｔｈになるまで変化させ、Ｖｔｈは、前記駆動回路が備える駆動トランジスタの閾値電圧である。

【0607】

具体的な実施形態では、前記データ書き込み段階は、前記リセット段階の後に設定されることができる。

【0608】

選択的に、駆動トランジスタのゲート電位を事前に初期化することにより、駆動トランジスタのヒステリシス現象を改善し、画素回路の高低周波Ｆｌｉｃｋｅｒ（ちらつき）を低減するために、前記初期化段階と前記データ書き込み段階との間の時間間隔が所定の時間間隔よりも大きくなる。

【0609】

本開示の少なくとも１つの実施形態において、前記画素回路は、発光制御回路をさらに含み、前記表示サイクルは、前記データ書き込み段階の後に設定される発光段階をさらに含み、前記駆動方法はさらに、以下のことを含む。

【0610】

発光段階では、発光制御回路は、発光制御信号の制御に基づいて、第１電圧端と前記駆動回路の第２端との間の連通を制御し、前記駆動回路の第１端と発光素子の第１極との間の連通を制御し、駆動回路は発光素子の発光を駆動する。

【0611】

本開示の少なくとも１つの実施形態に記載の表示装置は、上述の画素回路を含む。

【0612】

選択的に、前記画素回路はリセット回路と第２初期化回路とを含み、前記表示装置は、第２走査信号生成モジュールと第３走査信号生成モジュールとをさらに含む。

【0613】

前記リセット回路は第２走査線に電気的に接続され、前記第２初期化回路は第３走査線に電気的に接続される。

【0614】

前記第２走査信号生成モジュールは、第２走査信号を前記第２走査線に供給するために、前記第２走査線に電気的に接続される。

【0615】

前記第３走査信号生成モジュールは、第３走査信号を前記第３走査線に供給するために、前記第３走査線に電気的に接続される。

【0616】

選択的に、前記第２走査信号は、前記第３走査信号と同一の制御信号である。

【0617】

前記第２走査信号生成モジュールは、前記第３走査信号生成モジュールと同一のモジュールである。

【0618】

図７７に示すように、本開示の少なくとも１つの実施形態による表示装置は表示パネルを含み、前記表示パネルは画素モジュールＰ０を含み、前記画素モジュールＰ０は、上述の画素回路を複数行及び複数列含み、前記画素モジュールＰ０は、表示パネルの有効表示領域内に設けられる。

【0619】

前記表示パネルはさらに、発光制御信号生成モジュール７０、第１走査信号生成モジュール７１、第４－１走査信号生成モジュール７２１、第４－２走査信号生成モジュール７２２、第２走査信号生成モジュール７３、および第３走査信号生成モジュール７４を含む。

【0620】

前記発光制御信号生成モジュール７０は、発光制御信号を供給するために用いられ、第１走査信号生成モジュール７１は、第１走査信号を供給するために用いられ、第４－１走査信号生成モジュール７２１、および第４－２走査信号生成モジュール７２２は、第４走査信号を供給するために用いられ、第２走査信号生成モジュール７３は、第２走査信号を供給するために用いられ、第３走査信号生成モジュール７４は、第３走査信号を供給するために用いられる。

【0621】

発光制御信号生成モジュール７０、第１走査信号生成モジュール７１及び第４－１走査信号生成モジュール７２１は、前記表示パネルの左側に配置される。

【0622】

第４－２走査信号生成モジュール７２２、第２走査信号生成モジュール７３、および第３走査信号生成モジュール７４は、前記表示パネルの右側に配置される。

【0623】

図７８に示すように、本開示の少なくとも１つの実施形態による表示装置は表示パネルを含み、前記表示パネルは画素モジュールＰ０を含み、前記画素モジュールＰ０は、上述の画素回路を複数行及び複数列含み、前記画素モジュールＰ０は、表示パネルの有効表示領域内に設けられる。

【0624】

前記表示パネルはさらに、発光制御信号生成モジュール７０、第１－１走査信号生成モジュール７１１、第１－２走査信号生成モジュール７１２、第４－１走査信号生成モジュール７２１、第４－２走査信号生成モジュール７２２、および第３走査信号生成モジュール７４を含む。

【0625】

前記発光制御信号生成モジュール７０は、発光制御信号を供給するために用いられ、第１走査信号生成モジュール７１は、第１走査信号を供給するために用いられ、第４－１走査信号生成モジュール７２１と第４－２走査信号生成モジュール７２２は、第４走査信号を供給するために用いられ、第３走査信号生成モジュール７４は、第２走査信号と第３走査信号を供給するために用いられる。

【0626】

発光制御信号生成モジュール７０、第１－１走査信号生成モジュール７１１及び第４－１走査信号生成モジュール７２１は、前記表示パネルの左側に配置される。

【0627】

第４－２走査信号生成モジュール７２２、第１－２走査信号生成モジュール７１２、および第３走査信号生成モジュール７４は、前記表示パネルの右側に配置される。

【0628】

図７７及び図７８において、Ｖｉ１は第１初期化電圧であり、Ｖｉ２は第２初期化電圧であり、ＶＤＤは高電圧信号であり、Ｄ１はデータ線であり、ＤＲはリセット電圧端である。

【0629】

本開示の実施形態では、図６、図７、図１２、図１４などを参照すると、第８トランジスタＴ８の幅対長さの比Ｗ／Ｌは、第７トランジスタＴ７の幅対長さの比Ｗ／Ｌとほぼ等しくてもよく、また、例えば、第８トランジスタＴ８の幅対長さの比Ｗ／Ｌは、第７トランジスタＴ７の幅対長さの比Ｗ／Ｌより大きくてもよく、すなわち、Ｔ８の幅対長さの比Ｗ／Ｌはやや大きくてもよく、これにより、Ｎ２ノードを迅速にリセットすることができる。

【0630】

本開示の実施形態では、図６、図７、図１２、図１４などを参照すると、第８トランジスタＴ８のチャネル幅Ｗは１．５～３．５であり、例えば、１．６、１．８、１．９、２．０、２．２、２．５、３．０などであってもよく、チャネル長Ｌは２．０～４．５であり、例えば、２．５、２．７、３．０、３．２、３．５、４．０などであってもよく、第７トランジスタＴ７のチャネル幅Ｗは、１．５～３．５であり、例えば、１．６、１．８、１．９、２．０、２．２、２．５、３．０などであってもよく、チャネル長Ｌは２．０～４．５であり、例えば、２．５、２．７、３．０、３．２、３．５、４．０などであってもよい。

【0631】

なお、図３８ａ、図５０などを参照すると、上述のトランジスタの設計は、図３８ａなどの実施形態における第７トランジスタＴ７および第１トランジスタＴ１、図５０などの実施形態における第４トランジスタＴ４および第７トランジスタＴ７にも適用できる。

【0632】

本開示の実施形態において、図６、図７、図１２、図１４などを参照すると、第８トランジスタＴ８の幅対長さの比Ｗ／Ｌは、第１トランジスタＴ１の幅対長さの比Ｗ／Ｌとほぼ等しくてもよく、また、例えば、第８トランジスタＴ８の幅対長さの比Ｗ／Ｌは、第１トランジスタＴ１の幅対長さの比Ｗ／Ｌより小さくてもよく、これにより、Ｎ１ノードとＮ２ノードのリセット能力のバランスをとることができる。

【0633】

本開示の実施形態では、図６、図７、図１２、図１４などを参照すると、第８トランジスタＴ８の幅対長さの比Ｗ／Ｌは、第１トランジスタＴ１の幅対長さの比Ｗ／Ｌよりも大きくてもよく、これにより、Ｎ２ノードのリセット能力を向上させることができる。

【0634】

本開示の実施形態では、図６、図７、図１２、図１４などを参照すると、第８トランジスタＴ８のチャネル幅Ｗは１．５～３．５であり、例えば、１．６、１．８、１．９、２．０、２．２、２．５、３．０などであってもよく、チャネル長Ｌは２．０～４．５であり、例えば、２．５、２．７、３．０、３．２、３．５、４．０などであってもよく、第１トランジスタＴ１のチャネル幅Ｗは、１．５～３．５であり、例えば、１．６、１．８、１．９、２．０、２．２、２．５、３．０などであってもよく、チャネル長Ｌは２．０～４．５であり、例えば、２．５、２．７、３．０、３．２、３．５、４．０などであってもよい。

【0635】

なお、図５０等を参照して、上記トランジスタの設計は、図５０等の実施例における第４トランジスタＴ４及び第３トランジスタＴ３も同様に適用される。

【0636】

本開示の実施形態によって提供される表示装置は、携帯電話、タブレット、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲータなどの表示機能を有する任意の製品または部品であってもよい。

【0637】

なお、図１～図７８に示されるすべての実施形態において、機能モジュール／電気デバイスの名称及び符号は、当該機能モジュール／電気デバイスの具体的な機能を限定するものではない。例えば、図３－２６の駆動回路１、図２７－４５の駆動サブ回路、図４６－６０の駆動回路１１、図６１－４８の駆動回路１１は、いずれも同じ機能を有している。また、例えば、図３－２６の第２リセット回路３、図２７－４５の第２複素サブ回路、図４６－６０のリセット回路２０、図６１－４８のリセット回路２０は、いずれも同じ機能を有している。また、例えば、図３－２６の第３リセット回路４、図２７－４５の第１リセットサブ回路、図４６－６０の第２初期化回路３２、図６０－７８の第２初期化回路４２は、いずれも同じ機能を有している。また、例えば、図３－２６の閾値補償回路８、図２７－４５の第２トランジスタＴ２、図４６－６０の補償制御回路１３、補償制御回路１２は、いずれも同じ機能を有している。また、例えば、図３－２６のデータ書き込み回路７、図２７－４５の書き込みサブ回路、図４６－６０のデータ書き込み回路４１、図６０－７８のデータ書き込み回路４３は、いずれも同じ機能を有している。また、例えば、図３－２６の制御回路５、図２７－４５の第１発光制御サブ回路及び第２発光制御サブ回路、図４６－６０の発光制御回路３１、図６１－７８の発光制御回路４４は、いずれも同じ機能を有している。例えば、図３－２６の結合回路６、図２７－４５の第１容量Ｃ１、図４６－６０のエネルギー蓄積回路４２、図６１－７８のエネルギー蓄積回路４１は、いずれも同じ機能を有している。また、例えば、図３－２６の駆動トランジスタＴ３、図２７－４５の駆動トランジスタＴ３、図４６－６０の駆動トランジスタＴ０、図６１－７８の駆動トランジスタＴ０は、いずれも同じ機能を有している。上述した同じ機能を有する機能モジュール／電気デバイスは、互いに置換して新しい実施形態を構成することができ、ここで、機能モジュール／電気デバイスの置換は、機能モジュール／電気デバイス自体の構造の置換、機能モジュール／電気デバイスが接続された信号端の電圧状態の置換を含むことができる。

【0638】

本開示の他の実施形態は、本明細書の考察および本開示の実践から当業者には容易に明らかとなるであろう。本出願は、本開示の任意の変形、用途または適応性変化を網羅することを意図しており、これらの変形、用途または適応性変化は、本開示の一般原則に従い、本開示に開示されていない本技術分野における公知の常識または慣用技術手段を含む。明細書及び実施形態は例示的なものにすぎず、本開示の真の範囲および精神は添付の特許請求の範囲によって示される。

【0639】

本開示は、上で説明し、添付の図面に示した正確な構成に限定されるものではなく、本発明の範囲から逸脱することなく様々な修正および変更を加えることができることを理解されたい。本開示の範囲は、添付の特許請求の範囲によってのみ限定される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37a】

【図37b】

【図38a】

【図38b】

【図39】

【図40】

【図41】

【図42】

【図43】

【図44】

【図45】

【図46】

【図47】

【図48】

【図49】

【図50】

【図51】

【図52】

【図53】

【図54】

【図55】

【図56】

【図57】

【図58】

【図59】

【図60】

【図61】

【図62】

【図63】

【図64】

【図65】

【図66】

【図67】

【図68】

【図69】

【図70】

【図71】

【図72】

【図73】

【図74】

【図75】

【図76】

【図77】

【図78】

【国際調査報告】