特表 2024-528768 表示基板及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-08-01

(54)【発明の名称】表示基板及び表示装置

(51)【国際特許分類】

   G09G 3/3266 20160101AFI20240725BHJP

   G09G 3/3233 20160101ALI20240725BHJP

   G09G 3/20 20060101ALI20240725BHJP

   G09F 9/00 20060101ALI20240725BHJP

【ＦＩ】

G09G3/3266

G09G3/3233

G09G3/20 622E

G09G3/20 621M

G09G3/20 680G

G09F9/00 346Z

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023558230

(86)(22)【出願日】2022-07-08

(85)【翻訳文提出日】2023-09-21

(86)【国際出願番号】 CN2022104688

(87)【国際公開番号】W WO2023280314

(87)【国際公開日】2023-01-12

(31)【優先権主張番号】202110774729.4

(32)【優先日】2021-07-09

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】510280589

【氏名又は名称】京東方科技集團股▲ふん▼有限公司

【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ

(71)【出願人】

【識別番号】519385216

【氏名又は名称】北京京▲東▼方技▲術▼▲開▼▲発▼有限公司

【氏名又は名称原語表記】ＢＥＩＪＩＮＧ ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＤＥＶＥＬＯＰＭＥＮＴ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｒｏｏｍ ４０７，Ｂｕｉｌｄｉｎｇ １，Ｎｏ．９ Ｄｉｚｅ Ｒｏａｄ，ＢＤＡ，Ｂｅｉｊｉｎｇ，１００１７６，ＣＨＩＮＡ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】▲劉▼ 苗

(72)【発明者】

【氏名】▲ハオ▼ 学光

(72)【発明者】

【氏名】▲許▼ 静波

(72)【発明者】

【氏名】姚 星

(72)【発明者】

【氏名】王 景泉

(72)【発明者】

【氏名】▲呉▼ 新▲銀▼

(72)【発明者】

【氏名】李 新国

(72)【発明者】

【氏名】王 志冲

【テーマコード（参考）】

5C080

5C380

5G435

【Ｆターム（参考）】

5C080AA06

5C080AA07

5C080BB05

5C080JJ02

5C080JJ03

5C080JJ04

5C080JJ06

5C080JJ07

5C380AA01

5C380AA03

5C380AB06

5C380AB24

5C380AB46

5C380BA10

5C380CB17

5C380CB37

5C380CD013

5C380CD014

5C380CD015

5C380CD016

5C380CD017

5C380CD025

5C380CF07

5C380CF10

5G435BB05

5G435CC09

5G435EE41

5G435HH12

(57)【要約】

表示基板であって、ベース基板３０、及びベース基板３０の非表示領域に設置される走査駆動制御回路を備える。走査駆動制御回路は入力回路、出力制御回路及び出力回路を含む。出力制御回路は入力回路及び出力回路に接続される。出力制御回路は第１ノード制御コンデンサ及び第２ノード制御コンデンサを含む。第１ノード制御コンデンサの第１方向での長さＬ_Ｃ１ｋ、第２ノード制御コンデンサの第１方向での長さＬ_Ｃ２ｋ、及び走査駆動制御回路の第１方向での長さＬ_Ｙは、Ｌ_Ｃ１ｋ／Ｌ_Ｙ＜Ｌ_Ｃ２ｋ／Ｌ_Ｙ、Ｌ_Ｃ１ｋ／Ｌ_Ｙ＜０．２０を満たす。

【特許請求の範囲】

【請求項1】

表示基板であって、
ベース基板、及び、
前記ベース基板の非表示領域に設置される走査駆動制御回路、を備え、
前記走査駆動制御回路は、入力回路、出力制御回路及び出力回路を含み、前記出力制御回路は前記入力回路及び出力回路に接続され、
前記出力制御回路は第１ノード制御コンデンサ及び第２ノード制御コンデンサを含み、
前記第１ノード制御コンデンサ、前記第２ノード制御コンデンサ及び前記走査駆動制御回路の第１方向での長さは、

【数1】

を満たし、
式中、Ｌ_Ｃ１ｋは前記第１ノード制御コンデンサの第１方向での長さであり、Ｌ_Ｃ２ｋは前記第２ノード制御コンデンサの第１方向での長さであり、Ｌ_Ｙは前記走査駆動制御回路の第１方向での長さである、表示基板。

【請求項2】

前記第１ノード制御コンデンサは第１コンデンサ及び第３コンデンサを含み、
前記第１コンデンサ、前記第３コンデンサ、前記第２ノード制御コンデンサ及び前記走査駆動制御回路の第１方向での長さは、

【数2】

を満たし、
式中、Ｌ_Ｃ１は前記第１コンデンサの第１方向での長さであり、Ｌ_Ｃ３は前記第３コンデンサの第１方向での長さであり、Ｌ_Ｃ２ｋは前記第２ノード制御コンデンサの第１方向での長さであり、Ｌ_Ｙは前記走査駆動制御回路の第１方向での長さである、請求項１に記載の表示基板。

【請求項3】

前記第１コンデンサ及び前記走査駆動制御回路の第１方向での長さは、

【数3】

を満たし、
前記第２ノード制御コンデンサ及び前記走査駆動制御回路の第１方向での長さは、

【数4】

を満たし、
前記第３コンデンサ及び前記走査駆動制御回路の第１方向での長さは、

【数5】

を満たす、請求項２に記載の表示基板。

【請求項4】

Ｌ_Ｃ１／Ｌ_Ｙは０．０９、０．１０、０．１４のうちの１つであり、Ｌ_Ｃ２ｋ／Ｌ_Ｙは０．２２、０．３５、０．４８のうちの１つであり、Ｌ_Ｃ３／Ｌ_Ｙは０．０７、０．０６、０．０５のうちの１つである、請求項２又は３に記載の表示基板。

【請求項5】

【数6】

である、請求項２又は３に記載の表示基板。

【請求項6】

【数7】

である、請求項２又は３に記載の表示基板。

【請求項7】

【数8】

である、請求項２又は３に記載の表示基板。

【請求項8】

前記第１コンデンサ、前記第２ノード制御コンデンサ及び前記第３コンデンサの第１方向での長さは、

【数9】

を満たす、請求項２～７のいずれか１項に記載の表示基板。

【請求項9】

前記第３コンデンサは第１電源線に接続され、前記第３コンデンサと第１電源線の前記ベース基板での投影には重なる部分が存在し、且つ重なる面積は

【数10】

を満たし、
式中、Ｓ_Ｃ３は前記第３コンデンサの前記ベース基板での投影面積であり、Ｓ_Ｃ３－１は前記第３コンデンサと第１電源線の前記ベース基板での投影の重なる面積であり、
前記第２ノード制御コンデンサは第２コンデンサを含み、Ｓ_Ｃ２は前記第２コンデンサの前記ベース基板での投影面積である、請求項２～８のいずれか１項に記載の表示基板。

【請求項10】

前記第２ノード制御コンデンサと第１電源線の前記ベース基板での投影には重なる部分が存在し、且つ重なる面積は

【数11】

を満たし、
式中、Ｓ_{Ｃ２ｋ－１}は前記第２ノード制御コンデンサと第１電源線の前記ベース基板での投影の重なる面積であり、Ｘ２は前記第１電源線の第１方向での長さであり、Ｌ５は前記第２ノード制御コンデンサにおける１つのコンデンサと第１電源線の前記ベース基板での投影の重なる領域の第２方向での長さであり、前記第２方向は前記第１方向と交差する、請求項２～８のいずれか１項に記載の表示基板。

【請求項11】

前記入力回路は第２電源線に接続され、前記第２ノード制御コンデンサと第２電源線の前記ベース基板での投影には重なる部分が存在し、且つ重なる面積は

【数12】

を満たし、
式中、Ｓ_{Ｃ２ｋ－２}は前記第２ノード制御コンデンサと第２電源線の前記ベース基板での投影の重なる面積であり、Ｘ３は前記第２電源線の第１方向での長さであり、Ｌ６は前記第２ノード制御コンデンサにおける１つのコンデンサと第２電源線の前記ベース基板での投影の重なる領域の第２方向での長さであり、前記第２方向は前記第１方向と交差する、請求項２～８のいずれか１項に記載の表示基板。

【請求項12】

前記第１コンデンサの前記ベース基板での投影は、前記第１電源線と第２電源線の前記ベース基板での投影の間に位置し、
前記第１コンデンサの第１方向での中心と、前記第１電源線の第１方向において前記第１コンデンサから離れる側辺との距離Ｌ７は、前記第１コンデンサの第１方向での中心と、前記第２電源線の第１方向において前記第１コンデンサに近い側辺との距離Ｌ８より大きく、且つＬ７≧２＊Ｌ８である、請求項２～１１のいずれか１項に記載の表示基板。

【請求項13】

前記入力回路は第１トランジスタを含み、前記第１トランジスタは、制御極が第１クロック信号線に接続され、第１極が信号入力端に接続され、第２極が第２ノードに接続され、
前記第１トランジスタの活性層は第２電源線に隣接し、
前記第１トランジスタの活性層のチャネル領域の前記第２電源線に近い側辺と、前記第２電源線の前記第１トランジスタから離れる側辺との距離Ｌ２は、０≦Ｌ２≦４Ｗ_ＰＬ２を満たし、
Ｗ_ＰＬ２は前記第２電源線の幅である、請求項２～１２のいずれか１項に記載の表示基板。

【請求項14】

前記入力回路は第３トランジスタを含み、前記第３トランジスタは、制御極が第１クロック信号線に接続され、第１極が第２電源線に接続され、第２極が第３ノードに接続され、
前記第２電源線は前記第３トランジスタの第１クロック信号線又は第２クロック信号線から離れる側に位置し、
前記第３トランジスタの活性層のチャネル領域の前記第２電源線に近い側辺と、前記第２電源線の前記第３トランジスタから離れる側辺との距離Ｌ３は、０≦Ｌ３≦４Ｗ_ＰＬ２を満たし、
Ｗ_ＰＬ２は前記第２電源線の幅である、請求項２～１２のいずれか１項に記載の表示基板。

【請求項15】

前記入力回路は第１クロック信号線及び第２電源線に接続され、前記出力制御回路は第２クロック信号線に接続され、前記入力回路は第２トランジスタを含み、前記第２トランジスタは、制御極が第２ノードに接続され、第１極が第１クロック信号線に接続され、第２極が第３ノードに接続され、
前記第２電源線は前記第２トランジスタの前記第１クロック信号線から離れる側に位置し、前記第２トランジスタの活性層は前記第２電源線に隣接し、前記第２トランジスタの活性層のチャネル領域の前記第２電源線に近い側辺と、前記第２電源線の前記第２トランジスタから離れる側辺との距離Ｌ４は、０≦Ｌ４≦３Ｗ_ＰＬ２を満たし、Ｗ_ＰＬ２は前記第２電源線の幅である、請求項２～１４のいずれか１項に記載の表示基板。

【請求項16】

前記出力制御回路は第１出力制御サブ回路を含み、
前記第１出力制御サブ回路は第４トランジスタと第５トランジスタを含み、前記第４トランジスタの制御極は第２ノードに接続され、前記第４トランジスタの第１極は第５トランジスタの第２極に接続され、前記第４トランジスタの第２極は第２クロック信号線に接続され、前記第５トランジスタは、制御極が第３ノードに接続され、第１極が第１電源線に接続され、
前記第４トランジスタと第５トランジスタは第２電源線の第２クロック信号線から離れる側に位置し、
前記第４トランジスタの活性層の延伸方向と第５トランジスタの活性層の延伸方向との夾角は８５°より大きくて９５°より小さい、請求項２～１５のいずれか１項に記載の表示基板。

【請求項17】

前記第４トランジスタの活性層のチャネル領域の幅Ｗ_Ｔ４と、前記第５トランジスタの活性層のチャネル領域の幅Ｗ_Ｔ５は、２Ｗ_Ｔ４＜Ｗ_Ｔ５を満たす、請求項１６に記載の表示基板。

【請求項18】

前記第４トランジスタの活性層の延伸方向と前記入力回路の第１トランジスタの活性層の延伸方向との夾角は８５°より大きくて９５°より小さい、請求項１６に記載の表示基板。

【請求項19】

前記出力制御回路は第２出力制御サブ回路を含み、前記第２出力制御サブ回路は第７トランジスタを含み、
前記第７トランジスタの制御極は第１コンデンサの第２極に接続され、前記第７トランジスタの第１極は第１ノードに接続され、
前記第７トランジスタは前記第１コンデンサに隣接し、且つ前記第７トランジスタは前記第１コンデンサと第１電源線との間に位置する、請求項２～１８のいずれか１項に記載の表示基板。

【請求項20】

前記第２出力制御サブ回路は第６トランジスタを更に含み、前記第６トランジスタの制御極は第１コンデンサの第１極に接続され、第６トランジスタの第２極は第７トランジスタの第２極に接続され、第６トランジスタの第１極は第２信号端に接続され、
前記第７トランジスタの活性層の延伸方向と前記第６トランジスタの活性層の延伸方向は大よそ平行する、請求項１９に記載の表示基板。

【請求項21】

前記出力制御回路は第３出力制御サブ回路を含み、前記第３出力制御サブ回路は第８トランジスタと第３コンデンサを含み、前記第８トランジスタは、制御極が第２ノードに接続され、第１極が第１電源線に接続され、第２極が第１ノードに接続され、前記第３コンデンサは、第１極が第１ノードに接続され、第２極が第１電源線に接続され、
前記入力回路は第１トランジスタを含み、
前記第１トランジスタ、前記第８トランジスタ及び第３コンデンサは第１方向に沿って順次に配列され、前記第１トランジスタの活性層の延伸方向と前記第８トランジスタの活性層の延伸方向は大よそ平行する、請求項２～２０のいずれか１項に記載の表示基板。

【請求項22】

前記第８トランジスタの活性層の第３コンデンサに近い側辺と、第３コンデンサの第８トランジスタに近い側辺との距離Ｌ９は、Ｗ_ＣＬＫ＜Ｌ９≦Ｗ_ＰＬ１を満たし、Ｗ_ＣＬＫはクロック信号線の幅であり、Ｗ_ＰＬ１は第１電源線の幅である、請求項２１に記載の表示基板。

【請求項23】

前記入力回路は第１クロック信号線に接続され、前記出力制御回路は第２クロック信号線及び第１電源線に接続され、前記出力回路は第１電源線及び第３電源線に接続され、
前記第１クロック信号線、第２クロック信号線、初期信号線、第１電源線及び第３電源線は第１方向に沿って順次に配列される、請求項１～２２のいずれか１項に記載の表示基板。

【請求項24】

前記第１コンデンサ、第３コンデンサ及び第２ノード制御コンデンサの静電容量値は、

【数13】

を満たし、
式中、Ｃ_１は第１コンデンサの静電容量値であり、Ｃ_３は第３コンデンサの静電容量値であり、Ｃ_２ｋは第２ノード制御コンデンサの静電容量値である、請求項２～２３のいずれか１項に記載の表示基板。

【請求項25】

前記第１コンデンサの第１極は第３ノードに接続され、前記第１コンデンサの第２極は第７トランジスタに接続され、
前記第３コンデンサの第１極は第１ノードに接続され、前記第３コンデンサの第２極は第１電源線に接続され、
前記第２ノード制御コンデンサの第１極は第２ノードに接続され、
前記第１コンデンサと第３コンデンサの静電容量値の和は前記第２ノード制御コンデンサの静電容量値より小さい、請求項２４に記載の表示基板。

【請求項26】

前記第２ノード制御コンデンサは第２コンデンサを含み、前記第２コンデンサの第１極は第２ノードに接続され、前記第２コンデンサの第２極は信号出力端に接続される、請求項２５に記載の表示基板。

【請求項27】

前記第２ノード制御コンデンサは第４コンデンサを更に含み、前記第４コンデンサの第１極は第２ノードに接続され、前記第４コンデンサの第２極は第４トランジスタ及び第５トランジスタに接続される、請求項２６に記載の表示基板。

【請求項28】

本段階の走査駆動制御回路の第２コンデンサの第１極と、次の段階の走査駆動制御回路の第４コンデンサの第１極は一体化構造である、請求項２７に記載の表示基板。

【請求項29】

前記出力回路は第１０トランジスタを含み、前記第２ノード制御コンデンサは第２コンデンサを含み、前記第２コンデンサの第１極と第１０トランジスタの制御極は一体化構造である、請求項２４に記載の表示基板。

【請求項30】

請求項１～２９のいずれか１項に記載の表示基板を備える表示装置。

【請求項31】

表示基板であって、走査駆動制御回路を備え、前記走査駆動制御回路は入力回路、出力制御回路及び出力回路を含み、
前記入力回路は、信号入力端、第１クロック信号端、第１電圧端及び出力制御回路に接続され、第１クロック信号端の制御下で、信号入力端の信号を出力制御回路に伝送し、及び、第１クロック信号端又は第１電圧端の信号を出力制御回路に伝送するように設定され、
前記出力制御回路は、第１信号端、第２信号端、第２クロック信号端、第２電圧端、第１ノード、第２ノード及び入力回路に接続され、入力回路の制御下で、第１信号端の信号を記憶し、入力回路及び第２クロック信号端の制御下で、第１ノードに第２信号端の信号を伝送し、又は、入力回路の制御下で、第２クロック信号端の信号を記憶し、第２ノードの制御下で、第１ノードに第２電圧端の信号を伝送するように設定され、
前記出力回路は、第１電圧端、第２電圧端、信号出力端、第１ノード及び第２ノードに接続され、第２ノードの制御下で、信号出力端に第１電圧端の信号を出力し、又は、第１ノードの制御下で、信号出力端に第２電圧端の信号を出力するように設定される、表示基板。

【請求項32】

前記入力回路は第１入力サブ回路と第２入力サブ回路を含み、前記出力制御回路は第１出力制御サブ回路、第２出力制御サブ回路及び第３出力制御サブ回路を含み、前記出力回路は第１出力サブ回路と第２出力サブ回路を含み、
前記第１入力サブ回路は、信号入力端、第１クロック信号端及び第１出力制御サブ回路に接続され、第１クロック信号端の制御下で、信号入力端の信号を第１出力制御サブ回路に伝送するように設定され、
前記第２入力サブ回路は、第１電圧端、第１クロック信号端、第１入力サブ回路及び第２出力制御サブ回路に接続され、第１入力サブ回路又は第１クロック信号端の制御下で、第１クロック信号端又は第１電圧端の信号を第２出力制御サブ回路に伝送するように設定され、
前記第１出力制御サブ回路は、第１信号端、第２クロック信号端、第２ノード、第１入力サブ回路及び第２入力サブ回路に接続され、第１入力サブ回路又は第２入力サブ回路の制御下で、第１信号端又は第２クロック信号端の信号を記憶するように設定され、
前記第２出力制御サブ回路は、第２信号端、第２クロック信号端、第１ノード及び第２入力サブ回路に接続され、第２入力サブ回路及び第２クロック信号端の制御下で、第１ノードに第２信号端の信号を伝送するように設定され、
前記第３出力制御サブ回路は、第２電圧端、第１ノード及び第２ノードに接続され、第２ノードの制御下で、第１ノードに第２電圧端の信号を伝送するように設定され、
前記第１出力サブ回路は、第１電圧端、信号出力端及び第２ノードに接続され、第２ノードの制御下で、信号出力端に第１電圧端の信号を出力するように設定され、
前記第２出力サブ回路は、第２電圧端、信号出力端及び第１ノードに接続され、第１ノードの制御下で、信号出力端に第２電圧端の信号を出力するように設定される、請求項３１に記載の表示基板。

【請求項33】

前記第１入力サブ回路は第１トランジスタを含み、前記第１トランジスタは、制御極が第１クロック信号端に接続され、第１極が信号入力端に接続され、第２極が第２ノードに接続され、
前記第２入力サブ回路は第２トランジスタと第３トランジスタを含み、前記第２トランジスタは、制御極が第２ノードに接続され、第１極が第１クロック信号端に接続され、第２極が第３ノードに接続され、前記第３トランジスタは、制御極が第１クロック信号端に接続され、第１極が第１電圧端に接続され、第２極が第３ノードに接続され、
前記第１出力制御サブ回路は第４トランジスタと第５トランジスタを含み、前記第４トランジスタの制御極は第２ノードに接続され、前記第４トランジスタの第１極は第２クロック信号端に接続され、前記第４トランジスタの第２極は前記第５トランジスタの第２極に接続され、前記第５トランジスタの制御極は第３ノードに接続され、前記第５トランジスタの第１極は第１信号端に接続され、
前記第１出力サブ回路は第１０トランジスタを含み、前記第１０トランジスタは、制御極が第２ノードに接続され、第１極が第１電圧端に接続され、第２極が信号出力端に接続される、請求項３２に記載の表示基板。

【請求項34】

前記第１入力サブ回路は第１トランジスタを含み、前記第１トランジスタは、制御極が第１クロック信号端に接続され、第１極が信号入力端に接続され、第２極が第４ノードに接続され、
前記第２入力サブ回路は第２トランジスタと第３トランジスタを含み、前記第２トランジスタは、制御極が第４ノードに接続され、第１極が第１クロック信号端に接続され、第２極が第３ノードに接続され、前記第３トランジスタは、制御極が第１クロック信号端に接続され、第１極が第１電圧端に接続され、第２極が第３ノードに接続され、
前記第１出力制御サブ回路は第４トランジスタ、第５トランジスタ及び第１１トランジスタを含み、前記第４トランジスタの制御極は第２ノードに接続され、前記第４トランジスタの第１極は第２クロック信号端に接続され、前記第４トランジスタの第２極は前記第５トランジスタの第２極に接続され、前記第５トランジスタの制御極は第３ノードに接続され、前記第５トランジスタの第１極は第１信号端に接続され、前記第１１トランジスタの制御極は第１電圧端に接続され、前記第１１トランジスタの第１極は第４ノードに接続され、前記第１１トランジスタの第２極は第２ノードに接続され、
前記第１出力サブ回路は第１０トランジスタを含み、前記第１０トランジスタは、制御極が第２ノードに接続され、第１極が第１電圧端に接続され、第２極が信号出力端に接続される、請求項３２に記載の表示基板。

【請求項35】

前記第２出力制御サブ回路は第４コンデンサを更に含み、前記第４コンデンサの第１極は第４トランジスタと第１０トランジスタの制御極に接続される、請求項３３又は３４に記載の表示基板。

【請求項36】

前記第４コンデンサの第２極は第５トランジスタに接続される、請求項３５に記載の表示基板。

【請求項37】

前記第１出力制御サブ回路は第２コンデンサを更に含み、前記第２コンデンサの第１極は第２ノードに接続される、請求項３３又は３４に記載の表示基板。

【請求項38】

前記第２コンデンサの第２極は信号出力端に接続される、請求項３７に記載の表示基板。

【請求項39】

前記第２入力サブ回路は第３ノードに接続され、
前記第２出力制御サブ回路は第６トランジスタ、第７トランジスタ及び第１コンデンサを含み、
前記第６トランジスタの制御極は第３ノードに接続され、前記第６トランジスタの第１極は第２信号端に接続され、前記第６トランジスタの第２極は前記第７トランジスタの第２極に接続され、前記第７トランジスタの制御極は第２クロック信号端に接続され、前記第７トランジスタの第１極は第１ノードに接続され、
前記第１コンデンサの第１極は前記第６トランジスタの制御極に接続され、前記第１コンデンサの第２極は前記第７トランジスタに接続される、請求項３２に記載の表示基板。

【請求項40】

前記第２入力サブ回路は第５ノードに接続され、
前記第２出力制御サブ回路は第１コンデンサ、第６トランジスタ、第７トランジスタ及び第１２トランジスタを含み、
前記第６トランジスタの制御極は第３ノードに接続され、前記第６トランジスタの第１極は第２信号端に接続され、前記第６トランジスタの第２極は前記第７トランジスタの第２極に接続され、前記第７トランジスタの制御極は第２クロック信号端に接続され、前記第７トランジスタの第１極は第１ノードに接続され、
前記第１２トランジスタは、制御極が第１電圧端に接続され、第１極が第５ノードに接続され、第２極が第３ノードに接続され、
前記第１コンデンサの第１極は第６トランジスタの制御極に接続され、前記第１コンデンサの第２極は第７トランジスタに接続される、請求項３２に記載の表示基板。

【請求項41】

前記第３出力制御サブ回路は第８トランジスタと第３コンデンサを含み、
前記第８トランジスタは、制御極が第２ノードに接続され、第１極が第２電圧端に接続され、第２極が第１ノードに接続され、
前記第３コンデンサは、第１極が第１ノードに接続され、第２極が第２電圧端に接続され、
前記第２出力サブ回路は第９トランジスタを含み、前記第９トランジスタは、制御極が第１ノードに接続され、第１極が第２電圧端に接続され、第２極が信号出力端に接続される、請求項３２に記載の表示基板。

【請求項42】

前記第１信号端は第２電圧端又は第１クロック信号端に接続される、請求項３１又は３２に記載の表示基板。

【請求項43】

前記第２信号端は第１電圧端又は第２クロック信号端に接続される、請求項３１又は３２に記載の表示基板。

【請求項44】

表示基板の駆動方法であって、請求項３１～４３のいずれか１項に記載の表示基板に適用され、前記駆動方法は、
入力回路が第１クロック信号端の制御下で、信号入力端の信号を出力制御回路に伝送し、第１クロック信号端又は第１電圧端の信号を出力制御回路に伝送することと、
前記出力制御回路が入力回路の制御下で、第１信号端の信号を記憶し、入力回路及び第２クロック信号端の制御下で、第１ノードに第２信号端の信号を伝送し、前記出力回路が第１ノードの制御下で、信号出力端に第２電圧端の信号を出力することと、
前記出力制御回路が入力回路の制御下で、第２クロック信号端の信号を記憶し、第２ノードの制御下で、第１ノードに第２電圧端の信号を伝送し、前記出力回路が第２ノードの制御下で、信号出力端に第１電圧端の信号を出力することと、を含む表示基板の駆動方法。

【発明の詳細な説明】

【技術分野】

【0001】

本願は２０２１年７月９日に中国特許庁に提出された、出願番号が２０２１１０７７４７２９．４であり、発明名称が「表示基板及び表示装置」である中国特許出願の優先権を要求し、その内容は引用の方式で本願に取り込まれるように理解されるべきである。

【0002】

本開示は表示技術分野に関するがそれに限らず、特に表示基板及び表示装置に関する。

【背景技術】

【0003】

有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤと略称する）と量子ドット発光ダイオード（Ｑｕａｎｔｕｍ－ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＱＬＥＤと略称する）は能動発光表示デバイスであり、自律発光、広い視角、高いコントラスト比、低い電力消費、極めて高い応答速度、軽量化、湾曲可能、及び低コスト等の利点を有する。表示技術の継続的な発展に伴って、ＯＬＥＤ又はＱＬＥＤを発光デバイスとし、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴと略称する）により信号制御を行うフレキシブルディスプレイ（Ｆｌｅｘｉｂｌｅ Ｄｉｓｐｌａｙ）は現在の表示分野の主な製品となっている。

【発明の概要】

【0004】

以下は、本明細書に記載されるテーマに対する概要である。本概要は特許請求の範囲の保護範囲を限定するものではない。

【0005】

本開示の実施例では表示基板及び表示装置を提供する。

【0006】

一態様では、本開示の実施例では表示基板を提供し、ベース基板、及びベース基板の非表示領域に設置される走査駆動制御回路を備える。走査駆動制御回路は入力回路、出力制御回路及び出力回路を含む。出力制御回路は入力回路及び出力回路に接続される。出力制御回路は第１ノード制御コンデンサ及び第２ノード制御コンデンサを含む。第１ノード制御コンデンサの第１方向での長さＬ_Ｃ１ｋ、第２ノード制御コンデンサの第１方向での長さＬ_Ｃ２ｋ、及び走査駆動制御回路の第１方向での長さＬ_Ｙは、

【数1】

を満たす。

【0007】

幾つかの例示的な実施形態では、前記第１ノード制御コンデンサは第１コンデンサと第３コンデンサを含む。前記第１コンデンサ、前記第３コンデンサ、前記第２ノード制御コンデンサ及び前記走査駆動制御回路の第１方向での長さは、

【数2】

を満たし、
式中、Ｌ_Ｃ１は前記第１コンデンサの第１方向での長さであり、Ｌ_Ｃ３は前記第３コンデンサの第１方向での長さであり、Ｌ_Ｃ２ｋは前記第２ノード制御コンデンサの第１方向での長さであり、Ｌ_Ｙは前記走査駆動制御回路の第１方向での長さである。

【0008】

幾つかの例示的な実施形態では、前記第１コンデンサ及び前記走査駆動制御回路の第１方向での長さは、

【数3】

を満たし、
前記第２ノード制御コンデンサ及び前記走査駆動制御回路の第１方向での長さは、

【数4】

を満たし、
前記第３コンデンサ及び前記走査駆動制御回路の第１方向での長さは、

【数5】

を満たす。

【0009】

幾つかの例示的な実施形態では、Ｌ_Ｃ１／Ｌ_Ｙは０．０９、０．１０、０．１４のうちの１つであり、Ｌ_Ｃ２ｋ／Ｌ_Ｙは０．２２、０．３５、０．４８のうちの１つであり、Ｌ_Ｃ３／Ｌ_Ｙは０．０７、０．０６、０．０５のうちの１つである。

【0010】

幾つかの例示的な実施形態では、

【数6】

である。

【0011】

幾つかの例示的な実施形態では、

【数7】

である。

【0012】

幾つかの例示的な実施形態では、

【数8】

である。

【0013】

幾つかの例示的な実施形態では、前記第１コンデンサ、前記第２ノード制御コンデンサ及び前記第３コンデンサの第１方向での長さは、

【数9】

を満たす。

【0014】

幾つかの例示的な実施形態では、前記第３コンデンサは第１電源線に接続され、前記第３コンデンサと第１電源線の前記ベース基板での投影には重なる部分が存在し、且つ重なる面積は

【数10】

を満たし、
式中、Ｓ_Ｃ３は前記第３コンデンサの前記ベース基板での投影面積であり、Ｓ_Ｃ３－１は前記第３コンデンサと第１電源線の前記ベース基板での投影の重なる面積であり、前記第２ノード制御コンデンサは第２コンデンサを含み、Ｓ_Ｃ２は前記第２コンデンサの前記ベース基板での投影面積である。

【0015】

幾つかの例示的な実施形態では、前記第２ノード制御コンデンサと第１電源線の前記ベース基板での投影には重なる部分が存在し、且つ重なる面積は

【数11】

を満たし、
式中、Ｓ_{Ｃ２ｋ－１}は前記第２ノード制御コンデンサと第１電源線の前記ベース基板での投影の重なる面積であり、Ｘ２は前記第１電源線の第１方向での長さであり、Ｌ５は前記第２ノード制御コンデンサにおける１つのコンデンサと第１電源線の前記ベース基板での投影の重なる領域の第２方向での長さであり、前記第２方向は前記第１方向と交差する。

【0016】

幾つかの例示的な実施形態では、前記入力回路は第２電源線に接続され、前記第２ノード制御コンデンサと第２電源線の前記ベース基板での投影には重なる部分が存在し、且つ重なる面積は

【数12】

を満たし、
式中、Ｓ_{Ｃ２ｋ－２}は前記第２ノード制御コンデンサと第２電源線の前記ベース基板での投影の重なる面積であり、Ｘ３は前記第２電源線の第１方向での長さであり、Ｌ６は前記第２ノード制御コンデンサにおける１つのコンデンサと第２電源線の前記ベース基板での投影の重なる領域の第２方向での長さであり、前記第２方向は前記第１方向と交差する。

【0017】

幾つかの例示的な実施形態では、前記第１コンデンサの前記ベース基板での投影は、前記第１電源線と第２電源線の前記ベース基板での投影の間に位置する。前記第１コンデンサの第１方向での中心と、前記第１電源線の第１方向において前記第１コンデンサから離れる側辺との距離Ｌ７は、前記第１コンデンサの第１方向での中心と、前記第２電源線の第１方向において前記第１コンデンサに近い側辺との距離Ｌ８より大きく、且つＬ７≧２＊Ｌ８である。

【0018】

幾つかの例示的な実施形態では、前記入力回路は第１トランジスタを含み、前記第１トランジスタは、制御極が第１クロック信号線に接続され、第１極が信号入力端に接続され、第２極が第２ノードに接続される。前記第１トランジスタの活性層は第２電源線に隣接する。前記第１トランジスタの活性層のチャネル領域の前記第２電源線に近い側辺と、前記第２電源線の前記第１トランジスタから離れる側辺との距離Ｌ２は、０≦Ｌ２≦４Ｗ_ＰＬ２を満たし、Ｗ_ＰＬ２は前記第２電源線の幅である。

【0019】

幾つかの例示的な実施形態では、前記入力回路は第３トランジスタを含み、前記第３トランジスタは、制御極が第１クロック信号線に接続され、第１極が第２電源線に接続され、第２極が第３ノードに接続される。前記第２電源線は前記第３トランジスタの第１クロック信号線又は第２クロック信号線から離れる側に位置する。前記第３トランジスタの活性層のチャネル領域の前記第２電源線に近い側辺と、前記第２電源線の前記第３トランジスタから離れる側辺との距離Ｌ３は、０≦Ｌ３≦４Ｗ_ＰＬ２を満たし、Ｗ_ＰＬ２は前記第２電源線の幅である。

【0020】

幾つかの例示的な実施形態では、前記入力回路は第１クロック信号線及び第２電源線に接続され、前記出力制御回路は第２クロック信号線に接続され、前記入力回路は第２トランジスタを含み、前記第２トランジスタは、制御極が第２ノードに接続され、第１極が第１クロック信号線に接続され、第２極が第３ノードに接続される。前記第２電源線は前記第２トランジスタの前記第１クロック信号線から離れる側に位置する。前記第２トランジスタの活性層は前記第２電源線に隣接し、前記第２トランジスタの活性層のチャネル領域の前記第２電源線に近い側辺と、前記第２電源線の前記第２トランジスタから離れる側辺との距離Ｌ４は、０≦Ｌ４≦３Ｗ_ＰＬ２を満たし、Ｗ_ＰＬ２は前記第２電源線の幅である。

【0021】

幾つかの例示的な実施形態では、前記出力制御回路は第１出力制御サブ回路を含む。前記第１出力制御サブ回路は第４トランジスタと第５トランジスタを含み、前記第４トランジスタの制御極は第２ノードに接続され、第４トランジスタの第１極は第５トランジスタの第２極に接続され、第４トランジスタの第２極は第２クロック信号線に接続され、前記第５トランジスタは、制御極が第３ノードに接続され、第１極が第１電源線に接続される。前記第４トランジスタと第５トランジスタは第２電源線の第２クロック信号線から離れる側に位置する。前記第４トランジスタの活性層の延伸方向と第５トランジスタの活性層の延伸方向との夾角は８５°より大きくて９５°より小さい。

【0022】

幾つかの例示的な実施形態では、前記第４トランジスタの活性層のチャネル領域の幅Ｗ_Ｔ４と、前記第５トランジスタの活性層のチャネル領域の幅Ｗ_Ｔ５は、２Ｗ_Ｔ４＜Ｗ_Ｔ５を満たす。

【0023】

幾つかの例示的な実施形態では、前記第４トランジスタの活性層の延伸方向と前記入力回路の第１トランジスタの活性層の延伸方向との夾角は８５°より大きくて９５°より小さい。

【0024】

幾つかの例示的な実施形態では、前記出力制御回路は第２出力制御サブ回路を含み、前記第２出力制御サブ回路は第７トランジスタを含む。前記第７トランジスタの制御極は第１コンデンサの第２極に接続され、第７トランジスタの第１極は第１ノードに接続される。前記第７トランジスタは前記第１コンデンサに隣接し、且つ前記第７トランジスタは前記第１コンデンサと第１電源線との間に位置する。

【0025】

幾つかの例示的な実施形態では、前記第２出力制御サブ回路は第６トランジスタを更に含み、前記第６トランジスタの制御極は第１コンデンサの第１極に接続され、第６トランジスタの第２極は第７トランジスタの第２極に接続され、第６トランジスタの第１極は第２信号端に接続される。前記第７トランジスタの活性層の延伸方向と前記第６トランジスタの活性層の延伸方向は大よそ平行する。

【0026】

幾つかの例示的な実施形態では、前記出力制御回路は第３出力制御サブ回路を含み、前記第３出力制御サブ回路は第８トランジスタと第３コンデンサを含み、前記第８トランジスタは、制御極が第２ノードに接続され、第１極が第１電源線に接続され、第２極が第１ノードに接続され、前記第３コンデンサは、第１極が第１ノードに接続され、第２極が第１電源線に接続される。前記入力回路は第１トランジスタを含む。前記第１トランジスタ、前記第８トランジスタ及び第３コンデンサは第１方向に沿って順次に配列され、前記第１トランジスタの活性層の延伸方向と前記第８トランジスタの活性層の延伸方向は大よそ平行する。

【0027】

幾つかの例示的な実施形態では、前記第８トランジスタの活性層の第３コンデンサに近い側辺と、第３コンデンサの第８トランジスタに近い側辺との距離Ｌ９は、Ｗ_ＣＬＫ＜Ｌ９≦Ｗ_ＰＬ１を満たし、Ｗ_ＣＬＫはクロック信号線の幅であり、Ｗ_ＰＬ１は第１電源線の幅である。

【0028】

幾つかの例示的な実施形態では、前記入力回路は第１クロック信号線に接続され、前記出力制御回路は第２クロック信号線及び第１電源線に接続され、前記出力回路は第１電源線及び第３電源線に接続される。前記第１クロック信号線、第２クロック信号線、初期信号線、第１電源線及び第３電源線は第１方向に沿って順次に配列される。

【0029】

幾つかの例示的な実施形態では、前記第１コンデンサ、第３コンデンサ及び第２ノード制御コンデンサの静電容量値は、

【数13】

を満たし、
式中、Ｃ_１は第１コンデンサの静電容量値であり、Ｃ_３は第３コンデンサの静電容量値であり、Ｃ_２ｋは第２ノード制御コンデンサの静電容量値である。

【0030】

幾つかの例示的な実施形態では、前記第１コンデンサの第１極は第３ノードに接続され、前記第１コンデンサの第２極は第７トランジスタに接続される。前記第３コンデンサの第１極は第１ノードに接続され、前記第３コンデンサの第２極は第１電源線に接続される。前記第２ノード制御コンデンサの第１極は第２ノードに接続される。前記第１コンデンサと第３コンデンサの静電容量値の和は前記第２ノード制御コンデンサの静電容量値より小さい。

【0031】

幾つかの例示的な実施形態では、前記第２ノード制御コンデンサは第２コンデンサを含み、前記第２コンデンサの第１極は第２ノードに接続され、前記第２コンデンサの第２極は信号出力端に接続される。

【0032】

幾つかの例示的な実施形態では、前記第２ノード制御コンデンサは第４コンデンサを更に含み、前記第４コンデンサの第１極は第２ノードに接続され、前記第４コンデンサの第２極は第４トランジスタ及び第５トランジスタに接続される。

【0033】

幾つかの例示的な実施形態では、本段階の走査駆動制御回路の第２コンデンサの第１極と、次の段階の走査駆動制御回路の第４コンデンサの第１極は一体化構造である。

【0034】

幾つかの例示的な実施形態では、前記出力回路は第１０トランジスタを含み、前記第２ノード制御コンデンサは第２コンデンサを含み、前記第２コンデンサの第１極と第１０トランジスタの制御極は一体化構造である。

【0035】

他の態様では、本開示の実施例では表示装置を提供し、上記の表示基板を備える。

【0036】

他の態様では、本開示の実施例では表示基板を提供し、走査駆動制御回路を備える。前記走査駆動制御回路は入力回路、出力制御回路及び出力回路を含む。前記入力回路は、信号入力端、第１クロック信号端、第１電圧端及び出力制御回路に接続され、第１クロック信号端の制御下で、信号入力端の信号を出力制御回路に伝送し、及び、第１クロック信号端又は第１電圧端の信号を出力制御回路に伝送するように設定される。前記出力制御回路は、第１信号端、第２信号端、第２クロック信号端、第２電圧端、第１ノード、第２ノード及び入力回路に接続され、入力回路の制御下で、第１信号端の信号を記憶し、入力回路及び第２クロック信号端の制御下で、第１ノードに第２信号端の信号を伝送し、又は、入力回路の制御下で、第２クロック信号端の信号を記憶し、第２ノードの制御下で、第１ノードに第２電圧端の信号を伝送するように設定される。前記出力回路は、第１電圧端、第２電圧端、信号出力端、第１ノード及び第２ノードに接続され、第２ノードの制御下で、信号出力端に第１電圧端の信号を出力し、又は、第１ノードの制御下で、信号出力端に第２電圧端の信号を出力するように設定される。

【0037】

幾つかの例示的な実施形態では、前記入力回路は第１入力サブ回路と第２入力サブ回路を含み、前記出力制御回路は第１出力制御サブ回路、第２出力制御サブ回路及び第３出力制御サブ回路を含み、前記出力回路は第１出力サブ回路と第２出力サブ回路を含む。前記第１入力サブ回路は、信号入力端、第１クロック信号端及び第１出力制御サブ回路に接続され、第１クロック信号端の制御下で、信号入力端の信号を第１出力制御サブ回路に伝送するように設定される。前記第２入力サブ回路は、第１電圧端、第１クロック信号端、第１入力サブ回路及び第２出力制御サブ回路に接続され、第１入力サブ回路又は第１クロック信号端の制御下で、第１クロック信号端又は第１電圧端の信号を第２出力制御サブ回路に伝送するように設定される。前記第１出力制御サブ回路は、第１信号端、第２クロック信号端、第２ノード、第１入力サブ回路及び第２入力サブ回路に接続され、第１入力サブ回路又は第２入力サブ回路の制御下で、第１信号端又は第２クロック信号端の信号を記憶するように設定される。前記第２出力制御サブ回路は、第２信号端、第２クロック信号端、第１ノード及び第２入力サブ回路に接続され、第２入力サブ回路及び第２クロック信号端の制御下で、第１ノードに第２信号端の信号を伝送するように設定される。前記第３出力制御サブ回路は、第２電圧端、第１ノード及び第２ノードに接続され、第２ノードの制御下で、第１ノードに第２電圧端の信号を伝送するように設定される。前記第１出力サブ回路は、第１電圧端、信号出力端及び第２ノードに接続され、第２ノードの制御下で、信号出力端に第１電圧端の信号を出力するように設定される。前記第２出力サブ回路は、第２電圧端、信号出力端及び第１ノードに接続され、第１ノードの制御下で、信号出力端に第２電圧端の信号を出力するように設定される。

【0038】

幾つかの例示的な実施形態では、前記第１入力サブ回路は第１トランジスタを含み、前記第１トランジスタは、制御極が第１クロック信号端に接続され、第１極が信号入力端に接続され、第２極が第２ノードに接続される。前記第２入力サブ回路は第２トランジスタと第３トランジスタを含み、前記第２トランジスタは、制御極が第２ノードに接続され、第１極が第１クロック信号端に接続され、第２極が第３ノードに接続され、前記第３トランジスタは、制御極が第１クロック信号端に接続され、第１極が第１電圧端に接続され、第２極が第３ノードに接続される。前記第１出力制御サブ回路は第４トランジスタと第５トランジスタを含み、前記第４トランジスタの制御極は第２ノードに接続され、前記第４トランジスタの第１極は第２クロック信号端に接続され、前記第４トランジスタの第２極は第５トランジスタの第２極に接続され、前記第５トランジスタの制御極は第３ノードに接続され、前記第５トランジスタの第１極は第１信号端に接続される。前記第１出力サブ回路は第１０トランジスタを含み、前記第１０トランジスタは、制御極が第２ノードに接続され、第１極が第１電圧端に接続され、第２極が信号出力端に接続される。

【0039】

幾つかの例示的な実施形態では、前記第１入力サブ回路は第１トランジスタを含み、前記第１トランジスタは、制御極が第１クロック信号端に接続され、第１極が信号入力端に接続され、第２極が第４ノードに接続される。前記第２入力サブ回路は第２トランジスタと第３トランジスタを含み、前記第２トランジスタは、制御極が第４ノードに接続され、第１極が第１クロック信号端に接続され、第２極が第３ノードに接続され、前記第３トランジスタは、制御極が第１クロック信号端に接続され、第１極が第１電圧端に接続され、第２極が第３ノードに接続される。前記第１出力制御サブ回路は第４トランジスタ、第５トランジスタ及び第１１トランジスタを含み、前記第４トランジスタの制御極は第２ノードに接続され、前記第４トランジスタの第１極は第２クロック信号端に接続され、前記第４トランジスタの第２極は第５トランジスタの第２極に接続され、前記第５トランジスタは、制御極が第３ノードに接続され、第１極が第１信号端に接続され、前記第１１トランジスタは、制御極が第１電圧端に接続され、第１極が第４ノードに接続され、第２極が第２ノードに接続される。前記第１出力サブ回路は第１０トランジスタを含み、前記第１０トランジスタは、制御極が第２ノードに接続され、第１極が第１電圧端に接続され、第２極が信号出力端に接続される。

【0040】

幾つかの例示的な実施形態では、前記第２出力制御サブ回路は第４コンデンサを更に含み、前記第４コンデンサの第１極は第４トランジスタと第１０トランジスタの制御極に接続される。

【0041】

幾つかの例示的な実施形態では、前記第４コンデンサの第２極は第５トランジスタに接続される。

【0042】

幾つかの例示的な実施形態では、前記第１出力制御サブ回路は第２コンデンサを更に含み、前記第２コンデンサの第１極は第２ノードに接続される。

【0043】

幾つかの例示的な実施形態では、前記第２コンデンサの第２極は信号出力端に接続される。

【0044】

幾つかの例示的な実施形態では、前記第２入力サブ回路は第３ノードに接続される。前記第２出力制御サブ回路は第６トランジスタ、第７トランジスタ及び第１コンデンサを含む。前記第６トランジスタの制御極は第３ノードに接続され、前記第６トランジスタの第１極は第２信号端に接続され、前記第６トランジスタの第２極は第７トランジスタの第２極に接続され、前記第７トランジスタは、制御極が第２クロック信号端に接続され、第１極が第１ノードに接続される。前記第１コンデンサは、第１極が第６トランジスタの制御極に接続され、第２極が第７トランジスタに接続される。

【0045】

幾つかの例示的な実施形態では、前記第２入力サブ回路は第５ノードに接続される。前記第２出力制御サブ回路は第１コンデンサ、第６トランジスタ、第７トランジスタ及び第１２トランジスタを含む。前記第６トランジスタの制御極は第３ノードに接続され、前記第６トランジスタの第１極は第２信号端に接続され、前記第６トランジスタの第２極は第７トランジスタの第２極に接続され、前記第７トランジスタは、制御極が第２クロック信号端に接続され、第１極が第１ノードに接続される。前記第１２トランジスタは、制御極が第１電圧端に接続され、第１極が第５ノードに接続され、第２極が第３ノードに接続される。前記第１コンデンサは、第１極が第６トランジスタの制御極に接続され、第２極が第７トランジスタに接続される。

【0046】

幾つかの例示的な実施形態では、前記第３出力制御サブ回路は第８トランジスタと第３コンデンサを含む。前記第８トランジスタは、制御極が第２ノードに接続され、第１極が第２電圧端に接続され、第２極が第１ノードに接続される。前記第３コンデンサは、第１極が第１ノードに接続され、第２極が第２電圧端に接続される。前記第２出力サブ回路は第９トランジスタを含み、前記第９トランジスタは、制御極が第１ノードに接続され、第１極が第２電圧端に接続され、第２極が信号出力端に接続される。

【0047】

幾つかの例示的な実施形態では、前記第１信号端は第２電圧端又は第１クロック信号端に接続される。

【0048】

幾つかの例示的な実施形態では、前記第２信号端は第１電圧端又は第２クロック信号端に接続される。

【0049】

他の態様では、本開示の実施例では表示基板の駆動方法を提供し、上記の表示基板に適用され、前記駆動方法は、入力回路が第１クロック信号端の制御下で、信号入力端の信号を出力制御回路に伝送し、第１クロック信号端又は第１電圧端の信号を出力制御回路に伝送することと、前記出力制御回路が入力回路の制御下で、第１信号端の信号を記憶し、入力回路及び第２クロック信号端の制御下で、第１ノードに第２信号端の信号を伝送し、前記出力回路が第１ノードの制御下で、信号出力端に第２電圧端の信号を出力することと、前記出力制御回路が入力回路の制御下で、第２クロック信号端の信号を記憶し、第２ノードの制御下で、第１ノードに第２電圧端の信号を伝送し、前記出力回路が第２ノードの制御下で、信号出力端に第１電圧端の信号を出力することと、を含む。

【0050】

図面及び詳細の説明を読んで理解した後、他の方面を理解できる。

【0051】

図面は本開示の技術案に対する更なる理解を提供するためのものであって、明細書の一部となり、本開示の実施例とともに本開示の技術案を解釈するためのものであり、本開示の技術案を制限するためのものではない。図面における１つ又は複数の部品の形状とサイズは、実際の比例を反映せず、本開示の内容を模式的に説明するためのものである。

【図面の簡単な説明】

【0052】

【図1】図１は本開示の少なくとも１つの実施例による走査駆動制御回路の構造模式図である。

【図2】図２は本開示の少なくとも１つの実施例による走査駆動制御回路の構造模式図である。

【図3】図３は本開示の少なくとも１つの実施例による走査駆動制御回路の第１入力サブ回路、第２入力サブ回路、第１出力制御サブ回路及び第１出力サブ回路の等価回路図である。

【図4】図４は本開示の少なくとも１つの実施例による走査駆動制御回路の第１入力サブ回路、第２入力サブ回路、第１出力制御サブ回路及び第１出力サブ回路の他の等価回路図である。

【図5】図５は本開示の少なくとも１つの実施例による走査駆動制御回路の第２出力制御サブ回路の等価回路図である。

【図6】図６は本開示の少なくとも１つの実施例による走査駆動制御回路の第２出力制御サブ回路の他の等価回路図である。

【図7】図７は本開示の少なくとも１つの実施例による走査駆動制御回路の第３出力制御サブ回路及び第２出力サブ回路の等価回路図である。

【図8】図８は本開示の少なくとも１つの実施例による走査駆動制御回路の等価回路図である。

【図9】図９は図８に示す走査駆動制御回路の動作タイミング図である。

【図10】図１０は図８に示す走査駆動制御回路の他の動作タイミング図である。

【図11】図１１は本開示の少なくとも１つの実施例による走査駆動制御回路の他の等価回路図である。

【図12】図１２は本開示の少なくとも１つの実施例による走査駆動制御回路の他の等価回路図である。

【図13】図１３は本開示の少なくとも１つの実施例による表示基板の駆動方法のフローチャートである。

【図14】図１４は本開示の少なくとも１つの実施例による走査駆動制御回路のカスケード接続模式図である。

【図15】図１５は本開示の少なくとも１つの実施例による走査駆動制御回路の上面模式図である。

【図16】図１６は図１５におけるＰ－Ｐ’方向に沿う局部断面模式図である。

【図17】図１７は本開示の少なくとも１つの実施例による第１半導体層が形成された走査駆動制御回路の上面図である。

【図18】図１８は本開示の少なくとも１つの実施例による第１導電層が形成された走査駆動制御回路の上面図である。

【図19】図１９は本開示の少なくとも１つの実施例による第２導電層が形成された走査駆動制御回路の上面図である。

【図20】図２０は本開示の少なくとも１つの実施例による第３絶縁層が形成された走査駆動制御回路の上面図である。

【図21】図２１は本開示の少なくとも１つの実施例による第３導電層が形成された走査駆動制御回路の上面図である。

【図22】図２２は本開示の少なくとも１つの実施例による２つのカスケード接続される走査駆動制御回路の上面図である。

【図23】図２３は図２２における第１導電層の上面図。

【図24】図２４は本開示の少なくとも１つの実施例による走査駆動制御回路の他の上面図である。

【図25】図２５は本開示の少なくとも１つの実施例による走査駆動制御回路の他の上面図である。

【図26】図２６は本開示の少なくとも１つの実施例による表示装置の構造模式図である。

【図27】図２７は本開示の少なくとも１つの実施例による表示装置の他の構造模式図である。

【発明を実施するための形態】

【0053】

以下、図面を参照しながら本開示の実施例を詳しく説明する。実施形態は多くの異なる形態により実施され得る。当業者が容易に理解できるように、方式と内容は本開示の要旨及び範囲を逸脱しない条件で１種又は複数種の形態に変換され得る。従って、本開示は下記実施形態の記載のみに限定されるものと解釈されるべきではない。衝突がない場合、本開示の実施例及び実施例の特徴を互いに組み合わせることができる。

【0054】

図面では、明確のために、１つ又は複数の構成要素のサイズ、層の厚さ又は領域を拡大して示す場合がある。従って、本開示の一形態は該サイズに限定されず、図面における１つ又は複数の部品の形状とサイズは実際の比例を反映しない。また、図面では理想的な例を模式的に示し、本開示の一形態は図面に示す形状又は数値等に限定されない。

【0055】

本開示における「第１」、「第２」、「第３」等の序数詞は構成要素の混乱を避けるためのものであり、数量の面で限定するものではない。本開示における「複数」の用語は、２つ以上の数量を示す。

【0056】

本開示において、便利のために、「中部」、「上」、「下」、「前」、「後」、「垂直」、「水平」、「頂」、「底」、「内」、「外」等の方位又は位置関係を示す用語により、図面を参照して構成要素の位置を説明するが、これは本明細書を説明し及び説明を簡素化するためのものであり、説明された装置又は素子が特定の方位を有し、特定の方位で構成及び操作しなければならないことを指示又は示唆するためのものではない。従って、本開示を制限するためのものではない。構成要素の位置関係は構成要素を説明する方向に応じて適当に変更する。従って、明細書に説明する用語に限らず、場合によっては適当に変更できる。

【0057】

本開示において、明確な規定と限定がない限り、「取り付く」、「連結」、「接続」の用語は広義的に理解されるべきである。例えば、固定接続、又は取り外す可能な接続、又は一体化接続であってもよい。機械的接続、又は電気的接続であってもよい。直接接続、又はリンカーを介する間接接続、又は２つの素子の内部連通であってもよい。当業者は、具体的な状況に応じて上記用語の本開示での意味を理解することができる。「電気的接続」は構成要素が或る電気的作用を有する素子を介して接続される場合を含む。「或る電気的作用を有する素子」は特に制限されず、接続される構成要素間での電気信号の伝送を行えればよい。「或る電気的作用を有する素子」の例は、電極と配線だけでなく、トランジスタ等のスイッチ素子、抵抗器、インダクタ、コンデンサ、及び他の１種又は複数種の機能を備える素子等も含む。

【0058】

本開示において、トランジスタとは、少なくともゲート電極（ゲート極）、ドレイン電極及びソース電極の３つの端子を含む素子を指す。トランジスタはドレイン電極（ドレイン電極端子、ドレイン領域又はドレイン極）とソース電極（ソース電極端子、ソース領域又はソース極）との間にチャネル領域を有し、電流はドレイン電極、チャネル領域及びソース電極を流れることができる。本開示において、チャネル領域とは電流が主に流れる領域を指す。

【0059】

本開示において、トランジスタのゲート電極以外の２つの極を区別するために、そのうちの１つの電極を第１極と呼び、他の電極を第２極と呼び、第１極はソース電極又はドレイン電極であってもよく、第２極はドレイン電極又はソース電極であってもよく、また、トランジスタのゲート電極を制御極と呼ぶ。極性が反対であるトランジスタを使用する場合、又は回路における作業中の電流方向が変更する場合等に、「ソース電極」と「ドレイン電極」の機能は互いに変換する場合がある。従って、本開示において、「ソース電極」と「ドレイン電極」は互いに変換してもよい。

【0060】

本開示では、「平行」とは２本の直線からなる角度が－１０°以上１０°以下である状態を指すため、該角度が－５°以上５°以下である状態を含み得る。また、「垂直」とは２本の直線からなる角度が８０°以上１００°以下である状態を指すため、８５°以上９５°以下の角度の状態を含み得る。

【0061】

本開示では、「膜」と「層」は互いに交換可能である。例えば、「導電層」は「導電膜」に変更され得る場合がある。同様に、「絶縁膜」は「絶縁層」に変更され得る場合もある。

【0062】

本開示における「約」、「ほぼ」、「近似」とは境界を厳密に限定せず、プロセスと測定の誤差範囲内を許容する場合を指す。

【0063】

幾つかの例示的な実施形態では、表示基板は表示領域と非表示領域を含み得る。例えば、非表示領域は表示領域の周辺に位置してもよい。ただし、本実施例ではそれを限定しない。表示領域は少なくとも規則的に配列される複数の画素回路、第１方向に沿って延伸する複数本のゲート線（例えば、走査線、リセット線、発光制御線を含む）、第２方向に沿って延伸する複数本のデータ線と電源線を含む。第１方向と第２方向は同一平面に位置し、且つ第１方向と第２方向は交差し、例えば、第１方向は第２方向に垂直する。

【0064】

幾つかの例示的な実施形態では、非表示領域には複数の走査駆動制御回路が設置され、走査駆動制御回路は表示領域の画素回路にゲート電極駆動信号を提供するように設定されてもよい。

【0065】

図１は本開示の少なくとも１つの実施例による走査駆動制御回路の構造模式図である。図１に示すように、本実施例による走査駆動制御回路は入力回路、出力制御回路及び出力回路を含む。

【0066】

入力回路は、信号入力端ＩＮ、第１クロック信号端ＣＫ、第１電圧端Ｖ１及び出力制御回路に接続され、第１クロック信号端ＣＫの制御下で、信号入力端ＩＮの信号を出力制御回路に伝送し、及び、第１クロック信号端ＣＫ又は第１電圧端Ｖ１の信号を出力制御回路に伝送するように設定される。

【0067】

出力制御回路は、第１信号端ＳＩＧ１、第２信号端ＳＩＧ２、第２クロック信号端ＣＢ、第２電圧端Ｖ２、第１ノードＮ１、第２ノードＮ２及び入力回路に接続され、入力回路の制御下で、第１信号端ＳＩＧ１の信号を記憶し、入力回路及び第２クロック信号端ＣＢの制御下で、第１ノードＮ１に第２信号端ＳＩＧ２の信号を伝送し、又は、入力回路の制御下で、第２クロック信号端ＣＢの信号を記憶し、第２ノードＮ２の制御下で、第１ノードＮ１に第２電圧端Ｖ２の信号を伝送するように設定される。

【0068】

出力回路は、第１電圧端Ｖ１、第２電圧端Ｖ２、信号出力端ＯＵＴ、第１ノードＮ１及び第２ノードＮ２に接続され、第２ノードＮ２の制御下で、信号出力端ＯＵＴに第１電圧端Ｖ１の信号を出力し、又は、第１ノードＮ１の制御下で、信号出力端ＯＵＴに第２電圧端Ｖ２の信号を出力するように設定される。

【0069】

幾つかの例示的な実施形態では、信号入力端ＩＮ、第１クロック信号端ＣＫ及び第２クロック信号端ＣＢの入力信号はパルス信号であってもよい。第１電圧端Ｖ１は低レベル信号を提供し続けることができ、第２電圧端Ｖ２は高レベル信号を提供し続けることができる。ただし、本実施例ではそれを限定しない。

【0070】

幾つかの例示的な実施形態では、第１信号端ＳＩＧ１は第２電圧端Ｖ２又は第１クロック信号端ＣＫに接続され得る。第２信号端ＳＩＧ２は第１電圧端Ｖ１又は第２クロック信号端ＣＢに接続され得る。ただし、本実施例ではそれを限定しない。

【0071】

幾つかの例示的な実施形態では、本実施例による走査駆動制御回路の出力信号を、ゲート電極駆動信号（例えば、走査信号又はリセット信号、或いは発光制御信号）として表示領域の画素回路に提供してもよい。幾つかの例では、本実施例による走査駆動制御回路は低温多結晶酸化物（ＬＴＰＯ、Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ）表示基板に適用され得ており、表示領域の画素回路におけるＮ型トランジスタにゲート電極駆動信号を提供することができる。ただし、本実施例ではそれを限定しない。

【0072】

本実施例による走査駆動制御回路では、出力制御回路により、第１ノードＮ１と第２ノードＮ２の安定性を高め、更に出力回路の出力安定性を高めることができる。

【0073】

図２は本開示の少なくとも１つの実施例による走査駆動制御回路の例示的な構造模式図である。幾つかの例示的な実施形態では、図２に示すように、入力回路は第１入力サブ回路と第２入力サブ回路を含み、出力制御回路は第１出力制御サブ回路、第２出力制御サブ回路及び第３出力制御サブ回路を含み、出力回路は第１出力サブ回路と第２出力サブ回路を含む。第１入力サブ回路は、信号入力端ＩＮ、第１クロック信号端ＣＫ及び第１出力制御サブ回路に接続され、第１クロック信号端ＣＫの制御下で、信号入力端ＩＮの信号を第１出力制御サブ回路に伝送するように設定される。第２入力サブ回路は、第１電圧端Ｖ１、第１クロック信号端ＣＫ、第１入力サブ回路及び第２出力制御サブ回路に接続され、第１入力サブ回路又は第１クロック信号端ＣＫの制御下で、第１クロック信号端ＣＫ又は第１電圧端Ｖ１の信号を第２出力制御サブ回路に伝送するように設定される。第１出力制御サブ回路は、第１信号端ＳＩＧ１、第２クロック信号端ＣＢ、第２ノードＮ２、第１入力サブ回路及び第２入力サブ回路に接続され、第１入力サブ回路又は第２入力サブ回路の制御下で、第１信号端ＳＩＧ１又は第２クロック信号端ＣＢの信号を記憶するように設定される。第２出力制御サブ回路は、第２信号端ＳＩＧ２、第２クロック信号端ＣＢ、第１ノードＮ１及び第２入力サブ回路に接続され、第２入力サブ回路及び第２クロック信号端ＣＢの制御下で、第１ノードＮ１に第２信号端ＳＩＧ２の信号を伝送するように設定される。第３出力制御サブ回路は、第２電圧端Ｖ２、第１ノードＮ１及び第２ノードＮ２に接続され、第２ノードＮ２の制御下で、第１ノードＮ１に第２電圧端Ｖ２の信号を伝送するように設定される。

【0074】

第１出力サブ回路は、第１電圧端Ｖ１、信号出力端ＯＵＴ及び第２ノードＮ２に接続され、第２ノードＮ２の制御下で、信号出力端ＯＵＴに第１電圧端Ｖ１の信号を出力するように設定される。第２出力サブ回路は、第２電圧端Ｖ２、信号出力端ＯＵＴ及び第１ノードＮ１に接続され、第１ノードＮ１の制御下で、信号出力端ＯＵＴに第２電圧端Ｖ２の信号を出力するように設定される。

【0075】

幾つかの例示的な実施形態では、第１入力サブ回路と第１出力制御サブ回路はいずれも第２ノードＮ２に接続される。第２入力サブ回路、第１出力制御サブ回路及び第２出力制御サブ回路はいずれも第３ノードに接続される。ただし、本実施例ではそれを限定しない。

【0076】

図３は本開示の少なくとも１つの実施例による走査駆動制御回路の入力回路、第１出力制御サブ回路及び第１出力サブ回路の等価回路図である。図３に示すように、本例示的な実施例による走査駆動制御回路の第１入力サブ回路は第１トランジスタＴ１を含む。第１トランジスタＴ１は、制御極が第１クロック信号端ＣＫに接続され、第１極が信号入力端ＩＮに接続され、第２極が第２ノードＮ２に接続される。

【0077】

図３に示すように、第２入力サブ回路は第２トランジスタＴ２と第３トランジスタＴ３を含む。第２トランジスタＴ２は、制御極が第２ノードＮ２に接続され、第１極が第１クロック信号端ＣＫに接続され、第２極が第３ノードＮ３に接続される。第３トランジスタＴ３は、制御極が第１クロック信号端ＣＫに接続され、第１極が第１電圧端Ｖ１に接続され、第２極が第３ノードＮ３に接続される。

【0078】

図３に示すように、第１出力サブ回路は第１０トランジスタＴ１０を含む。第１０トランジスタＴ１０は、制御極が第２ノードＮ２に接続され、第１極が第１電圧端Ｖ１に接続され、第２極が信号出力端ＯＵＴに接続される。

【0079】

図３に示すように、第１出力制御サブ回路は第４トランジスタＴ４、第５トランジスタＴ５、第２コンデンサＣ２及び第４コンデンサＣ４を含む。第４トランジスタＴ４の制御極は第２ノードＮ２に接続され、第４トランジスタＴ４の第１極は第２クロック信号端ＣＢに接続され、第４トランジスタＴ４の第２極は第５トランジスタＴ５の第２極に接続される。第５トランジスタＴ５の制御極は第３ノードＮ３に接続され、第５トランジスタＴ５の第１極は第１信号端ＳＩＧ１に接続される。第２コンデンサＣ２の第１極は第２ノードＮ２に接続され、第２コンデンサＣ２の第２極は信号出力端ＯＵＴに接続される。第４コンデンサＣ４の第１極は第４トランジスタＴ４の制御極及び第１０トランジスタＴ１０の制御極に接続され（即ち第２ノードＮ２に接続され）、第４コンデンサＣ４の第２極は第５トランジスタＴ５の第２極及び第４トランジスタＴ４の第２極に接続される。

【0080】

本例示的な実施形態では、直列接続される第２コンデンサＣ２と第４コンデンサＣ４により、第２ノードＮ２の電位を第１０トランジスタＴ１０のターンオンの際に安定化して、第１出力サブ回路が安定な出力を提供するようにすることができる。

【0081】

本例示的な実施例では、図３には入力回路、第１出力制御サブ回路及び第１出力サブ回路の例示的な構造を示す。当業者が容易に理解するように、入力回路、第１出力制御サブ回路及び第１出力サブ回路の実現形態はこれに限らず、その機能を実現できればよい。

【0082】

図４は本開示の少なくとも１つの実施例による走査駆動制御回路の入力回路、第１出力制御サブ回路及び第１出力サブ回路の他の等価回路図である。図４に示すように、本例示的な実施例による走査駆動制御回路の第１入力サブ回路は第１トランジスタＴ１を含む。第１トランジスタＴ１は、制御極が第１クロック信号端ＣＫに接続され、第１極が信号入力端ＩＮに接続され、第２極が第４ノードＮ４に接続される。

【0083】

図４に示すように、第２入力サブ回路は第２トランジスタＴ２と第３トランジスタＴ３を含む。第２トランジスタＴ２は、制御極が第４ノードＮ４に接続され、第１極が第１クロック信号端ＣＫに接続され、第２極が第３ノードＮ３に接続される。第３トランジスタＴ３は、制御極が第１クロック信号端ＣＫに接続され、第１極が第１電圧端Ｖ１に接続され、第２極が第３ノードＮ３に接続される。

【0084】

図４に示すように、第１出力サブ回路は第１０トランジスタＴ１０を含む。第１０トランジスタＴ１０は、制御極が第２ノードＮ２に接続され、第１極が第１電圧端Ｖ１に接続され、第２極が信号出力端ＯＵＴに接続される。

【0085】

図４に示すように、第１出力制御サブ回路は第４トランジスタＴ４、第５トランジスタＴ５、第１１トランジスタＴ１１、第２コンデンサＣ２及び第４コンデンサＣ４を含む。第４トランジスタＴ４の制御極は第２ノードＮ２に接続され、第４トランジスタＴ４の第１極は第２クロック信号端ＣＢに接続され、第４トランジスタＴ４の第２極は第５トランジスタＴ５の第２極に接続される。第５トランジスタＴ５は、制御極が第３ノードＮ３に接続され、第１極が第１信号端ＳＩＧ１に接続される。第１１トランジスタＴ１１は、制御極が第１電圧端Ｖ１に接続され、第１極が第４ノードＮ４に接続され、第２極が第２ノードＮ２に接続される。第２コンデンサＣ２の第１極は第２ノードＮ２に接続され、第２コンデンサＣ２の第２極は信号出力端ＯＵＴに接続される。第４コンデンサＣ４の第１極は第４トランジスタＴ４の制御極及び第１０トランジスタＴ１０の制御極に接続され（即ち第２ノードＮ２に接続され）、第４コンデンサＣ４の第２極は第４トランジスタＴ４の第２極及び第５トランジスタＴ５の第２極に接続される。

【0086】

本例示的な実施形態では、直列接続される第２コンデンサＣ２と第４コンデンサＣ４により、第２ノードＮ２の電位を第１０トランジスタＴ１０のターンオンの際に安定化して、第１出力サブ回路が安定な出力を提供するようにすることができる。第１１トランジスタＴ１１の設置により、第２ノードＮ２による第４ノードＮ４への影響を遮断することができる。

【0087】

本例示的な実施例では、図４には入力回路、第１出力制御サブ回路及び第１出力サブ回路の例示的な構造を示す。当業者が容易に理解するように、入力回路、第１出力制御サブ回路及び第１出力サブ回路の実現形態はこれに限らず、その機能を実現できればよい。

【0088】

図５は本開示の少なくとも１つの実施例による走査駆動制御回路の第２出力制御サブ回路の等価回路図である。図５に示すように、本例示的な実施例による走査駆動制御回路の第２出力制御サブ回路は第６トランジスタＴ６、第７トランジスタＴ７及び第１コンデンサＣ１を含む。第６トランジスタＴ６の制御極は第３ノードＮ３に接続され、第６トランジスタＴ６の第１極は第２信号端ＳＩＧ２に接続され、第６トランジスタＴ６の第２極は第７トランジスタＴ７の第２極に接続される。第７トランジスタＴ７は、制御極が第２クロック信号端ＣＢに接続され、第１極が第１ノードＮ１に接続される。第１コンデンサＣ１は、第１極が第６トランジスタＴ６の制御極に接続され、第２極が第７トランジスタＴ７の制御極に接続される。

【0089】

幾つかの例示的な実施形態では、第２信号端ＳＩＧ２は低レベル信号を提供して、第１ノードＮ１の電位を第２出力サブ回路のトランジスタのターンオンの際に安定化し、第２出力サブ回路が安定な出力を提供するようにすることができる。

【0090】

本例示的な実施例では、図５には第２出力制御サブ回路の例示的な構造を示す。当業者が容易に理解するように、第２出力制御サブ回路の実現形態はこれに限らず、その機能を実現できればよい。

【0091】

図６は本開示の少なくとも１つの実施例による走査駆動制御回路の第２出力制御サブ回路の他の等価回路図である。図６に示すように、本例示的な実施例による走査駆動制御回路の第２出力制御サブ回路は第６トランジスタＴ６、第７トランジスタＴ７、第１２トランジスタＴ１２及び第１コンデンサＣ１を含む。第６トランジスタＴ６の制御極は第３ノードＮ３に接続され、第６トランジスタＴ６の第１極は第２信号端ＳＩＧ２に接続され、第６トランジスタＴ６の第２極は第７トランジスタＴ７の第２極に接続される。第７トランジスタＴ７は、制御極が第２クロック信号端ＣＢに接続され、第１極が第１ノードＮ１に接続される。第１コンデンサＣ１は、第１極が第６トランジスタＴ６の制御極に接続され、第２極が第７トランジスタＴ７の制御極に接続される。第１２トランジスタＴ１２は、制御極が第１電源端Ｖ１に接続され、第１極が第５ノードＮ５に接続され、第２極が第３ノードＮ３に接続される。第５ノードＮ５は更に第１入力サブ回路及び第１出力制御サブ回路に接続される。

【0092】

幾つかの例示的な実施形態では、第２信号端ＳＩＧ２は低レベル信号を提供して、第１ノードＮ１の電位を第２出力サブ回路のトランジスタのターンオンの際に安定化し、第２出力サブ回路が安定な出力を提供するようにすることができる。本例示的な実施形態では、第１２トランジスタＴ１２の設置により、第３ノードＮ３による第５ノードＮ５への影響を遮断することができる。

【0093】

本例示的な実施例では、図６には第２出力制御サブ回路の他の例示的な構造を示す。当業者が容易に理解するように、第２出力制御サブ回路の実現形態はこれに限らず、その機能を実現できればよい。

【0094】

図７は本開示の少なくとも１つの実施例による走査駆動制御回路の第３出力制御サブ回路及び第２出力サブ回路の等価回路図である。図７に示すように、本例示的な実施例による走査駆動制御回路の第３出力制御サブ回路は第８トランジスタＴ８と第３コンデンサＣ３を含む。第８トランジスタＴ８は、制御極が第２ノードＮ２に接続され、第１極が第２電圧端Ｖ２に接続され、第２極が第１ノードＮ１に接続される。第３コンデンサＣ３は、第１極が第１ノードＮ１に接続され、第２極が第２電圧端Ｖ２に接続される。

【0095】

図７に示すように、第２出力サブ回路は第９トランジスタＴ９を含む。第９トランジスタＴ９は、制御極が第１ノードＮ１に接続され、第１極が第２電圧端Ｖ２に接続され、第２極が信号出力端ＯＵＴに接続される。

【0096】

本例示的な実施例では、図７には第３出力制御サブ回路と第２出力サブ回路の例示的な構造を示す。当業者が容易に理解するように、第３出力制御サブ回路と第２出力サブ回路の実現形態はこれに限らず、その機能を実現できればよい。

【0097】

図８は本開示の少なくとも１つの実施例による走査駆動制御回路の等価回路図である。図８に示すように、本例示的な実施例による走査駆動制御回路は第１入力サブ回路、第２入力サブ回路、第１出力制御サブ回路、第２出力制御サブ回路、第３出力制御サブ回路、第１出力サブ回路及び第２出力サブ回路を含む。第１入力サブ回路は第１トランジスタＴ１を含む。第２入力サブ回路は第２トランジスタＴ２と第３トランジスタＴ３を含む。第１出力制御サブ回路は第４トランジスタＴ４、第５トランジスタＴ５、第２コンデンサＣ２及び第４コンデンサＣ４を含む。第２出力制御サブ回路は第６トランジスタＴ６、第７トランジスタＴ７及び第１コンデンサＣ１を含む。第３出力制御サブ回路は第８トランジスタＴ８と第３コンデンサＣ３を含む。第１出力サブ回路は第１０トランジスタＴ１０を含む。第２出力サブ回路は第９トランジスタＴ９を含む。本例示的な実施形態では、第１信号端ＳＩＧ１は第２電圧端Ｖ２に接続され、第２信号端ＳＩＧ２は第１電圧端Ｖ１に接続される。

【0098】

本例示的な実施形態では、第１トランジスタＴ１は、制御極が第１クロック信号端ＣＫに接続され、第１極が信号入力端ＩＮに接続され、第２極が第２ノードＮ２に接続される。第２トランジスタＴ２は、制御極が第２ノードＮ２に接続され、第１極が第１クロック信号端ＣＫに接続され、第２極が第３ノードＮ３に接続される。第３トランジスタＴ３は、制御極が第１クロック信号端ＣＫに接続され、第１極が第１電圧端Ｖ１に接続され、第２極が第３ノードＮ３に接続される。第４トランジスタＴ４の制御極は第２ノードＮ２に接続され、第４トランジスタＴ４の第１極は第２クロック信号端ＣＢに接続され、第４トランジスタＴ４の第２極は第５トランジスタＴ５の第２極に接続される。第５トランジスタＴ５は、制御極が第３ノードＮ３に接続され、第１極が第２電圧端Ｖ２に接続される。第６トランジスタＴ６の制御極は第３ノードＮ３に接続され、第６トランジスタＴ６の第１極は第１電圧端Ｖ１に接続され、第６トランジスタＴ６の第２極は第７トランジスタＴ７の第１極に接続される。第７トランジスタＴ７は、制御極が第２クロック信号端ＣＢに接続され、第２極が第１ノードＮ１に接続される。第８トランジスタＴ８は、制御極が第２ノードＮ２に接続され、第１極が第２電圧端Ｖ２に接続され、第２極が第１ノードＮ１に接続される。第９トランジスタＴ９は、制御極が第１ノードＮ１に接続され、第１極が第２電圧端Ｖ２に接続され、第２極が信号出力端ＯＵＴに接続される。第１０トランジスタＴ１０は、制御極が第２ノードＮ２に接続され、第１極が第１電圧端Ｖ１に接続され、第２極が信号出力端ＯＵＴに接続される。第１コンデンサＣ１は、第１極が第３ノードＮ３に接続され、第２極が第７トランジスタＴ７の制御極に接続される。第２コンデンサＣ２は、第１極が第２ノードＮ２に接続され、第２電極が信号出力端ＯＵＴに接続される。第３コンデンサＣ３は、第１極が第１ノードＮ１に接続され、第２極が第２電圧端Ｖ２に接続される。第４コンデンサＣ４は、第１極が第２ノードＮ２に接続され、第２極が第５トランジスタＴ５の第２極に接続される。

【0099】

本例示的な実施形態では、第１ノードＮ１、第２ノードＮ２及び第３ノードＮ３は、回路図における関連電気的接続の合流点である。換言すれば、これらのノードは回路図における関連電気的接続の合流点による等価ノードである。

【0100】

幾つかの例示的な実施形態では、走査駆動制御回路における第１トランジスタＴ１～第１０トランジスタＴ１０はいずれもＰ型薄膜トランジスタ、例えば低温ポリシリコン（ＬＴＰＳ、Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－ｓｉｌｉｃｏｎ）薄膜トランジスタであってもよい。また、本開示の実施例ではボトムゲート構造の薄膜トランジスタ又はトップゲート構造の薄膜トランジスタを選択してもよく、スイッチ機能を実現できればよい。本実施例ではそれを限定しない。

【0101】

以下、走査駆動制御回路の動作過程を参照しながら、本実施例の技術案を更に説明する。以下では第１段階の走査駆動制御回路の動作過程を例として説明し、第１段階の走査駆動制御回路の信号入力端ＩＮは初期信号線ＳＴＶに接続される。図９は図８に示す走査駆動制御回路の動作タイミング図である。図８と図９に示すように、本例示的な実施例による走査駆動制御回路は１０つのトランジスタユニット（例えば第１トランジスタＴ１～第１０トランジスタＴ１０）、４つのコンデンサユニット（即ち第１コンデンサＣ１～第４コンデンサＣ４）、３つの入力端（即ち信号入力端ＩＮ、第１クロック信号端ＣＫ、第２クロック信号端ＣＢ）、１つの出力端（即ち信号出力端ＯＵＴ）及び２つの電源端（即ち第１電圧端Ｖ１と第２電圧端Ｖ２）を含む。幾つかの例では、第１電圧端Ｖ１は低レベル信号を提供し続け、例えば電圧がＶＧＬであり、第２電圧端Ｖ２は高レベル信号を提供し続け、例えば電圧がＶＧＨである。

【0102】

以下では本実施例による走査駆動制御回路が画素回路のＮ型トランジスタに走査信号又はリセット信号を提供することを例として、走査駆動制御回路の動作過程を説明する。本例示的な実施例による走査駆動制御回路の動作過程は、下記の複数のステップを含む。

【0103】

第１ステップｔ１１では、第１クロック信号端ＣＫは高レベル信号を入力し、第２クロック信号端ＣＢは低レベル信号を入力し、信号入力端ＩＮは低レベル信号を入力する。

【0104】

第１クロック信号端ＣＫは高レベル信号を入力し、第１トランジスタＴ１と第３トランジスタＴ３はターンオフし、第２ノードＮ２は前の段階の低電位を維持し、第２トランジスタＴ２、第４トランジスタＴ４、第８トランジスタＴ８及び第１０トランジスタＴ１０はターンオンする。第１クロック信号端ＣＫの入力した高レベル信号はターンオンする第２トランジスタＴ２を介して第３ノードＮ３に伝送され、第５トランジスタＴ５と第６トランジスタＴ６をターンオフする。第２クロック信号端ＣＢの入力した低レベル信号はターンオンする第４トランジスタＴ４を介して第４コンデンサＣ４の第２極に伝送され、コンデンサの維持作用により、第４コンデンサＣ４の第１極（即ち第２ノードＮ２）はより低い電位を維持する。第８トランジスタＴ８はターンオンし、それにより第１ノードＮ１の電位は高電位（例えばＶＧＨ）であり、第９トランジスタＴ９はターンオフする。第１０トランジスタＴ１０はターンオンし、それにより信号出力端ＯＵＴは第１電圧端Ｖ１が提供した低レベル信号を出力する。

【0105】

第２ステップｔ１２では、第１クロック信号端ＣＫは低レベル信号を入力し、第２クロック信号端ＣＢは高レベル信号を入力し、信号入力端ＩＮは高レベル信号を入力する。

【0106】

第１クロック信号端ＣＫは低レベル信号を入力し、第１トランジスタＴ１と第３トランジスタＴ３はターンオンし、ターンオンする第１トランジスタＴ１は信号入力端ＩＮが提供した高レベル信号を第２ノードＮ２に伝送し、それにより第２ノードＮ２の電位はＶＧＨにプルアップされる。第２トランジスタＴ２、第４トランジスタＴ４、第８トランジスタＴ８及び第１０トランジスタＴ１０はターンオフする。ターンオンする第３トランジスタＴ３は第１電圧端Ｖ１が入力した低レベル信号を第３ノードＮ３に伝送し、第５トランジスタＴ５と第６トランジスタＴ６はターンオンする。第２電圧端Ｖ２が提供した高レベル信号はターンオンする第５トランジスタＴ５を介して第４コンデンサＣ４の第２極に伝送され、第４コンデンサＣ４のジャンプ作用により、第４コンデンサの第１極（即ち第２ノードＮ２）は安定な高電位を維持する。第２クロック信号端ＣＢは高レベル信号を入力し、第７トランジスタＴ７はターンオフし、第１ノードＮ１は第３コンデンサＣ３の蓄積作用により、第２電圧端Ｖ２の提供した高電位に維持し、第９トランジスタＴ９はターンオフする。第９トランジスタＴ９と第１０トランジスタＴ１０はいずれもターンオフするため、信号出力端ＯＵＴはこの前の低レベル出力を維持する。

【0107】

第３ステップｔ１３では、第１クロック信号端ＣＫは高レベル信号を入力し、第２クロック信号端ＣＢは低レベル信号を入力し、信号入力端ＩＮは低レベル信号を入力する。

【0108】

第１クロック信号端ＣＫは高レベル信号を入力し、第１トランジスタＴ１と第３トランジスタＴ３はターンオフし、第２ノードＮ２は前の段階の高電位を維持する。第２トランジスタＴ２、第４トランジスタＴ４、第８トランジスタＴ８及び第１０トランジスタＴ１０はターンオフする。第２クロック信号端ＣＢは低レベル信号を入力し、第１コンデンサＣ１の第１極（即ち第３ノードＮ３）の電位は前の段階の低電位ＶＧＬから、より低い電位２ＶＧＬ－ＶＧＨにジャンプする。第５トランジスタＴ５と第６トランジスタＴ６はターンオンする。第２電圧端Ｖ２が提供した高レベル信号はターンオンする第５トランジスタＴ５を介して第４コンデンサＣ４の第２極に伝送され、それにより、第２ノードＮ２は安定な高電位を維持する。第２クロック信号端ＣＢは低レベル信号を入力し、第７トランジスタＴ７はターンオンし、第１電圧端Ｖ１が入力した低レベル信号はターンオンする第６トランジスタＴ６と第７トランジスタＴ７を介して第１ノードＮ１に伝送され、第９トランジスタＴ９はターンオンし、信号出力端ＯＵＴに第２電圧端Ｖ２の提供した高レベル信号を出力する。

【0109】

第４ステップｔ１４では、第１クロック信号端ＣＫは低レベル信号を入力し、第２クロック信号端ＣＢは高レベル信号を入力し、信号入力端ＩＮは低レベル信号を入力する。

【0110】

第１クロック信号端ＣＫは低レベル信号を入力し、第１トランジスタＴ１と第３トランジスタＴ３はターンオンし、ターンオンする第１トランジスタＴ１は信号入力端ＩＮが入力した低レベル信号を第２ノードＮ２に伝送し、それにより第２ノードＮ２の電位はＶＧＬにプルダウンされる。第２トランジスタＴ２、第４トランジスタＴ４、第８トランジスタＴ８及び第１０トランジスタＴ１０はターンオンする。ターンオンする第８トランジスタＴ８は第２電圧端Ｖ２が提供した高レベル信号を第１ノードＮ１に伝送し、第９トランジスタＴ９はターンオフする。ターンオンする第１０トランジスタＴ１０は第１電圧端Ｖ１が提供した低レベル信号を信号出力端ＯＵＴに伝送する。ターンオンする第２トランジスタＴ２は第１クロック信号端ＣＫが提供した低レベル信号を第３ノードＮ３に伝送し、第５トランジスタＴ５と第６トランジスタＴ６はターンオンする。第２クロック信号端ＣＢは高レベル信号を入力し、第７トランジスタＴ７はターンオフする。

【0111】

第５ステップｔ１５では、第１クロック信号端ＣＫは高レベル信号を入力し、第２クロック信号端ＣＢは低レベル信号を入力し、信号入力端ＩＮは低レベル信号を入力する。

【0112】

第１クロック信号端ＣＫは高レベル信号を入力し、第１トランジスタＴ１と第３トランジスタＴ３はターンオフする。第２ノードＮ２は前のノードの低電位を維持し、第２トランジスタＴ２、第４トランジスタＴ４、第８トランジスタＴ８及び第１０トランジスタＴ１０はターンオンする。ターンオンする第４トランジスタＴ４は第２クロック信号端ＣＢの入力した低レベル信号を第４コンデンサＣ４の第２極に伝送し、それにより、第４コンデンサＣ４の第１極（即ち第２ノードＮ２）の電位はＶＧＬより低い電位になる。ターンオンする第２トランジスタＴ２は第１クロック信号端ＣＫが提供した高レベル信号を第３ノードＮ３に伝送し、それにより第５トランジスタＴ５と第６トランジスタＴ６はターンオフする。ターンオンする第８トランジスタＴ８は第２電圧端Ｖ２が提供した高レベル信号を第１ノードＮ１に伝送し、第１ノードＮ１の電位はＶＧＨであり、第９トランジスタＴ９はターンオフする。第１０トランジスタＴ１０はターンオンし、第１電圧端Ｖ１の提供した低レベル信号を信号出力端ＯＵＴに提供する。

【0113】

第５ステップｔ１５以降では、信号入力端ＩＮが高レベル信号を入力するまで、第４ステップｔ１４と第５ステップｔ１５を繰り返してもよく、それから第２ステップｔ１２から再開する。

【0114】

上記走査駆動制御回路の動作過程から分かるように、第３ステップｔ１３では、信号出力端ＯＵＴは高レベル信号を出力し、他のステップでは、信号出力端ＯＵＴは低レベル信号を出力する。

【0115】

幾つかの例示的な実施形態では、第１クロック信号端ＣＫが入力した第１クロック信号、及び第２クロック信号端ＣＢが入力した第２クロック信号はいずれもパルス信号であり、且つ第１クロック信号のパルス幅と第２クロック信号のパルス幅はほぼ同じであってもよい。第１クロック信号と第２クロック信号のデューティ比は１／２より大きく、例えば約１／３であってもよい。本実施例では、デューティ比とは、１つのパルス周期（高レベル時間長と低レベル時間長を含む）内における高レベル時間長のパルス周期全体での割合を指す。

【0116】

図１０は図８に示す走査駆動制御回路の他の動作タイミング図である。以下、図８と図１０を参照しながら、本実施例による走査駆動制御回路が画素回路に発光制御信号を提供することを例として、走査駆動制御回路の動作過程を説明する。本例示的な実施例による走査駆動制御回路の動作過程は、下記の複数のステップを含み得る。

【0117】

第１ステップｔ２１では、第１クロック信号端ＣＫは高レベル信号を入力し、第２クロック信号端ＣＢは低レベル信号を入力し、信号入力端ＩＮは低レベル信号を入力する。

【0118】

第１クロック信号端ＣＫは高レベル信号を入力し、第１トランジスタＴ１と第３トランジスタＴ３はターンオフし、第２ノードＮ２は前の段階の低電位を維持し、第２トランジスタＴ２、第４トランジスタＴ４、第８トランジスタＴ８及び第１０トランジスタＴ１０はターンオンする。第１クロック信号端ＣＫの入力した高レベル信号はターンオンする第２トランジスタＴ２を介して第３ノードＮ３に伝送され、第５トランジスタＴ５と第６トランジスタＴ６をターンオフする。第２クロック信号端ＣＢの入力した低レベル信号はターンオンする第４トランジスタＴ４を介して第４コンデンサＣ４の第２極に伝送され、コンデンサの維持作用により、第４コンデンサＣ４の第１極（即ち第２ノードＮ２）はより低い電位を維持する。第８トランジスタＴ８はターンオンし、それにより第１ノードＮ１の電位はＶＧＨにプルアップされ、第９トランジスタＴ９はターンオフする。第１０トランジスタＴ１０はターンオンし、それにより信号出力端ＯＵＴは第１電圧端Ｖ１が提供した低レベル信号を出力する。

【0119】

第２ステップｔ２２では、第１クロック信号端ＣＫは低レベル信号を入力し、第２クロック信号端ＣＢは高レベル信号を入力し、信号入力端ＩＮは高レベル信号を入力する。

【0120】

第１クロック信号端ＣＫは低レベル信号を入力し、第１トランジスタＴ１と第３トランジスタＴ３はターンオンする。ターンオンする第１トランジスタＴ１は信号入力端ＩＮが提供した高レベル信号を第２ノードＮ２に伝送し、それにより第２ノードＮ２の電位はＶＧＨにプルアップされる。第２トランジスタＴ２、第４トランジスタＴ４、第８トランジスタＴ８及び第１０トランジスタＴ１０はターンオフする。ターンオンする第３トランジスタＴ３は第１電圧端Ｖ１が入力した低レベル信号を第３ノードＮ３に伝送し、第５トランジスタＴ５と第６トランジスタＴ６はターンオンする。第２電圧端Ｖ２が提供した高レベル信号はターンオンする第５トランジスタＴ５を介して第４コンデンサＣ４の第２極に伝送され、第４コンデンサＣ４のジャンプ作用により、第４コンデンサの第１極（即ち第２ノードＮ２）は安定な高レベルを維持する。第２クロック信号端ＣＢは高レベル信号を入力し、第７トランジスタＴ７はターンオフし、第１ノードＮ１は第３コンデンサＣ３の蓄積作用により、第２電圧端Ｖ２の提供した高電位ＶＧＨを維持し、第９トランジスタＴ９はターンオフする。第９トランジスタＴ９と第１０トランジスタＴ１０はいずれもターンオフするため、信号出力端ＯＵＴはこの前の低レベル出力を維持する。

【0121】

第３ステップｔ２３では、第１クロック信号端ＣＫは高レベル信号を入力し、第２クロック信号端ＣＢは低レベル信号を入力し、信号入力端ＩＮは高レベル信号を入力する。

【0122】

第１クロック信号端ＣＫは高レベル信号を入力し、第１トランジスタＴ１と第３トランジスタＴ３はターンオフし、第２ノードＮ２は前の段階の高電位を維持する。第２トランジスタＴ２、第４トランジスタＴ４、第８トランジスタＴ８及び第１０トランジスタＴ１０はターンオフする。第２クロック信号端ＣＢは低レベル信号を入力し、第１コンデンサＣ１の第１極（即ち第３ノードＮ３）の電位は前の段階の低電位ＶＧＬから、より低い電位２ＶＧＬ－ＶＧＨにジャンプする。第５トランジスタＴ５と第６トランジスタＴ６はターンオンする。第２電圧端Ｖ２が提供した高レベル信号はターンオンする第５トランジスタＴ５を介して第４コンデンサＣ４の第２極に伝送され、それにより、第２ノードＮ２は安定な高電位を維持する。第２クロック信号端ＣＢは低レベル信号を入力し、第７トランジスタＴ７はターンオンし、第１電圧端Ｖ１が入力した低レベル信号はターンオンする第６トランジスタＴ６と第７トランジスタＴ７を介して第１ノードＮ１に伝送され、第９トランジスタＴ９はターンオンし、第２電圧端Ｖ２の提供した高レベル信号を信号出力端ＯＵＴに提供する。

【0123】

第４ステップｔ２４では、第１クロック信号端ＣＫは低レベル信号を入力し、第２クロック信号端ＣＢは高レベル信号を入力し、信号入力端ＩＮは高レベル信号を入力する。

【0124】

第１クロック信号端ＣＫは低レベル信号を入力し、第１トランジスタＴ１と第３トランジスタＴ３はターンオンする。ターンオンする第１トランジスタＴ１は信号入力端ＩＮが入力した高レベル信号を第２ノードＮ２に伝送し、第２ノードＮ２の電位は前の段階の高電位ＶＧＨを維持する。第２トランジスタＴ２、第４トランジスタＴ４、第８トランジスタＴ８及び第１０トランジスタＴ１０はターンオフする。ターンオンする第３トランジスタＴ３は第１電圧端Ｖ１が提供した低レベル信号を第３ノードＮ３に伝送し、第５トランジスタＴ５と第６トランジスタＴ６はターンオンする。ターンオンする第５トランジスタＴ５は第２電圧端Ｖ２が提供した高レベル信号を第４コンデンサＣ４の第２極に伝送し、第４コンデンサＣ４のジャンプ作用により、第４コンデンサＣ４の第１極（即ち第２ノードＮ２）は安定な高電位を維持する。第２クロック信号端ＣＢは高レベル信号を入力し、第７トランジスタＴ７はターンオフし、第１ノードＮ１は第３コンデンサＣ３の蓄積作用により、前の段階の低電位を維持し、第９トランジスタＴ９はターンオンし、信号出力端ＯＵＴは第２電圧端Ｖ２の提供した高レベル信号を出力する。

【0125】

第５ステップｔ２５では、第１クロック信号端ＣＫは高レベル信号を入力し、第２クロック信号端ＣＢは低レベル信号を入力し、信号入力端ＩＮは低レベル信号を入力する。

【0126】

第１クロック信号端ＣＫは高レベル信号を入力し、第１トランジスタＴ１と第３トランジスタＴ３はターンオフし、第２ノードＮ２は前の段階の高電位を維持する。第２トランジスタＴ２、第４トランジスタＴ４、第８トランジスタＴ８及び第１０トランジスタＴ１０はターンオフする。第２クロック信号端ＣＢは低レベル信号を入力し、第１コンデンサＣ１の第２極の電位は前の段階のＶＧＨからＶＧＬにジャンプし、第１コンデンサＣ１のジャンプ作用により、第１コンデンサＣ１の第１極（即ち第３ノードＮ３）の電位は前の段階のＶＧＬから、より低い２ＶＧＬ－ＶＧＨにジャンプし、第５トランジスタＴ５と第６トランジスタＴ６はターンオンする。ターンオンする第５トランジスタＴ５は第２電圧端Ｖ２が提供した高レベル信号を第４コンデンサＣ４の第２極に伝送し、それにより、第２ノードＮ２は安定な高電位を維持する。第２クロック信号端ＣＢは低レベル信号を入力し、第７トランジスタＴ７はターンオンする。ターンオンする第６トランジスタＴ６と第７トランジスタＴ７は第１電圧端Ｖ１が提供した低レベル信号を第１ノードＮ１に伝送し、第９トランジスタＴ９はターンオンし、信号出力端ＯＵＴは第２電圧端Ｖ２が提供した高レベル信号を出力する。

【0127】

第６ステップｔ２６では、第１クロック信号端ＣＫは低レベル信号を入力し、第２クロック信号端ＣＢは高レベル信号を入力し、信号入力端ＩＮは低レベル信号を入力する。

【0128】

第１クロック信号端ＣＫは低レベル信号を入力し、第１トランジスタＴ１と第３トランジスタＴ３はターンオンする。ターンオンする第１トランジスタＴ１は信号入力端ＩＮが入力した低レベル信号を第２ノードＮ２に伝送し、第２ノードＮ２の電位はＶＧＬにプルダウンされる。第２トランジスタＴ２、第４トランジスタＴ４、第８トランジスタＴ８及び第１０トランジスタＴ１０はターンオンする。ターンオンする第８トランジスタＴ８は第２電圧端Ｖ２が提供した高レベル信号を第１ノードＮ１に伝送し、第９トランジスタＴ９はターンオフする。ターンオンする第１０トランジスタＴ１０は第１電圧端Ｖ１が提供した低レベル信号を信号出力端ＯＵＴに伝送する。ターンオンする第２トランジスタＴ２は第１クロック信号端ＣＫが提供した低レベル信号を第３ノードＮ３に伝送し、第５トランジスタＴ５と第６トランジスタＴ６はターンオンする。第２クロック信号端ＣＢは高レベル信号を入力し、第７トランジスタＴ７はターンオフする。

【0129】

第７ステップｔ２７では、第１クロック信号端ＣＫは高レベル信号を入力し、第２クロック信号端ＣＢは低レベル信号を入力し、信号入力端ＩＮは低レベル信号を入力する。

【0130】

第１クロック信号端ＣＫは高レベル信号を入力し、第１トランジスタＴ１と第３トランジスタＴ３はターンオフする。第２ノードＮ２は前のノードの低電位を維持し、第２トランジスタＴ２、第４トランジスタＴ４、第８トランジスタＴ８及び第１０トランジスタＴ１０はターンオンする。ターンオンする第４トランジスタＴ４は第２クロック信号端ＣＢの入力した低レベル信号を第４コンデンサＣ４の第２極に伝送し、それにより、第４コンデンサＣ４の第１極（即ち第２ノードＮ２）の電位はＶＧＬより低い電位になる。ターンオンする第２トランジスタＴ２は第１クロック信号端ＣＫが提供した高レベル信号を第３ノードＮ３に伝送し、それにより第５トランジスタＴ５と第６トランジスタＴ６はターンオフする。ターンオンする第８トランジスタＴ８は第２電圧端Ｖ２が提供した高レベル信号を第１ノードＮ１に伝送し、第１ノードＮ１の電位はＶＧＨであり、第９トランジスタＴ９はターンオフする。第１０トランジスタＴ１０はターンオンし、第１電圧端Ｖ１が提供した低レベル信号を信号出力端ＯＵＴに出力する。

【0131】

第７ステップｔ２７以降では、信号入力端ＯＵＴが高レベル信号を入力するまで、第６ステップｔ２６と第７ステップｔ２７を繰り返してもよく、それから第２ステップｔ２２から再開する。

【0132】

上記走査駆動制御回路の動作過程から分かるように、第３ステップｔ２３～第５段階ｔ２５では、信号出力端ＯＵＴは高レベル信号を出力でき、他のステップでは、信号出力端ＯＵＴは低レベル信号を出力する。

【0133】

本例示的な実施例による走査駆動制御回路では、第１出力制御サブ回路により第１０トランジスタＴ１０のターンオンの際に第２ノードＮ２の電位を安定に維持して、第１０トランジスタＴ１０の出力安定性を高め、第２出力制御サブ回路により第９トランジスタＴ９のターンオンの際に第１ノードＮ１の電位を安定に維持して、第９トランジスタＴ９の出力安定性を高めることができる。

【0134】

図１１は本開示の少なくとも１つの実施例による走査駆動制御回路の他の等価回路図である。図１１に示すように、本例示的な実施例による走査駆動制御回路は第１入力サブ回路、第２入力サブ回路、第１出力制御サブ回路、第２出力制御サブ回路、第３出力制御サブ回路、第１出力サブ回路及び第２出力サブ回路を含む。第１入力サブ回路は第１トランジスタＴ１を含む。第２入力サブ回路は第２トランジスタＴ２と第３トランジスタＴ３を含む。第１出力制御サブ回路は第４トランジスタＴ４、第５トランジスタＴ５、第１１トランジスタＴ１１、第２コンデンサＣ２及び第４コンデンサＣ４を含む。第２出力制御サブ回路は第１２トランジスタＴ１２、第６トランジスタＴ６、第７トランジスタＴ７及び第１コンデンサＣ１を含む。第３出力制御サブ回路は第８トランジスタＴ８と第３コンデンサＣ３を含む。第１出力サブ回路は第１０トランジスタＴ１０を含む。第２出力サブ回路は第９トランジスタＴ９を含む。本例示的な実施形態では、第１信号端は第２電圧端Ｖ２に接続され、第２信号端は第１電圧端Ｖ１に接続される。

【0135】

本例示的な実施形態では、第１トランジスタＴ１は、制御極が第１クロック信号端ＣＫに接続され、第１極が信号入力端ＩＮに接続され、第２極が第４ノードＮ４に接続される。第２トランジスタＴ２は、制御極が第４ノードＮ４に接続され、第１極が第１クロック信号端ＣＫに接続され、第２極が第３ノードＮ３に接続される。第３トランジスタＴ３は、制御極が第１クロック信号端ＣＫに接続され、第１極が第１電圧端Ｖ１に接続され、第２極が第５ノードＮ５に接続される。第４トランジスタＴ４の制御極は第２ノードＮ２に接続され、第４トランジスタＴ４の第１極は第２クロック信号端ＣＢに接続され、第４トランジスタＴ４の第２極は第５トランジスタＴ５の第２極に接続される。第５トランジスタＴ５は、制御極が第５ノードＮ５に接続され、第１極が第２電圧端Ｖ２に接続される。第６トランジスタＴ６の制御極は第３ノードＮ３に接続され、第６トランジスタＴ６の第１極は第１電圧端Ｖ１に接続され、第６トランジスタＴ６の第２極は第７トランジスタＴ７の第１極に接続される。第７トランジスタＴ７は、制御極が第２クロック信号端ＣＢに接続され、第２極が第１ノードＮ１に接続される。第８トランジスタＴ８は、制御極が第２ノードＮ２に接続され、第１極が第２電圧端Ｖ２に接続され、第２極が第１ノードＮ１に接続される。第９トランジスタＴ９は、制御極が第１ノードＮ１に接続され、第１極が第２電圧端Ｖ２に接続され、第２極が信号出力端ＯＵＴに接続される。第１０トランジスタＴ１０は、制御極が第２ノードＮ２に接続され、第１極が第１電圧端Ｖ１に接続され、第２極が信号出力端ＯＵＴに接続される。第１１トランジスタＴ１１は、制御極が第１電圧端Ｖ１に接続され、第１極が第４ノードＮ４に接続され、第２極が第２ノードＮ２に接続される。第１２トランジスタＴ１２は、制御極が第１電圧端Ｖ１に接続され、第１極が第５ノードＮ５に接続され、第２極が第３ノードＮ３に接続される。第１コンデンサＣ１は、第１極が第３ノードＮ３に接続され、第２極が第７トランジスタＴ７の制御極に接続される。第２コンデンサＣ２は、第１極が第２ノードＮ２に接続され、第２電極が信号出力端ＯＵＴに接続される。第３コンデンサＣ３は、第１極が第１ノードＮ１に接続され、第２極が第２電圧端Ｖ２に接続される。第４コンデンサＣ４は、第１極が第２ノードＮ２に接続され、第２極が第５トランジスタＴ５の第２極に接続される。

【0136】

本例示的な実施形態では、第１ノードＮ１、第２ノードＮ２、第３ノードＮ３、第４ノードＮ４及び第５ノードＮ５は、回路図における関連電気的接続の合流点を示す。換言すれば、これらのノードは回路図における関連電気的接続の合流点による等価ノードである。

【0137】

幾つかの例示的な実施形態では、走査駆動制御回路における第１トランジスタＴ１～第１２トランジスタＴ１２はいずれもＰ型薄膜トランジスタ、例えば低温ポリシリコン（ＬＴＰＳ、Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－ｓｉｌｉｃｏｎ）薄膜トランジスタであってもよい。また、本開示の実施例ではボトムゲート構造の薄膜トランジスタ又はトップゲート構造の薄膜トランジスタを選択してもよく、スイッチ機能を実現できればよい。本実施例ではそれを限定しない。

【0138】

本例示的な実施例による走査駆動制御回路では、第１１トランジスタＴ１１により、第２ノードＮ２による第４ノードＮ４への影響を遮断することができ、第１２トランジスタＴ１２により、第３ノードＮ３による第５ノードＮ５への影響を遮断することができる。

【0139】

本実施例による走査駆動制御回路の動作過程については上記の実施例の説明を参照できるため、ここで繰り返して説明しない。

【0140】

図１２は本開示の少なくとも１つの実施例による走査駆動制御回路の他の等価回路図である。図１２に示すように、本例示的な実施例による走査駆動制御回路は第１入力サブ回路、第２入力サブ回路、第１出力制御サブ回路、第２出力制御サブ回路、第３出力制御サブ回路、第１出力サブ回路及び第２出力サブ回路を含む。第１入力サブ回路は第１トランジスタＴ１を含む。第２入力サブ回路は第２トランジスタＴ２と第３トランジスタＴ３を含む。第１出力制御サブ回路は第４トランジスタＴ４、第５トランジスタＴ５、第１１トランジスタＴ１１、第２コンデンサＣ２及び第４コンデンサＣ４を含む。第２出力制御サブ回路は第１２トランジスタＴ１２、第６トランジスタＴ６、第７トランジスタＴ７及び第１コンデンサＣ１を含む。第３出力制御サブ回路は第８トランジスタＴ８と第３コンデンサＣ３を含む。第１出力サブ回路は第１０トランジスタＴ１０を含む。第２出力サブ回路は第９トランジスタＴ９を含む。本例示的な実施形態では、第１信号端は第１クロック信号端ＣＫに接続され、第２信号端は第２クロック信号端ＣＢに接続される。即ち、第５トランジスタＴ５の第２極は第１クロック信号端ＣＫに接続され、第６トランジスタＴ６の第１極は第２クロック信号端ＣＢに接続される。

【0141】

本実施例による走査駆動制御回路の回路構造及び動作過程については上記の実施例の説明を参照できるため、ここで繰り返して説明しない。

【0142】

他の幾つかの例示的な実施形態では、走査駆動制御回路は、第１信号端ＳＩＧ１が第１クロック信号端ＣＫに接続され、第２信号端ＳＩＧ２が第１電圧端Ｖ１又は第２クロック信号端ＣＢに接続されるようにしてもよく、或いは、第１信号端ＳＩＧ１が第２電圧端Ｖ２に接続され、第２信号端ＳＩＧ２が第１電圧端Ｖ１又は第２クロック信号端ＣＢに接続されるようにしてもよい。ただし、本実施例ではそれを限定しない。

【0143】

本開示の実施例では表示基板の駆動方法を更に提供する。図１３は本開示の１つの実施例による表示基板の駆動方法のフローチャートである。図１３に示すように、本実施例による表示基板の駆動方法は、上記実施例による表示基板に適用される。本実施例による駆動方法は、下記の複数のステップを含み得る。

【0144】

ステップＳ１０１では、入力回路は第１クロック信号端の制御下で、信号入力端の信号を出力制御回路に伝送し、第１クロック信号端又は第１電圧端の信号を出力制御回路に伝送する。

【0145】

ステップＳ１０２では、出力制御回路は入力回路の制御下で、第１信号端の信号を記憶し、入力回路及び第２クロック信号端の制御下で、第１ノードに第２信号端の信号を伝送し、出力回路は第１ノードの制御下で、信号出力端に第２電圧端の信号を出力する。

【0146】

ステップＳ１０３では、出力制御回路は入力回路の制御下で、第２クロック信号端の信号を記憶し、第２ノードの制御下で、第１ノードに第２電圧端の信号を伝送し、出力回路は第２ノードの制御下で、信号出力端に第１電圧端の信号を出力する。

【0147】

本例示的な実施例による表示基板の駆動方法、走査駆動制御回路の構造及びその動作過程については、上記の実施例で説明されたため、ここで繰り返して説明しない。

【0148】

本開示の実施例ではゲート駆動回路を更に提供する。図１４は本開示の少なくとも１つの実施例によるゲート駆動回路の模式図である。図１４に示すように、本例示的な実施例によるゲート駆動回路はカスケード接続される複数の走査駆動制御回路ＧＯＡを含む。走査駆動制御回路は前記の実施例の記載のようなものであってもよく、その実現原理及び実現効果タイプについてはここで繰り返して説明しない。

【0149】

本例示的な実施形態では、第１段階の走査駆動制御回路の信号入力端ＩＮは初期信号線ＳＴＶに接続され、第ｎ＋１段階の走査駆動制御回路の信号入力端は第ｎ段階の走査駆動制御回路の信号出力端に接続され、ｎが整数である。

【0150】

幾つかの例示的な実施形態では、複数の走査駆動制御回路は、第１クロック信号端ＣＫが第１クロック信号線ＣＫＬに接続され、第１クロック信号を受信するように設定され、第２クロック信号端ＣＢが第２クロック信号線ＣＢＬに接続され、第２クロック信号を受信するように設定される。第１電圧端Ｖ１は低レベル信号ＶＧＬを提供し続ける電源線に接続され、第２電圧端Ｖ２は高レベル信号ＶＧＨを提供し続ける電源線に接続される。ただし、本実施例ではそれを限定しない。

【0151】

図１５は本開示の少なくとも１つの実施例による走査駆動制御回路の上面図である。図１６は図１５におけるＰ－Ｐ’方向に沿う局部断面模式図である。図１５に示す走査駆動制御回路の等価回路図は図８に示すようなものであってもよい。本例示的な実施形態では、第１信号端は第２電圧端に接続され、第２信号端は第１電圧端に接続され、第１クロック信号端ＣＫは第１クロック信号線ＣＫＬに接続され、第２クロック信号端ＣＢは第２クロック信号線ＣＢＬに接続される。第２電圧端は高レベル信号を提供する第１電源線ＰＬ１に接続される。第１出力サブ回路に接続される第１電圧端は、低レベル信号を提供する第３電源線ＰＬ３に接続される。第２入力サブ回路と第２出力制御サブ回路に接続される第１電圧端は、低レベル信号を提供する第２電源線ＰＬ２に接続される。

【0152】

本例示的な実施形態では、走査駆動制御回路における複数のトランジスタがいずれもＰ型トランジスタであり、且つ低温ポリシリコン薄膜トランジスタであることを例として説明する。ただし、本実施例ではそれを限定しない。

【0153】

幾つかの例示的な実施形態では、図１５に示すように、表示基板に平行する平面内において、第１クロック信号線ＣＫＬ、第２クロック信号線ＣＢＬ、初期信号線ＳＴＶ、第２電源線ＰＬ２、第１電源線ＰＬ１及び第３電源線ＰＬ３は第１方向Ｘに沿って順次に配列される。第１クロック信号線ＣＫＬ、第２クロック信号線ＣＢＬ、初期信号線ＳＴＶ、第２電源線ＰＬ２、第１電源線ＰＬ１及び第３電源線ＰＬ３はいずれも第２方向Ｙに沿って延伸する。第１方向Ｘと第２方向Ｙは交差し、例えば第１方向Ｘは第２方向Ｙに垂直する。

【0154】

幾つかの例示的な実施形態では、図１５に示すように、表示基板に平行する平面内において、信号出力端ＯＵＴは第２方向Ｙにおいて、第１０トランジスタＴ１０の第９トランジスタＴ９から離れる側に位置する。信号出力端ＯＵＴは第１方向Ｘに沿って延伸してもよい。ただし、本実施例ではそれを限定しない。

【0155】

幾つかの例示的な実施形態では、図１５に示すように、表示基板に平行する平面内において、第２入力サブ回路（第２トランジスタＴ２と第３トランジスタＴ３を含む）は第１方向Ｘにおいて、初期信号線ＳＴＶと第２電源線ＰＬ２との間に位置する。第１出力サブ回路（第１０トランジスタＴ１０を含む）と第２出力サブ回路（第９トランジスタＴ９を含む）は第１方向Ｘにおいて、第１電源線ＰＬ１と第３電源線ＰＬ３との間に位置する。第２トランジスタＴ２と第３トランジスタＴ３は第２方向Ｙにおいて隣接する。第９トランジスタＴ９と第１０トランジスタＴ１０は第２方向Ｙにおいて隣接する。第１トランジスタＴ１、第４トランジスタＴ４及び第５トランジスタＴ５は第２電源線ＰＬ２の第２クロック信号線ＣＢＬから離れる側に位置する。第７トランジスタＴ７は第１コンデンサＣ１に隣接し、且つ第７トランジスタＴ７は第１コンデンサＣ１と第１電源線ＰＬ１との間に位置する。第６トランジスタＴ６は第１電源線ＰＬ１に隣接し、且つ第６トランジスタＴ６は第７トランジスタＴ７と第１電源線ＰＬ１との間に位置する。第８トランジスタＴ８は第１電源線ＰＬ１と第１トランジスタＴ１との間に位置する。第１コンデンサＣ１は第１電源線ＰＬ１と第２電源線ＰＬ２との間に位置し、第１コンデンサＣ１のベース基板での正投影は第１電源線ＰＬ１と第２電源線ＰＬ２のベース基板での投影の間に位置し、且つ第１コンデンサＣ１のベース基板での投影と、第１電源線ＰＬ１と第２電源線ＰＬ２のベース基板での投影には重なる部分がない。本実施例では、「ＡとＢが隣接する」ことは、ＡとＢとの間に他のトランジスタ又はコンデンサがないことを指す。

【0156】

幾つかの例示的な実施形態では、図１６に示すように、表示基板に垂直する平面内において、表示基板の非表示領域はベース基板３０、ベース基板３０に順次に設置される第１半導体層、第１導電層、第２導電層及び第３導電層を含み得る。第１絶縁層３１は第１導電層と第１半導体層との間に設置される。第２絶縁層３２は第１導電層と第２導電層との間に設置される。第３絶縁層３３は第２導電層と第３導電層との間に設置される。幾つかの例では、第１絶縁層３１～第３絶縁層３３はいずれも無機絶縁層であってもよい。ただし、本実施例ではそれを限定しない。

【0157】

図１７は本開示の少なくとも１つの実施例による第１半導体層が形成された走査駆動制御回路の上面図である。図１５～図１７に示すように、非表示領域の第１半導体層は少なくとも走査駆動制御回路の複数のトランジスタの活性層を含む。例えば、第１半導体層は少なくとも、第１トランジスタＴ１の活性層１１０、第２トランジスタＴ２の活性層１２０、第３トランジスタＴ３の活性層１３０、第４トランジスタＴ４の活性層１４０、第５トランジスタＴ５の活性層１５０、第６トランジスタＴ６の活性層１６０、第７トランジスタＴ７の活性層１７０、第８トランジスタＴ８の活性層１８０、第９トランジスタＴ９の活性層及び第１０トランジスタＴ１０の活性層を含む。

【0158】

幾つかの例示的な実施形態では、図１７に示すように、第３トランジスタＴ３の活性層１３０、第１トランジスタＴ１の活性層１１０、第５トランジスタＴ５の活性層１５０、第６トランジスタＴ６の活性層１６０、第７トランジスタＴ７の活性層１７０、第８トランジスタＴ８の活性層１８０、第９トランジスタＴ９の活性層及び第１０トランジスタＴ１０の活性層は、第２方向Ｙに沿って延伸してもよい。第４トランジスタＴ４の活性層１４０は第１方向Ｘに沿って延伸してもよい。幾つかの例では、第４トランジスタＴ４の活性層１４０の延伸方向と第１トランジスタＴ１の活性層１１０の延伸方向との夾角は８５°より大きくて９５°より小さい。第４トランジスタＴ４の活性層１４０の延伸方向と第５トランジスタＴ５の活性層１５０の延伸方向との夾角は８５°より大きくて９５°より小さい。ただし、本実施例ではそれを限定しない。

【0159】

幾つかの例示的な実施形態では、図１７に示すように、第３トランジスタＴ３の活性層１３０と第２トランジスタＴ２の活性層１２０は第２方向Ｙにおいて隣接する。第１トランジスタＴ１の活性層１１０は第１方向Ｘにおいて、第３トランジスタＴ３の活性層１３０と第８トランジスタＴ８の活性層１８０との間に位置する。第４トランジスタＴ４の活性層１４０は第２方向Ｙにおいて、第１トランジスタＴ１の活性層１１０と第５トランジスタＴ５の活性層１５０との間に位置する。第６トランジスタＴ６の活性層１６０は第１方向Ｘにおいて、第７トランジスタＴ７の活性層１７０の第５トランジスタＴ５の活性層１５０から離れる側に位置する。第９トランジスタＴ９の活性層と第１０トランジスタＴ１０の活性層は第２方向Ｙにおいて順次に配列される。第９トランジスタＴ９の活性層は第１方向Ｘにおいて、第８トランジスタＴ８の活性層１８０の第１トランジスタＴ１の活性層１１０から離れる側に位置する。第１０トランジスタＴ１０の活性層は第１方向Ｘにおいて、第６トランジスタＴ６の活性層１６０の第７トランジスタＴ７の活性層１７０から離れる側に位置する。

【0160】

幾つかの例示的な実施形態では、図１７に示すように、第９トランジスタＴ９の活性層は第１区画１９０－１と第２区画１９０－２を含み、第１０トランジスタＴ１０の活性層は第３区画２００－１と第４区画２００－２を含む。第９トランジスタＴ９の活性層の第１区画１９０－１と第１０トランジスタＴ１０の活性層の第３区画２００－１は一体化構造、例えば矩形であってもよい。第９トランジスタＴ９の活性層の第２区画１９０－２と第１０トランジスタＴ１０の活性層の第４区画２００－２は一体化構造、例えば矩形であってもよい。本例示的な実施形態では、第９トランジスタＴ９と第１０トランジスタＴ１０の活性層を区画することにより、より良好な放熱効果を実現し、又は過熱を防止することができる。ただし、本実施例では第９トランジスタＴ９と第１０トランジスタＴ１０の活性層の区画の数、及び少なくとも１つの区画の形状について限定しない。

【0161】

幾つかの例示的な実施形態では、図１７に示すように、第２トランジスタＴ２の活性層１２０のベース基板での正投影はＵ形であってもよい。第１トランジスタＴ１の活性層１１０、第３トランジスタＴ３の活性層１３０、第４トランジスタＴ４の活性層１４０、第５トランジスタＴ５の活性層１５０及び第６トランジスタＴ６の活性層１６０のベース基板での正投影はダンベル形であってもよい。第７トランジスタＴ７の活性層１７０と第８トランジスタＴ８の活性層１８０は一体化構造であってもよい。ただし、本実施例ではそれを限定しない。

【0162】

幾つかの例示的な実施形態では、第１半導体層の材料は例えばポリシリコンを含み得る。活性層は少なくとも１つのチャネル領域と複数のドープ領域を含み得る。チャネル領域には不純物がドープされなくてもよく、半導体の特性を有してもよい。複数のドープ領域はチャネル領域の両側に位置してもよく、不純物がドープされているため、導電性を有する。不純物はトランジスタのタイプに応じて変更してもよい。

【0163】

幾つかの例示的な実施形態では、活性層のドープ領域はトランジスタのソース電極又はドレイン電極と解釈されてもよい。例えば、第１トランジスタＴ１のソース電極は活性層１１０のチャネル領域１１０ａの周辺、不純物がドープされる第１ドープ領域１１０ｂに対応してもよい。第１トランジスタＴ１のドレイン電極は活性層１１０のチャネル領域１１０ａの周辺、不純物がドープされる第２ドープ領域１１０ｃに対応してもよい。また、トランジスタの間の活性層の部分は不純物がドープされる配線と解釈されてもよく、トランジスタの電気的接続に用いられ得る。

【0164】

幾つかの例示的な実施形態では、トランジスタの出力能力はトランジスタのチャネル領域の幅と長さの比に関連し、出力能力が強いトランジスタのチャネル領域の幅と長さの比は大きい。図１７に示すように、第４トランジスタＴ４の活性層１４０のチャネル領域１４０ａの幅（即ち、チャネル領域１４０ａの第２方向Ｙに沿う長さ）はＷ_Ｔ４であり、第５トランジスタＴ５の活性層１５０のチャネル領域１５０ａの幅（即ち、チャネル領域１５０ａの第１方向Ｘに沿う長さ）はＷ_Ｔ５である。第５トランジスタＴ５の活性層１５０のチャネル領域１５０ａの幅と、第４トランジスタＴ４の活性層１４０のチャネル領域１４０ａの幅は、２Ｗ_Ｔ４＜Ｗ_Ｔ５を満たす。

【0165】

本開示の実施例では、Ａの「幅」はＡの延伸方向に垂直する方向での特徴サイズを示す。

【0166】

図１８は本開示の少なくとも１つの実施例による第１導電層が形成された走査駆動制御回路の上面図である。図１５～図１８に示すように、非表示領域の第１導電層は少なくとも走査駆動制御回路の複数のトランジスタの制御極、複数のコンデンサの第１極を含む。例えば、第１導電層は、第１トランジスタＴ１の制御極１１３、第２トランジスタＴ２の制御極１２３、第３トランジスタＴ３の制御極１３３、第４トランジスタＴ４の制御極１４３、第５トランジスタＴ５の制御極１５３、第６トランジスタＴ６の制御極１６３、第７トランジスタＴ７の制御極１７３、第８トランジスタＴ８の制御極１８３、第９トランジスタＴ９の制御極１９３ａと１９３ｂ、第１０トランジスタＴ１０の制御極２０３、第１コンデンサＣ１の第１極Ｃ１－１、第２コンデンサＣ２の第１極Ｃ２－１、第３コンデンサＣ３の第１極Ｃ３－１及び第４コンデンサＣ４の第１極Ｃ４－１を含み得る。

【0167】

幾つかの例示的な実施形態では、図１８に示すように、第３トランジスタＴ３の制御極１３３と第１トランジスタＴ１の制御極１１３は一体化構造であってもよい。第２トランジスタＴ２の制御極１２３、第１０トランジスタＴ１０の制御極２０３、及び第２コンデンサＣ２の第１極Ｃ２－１は一体化構造であってもよい。第５トランジスタＴ５の制御極１５３、第６トランジスタＴ６の制御極１６３、及び第１コンデンサＣ１の第１極Ｃ１－１は一体化構造であってもよい。第８トランジスタＴ８の制御極１８３、第４トランジスタＴ４の制御極１４３、及び第４コンデンサＣ４の第１極Ｃ４－１は一体化構造であってもよい。第９トランジスタＴ９の制御極１９３ａと１９３ｂ、及び第３コンデンサＣ３の第１極Ｃ３－１は一体化構造であってもよい。ただし、本実施例ではそれを限定しない。

【0168】

幾つかの例示的な実施形態では、第９トランジスタＴ９はダブルゲートトランジスタであってもよく、それによりリーク電流の発生を防止して減少するただし、本実施例ではそれを限定しない。

【0169】

図１９は本開示の少なくとも１つの実施例による第２導電層が形成された走査駆動制御回路の上面図である。図１５～図１９に示すように、非表示領域の第２導電層は少なくとも走査駆動制御回路の複数のコンデンサの第２極、信号入力端及び信号出力端を含む。例えば、第２導電層は、第１コンデンサＣ１の第２極Ｃ１－２、第２コンデンサＣ２の第２極Ｃ２－２、第３コンデンサＣ３の第２極Ｃ３－２、第４コンデンサＣ４の第２極Ｃ４－２、信号入力端ＩＮ及び信号出力端ＯＵＴを含み得る。第２コンデンサＣ２の第２極Ｃ２－２と信号出力端ＯＵＴは一体化構造であってもよい。ただし、本実施例ではそれを限定しない。

【0170】

幾つかの例示的な実施形態では、図１９に示すように、第１コンデンサＣ１の第２極Ｃ１－２のベース基板での投影と第１極Ｃ１－１のベース基板での投影には重なる部分が存在する。第２コンデンサＣ２の第２極Ｃ２－２のベース基板での投影と第１極Ｃ２－１のベース基板での投影には重なる部分が存在する。第３コンデンサＣ３の第２極Ｃ３－２のベース基板での投影と第１極Ｃ３－１のベース基板での投影には重なる部分が存在する。第４コンデンサＣ４の第２極Ｃ４－２のベース基板での投影と第１極Ｃ４－１のベース基板での投影には重なる部分が存在する。

【0171】

図２０は本開示の少なくとも１つの実施例による第３絶縁層が形成された走査駆動制御回路の上面図である。図１５～図２０に示すように、非表示領域の第３絶縁層３３には複数のビアが形成される。例えば、複数のビアは複数の第１ビアＦ１～Ｆ２５、複数の第２ビアＫ１～Ｋ１０、及び複数の第３ビアＤ１～Ｄ５を含み得る。複数の第１ビアＦ１～Ｆ２５内の第３絶縁層３３、第２絶縁層３２及び第１絶縁層３１はエッチングされて、第１半導体層の表面を露出させる。複数の第２ビアＫ１～Ｋ１０内の第３絶縁層３３と第２絶縁層３２はエッチングされて、第１導電層の表面を露出させる。複数の第３ビアＤ１～Ｄ５内の第３絶縁層３３はエッチングされて、第２導電層の表面を露出させる。

【0172】

図２１は本開示の少なくとも１つの実施例による第３導電層が形成された走査駆動制御回路の上面図である。図１５～図２１に示すように、非表示領域の第３導電層は少なくとも走査駆動制御回路の複数のトランジスタの第１極と第２極、複数本のクロック信号線と複数本の電源線を含む。例えば、第３導電層は、第１トランジスタＴ１～第１０トランジスタＴ１０の第１極と第２極、第１クロック信号線ＣＫＬ、第２クロック信号線ＣＢＬ、初期信号線ＳＴＶ、第１電源線ＰＬ１、第２電源線ＰＬ２、第３電源線ＰＬ３、第１接続電極２１１及び第２接続電極２１２を含み得る。

【0173】

幾つかの例示的な実施形態では、図２１に示すように、第３トランジスタＴ３の第１極１３１、第６トランジスタＴ６の第１極１６１及び第２電源線ＰＬ２は一体化構造であってもよい。第２トランジスタＴ２の第２極１２１と第３トランジスタＴ３の第２極１３２は一体化構造であってもよい。第４トランジスタＴ４の第２極１４２と第５トランジスタＴ５の第２極１５２は一体化構造であってもよい。第５トランジスタＴ５の第１極１５１、第８トランジスタＴ８の第１極１８１、第９トランジスタＴ９の第１極１９１、及び第１電源線ＰＬ１は一体化構造であってもよい。第６トランジスタＴ６の第２極１６２と第７トランジスタＴ７の第２極１７２は一体化構造であってもよい。第９トランジスタＴ９の第２極１９２と第１０トランジスタＴ１０の第２極２０２は一体化構造であってもよい。第１０トランジスタＴ１０の第１極２０１と第３電源線ＰＬ３は一体化構造であってもよい。

【0174】

幾つかの例示的な実施形態では、図２１に示すように、第１接続電極２１１は、第２ビアＫ９を介して第２コンデンサＣ２の第１極Ｃ２－１に接続され、第２ビアＫ７を介して第４コンデンサＣ４の第１極Ｃ４－１に接続され、第１ビアＦ６を介して第１トランジスタＴ１の活性層１１０の第２ドープ領域１１０ｃに接続され、更に第２ビアＫ６を介して第４トランジスタＴ４の制御極１４３に接続される。第１接続電極２１１のベース基板での投影は、第１電源線ＰＬ１と第２電源線ＰＬ２のベース基板での投影の間に位置する。第２接続電極２１２は、第３ビアＤ３を介して第１コンデンサＣ１の第２極Ｃ１－２に接続され、更に第２ビアＫ５を介して第７トランジスタＴ７の制御極１７３に接続される。第１電源線ＰＬ１は垂直設置される複数（例えば、３つ）の第３ビアＤ４を介して第３コンデンサＣ３の第２極Ｃ３－２に接続される。ただし、本実施例ではそれを限定しない。

【0175】

幾つかの例示的な実施形態では、図１５～図２１に示すように、第１トランジスタＴ１は活性層１１０、制御極１１３、第１極１１１及び第２極１１２を含む。第１トランジスタＴ１の活性層１１０はチャネル領域１１０ａ、第１ドープ領域１１０ｂ及び第２ドープ領域１１０ｃを含む。第１トランジスタＴ１の活性層１１０は第２電源線ＰＬ２に隣接する。第１トランジスタＴ１の活性層１１０のチャネル領域１１０ａの第２電源線ＰＬ２に近い側辺と、第２電源線ＰＬ２の第１トランジスタＴ１から離れる側辺との距離Ｌ２は、０≦Ｌ２≦４Ｗ_ＰＬ２を満たし、Ｗ_ＰＬ２は第２電源線ＰＬ２の幅である（即ち第２電源線ＰＬ２の第１方向Ｘに沿う長さＸ３）。第１トランジスタＴ１の第１極１１１は、第１ビアＦ５を介して第１トランジスタＴ１の活性層１１０の第１ドープ領域１１０ｂに接続され、更に第３ビアＤ１を介して信号入力端ＩＮに接続される。第１トランジスタＴ１の制御極１１３と第３トランジスタＴ３の制御極１３３は一体化構造であり、第１クロック信号線ＣＫＬは垂直設置される２つの第２ビアＫ１を介して第１トランジスタＴ１の制御極１１３に接続され、第１トランジスタＴ１の制御極１１３による第１クロック信号受信を実現する。

【0176】

本開示の実施例では、「並列設置」は第１方向Ｘに沿う順次設置を示してもよく、「垂直設置」は第２方向Ｙに沿う順次設置を示してもよい。

【0177】

幾つかの例示的な実施形態では、図１５～図２１に示すように、第２トランジスタＴ２は活性層１２０、制御極１２３、第１極１２１及び第２極１２２を含む。第２トランジスタＴ２の活性層１２０はチャネル領域１２０ａ、第１ドープ領域１２０ｂ及び第２ドープ領域１２０ｃを含む。第２トランジスタＴ２の制御極１２３、第２コンデンサＣ２の第１極Ｃ２－１、及び第１０トランジスタＴ１０の制御極２０３は一体化構造である。第２トランジスタＴ２の第１極１２１は、第１ビアＦ４を介して第２トランジスタＴ２の活性層１２０の第１ドープ領域１２０ｂに接続され、更に第２ビアＫ２を介して第１トランジスタＴ１の制御極１１３に接続され、第１クロック信号線ＣＫＬとの電気的接続を実現する。第２トランジスタＴ２の第２極１２２と第３トランジスタＴ３の第２極１３２は一体化構造である。第２トランジスタＴ２の第２極１２２は、第１ビアＦ３を介して第２トランジスタＴ２の活性層１２０の第２ドープ領域１２０ｃに接続され、更に第２ビアＫ８を介して第５トランジスタＴ５の制御極１５３に接続される。

【0178】

幾つかの例では、第２電源線ＰＬ２は第２トランジスタＴ２の第１クロック信号線ＣＫＬから離れる側に位置する。第２トランジスタＴ２の活性層１２０は第２電源線ＰＬ２に隣接する。第２トランジスタＴ２の活性層１２０のチャネル領域１２０ａの第２電源線ＰＬ２に近い側辺と、第２電源線ＰＬ２の第２トランジスタＴ２から離れる側辺との距離Ｌ４は、０≦Ｌ４≦３Ｗ_ＰＬ２を満たし、Ｗ_ＰＬ２は第２電源線ＰＬ２の幅である。

【0179】

幾つかの例示的な実施形態では、図１５～図２１に示すように、第３トランジスタＴ３は活性層１３０、制御極１３３、第１極１３１及び第２極１３２を含む。第３トランジスタＴ３の活性層１３０はチャネル領域１３０ａ、第１ドープ領域１３０ｂ及び第２ドープ領域１３０ｃを含む。第３トランジスタＴ３の第１極１３１と第２電源線ＰＬ２は一体化構造である。第３トランジスタＴ３の第１極１３１は第１ビアＦ１を介して第３トランジスタＴ３の活性層１３０の第１ドープ領域１３０ｂに接続される。第３トランジスタＴ３の第２極１３２は第１ビアＦ２を介して第３トランジスタＴ３の活性層１３０の第２ドープ領域１３０ｃに接続される。幾つかの例では、第２電源線ＰＬ２は第３トランジスタＴ３の初期信号線ＳＴＶから離れる側に位置する。第３トランジスタＴ３の活性層１３０のチャネル領域１３０ａの第２電源線ＰＬ２に近い側辺と、第２電源線ＰＬ２の第３トランジスタＴ３から離れる側辺との距離Ｌ３は、０≦Ｌ３≦４Ｗ_ＰＬ２を満たし、Ｗ_ＰＬ２は第２電源線ＰＬ２の幅である。

【0180】

幾つかの例示的な実施形態では、図１５～図２１に示すように、第４トランジスタＴ４は活性層１４０、制御極１４３、第１極１４１及び第２極１４２を含む。第４トランジスタＴ４の活性層１４０はチャネル領域１４０ａ、第１ドープ領域１４０ｂ及び第２ドープ領域１４０ｃを含む。第４トランジスタＴ４の制御極１４３と第４コンデンサＣ４の第１極Ｃ４－１は一体化構造である。第４トランジスタＴ４の第１極１４１は、第１ビアＦ７を介して第４トランジスタＴ４の活性層１４０の第１ドープ領域１４０ｂに接続され、更に第２ビアＫ４を介して第７トランジスタＴ７の制御極１７３に接続される。第４トランジスタＴ４の第２極１４２と第５トランジスタＴ５の第２極１５２は一体化構造である。第４トランジスタＴ４の第２極１４２は、第１ビアＦ８を介して第４トランジスタＴ４の活性層１４０の第２ドープ領域１４０ｃに接続され、更に第３ビアＤ２を介して第４コンデンサＣ４の第２極Ｃ４－２に接続される。

【0181】

幾つかの例示的な実施形態では、図１５～図２１に示すように、第５トランジスタＴ５は活性層１５０、制御極１５３、第１極１５１及び第２極１５２を含む。第５トランジスタＴ５の活性層１５０はチャネル領域１５０ａ、第１ドープ領域１５０ｂ及び第２ドープ領域１５０ｃを含む。第５トランジスタＴ５の制御極１５３と第６トランジスタＴ６の制御極１６３は一体化構造である。第５トランジスタＴ５の第１極１５１と第１電源線ＰＬ１は一体化構造である。第５トランジスタＴ５の第１極１５１は第１ビアＦ１０を介して第５トランジスタＴ５の活性層１５０の第１ドープ領域１５０ｂに接続される。第５トランジスタＴ５の第２極１５２は第１ビアＦ９を介して第５トランジスタＴ５の活性層１５０の第２ドープ領域１５０ｃに接続される。

【0182】

幾つかの例示的な実施形態では、図１５～図２１に示すように、第６トランジスタＴ６は活性層１６０、制御極１６３、第１極１６１及び第２極１６２を含む。第６トランジスタＴ６の活性層１６０はチャネル領域１６０ａ、第１ドープ領域１６０ｂ及び第２ドープ領域１６０ｃを含む。第６トランジスタＴ６の第１極１６１と第２電源線ＰＬ２は一体化構造である。第６トランジスタＴ６の第１極１６１は第１ビアＦ１４を介して第６トランジスタＴ６の活性層１６０の第１ドープ領域１６０ｂに接続される。第６トランジスタＴ６の第２極１６２と第７トランジスタＴ７の第２極１７２は一体化構造である。第６トランジスタＴ６の第２極１６２は第１ビアＦ１５を介して第６トランジスタＴ６の活性層１６０の第２ドープ領域１６０ｃに接続される。

【0183】

幾つかの例示的な実施形態では、図１５～図２１に示すように、第７トランジスタＴ７は活性層１７０、制御極１７３、第１極１７１及び第２極１７２を含む。第７トランジスタＴ７の活性層１７０と第８トランジスタＴ８の活性層１８０は一体化構造である。第７トランジスタＴ７の活性層１７０はチャネル領域１７０ａ、第１ドープ領域１７０ｂ及び第２ドープ領域１７０ｃを含む。第７トランジスタＴ７の活性層１７０の第１ドープ領域１７０ｂは、第８トランジスタＴ８の活性層１８０の第２ドープ領域１８０ｃに接続される。第７トランジスタＴ７の第１極１７１は、第１ビアＦ１２を介して第７トランジスタＴ７の活性層１７０の第１ドープ領域１７０ｂに接続され、更に第２ビアＫ１０を介して第３コンデンサＣ３の第１極Ｃ３－１に接続される。第７トランジスタＴ７の第２極１７２は第１ビアＦ１３を介して第７トランジスタＴ７の活性層１７０の第２ドープ領域１７０ｃに接続される。第２クロック信号線ＣＢＬは垂直設置される２つの第２ビアＫ３を介して第７トランジスタＴ７の制御極１７３に接続される。

【0184】

幾つかの例示的な実施形態では、図１５～図２１に示すように、第８トランジスタＴ８は活性層１８０、制御極１８３及び第１極１８１を含む。第８トランジスタＴ８の活性層１８０はチャネル領域１８０ａ、第１ドープ領域１８０ｂ及び第２ドープ領域１８０ｃを含む。第８トランジスタＴ８の制御極１８３と第４コンデンサＣ４の第１極Ｃ４－１は一体化構造である。第８トランジスタＴ８の第１極１８１と第１電源線ＰＬ１は一体化構造である。第８トランジスタＴ８の第１極１８１は第１ビアＦ１１を介して第８トランジスタＴ８の活性層１８０の第１ドープ領域１８０ｂに接続される。

【0185】

幾つかの例示的な実施形態では、図１５～図２１に示すように、第９トランジスタＴ９は活性層、制御極１９３ａと１９３ｂ、第１極１９１及び第２極１９２を含む。第９トランジスタＴ９の活性層は第１区画１９０－１と第２区画１９０－２を含む。第９トランジスタＴ９の第１区画１９０－１は、チャネル領域１９０－１ａ１と１９０－１ａ２、第１ドープ領域１９０－１ｂ、第２ドープ領域１９０－１ｃ及び第３ドープ領域１９０－１ｄを含む。第９トランジスタＴ９の第２区画１９０－２はチャネル領域１９０－２ａ１と１９０－２ａ２、第１ドープ領域１９０－２ｂ、第２ドープ領域１９０－２ｃ及び第３ドープ領域１９０－２ｄを含む。第９トランジスタＴ９の第１極１９１と第１電源線ＰＬ１は一体化構造である。第９トランジスタＴ９の第１極１９１は、並列設置される複数（例えば、３つ）の第１ビアＦ１８を介して第９トランジスタＴ９の第１区画１９０－１の第１ドープ領域１９０－１ｂに接続され、更に並列設置される複数（例えば、３つ）の第１ビアＦ１９を介して第９トランジスタＴ９の第２区画１９０－２の第１ドープ領域１９０－２ｂに接続される。第９トランジスタＴ９の第２極１９２と第１０トランジスタＴ１０の第２極２０２は一体化構造である。第９トランジスタＴ９の第２極１９２は、並列設置される複数（例えば、３つ）の第１ビアＦ１６を介して第９トランジスタＴ９の第１区画１９０－１の第２ドープ領域１９０－１ｃに接続され、更に並列設置される複数（例えば、３つ）の第１ビアＦ１７を介して第９トランジスタＴ９の第２区画１９０－２の第２ドープ領域１９０－２ｃに接続され、更に並列設置される複数（例えば、３つ）の第１ビアＦ２０を介して第９トランジスタＴ９の第１区画１９０－１の第３ドープ領域１９０－１ｄに接続され、更に並列設置される複数（例えば、３つ）の第１ビアＦ２１を介して第９トランジスタＴ９の第２区画１９０－２の第３ドープ領域１９０－２ｄに接続される。

【0186】

幾つかの例示的な実施形態では、図１５～図２１に示すように、第１０トランジスタＴ１０は活性層、制御極２０３、第１極２０１及び第２極２０２を含む。第１０トランジスタＴ１０の活性層は第３区画２００－１と第４区画２００－２を含む。第１０トランジスタＴ１０の第３区画２００－１は、チャネル領域２００－１ａ１と２００－１ａ２、第１ドープ領域２００－１ｂ、第２ドープ領域２００－１ｃ及び第３ドープ領域２００－１ｄを含む。第１０トランジスタＴ１０の第４区画２００－２は、チャネル領域２００－２ａ、第１ドープ領域２００－２ｂ及び第２ドープ領域２００－２ｃを含む。第１０トランジスタＴ１０の第３区画２００－１と第９トランジスタＴ９の第１区画１９０－１は一体化構造であり、第３区画２００－１の第２ドープ領域２００－１ｃは第９トランジスタの第１区画１９０－１の第３ドープ領域１９０－１ｄに接続される。第１０トランジスタＴ１０の第４区画２００－２と第９トランジスタＴ９の第２区画１９０－２は一体化構造であり、第４区画２００－２の第２ドープ領域２００－２ｃは第９トランジスタＴ９の第２区画１９０－２の第３ドープ領域１９０－２ｄに接続される。第１０トランジスタＴ１０の第１極２０１と第３電源線ＰＬ３は一体化構造である。第１０トランジスタＴ１０の第１極２０１は、並列設置される複数（例えば、３つ）の第１ビアＦ２２を介して第１０トランジスタＴ１０の第３区画２００－１の第１ドープ領域２００－１ｂに接続され、更に並列設置される複数（例えば、３つ）の第１ビアＦ２３を介して第１０トランジスタＴ１０の第４区画２００－２の第１ドープ領域２００－２ｂに接続される。第１０トランジスタＴ１０の第２極２０２は、並列設置される複数（例えば、３つ）の第１ビアＦ２４を介して第１０トランジスタＴ１０の第３区画２００－１の第３ドープ領域２００－１ｄに接続され、更に並列設置される複数（例えば、３つ）の第１ビアＦ２５を介して第１０トランジスタＴ１０の第４区画２００－２の第２ドープ領域２００－２ｃに接続される。第１０トランジスタＴ１０の第２極２０２は更に並列設置される２つの第３ビアＤ５を介して信号出力端ＯＵＴに接続される。

【0187】

幾つかの例示的な実施形態では、走査駆動制御回路の出力制御回路は第１ノード制御コンデンサ及び第２ノード制御コンデンサを含む。第１ノード制御コンデンサは第１ノードＮ１の電位を制御するように設定されてもよく、第２ノード制御コンデンサは第２ノードＮ２の電位を制御するように設定されてもよい。第１ノード制御コンデンサは第１コンデンサＣ１と第３コンデンサＣ３を含む。第２ノード制御コンデンサは第２コンデンサＣ２と第４コンデンサＣ４を含む。本例示的な実施形態では、第２コンデンサＣ２と第４コンデンサＣ４の直列接続により、第２ノードＮ２の電位を更に安定化して、第１０トランジスタＴ１０による安定な出力を実現することができる。

【0188】

幾つかの例示的な実施形態では、コンデンサの一般的な役割はノードの電位を安定化することであり、コンデンサの面積は該コンデンサにより制御されるノードの電位が維持する必要がある範囲に関連する。狭いフレームを実現するために、より小さい空間内においてコンデンサを合理的にレイアウトしてその役割を果す必要がある。本実施例による表示基板では、コンデンサの幅（例えば、第１方向に沿う長さ）と走査駆動制御回路の幅との比を一定の条件を満たすように設定することにより、空間を効果的に利用する前提で、走査駆動制御回路の性能を確保し、ひいては最適化したりすることができる。

【0189】

幾つかの例示的な実施形態では、第１ノード制御コンデンサ、第２ノード制御コンデンサ及び走査駆動制御回路の第１方向での長さは、

【数14】

を満たし、
式中、Ｌ_Ｃ１ｋは第１ノード制御コンデンサの第１方向での長さであり、Ｌ_Ｃ２ｋは第２ノード制御コンデンサの第１方向での長さであり、Ｌ_Ｙは走査駆動制御回路の第１方向での長さである。

【0190】

幾つかの例示的な実施形態では、走査駆動制御回路の第１方向での長さＬ_Ｙは、クロック信号線又は初期信号線の表示領域から離れる側と、電源線の表示領域に近い側との距離である。表示領域から離れる側にはクロック信号線と初期信号線が存在する場合、表示領域から離れる側の配線を基準とする。表示領域に近い側には電源線と他の配線（例えば、信号出力端から表示領域に延伸する配線）が存在する場合、表示領域に近い側の配線を基準とする。幾つかの例では、図１５に示すように、走査駆動制御回路の第１方向Ｘでの長さＬ_Ｙは、第１クロック信号線ＣＫＬの表示領域から離れる側辺と、第３電源線ＰＬ３の表示領域に近い側辺との距離である。

【0191】

幾つかの例示的な実施形態では、第１ノード制御コンデンサの第１方向での長さＬ_Ｃ１ｋは、第１コンデンサＣ１の第１方向での長さと第３コンデンサＣ３の第１方向での長さのうちの大きいものである。第２ノード制御コンデンサの第１方向での長さＬ_Ｃ２ｋは、第２コンデンサＣ２の第１方向での長さと第４コンデンサＣ４の第１方向での長さのうちの大きいものである。不規則な形状のコンデンサについて、該コンデンサの第１方向での長さは、該コンデンサの第１方向での長さの最大値であってもよい。

【0192】

幾つかの例示的な実施形態では、第１コンデンサ、第３コンデンサ、第２ノード制御コンデンサ及び走査駆動制御回路の第１方向での長さは、

【数15】

を満たし、
式中、Ｌ_Ｃ１は第１コンデンサの第１方向での長さであり、Ｌ_Ｃ３は第３コンデンサの第１方向での長さであり、Ｌ_Ｃ２ｋは第２ノード制御コンデンサの第１方向での長さであり、Ｌ_Ｙは走査駆動制御回路の第１方向での長さである。

【0193】

幾つかの例示的な実施形態では、第１コンデンサ及び走査駆動制御回路の第１方向での長さは、

【数16】

を満たし、
第２ノード制御コンデンサ及び走査駆動制御回路の第１方向での長さは、

【数17】

を満たし、
第３コンデンサ及び走査駆動制御回路の第１方向での長さは、

【数18】

を満たす。

【0194】

幾つかの例示的な実施形態では、Ｌ_Ｃ１／Ｌ_Ｙは０．０９、０．１０、０．１４のうちの１つであり、Ｌ_Ｃ２ｋ／Ｌ_Ｙは０．２２、０．３５、０．４８のうちの１つであり、Ｌ_Ｃ３／Ｌ_Ｙは０．０７、０．０６、０．０５のうちの１つである。

【0195】

幾つかの例示的な実施形態では、

【数19】

である。

【0196】

幾つかの例示的な実施形態では、

【数20】

である。

【0197】

幾つかの例示的な実施形態では、

【数21】

である。

【0198】

更に、空間の利用率を高めるために、コンデンサと電源線又はクロック信号線のベース基板での投影には重なる部分が存在してもよい。

【0199】

幾つかの例示的な実施形態では、第３コンデンサと第１電源線のベース基板での投影には重なる部分が存在し、且つ重なる面積は

【数22】

を満たし、
式中、Ｓ_Ｃ３は第３コンデンサのベース基板での投影面積であり、Ｓ_Ｃ３－１は第３コンデンサと第１電源線のベース基板での投影の重なる面積であり、Ｓ_Ｃ２は第２コンデンサのベース基板での投影面積である。

【0200】

幾つかの例示的な実施形態では、第２ノード制御コンデンサと第１電源線のベース基板での投影には重なる部分が存在し、且つ重なる面積は

【数23】

を満たし、
式中、Ｓ_{Ｃ２ｋ－１}は第２ノード制御コンデンサと第１電源線のベース基板での投影の重なる面積であり、Ｘ２は第１電源線の第１方向での長さであり、Ｌ５は第２ノード制御コンデンサにおける１つのコンデンサと第１電源線のベース基板での投影の重なる領域の第２方向での長さである。幾つかの例示的な実施形態では、第２ノード制御コンデンサの投影面積は、第２コンデンサの投影面積と第４コンデンサの投影面積との和であってもよい。

【0201】

幾つかの例示的な実施形態では、図１５に示すように、Ｌ５’は第２コンデンサＣ２と第１電源線ＰＬ１のベース基板での投影の重なる領域の第２方向Ｙでの長さである。Ｌ５’’は第４コンデンサＣ４と第１電源線ＰＬ１のベース基板での投影の重なる領域の第２方向Ｙでの長さである。第２ノード制御コンデンサにおける１つのコンデンサと第１電源線のベース基板での投影の重なる領域の第２方向での長さＬ５はＬ５’又はＬ５’’であってもよい。

【0202】

幾つかの例示的な実施形態では、第２ノード制御コンデンサと第２電源線のベース基板での投影には重なる部分が存在し、且つ重なる面積は

【数24】

を満たし、
式中、Ｓ_{Ｃ２ｋ－２}は第２ノード制御コンデンサと第２電源線のベース基板での投影の重なる面積であり、Ｘ３は第２電源線の第１方向での長さであり、Ｌ６は第２ノード制御コンデンサにおける１つのコンデンサと第２電源線のベース基板での投影の重なる領域の第２方向での長さである。

【0203】

幾つかの例示的な実施形態では、図１５に示すように、Ｌ６’は第２コンデンサＣ２と第２電源線ＰＬ２のベース基板での投影の重なる領域の第２方向Ｙでの長さである。Ｌ６’’は第４コンデンサＣ４と第２電源線ＰＬ２のベース基板での投影の重なる領域の第２方向Ｙでの長さである。第２ノード制御コンデンサにおける１つのコンデンサと第２電源線のベース基板での投影の重なる領域の第２方向での長さＬ６はＬ６’又はＬ６’’であってもよい。

【0204】

幾つかの例示的な実施形態では、図１５に示すように、第１コンデンサＣ１の第１方向Ｘでの中心と、第１電源線ＰＬ１の第１方向Ｘにおいて第１コンデンサＣ１から離れる側辺との距離Ｌ７は、第１コンデンサＣ１の第１方向Ｘでの中心と、第２電源線ＰＬ２の第１方向Ｘにおいて第１コンデンサＣ１に近い側辺との距離Ｌ８より大きく、且つＬ７≧２＊Ｌ８である。

【0205】

幾つかの例示的な実施形態では、図１５に示すように、第８トランジスタＴ８の活性層１８０の第３コンデンサＣ３に近い側辺と、第３コンデンサＣ３の第８トランジスタＴ８に近い側辺との距離Ｌ９は、Ｗ_ＣＬＫ＜Ｌ９≦Ｗ_ＰＬ１を満たし、Ｗ_ＣＬＫはクロック信号線の幅であり、Ｗ_ＰＬ１は第１電源線の幅である。幾つかの例では、Ｗ_ＣＬＫは第１クロック信号線ＣＫＬの幅、又は第２クロック信号線ＣＢＬの幅であってもよい。第１電源線ＰＬ１の幅Ｗ_ＰＬ１は、第１電源線ＰＬ１の第１方向Ｘでの長さＸ２である。不規則な形状のコンデンサについて、コンデンサの側辺はエッジ側に最も近い側辺である。例えば、Ｌ９は第８トランジスタＴ８の活性層１８０の第３コンデンサＣ３に近い側辺と、第３コンデンサＣ３の第８トランジスタＴ８にも最も近い側辺との距離であってもよい。

【0206】

幾つかの例示的な実施形態では、第１コンデンサ、第３コンデンサ及び第２ノード制御コンデンサの静電容量値は、

【数25】

を満たし、
式中、Ｃ_１は第１コンデンサの静電容量値であり、Ｃ_３は第３コンデンサの静電容量値であり、Ｃ_２ｋは第２ノード制御コンデンサの静電容量値である。幾つかの例では、第２ノード制御コンデンサの静電容量値は、第２コンデンサＣ２と第４コンデンサＣ４の静電容量値の和であってもよい。

【0207】

図２２は本開示の少なくとも１つの実施例によるカスケード接続される走査駆動制御回路の上面図である。図２３は図２２に示す第１導電層の模式図である。幾つかの例示的な実施形態では、図２２と図２３に示すように、第ｎ段階の走査駆動制御回路の第２コンデンサＣ２の第１極Ｃ２－１と、第ｎ＋１段階の走査駆動制御回路の第４コンデンサＣ４の第１極Ｃ４－１は一体化構造であってもよい。本例示的な実施形態では、プロセスを簡素化するとともに、第２ノードの安定性を高めることができる。

【0208】

幾つかの例示的な実施形態では、図２２に示すように、第ｎ段階の走査駆動制御回路の信号出力端ＯＵＴと、第ｎ＋１段階の走査駆動制御回路の入力端ＩＮは一体化構造であってもよい。

【0209】

本実施例による走査駆動制御回路の他の構造については上記の実施例の説明を参照できるため、ここで繰り返して説明しない。

【0210】

図２４は本開示の少なくとも１つの実施例による走査駆動制御回路の他の上面図である。幾つかの例示的な実施形態では、図２４に示すように、信号出力端ＯＵＴは第９トランジスタＴ９と第１０トランジスタＴ１０の第１電源線ＰＬ１から離れる側に位置する。信号出力端ＯＵＴと第２コンデンサＣ２の第２極は一体化構造であってもよい。信号出力端ＯＵＴは、第１方向Ｘに沿って第１電源線ＰＬ１に近い側に向かって突出する３つの突出部を有してもよい。第９トランジスタＴ９の第２極１９２は、第３ビアＤ６を介して信号出力端ＯＵＴの１番目の突出部に接続され、更に第３ビアＤ７を介して信号出力端ＯＵＴの２番目の突出部に接続されてもよい。第１０トランジスタＴ１０の第２極２０２は第３ビアＤ８を介して信号出力端ＯＵＴの３番目の突出部に接続されてもよい。ただし、本実施例ではそれを限定しない。

【0211】

本例示的な実施形態では、図２４に示すように、走査駆動制御回路の第１方向Ｘでの長さＬ_Ｙは、第１クロック信号線ＣＫＬの表示領域から離れる側辺と、信号出力端ＯＵＴの延伸配線の表示領域に近い側辺との距離であってもよい。

【0212】

本実施例による走査駆動制御回路の他の構造については上記の実施例の説明を参照できるため、ここで繰り返して説明しない。

【0213】

図２５は本開示の少なくとも１つの実施例による走査駆動制御回路の他の上面図である。幾つかの例示的な実施形態では、図２５に示すように、第１方向Ｘにおいて、走査駆動制御回路の第１導電層の境界は第３電源線ＰＬ３の側辺よりも表示領域に近い。本例では、走査駆動制御回路の第１方向Ｘでの長さＬ_Ｙは、第１クロック信号線ＣＫＬの表示領域から離れる側辺と、走査駆動制御回路の第１導電層の表示領域に近い側辺（例えば、第１０トランジスタＴ１０の制御極２０３の表示領域に近い側辺）との距離であってもよい。

【0214】

本実施例による走査駆動制御回路の他の構造については上記の実施例の説明を参照できるため、ここで繰り返して説明しない。

【0215】

以下では図１５～図２１を参照しながら、表示基板の製造過程の例により、表示基板の構造を説明する。本開示に記載の「パターン化プロセス」は膜層の堆積、フォトレジスト塗布、マスク露出、現像、エッチング及びフォトレジスト剥離の処理を含む。堆積はスパッタリング、蒸着、化学気相堆積のうちのいずれか１種又は複数種を採用してもよい。塗布はスプレーコーティング及びスピンコーティングのうちのいずれか１種又は複数種を採用してもよい。エッチングは乾式エッチング及び湿式エッチングのうちのいずれか１種又は複数種を採用してもよい。「薄膜」とはある材料を利用してベースにおいて堆積又は塗布のプロセスにより製作された１層の薄膜を指す。製作過程全体において該「薄膜」はパターン化プロセスを必要としない場合、該「薄膜」は「層」とも称される。製作過程全体において該「薄膜」はパターン化プロセスを必要とする場合、パターン化プロセスの前に「薄膜」と称され、パターン化プロセスの後に「層」と称される。パターン化プロセスの後の「層」には少なくとも１つの「パターン」が含まれる。

【0216】

本開示に説明される「ＡとＢが同一層に設置される」こととは、ＡとＢが同一回のパターン化プロセスにより同時に形成されることを指す。膜層の「厚さ」は膜層の表示基板に垂直する方向でのサイズである。本開示の例示的な実施例では、「Ａの投影がＢの投影を含む」こととは、Ｂの投影の境界がＡの投影の境界範囲内にあること、又はＡの投影の境界がＢの投影の境界と重なることを指す。

【0217】

本例示的な実施例による表示基板の製造過程は下記のステップを含む。

【0218】

（１）、ベース基板を提供する。
幾つかの例示的な実施形態では、ベース基板３０は剛性ベース又はフレキシブルベースであってもよい。剛性ベースは硝子、金属箔シートのうちの１種又は複数種を含み得る。フレキシブルベースはポリエチレンテレフタレート、エチレンテレフタレート、ポリエーテルエーテルケトン、ポリスチレン、ポリカーボネート、ポリアリールエステル、ポリアリレート、ポリイミド、ポリ塩化ビニル、ポリエチレン、テキスタイル繊維のうちの１種又は複数種を含み得る。

【0219】

（２）、第１半導体層パターンを形成する。
幾つかの例示的な実施形態では、図１７に示すように、ベース基板３０に第１半導体薄膜を堆積し、パターン化プロセスにより第１半導体薄膜をパターン化して、第１半導体層パターンを形成する。第１半導体層パターンは走査駆動制御回路における複数のトランジスタ（例えば、トランジスタＴ１～Ｔ１０）の活性層を含む。活性層は少なくとも１つのチャネル領域と複数のドープ領域を含み得る。ドープ領域には不純物がドープされなくてもよく、半導体の特性を有してもよい。ドープ領域には不純物がドープされているため、導電性を有する。不純物はトランジスタのタイプ（例えば、Ｎ型又はＰ型）に応じて変更してもよい。幾つかの例では、第１半導体薄膜の材料はポリシリコンであってもよい。

【0220】

（３）、第１導電層パターンを形成する。
幾つかの例示的な実施形態では、図１８に示すように、上記パターンが形成されたベース基板３０に順次に第１絶縁薄膜と第１導電薄膜を堆積し、パターン化プロセスにより第１導電薄膜をパターン化して、第１半導体層パターンを覆う第１絶縁層３１、及び第１絶縁層３１に設置される第１導電層パターンを形成する。幾つかの例では、第１導電層パターンは、走査駆動制御回路の複数のトランジスタ（例えば、トランジスタＴ１～Ｔ１０）の制御極、走査駆動制御回路の複数のコンデンサ（例えば、第１コンデンサＣ１～第４コンデンサＣ４）の第１極を含み得る。

【0221】

（４）、第２導電層パターンを形成する。
幾つかの例示的な実施形態では、図１９に示すように、上記パターンが形成されたベース基板３０に順次に第２絶縁薄膜と第２導電薄膜を堆積し、パターン化プロセスにより第２導電薄膜をパターン化して、第１導電層を覆う第２絶縁層３２、及び第２絶縁層３２に設置される第２導電層パターンを形成する。幾つかの例では、第２導電層パターンは、走査駆動制御回路の複数のコンデンサ（例えば、第１コンデンサＣ１～第４コンデンサＣ４）の第２極、信号入力端ＩＮ及び信号出力端ＯＵＴを含み得る。

【0222】

（５）、第３絶縁層パターンを形成する。
幾つかの例示的な実施形態では、図２０に示すように、上記パターンが形成されたベース基板３０に第３絶縁薄膜を堆積し、パターン化プロセスにより第３絶縁薄膜をパターン化して、第２導電層を覆う第３絶縁層３３のパターンを形成する。幾つかの例では、第３絶縁層３３には複数のビアが開設される。複数のビアは少なくとも複数の第１ビアＦ１～Ｆ２５、複数の第２ビアＫ１～Ｋ１０、及び複数の第３ビアＤ１～Ｄ５を含む。複数の第１ビアＦ１～Ｆ２５内の第３絶縁層３３、第２絶縁層３２及び第１絶縁層３１はエッチングされて、第１半導体層の表面を露出させる。複数の第２ビアＫ１～Ｋ１０内の第３絶縁層３３と第２絶縁層３２はエッチングされて、第１導電層の表面を露出させる。複数の第３ビアＤ１～Ｄ５内の第３絶縁層３３はエッチングされて、第２導電層の表面を露出させる。

【0223】

（６）、第３導電層パターンを形成する。
幾つかの例示的な実施形態では、図２１に示すように、上記パターンが形成されたベース基板３０に第３導電薄膜を堆積し、パターン化プロセスにより第３導電薄膜をパターン化して、第３絶縁層３３に第３導電層パターンを形成する。幾つかの例では、第３導電層パターンは、走査駆動制御回路の複数のトランジスタ（例えば、トランジスタＴ１～Ｔ１０）の第１極と第２極、第１接続電極２１１及び第２接続電極２１２を含み得る。

【0224】

幾つかの例示的な実施形態では、非表示領域に走査駆動制御回路を形成するとともに、表示領域に画素回路を形成することができる。例えば、表示領域の第１半導体層は画素回路のトランジスタの活性層を含み得る。表示領域の第１導電層は画素回路のトランジスタの制御極及び蓄積コンデンサの第１電極を含み得る。表示領域の第２導電層は少なくとも画素回路の蓄積コンデンサの第２電極を含み得る。表示領域の第３導電層は少なくとも画素回路のトランジスタの第１極と第２極を含み得る。第１導電層を形成した後に、表示領域に第２半導体層を形成してもよく、第２半導体層と第１導電層との間には絶縁層が設置される。第２半導体薄膜の材料は金属酸化物、例えばＩＧＺＯであってもよい。ただし、本実施例は第２半導体層の位置を限定しない。

【0225】

幾つかの例示的な実施形態では、第３導電層を形成した後に、表示領域に順次に第４絶縁層、陽極層、画素定義層、有機発光層、陰極層及びパッケージ層のパターンを形成してもよい。幾つかの例では、上記パターンが形成されたベース基板に第４絶縁薄膜を塗布し、第４絶縁薄膜に対するマスク、露光及び現像により、第４絶縁層パターンを形成する。それから、上記パターンが形成された表示領域のベース基板に陽極薄膜を堆積し、パターン化プロセスにより陽極薄膜をパターン化して、第４絶縁層に陽極パターンを形成する。それから、上記パターンが形成されたベース基板に画素定義薄膜を塗布し、マスク、露光及び現像のプロセスにより画素定義層（ＰＤＬ、Ｐｉｘｅｌ Ｄｅｆｉｎｅ Ｌａｙｅｒ）パターンを形成し、画素定義層は表示領域の各サブ画素に形成し、各サブ画素における画素定義層には陽極を露出させる画素開口が形成される。それから、上記形成された画素開口内に有機発光層を形成し、有機発光層は陽極に接続される。それから、陰極薄膜を堆積し、パターン化プロセスにより陰極薄膜をパターン化し、陰極パターンを形成する。それから、陰極にパッケージ層を形成し、パッケージ層は無機材料／有機材料／無機材料の積層構造を含み得る。

【0226】

幾つかの例示的な実施形態では、第１導電層、第２導電層及び第３導電層は金属材料、例えば銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）及びモリブデン（Ｍｏ）のうちの１種又は複数種、又は上記金属の合金材料、例えばアルミニウム－ネオジム合金（ＡｌＮｄ）又はモリブデン－ニオブ合金（ＭｏＮｂ）を採用してもよく、単層構造、又は複数層複合構造、例えばＭｏ／Ｃｕ／Ｍｏ等であってもよい。第１絶縁層３１、第２絶縁層３２及び第３絶縁層３３はケイ素酸化物（ＳｉＯｘ）、ケイ素窒化物（ＳｉＮｘ）及びシリコンオキシニトリド（ＳｉＯＮ）のうちの１種又は複数種を採用してもよく、単層、複数層又は複合層であってもよい。第４絶縁層はポリイミド、アクリル又はポリエチレンテレフタレート等の有機材料を採用してもよい。第１絶縁層３１と第２絶縁層３２はゲート絶縁（ＧＩ）層と称され、第３絶縁層３３は層間絶縁（ＩＬＤ）層と称され、第４絶縁層は平坦層と称される画素定義層はポリイミド、アクリル又はポリエチレンテレフタレート等の有機材料を採用してもよい。陽極は酸化インジウムスズ（ＩＴＯ）又は酸化インジウム亜鉛（ＩＺＯ）等の透明導電材料を採用してもよい。陰極はマグネシウム（Ｍｇ）、銀（Ａｇ）、アルミニウム（Ａｌ）、銅（Ｃｕ）及びリチウム（Ｌｉ）のうちの１種又は複数種、又は上記金属のうちの１種又は複数種からなる合金を採用してもよい。ただし、本実施例ではそれを限定しない。例えば、陽極は金属等の反射材料を採用してもよく、陰極は透明導電材料を採用してもよい。

【0227】

本例示的な実施例に示す構造及びその製造過程は例示的な説明に過ぎない。幾つかの例示的な実施形態では、実際の需要に応じて対応の構造を変更したり、パターン化プロセスを増加又は減少したりすることができる。本例示的な実施例による製造プロセスは現在成熟した製造機器を利用して実現すればよく、従来の製造プロセスと良く互換でき、プロセスの実現が簡単であり、実施し易く、生産効率が高く、生産コストが低く、良品率が高い。

【0228】

本開示の実施例では表示装置を更に提供し、上記の表示基板を備える。幾つかの例示的な実施形態では、表示基板はＯＬＥＤ表示基板、ＱＬＥＤ表示基板、Ｍｉｃｒｏ－ＬＥＤ表示基板、又はＭｉｎｉ－ＬＥＤ表示基板であってもよい。表示装置はＯＬＥＤ表示装置、腕時計、携帯電話、タブレット、テレビ、モニター、ラップトップ、デジタルフレーム、ナビゲーター等の表示機能を備える製品又は部品であってもよい。ただし、本実施例ではそれを限定しない。

【0229】

図２５は本開示の少なくとも１つの実施例による表示装置の構造模式図である。幾つかの例示的な実施形態では、図２５に示すように、表示装置はタイミングコントローラー、データドライバー、スキャンドライバー、発光ドライバー及び画素アレイを備え得ており、画素アレイは複数の走査線（例えば、ＤＬ１～ＧＬｎ）、複数のデータ信号線（例えば、ＤＬ１～ＤＬｎ）、複数の発光制御線（例えば、ＥＬ１～ＥＬｎ）及び複数のサブ画素１０を含み得る。各サブ画素１０は対応のデータ信号線、対応の走査信号線及び対応の発光制御線に接続され得る。

【0230】

幾つかの例示的な実施形態では、タイミングコントローラーはデータドライバーの規格に適合する灰色値及び制御信号をデータドライバーに提供し、スキャンドライバーの規格に適合するクロック信号、走査開始信号等をスキャンドライバーに提供し、発光ドライバーの規格に適合するクロック信号、発射停止信号等を発光ドライバーに提供する。データドライバーはタイミングコントローラーから受信した灰色値及び制御信号を利用して、データ信号線ＤＬ１、ＤＬ２、ＤＬ３、…、ＤＬｍに提供するデータ電圧を生成でき、ｍが整数であってもよい。例えば、データドライバーはクロック信号を利用して灰色値をサンプリングし、且つ画素行を単位として灰色値に対応するデータ電圧をデータ信号線ＤＬ１～ＤＬｍに印加することができる。スキャンドライバーはタイミングコントローラーからクロック信号、走査開始信号等を受信することにより、走査信号線ＧＬ１、ＧＬ２、ＧＬ３、…、ＧＬｎに提供する走査信号を生成でき、ｎが整数であってもよい。例えば、スキャンドライバーはターンオンレベルパルスを有する走査信号を順次に走査線ＧＬ１～ＧＬｎに提供することができる。例えば、スキャンドライバーはシフトレジスタの形式として構成され、クロック信号の制御下でターンオンレベルパルスの形式で提供される走査開始信号を順次に次の段階の回路に輸送することにより走査信号を生成することができる。発光ドライバーはタイミングコントローラーからクロック信号、発射停止信号等を受信することにより、発光制御線ＥＬ１、ＥＬ２、ＥＬ３、…、ＥＬｎに提供する発射信号を生成することができる。例えば、発光ドライバーはカットオフレベルパルスを有する発射信号を順次に発光制御線ＥＬ１～ＥＬｎに提供することができる。例えば、発光ドライバーはシフトレジスタの形式として構成され、クロック信号の制御下でカットオフレベルパルスの形式で提供される発光停止信号を順次に次の段階の回路に輸送することにより発光信号を生成することができる。幾つかの例では、発光ドライバーは上記実施例によるカスケード接続される複数の走査駆動制御回路を含み得る。本例では、走査駆動制御回路の動作タイミングについては図１０を参照できる。

【0231】

幾つかの例示的な実施形態では、サブ画素１０の形状は矩形、菱形、五角形又は六角形であってもよい。１つの画素ユニットは３つのサブ画素を含む場合、３つのサブ画素は水平並列、垂直並列又は品字形の方式で配列されてもよい。１つの画素ユニットは４つのサブ画素を含む場合、４つのサブ画素は水平並列、垂直並列又は正方形の方式で配列されてもよい。ただし、本実施例ではそれを限定しない。

【0232】

幾つかの例示的な実施形態では、表示領域における１つの画素ユニットは３つのサブ画素を含み得ており、３つのサブ画素はそれぞれ赤色サブ画素、緑色サブ画素及び青色サブ画素であってもよい。ただし、本実施例ではそれを限定しない。幾つかの例では、１つの画素ユニットは４つのサブ画素を含み得ており、４つのサブ画素はそれぞれ赤色サブ画素、緑色サブ画素、青色サブ画素及び白色サブ画素であってもよい。

【0233】

幾つかの例示的な実施形態では、タイミングコントローラー、データドライバー、スキャンドライバー及び発光ドライバーは非表示領域に設置されてもよい。スキャンドライバーと発光ドライバーはそれぞれ表示領域の対向する両側、例えば表示領域の左側と右側に設置されてもよい。タイミングコントローラーとデータドライバーは表示領域の一側、例えば表示領域の下側に設置されてもよい。ただし、本実施例ではそれを限定しない。

【0234】

幾つかの例示的な実施形態では、サブ画素は画素回路を含む。画素回路は３Ｔ１Ｃ、４Ｔ１Ｃ、５Ｔ１Ｃ、５Ｔ２Ｃ、６Ｔ１Ｃ又は７Ｔ１Ｃ構造であってもよい。ただし、本実施例ではそれを限定しない。例えば、画素回路はＮ型トランジスタとＰ型トランジスタを含み得る。Ｎ型トランジスタは例えば酸化物薄膜トランジスタであってもよく、Ｐ型トランジスタは例えば低温ポリシリコン薄膜トランジスタであってもよい。低温ポリシリコン薄膜トランジスタの活性層は低温ポリシリコン（ＬＴＰＳ、Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－Ｓｉｌｉｃｏｎ）を採用し、酸化物薄膜トランジスタの活性層は酸化物半導体（Ｏｘｉｄｅ）を採用する。低温ポリシリコン薄膜トランジスタは高移動度、高速充電等の利点を有し、酸化物薄膜トランジスタは低リーク電流等の利点を有する。低温ポリシリコン薄膜トランジスタと酸化物薄膜トランジスタを１つの表示基板に集積して、低温多結晶酸化物（ＬＴＰＯ、Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ）表示基板を形成することにより、両者の利点を利用して、低周波駆動を実現して、消費電力を低減して、表示品質を向上させることができる。

【0235】

図２７は本開示の少なくとも１つの実施例による表示装置の他の構造模式図である。幾つかの例示的な実施形態では、図２７に示すように、スキャンドライバーは第１セットの走査線ＧＬ１～ＧＬｎにより画素回路のＰ型トランジスタに駆動信号を提供してもよく、更に第２セットの走査線ＳＬ１～ＳＬｎにより画素回路のＮ型トランジスタに駆動信号を提供してもよい。発光ドライバーは発光制御線ＥＬ１～ＥＬｎにより画素回路に発光信号を提供してもよい。幾つかの例では、スキャンドライバーは上記実施例に記載のカスケード接続される複数の走査駆動制御回路を含み、第２セットの走査線ＳＬ１～ＳＬｎにより画素回路のＮ型トランジスタに駆動信号を提供してもよい。本例では、走査駆動制御回路の動作タイミングについては図９を参照できる。本実施例による表示装置についての他の説明は、上記の実施例の説明を参照できるため、ここで繰り返して説明しない。

【0236】

本開示における図面は本開示に係る構造のみに関し、他の構造については通常設計を参考してもよい。衝突がない場合、本開示の実施例及び実施例の特徴を互いに組み合わせて新しい実施例を取得することができる。当業者が理解できるように、本開示の技術方案の精神と範囲を逸脱せずに、本開示の技術方案に対して変更又は等同置換を行うことができる。それらの変更又は等同置換はいずれも本開示の請求項の範囲に含まれるべきである。

【符号の説明】

【0237】

３０ ベース基板
３１ 第１絶縁層
３２ 第２絶縁層
３３ 第３絶縁層
１１０ 活性層
１１０ａ チャネル領域
１１０ｂ 第１ドープ領域
１１０ｃ 第２ドープ領域
１１１ 第１極
１１２ 第２極
１１３ 制御極
１２０ 活性層
１２０ａ チャネル領域
１２０ｂ 第１ドープ領域
１２０ｃ 第２ドープ領域
１２１ 第１極
１２２ 第２極
１２３ 制御極
１３０ 活性層
１３０ａ チャネル領域
１３０ｂ 第１ドープ領域
１３０ｃ 第２ドープ領域
１３１ 第１極
１３２ 第２極
１３３ 制御極
１４０ 活性層
１４０ａ チャネル領域
１４０ｂ 第１ドープ領域
１４０ｃ 第２ドープ領域
１４１ 第１極
１４２ 第２極
１４３ 制御極
１５０ 活性層
１５０ａ チャネル領域
１５０ｂ 第１ドープ領域
１５０ｃ 第２ドープ領域
１５１ 第１極
１５２ 第２極
１５３ 制御極
１６０ 活性層
１６０ａ チャネル領域
１６０ｂ 第１ドープ領域
１６０ｃ 第２ドープ領域
１６１ 第１極
１６２ 第２極
１６３ 制御極
１７０ 活性層
１７０ａ チャネル領域
１７０ｂ 第１ドープ領域
１７０ｃ 第２ドープ領域
１７１ 第１極
１７２ 第２極
１７３ 制御極
１８０ 活性層
１８０ａ チャネル領域
１８０ｂ 第１ドープ領域
１８０ｃ 第２ドープ領域
１８１ 第１極
１８３ 制御極
１９０－１ 第１区画
１９０－１ａ１ チャネル領域
１９０－１ｂ 第１ドープ領域
１９０－１ｃ 第２ドープ領域
１９０－１ｄ 第３ドープ領域
１９０－２ 第２区画
１９０－２ａ１ チャネル領域
１９０－２ｂ 第１ドープ領域
１９０－２ｃ 第２ドープ領域
１９０－２ｄ 第３ドープ領域
１９１ 第１極
１９２ 第２極
１９３ａ 制御極
２００－１ 第３区画
２００－１ａ１ チャネル領域
２００－１ｂ 第１ドープ領域
２００－１ｃ 第２ドープ領域
２００－１ｄ 第３ドープ領域
２００－２ 第４区画
２００－２ａ チャネル領域
２００－２ｂ 第１ドープ領域
２００－２ｃ 第２ドープ領域
２０１ 第１極
２０２ 第２極
２０３ 制御極
２１１ 第１接続電極
２１２ 第２接続電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【国際調査報告】