特表 2024-528771 画素回路、駆動方法及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-08-01

(54)【発明の名称】画素回路、駆動方法及び表示装置

(51)【国際特許分類】

   G09G 3/3233 20160101AFI20240725BHJP

   G09G 3/20 20060101ALI20240725BHJP

   G09F 9/30 20060101ALI20240725BHJP

   H10K 59/123 20230101ALI20240725BHJP

   H01L 29/786 20060101ALI20240725BHJP

【ＦＩ】

G09G3/3233

G09G3/20 624B

G09G3/20 611J

G09G3/20 611G

G09G3/20 611E

G09G3/20 641R

G09G3/20 621K

G09F9/30 338

G09F9/30 365

H10K59/123

H01L29/78 614

H01L29/78 618B

H01L29/78 617N

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023560093

(86)(22)【出願日】2021-07-30

(85)【翻訳文提出日】2023-09-28

(86)【国際出願番号】 CN2021109889

(87)【国際公開番号】W WO2023004812

(87)【国際公開日】2023-02-02

(81)【指定国・地域】

(71)【出願人】

【識別番号】510280589

【氏名又は名称】京東方科技集團股▲ふん▼有限公司

【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ

(74)【代理人】

【識別番号】100070024

【弁理士】

【氏名又は名称】松永 宣行

(74)【代理人】

【識別番号】100195257

【弁理士】

【氏名又は名称】大渕 一志

(72)【発明者】

【氏名】劉 利賓

(72)【発明者】

【氏名】史 世明

(72)【発明者】

【氏名】趙 西玉

(72)【発明者】

【氏名】馮 宇

(72)【発明者】

【氏名】王 麗

【テーマコード（参考）】

3K107

5C080

5C094

5C380

5F110

【Ｆターム（参考）】

3K107AA01

3K107BB01

3K107BB08

3K107CC14

3K107CC33

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3K107HH04

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5C080EE26

5C080EE29

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5C080FF11

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5C080KK07

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5C380CC07

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5C380CC33

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5C380CC66

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5F110NN23

5F110NN24

5F110NN71

5F110NN72

5F110NN77

5F110NN78

5F110QQ08

(57)【要約】

本開示は、画素回路、駆動方法及び表示装置を提供する。画素回路は、駆動回路、第一制御回路、補償制御回路及び第一初期化回路を含み、第一制御回路は、第一走査信号の制御下で、駆動回路の制御端と接続ノード間を導通させるように制御するものであり、補償制御回路は、第二走査信号の制御下で、接続ノードと駆動回路の第一端間を導通させるように制御するものであり、第一初期化回路は、初期化制御信号の制御下で、第一初期化電圧を接続ノードに書き込むものであり、駆動回路は、その制御端の電位の制御下で、駆動回路の第一端と駆動回路の第二端間を導通させるように制御するためのものである。

【特許請求の範囲】

【請求項1】

駆動回路、第一制御回路、補償制御回路及び第一初期化回路を含む画素回路であって、
前記第一制御回路は、第一走査線、前記駆動回路の制御端及び接続ノードそれぞれに電気的に接続され、前記第一走査線から供給された第一走査信号の制御下で、前記駆動回路の制御端と前記接続ノード間を導通させるように制御するためのものであり、
前記補償制御回路は、第二走査線、前記接続ノード及び前記駆動回路の第一端それぞれに電気的に接続され、前記第二走査線から供給された第二走査信号の制御下で、前記接続ノードと前記駆動回路の第一端間を導通させるように制御するためのものであり、
前記第一初期化回路は、初期化制御線、第一初期化電圧線及び前記接続ノードそれぞれに電気的に接続され、前記初期化制御線から供給された初期化制御信号の制御下で、前記第一初期化電圧線から供給された第一初期化電圧を前記接続ノードに書き込むためのものであり、
前記駆動回路は、その制御端の電位の制御下で、前記駆動回路の第一端と前記駆動回路の第二端間を導通させるように制御するためのものである、画素回路。

【請求項2】

前記第一制御回路は、第一トランジスタを含み、
前記第一トランジスタの制御極が前記第一走査線に電気的に接続され、前記第一トランジスタの第一極が前記駆動回路の制御端に電気的に接続され、前記第一トランジスタの第二極が前記接続ノードに電気的に接続され、
前記第一制御トランジスタは、酸化物薄膜トランジスタである、請求項１に記載の画素回路。

【請求項3】

前記補償制御回路は、第二トランジスタを含み、
前記第二トランジスタの制御極が前記第二走査線に電気的に接続され、前記第二トランジスタの第一極が前記接続ノードに電気的に接続され、前記第二トランジスタの第二極が前記駆動回路の第一端に電気的に接続されている、請求項１に記載の画素回路。

【請求項4】

前記第二トランジスタは、低温ポリシリコン薄膜トランジスタである、請求項３に記載の画素回路。

【請求項5】

前記第一初期化回路は、第三トランジスタを含み、
前記第三トランジスタの制御極が前記初期化制御線に電気的に接続され、前記第三トランジスタの第一極が第一初期化電圧線に電気的に接続され、前記第三トランジスタの第二極が前記接続ノードに電気的に接続されている、請求項１に記載の画素回路。

【請求項6】

前記第三トランジスタは、低温ポリシリコン薄膜トランジスタである、請求項５に記載の画素回路。

【請求項7】

リセット回路を更に含み、
前記リセット回路は、第三走査線、リセット電圧線及び前記駆動回路の第二端それぞれに電気的に接続され、前記第三走査線から供給された第三走査信号の制御下で、前記リセット電圧線から供給されたリセット電圧を前記駆動回路の第二端に書き込むためのものである、請求項１に記載の画素回路。

【請求項8】

前記リセット電圧線と第一電圧線とは、同一電圧線であり、前記リセット電圧の電圧値は、第一初期化電圧の電圧値よりも大きい、請求項７に記載の画素回路。

【請求項9】

前記リセット回路は、第四トランジスタを含み、
前記第四トランジスタの制御極が前記第三走査線に電気的に接続され、前記第四トランジスタの第一極が前記リセット電圧線に電気的に接続され、前記第四トランジスタの第二極が前記駆動回路の第二端に電気的に接続されている、請求項７に記載の画素回路。

【請求項10】

前記駆動回路は、駆動トランジスタを含み、
前記駆動トランジスタは、シングルゲートトランジスタであり、前記駆動トランジスタのゲートが前記駆動回路の制御端に電気的に接続され、前記駆動トランジスタの第一極が前記駆動回路の第一端に電気的に接続され、前記駆動トランジスタの第二極が前記駆動回路の第二端に電気的に接続されているか、又は、
前記駆動トランジスタは、ダブルゲートトランジスタであり、前記駆動トランジスタの第一ゲートが前記駆動回路の制御端に電気的に接続され、前記駆動トランジスタの第二ゲートが第一電圧線に電気的に接続され、前記駆動トランジスタの第一極が前記駆動回路の第一端に電気的に接続され、前記駆動トランジスタの第二極が前記駆動回路の第二端に電気的に接続され、前記第一ゲートは、トップゲートであり、前記第二ゲートは、ボトムゲートであり、請求項１～９の何れか一項に記載の画素回路。

【請求項11】

発光素子、発光制御回路及び第二初期化回路を更に含み、
前記発光制御回路は、発光制御線、第一電圧線、前記駆動回路の第二端、前記駆動回路の第一端及び前記発光素子の第一極それぞれに電気的に接続され、前記発光制御線から供給された発光制御信号の制御下で、前記第一電圧線と前記駆動回路の第二端間を導通させるように制御し、前記駆動回路の第一端と前記発光素子の第一極とを導通させるように制御するためのものであり、
前記第二初期化回路は、第四走査線、第二初期化電圧線及び前記発光素子の第一極それぞれに電気的に接続され、前記第四走査線から供給された第四走査信号の制御下で、第二初期化電圧線から供給された第二初期化電圧を前記発光素子の第一極に書き込むためのものであり、
前記発光素子の第二極が第二電圧線に電気的に接続されている、請求項１～９の何れか一項に記載の画素回路。

【請求項12】

前記発光制御回路は、第五トランジスタ及び第六トランジスタを含み、
前記第五トランジスタの制御極が前記発光制御線に電気的に接続され、前記第五トランジスタの第一極が前記第一電圧線に電気的に接続され、前記第五トランジスタの第二極が前記駆動回路の第二端に電気的に接続され、
前記第六トランジスタの制御極が前記発光制御線に電気的に接続され、前記第六トランジスタの第一極が前記駆動回路の第一端に電気的に接続され、前記第六トランジスタの第二極が前記発光素子の第一極に電気的に接続され、
前記第二初期化回路は、第七トランジスタを含み、
前記第七トランジスタの制御極が前記第四走査線に電気的に接続され、前記第七トランジスタの第一極が前記第二初期化電圧線に電気的に接続され、前記第七トランジスタの第二極が前記発光素子の第一極に電気的に接続されている、請求項１１に記載の画素回路。

【請求項13】

前記第七トランジスタは、酸化物薄膜トランジスタである、請求項１２に記載の画素回路。

【請求項14】

データ書込回路及びエネルギー貯蔵回路を更に含み、
前記データ書込回路は、第二走査線、データ線及び前記駆動回路の第二端それぞれに電気的に接続され、前記第二走査線から供給された第二走査信号の制御下で、前記データ線上のデータ電圧を前記駆動回路の第二端に書き込むためのものであり、
前記エネルギー貯蔵回路は、前記駆動回路の制御端に電気的に接続され、電気エネルギーを貯蔵するためのものである、請求項１１に記載の画素回路。

【請求項15】

前記データ書込回路は、第八トランジスタを含み、前記エネルギー貯蔵回路は、蓄積容量を含み、前記駆動回路は、駆動トランジスタを含み、
前記第八トランジスタの制御極が前記第二走査線に電気的に接続され、前記第八トランジスタの第一極が前記データ線に電気的に接続され、前記第八トランジスタの第二極が前記駆動回路の第二端に電気的に接続され、
前記蓄積容量の第一端が前記駆動回路の制御端に電気的に接続され、前記蓄積容量の第二端が前記第一電圧線に電気的に接続されている、請求項１４に記載の画素回路。

【請求項16】

請求項１～１５の何れか一項に記載の画素回路に適用される駆動方法であって、表示周期には、初期化段階及びデータ書込段階が含まれ、前記駆動方法は、
初期化段階において、第一制御回路が第一走査信号の制御下で、駆動回路の制御端と接続ノード間を導通させるように制御し、第一初期化回路が初期化制御信号の制御下で、第一初期化電圧を接続ノードに書き込むことで、第一初期化電圧が前記駆動回路の制御端に書き込まれるようにして、前記データ書込段階の開始時に駆動回路がその第一端と前記駆動回路の第二端間を導通させるように制御可能にすることと、
データ書込段階において、第一制御回路が第一走査信号の制御下で、駆動回路の制御端と接続ノード間を導通させるように制御し、補償制御回路が第二走査信号の制御下で、前記接続ノードと前記駆動回路の第一端間を導通させるように制御して、前記駆動回路の制御端と前記駆動回路の第一端間を導通させるようにすることとを含む、駆動方法。

【請求項17】

前記画素回路は、リセット回路を更に含み、前記駆動方法は、
前記初期化段階において、前記リセット回路が第三走査信号の制御下で、リセット電圧を前記駆動回路の第二端に書き込むことを更に含む、請求項１６に記載の駆動方法。

【請求項18】

前記画素回路は、発光素子及び第二初期化回路を更に含み、前記駆動方法は、
前記第二初期化回路が第四走査信号の制御下で、第二初期化電圧を前記発光素子の第一極に書き込んで、前記発光素子が発光しないように制御することを更に含む、請求項１６に記載の駆動方法。

【請求項19】

前記画素回路は、発光制御回路、データ書込回路及びエネルギー貯蔵回路を更に含み、前記表示周期には、データ書込段階の後に設定された発光段階が更に含まれ、前記駆動方法は、
データ書込段階において、データ書込回路が第二走査信号の制御下で、データ線上のデータ電圧Ｖｄａｔａを駆動回路の第二端に書き込むことと、
データ書込段階の開始時に、駆動回路がその第一端と前記駆動回路の第二端間を導通させるように制御して、データ電圧Ｖｄａｔａでエネルギー貯蔵回路が充電されて、前記駆動回路の制御端の電位がＶｄａｔａ＋Ｖｔｈ（Ｖｔｈは、前記駆動回路に含まれる駆動トランジスタの閾値電圧）になるまで前記駆動回路の制御端の電位が変えられるようにすることと、
発光段階において、発光制御回路が発光制御信号の制御下で、前記第一電圧線と前記駆動回路の第二端間を導通させるように制御し、前記駆動回路の第一端と発光素子の第一極間を導通させるように制御し、駆動回路が発光素子を発光させるように駆動することとを更に含む、請求項１６～１８の何れか一項に記載の駆動方法。

【請求項20】

請求項１～１５の何れか一項に記載の画素回路を含む、表示装置。

【請求項21】

前記画素回路は、リセット回路及び第二初期化回路を含み、前記リセット回路が第三走査線に電気的に接続され、前記第二初期化回路が前記第四走査線に電気的に接続され、前記表示装置は、第三走査信号生成モジュール及び第四走査信号生成モジュールを更に含み、
前記第三走査信号生成モジュールは、前記第三走査線に電気的に接続され、前記第三走査線に第三走査信号を供給するためのものであり、
前記第四走査信号生成モジュールは、前記第四走査線に電気的に接続され、前記第四走査線に第四走査信号を供給するためのものである、請求項２０に記載の表示装置。

【請求項22】

前記第三走査信号と前記第四走査信号とは、同一走査信号であり、前記第三走査信号生成モジュールと前記第四走査信号生成モジュールとは、同一モジュールである、請求項２１に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、表示の技術分野に関し、特に、画素回路、駆動方法及び表示装置に関する。

【背景技術】

【0002】

従来のＬＴＰＳ（低温ポリシリコン）表示パネルは、ＬＴＰＳの高移動度特性を活かして、高いスイッチング速度が求められる表示分野に適用されているが、ＬＴＰＳ ＴＦＴ（薄膜トランジスタ）のトランジスタ特性により、漏電の問題が発生し得るため、低周波表示分野では、表示効果が理想的ではない。

【発明の概要】

【0003】

第一局面において、本開示の実施例には、駆動回路、第一制御回路、補償制御回路及び第一初期化回路を含む画素回路であって、
前記第一制御回路は、第一走査線、前記駆動回路の制御端及び接続ノードそれぞれに電気的に接続され、前記第一走査線から供給された第一走査信号の制御下で、前記駆動回路の制御端と前記接続ノード間を導通させるように制御するためのものであり、
前記補償制御回路は、第二走査線、前記接続ノード及び前記駆動回路の第一端それぞれに電気的に接続され、前記第二走査線から供給された第二走査信号の制御下で、前記接続ノードと前記駆動回路の第一端間を導通させるように制御するためのものであり、
前記第一初期化回路は、初期化制御線、第一初期化電圧線及び前記接続ノードそれぞれに電気的に接続され、前記初期化制御線から供給された初期化制御信号の制御下で、前記第一初期化電圧線から供給された第一初期化電圧を前記接続ノードに書き込むためのものであり、
前記駆動回路は、その制御端の電位の制御下で、前記駆動回路の第一端と前記駆動回路の第二端間を導通させるように制御するためのものである、画素回路が提供されている。

【0004】

選択的に、前記第一制御回路は、第一トランジスタを含み、
前記第一トランジスタの制御極が前記第一走査線に電気的に接続され、前記第一トランジスタの第一極が前記駆動回路の制御端に電気的に接続され、前記第一トランジスタの第二極が前記接続ノードに電気的に接続され、
前記第一制御トランジスタは、酸化物薄膜トランジスタである。

【0005】

選択的に、前記補償制御回路は、第二トランジスタを含み、
前記第二トランジスタの制御極が前記第二走査線に電気的に接続され、前記第二トランジスタの第一極が前記接続ノードに電気的に接続され、前記第二トランジスタの第二極が前記駆動回路の第一端に電気的に接続されている。

【0006】

選択的に、前記第二トランジスタは、低温ポリシリコン薄膜トランジスタである。

【0007】

選択的に、前記第一初期化回路は、第三トランジスタを含み、
前記第三トランジスタの制御極が前記初期化制御線に電気的に接続され、前記第三トランジスタの第一極が第一初期化電圧線に電気的に接続され、前記第三トランジスタの第二極が前記接続ノードに電気的に接続されている。

【0008】

選択的に、前記第三トランジスタは、低温ポリシリコン薄膜トランジスタである。

【0009】

選択的に、本開示の少なくとも１つの実施例に記載の画素回路は、リセット回路を更に含み、
前記リセット回路は、第三走査線、リセット電圧線及び前記駆動回路の第二端それぞれに電気的に接続され、前記第三走査線から供給された第三走査信号の制御下で、前記リセット電圧線から供給されたリセット電圧を前記駆動回路の第二端に書き込むためのものである。

【0010】

選択的に、前記リセット電圧線と第一電圧線とは、同一電圧線であり、前記リセット電圧の電圧値は、第一初期化電圧の電圧値よりも大きい。

【0011】

選択的に、前記リセット回路は、第四トランジスタを含み、
前記第四トランジスタの制御極が前記第三走査線に電気的に接続され、前記第四トランジスタの第一極が前記リセット電圧線に電気的に接続され、前記第四トランジスタの第二極が前記駆動回路の第二端に電気的に接続されている。

【0012】

選択的に、前記駆動回路は、駆動トランジスタを含み、
前記駆動トランジスタは、シングルゲートトランジスタであり、前記駆動トランジスタのゲートが前記駆動回路の制御端に電気的に接続され、前記駆動トランジスタの第一極が前記駆動回路の第一端に電気的に接続され、前記駆動トランジスタの第二極が前記駆動回路の第二端に電気的に接続されているか、又は、
前記駆動トランジスタは、ダブルゲートトランジスタであり、前記駆動トランジスタの第一ゲートが前記駆動回路の制御端に電気的に接続され、前記駆動トランジスタの第二ゲートが第一電圧線に電気的に接続され、前記駆動トランジスタの第一極が前記駆動回路の第一端に電気的に接続され、前記駆動トランジスタの第二極が前記駆動回路の第二端に電気的に接続され、前記第一ゲートは、トップゲートであり、前記第二ゲートは、ボトムゲートである。

【0013】

選択的に、本開示の少なくとも１つの実施例に記載の画素回路は、発光素子、発光制御回路及び第二初期化回路を更に含み、
前記発光制御回路は、発光制御線、第一電圧線、前記駆動回路の第二端、前記駆動回路の第一端及び前記発光素子の第一極それぞれに電気的に接続され、前記発光制御線から供給された発光制御信号の制御下で、前記第一電圧線と前記駆動回路の第二端間を導通させるように制御し、前記駆動回路の第一端と前記発光素子の第一極とを導通させるように制御するためのものであり、
前記第二初期化回路は、第四走査線、第二初期化電圧線及び前記発光素子の第一極それぞれに電気的に接続され、前記第四走査線から供給された第四走査信号の制御下で、第二初期化電圧線から供給された第二初期化電圧を前記発光素子の第一極に書き込むためのものであり、
前記発光素子の第二極が第二電圧線に電気的に接続されている。

【0014】

選択的に、前記発光制御回路は、第五トランジスタ及び第六トランジスタを含み、
前記第五トランジスタの制御極が前記発光制御線に電気的に接続され、前記第五トランジスタの第一極が前記第一電圧線に電気的に接続され、前記第五トランジスタの第二極が前記駆動回路の第二端に電気的に接続され、
前記第六トランジスタの制御極が前記発光制御線に電気的に接続され、前記第六トランジスタの第一極が前記駆動回路の第一端に電気的に接続され、前記第六トランジスタの第二極が前記発光素子の第一極に電気的に接続され、
前記第二初期化回路は、第七トランジスタを含み、
前記第七トランジスタの制御極が前記第四走査線に電気的に接続され、前記第七トランジスタの第一極が前記第二初期化電圧線に電気的に接続され、前記第七トランジスタの第二極が前記発光素子の第一極に電気的に接続されている。

【0015】

選択的に、前記第七トランジスタは、酸化物薄膜トランジスタである。

【0016】

選択的に、本開示の少なくとも１つの実施例に記載の画素回路は、データ書込回路及びエネルギー貯蔵回路を更に含み、
前記データ書込回路は、第二走査線、データ線及び前記駆動回路の第二端それぞれに電気的に接続され、前記第二走査線から供給された第二走査信号の制御下で、前記データ線上のデータ電圧を前記駆動回路の第二端に書き込むためのものであり、
前記エネルギー貯蔵回路は、前記駆動回路の制御端に電気的に接続され、電気エネルギーを貯蔵するためのものである。

【0017】

選択的に、前記データ書込回路は、第八トランジスタを含み、前記エネルギー貯蔵回路は、蓄積容量を含み、前記駆動回路は、駆動トランジスタを含み、
前記第八トランジスタの制御極が前記第二走査線に電気的に接続され、前記第八トランジスタの第一極が前記データ線に電気的に接続され、前記第八トランジスタの第二極が前記駆動回路の第二端に電気的に接続され、
前記蓄積容量の第一端が前記駆動回路の制御端に電気的に接続され、前記蓄積容量の第二端が前記第一電圧線に電気的に接続されている。

【0018】

第二局面において、本開示の実施例には、上記の画素回路に適用される駆動方法であって、表示周期には、初期化段階及びデータ書込段階が含まれ、前記駆動方法は、
初期化段階において、第一制御回路が第一走査信号の制御下で、駆動回路の制御端と接続ノード間を導通させるように制御し、第一初期化回路が初期化制御信号の制御下で、第一初期化電圧を接続ノードに書き込むことで、第一初期化電圧が前記駆動回路の制御端に書き込まれるようにして、前記データ書込段階の開始時に駆動回路がその第一端と前記駆動回路の第二端間を導通させるように制御可能にすることと、
データ書込段階において、第一制御回路が第一走査信号の制御下で、駆動回路の制御端と接続ノード間を導通させるように制御し、補償制御回路が第二走査信号の制御下で、前記接続ノードと前記駆動回路の第一端間を導通させるように制御して、前記駆動回路の制御端と前記駆動回路の第一端間を導通させるようにすることとを含む、駆動方法が更に提供されている。

【0019】

選択的に、前記画素回路は、リセット回路を更に含み、前記駆動方法は、
前記初期化段階において、前記リセット回路が第三走査信号の制御下で、リセット電圧を前記駆動回路の第二端に書き込むことを更に含む。

【0020】

選択的に、前記画素回路は、発光素子及び第二初期化回路を更に含み、前記駆動方法は、
前記第二初期化回路が第四走査信号の制御下で、第二初期化電圧を前記発光素子の第一極に書き込んで、前記発光素子が発光しないように制御することを更に含む。

【0021】

選択的に、前記画素回路は、発光制御回路、データ書込回路及びエネルギー貯蔵回路を更に含み、前記表示周期には、データ書込段階の後に設定された発光段階が更に含まれ、前記駆動方法は、
データ書込段階において、データ書込回路が第二走査信号の制御下で、データ線上のデータ電圧Ｖｄａｔａを駆動回路の第二端に書き込むことと、
データ書込段階の開始時に、駆動回路がその第一端と前記駆動回路の第二端間を導通させるように制御して、データ電圧Ｖｄａｔａでエネルギー貯蔵回路が充電されて、前記駆動回路の制御端の電位がＶｄａｔａ＋Ｖｔｈ（Ｖｔｈは、前記駆動回路に含まれる駆動トランジスタの閾値電圧）になるまで前記駆動回路の制御端の電位が変えられるようにすることと、
発光段階において、発光制御回路が発光制御信号の制御下で、前記第一電圧線と前記駆動回路の第二端間を導通させるように制御し、前記駆動回路の第一端と発光素子の第一極間を導通させるように制御し、駆動回路が発光素子を発光させるように駆動することとを更に含む。

【0022】

第三局面において、本開示の実施例には、上記の画素回路を含む、表示装置が更に提供されている。

【0023】

選択的に、前記画素回路は、リセット回路及び第二初期化回路を含み、前記リセット回路が第三走査線に電気的に接続され、前記第二初期化回路が前記第四走査線に電気的に接続され、前記表示装置は、第三走査信号生成モジュール及び第四走査信号生成モジュールを更に含み、
前記第三走査信号生成モジュールは、前記第三走査線に電気的に接続され、前記第三走査線に第三走査信号を供給するためのものであり、
前記第四走査信号生成モジュールは、前記第四走査線に電気的に接続され、前記第四走査線に第四走査信号を供給するためのものである。

【0024】

選択的に、前記第三走査信号と前記第四走査信号とは、同一走査信号であり、前記第三走査信号生成モジュールと前記第四走査信号生成モジュールとは、同一モジュールである。

【0025】

ここの図面は、明細書に組み込まれて本明細書の一部を構成し、本開示に準じる実施例を示しており、明細書とともに本開示の原理を解釈するためのものである。明らかなことに、以下で説明される図面は、あくまでも本開示のいくつかの実施例であり、当業者にとっては、創造的な労働を払わずに、これらの図面に基づいて他の図面を得ることができる。

【図面の簡単な説明】

【0026】

【図1】関連技術における画素駆動回路の回路構造模式図である。

【図2】図１の画素駆動回路の駆動方法における各ノードのタイミングチャートである。

【図3】図１の画素駆動回路の図２に示す駆動方法における第一ノード、第二ノード、第三ノードのシミュレーションタイミングチャートである。

【図4】本開示に係る画素駆動回路の例示的な実施例の構造模式図である。

【図5】本開示に係る画素駆動回路の別の例示的な実施例の構造模式図である。

【図6】本開示に係る画素駆動回路の別の例示的な実施例の構造模式図である。

【図7】本開示に係る画素駆動回路の別の例示的な実施例の構造模式図である。

【図8】図７の画素駆動回路の駆動方法における各ノードのタイミングチャートである。

【図9】図７の画素駆動回路の図８に示す駆動方法における第一ノード、第二ノード、第三ノードのシミュレーションタイミングチャートである。

【図10】本開示に係る画素駆動回路の例示的な実施例の構造図である。

【図11】本開示に係る画素駆動回路の別の例示的な実施例の構造模式図である。

【図12】本開示に係る画素駆動回路の別の例示的な実施例の構造模式図である。

【図13】図１２の画素駆動回路の駆動方法における各ノードのタイミングチャートである。

【図14】本開示に係る画素駆動回路の別の例示的な実施例の構造模式図である。

【図15】本開示の表示パネルの例示的な実施例における画素駆動回路の分布図である。

【図16】本開示の表示パネルの別の例示的な実施例における画素駆動回路の分布図である。

【図17】本開示の表示パネルの別の例示的な実施例における画素駆動回路の分布図である。

【図18】本開示の表示パネルの例示的な実施例の構造の一部レイアウト図である。

【図19】図１８における第一導電層の構造レイアウト図である。

【図20】図１８における第二導電層の構造レイアウト図である。

【図21】図１８における第二アクティブ層の構造レイアウト図である。

【図22】図１８における第三導電層の構造レイアウト図である。

【図23】図１８における第四導電層の構造レイアウト図である。

【図24】図１８における第一導電層、第二導電層、第二アクティブ層の構造レイアウト図である。

【図25】図１８における第一導電層、第二導電層、第二アクティブ層、第三導電層の構造レイアウト図である。

【図26】図１８における破線Ａに沿った部分断面図である。

【図27】本開示の実施例による画素回路の構造模式図その一である。

【図28】本開示の実施例による画素回路の構造模式図その二である。

【図29】本開示の実施例による第一リセットサブ回路の構造模式図である。

【図30】本開示の実施例による補償サブ回路の構造模式図である。

【図31】本開示の実施例による駆動サブ回路の構造模式図である。

【図32】本開示の実施例による書込サブ回路の構造模式図である。

【図33】本開示の実施例による第一発光制御サブ回路の構造模式図である。

【図34】本開示の実施例による第二発光制御サブ回路の構造模式図である。

【図35】本開示の実施例による第二リセットサブ回路の構造模式図その一である。

【図36】本開示の実施例による第二リセットサブ回路の構造模式図その二である。

【図37a】本開示の実施例による画素回路の等価回路図その一である。

【図37b】本開示の実施例による画素回路の等価回路図その二である。

【図38a】本開示の実施例による画素回路の等価回路図その三である。

【図38b】本開示の実施例による画素回路の等価回路図その三である。

【図39】図３７ａ又は図３７ｂに示す画素回路の１走査周期内での作動タイミングチャートである。

【図40】図３８ａ又は３８ｂに示す画素回路の１走査周期内での作動タイミングチャートである。

【図41】図３７ａに示す画素回路のリセット段階でのトランジスタ作動状態模式図である。

【図42】図３７ａに示す画素回路の復帰段階でのトランジスタ作動状態模式図である。

【図43】図３７ａに示す画素回路のデータ書込段階でのトランジスタ作動状態模式図である。

【図44】図３７ａに示す画素回路の発光段階でのトランジスタ作動状態模式図である。

【図45】本開示の実施例による画素回路の駆動方法のフロー模式図である。

【図46】本開示の少なくとも１つの実施例に記載の画素回路の構造図である。

【図47】本開示の少なくとも１つの実施例に記載の画素回路の構造図である。

【図48】本開示の少なくとも１つの実施例に記載の画素回路の構造図である。

【図49】本開示の少なくとも１つの実施例に記載の画素回路の構造図である。

【図50】本開示の少なくとも１つの実施例に記載の画素回路の回路図である。

【図51】本開示の図５０に示す画素回路の少なくとも１つの実施例の作動タイミングチャートである。

【図52】本開示の少なくとも１つの実施例に記載の画素回路の回路図である。

【図53】本開示の少なくとも１つの実施例に記載の画素回路の回路図である。

【図54】本開示の少なくとも１つの実施例に記載の画素回路の回路図である。

【図55】隣接する２行の画素回路が同一行のリセット電圧線に電気的に接続されている模式図である。

【図56】隣接する２列の画素回路が同一列のリセット電圧線に電気的に接続されている模式図である。

【図57】隣接する行及び隣接する列の画素回路によってリセット電圧線が共有されている模式図である。

【図58】格子状に設けられたリセット電圧線と複数の画素回路との接続関係及び位置関係の模式図である。

【図59】本開示の少なくとも１つの実施例に記載の表示装置の構造図である。

【図60】本開示の少なくとも１つの実施例に記載の表示装置の構造図である。

【図61】本開示の少なくとも１つの実施例に記載の画素回路の構造図である。

【図62】本開示の少なくとも１つの実施例に記載の画素回路の構造図である。

【図63】本開示の少なくとも１つの実施例に記載の画素回路の構造図である。

【図64】本開示の少なくとも１つの実施例に記載の画素回路の構造図である。

【図65】本開示の少なくとも１つの実施例に記載の画素回路の構造図である。

【図66】本開示の少なくとも１つの実施例に記載の画素回路の構造図である。

【図67】本開示の少なくとも１つの実施例に記載の画素回路の構造図である。

【図68】本開示の少なくとも１つの実施例に記載の画素回路の回路図である。

【図69】図６８に示す画素回路の少なくとも１つの実施例の作動タイミングチャートである。

【図70】図６８に示す画素回路の少なくとも１つの実施例の作動タイミングチャートである。

【図71】図６８に示す画素回路の少なくとも１つの実施例の作動タイミングチャートである。

【図72】本開示の少なくとも１つの実施例に記載の画素回路の構造図である。

【図73】図７２に示す画素回路の少なくとも１つの実施例の作動タイミングチャートである。

【図74】図７２に示す画素回路の少なくとも１つの実施例の作動タイミングチャートである。

【図75】本開示の少なくとも１つの実施例に記載の画素回路の構造図である。

【図76】図７５に示す画素回路の少なくとも１つの実施例の作動タイミングチャートである。

【図77】本開示の少なくとも１つの実施例に記載の表示装置の構造図である。

【図78】本開示の少なくとも１つの実施例に記載の表示装置の構造図である。

【発明を実施するための形態】

【0027】

以下、図面を参照して、例示的な実施例をより全面的に説明する。しかしながら、例示的な実施例は、様々な形態で実施可能であり、本明細書で説明される例に限定されるものとして理解されるべきではなく、逆に、これらの実施例を提供することにより、本開示がより全面的かつ完全とされ、例示的な実施例の構想が当業者に全面的に伝えられることになる。図面における同じ符号は、同じ又は類似の構造を示しており、その詳細な説明は省略する。

【0028】

「１つ」、「一」、「前記」といった用語は、１つ又は複数の要素／コンポーネントなどの存在を示すためのものであり、「含む」及び「有する」といった用語は、オープンな包含という意味を示すためのものであり、挙げられた要素／コンポーネントなどに加えて、他の要素／コンポーネントなどが存在し得ることを意味する。

【0029】

図１は、関連技術における画素駆動回路の回路構造模式図を示すものである。当該画素駆動回路は、駆動トランジスタＴ３、第一トランジスタＴ１、第二トランジスタＴ２、第四トランジスタＴ４、第五トランジスタＴ５、第六トランジスタＴ６、第七トランジスタＴ７、容量Ｃを含んでもよい。そのうち、駆動トランジスタＴ３は、ゲートが第一ノードＮ１に接続され、第一極が第二ノードＮ２に接続され、第二極が第三ノードＮ３に接続され、第四トランジスタＴ４は、第一極がデータ信号端Ｄａに接続され、第二極が第二ノードＮ２に接続され、ゲートがゲート駆動信号端Ｇ２に接続され、第五トランジスタＴ５は、第一極が第一電源端ＶＤＤに接続され、第二極が第二ノードＮ２に接続され、ゲートがイネーブル信号端ＥＭに接続され、第二トランジスタＴ２は、第一極が第一ノードＮ１に接続され、第二極が第三ノードＮ３に接続され、ゲートがゲート駆動信号端Ｇ１に接続され、第六トランジスタＴ６は、第一極が第三ノードＮ３に接続され、第二極が第七トランジスタＴ７の第一極に接続され、ゲートがイネーブル信号端ＥＭに接続され、第七トランジスタＴ７は、第二極が第二初期信号端Ｖｉｎｉｔ２に接続され、ゲートが第二リセット信号端Ｒｅ２に接続され、第一トランジスタＴ１は、第一極が第一ノードＮ１に接続され、第二極が第一初期信号端Ｖｉｎｉｔ１に接続され、ゲートが第一リセット信号端Ｒｅ１に接続され、容量Ｃは、第一電源端ＶＤＤと第一ノードＮ１との間に接続されている。当該画素駆動回路は、発光ユニットＯＬＥＤに接続されて、当該発光ユニットＯＬＥＤを発光させるように駆動するために使用されてもよく、発光ユニットＯＬＥＤは、第六トランジスタＴ６の第二極と電源端ＶＳＳとの間に接続されてもよい。そのうち、第一トランジスタＴ１及び第二トランジスタＴ２は、Ｎ型のトランジスタであってもよく、例えば、第一トランジスタＴ１及び第二トランジスタＴ２は、Ｎ型の金属酸化物トランジスタであってもよく、Ｎ型の金属酸化物トランジスタは、小さい漏れ電流を有するため、発光段階において、第一トランジスタＴ１及び第二トランジスタＴ２を介したノードＮの漏電を回避することができる。一方、駆動トランジスタＴ３、第四トランジスタＴ４、第五トランジスタＴ５、第六トランジスタＴ６、第七トランジスタＴ７は、Ｐ型のトランジスタであってもよく、例えば、駆動トランジスタＴ３、第四トランジスタＴ４、第五トランジスタＴ５、第六トランジスタＴ６、第七トランジスタＴ７は、Ｐ型の低温ポリシリコントランジスタであってもよく、低温ポリシリコントランジスタは、高いキャリア移動度を有するため、高解像度、高応答速度、高画素密度、高開口率の表示パネルの実現に有利である。第一初期信号端と第二初期信号端とは、実際の状況に応じて、同じ又は異なる電圧信号を出力してもよい。

【0030】

図２は、図１の画素駆動回路の駆動方法における各ノードのタイミングチャートを示すものである。そのうち、Ｇ１は、ゲート駆動信号端Ｇ１のタイミングを表し、Ｇ２は、ゲート駆動信号端Ｇ２のタイミングを表し、Ｒｅ１は、第一リセット信号端Ｒｅ１のタイミングを表し、Ｒｅ２は、第二リセット信号端Ｒｅ２のタイミングを表し、ＥＭは、イネーブル信号端ＥＭのタイミングを表し、Ｄａは、データ信号端Ｄａのタイミングを表し、Ｎ１は、第一ノードＮ１のタイミングを表す。当該画素駆動回路の駆動方法は、第一リセット段階ｔ１、閾値補償段階ｔ２、第二リセット段階ｔ３、発光段階ｔ４を含んでもよい。第一リセット段階ｔ１において、第一リセット信号端Ｒｅ１は、ハイレベル信号を出力し、第一トランジスタＴ１がオンにされ、第一初期信号端Ｖｉｎｉｔ１は、第一ノードＮ１に初期信号を入力する。閾値補償段階ｔ２において、ゲート駆動信号端Ｇ１は、ハイレベル信号を出力し、ゲート駆動信号端Ｇ２は、ローレベル信号を出力し、第四トランジスタＴ４、第二トランジスタＴ２がオンにされるとともに、データ信号端Ｄａは、電圧Ｖｄａｔａ＋ＶｔｈがノードＮに書き込まれるように駆動信号を出力し、ここで、Ｖｄａｔａは、駆動信号の電圧であり、Ｖｔｈは、駆動トランジスタＴ３の閾値電圧である。第二リセット段階ｔ３において、第二リセット信号端Ｒｅ２は、ローレベル信号を出力し、第七トランジスタＴ７がオンにされ、第二初期信号端Ｖｉｎｉｔ２は、第六トランジスタＴ６の第二極に初期信号を入力する。発光段階ｔ４において、イネーブル信号端ＥＭは、ローレベル信号を出力し、第六トランジスタＴ６、第五トランジスタＴ５がオンにされ、駆動トランジスタＴ３は、容量Ｃに蓄積された電圧Ｖｄａｔａ＋Ｖｔｈの作用の下で発光する。駆動トランジスタの出力電流の式は、Ｉ＝（μＷＣｏｘ／２Ｌ）（Ｖｇｓ－Ｖｔｈ）^２であり、ここで、μは、キャリア移動度であり、Ｃｏｘは、単位面積のゲート容量であり、Ｗは、駆動トランジスタのチャネルの幅であり、Ｌは、駆動トランジスタのチャネルの長さであり、Ｖｇｓは、駆動トランジスタのゲート・ソース間電圧差であり、Ｖｔｈは、駆動トランジスタの閾値電圧である。当該式によれば、本開示に係る画素駆動回路内の駆動トランジスタの出力電流は、Ｉ＝（μＷＣｏｘ／２Ｌ）（Ｖｄａｔａ＋Ｖｔｈ－Ｖｄｄ－Ｖｔｈ）^２となる。当該画素駆動回路は、その出力電流への駆動トランジスタの閾値の影響を回避することができる。

【0031】

関連技術では、画素駆動回路内の駆動トランジスタのゲートとソースとの間には、寄生容量が存在し、画素駆動回路は、リセット段階において、駆動トランジスタのゲート電圧が初期電圧に初期化され、上記寄生容量のカップリング作用の下で、駆動トランジスタのソース電圧もそれに応じて変化する。リセット段階では、異なるグレースケールをリセットする際、駆動トランジスタのゲート電圧の変化量が異なることで、駆動トランジスタのソース電圧の変化量も異なり、その結果、リセット段階が完了した後、駆動トランジスタのＶｇｓ（ゲート・ソース間電圧差）が異なる。図３は、図１画素駆動回路の図２に示す駆動方法における第一ノード、第二ノード、第三ノードのシミュレーションタイミングチャートを示すものであり、Ｎ１は、第一ノードＮ１のタイミングチャートを表し、Ｎ２は、第二ノードＮ２のタイミングチャートを表し、Ｎ３は、第三ノードＮ３のタイミングチャートを表す。図３には、図１に示す画素駆動回路について、４つのデータ信号の下での各ノードのタイミングチャートが具体的に示されており、図３におけるリセット段階ｔ１では、当該４つのデータ信号の下での第一ノードＮ１をリセットする必要があり、本例示的な実施例は、２つのデータ信号の下での各ノードのタイミングについて説明する。図３に示すように、第一データ信号の下では、各ノードのタイミングは、曲線Ｖｄａ１に示すようになり、第二データ信号の下では、各ノードのタイミングは、曲線Ｖｄａ２に示すようになる。第一データ信号と第二データ信号とは、電圧が異なるため、リセット段階ｔ１の前では、第一ノードＮ１の電圧が異なり、第三ノードＮ３の電圧も異なり、第二ノードの電圧が何れも第一電源端ＶＤＤの電圧であり、リセット段階ｔ１では、２つのデータ信号の下での第一ノードＮ１の電圧は、何れも初期電圧までプルダウンされ、第一データ信号の下での第一ノードＮ１のプルダウン変化量が第二データ信号の下での第一ノードＮ１のプルダウン変化量よりも小さく、第一データ信号の下での第二ノードのプルダウン変化量が第二データ信号の下での第二ノードＮ２のプルダウン変化量よりも小さく、即ち、リセット段階では、第一データ信号の下での第二ノードＮ２の電圧が第二データ信号の下での第二ノードＮ２の電圧よりも小さく、その結果、異なるデータ信号の下では、駆動トランジスタのＶｇｓ（ゲート・ソース間電圧差）が異なる。一方、駆動トランジスタのＶｇｓがその閾値電圧に影響を与えるため、表示パネルには、残像及びちらつきの問題が発生してしまう。例えば、表示パネルが白黒画面から同一グレースケール画面に切り替わると、白黒画面の対応する画素内の駆動トランジスタの閾値電圧が異なるため、同一グレースケール画面に切り替わった後、前フレームの白黒画面の所在する領域には、それぞれ異なるグレースケールが表示され、即ち、残像の問題が発生してしまう。

【0032】

これに鑑みて、本例示的な実施例は、画素駆動回路を提供しており、図４は、本開示に係る画素駆動回路の例示的な実施例の構造模式図を示すものである。前記画素駆動回路は、駆動回路１、第一リセット回路２、第二リセット回路３を含んでもよく、駆動回路１は、第一ノードＮ１、第二ノードＮ２に接続され、前記第一ノードＮ１及び前記第二ノードＮ２の電圧差に応じて駆動電流を出力するためのものであり、第一リセット回路２は、前記第一ノードＮ１、第一初期信号端Ｖｉｎｉｔ１、第一リセット信号端Ｒｅ１に接続され、前記第一リセット信号端Ｒｅ１の信号に応答して前記第一初期信号端Ｖｉｎｉｔ１の信号を前記第一ノードＮ１に伝送するためのものであり、第二リセット回路３は、前記第二ノードＮ２、第一電源端ＶＧＨに接続され、制御信号に応答して前記第一電源端ＶＧＨの信号を前記第二ノードＮ２に伝送するためのものである。

【0033】

本例示的な実施例では、画素駆動回路は、リセット段階において、第一リセット回路２を利用して前記第一初期信号端Ｖｉｎｉｔ１の信号を前記第一ノードＮ１に伝送するとともに、第二リセット回路３を利用して前記第一電源端ＶＧＨの信号を前記第二ノードＮ２に伝送することができるため、異なるデータ信号の下では、当該画素駆動回路は、駆動トランジスタのゲート・ソース間電圧差を同一値にリセットすることができ、その結果、表示パネルの残像及びちらつきの問題が改善される。

【0034】

本例示的な実施例では、図４に示すように、前記駆動回路１は、第三ノードＮ３に接続されてもよく、前記駆動回路１は、駆動トランジスタＴ３を含んでもよく、駆動トランジスタＴ３は、ゲートが前記第一ノードＮ１に接続され、第一極が前記第二ノードＮ２に接続され、第二極が前記第三ノードＮ３に接続されている。駆動トランジスタＴ３は、Ｐ型のトランジスタであってもよく、例えば、駆動トランジスタＴ３は、Ｐ型の低温ポリシリコントランジスタであってもよく、駆動トランジスタＴ３は、第一ノードＮ１と第二ノードＮ２との電圧差に応じて第三ノードに駆動電流を入力してもよい。理解すべきなのは、他の例示的な実施例では、駆動トランジスタＴ３は、Ｎ型のトランジスタであってもよく、駆動トランジスタＴ３がＮ型のトランジスタである場合、駆動トランジスタは、第一ノードＮ１と第二ノードＮ２との電圧差に応じて第二ノードに駆動電流を入力してもよい。また、駆動回路１は、複数の駆動トランジスタを含んでもよく、複数の駆動トランジスタは、第二ノードと第三ノードとの間に並列に接続されてもよい。

【0035】

本例示的な実施例では、図４に示すように、前記第一リセット回路２は、第一トランジスタＴ１を含んでもよく、第一トランジスタＴ１は、ゲートが前記第一リセット信号端Ｒｅ１に接続され、第一極が前記第一初期信号端Ｖｉｎｉｔ１に接続され、第二極が前記第一ノードＮ１に接続されている。前記第二リセット回路３のオンレベルは、前記第一リセット回路２のオンレベルと同じ極性であってもよく、前記第二リセット回路３は、前記第一リセット信号端Ｒｅ１に接続されてもよく、前記第二リセット回路３は、前記第一リセット信号端Ｒｅ１の信号に応答して前記第一電源端ＶＧＨの信号を前記第二ノードＮ２に伝送するために使用されてもよい。図４に示すように、前記第二リセット回路３は、第八トランジスタＴ８を含んでもよく、第八トランジスタＴ８は、ゲートが前記第一リセット信号端Ｒｅ１に接続され、第一極が前記第一電源端ＶＧＨに接続され、第二極が前記第二ノードＮ２に接続されている。

【0036】

説明すべきなのは、当該画素駆動回路は、閾値補償段階で駆動トランジスタＴ３をオンにする必要があるため、第一初期信号端Ｖｉｎｉｔ１と第一電源端ＶＧＨとの電圧差Ｖｉｎｉｔ１－Ｖｇｈは、駆動トランジスタＴ３の閾値電圧よりも小さい必要があり、ここで、Ｖｉｎｉｔ１は、第一初期信号端の電圧であり、Ｖｇｈは、第一電源端ＶＧＨの電圧である。また、他の例示的な実施例では、前記第二リセット回路３は、第二ノードがリセットされるように、制御信号に応答して他の信号端の信号を第二ノードに伝送してもよい。

【0037】

本例示的な実施例では、第一トランジスタＴ１、第八トランジスタＴ８は、何れも酸化物トランジスタであってもよく、例えば、第一トランジスタＴ１、第八トランジスタＴ８の半導体材料は、酸化インジウムガリウム亜鉛であってもよく、それに応じて、第一トランジスタＴ１、第八トランジスタＴ８は、Ｎ型のトランジスタであってもよい。酸化物トランジスタは、小さなオフ漏れ電流を有するため、第一トランジスタＴ１を介した第一ノードＮ１の漏れ電流、及び第八トランジスタＴ８を介した第二ノードＮ２の漏れ電流を低減することができる。

【0038】

理解すべきなのは、他の例示的な実施例では、前記第二リセット回路３のオンレベルと前記第一リセット回路２のオンレベルとは、逆極性であってもよい。例えば、図５は、本開示に係る画素駆動回路の別の例示的な実施例の構造模式図を示すものである。前記第二リセット回路３は、前記第二リセット信号端Ｒｅ２に接続されてもよく、前記第二リセット回路３は、前記第二リセット信号端Ｒｅ２の信号に応答して前記第一電源端ＶＧＨの信号を前記第二ノードＮ２に伝送するために使用されてもよく、ここで、前記第二リセット信号端Ｒｅ２の信号と前記第一リセット信号端Ｒｅ１の信号とは、逆極性であってもよい。前記第一リセット回路２は、Ｎ型の第一トランジスタＴ１を含んでもよく、第一トランジスタＴ１は、ゲートが前記第一リセット信号端Ｒｅ１に接続され、第一極が前記第一初期信号端Ｖｉｎｉｔ１に接続され、第二極が前記第一ノードＮ１に接続されている。前記第二リセット回路３は、Ｐ型の第八トランジスタＴ８を含んでもよく、第八トランジスタＴ８は、ゲートが前記第二リセット信号端Ｒｅ２に接続され、第一極が前記第一電源端ＶＧＨに接続され、第二極が前記第二ノードＮ２に接続されている。

【0039】

本例示的な実施例では、本開示に係る画素駆動回路の別の例示的な実施例の構造模式図である図６に示すように、前記画素駆動回路は、制御回路５、カップリング回路６を更に含んでもよく、制御回路５は、第二電源端ＶＤＤ、第二ノードＮ２、第三ノードＮ３、第四ノードＮ４、イネーブル信号端ＥＭに接続され、前記イネーブル信号端ＥＭの信号に応答して前記第二電源端ＶＤＤの信号を前記第二ノードＮ２に伝送するために使用されるとともに、前記イネーブル信号端ＥＭの信号に応答して前記第三ノードＮ３と前記第四ノードＮ４とを導通させるために使用され、カップリング回路６は、前記第二電源端ＶＤＤと前記第一ノードＮ１との間に接続されている。

【0040】

本例示的な実施例では、図６に示すように、前記画素駆動回路は、データ書込回路７、閾値補償回路８を更に含んでもよく、データ書込回路７は、前記第二ノードＮ２、データ信号端Ｖｄａｔａ、第一ゲート駆動信号端Ｇ１に接続され、前記第一ゲート駆動信号端Ｇ１の信号に応答して前記データ信号端Ｖｄａｔａの信号を前記第二ノードＮ２に伝送するためのものであり、閾値補償回路８は、前記第一ノードＮ１、第三ノードＮ３に接続され、制御信号に応答して前記第一ノードＮ１と前記第三ノードＮ３とを接続するためのものであってもよい。データ書込回路７、閾値補償回路８は、閾値補償段階でオンにされて、第一ノードＮ１に補償電圧Ｖｄａｔａ＋Ｖｔｈを書き込むためのものであり、ここで、Ｖｄａｔａは、データ信号端の電圧であり、Ｖｔｈは、駆動トランジスタの閾値電圧である。理解すべきなのは、他の例示的な実施例では、第一ノードＮ１への補償電圧の書き込みには、他の手法もあり、例えば、データ書込回路を前記第三ノードＮ３、データ信号端Ｖｄａｔａ、第一ゲート駆動信号端Ｇ１に接続して、データ書込回路を、前記第一ゲート駆動信号端Ｇ１の信号に応答して前記データ信号端Ｖｄａｔａの信号を前記第三ノードＮ３に伝送するために使用するとともに、閾値補償回路８を前記第一ノードＮ１、第二ノードＮ２に接続して、閾値補償回路８を、制御信号に応答して前記第一ノードＮ１と前記第二ノードＮ２とを接続するために使用してもよい。データ書込回路７、閾値補償回路８がオンにされると、当該画素駆動回路は、同様に、第一ノードＮ１に補償電圧Ｖｄａｔａ＋Ｖｔｈを書き込むことができる。

【0041】

本例示的な実施例では、図６に示すように、前記第四ノードＮ４は、発光ユニットＯＬＥＤと接続するために使用されてもよく、発光ユニットＯＬＥＤは、発光ダイオードであってもよく、当該発光ユニットＯＬＥＤの他方の電極が第四電源端ＶＳＳに接続されてもよく、第四電源端ＶＳＳの電圧は、第二電源端ＶＤＤの電圧よりも小さい。前記画素駆動回路は、第三リセット回路４を更に含んでもよく、第三リセット回路４は、前記第四ノードＮ４、第二初期信号端Ｖｉｎｉｔ２に接続され、制御信号に応答して前記第二初期信号端Ｖｉｎｉｔ２の信号を前記第四ノードＮ４に伝送するためのものである。ここで、第四ノードＮ４に初期信号を書き込むことにより、発光ダイオードの内部の発光界面上の再結合しなかったキャリアを除去し、発光ダイオードの経時劣化を軽減することができる。

【0042】

本例示的な実施例では、図６に示すように、前記制御回路５は、第五トランジスタＴ５、第六トランジスタＴ６を含んでもよく、第五トランジスタＴ５は、ゲートが前記イネーブル信号端ＥＭに接続され、第一極が前記第二電源端ＶＤＤに接続され、第二極が前記第二ノードＮ２に接続され、第六トランジスタＴ６は、ゲートが前記イネーブル信号端ＥＭに接続され、第一極が前記第三ノードＮ３に接続され、第二極が前記第四ノードＮ４に接続されている。前記カップリング回路６は、第三容量Ｃ３を含んでもよく、第三容量Ｃ３は、前記第二電源端ＶＤＤと前記第一ノードＮ１との間に接続されている。

【0043】

本例示的な実施例では、図６に示すように、前記閾値補償回路８のオンレベルと前記データ書込回路７のオンレベルとは、逆極性であってもよく、前記閾値補償回路８は、第二ゲート駆動信号端Ｇ２に接続されてもよく、前記閾値補償回路８は、前記第二ゲート駆動信号端Ｇ２の信号に応答して前記第一ノードＮ１と前記第三ノードＮ３とを接続するために使用され、ここで、前記第一ゲート駆動信号端Ｇ１の信号と前記第二ゲート駆動信号端Ｇ２の信号とは、逆極性であってもよい。前記データ書込回路７は、第四トランジスタＴ４を含んでもよく、第四トランジスタＴ４は、ゲートが前記第一ゲート駆動信号端Ｇ１に接続され、第一極が前記データ信号端Ｖｄａｔａに接続され、第二極が前記第二ノードＮ２に接続され、前記閾値補償回路８は、第二トランジスタＴ２を含んでもよく、第二トランジスタＴ２は、ゲートが前記第二ゲート駆動信号端Ｇ２に接続され、第一極が前記第一ノードＮ１に接続され、第二極が前記第三ノードＮ３に接続され、前記第四トランジスタＴ４は、Ｐ型のトランジスタであってもよく、例えば、第四トランジスタＴ４は、Ｐ型の低温ポリシリコントランジスタであってもよく、低温ポリシリコントランジスタは、高いキャリア移動度を有するため、第四トランジスタＴ４の応答速度を向上させることができ、前記第二トランジスタＴ２は、Ｎ型のトランジスタであってもよく、例えば、第二トランジスタＴ２は、酸化物トランジスタであってもよく、第二トランジスタＴ２の半導体材料は、酸化インジウムガリウム亜鉛であってもよい。当該画素駆動回路は、第二トランジスタＴ２を酸化物トランジスタとすることにより、発光段階における第二トランジスタを介した第一ノードＮ１の漏れ電流を低減することができる。

【0044】

理解すべきなのは、他の例示的な実施例では、第四トランジスタＴ４と第二トランジスタＴ２とは、ともにＮ型のトランジスタ又はＰ型のトランジスタであってもよく、それに応じて、第四トランジスタＴ４と第二トランジスタＴ２とによって、同一ゲート駆動信号端が共有されてもよい。

【0045】

本例示的な実施例では、図６に示すように、前記第三リセット回路４は、第三リセット信号端Ｒｅ３に接続されてもよく、前記第三リセット回路４は、前記第三リセット信号端Ｒｅ３の信号に応答して前記第二初期信号端Ｖｉｎｉｔ２の信号を前記第四ノードＮ４に伝送するために使用されてもよい。前記第三リセット回路４は、第七トランジスタＴ７を含んでもよく、第七トランジスタＴ７は、ゲートが前記第三リセット信号端Ｒｅ３に接続され、第一極が前記第二初期信号端Ｖｉｎｉｔ２に接続され、第二極が前記第四ノードＮ４に接続されている。第七トランジスタＴ７は、Ｐ型のトランジスタであってもよく、例えば、第七トランジスタＴ７は、Ｐ型の低温ポリシリコントランジスタであってもよく、低温ポリシリコントランジスタは、高いキャリア移動度を有するため、第七トランジスタＴ７は、速い応答速度を有することになる。

【0046】

本例示的な実施例では、図６に示すように、第八トランジスタＴ８の第一極と第五トランジスタＴ５の第一極とは、それぞれ異なる電源端に接続されているが、理解すべきなのは、他の例示的な実施例では、本開示に係る画素駆動回路の別の例示的な実施例の構造模式図である図７に示すように、第八トランジスタＴ８の第一極と第五トランジスタＴ５の第一極とは、同一電源端に接続されていてもよく、即ち、前記第二電源端ＶＤＤは、前記第一電源端ＶＧＨを共有していてもよい。

【0047】

図８は、図７の画素駆動回路の駆動方法における各ノードのタイミングチャートを示すものであり、そのうち、Ｇ１は、第一ゲート駆動信号端のタイミングを表し、Ｇ２は、第二ゲート駆動信号端のタイミング、Ｒｅ１は、第一リセット信号端のタイミングを表し、Ｒｅ３は、第三リセット信号端のタイミングを表し、ＥＭは、イネーブル信号端のタイミングを表す。当該画素駆動回路の駆動方法は、リセット段階ｔ１と、閾値補償段階ｔ２と、バッファ段階ｔ３と、発光段階ｔ４との４つの段階を含んでもよい。そのうち、リセット段階ｔ１において、イネーブル信号端ＥＭ、第一リセット信号端Ｒｅ１、第一ゲート駆動信号端は、ハイレベル信号を出力し、第二ゲート駆動信号端Ｇ２、第三リセット信号端Ｒｅ３は、ローレベル信号を出力し、第一トランジスタＴ１、第七トランジスタＴ７、第八トランジスタＴ８がオンにされ、第一初期信号端Ｖｉｎｉｔ１は、第一ノードＮ１に第一初期信号を入力し、第一電源端ＶＤＤは、第二ノードＮ２に電源信号を入力し、第二初期信号端Ｖｉｎｉｔ２は、第四ノードに第二初期信号を入力し、ここで、第一初期信号と第二初期信号とは、電圧が同じであってもよいし、異なってもよい。閾値補償段階ｔ２において、イネーブル信号端ＥＭ、第二ゲート駆動信号端Ｇ２、第三リセット信号端は、ハイレベル信号を出力し、第一リセット信号端Ｒｅ１、第一ゲート駆動信号端Ｇ１は、ローレベル信号を出力し、第二トランジスタＴ２、第四トランジスタＴ４がオンにされ、データ信号端Ｖｄａｔａにより、第一ノードＮ１に補償電圧Ｖｄａｔａ＋Ｖｔｈが書き込まれ、ここで、Ｖｄａｔａは、データ信号端の電圧であり、Ｖｔｈは、駆動トランジスタの閾値電圧である。バッファ段階ｔ３において、イネーブル信号端ＥＭ、第三リセット信号端Ｒｅ３、第一ゲート駆動信号端Ｇ１は、ハイレベル信号を出力し、第二ゲート駆動信号端Ｇ２、第一リセット信号端Ｒｅ１は、ローレベル信号を出力し、全てのトランジスタがオフにされる。発光段階ｔ４において、第三リセット信号端Ｒｅ３、第一ゲート駆動信号端Ｇ１は、ハイレベル信号を出力し、イネーブル信号端ＥＭ、第二ゲート駆動信号端Ｇ２、第一リセット信号端Ｒｅ１は、ローレベル信号を出力し、第五トランジスタＴ５、第六トランジスタＴ６がオンにされ、駆動トランジスタＴ３は、第三容量Ｃ３に蓄積された電圧Ｖｄａｔａ＋Ｖｔｈの作用の下で発光する。理解すべきなのは、他の例示的な実施例では、当該駆動方法は、バッファ段階を含まなくてもよく、第一トランジスタＴ１と第七トランジスタＴ７とは、異なる段階でオンにされてもよい。閾値補償段階ｔ２では、第一ゲート駆動信号端Ｇ１の実効レベル（ローレベル）の時間長さは、第二ゲート駆動信号端Ｇ２の実効レベル（ハイレベル）の時間長さよりも小さくてもよく、当該閾値補償段階ｔ２では、第一ゲート駆動信号端Ｇ１は、画素駆動回路の１行を走査してもよく、第二ゲート駆動信号端Ｇ２は、画素駆動回路の複数行、例えば画素駆動回路の２行を１行ずつ走査してもよい。

【0048】

図９は、図７の画素駆動回路の図８に示す駆動方法における第一ノード、第二ノード、第三ノードのシミュレーションタイミングチャートを示すものであり、Ｎ１は、第一ノードＮ１のタイミングチャートを表し、Ｎ２は、第二ノードＮ２のタイミングチャートを表し、Ｎ３は、第三ノードＮ３のタイミングチャートを表す。図９には、図７に示す画素駆動回路について、４つのデータ信号の下での各ノードのタイミングチャートが具体的に示されており、図９におけるリセット段階ｔ１では、当該４つのデータ信号の下での第一ノードＮ１をリセットする必要があり、本例示的な実施例は、２つのデータ信号の下での各ノードのタイミングについて説明する。図９に示すように、第一データ信号の下では、各ノードのタイミングは、曲線Ｖｄａ１に示すようになり、第二データ信号の下では、各ノードのタイミングは、曲線Ｖｄａ２に示すようになる。図９に示すように、第一データ信号と第二データ信号とは、電圧が異なるため、リセット段階ｔ１の前では、第一ノードＮ１の電圧が異なり、第三ノードＮ３の電圧も異なり、第二ノードの電圧が何れも第一電源端ＶＤＤの電圧であり、リセット段階ｔ１では、２つのデータ信号の下での第一ノードＮ１の電圧は、何れも第一初期信号の電圧までプルダウンされるとともに、第二ノードＮ２の電圧も、第一電源端ＶＤＤの電圧に初期化されるため、リセット段階が終了したとき、第一データ信号の下での駆動トランジスタのゲート・ソース間電圧差が第二データ信号の下での駆動トランジスタのゲート・ソース間電圧差に等しくなり、その結果、当該画素駆動回路は、異なるデータ信号の下での駆動トランジスタのゲート・ソース間電圧差が異なることによる残像の問題を改善することができる。

【0049】

本例示的な実施例は、上記の画素駆動回路を駆動するための画素駆動回路の駆動方法を更に提供しており、前記方法は、
リセット段階において、前記第一リセット回路２を利用して第一初期信号端Ｖｉｎｉｔ１の信号を第一ノードＮ１に伝送するとともに、前記第二リセット回路３を利用して前記第一電源端ＶＧＨの信号を前記第二ノードＮ２に伝送することを含む。当該画素駆動方法について、上記内容では、既に詳しく説明されており、ここで繰り返して述べない。

【0050】

本例示的な実施例は、表示パネルを更に提供しており、当該表示パネルは、上記の画素駆動回路を含んでもよい。当該表示パネルは、携帯電話、タブレットＰＣ、テレビ等の表示装置に適用可能である。

【0051】

図１に示すように、関連技術では、第一ノードＮ１とゲート駆動信号端Ｇ１との間には、寄生容量があり、図２に示すように、閾値補償段階ｔ２が終了したとき、ゲート駆動信号端Ｇ１の信号は、ハイレベルからローレベルに変化し、当該寄生容量のカップリング作用の下で、第一ノードＮ１の電圧は、ゲート駆動信号端Ｇ１によって引き下げられるため、データ信号端の最大電圧では０グレースケール（黒画面）の表示を実現できなくなるか、又は０グレースケールの正常な表示が必要となる場合は、より大きな電圧信号をデータ信号端から供給する必要がある。

【0052】

これに鑑みて、本例示的な実施例は、画素駆動回路を提供しており、図１０は、本開示に係る画素駆動回路の例示的な実施例の構造図を示すものであり、前記画素駆動回路は、駆動トランジスタＴ３、データ書込回路７、閾値補償回路８、第一容量Ｃ１、第二容量Ｃ２を含んでもよく、駆動トランジスタＴ３は、ゲートが第一ノードＮ１に接続され、第一極が第二ノードＮ２に接続され、第二極が第三ノードＮ３に接続され、データ書込回路７は、前記第二ノードＮ２、データ信号端Ｖｄａｔａに接続され、第一ゲート駆動信号端Ｇ１の信号に応答して前記データ信号端Ｖｄａｔａの信号を前記第二ノードＮ２に伝送するためのものであり、閾値補償回路８は、前記第一ノードＮ１、第三ノードＮ３、第二ゲート駆動信号端Ｇ２に接続され、前記第二ゲート駆動信号端Ｇ２の信号に応答して前記第一ノードＮ１と前記第三ノードＮ３とを導通させるためのものであり、第一容量Ｃ１は、前記第一ノードＮ１と前記第一ゲート駆動信号端Ｇ１との間に接続され、第二容量Ｃ２は、前記第一ノードＮ１と前記第二ゲート駆動信号端Ｇ２との間に接続され、ここで、前記データ書込回路７のオンレベルは、ローレベルであり、前記閾値補償回路８のオンレベルは、ハイレベルであり、且つ前記第一容量Ｃ１の容量値は、前記第二容量Ｃ２の容量値よりも大きい。

【0053】

本例示的な実施例では、閾値補償段階において、第一ゲート駆動信号端Ｇ１は、ローレベル信号を出力可能であり、第二ゲート駆動信号端Ｇ２は、ハイレベル信号を出力可能であるため、第一ノードＮ１への補償電圧Ｖｄａｔａ＋Ｖｔｈの書き込みが実現され、Ｖｄａｔａは、データ信号端の電圧であり、Ｖｔｈは、駆動トランジスタＴ３の閾値電圧である。閾値補償段階が終了した後、第一ゲート駆動信号端Ｇ１の信号は、ローレベルからハイレベルに変化し、第一容量Ｃ１のカップリング作用の下で、第一ノードＮ１は、第一ゲート駆動信号端Ｇ１によって引き上げられ、第二ゲート駆動信号端Ｇ２の信号は、ハイレベルからローレベルに変化し、第二容量Ｃ２のカップリング作用の下で、第一ノードＮ１は、第二ゲート駆動信号端Ｇ２によって引き下げられ、第一容量Ｃ１の容量値が第二容量Ｃ２の容量値よりも大きいため、第一ノードＮ１は、全体として引き上げられる。これにより、当該画素駆動回路に対応して設けられたソース駆動回路は、データ信号端に小さな電圧信号を供給するだけで、当該画素駆動回路の限界グレースケール（最小グレースケール又は最大グレースケール）の表示を実現でき、即ち、当該画素駆動回路が適用された表示パネルには、少ない消費電力を具備させることができる。

【0054】

本例示的な実施例では、駆動トランジスタＴ３は、Ｐ型のトランジスタであってもよく、例えば、駆動トランジスタは、Ｐ型の低温ポリシリコントランジスタであってもよく、駆動トランジスタＴ３がＰ型のトランジスタである場合、第一ノードＮ１の電圧が大きいほど、駆動トランジスタＴ３の出力電流が小さくなり、即ち、当該画素駆動回路は、０グレースケールにおいてソース駆動回路から出力されるデータ信号の電圧を下げることができる。理解すべきなのは、他の例示的な実施例では、駆動トランジスタＴ３は、Ｎ型のトランジスタであってもよく、駆動トランジスタＴ３がＮ型のトランジスタである場合、第一ノードＮ１電圧が大きいほど、駆動トランジスタＴ３の出力電流が大きくなり、即ち、当該画素駆動回路は、最大グレースケールにおいてソース駆動回路から出力されるデータ信号の電圧を下げることができる。

【0055】

本例示的な実施例では、前記第一容量Ｃ１の容量値をＣ１とし、前記第二容量Ｃ２の容量値をＣ２とし、Ｃ１／Ｃ２は、１．５以上４以下であってもよく、例えば、Ｃ１／Ｃ２は、１．５、２、２．３、２．５、３、３．５、４であってもよい。そのうち、Ｃ１／Ｃ２の値が大きいほど、第一ノードＮ１をプルアップされる効果が顕著になる。

【表1】

上記表に示すように、Ｖｄａｔａ－Ｌ０は、０グレースケールにおいて各色のサブ画素に必要なデータ信号の電圧を表し、ΔＶは、ソース駆動回路の最大出力電圧と、０グレースケールにおいて必要となる最大データ信号の電圧との差を表し、ここで、ソース駆動回路の最大出力電圧は、６．８９Ｖである。そのうち、Ｃ１／Ｃ２が１．３５、１．７３、２．０５、２．３となるものに対応する複数組のデータは、同一設計構造で（Ｃ１／Ｃ２が異なる点を除き、他の構造が同じ）の複数組のデータであり、Ｃ１／Ｃ２が２．２となるものに対応するデータは、別の設計構造でのデータであり、この表から分かるように、同一設計構造では、Ｃ１／Ｃ２が大きいほど、第一ノードＮ１をプルアップされる効果が顕著になるため、０グレースケールにおいて必要となるデータ信号の電圧が小さくなる。

【0056】

本例示的な実施例では、図１０に示すように、前記データ書込回路７は、Ｐ型の第四トランジスタＴ４を含んでもよく、例えば、第四トランジスタＴ４は、Ｐ型の低温ポリシリコントランジスタであってもよく、第四トランジスタＴ４は、ゲートが前記第一ゲート駆動信号端Ｇ１に接続され、第一極が前記第二ノードＮ２に接続され、第二極が前記データ信号端Ｖｄａｔａに接続され、前記閾値補償回路８は、Ｎ型の第二トランジスタＴ２を含んでもよく、例えば、第二トランジスタＴ２は、Ｎ型の酸化物トランジスタであってもよく、当該酸化物トランジスタの半導体材料は、酸化インジウムガリウム亜鉛であってもよく、第二トランジスタＴ２は、ゲートが前記第二ゲート駆動信号端Ｇ２に接続され、第一極が前記第一ノードＮ１に接続され、第二極が前記第三ノードＮ３に接続されている。

【0057】

本例示的な実施例では、本開示に係る画素駆動回路の別の例示的な実施例の構造模式図である図１１に示すように、前記画素駆動回路は、制御回路５、カップリング回路６を更に含んでもよく、制御回路５は、第二電源端ＶＤＤ、第二ノードＮ２、第三ノードＮ３、第四ノードＮ４、イネーブル信号端ＥＭに接続されてもよく、制御回路５は、前記イネーブル信号端ＥＭの信号に応答して前記第二電源端ＶＤＤの信号を前記第二ノードＮ２に伝送するために使用されるとともに、前記イネーブル信号端ＥＭの信号に応答して前記第三ノードＮ３と前記第四ノードＮ４とを導通させるために使用されてもよく、カップリング回路６は、前記第一ノードＮ１と前記第二電源端ＶＤＤとの間に接続されてもよい。理解すべきなのは、他の例示的な実施例では、制御回路５は、前記イネーブル信号端ＥＭの信号に応答して前記第二電源端ＶＤＤの信号を前記第三ノードＮ３に伝送するために使用されるとともに、前記イネーブル信号端ＥＭの信号に応答して前記第二ノードＮ２と前記第四ノードＮ４とを導通させるために使用されてもよい。

【0058】

本例示的な実施例では、図１１に示すように、前記画素駆動回路は、第一リセット回路２を更に含んでもよく、第一リセット回路２は、前記第一ノードＮ１、第一初期信号端Ｖｉｎｉｔ１、第一リセット信号端Ｒｅ１に接続されてもよく、第一リセット回路２は、前記第一リセット信号端Ｒｅ１の信号に応答して前記第一初期信号端Ｖｉｎｉｔ１の信号を前記第一ノードＮ１に伝送するために使用されてもよい。

【0059】

本例示的な実施例では、図１１に示すように、前記第四ノードＮ４は、発光ユニットＯＬＥＤと接続するために使用されてもよく、前記画素駆動回路は、第三リセット回路４を更に含んでもよく、第三リセット回路４は、前記第四ノードＮ４、第二初期信号端Ｖｉｎｉｔ２、第三リセット信号端Ｒｅ３に接続され、第三リセット回路４は、前記第三リセット信号端Ｒｅ３の信号に応答して前記第二初期信号端Ｖｉｎｉｔ２の信号を前記第四ノードＮ４に伝送するために使用されてもよい。発光ユニットＯＬＥＤの他端は、第三電源端ＶＳＳに接続されてもよく、発光ユニットＯＬＥＤは、発光ダイオードであってもよい。第四ノードＮ４に初期信号を書き込むことにより、発光ダイオードの内部の発光界面上の再結合しなかったキャリアを除去し、発光ダイオードの経時劣化を軽減することができる。

【0060】

本例示的な実施例では、図１１に示すように、前記カップリング回路６は、第三容量Ｃ３を含んでもよく、第三容量Ｃ３は、前記第一ノードＮ１と前記第二電源端ＶＤＤとの間に接続され、前記第三容量Ｃ３の容量値は、前記第一容量Ｃ１の容量値よりも大きくてもよく、且つ前記第三容量Ｃ３の容量値は、前記第二容量Ｃ２の容量値よりも大きくてもよい。第三容量Ｃ３を大きな容量値に設定することにより、第三容量Ｃ３の電荷蓄積能力を増加させることができるため、発光段階の最大継続時間長さを増加させることができる。前記制御回路５は、第五トランジスタＴ５、第六トランジスタＴ６を含んでもよく、第五トランジスタＴ５は、ゲートが前記イネーブル信号端ＥＭに接続され、第一極が前記第二電源端ＶＤＤに接続され、第二極が前記第二ノードＮ２に接続され、第六トランジスタＴ６は、ゲートが前記イネーブル信号端ＥＭに接続され、第一極が前記第三ノードＮ３に接続され、第二極が前記第四ノードＮ４に接続されている。前記第一リセット回路２は、第一トランジスタＴ１を含んでもよく、第一トランジスタＴ１は、ゲートが前記第一リセット信号端Ｒｅ１に接続され、第一極が前記第一初期信号端Ｖｉｎｉｔ１に接続され、第二極が前記第一ノードＮ１に接続され、前記第三リセット回路４は、第七トランジスタＴ７を含んでもよく、第七トランジスタＴ７は、ゲートが前記第三リセット信号端Ｒｅ３に接続され、第一極が前記第二初期信号端Ｖｉｎｉｔ２に接続され、第二極が前記第四ノードＮ４に接続されている。そのうち、第一トランジスタＴ１、第二トランジスタＴ２は、Ｎ型のトランジスタであってもよく、当該Ｎ型のトランジスタの半導体材料は、酸化インジウムガリウム亜鉛であってもよく、酸化物トランジスタは、小さなオフ漏れ電流を有するため、発光段階における第一トランジスタＴ１、第二トランジスタＴ２を介した第一ノードＮ１の漏れ電流を低減することができる。第四トランジスタＴ４、第五トランジスタＴ５、第六トランジスタＴ６、第七トランジスタＴ７は、Ｐ型のトランジスタであってもよく、例えば、第四トランジスタＴ４、第五トランジスタＴ５、第六トランジスタＴ６、第七トランジスタＴ７は、Ｐ型の低温ポリシリコントランジスタであってもよく、低温ポリシリコントランジスタは、高いキャリア移動度を有するため、高解像度、高応答速度、高画素密度、高開口率の表示パネルの実現に有利である。

【0061】

図１２は、本開示に係る画素駆動回路の別の例示的な実施例の構造模式図を示すものである。前記画素駆動回路は、第二リセット回路３を更に含んでもよく、第二リセット回路３は、前記第二ノードＮ２、第一電源端ＶＧＨに接続されてもよく、第二リセット回路３は、制御信号に応答して前記第一電源端ＶＧＨの信号を前記第二ノードＮ２に伝送するために使用されてもよい。本例示的な実施例では、第一リセット回路のオンレベルと第三リセット回路のオンレベルとは、逆極性であってもよく、第一リセット信号端Ｒｅ１の信号と第三リセット信号端Ｒｅ３の信号とは、逆極性であってもよく、前記第二リセット回路３のオンレベルと前記第一リセット回路２のオンレベルとは、逆極性であってもよく、前記第二リセット回路３は、前記第三リセット信号端Ｒｅ３に接続されてもよく、前記第二リセット回路３は、前記第三リセット信号端Ｒｅ３の信号に応答して前記第一電源端ＶＧＨの信号を前記第二ノードＮ２に伝送するために使用されてもよい。

【0062】

本例示的な実施例では、画素駆動回路内の駆動トランジスタのゲートとソースとの間には、寄生容量が存在し、画素駆動回路は、リセット段階において、駆動トランジスタのゲート電圧が初期電圧に初期化され、上記寄生容量のカップリング作用の下で、駆動トランジスタのソース電圧もそれに応じて変化する。リセット段階では、異なるグレースケールをリセットする際、駆動トランジスタのゲート電圧の変化量が異なることで、駆動トランジスタのソース電圧の変化量も異なり、その結果、リセット段階が完了した後、駆動トランジスタのＶｇｓ（ゲート・ソース間電圧差）が異なる。一方、駆動トランジスタのＶｇｓがその閾値電圧に影響を与えるため、表示パネルには、残像の問題が発生してしまう。例えば、表示パネルが白黒画面から同一グレースケール画面に切り替わると、白黒画面の対応する画素ポイント内の駆動トランジスタの閾値電圧が異なるため、同一グレースケール画面に切り替わった後、前フレームの白黒画面の所在する領域には、それぞれ異なるグレースケールが表示され、即ち、残像の問題が発生してしまう。本例示的な実施例では、画素駆動回路は、リセット段階において、第一リセット回路２を利用して前記第一初期信号端Ｖｉｎｉｔ１の信号を前記第一ノードＮ１に伝送するとともに、第二リセット回路３を利用して前記第一電源端ＶＧＨの信号を前記第二ノードＮ２に伝送することができるため、異なるデータ信号の下では、当該画素駆動回路は、駆動トランジスタのゲート・ソース間電圧差を同一値にリセットすることができ、その結果、表示パネルの残像の問題が改善される。

【0063】

本例示的な実施例では、前記第二リセット回路３は、第八トランジスタＴ８を含んでもよく、第八トランジスタＴ８は、ゲートが前記第三リセット信号端Ｒｅ３に接続され、第一極が前記第一電源端ＶＧＨに接続され、第二極が前記第二ノードＮ２に接続され、第八トランジスタＴ８は、Ｐ型のトランジスタであってもよい。理解すべきなのは、他の例示的な実施例では、第二リセット回路のオンレベルは、第一リセット回路のオンレベルと同じ極性であってもよく、第二リセット回路は、第一リセット信号端に接続されてもよく、第二リセット回路は、第一リセット信号端の信号に応答して第一電源端ＶＧＨの信号を第二ノードに伝送するために使用されてもよい。それに応じて、第八トランジスタは、Ｎ型のトランジスタであってもよく、当該Ｎ型のトランジスタの半導体材料は、酸化インジウムガリウム亜鉛であってもよい。前記第一電源端ＶＧＨは、前記第二電源端ＶＤＤを共有していてもよく、例えば、第二リセット回路は、第二電源端ＶＤＤに接続されていてもよい。

【0064】

図１３は、図１２の画素駆動回路の駆動方法における各ノードのタイミングチャートを示すものである。そのうち、Ｇ１は、第一ゲート駆動信号端のタイミングを表し、Ｇ２表示第二ゲート駆動信号端のタイミング、Ｒｅ１は、第一リセット信号端のタイミングを表し、Ｒｅ３は、第三リセット信号端のタイミングを表し、ＥＭは、イネーブル信号端のタイミングを表す。当該画素駆動回路の駆動方法は、リセット段階ｔ１と、閾値補償段階ｔ２と、バッファ段階ｔ３と、発光段階ｔ４との４つの段階を含んでもよい。そのうち、リセット段階ｔ１において、イネーブル信号端ＥＭ、第一リセット信号端Ｒｅ１、第一ゲート駆動信号端は、ハイレベル信号を出力し、第二ゲート駆動信号端Ｇ２、第三リセット信号端Ｒｅ３は、ローレベル信号を出力し、第一トランジスタＴ１、第七トランジスタＴ７、第八トランジスタＴ８がオンにされ、第一初期信号端Ｖｉｎｉｔ１は、第一ノードＮ１に第一初期信号を入力し、第一電源端ＶＤＤは、第二ノードＮ２に電源信号を入力し、第二初期信号端Ｖｉｎｉｔ２は、第四ノードに第二初期信号を入力し、ここで、第一初期信号と第二初期信号とは、電圧が同じであってもよいし、異なってもよい。閾値補償段階ｔ２において、イネーブル信号端ＥＭ、第二ゲート駆動信号端Ｇ２、第三リセット信号端は、ハイレベル信号を出力し、第一リセット信号端Ｒｅ１は、ローレベル信号を出力し、閾値補償段階ｔ２の少なくとも一部の期間において、第一ゲート駆動信号端Ｇ１は、ローレベル信号を出力し、第二トランジスタＴ２、第四トランジスタＴ４がオンにされ、データ信号端Ｖｄａｔａにより、第一ノードＮ１に補償電圧Ｖｄａｔａ＋Ｖｔｈが書き込まれ、ここで、Ｖｄａｔａは、データ信号端の電圧であり、Ｖｔｈは、駆動トランジスタの閾値電圧である。バッファ段階ｔ３において、イネーブル信号端ＥＭ、第三リセット信号端Ｒｅ３、第一ゲート駆動信号端Ｇ１は、ハイレベル信号を出力し、第二ゲート駆動信号端Ｇ２、第一リセット信号端Ｒｅ１は、ローレベル信号を出力し、全てのトランジスタがオフにされる。発光段階ｔ４において、第三リセット信号端Ｒｅ３、第一ゲート駆動信号端Ｇ１は、ハイレベル信号を出力し、イネーブル信号端ＥＭ、第二ゲート駆動信号端Ｇ２、第一リセット信号端Ｒｅ１は、ローレベル信号を出力し、第五トランジスタＴ５、第六トランジスタＴ６がオンにされ、駆動トランジスタＴ３は、容量Ｃに蓄積された電圧Ｖｄａｔａ＋Ｖｔｈの作用の下で発光する。本例示的な実施例では、閾値補償段階ｔ２では、第一ゲート駆動信号端Ｇ１の実効レベル（ローレベル）の時間長さは、第二ゲート駆動信号端Ｇ２の実効レベル（ハイレベル）の時間長さよりも小さくてもよく、当該閾値補償段階ｔ２において、第一ゲート駆動信号端Ｇ１は、画素駆動回路の１行を走査してもよく、第二ゲート駆動信号端Ｇ２は、画素駆動回路の複数行を１行ずつ走査してもよく、例えば、第二ゲート駆動信号端Ｇ２は、画素駆動回路の２行を１行ずつ走査してもよい。理解すべきなのは、他の例示的な実施例では、当該駆動方法は、バッファ段階を含まなくてもよく、第一トランジスタＴ１と第七トランジスタＴ７とは、異なる段階でオンにされてもよい。第一ゲート駆動信号端Ｇ１の実効レベル（ローレベル）の時間長さは、第二ゲート駆動信号端Ｇ２の実効レベル（ハイレベル）の時間長さに等しくてもよい。

【0065】

本開示に係る画素駆動回路の別の例示的な実施例の構造模式図である図１４に示すように、当該画素駆動回路は、第四容量Ｃ４を更に含んでもよく、第四容量Ｃ４の第一電極は、第二ノードＮ２に接続されてもよく、当該画素駆動回路は、発光段階において、第二電源端ＶＤＤが第四容量Ｃ４を充電可能であり、リセット段階のスタート時点において、第四容量Ｃ４が第二ノードＮ２のハイレベルを維持可能であるため、このように構成することにより、リセット段階において第一電源端ＶＧＨが第二ノードＮ２にハイレベル信号を書き込む速度を加速させることができる。第四容量Ｃ４の第二電極は、第五ノードＮ５に接続されてもよく、第五ノードＮ５の等電位導電部には、閾値補償段階の前又はスタート段階にプルダウン動作があった場合、第五ノードＮ５は、第二ノードＮ２に対してプルダウン作用を有するため、表示パネルの異なる位置における第二ノードＮ２の電圧には、差異が存在する。例えば、第五ノードＮ５の等電位導電部は、第一ゲート駆動信号端Ｇ１を提供するための第一ゲート線であってもよく、第一ゲート線は、第二ノードＮ２の等電位導電部と部分的に重なり合ってもよい。そうすれば、第一ゲート線の構造の一部は、第四容量Ｃ４の第二電極を形成するために使用可能となり、第一ゲート線は、閾値補償段階のスタート段階でハイレベルからローレベルに変化し、その結果、第一ゲート線によって第二ノードＮ２の電圧が引き下げられることになる。本例示的な実施例は、第二ノードＮ２に対する第一ゲート線のプルダウン作用が低減されるように、第二ノードＮ２の等電位導電部と第一ゲート線とのオーバーラップ面積をできるだけ小さくしてもよい。ここで、第四容量Ｃ４の容量値Ｃ４は、第二容量Ｃ２の容量値よりも小さくてもよく、第四容量Ｃ４は、０．５ｆＦ～４ｆＦであってもよく、例えば、０．５ｆＦ、２ｆＦ、４ｆＦである。第四容量Ｃ４の容量値Ｃ４は、第一容量Ｃ１の容量値の半分よりも小さくてもよく、例えば、第四容量Ｃ４の容量値Ｃ４は、第一容量Ｃ１の容量値の１／３、１／４、１／５等であってもよい。

【0066】

本例示的な実施例では、図１２、図１４に示すように、当該画素駆動回路は、閾値補償段階で駆動トランジスタＴ３をオンにする必要があるため、第一初期信号端Ｖｉｎｉｔ１と第一電源端ＶＧＨとの電圧差Ｖｉｎｉｔ１－Ｖｇｈは、駆動トランジスタＴ３の閾値電圧Ｖｔｈよりも小さい必要があり、ここで、Ｖｉｎｉｔ１は、第一初期信号端の電圧であり、Ｖｇｈは、第一電源端ＶＧＨの電圧である。そのうち、Ｖｉｎｉｔ１は、－２から－６Ｖであってもよく、例えば、－２Ｖ、－３Ｖ、－４Ｖ、－５Ｖ、－６Ｖ等である。Ｖｉｎｉｔ１－Ｖｇｈは、ａ＊Ｖｔｈよりも小さくてもよく、ａは、２から７であってもよく、例えば、ａは、２、４、６、７であってもよく、Ｖｔｈは、－２から－５Ｖであってもよく、例えば－２Ｖ、－３Ｖ、－５Ｖ等である。Ｖｇｈは、Ｖｔｈの１．５倍よりも大きくてもよく、例えば、Ｖｇｈは、Ｖｔｈの１．６倍、１．８倍、２倍等であってもよい。

【0067】

図１５は、本開示の表示パネルの例示的な実施例における画素駆動回路の分布図を示すものである。隣接する２列の画素回路は、列方向に延在する同一第一電源線ＶＧＨに接続されてもよく、当該第一電源線ＶＧＨは、画素駆動回路に第一電源端を提供するためのものであり、且つ当該第一電源線ＶＧＨは、上記隣接する２列の画素駆動回路の間に位置してもよい。図１５に示すように、同一画素行において、隣接する列における２つの画素回路は、配線が容易になるように、鏡像配置されていてもよい。

【0068】

図１６は、本開示の表示パネルの別の例示的な実施例における画素駆動回路の分布図を示すものである。隣接する２行の画素回路は、行方向に延在する同一第一電源線ＶＧＨに接続されてもよく、当該第一電源線ＶＧＨは、画素駆動回路に第一電源端を提供するためのものであり、且つ当該第一電源線ＶＧＨは、上記隣接する２行の画素駆動回路の間に位置してもよい。図１６に示すように、同一画素行において、隣接する列における２つの画素回路は、配線が容易になるように、鏡像配置されていてもよい。

【0069】

図１７は、本開示の表示パネルの別の例示的な実施例における画素駆動回路の分布図を示すものである。当該表示パネルは、アレイ状に分布された複数の画素駆動回路Ｐを含んでもよく、複数本の第一電源線ＶＧＨ１１、ＶＧＨ１２、ＶＧＨ２１、ＶＧＨ２２、第一電源線ＶＧＨ１１、ＶＧＨ１２、ＶＧＨ２１、ＶＧＨ２２は、何れも第一電源端を提供するために使用可能である。図１７に示すように、第一電源線ＶＧＨ１１、ＶＧＨ１２は、列方向に沿って延在し、第一電源線ＶＧＨ２１、ＶＧＨ２２は、行方向に沿って延在し、隣接する２行の画素回路は、行方向に延在する同一第一電源線に接続されてもよく、当該第一電源線ＶＧＨは、上記隣接する２行の画素駆動回路の間に位置してもよく、列方向に延在する第一電源線は、それと交差するとともに行方向に延在する複数本の第一電源線に接続されてもよく、そうすれば、複数本の電源線は、格子構造を形成可能となる。そのうち、列方向に延在する第一電源線は、赤画素駆動回路の所在する領域内に位置してもよい。また、同一画素行において、隣接する列における２つの画素回路は、配線が容易になるように、鏡像配置されていてもよい。

【0070】

本例示的な実施例は、上記の画素駆動回路を駆動するための画素駆動回路の駆動方法を更に提供しており、当該方法は、
リセット段階において、前記イネーブル信号端ＥＭ、第一リセット信号端Ｒｅ１、第一ゲート駆動信号端Ｇ１にハイレベル信号を入力し、前記第二ゲート駆動信号端Ｇ２、第三リセット信号端Ｒｅ３にローレベル信号を入力することと、
閾値補償段階において、前記イネーブル信号端ＥＭ、第二ゲート駆動信号端Ｇ２、第三リセット信号端Ｒｅ３にハイレベル信号を入力し、前記第一リセット信号端Ｒｅ１、第一ゲート駆動信号端Ｇ１にローレベル信号を入力することと、
発光段階において、前記第三リセット信号端Ｒｅ３、第一ゲート駆動信号端Ｇ１にハイレベル信号を入力し、前記イネーブル信号端ＥＭ、第二ゲート駆動信号端Ｇ２、第一リセット信号端Ｒｅ１にローレベル信号を入力することとを含む。

【0071】

当該駆動方法について、上記内容では、既に詳しく説明されており、ここで繰り返して述べない。

【0072】

本例示的な実施例は、表示パネルを更に提供しており、前記表示パネルは、上記の画素駆動回路を含んでもよい。当該表示パネルは、携帯電話、タブレットＰＣ、テレビ等の表示装置に適用可能である。当該表示パネル内の画素駆動回路は、図１０に示すようにされてもよく、当該表示パネルは、順次に積層して設けられたベース基板、第一導電層、第二導電層、第二アクティブ層、第三導電層、第四導電層を含んでもよく、そのうち、上記の階層構造の間には、絶縁層が設けられていてもよい。図１８～図２５に示すように、図１８は、本開示の表示パネルの例示的な実施例の構造の一部レイアウト図であり、図１９は、図１８における第一導電層の構造レイアウト図であり、図２０は、図１８における第二導電層の構造レイアウト図であり、図２１は、図１８における第二アクティブ層の構造レイアウト図であり、図２２は、図１８における第三導電層の構造レイアウト図であり、図２３は、図１８における第四導電層の構造レイアウト図であり、図２４は、図１８における第一導電層、第二導電層、第二アクティブ層の構造レイアウト図であり、図２５は、図１８における第一導電層、第二導電層、第二アクティブ層、第三導電層の構造レイアウト図である。

【0073】

図１８、図１９、図２４に示すように、第一導電層は、第一導電部１１及び前記第一ゲート線Ｇ１を含んでもよく、前記第一導電部１１は、前記駆動トランジスタＴ３のゲートを形成するために使用されてもよく、前記第一ゲート線Ｇ１の前記ベース基板上での正投影は、第一方向Ｘに沿って延在してもよく、第一ゲート線Ｇ１は、第四トランジスタＴ４のゲートに接続されてもよく、例えば、第一ゲート線Ｇ１の構造の一部は、第四トランジスタのゲートを形成するために使用されてもよい。

【0074】

図１８、図２０、図２４に示すように、前記第二導電層は、前記第二ゲート線２Ｇ２を含んでもよく、前記第二ゲート線２Ｇ２の前記ベース基板上での正投影は、前記第一方向Ｘに沿って延在してもよく、第二ゲート線２Ｇ２は、第二トランジスタのゲートに接続されてもよく、例えば、第二ゲート線２Ｇ２の構造の一部は、第二トランジスタのボトムゲートを形成するために使用されてもよい。

【0075】

図１８、図２１、図２４に示すように、前記第二アクティブ層は、第一アクティブ部７１、第二アクティブ部７２、第三アクティブ部７３を含んでもよく、前記第二アクティブ部７２は、前記第一アクティブ部７１と前記第三アクティブ部７３との間に接続され、前記第一アクティブ部７１は、前記第二トランジスタＴ２のチャネル領域を形成するために使用されてもよく、前記第二ゲート線２Ｇ２の前記ベース基板上での正投影は、前記第一アクティブ部７１の前記ベース基板上での正投影を覆ってもよい。第二アクティブ層の材料は、酸化インジウムガリウム亜鉛であってもよい。

【0076】

図１８、図２２、図２５に示すように、前記第三導電層は、前記第三ゲート線３Ｇ２を含んでもよく、前記第三ゲート線３Ｇ２の前記ベース基板上での正投影は、前記第一方向Ｘに沿って延在してもよく、前記第三ゲート線３Ｇ２の前記ベース基板上での正投影は、前記第一アクティブ部７１の前記ベース基板上での正投影を覆ってもよく、第三ゲート線３Ｇ２の構造の一部は、第二トランジスタのトップゲートを形成するために使用されてもよい。当該表示パネルは、第三導電部をレチクルとして第二アクティブ層に導体化処理を行うことが可能であり、即ち、第二アクティブ層における第三導電層で覆われた領域によってトランジスタのチャネル領域が形成され、第二アクティブ層における第三導電層で覆われていない領域によって導体構造が形成される。

【0077】

図１８、図２３に示すように、前記第四導電層は、接続部４１を含んでもよく、前記接続部４１は、ビアホールＨ１を介して前記第一導電部１１に接続され、ビアホールＨ２を介して前記第三アクティブ部７３に接続されてもよい。

【0078】

図１８における破線Ａに沿った部分断面図である図２６に示すように、当該表示パネルは、第一絶縁層９２、第二絶縁層９３、第三絶縁層９４、誘電層９５を更に含んでもよく、そのうち、ベース基板９１、第一導電層、第一絶縁層９２、第二導電層、第二絶縁層９３、第二アクティブ層、第三絶縁層９４、第三導電層、誘電層９５、第四導電層は、順次に積層して設けられている。第一絶縁層９２、第二絶縁層９３、第三絶縁層９４は、酸化シリコン層を含んでもよい。誘電層９５は、窒化シリコン層を含んでもよい。第四導電層の材料は、金属材料を含んでもよく、例えばモリブデン、アルミニウム、銅、チタン、ニオブのうち、何れか１つ又は合金、若しくは、モリブデン／チタンの合金又は積層等であってもよく、又は、チタン／アルミニウム／チタンの積層であってもよい。第一導電層、第二導電層、第三導電層の材料は、モリブデン、アルミニウム、銅、チタン、ニオブのうち、何れか１つ又は合金、若しくは、モリブデン／チタンの合金又は積層等であってもよい。

【0079】

図１８～図２６に示すように、前記第一ゲート線Ｇ１は、第一延在部Ｇ１１を含んでもよく、前記第一延在部Ｇ１１の前記ベース基板上での正投影は、前記第三アクティブ部７３の前記ベース基板上での正投影と重なり合ってもよく、前記第一延在部Ｇ１１は、前記第一容量Ｃ１の第一電極を形成するために使用されてもよく、前記第三アクティブ部７３は、前記第一容量Ｃ１の第二電極を形成するために使用されてもよい。前記第二ゲート線２Ｇ２は、第二延在部２Ｇ２２を含んでもよく、前記第二延在部２Ｇ２２の前記ベース基板上での正投影は、前記第二アクティブ部７２の前記ベース基板上での正投影と重なり合ってもよく、且つ前記第三ゲート線３Ｇ２の前記ベース基板上での正投影は、前記第二アクティブ部７２の前記ベース基板上での正投影の一方側に位置し、即ち、第三ゲート線３Ｇ２の前記ベース基板上での正投影は、第二アクティブ部７２の前記ベース基板上での正投影とオーバーラップせず、例えば、図１８に示すように、前記第三ゲート線３Ｇ２の前記ベース基板上での正投影は、前記第二アクティブ部７２の前記ベース基板上での正投影の第二方向Ｙにおける一方側に位置してもよく、第二方向Ｙは、第一方向Ｘと交差してもよく、例えば、第二方向Ｙは、第一方向Ｘに垂直であってもよい。前記第二延在部２Ｇ２２は、第二容量Ｃ２の第一電極の一部を形成するために使用されてもよく、前記第二アクティブ部７２は、前記第二容量Ｃ２の第二電極の一部を形成するために使用されてもよく、前記第三ゲート線３Ｇ２は、第三延在部３Ｇ２３を含んでもよく、前記接続部４１は、第四延在部４１４を含んでもよく、前記第三延在部３Ｇ２３の前記ベース基板上での正投影は、前記第四延在部４１４の前記ベース基板上での正投影と重なり合ってもよく、前記第三延在部３Ｇ２３は、前記第二容量Ｃ２の第一電極の一部を形成するために使用されてもよく、前記第四延在部４１４は、前記第二容量Ｃ２の第二電極の一部を形成するために使用されてもよい。前記第三アクティブ部７３の前記ベース基板上での正投影の前記第一方向Ｘにおける寸法は、前記第二アクティブ部７２の前記ベース基板上での正投影の前記第一方向Ｘにおける寸法よりも大きくてもよく、このように構成することにより、第一容量Ｃ１の容量値を増加させることができる。本例示的な実施例は、第三アクティブ部７３のベース基板上での正投影の前記第一方向Ｘにおける寸法を調整することで、第一容量の容量値を調整してもよく、第三アクティブ部７３のベース基板上での正投影の前記第一方向Ｘにおける寸法は、５ｕｍ～２０ｕｍであってもよく、例えば、５ｕｍ、９．７ｕｍ、１２ｕｍ、１５．５５ｕｍ、５０ｕｍである。また、本例示的な実施例は、第三アクティブ部７３における第一絶縁層９２、第二絶縁層９３の厚さを調整することで、第一容量Ｃ１の容量値を調整してもよく、例えば、本例示的な実施例は、第三アクティブ部７３における第一絶縁層９２及び／又は第二絶縁層９３の厚さを薄くして第一容量Ｃ１の容量値を増加させてもよい。本例示的な実施例は、第四延在部４１４のベース基板上での正投影の第一方向Ｘにおける寸法を調整することで、第二容量の容量値を調整してもよく、第四延在部４１４のベース基板上での正投影の第一方向Ｘにおける寸法が小さいほど、第二容量の容量値が小さくなり、第四延在部４１４のベース基板上での正投影の第一方向における寸法は、２ｕｍ～４ｕｍであってもよく、例えば、４ｕｍ、３．７ｕｍ、３．５ｕｍ、２．９５ｕｍ、２．２ｕｍ、２ｕｍである。また、本例示的な実施例は、第二延在部２Ｇ２２のベース基板上での正投影の第二方向Ｙにおける寸法を調整することで、第二容量の容量値を調整してもよく、第二延在部２Ｇ２２のベース基板上での正投影の第二方向Ｙにおける寸法が小さいほど、第二容量の容量値が小さくなる。

【0080】

説明すべきなのは、図１８、図２６に示すように、第四延在部４１４の所在する領域では、第三ゲート線３Ｇ２のベース基板上での正投影は、第二ゲート線２Ｇ２のベース基板上での正投影を覆っており、当該領域内の第二ゲート線２Ｇ２のベース基板上での正投影が第四延在部４１４のベース基板上での正投影とオーバーラップするが、第三ゲート線３Ｇ２の遮蔽作用により、当該領域では、第二ゲート線２Ｇ２のベース基板上での正投影の面積の変化は、第二容量の容量値に影響を与えることがない。同様に、第一延在部Ｇ１１の所在する領域では、第三アクティブ部７３のベース基板上での正投影は、接続部４１のベース基板上での正投影を覆っており、当該領域内の接続部４１のベース基板上での正投影が第一延在部Ｇ１１のベース基板上での正投影とオーバーラップするが、第三アクティブ部７３の遮蔽作用により、当該領域では、接続部４１のベース基板上での正投影の面積の変化は、第一容量の容量値に影響を与えることがない。

【0081】

図２７～図４５は、本開示に係る画素駆動回路の別の１組の例示的な実施例の説明図を示すものである。

【0082】

本開示の実施例では、トランジスタとは、ゲート電極と、ドレイン電極と、ソース電極との３つの端子を少なくとも含む素子をいう。トランジスタは、ドレイン電極（ドレイン電極端子、ドレイン領域又はドレイン電極）とソース電極（ソース電極端子、ソース領域又はソース電極）との間にチャネル領域を有するとともに、電流がドレイン電極、チャネル領域及びソース電極を流れることができる。なお、本明細書において、チャネル領域とは、電流が主に流れる領域を指す。

【0083】

当業者であれば理解できるように、本開示の全ての実施例で用いられるトランジスタは、薄膜トランジスタ、電界効果トランジスタｍ、又は、同じ特性となる他のデバイスであってもよい。本明細書において、第一極がドレイン電極であり、第二極がソース電極であってもよく、又は、第一極がソース電極であり、第二極がドレイン電極であってもよい。逆極性のトランジスタを使用した場合や回路の作動中に電流の方向が変化した場合等では、「ソース電極」と「ドレイン電極」との機能は、互いに入れ替えることがある。従って、本明細書において、「ソース電極」と「ドレイン電極」とは、互いに入れ替えることが可能である。

【0084】

本明細書において、「接続」には、何らかの電気的作用を有する素子を介して構成要素が接続された場合が含まれる。ここで、「何らかの電気的作用を有する素子」は、接続された構成要素間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有する素子」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。

【0085】

図２７及び図２８は、本開示の例示的な実施例に係る２つの画素回路の構造模式図であり、図２７及び図２８に示すように、本開示の実施例による画素回路は、駆動サブ回路、第一リセットサブ回路、第二リセットサブ回路及び発光素子を含む。

【0086】

そのうち、駆動サブ回路は、第一ノードＮ１、第二ノードＮ２及び第三ノードＮ３にそれぞれ接続され、第一ノードＮ１の制御信号に応答して、第二ノードＮ２と第三ノードＮ３との間に駆動電流を発生させるように構成され、
第一リセットサブ回路は、第一リセット信号線ＩＮＩＴ１及び発光素子のアノード端にそれぞれ接続され、第一発光制御信号線ＥＭ１又は第二リセット制御信号線Ｒｅｓｅｔ２にも接続され、第一発光制御信号線ＥＭ１又は第二リセット制御信号線Ｒｅｓｅｔ２の信号に応答して、発光素子のアノード端に、第一リセット信号線ＩＮＩＴ１から供給された第一リセット信号を書き込むように構成され、
第二リセットサブ回路は、第一リセット制御信号線Ｒｅｓｅｔ１及び第二リセット信号線ＩＮＩＴ２にそれぞれ接続され、第二ノードＮ２又は第三ノードＮ３にも接続され、第一リセット制御信号線Ｒｅｓｅｔ１の信号に応答して、駆動サブ回路の第一極又は第二極に、第二リセット信号線ＩＮＩＴ２から供給された第二リセット信号を書き込むように構成され、第二リセット信号は、第一リセット信号よりも大きい。

【0087】

いくつかの例示的な実施方式において、第二リセット信号の絶対値は、駆動サブ回路の閾値電圧の１．５倍よりも大きい。

【0088】

いくつかの例示的な実施方式において、第二リセット信号の振幅は、０よりも大きい。

【0089】

例示的に、第二リセット信号は、一般に４～１０Ｖのリセット電圧であり、第一リセット信号は、一般に－２Ｖ～－６Ｖのリセット電圧であり、駆動サブ回路の閾値電圧は、一般に－５Ｖ～－２Ｖであり、選択的に、駆動サブ回路の閾値電圧は、－３Ｖであってもよい。

【0090】

いくつかの例示的な実施方式において、図２７及び図２８に示すように、前記画素回路は、書込サブ回路、補償サブ回路、第一発光制御サブ回路及び第二発光制御サブ回路を更に含む。

【0091】

そのうち、書込サブ回路は、第二走査信号線Ｇ２、データ信号線Ｄａｔａ及び第二ノードＮ２にそれぞれ接続され、第二走査信号線Ｇ２の信号に応答して、第二ノードＮ２にデータ信号線Ｄａｔａのデータ信号を書き込むように構成されている。
補償サブ回路は、第一電源線ＶＤＤ、第一走査信号線Ｇ１、第一ノードＮ１及び第三ノードＮ３にそれぞれ接続され、第一走査信号線Ｇ１の信号に応答して、第三ノードＮ３の第一リセット信号又は第二リセット信号を第一ノードＮ１に書き込むように構成されるとともに、第一走査信号線Ｇ１の信号に応答して、第一ノードＮ１を補償するように構成されている。
第一発光制御サブ回路は、第一発光制御信号線ＥＭ１、第一電源線ＶＤＤ及び第二ノードＮ２にそれぞれ接続され、第一発光制御信号線ＥＭ１の信号に応答して、第二ノードＮ２に第一電源線ＶＤＤの信号を供給するように構成されている。
第二発光制御サブ回路は、第二発光制御信号線ＥＭ２、第三ノードＮ３及び第四ノードＮ４にそれぞれ接続され、第二発光制御信号線ＥＭ２の信号に応答して、第四ノードＮ４の第一リセット信号を第三ノードＮ３に書き込むように構成されるとともに、第二発光制御信号線ＥＭ２の信号に応答して、第三ノードＮ３と第四ノードＮ４との間での駆動電流の通過を許容するように構成されている。

【0092】

いくつかの例示的な実施方式において、第二リセットサブ回路が第二ノードＮ２に第二リセット信号を書き込む場合、駆動サブ回路は、第一ノードＮ１の制御信号に応答して、第二ノードＮ２の第二リセット信号を第三ノードＮ３に書き込むように更に構成されている。

【0093】

いくつかの例示的な実施方式において、図２７及び図２８に示すように、発光素子の一端が第四ノードＮ４に接続され、発光素子の他端が第二電源線ＶＳＳに接続されている。

【0094】

いくつかの例示的な実施方式において、図２９に示すように、第一リセットサブ回路は、第一トランジスタＴ１を含む。

【0095】

そのうち、第一トランジスタＴ１の制御極が第一発光制御信号線ＥＭ１又は第二リセット制御信号線Ｒｅｓｅｔ２（不図示）に接続され、第一トランジスタＴ１の第一極が第一リセット信号線ＩＮＩＴ１に接続され、第一トランジスタＴ１の第二極が第四ノードＮ４に接続されている。

【0096】

図２９は、第一リセットサブ回路の例示的な構造を示したものである。当業者であれば容易に理解されるように、第一リセットサブ回路の実現方式については、その機能を実現できればよく、これに限定されない。

【0097】

いくつかの例示的な実施方式において、図３０に示すように、補償サブ回路は、第二トランジスタＴ２及び第一容量Ｃ１を含む。

【0098】

そのうち、第二トランジスタＴ２の制御極が前記第一走査信号線Ｇ１に接続され、第二トランジスタＴ２の第一極が第三ノードＮ３に接続され、第二トランジスタＴ２の第二極が第一ノードＮ１に接続されている。
第一容量Ｃ１の一端が第一ノードＮ１に接続され、第一容量Ｃ１の他端が第一電源線ＶＤＤに接続されている。

【0099】

図３０は、補償サブ回路の例示的な構造を示したものである。当業者であれば容易に理解されるように、補償サブ回路の実現方式については、その機能を実現できればよく、これに限定されない。

【0100】

いくつかの例示的な実施方式において、図３１に示すように、駆動サブ回路は、第三トランジスタＴ３を含む。

【0101】

そのうち、第三トランジスタＴ３の制御極が第一ノードＮ１に接続され、第三トランジスタＴ３の第一極が第二ノードＮ２に接続され、第三トランジスタＴ３の第二極が第三ノードＮ３に接続されている。

【0102】

図３１は、駆動サブ回路の例示的な構造を示したものである。当業者であれば容易に理解されるように、駆動サブ回路の実現方式については、その機能を実現できればよく、これに限定されない。

【0103】

いくつかの例示的な実施方式において、図３２に示すように、書込サブ回路は、第四トランジスタＴ４を含む。

【0104】

そのうち、第四トランジスタＴ４の制御極が第二走査信号線Ｇ２に接続され、第四トランジスタＴ４の第一極がデータ信号線Ｄａｔａに接続され、第四トランジスタＴ４の第二極が第二ノードＮ２に接続されている。

【0105】

図３２は、書込サブ回路の例示的な構造を示したものである。当業者であれば容易に理解されるように、書込サブ回路の実現方式については、その機能を実現できればよく、これに限定されない。

【0106】

いくつかの例示的な実施方式において、図３３に示すように、第一発光制御サブ回路は、第五トランジスタＴ５を含む。

【0107】

そのうち、第五トランジスタＴ５の制御極が第一発光制御信号線ＥＭ１に接続され、第五トランジスタＴ５の第一極が第一電源線ＶＤＤに接続され、第五トランジスタＴ５の第二極が第二ノードＮ２に接続されている。

【0108】

図３３は、第一発光制御サブ回路の例示的な構造を示したものである。当業者であれば容易に理解されるように、第一発光制御サブ回路の実現方式については、その機能を実現できればよく、これに限定されない。

【0109】

いくつかの例示的な実施方式において、図３４に示すように、第二発光制御サブ回路は、第六トランジスタＴ６を含む。

【0110】

そのうち、第六トランジスタＴ６の制御極が第二発光制御信号線ＥＭ２に接続され、第六トランジスタＴ６の第一極が第三ノードＮ３に接続され、第六トランジスタＴ６の第二極が第四ノードＮ４に接続されている。

【0111】

図３４は、第二発光制御サブ回路の例示的な構造を示したものである。当業者であれば容易に理解されるように、第二発光制御サブ回路の実現方式については、その機能を実現できればよく、これに限定されない。

【0112】

いくつかの例示的な実施方式において、図３５に示すように、第二リセットサブ回路は、第七トランジスタＴ７を含む。

【0113】

そのうち、第七トランジスタＴ７の制御極がリセット制御信号線Ｒｅｓｅｔに接続され、第七トランジスタＴ７の第一極が第二リセット信号線ＩＮＩＴ２に接続され、第七トランジスタＴ７の第二極が第二ノードＮ２に接続されている。

【0114】

いくつかの例示的な実施方式において、図３６に示すように、第二リセットサブ回路は、第七トランジスタＴ７を含む。

【0115】

そのうち、第七トランジスタＴ７の制御極がリセット制御信号線Ｒｅｓｅｔに接続され、第七トランジスタＴ７の第一極が第二リセット信号線ＩＮＩＴ２に接続され、第七トランジスタＴ７の第二極が第三ノードＮ３に接続されている。

【0116】

図３５及び図３６は、第二リセットサブ回路について、２つの例示的な構造を示したものである。当業者であれば容易に理解されるように、第二リセットサブ回路の実現方式については、その機能を実現できればよく、これに限定されない。

【0117】

いくつかの例示的な実施方式において、図３７ａ又は図３７ｂに示すように、第一リセットサブ回路は、第一トランジスタＴ１を含み、補償サブ回路は、第二トランジスタＴ２及び第一容量Ｃ１を含み、駆動サブ回路は、第三トランジスタＴ３を含み、書込サブ回路は、第四トランジスタＴ４を含み、第一発光制御サブ回路は、第五トランジスタＴ５を含み、第二発光制御サブ回路は、第六トランジスタＴ６を含み、第二リセットサブ回路は、第七トランジスタＴ７を含む。

【0118】

そのうち、第一トランジスタＴ１の制御極が第一発光制御信号線ＥＭ１に接続され、第一トランジスタＴ１の第一極が第一リセット信号線ＩＮＩＴ１に接続され、第一トランジスタＴ１の第二極が第四ノードＮ４に接続されている。
第二トランジスタＴ２の制御極が第一走査信号線Ｇ１に接続され、第二トランジスタＴ２の第一極が第三ノードＮ３に接続され、第二トランジスタＴ２の第二極が第一ノードＮ１に接続されている。
第一容量Ｃ１の一端が第一ノードＮ１に接続され、第一容量Ｃ１の他端が第一電源線ＶＤＤに接続されている。
第三トランジスタＴ３の制御極が第一ノードＮ１に接続され、第三トランジスタＴ３の第一極が第二ノードＮ２に接続され、第三トランジスタＴ３の第二極が第三ノードＮ３に接続されている。
第四トランジスタＴ４の制御極が第二走査信号線Ｇ２に接続され、第四トランジスタＴ４の第一極がデータ信号線Ｄａｔａに接続され、第四トランジスタＴ４の第二極が第二ノードＮ２に接続されている。
第五トランジスタＴ５の制御極が第一発光制御信号線ＥＭ１に接続され、第五トランジスタＴ５の第一極が第一電源線ＶＤＤに接続され、第五トランジスタＴ５の第二極が第二ノードＮ２に接続されている。
第六トランジスタＴ６の制御極が第二発光制御信号線ＥＭ２に接続され、第六トランジスタＴ６の第一極が第三ノードＮ３に接続され、第六トランジスタＴ６の第二極が第四ノードＮ４に接続されている。
第七トランジスタＴ７の制御極が第一リセット制御信号線Ｒｅｓｅｔ１に接続され、第七トランジスタＴ７の第一極が第二リセット信号線ＩＮＩＴ２に接続され、第七トランジスタＴ７の第二極が第二ノードＮ２又は第三ノードＮ３に接続されている。

【0119】

図３７ａ及び図３７ｂは、第一リセットサブ回路、補償サブ回路、駆動サブ回路、書込サブ回路、第一発光制御サブ回路、第二発光制御サブ回路、第二リセットサブ回路について、２つの例示的な構造を示したものである。当業者であれば容易に理解されるように、以上の各サブ回路の実現方式については、それぞれの機能を実現できればよく、これに限定されない。本開示に係る画素回路では、トランジスタの数が少ないため、画素回路の占有空間が少なく、これにより、表示装置の画素解像度が向上される。

【0120】

いくつかの例示的な実施方式において、第二リセット信号線ＩＮＩＴ２は、第一電源線ＶＤＤ、第一発光制御信号線ＥＭ１、第二発光制御信号線ＥＭ２又は第三電源線のうち、少なくとも１つとは、同一電圧線であってもよく、第三電源線は、第三電源電圧を供給するものであり、第三電源電圧は、第一リセット信号線ＩＮＩＴ１から供給された第一リセット電圧よりも大きい。

【0121】

いくつかの例示的な実施方式において、リセット制御信号線Ｒｅｓｅｔの信号のパルス幅は、第二走査信号線Ｇ２の信号のパルス幅と略同じである。

【0122】

いくつかの例示的な実施方式において、第一発光制御信号線ＥＭ１の信号パルスと第二発光制御信号線ＥＭ２の信号パルスとは、１つ又は２つの時間単位ｈだけずらしており、１つの時間単位ｈは、１行のサブ画素の走査時間である。

【0123】

いくつかの例示的な実施方式において、図３８ａ又は図３８ｂに示すように、第一リセットサブ回路は、第一トランジスタＴ１を含み、補償サブ回路は、第二トランジスタＴ２及び第一容量Ｃ１を含み、駆動サブ回路は、第三トランジスタＴ３を含み、書込サブ回路は、第四トランジスタＴ４を含み、第一発光制御サブ回路は、第五トランジスタＴ５を含み、第二発光制御サブ回路は、第六トランジスタＴ６を含み、第二リセットサブ回路は、第七トランジスタＴ７を含む。

【0124】

そのうち、第一トランジスタＴ１の制御極が第二リセット制御信号線Ｒｅｓｅｔ２に接続され、第一トランジスタＴ１の第一極が第一リセット信号線ＩＮＩＴ１に接続され、第一トランジスタＴ１の第二極が第四ノードＮ４に接続されている。
第二トランジスタＴ２の制御極が第一走査信号線Ｇ１に接続され、第二トランジスタＴ２の第一極が第三ノードＮ３に接続され、第二トランジスタＴ２の第二極が第一ノードＮ１に接続されている。
第一容量Ｃ１の一端が第一ノードＮ１に接続され、第一容量Ｃ１の他端が第一電源線ＶＤＤに接続されている。
第三トランジスタＴ３の制御極が第一ノードＮ１に接続され、第三トランジスタＴ３の第一極が第二ノードＮ２に接続され、第三トランジスタＴ３の第二極が第三ノードＮ３に接続されている。
第四トランジスタＴ４の制御極が第二走査信号線Ｇ２に接続され、第四トランジスタＴ４の第一極がデータ信号線Ｄａｔａに接続され、第四トランジスタＴ４の第二極が第二ノードＮ２に接続されている。
第五トランジスタＴ５の制御極が第一発光制御信号線ＥＭ１に接続され、第五トランジスタＴ５の第一極が第一電源線ＶＤＤに接続され、第五トランジスタＴ５の第二極が第二ノードＮ２に接続されている。
第六トランジスタＴ６の制御極が第二発光制御信号線ＥＭ２に接続され、第六トランジスタＴ６の第一極が第三ノードＮ３に接続され、第六トランジスタＴ６の第二極が第四ノードＮ４に接続されている。
第七トランジスタＴ７の制御極が第一リセット制御信号線Ｒｅｓｅｔ１に接続され、第七トランジスタＴ７の第一極が第二リセット信号線ＩＮＩＴ２に接続され、第七トランジスタＴ７の第二極が第二ノードＮ２又は第三ノードＮ３に接続されている。

【0125】

図３８ａ及び図３８ｂは、第一リセットサブ回路、補償サブ回路、駆動サブ回路、書込サブ回路、第一発光制御サブ回路、第二発光制御サブ回路、第二リセットサブ回路について、別の２つの例示的な構造を示したものである。当業者であれば容易に理解されるように、以上の各サブ回路の実現方式については、それぞれの機能を実現できればよく、これに限定されない。

【0126】

いくつかの例示的な実施方式において、発光素子ＥＬは、有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）であってもよいし、ミニ発光ダイオード（Ｍｉｎｉ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ）、マイクロ発光ダイオード（Ｍｉｃｒｏ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ）、量子ドット発光ダイオード（Ｑｕａｎｔｕｍ－ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ、ＱＬＥＤ）等の他のタイプの発光ダイオードであってもよい。実際の応用では、発光素子ＥＬの構造は、実際の適用環境に応じて設計及び決定される必要があり、ここで限定しない。以下の説明の全てにおいては、発光素子ＥＬが有機発光ダイオードである場合を例とする。

【0127】

いくつかの例示的な実施方式において、第一トランジスタＴ１、第二トランジスタＴ２及び第七トランジスタＴ７のうち、少なくとも１つは、第一タイプのトランジスタであり、第一タイプのトランジスタは、Ｎ型のトランジスタ又はＰ型のトランジスタを含み、第三トランジスタＴ３～第六トランジスタＴ６は、何れも第二タイプのトランジスタであり、第二タイプのトランジスタは、Ｐ型のトランジスタ又はＮ型のトランジスタを含み、且つ第二タイプのトランジスタと第一タイプのトランジスタのトランジスタとは、異なるタイプであり、即ち、第一タイプのトランジスタがＮ型のトランジスタである場合、第二タイプのトランジスタは、Ｐ型のトランジスタとなり、第一タイプのトランジスタがＰ型のトランジスタである場合、第二タイプのトランジスタは、Ｎ型のトランジスタとなる。

【0128】

いくつかの例示的な実施方式において、図３７ａ及び図３７ｂに示すように、第一トランジスタＴ１及び第二トランジスタＴ２は、何れもＮ型の薄膜トランジスタであり、第三トランジスタＴ３～第七トランジスタＴ７は、何れもＰ型の薄膜トランジスタである。

【0129】

いくつかの例示的な実施方式において、第一トランジスタＴ１、第二トランジスタＴ２及び第七トランジスタＴ７は、何れもＮ型の薄膜トランジスタであり、第三トランジスタＴ３～第六トランジスタＴ６は、何れもＰ型の薄膜トランジスタである。

【0130】

いくつかの例示的な実施方式において、図３８ａ及び図３８ｂに示すように、第二トランジスタＴ２は、Ｎ型の薄膜トランジスタであり、第一トランジスタＴ１及び第三トランジスタＴ３～第七トランジスタＴ７は、何れもＰ型の薄膜トランジスタである。

【0131】

いくつかの例示的な実施方式において、Ｎ型の薄膜トランジスタは、低温ポリシリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ、ＬＴＰＳ）薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）であり、Ｐ型の薄膜トランジスタは、インジウムガリウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ、ＩＧＺＯ）薄膜トランジスタであってもよく、又は、Ｎ型の薄膜トランジスタは、ＩＧＺＯ薄膜トランジスタであり、Ｐ型の薄膜トランジスタは、ＬＴＰＳ薄膜トランジスタであってもよい。

【0132】

いくつかの例示的な実施方式において、第一トランジスタＴ１及び第二トランジスタＴ２は、何れもＩＧＺＯ薄膜トランジスタであり、第三トランジスタＴ３～第七トランジスタＴ７は、何れもＬＴＰＳ薄膜トランジスタである。

【0133】

本実施例では、インジウムガリウム亜鉛酸化物薄膜トランジスタは、低温ポリシリコン薄膜トランジスタに比べて、生じる漏れ電流が少ないため、第一トランジスタＴ１及び第二トランジスタＴ２をインジウムガリウム亜鉛酸化物薄膜トランジスタとすることで、発光段階における駆動トランジスタの制御極の漏電を大幅に低減することができ、その結果、表示パネルの低周波、低輝度時のちらつきの問題が改善される。

【0134】

いくつかの例示的な実施方式において、第一トランジスタＴ１、第二トランジスタＴ２及び第七トランジスタＴ７は、何れもＩＧＺＯ薄膜トランジスタであり、第三トランジスタＴ３～第六トランジスタＴ６は、何れもＬＴＰＳ薄膜トランジスタである。

【0135】

いくつかの例示的な実施方式において、第二トランジスタＴ２は、ＩＧＺＯ薄膜トランジスタであり、第一トランジスタＴ１及び第三トランジスタＴ３～第七トランジスタＴ７は、何れもＬＴＰＳ薄膜トランジスタである。いくつかの例示的な実施方式において、第一容量Ｃ１は、画素電極及び共通電極によって構成された液晶容量であってもよいし、画素電極及び共通電極によって構成された液晶容量と、蓄積容量とからなる等価容量であってもよく、本開示は、これについて限定しない。

【0136】

図３９は、図３７ａ又は図３７ｂに示す画素回路の１走査周期内での作動タイミングチャートである。以下、本開示の実施例による画素回路内の第一トランジスタＴ１及び第二トランジスタＴ２がＮ型のトランジスタであり、第三トランジスタＴ３～第七トランジスタＴ７が何れもＰ型のトランジスタである場合を例とし、図１１ａに示す画素回路及び図３９に示す作動タイミングチャートを参照して、１フレーム周期内における１つの画素回路の作動手順を説明する。図３７ａに示すように、本開示の実施例による画素回路は、７つのトランジスタユニット（Ｔ１～Ｔ７）、１つの容量ユニット（Ｃ１）及び３つの電圧線（ＶＤＤ、ＶＳＳ、ＩＮＩＴ１、第二リセット信号線ＩＮＩＴ２は、第一電源線ＶＤＤ、第一発光制御信号線ＥＭ１及び第二発光制御信号線ＥＭ２のうち、何れか１つとは、同一電圧線であってもよいため、第二リセット信号線ＩＮＩＴ２は、上記３つの電圧線に含まれない）を含み、そのうち、第一電源線ＶＤＤは、ハイレベル信号を継続的に供給するものであり、第二電源線ＶＳＳは、ローレベル信号を継続的に供給するものであり、第一リセット信号線ＩＮＩＴ１は、第一リセット電圧（初期電圧信号）を供給するものである。図３９に示すように、その作動手順は、第一段階ｔ１～第四段階ｔ４を含む。

【0137】

第一段階ｔ１は、リセット段階であり、第一走査信号線Ｇ１、第二走査信号線Ｇ２、第一リセット制御信号線Ｒｅｓｅｔ１及び第一発光制御信号線ＥＭ１は、ハイレベルであり、第二発光制御信号線ＥＭ２は、ローレベルである。第一発光制御信号線ＥＭ１がハイレベルであることで、第一トランジスタＴ１がオンにされて、第四ノードＮ４（即ち、発光素子ＥＬのアノード端）が第一リセット信号線ＩＮＩＴ１の第一リセット電圧にリセットされる。第二発光制御信号線ＥＭ２がローレベルであることで、第六トランジスタＴ６がオンにされ、第一走査信号線Ｇ１がハイレベルであることで、第二トランジスタＴ２がオンにされて、第一ノードＮ１（即ち、第三トランジスタＴ３のゲート及び第一容量Ｃ１の一端）及び第三ノードＮ３が第一リセット信号線ＩＮＩＴ１の第一リセット電圧にリセットされる。本段階では、第四トランジスタＴ４、第五トランジスタＴ５及び第七トランジスタＴ７は、図４１に示すように、オフのままとされる。

【0138】

第二段階ｔ２は、復帰段階であり、第一走査信号線Ｇ１、第二走査信号線Ｇ２、第一発光制御信号線ＥＭ１及び第二発光制御信号線ＥＭ２は、ハイレベルであり、第一リセット制御信号線Ｒｅｓｅｔは、ローレベルである。第二発光制御信号線ＥＭ２がハイレベルであることで、第六トランジスタＴ６がオフにされる。第一リセット制御信号線Ｒｅｓｅｔ１がローレベルであることで、第七トランジスタＴ７がオンにされて（本タイミングは、第七トランジスタＴ７がＰ型の薄膜トランジスタである場合を例として説明するものであり、第七トランジスタＴ７がＮ型の薄膜トランジスタである場合、第一リセット制御信号線Ｒｅｓｅｔ１は、第二段階ｔ２においてハイレベル信号を供給し、他の段階においてローレベル信号を供給する）、第二ノードＮ２が第二リセット電圧にリセットされ、ここで、第二リセット電圧は、第一電源線ＶＤＤ、第一発光制御信号線ＥＭ１、第二発光制御信号線ＥＭ２又は第三電源線から供給される電圧信号であってもよく、第二リセット電圧は、第一リセット電圧よりも大きく、第一ノードＮ１が第一リセット信号線ＩＮＩＴ１の第一リセット電圧であるため、第三トランジスタＴ３がオンにされ、第一走査信号線Ｇ１がハイレベルとなり、第二トランジスタＴ２がオンにされ、第二ノードＮ２の電圧は、第三トランジスタＴ３及び第二トランジスタＴ２を介して、第一ノードＮ１に伝達される。本段階では、第四トランジスタＴ４、第五トランジスタＴ５及び第六トランジスタＴ６は、図４２に示すように、オフのままとされる。

【0139】

第三段階ｔ３は、データ書込段階であり、第一走査信号線Ｇ１、第一リセット制御信号線Ｒｅｓｅｔ１、第一発光制御信号線ＥＭ１及び第二発光制御信号線ＥＭ２は、ハイレベルであり、第二走査信号線Ｇ２は、ローレベルである。このとき、第二走査信号線Ｇ２がローレベルであることで、第四トランジスタＴ４がオンにされ、データ信号線Ｄａｔａから出力されたデータ電圧信号Ｖｄａｔａは、オンにされた第四トランジスタＴ４、第三トランジスタＴ３及び第二トランジスタＴ２を介して第一ノードＮ１に供給されるとともに、データ信号線Ｄａｔａから出力されたデータ電圧信号Ｖｄａｔａと第三トランジスタＴ３の閾値電圧Ｖｔｈとの和が第一容量Ｃ１に貯蔵される。本段階では、第五トランジスタＴ５、第六トランジスタＴ６及び第七トランジスタＴ７は、図４３に示すように、オフのままとされる。

【0140】

第四段階ｔ４は、発光段階であり、第二走査信号線Ｇ２及び第一リセット制御信号線Ｒｅｓｅｔ１は、ハイレベルであり、第一走査信号線Ｇ１、第一発光制御信号線ＥＭ１及び第二発光制御信号線ＥＭ２は、ローレベルである。第一発光制御信号線ＥＭ１がローレベルであることで、第五トランジスタＴ５がオンにされ、第一トランジスタＴ１がオフにされ、第二発光制御信号線ＥＭ２がローレベルであることで、第六トランジスタＴ６がオンにされ、第一電源線ＶＤＤから出力された電源電圧により、オンにされた第五トランジスタＴ５、第三トランジスタＴ３及び第六トランジスタＴ６を介して、第四ノードＮ４（即ち、発光素子ＥＬのアノード端）に駆動電圧が供給されて、発光素子ＥＬが発光するように駆動される。本段階では、第一トランジスタＴ１、第二トランジスタＴ２、第四トランジスタＴ４及び第七トランジスタＴ７は、図４４に示すように、オフのままとされる。

【0141】

図４０は、図３８ａ又は図３８ｂに示す画素回路の１走査周期内での作動タイミングチャートである。以下、本開示の実施例による画素回路内の第二トランジスタＴ２がＮ型のトランジスタであり、第一トランジスタＴ１及び第三トランジスタＴ３～第七トランジスタＴ７が何れもＰ型のトランジスタである場合を例とし、図３８ａに示す画素回路及び図４０に示す作動タイミングチャートを参照して、１フレーム周期内における１つの画素回路の作動手順を説明する。図３８ａに示すように、本開示の実施例による画素回路は、７つのトランジスタユニット（Ｔ１～Ｔ７）、１つの容量ユニット（Ｃ１）及び３つの電圧線（ＶＤＤ、ＶＳＳ、ＩＮＩＴ１、第二リセット信号線ＩＮＩＴ２は、第一電源線ＶＤＤ、第一発光制御信号線ＥＭ１及び第二発光制御信号線ＥＭ２のうち、何れか１つとは、同一電圧線であってもよいため、第二リセット信号線ＩＮＩＴ２は、上記３つの電圧線に含まれない）を含み、そのうち、第一電源線ＶＤＤは、ハイレベル信号を継続的に供給するものであり、第二電源線ＶＳＳは、ローレベル信号を継続的に供給するものであり、第一リセット信号線ＩＮＩＴ１は、第一リセット電圧（初期電圧信号）を供給するものである。図４０に示すように、その作動手順は、第一段階Ａ１～第一段階Ａ１を含む。

【0142】

第一段階Ａ１は、リセット段階であり、第一走査信号線Ｇ１、第二走査信号線Ｇ２、第一リセット制御信号線Ｒｅｓｅｔ１及び第一発光制御信号線ＥＭ１は、ハイレベルであり、第二リセット制御信号線Ｒｅｓｅｔ２及び第二発光制御信号線ＥＭ２は、ローレベルである。第一トランジスタＴ１、第六トランジスタＴ６及び第二トランジスタＴ２がオンにされて、第四ノードＮ４（即ち、発光素子ＥＬのアノード端）、第三ノードＮ３及び第一ノードＮ１（即ち、第三トランジスタＴ３のゲート及び第一容量Ｃ１の一端）が第一リセット信号線ＩＮＩＴ１の第一リセット電圧にリセットされる。本段階では、第四トランジスタＴ４、第五トランジスタＴ５及び第七トランジスタＴ７は、オフのままとされる。

【0143】

第二段階Ａ２は、復帰段階であり、第一走査信号線Ｇ１、第二走査信号線Ｇ２、第二リセット制御信号線Ｒｅｓｅｔ２、第一発光制御信号線ＥＭ１及び第二発光制御信号線ＥＭ２は、ハイレベルであり、第一リセット制御信号線Ｒｅｓｅｔ１は、ローレベルである。第二発光制御信号線ＥＭ２がハイレベルであることで、第六トランジスタＴ６がオフにされる。第一リセット制御信号線Ｒｅｓｅｔ１がローレベルであることで、第七トランジスタＴ７がオンにされて（本タイミングは、第七トランジスタＴ７がＰ型の薄膜トランジスタである場合を例として説明するものであり、第七トランジスタＴ７がＮ型の薄膜トランジスタである場合、第一リセット制御信号線Ｒｅｓｅｔ１は、第二段階Ａ２においてハイレベル信号を供給し、他の段階においてローレベル信号を供給する）、第二ノードＮ２が第二リセット電圧にリセットされ、ここで、第二リセット電圧は、第一電源線ＶＤＤ、第一発光制御信号線ＥＭ１、第二発光制御信号線ＥＭ２又は第三電源線から供給される電圧信号であってもよく、第二リセット電圧は、第一リセット電圧よりも大きく、第一ノードＮ１が第一リセット信号線ＩＮＩＴ１の第一リセット電圧であるため、第三トランジスタＴ３がオンにされ、第一走査信号線Ｇ１がハイレベルとなり、第二トランジスタＴ２がオンにされ、第二ノードＮ２の電圧は、第三トランジスタＴ３及び第二トランジスタＴ２を介して、第一ノードＮ１に伝達される。本段階では、第四トランジスタＴ４、第五トランジスタＴ５及び第六トランジスタＴ６は、オフのままとされる。

【0144】

第三段階Ａ３は、データ書込段階であり、第一走査信号線Ｇ１、第二リセット制御信号線Ｒｅｓｅｔ２、第一リセット制御信号線Ｒｅｓｅｔ１、第一発光制御信号線ＥＭ１及び第二発光制御信号線ＥＭ２は、ハイレベルであり、第二走査信号線Ｇ２は、ローレベルである。このとき、第二走査信号線Ｇ２がローレベルであることで、第四トランジスタＴ４がオンにされ、データ信号線Ｄａｔａから出力されたデータ電圧信号Ｖｄａｔａは、オンにされた第四トランジスタＴ４、第三トランジスタＴ３及び第二トランジスタＴ２を介して第一ノードＮ１に供給されるとともに、データ信号線Ｄａｔａから出力されたデータ電圧信号Ｖｄａｔａと第三トランジスタＴ３の閾値電圧Ｖｔｈとの和が第一容量Ｃ１に貯蔵される。本段階では、第五トランジスタＴ５、第六トランジスタＴ６及び第七トランジスタＴ７は、オフのままとされる。

【0145】

第四段階Ａ４は、発光段階であり、第二走査信号線Ｇ２、第二リセット制御信号線Ｒｅｓｅｔ２及び第一リセット制御信号線Ｒｅｓｅｔ１は、ハイレベルであり、第一走査信号線Ｇ１、第一発光制御信号線ＥＭ１及び第二発光制御信号線ＥＭ２は、ローレベルである。第一発光制御信号線ＥＭ１がローレベルであることで、第五トランジスタＴ５がオンにされ、第二リセット制御信号線Ｒｅｓｅｔ２がハイレベルであることで、第一トランジスタＴ１がオフにされ、第二発光制御信号線ＥＭ２がローレベルであることで、第六トランジスタＴ６がオンにされ、第一電源線ＶＤＤから出力された電源電圧により、オンにされた第五トランジスタＴ５、第三トランジスタＴ３及び第六トランジスタＴ６を介して、第四ノードＮ４（即ち、発光素子ＥＬのアノード端）に駆動電圧が供給されて、発光素子ＥＬが発光するように駆動される。本段階では、第一トランジスタＴ１、第二トランジスタＴ２、第四トランジスタＴ４及び第七トランジスタＴ７は、オフのままとされる。

【0146】

画素回路の駆動中には、第三トランジスタＴ３（即ち、駆動トランジスタ）を流れる駆動電流は、そのゲート電極と第一極との間の電圧差によって決定される。第一ノードＮ１の電圧がＶｄａｔａ＋Ｖｔｈであるため、第三トランジスタＴ３の駆動電流は、
Ｉ＝Ｋ＊（Ｖｇｓ－Ｖｔｈ）^２＝Ｋ＊［（Ｖｄａｔａ＋Ｖｔｈ－Ｖｄｄ）－Ｖｔｈ］^２＝Ｋ＊［（Ｖｄａｔａ－Ｖｄｄ）］^２となり、
ここで、Ｉは、第三トランジスタＴ３を流れる駆動電流であり、つまり、駆動発光素子ＥＬの駆動電流であり、Ｋは、定数であり、Ｖｇｓは、第三トランジスタＴ３のゲート電極と第一極との間の電圧差であり、Ｖｔｈは、第三トランジスタＴ３の閾値電圧であり、Ｖｄａｔａは、データ信号線Ｄａｔａから出力されるデータ電圧であり、Ｖｄｄは、第一電源線ＶＤＤから出力される電源電圧である。

【0147】

上記の式から分かるように、発光素子ＥＬを流れる電流Ｉは、第三トランジスタＴ３の閾値電圧Ｖｔｈとは無関係であり、第三トランジスタＴ３の閾値電圧Ｖｔｈによる電流Ｉへの影響が無くされ、輝度の均一性が保証される。

【0148】

ＬＴＰＯ（（ＬＴＰＳ低温ポリシリコントランジスタ＋酸化物（Ｏｘｉｄｅ）トランジスタ）画素回路の応答時間が長いため、低周波の切り替え時に、画面には、輝度のちらつきが発生してしまう。本開示の実施例に係る画素回路は、駆動トランジスタの復帰段階において、第三トランジスタＴ３（駆動トランジスタ）に大きなバイアス電圧を加えてヒステリシスを改善することで、高周波と低周波の切り替え時に画面の輝度を保つことができ、フリッカ（Ｆｌｉｃｋｅｒ）のリスクが低減される。

【0149】

１列のサブ画素において、少なくとも隣接する２つのサブ画素については、上の行のサブ画素内の第二発光制御信号線ＥＭ２が下の行のサブ画素内の第一発光制御信号線ＥＭ１に電気的に接続され、上の行のサブ画素内の第二走査信号線Ｇ２が下の行のサブ画素内の第一リセット制御信号線Ｒｅｓｅｔ１に電気的に接続される。

【0150】

本開示の実施例は、上記に記載の画素回路を駆動するための画素回路の駆動方法を更に提供しており、前記画素回路は、複数の走査周期を含み、１走査周期内では、図４５に示すように、前記駆動方法は、ステップ１００～ステップ４００を含む。

【0151】

そのうち、ステップ１００は、リセット段階において、第一リセットサブ回路が第一発光制御信号線又は第二リセット制御信号線の信号に応答して、発光素子のアノード端（即ち、第四ノード）に第一リセット信号を書き込むことを含む。

【0152】

いくつかの例示的な実施方式において、ステップ１００は、第二発光制御サブ回路が第二発光制御信号線の信号に応答して、前記第四ノードの第一リセット信号を第三ノードに書き込み、補償サブ回路が第一走査信号線の信号に応答して、前記第三ノードの第一リセット信号を第一ノードに書き込むことを更に含む。

【0153】

ステップ２００は、復帰段階において、第二リセットサブ回路が第一リセット制御信号線の信号に応答して、駆動サブ回路の第一極（即ち、第二ノード）又は第二極（即ち、第三ノード）に前記第一リセット信号よりも大きい第二リセット信号を書き込むことを含む。

【0154】

いくつかの例示的な実施方式において、ステップ１００は、補償サブ回路が第一走査信号線の信号に応答して、第三ノードの第二リセット信号を第一ノードに書き込むことを更に含む。

【0155】

いくつかの例示的な実施方式において、第二リセット信号は、第一電源線、第一発光制御信号線、第二発光制御信号線又は第三電源線のうち、少なくとも１つの電圧線からの信号であってもよい。

【0156】

ステップ３００は、発光段階において、駆動サブ回路が第一ノードの制御信号に応答して、第二ノードと第三ノードとの間に駆動電流を発生させることを含む。

【0157】

いくつかの例示的な実施方式において、ステップ３００の前に、当該方法は、データ書込段階において、書込サブ回路が前記第二走査信号線の信号に応答して、第二ノードにデータ信号を書き込み、補償サブ回路が第一走査信号線の信号に応答して、第一ノードを補償することを更に含む。

【0158】

いくつかの例示的な実施方式において、ステップ３００は、発光段階において、第一発光制御サブ回路が前記第一発光制御信号線の信号に応答して、前記第二ノードに前記第一電源線の信号を供給し、第二発光制御サブ回路が前記第二発光制御信号線の信号に応答して、前記第三ノードと第四ノードとの間での駆動電流の通過を許容することを更に含む。

【0159】

本開示の実施例に係る画素回路及びその駆動方法、表示装置は、第二リセットサブ回路が第一リセット制御信号線の信号に応答して、駆動サブ回路の第一極又は第二極に第二リセット信号を書き込んで、駆動サブ回路に大きなバイアス電圧を加えてヒステリシスを改善することで、高周波と低周波の切り替え時に画面の輝度を保つことができ、フリッカのリスクが低減され、高グレースケール及び低グレースケールでの表示装置の表示効果が向上される。また、本開示に係る画素回路では、トランジスタの数が少ないため、画素回路の占有空間が少なく、これにより、表示装置の画素解像度が向上される。

【0160】

以下、いくつかの留意点について説明する。
本開示の実施例の図面は、本開示の実施例に係る構造に関するものに過ぎず、他の構造については、通常の設計を参照すればよい。
矛盾のない場合、本開示の実施例及び実施例における特徴を互いに組み合わせて新しい実施例を得ることが可能である。

【0161】

図４６～図６０は、本開示に係る画素駆動回路の別の１組の例示的な実施例の説明図を示すものである。

【0162】

本開示の全ての実施例で用いられるトランジスタは、三極管、薄膜トランジスタ、電界効果トランジスタ、同じ特性となる他のデバイスであってもよい。本開示の実施例では、トランジスタの制御極以外の２つの極を区別するために、一方の極を第一極と称し、他方の極を第二極と称する。

【0163】

実装の際、前記トランジスタが薄膜トランジスタ又は電界効果トランジスタである場合、前記第一極がドレインであり、前記第二極がソースであってもよく、又は、前記第一極がソースであり、前記第二極がドレインであってもよい。

【0164】

図４６に示すように、本開示の実施例に記載の画素回路は、駆動回路１１、第一制御回路１２、補償制御回路１３及び第一初期化回路１４を含み、
前記第一制御回路１２は、第一走査線Ｓ１、前記駆動回路１１の制御端及び接続ノードＮ０それぞれに電気的に接続され、前記第一走査線Ｓ１から供給された第一走査信号の制御下で、前記駆動回路１１の制御端と前記接続ノードＮ０間を導通させるように制御するためのものであり、
前記補償制御回路１３は、第二走査線Ｓ２、前記接続ノードＮ０及び前記駆動回路１１の第一端それぞれに電気的に接続され、前記第二走査線Ｓ２から供給された第二走査信号の制御下で、前記接続ノードＮ０と前記駆動回路１１の第一端間を導通させるように制御するためのものであり、
前記第一初期化回路１４は、初期化制御線Ｒ１、第一初期化電圧線及び前記接続ノードＮ０それぞれに電気的に接続され、前記初期化制御線Ｒ１から供給された初期化制御信号の制御下で、前記第一初期化電圧線から供給された第一初期化電圧Ｖｉ１を前記接続ノードＮ０に書き込むためのものであり、
前記駆動回路１１は、その制御端の電位の制御下で、前記駆動回路１１の第一端と前記駆動回路１１の第二端間を導通させるように制御するためのものである。

【0165】

図４６に示す少なくとも１つの実施例において、第一ノードＮ１は、駆動回路１１の制御端に接続されたノードである。

【0166】

本開示の実施例に記載の画素回路では、第一制御回路１２が第一ノードＮ１に直接電気的に接続されているが、第一初期化回路１４及び前記補償制御回路１３が何れも第一ノードＮ１に直接電気的に接続されておらず、第一ノードＮ１の漏電経路が減少され、低周波で作動する時に第一ノードの電圧の安定性を保証でき、表示品質の向上、表示の均一性の向上、Ｆｌｉｃｋｅｒ（ちらつき）の軽減に有利である。

【0167】

本開示の図４６に示す画素回路の実施例では、作動の際、表示周期には、初期化段階及びデータ書込段階が含まれ、前記駆動方法は、
初期化段階において、第一制御回路１２が第一走査信号の制御下で、駆動回路１１の制御端と接続ノードＮ０間を導通させるように制御し、第一初期化回路１４が初期化制御信号の制御下で、第一初期化電圧Ｖｉ１を接続ノードＮ０に書き込むことで、第一初期化電圧Ｖｉ１が前記駆動回路１１の制御端に書き込まれるようにして、前記データ書込段階の開始時に駆動回路１１がその第一端と前記駆動回路の第二端間を導通させるように制御可能にすることと、
データ書込段階において、第一制御回路１２が第一走査信号の制御下で、駆動回路１１の制御端と接続ノードＮ０間を導通させるように制御し、補償制御回路１３が第二走査信号の制御下で、前記接続ノードＮ０と前記駆動回路１１の第一端間を導通させるように制御して、前記駆動回路１１の制御端と前記駆動回路１１の第一端間を導通させるようにすることとを含む。

【0168】

選択的に、前記第一制御回路は、第一トランジスタを含み、
前記第一トランジスタの制御極が前記第一走査線に電気的に接続され、前記第一トランジスタの第一極が前記駆動回路の制御端に電気的に接続され、前記第一トランジスタの第二極が前記接続ノードに電気的に接続され、
前記第一制御トランジスタは、酸化物薄膜トランジスタである。

【0169】

本開示の少なくとも１つの実施例において、前記制御回路に含まれる第一トランジスタは、酸化物薄膜トランジスタである。

【0170】

酸化物トランジスタは、優れたヒステリシス特性、低い漏れ電流を有するとともに、移動度（Ｍｏｂｉｌｉｔｙ）が低い。従って、本開示の少なくとも１つの実施例は、第一トランジスタを酸化物薄膜トランジスタとすることにより、低漏電化が実現され、駆動回路の制御端の電位の安定性が保証される。

【0171】

選択的に、前記補償制御回路は、第二トランジスタを含み、
前記第二トランジスタの制御極が前記第二走査線に電気的に接続され、前記第二トランジスタの第一極が前記接続ノードに電気的に接続され、前記第二トランジスタの第二極が前記駆動回路の第一端に電気的に接続されている。

【0172】

本開示の少なくとも１つの実施例において、前記第二トランジスタは、低温ポリシリコン薄膜トランジスタであってもよいが、これに限定されない。具体的な実施の際、前記第二トランジスタは、他のタイプのトランジスタであってもよい。

【0173】

選択的に、前記第一初期化回路は、第三トランジスタを含み、
前記第三トランジスタの制御極が前記初期化制御線に電気的に接続され、前記第三トランジスタの第一極が第一初期化電圧線に電気的に接続され、前記第三トランジスタの第二極が前記接続ノードに電気的に接続されている。

【0174】

本開示の少なくとも１つの実施例において、前記第三トランジスタは、低温ポリシリコン薄膜トランジスタである。具体的な実施の際、前記第三トランジスタは、他のタイプのトランジスタであってもよい。

【0175】

図４７に示すように、図４６に示す画素回路に加え、本開示の少なくとも１つの実施例に記載の画素回路は、リセット回路２０を更に含んでもよく、
前記リセット回路２０は、第三走査線Ｓ３、リセット電圧線ＤＲ及び前記駆動回路１１の第二端それぞれに電気的に接続され、前記第三走査線Ｓ３から供給された第三走査信号の制御下で、前記リセット電圧線ＤＲから供給されたリセット電圧を前記駆動回路１１の第二端に書き込むためのものである。

【0176】

本開示の図４７に示す画素回路の少なくとも１つの実施例には、リセット回路２０が増設されており、リセット回路２０は、第三走査信号の制御下で、データ電圧を駆動回路１１の第二端に書き込む前に、非発光期間において、リセット電圧を駆動回路１１の第二端に書き込んで、駆動回路１１内の駆動トランジスタにバイアス電圧が供給される（このとき、駆動トランジスタのゲート電位もＶｉ１に初期化される）ようにすることで、駆動トランジスタがリセット状態に保たれて、駆動トランジスタのヒステリシスが改善され、表示スクリーンのＦＦＲ（最初のフレームの応答時間）に有利である。

【0177】

具体的な実施の際、駆動トランジスタのヒステリシスにより、駆動トランジスタの特性応答が遅くなるが、本開示の少なくとも１つの実施例は、データ電圧が書き込まれる前に、駆動トランジスタのゲート・ソース間電圧を迅速にリセットすることにより、駆動トランジスタの回復速度の加速に有利となるため、駆動トランジスタのヒステリシス現象が改善され、ヒステリシス回復速度が高められる。

【0178】

本開示の図４７に示す画素回路の少なくとも１つの実施例では、作動の際、非発光期間（前記非発光期間とは、前記表示周期に含まれる発光段階以外の期間を指してもよい）において、データ電圧が駆動回路１１の第二端に書き込まれる前に、駆動回路１１の第二端の電位に対するリセット効果がより良好となるように、第三走査信号のデューティ比を増加させることで、駆動回路１１の第二端のリセット時間を長くしてもよい。

【0179】

本開示の図４７に示す画素回路の少なくとも１つの実施例では、作動の際、前記初期化段階において、前記リセット回路が第三走査信号の制御下で、リセット電圧を前記駆動回路の第二端に書き込む。

【0180】

本開示の少なくとも１つの実施例において、前記リセット電圧は、駆動トランジスタに固定バイアス電圧が供給されて、ヒステリシス現象が改善されるように、直流電圧信号であってもよい。

【0181】

選択的に、前記リセット電圧は、高電圧であってもよいが、これに限定されない。

【0182】

本開示の少なくとも１つの実施例において、駆動回路の第二端の電位に対するリセットに有利となるように、１つの独立した第三走査信号生成モジュールによって第三走査信号を第三走査線に供給してもよい。

【0183】

本開示の少なくとも１つの実施例において、前記リセット電圧線と第一電圧線とは、同一電圧線であってもよく、こうすれば、用いられる信号線の数を減らすことができる。前記リセット電圧の電圧値は、前記第一初期化電圧の電圧値よりも大きく、前記第一電圧線は、第一電圧信号を供給するためのものである（前記第一電圧線は、高電圧線であってもよい）。前記第一電圧信号の電圧値は、０Ｖ超且つ５Ｖ以下であってもよく、例えば、前記第一電圧信号の電圧値は、４．６Ｖであってもよいが、これに限定されない。前記第一初期化電圧は、直流電圧であってもよく、前記第一初期化電圧の電圧値は、－７Ｖ以上０Ｖ以下であってもよく、例えば、前記第一初期化電圧の電圧値は、－６Ｖ、－５Ｖ、－４Ｖ、－３Ｖ又は－２Ｖであってもよいが、これに限定されない。

【0184】

本開示の少なくとも１つの実施例において、駆動回路内の駆動トランジスタの閾値電圧Ｖｔｈは、－５Ｖ以上－２Ｖ以下であってもよく、好ましくは、Ｖｔｈは、－４Ｖ以上－２．５Ｖ以下であってもよく、例えば、Ｖｔｈは、－４Ｖ、－３．５Ｖ、－３Ｖ又は－２．５Ｖであってもよいが、これに限定されない。

【0185】

前記リセット電圧の電圧値の絶対値は、短時間でバイアス効果を迅速に達成できることが保証されるように、閾値電圧の絶対値の１．５倍よりも大きくてもよい。例えば、前記リセット電圧の電圧値の絶対値は、閾値電圧の絶対値の２倍、２．５倍又は３倍よりも大きくてもよいが、これに限定されない。

【0186】

選択的に、前記リセット回路は、第四トランジスタを含み、
前記第四トランジスタの制御極が前記第三走査線に電気的に接続され、前記第四トランジスタの第一極が前記リセット電圧線に電気的に接続され、前記第四トランジスタの第二極が前記駆動回路の第二端に電気的に接続されている。

【0187】

本開示の少なくとも１つの実施例において、前記第四トランジスタは、低温ポリシリコン薄膜トランジスタであってもよいが、これに限定されない。

【0188】

図４８に示すように、本開示の少なくとも１つの実施例に記載の画素回路は、発光素子３０、発光制御回路３１及び第二初期化回路３２を更に含んでもよく、
前記発光制御回路３１は、発光制御線Ｅ１、第一電圧線Ｖ１、前記駆動回路１１の第二端、前記駆動回路１１の第一端及び前記発光素子３０の第一極それぞれに電気的に接続され、前記発光制御線Ｅ１から供給された発光制御信号の制御下で、前記第一電圧線Ｖ１と前記駆動回路１１の第二端間を導通させるように制御し、前記駆動回路１１の第一端と前記発光素子３０の第一極とを導通させるように制御するためのものであり、
前記第二初期化回路３２は、第四走査線Ｓ４、第二初期化電圧線及び前記発光素子３０の第一極それぞれに電気的に接続され、前記第四走査線Ｓ４から供給された第四走査信号の制御下で、第二初期化電圧線から供給された第二初期化電圧Ｖｉ２を前記発光素子３０の第一極に書き込むためのものであり、
前記発光素子３０の第二極が第二電圧線Ｖ２に電気的に接続されている。

【0189】

本開示の少なくとも１つの実施例において、前記第一電圧線Ｖ１が高電圧線であり、前記第二電圧線Ｖ２が低電圧線であってもよいが、これに限定されず、
前記発光素子３０は、ＯＬＥＤ（有機発光ダイオード）であってもよく、前記発光素子３０の第一極がＯＬＥＤのアノードであり、前記発光素子３０の第二極がＯＬＥＤのカソードであってもよいが、これに限定されない。

【0190】

本開示の図４８に示す画素回路の少なくとも１つの実施例では、低周波のちらつきの下でのスイッチング周波数（前記スイッチング周波数は、前記第二初期化回路３２に含まれるトランジスタのスイッチング周波数である）の切り替えの自由度に有利となるように、１つの独立した第四走査信号生成モジュールによって第四走査信号を第四走査線に供給してもよい。前記画素回路が適用された表示パネルが低周波で作動する際、発光制御回路３１が前記第一電圧線Ｖ１と前記駆動回路１１の第二端間を切断するように制御し、前記駆動回路１１の第一端と前記発光素子３０の第一極を切断するように制御すれば、前記第四走査信号の周波数を高めてＦｌｉｃｋｅｒ（ちらつき）を軽減することができる。

【0191】

本開示の少なくとも１つの実施例において、前記第三走査信号と前記第四走査信号とは、同一走査信号であってもよく、前記第三走査信号生成モジュールと前記第四走査信号生成モジュールとは、同一モジュールであってもよいが、これに限定されない。

【0192】

本開示の図４８に示す画素回路の少なくとも１つの実施例では、作動の際、前記第一走査信号と前記発光制御信号とは、同じ信号であってもよいが、ＰＷＭ（パルス幅変調）で発光機能を制御する場合、発光中にＥＭが高電圧信号を供給する可能性があることを考慮すると、別個の第一走査信号生成モジュールによって第一走査線に第一走査信号を供給し、発光制御信号生成モジュールによって発光制御線に発光制御信号を供給する。

【0193】

本開示の少なくとも１つの実施例において、前記リセット電圧線が第一電圧線である場合、前記リセット電圧の電圧値は、前記第二初期化電圧の電圧値よりも大きくてもよい。

【0194】

前記第二初期化電圧の電圧値は、－７Ｖ以上０Ｖ以下であってもよい。例えば、前記第二初期化電圧の電圧値は、－６Ｖ、－５Ｖ、－４Ｖ、－３Ｖ又は－２Ｖであってもよい。

【0195】

選択的に、前記発光制御回路は、第五トランジスタ及び第六トランジスタを含み、
前記第五トランジスタの制御極が前記発光制御線に電気的に接続され、前記第五トランジスタの第一極が前記第一電圧線に電気的に接続され、前記第五トランジスタの第二極が前記駆動回路の第二端に電気的に接続され、
前記第六トランジスタの制御極が前記発光制御線に電気的に接続され、前記第六トランジスタの第一極が前記駆動回路の第一端に電気的に接続され、前記第六トランジスタの第二極が前記発光素子の第一極に電気的に接続され、
前記第二初期化回路は、第七トランジスタを含み、
前記第七トランジスタの制御極が前記第四走査線に電気的に接続され、前記第七トランジスタの第一極が前記第二初期化電圧線に電気的に接続され、前記第七トランジスタの第二極が前記発光素子の第一極に電気的に接続されている。

【0196】

選択的に、前記第七トランジスタは、酸化物薄膜トランジスタであってもよい。

【0197】

本開示の少なくとも１つの実施例において、第七トランジスタが酸化物薄膜トランジスタとされてもよく、こうすれば、漏電を低減して、発光素子の第一極の電位の安定性を保証することができる。

【0198】

図４９に示すように、図４８に示す画素回路の少なくとも１つの実施例に加え、本開示の少なくとも１つの実施例に記載の画素回路は、データ書込回路４１及びエネルギー貯蔵回路４２を更に含んでもよく、
前記データ書込回路４１は、第二走査線Ｓ２、データ線Ｄ１及び前記駆動回路１１の第二端それぞれに電気的に接続され、前記第二走査線Ｓ２から供給された第二走査信号の制御下で、前記データ線Ｄ１上のデータ電圧を前記駆動回路１１の第二端に書き込むためのものであり、
前記エネルギー貯蔵回路４２は、前記駆動回路１１の制御端に電気的に接続され、電気エネルギーを貯蔵するためのものである。

【0199】

本開示の図４９に示す画素回路の少なくとも１つの実施例では、作動の際、表示周期には、データ書込段階の後に設定された発光段階が更に含まれ、
初期化段階において、前記第二初期化回路３２が前記第四走査線Ｓ４から供給された第四走査信号の制御下で、第二初期化電圧線から供給された第二初期化電圧Ｖｉ２を前記発光素子３０の第一極に書き込み
データ書込段階において、データ書込回路４１が第二走査信号の制御下で、データ線Ｄ１上のデータ電圧Ｖｄａｔａを駆動回路１１の第二端に書き込み、
データ書込段階の開始時に、駆動回路１１がその第一端と前記駆動回路１１の第二端間を導通させるように制御して、データ電圧Ｖｄａｔａでエネルギー貯蔵回路４２が充電されて、前記駆動回路１１の制御端の電位がＶｄａｔａ＋Ｖｔｈになるまで前記駆動回路１１の制御端の電位が変えられるようにし、Ｖｔｈは、前記駆動回路１１に含まれる駆動トランジスタの閾値電圧であり、
発光段階において、発光制御回路３１が発光制御信号の制御下で、前記第一電圧線Ｖ１と前記駆動回路１１の第二端間を導通させるように制御し、前記駆動回路１１の第一端と発光素子３０の第一極間を導通させるように制御し、駆動回路１１が発光素子３０を発光させるように駆動する。

【0200】

選択的に、前記データ書込回路は、第八トランジスタを含み、前記エネルギー貯蔵回路は、蓄積容量を含み、
前記第八トランジスタの制御極が前記第二走査線に電気的に接続され、前記第八トランジスタの第一極が前記データ線に電気的に接続され、前記第八トランジスタの第二極が前記駆動回路の第二端に電気的に接続され、
前記蓄積容量の第一端が前記駆動回路の制御端に電気的に接続され、前記蓄積容量の第二端が前記第一電圧線に電気的に接続されている。

【0201】

本開示の少なくとも１つの実施例において、前記駆動回路は、駆動トランジスタを含んでもよく、
前記駆動トランジスタは、シングルゲートトランジスタであり、前記駆動トランジスタのゲートが前記駆動回路の制御端に電気的に接続され、前記駆動トランジスタの第一極が前記駆動回路の第一端に電気的に接続され、前記駆動トランジスタの第二極が前記駆動回路の第二端に電気的に接続されているか、又は、
前記駆動トランジスタは、ダブルゲートトランジスタであり、前記駆動トランジスタの第一ゲートが前記駆動回路の制御端に電気的に接続され、前記駆動トランジスタの第二ゲートが第一電圧線に電気的に接続され、前記駆動トランジスタの第一極が前記駆動回路の第一端に電気的に接続され、前記駆動トランジスタの第二極が前記駆動回路の第二端に電気的に接続され、前記第一ゲートは、トップゲートであり、前記第二ゲートは、ボトムゲートである。

【0202】

選択的に、前記駆動トランジスタは、シングルゲートトランジスタ又はダブルゲートトランジスタであってもよい。前記駆動トランジスタがダブルゲートトランジスタである場合、前記駆動トランジスタの第一ゲートが前記駆動回路の制御端に電気的に接続され、前記駆動トランジスタの第二ゲートが第一電圧線に電気的に接続され、第一ゲートは、トップゲートであり、第二ゲートは、ボトムゲートである。こうして、駆動トランジスタのベースにバイアス電圧が加えられ、駆動トランジスタのヒステリシス現象が改善される。

【0203】

図５０に示すように、図４９に示す画素回路の少なくとも１つの実施例に加え、前記第一制御回路１２は、第一トランジスタＴ１を含み、前記駆動回路１１は、駆動トランジスタＴ０を含み、前記発光素子は、有機発光ダイオードＯ１であり、
前記第一トランジスタＴ１のゲートが前記第一走査線Ｓ１に電気的に接続され、前記第一トランジスタＴ１のドレインが前記駆動トランジスタＴ０のゲートに電気的に接続され、前記第一トランジスタＴ１のソースが前記接続ノードＮ０に電気的に接続され、
前記補償制御回路１３は、第二トランジスタＴ２を含み、
前記第二トランジスタＴ２のゲートが前記第二走査線Ｓ２に電気的に接続され、前記第二トランジスタＴ２のドレインが前記接続ノードＮ０に電気的に接続され、前記第二トランジスタＴ２のソースが前記駆動トランジスタＴ０のドレインに電気的に接続され、
前記第一初期化回路１４は、第三トランジスタＴ３を含み、
前記第三トランジスタＴ３のゲートが前記初期化制御線Ｒ１に電気的に接続され、前記第三トランジスタＴ３のドレインが第一初期化電圧線に電気的に接続され、前記第三トランジスタＴ３のソースが前記接続ノードＮ０に電気的に接続され、前記第一初期化電圧線は、第一初期化電圧Ｖｉ１を供給するためのものであり、
前記リセット回路２０は、第四トランジスタＴ４を含み、
前記第四トランジスタＴ４のゲートが前記第三走査線Ｓ３に電気的に接続され、前記第四トランジスタＴ４のドレインが前記リセット電圧線ＤＲに電気的に接続され、前記第四トランジスタＴ４のソースが前記駆動トランジスタＴ０のソースに電気的に接続され、
前記発光制御回路は、第五トランジスタＴ５及び第六トランジスタＴ６を含み、
前記第五トランジスタＴ５のゲートが前記発光制御線Ｅ１に電気的に接続され、前記第五トランジスタＴ５のドレインが高電圧線に電気的に接続され、前記第五トランジスタＴ５のソースが前記駆動トランジスタＴ０のソースに電気的に接続され、前記高電圧線は、高電圧信号ＶＤＤを供給するためのものであり、
前記第六トランジスタＴ６のゲートが前記発光制御線Ｅ１に電気的に接続され、前記第六トランジスタＴ６のドレインが前記駆動トランジスタＴ０のドレインに電気的に接続され、前記第六トランジスタＴ６のソースが有機発光ダイオードＯ１のアノードに電気的に接続され、
前記第二初期化回路３２は、第七トランジスタＴ７を含み、
前記第七トランジスタＴ７のゲートが前記第四走査線Ｓ４に電気的に接続され、前記第七トランジスタＴ７のドレインが前記第二初期化電圧線に電気的に接続され、前記第七トランジスタＴ７のソースが前記有機発光ダイオードＯ１のアノードに電気的に接続され、前記第二初期電圧線は、第二初期電圧Ｖｉ２を供給するためのものであり、
前記データ書込回路４１は、第八トランジスタＴ８を含み、前記エネルギー貯蔵回路４２は、蓄積容量Ｃを含み、
前記第八トランジスタＴ８のゲートが前記第二走査線Ｓ２に電気的に接続され、前記第八トランジスタＴ８のドレインが前記データ線Ｄ１に電気的に接続され、前記第八トランジスタＴ８のソースが前記駆動トランジスタＴ０のソースに電気的に接続され、
前記蓄積容量Ｃの第一端が前記駆動トランジスタＴ０のゲートに電気的に接続され、前記蓄積容量Ｃの第二端が前記高電圧線に電気的に接続され、
Ｏ１のカソードが低電圧線に電気的に接続され、前記低電圧線は、低電圧ＶＳＳを供給するためのものである。

【0204】

図５０では、符号がＮ１のものは、第一ノードであり、第一ノードＮ１がＴ０のゲートに電気的に接続され、
符号がＮ２のものは、第二ノードであり、符号がＮ３のものは、第三ノードであり、Ｎ２がＴ０のソースに電気的に接続され、Ｎ３がＴ０のドレインに電気的に接続されている。

【0205】

図５０に示す少なくとも１つの実施例において、第一電圧線は、高電圧線であり、第二電圧線は、低電圧線である。

【0206】

図５０に示す画素回路の少なくとも１つの実施例において、Ｔ１は、酸化物薄膜トランジスタであってもよく、Ｔ０、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７及びＴ８は、何れも低温ポリシリコン薄膜トランジスタであってもよく、Ｔ１は、ｎ型のトランジスタであり、Ｔ０、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７及びＴ８は、ｐ型のトランジスタであり、Ｔ０は、シングルゲートトランジスタであるが、これに限定されない。

【0207】

図５０に示す画素回路の少なくとも１つの実施例において、Ｎ１がＴ１にのみ直接電気的に接続され、Ｎ１がＴ２及びＴ３に直接電気的に接続されていない。こうして、Ｎ１の漏電が低減され、Ｔ０のゲートの電位の安定性を安定させることができる。

【0208】

図５０に示す画素回路の少なくとも１つの実施例において、Ｔ１は、酸化物薄膜トランジスタである。こうして、漏電を低減し、Ｎ１の電位の安定性を保証することができる。

【0209】

選択的に、Ｔ２及びＴ３は、シングルゲートトランジスタであってもよい。そうすれば、空間が節約される。

【0210】

図５０に示す画素回路の少なくとも１つの実施例において、前記初期化制御線Ｒ１から供給される初期化制御信号、及び、前記第二走査線から供給される第二走査信号は、何れも第二走査信号生成モジュールによって供給されてもよい。

【0211】

選択的に、画素回路の少なくとも１つの実施例において、前記画素回路に含まれる各トランジスタが下地上に設けられてもよく、寄生容量が低減されるように、導電パターンの前記下地上での正投影と第四走査線Ｓ４の前記下地上での正投影との間のオーバーラップ面積ができるだけ少なく、前記導電パターンの前記下地上での正投影と初期化制御線Ｒ１の前記下地上での正投影との間のオーバーラップ面積ができるだけ少なくされる。好ましくは、前記導電パターンと第四走査線Ｓ４との間の容量が０．３Ｃｚ未満であり、Ｔ０のソースとＴ５のソースとを電気的に接続するための導電パターンと初期化制御線Ｒ１との間の容量は、０．３Ｃｚ未満であり、ここで、Ｃｚは、前記蓄積容量Ｃの容量値である。

【0212】

前記導電パターンは、Ｔ０のソース、Ｔ５のソース、及び、Ｔ０のソースとＴ５のソースとを電気的に接続するための接続用導電パターンを含む。

【0213】

図５１に示すように、本開示の図５０に示す画素回路の少なくとも１つの実施例では、作動の際、表示周期には、順に設定された初期化段階ｔ１、データ書込段階ｔ２及び発光段階ｔ３が含まれ、
初期化段階ｔ１において、Ｅ１が高電圧信号を供給し、Ｓ１が高電圧信号を供給し、Ｔ１がオンにされ、Ｒ１が低電圧信号を供給し、Ｓ２が高電圧信号を供給し、Ｔ２がオンにされ、Ｔ３がオフにされ、Ｖｉ１がＮ１に書き込まれることで、データ書込段階ｔ２の開始時に、Ｔ０がオンにされ、Ｓ３及びＳ４が低電圧信号を供給し、Ｔ７がオンにされ、Ｔ４がオンにされて、ＤＲから供給されたリセット電圧がＮ２に書き込まれ、Ｖｉ２がＯ１のアノードに書き込まれることで、Ｏ１が発光せず、Ｏ１のアノードに残留された電荷が除去され、
データ書込段階ｔ２において、Ｅ１が高電圧信号を供給し、Ｓ１が高電圧信号を供給し、Ｔ１がオンにされ、Ｒ１が高電圧信号を供給し、Ｓ２が高電圧信号を供給し、Ｔ２がオンにされ、Ｔ３がオフにされ、Ｔ８がオンにされ、Ｓ３及びＳ４が高電圧信号を供給し、Ｔ７及びＴ４がオフにされ、データ線Ｄ１上のデータ電圧ＶｄａｔａがＮ２に書き込まれ、
データ書込段階ｔ２の開始時に、Ｔ０がオンにされて、Ｖｄａｔａにより、オンにされたＴ８、Ｔ０、Ｔ２及びＴ１を介してＣが充電され、Ｔ０がオフにされるまでＮ１の電位が高められ、このとき、Ｎ１の電位は、Ｖｄａｔａ＋Ｖｔｈとなり、Ｖｔｈは、Ｔ０の閾値電圧であり、
発光段階ｔ３において、Ｅ１が低電圧信号を供給し、Ｒ１が高電圧信号を供給し、Ｓ１が低電圧信号を供給し、Ｓ２、Ｓ３及びＳ４が高電圧信号を供給し、Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ７及びＴ８がオフにされ、Ｔ５及びＴ６がオンにされ、Ｔ０がオンにされて、Ｏ１が発光するように駆動される。

【0214】

図５０に示す画素回路の少なくとも１つの実施例において、Ｎ２に高電圧を供給するためにＴ４が増設されており、Ｎ２の電位が非発光期間で初期化され、Ｔ０の安定性の向上に有利であり、そして、Ｏ１のアノードの電位を初期化するためにＴ７が提供されており、低周波のちらつきの下でのスイッチング周波数の切り替えの自由度に有利となる。

【0215】

図５２に示すように、図４９に示す画素回路の少なくとも１つの実施例に加え、前記第一制御回路１２は、第一トランジスタＴ１を含み、前記駆動回路１１は、駆動トランジスタＴ０を含み、前記発光素子は、有機発光ダイオードＯ１であり、
前記第一トランジスタＴ１のゲートが前記第一走査線Ｓ１に電気的に接続され、前記第一トランジスタＴ１のドレインが前記駆動トランジスタＴ０のゲートに電気的に接続され、前記第一トランジスタＴ１のソースが前記接続ノードＮ０に電気的に接続され、
前記補償制御回路１３は、第二トランジスタＴ２を含み、
前記第二トランジスタＴ２のゲートが前記第二走査線Ｓ２に電気的に接続され、前記第二トランジスタＴ２のドレインが前記接続ノードＮ０に電気的に接続され、前記第二トランジスタＴ２のソースが前記駆動トランジスタＴ０のドレインに電気的に接続され、
前記第一初期化回路１４は、第三トランジスタＴ３を含み、
前記第三トランジスタＴ３のゲートが前記初期化制御線Ｒ１に電気的に接続され、前記第三トランジスタＴ３のドレインが第一初期化電圧線に電気的に接続され、前記第三トランジスタＴ３のソースが前記接続ノードＮ０に電気的に接続され、前記第一初期化電圧線は、第一初期化電圧Ｖｉ１を供給するためのものであり、
前記リセット回路２０は、第四トランジスタＴ４を含み、
前記第四トランジスタＴ４のゲートが前記第三走査線Ｓ３に電気的に接続され、前記第四トランジスタＴ４のドレインが前記リセット電圧線ＤＲに電気的に接続され、前記第四トランジスタＴ４のソースが前記駆動トランジスタＴ０のソースに電気的に接続され、
前記発光制御回路は、第五トランジスタＴ５及び第六トランジスタＴ６を含み、
前記第五トランジスタＴ５のゲートが前記発光制御線Ｅ１に電気的に接続され、前記第五トランジスタＴ５のドレインが高電圧線に電気的に接続され、前記第五トランジスタＴ５のソースが前記駆動トランジスタＴ０のソースに電気的に接続され、前記高電圧線は、高電圧信号ＶＤＤを供給するためのものであり、
前記第六トランジスタＴ６のゲートが前記発光制御線Ｅ１に電気的に接続され、前記第六トランジスタＴ６のドレインが前記駆動トランジスタＴ０のドレインに電気的に接続され、前記第六トランジスタＴ６のソースが有機発光ダイオードＯ１のアノードに電気的に接続され、
前記第二初期化回路３２は、第七トランジスタＴ７を含み、
前記第七トランジスタＴ７のゲートが前記第四走査線Ｓ４に電気的に接続され、前記第七トランジスタＴ７のドレインが前記第二初期化電圧線に電気的に接続され、前記第七トランジスタＴ７のソースが前記有機発光ダイオードＯ１のアノードに電気的に接続され、前記第二初期電圧線は、第二初期電圧Ｖｉ２を供給するためのものであり、
前記データ書込回路４１は、第八トランジスタＴ８を含み、前記エネルギー貯蔵回路４２は、蓄積容量Ｃを含み、
前記第八トランジスタＴ８のゲートが前記第二走査線Ｓ２に電気的に接続され、前記第八トランジスタＴ８のドレインが前記データ線Ｄ１に電気的に接続され、前記第八トランジスタＴ８のソースが前記駆動トランジスタＴ０のソースに電気的に接続され、
前記蓄積容量Ｃの第一端が前記駆動トランジスタＴ０のゲートに電気的に接続され、前記蓄積容量Ｃの第二端が前記高電圧線に電気的に接続され、
Ｏ１のカソードが低電圧線に電気的に接続され、前記低電圧線は、低電圧ＶＳＳを供給するためのものである。

【0216】

図５２では、符号がＮ１のものは、第一ノードであり、第一ノードＮ１がＴ０のゲートに電気的に接続され、
符号がＮ２のものは、第二ノードであり、符号がＮ３のものは、第三ノードであり、Ｎ２がＴ０のソースに電気的に接続され、Ｎ３がＴ０のドレインに電気的に接続されている。

【0217】

図５２に示す少なくとも１つの実施例において、第一電圧線は、高電圧線であり、第二電圧線は、低電圧線である。

【0218】

図５２に示す画素回路の少なくとも１つの実施例において、Ｔ１及びＴ７は、酸化物薄膜トランジスタであってもよく、Ｔ０、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６及びＴ８は、何れも低温ポリシリコン薄膜トランジスタであってもよく、Ｔ１及びＴ７は、ｎ型のトランジスタであり、Ｔ０、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６及びＴ８は、ｐ型のトランジスタであり、Ｔ０は、シングルゲートトランジスタであるが、これに限定されない。

【0219】

本開示の図５２に示す画素回路の少なくとも１つの実施例は、Ｔ７が酸化物薄膜トランジスタである点において、本開示の図５０に示す画素回路の少なくとも１つの実施例と相違する。

【0220】

図５２に示す画素回路の少なくとも１つの実施例において、Ｎ１がＴ１にのみ直接電気的に接続され、Ｎ１がＴ２及びＴ３に直接電気的に接続されていない。こうして、Ｎ１の漏電が低減され、Ｔ０のゲートの電位の安定性を安定させることができる。

【0221】

図５２に示す画素回路の少なくとも１つの実施例において、Ｔ１及びＴ７が酸化物薄膜トランジスタである。これにより、漏電が低減され、Ｎ１の電位の安定性が保証され、Ｏ１のアノードの電位の安定性が保証される。

【0222】

図５２に示す画素回路の少なくとも１つの実施例において、低周波のちらつきの下でのスイッチング周波数（前記スイッチング周波数は、前記第二初期化回路３２に含まれるトランジスタのスイッチング周波数である）の切り替えの自由度に有利となるように、１つの独立した第四走査信号生成モジュールによって第四走査信号を第四走査線に供給してもよい。前記画素回路が適用された表示パネルが低周波で作動する際、発光制御回路３１が前記第一電圧線Ｖ１と前記駆動回路１１の第二端間を切断するように制御し、前記駆動回路１１の第一端と前記発光素子３０の第一極を切断するように制御すれば、前記第四走査信号の周波数を高めてＦｌｉｃｋｅｒ（ちらつき）を軽減することができ、又は、
前記第四走査線は、前記発光制御線であってもよい。そうすれば、低周波リフレッシュ段階では、発光制御線から供給された発光制御信号を周期的に制御するだけで、発光素子のリセット又は輝度調整を周期的に行うことができるため、輝度のバランスを実現できる。

【0223】

図５３に示すように、図４９に示す画素回路の少なくとも１つの実施例に加え、前記第一制御回路１２は、第一トランジスタＴ１を含み、前記駆動回路１１は、駆動トランジスタＴ０を含み、前記発光素子は、有機発光ダイオードＯ１であり、
前記第一トランジスタＴ１のゲートが前記第一走査線Ｓ１に電気的に接続され、前記第一トランジスタＴ１のドレインが前記駆動トランジスタＴ０のゲートに電気的に接続され、前記第一トランジスタＴ１のソースが前記接続ノードＮ０に電気的に接続され、
前記補償制御回路１３は、第二トランジスタＴ２を含み、
前記第二トランジスタＴ２のゲートが前記第二走査線Ｓ２に電気的に接続され、前記第二トランジスタＴ２のドレインが前記接続ノードＮ０に電気的に接続され、前記第二トランジスタＴ２のソースが前記駆動トランジスタＴ０のドレインに電気的に接続され、
前記第一初期化回路１４は、第三トランジスタＴ３を含み、
前記第三トランジスタＴ３のゲートが前記初期化制御線Ｒ１に電気的に接続され、前記第三トランジスタＴ３のドレインが第一初期化電圧線に電気的に接続され、前記第三トランジスタＴ３のソースが前記接続ノードＮ０に電気的に接続され、前記第一初期化電圧線は、第一初期化電圧Ｖｉ１を供給するためのものであり、
前記リセット回路２０は、第四トランジスタＴ４を含み、
前記第四トランジスタＴ４のゲートが前記第三走査線Ｓ３に電気的に接続され、前記第四トランジスタＴ４のドレインが高電圧線に電気的に接続され、前記第四トランジスタＴ４のソースが前記駆動トランジスタＴ０のソースに電気的に接続され、前記高電圧線は、高電圧信号ＶＤＤを供給するためのものであり、
前記発光制御回路は、第五トランジスタＴ５及び第六トランジスタＴ６を含み、
前記第五トランジスタＴ５のゲートが前記発光制御線Ｅ１に電気的に接続され、前記第五トランジスタＴ５のドレインが高電圧線に電気的に接続され、前記第五トランジスタＴ５のソースが前記駆動トランジスタＴ０のソースに電気的に接続され、
前記第六トランジスタＴ６のゲートが前記発光制御線Ｅ１に電気的に接続され、前記第六トランジスタＴ６のドレインが前記駆動トランジスタＴ０のドレインに電気的に接続され、前記第六トランジスタＴ６のソースが有機発光ダイオードＯ１のアノードに電気的に接続され、
前記第二初期化回路３２は、第七トランジスタＴ７を含み、
前記第七トランジスタＴ７のゲートが前記第四走査線Ｓ４に電気的に接続され、前記第七トランジスタＴ７のドレインが前記第二初期化電圧線に電気的に接続され、前記第七トランジスタＴ７のソースが前記有機発光ダイオードＯ１のアノードに電気的に接続され、前記第二初期電圧線は、第二初期電圧Ｖｉ２を供給するためのものであり、
前記データ書込回路４１は、第八トランジスタＴ８を含み、前記エネルギー貯蔵回路４２は、蓄積容量Ｃを含み、
前記第八トランジスタＴ８のゲートが前記第二走査線Ｓ２に電気的に接続され、前記第八トランジスタＴ８のドレインが前記データ線Ｄ１に電気的に接続され、前記第八トランジスタＴ８のソースが前記駆動トランジスタＴ０のソースに電気的に接続され、
前記蓄積容量Ｃの第一端が前記駆動トランジスタＴ０のゲートに電気的に接続され、前記蓄積容量Ｃの第二端が前記高電圧線に電気的に接続され、
Ｏ１のカソードが低電圧線に電気的に接続され、前記低電圧線は、低電圧ＶＳＳを供給するためのものである。

【0224】

図５３では、符号がＮ１のものは、第一ノードであり、第一ノードＮ１がＴ０のゲートに電気的に接続され、
符号がＮ２のものは、第二ノードであり、符号がＮ３のものは、第三ノードであり、Ｎ２がＴ０のソースに電気的に接続され、Ｎ３がＴ０のドレインに電気的に接続されている。

【0225】

図５３に示す少なくとも１つの実施例において、第一電圧線は、高電圧線であり、第二電圧線は、低電圧線である。

【0226】

図５３に示す画素回路の少なくとも１つの実施例において、Ｔ１は、酸化物薄膜トランジスタであってもよく、Ｔ０、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７及びＴ８は、何れも低温ポリシリコン薄膜トランジスタであってもよく、Ｔ１は、ｎ型のトランジスタであり、Ｔ０、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７及びＴ８は、ｐ型のトランジスタであり、Ｔ０は、シングルゲートトランジスタであるが、これに限定されない。

【0227】

図５３に示す画素回路の少なくとも１つの実施例において、Ｎ１がＴ１にのみ直接電気的に接続され、Ｎ１がＴ２及びＴ３に直接電気的に接続されていない。こうして、Ｎ１の漏電が低減され、Ｔ０のゲートの電位の安定性を安定させることができ、
Ｔ１は、酸化物薄膜トランジスタである。こうして、Ｎ１の漏電が低減され、Ｔ０のゲートの電位の安定性が安定される。

【0228】

本開示の図５３に示す画素回路の少なくとも１つの実施例は、前記リセット電圧線ＤＲが前記高電圧線である点において、本開示の図５０に示す画素回路の少なくとも１つの実施例と相違する。こうして、採用される信号線の数を減らすことができる。

【0229】

本開示の図５３に示す画素回路の少なくとも１つの実施例において、ＶＤＤの電圧値は、４．６Ｖであってもよく、ＶＤＤの電圧値は、Ｖｉ１の電圧値よりも大きく、ＶＤＤの電圧値は、Ｖｉ２の電圧値よりも大きい。

【0230】

本開示の図５３に示す画素回路の少なくとも１つの実施例において、Ｔ７は、酸化物薄膜トランジスタに置き換えられてもよく、Ｔ０は、ダブルゲートトランジスタに置き換えられてもよいが、これに限定されない。

【0231】

図５４に示すように、図４９に示す画素回路の少なくとも１つの実施例に加え、前記第一制御回路１２は、第一トランジスタＴ１を含み、前記駆動回路１１は、駆動トランジスタＴ０を含み、前記発光素子は、有機発光ダイオードＯ１であり、
前記第一トランジスタＴ１のゲートが前記第一走査線Ｓ１に電気的に接続され、前記第一トランジスタＴ１のドレインが前記駆動トランジスタＴ０の第一ゲートに電気的に接続され、前記第一トランジスタＴ１のソースが前記接続ノードＮ０に電気的に接続され、
前記補償制御回路１３は、第二トランジスタＴ２を含み、
前記第二トランジスタＴ２のゲートが前記第二走査線Ｓ２に電気的に接続され、前記第二トランジスタＴ２のドレインが前記接続ノードＮ０に電気的に接続され、前記第二トランジスタＴ２のソースが前記駆動トランジスタＴ０のドレインに電気的に接続され、
前記第一初期化回路１４は、第三トランジスタＴ３を含み、
前記第三トランジスタＴ３のゲートが前記初期化制御線Ｒ１に電気的に接続され、前記第三トランジスタＴ３のドレインが第一初期化電圧線に電気的に接続され、前記第三トランジスタＴ３のソースが前記接続ノードＮ０に電気的に接続され、前記第一初期化電圧線は、第一初期化電圧Ｖｉ１を供給するためのものであり、
前記リセット回路２０は、第四トランジスタＴ４を含み、
前記第四トランジスタＴ４のゲートが前記第三走査線Ｓ３に電気的に接続され、前記第四トランジスタＴ４のドレインが前記リセット電圧線ＤＲに電気的に接続され、前記第四トランジスタＴ４のソースが前記駆動トランジスタＴ０のソースに電気的に接続され、
前記発光制御回路は、第五トランジスタＴ５及び第六トランジスタＴ６を含み、
前記第五トランジスタＴ５のゲートが前記発光制御線Ｅ１に電気的に接続され、前記第五トランジスタＴ５のドレインが高電圧線に電気的に接続され、前記第五トランジスタＴ５のソースが前記駆動トランジスタＴ０のソースに電気的に接続され、前記高電圧線は、高電圧信号ＶＤＤを供給するためのものであり、
前記第六トランジスタＴ６のゲートが前記発光制御線Ｅ１に電気的に接続され、前記第六トランジスタＴ６のドレインが前記駆動トランジスタＴ０のドレインに電気的に接続され、前記第六トランジスタＴ６のソースが有機発光ダイオードＯ１のアノードに電気的に接続され、
前記第二初期化回路３２は、第七トランジスタＴ７を含み、
前記第七トランジスタＴ７のゲートが前記第四走査線Ｓ４に電気的に接続され、前記第七トランジスタＴ７のドレインが前記第二初期化電圧線に電気的に接続され、前記第七トランジスタＴ７のソースが前記有機発光ダイオードＯ１のアノードに電気的に接続され、前記第二初期電圧線は、第二初期電圧Ｖｉ２を供給するためのものであり、
前記データ書込回路４１は、第八トランジスタＴ８を含み、前記エネルギー貯蔵回路４２は、蓄積容量Ｃを含み、
前記第八トランジスタＴ８のゲートが前記第二走査線Ｓ２に電気的に接続され、前記第八トランジスタＴ８のドレインが前記データ線Ｄ１に電気的に接続され、前記第八トランジスタＴ８のソースが前記駆動トランジスタＴ０のソースに電気的に接続され、
前記蓄積容量Ｃの第一端が前記駆動トランジスタＴ０の第一ゲートに電気的に接続され、前記蓄積容量Ｃの第二端が前記高電圧線に電気的に接続され、
前記駆動トランジスタＴ０の第二ゲートが前記高電圧線に電気的に接続され、
Ｏ１のカソードが低電圧線に電気的に接続され、前記低電圧線は、低電圧ＶＳＳを供給するためのものである。

【0232】

図５４では、符号がＮ１のものは、第一ノードであり、第一ノードＮ１がＴ０のゲートに電気的に接続され、
符号がＮ２のものは、第二ノードであり、符号がＮ３のものは、第三ノードであり、Ｎ２がＴ０のソースに電気的に接続され、Ｎ３がＴ０のドレインに電気的に接続されている。

【0233】

図５４に示す少なくとも１つの実施例において、第一電圧線は、高電圧線であり、第二電圧線は、低電圧線である。

【0234】

図５４に示す画素回路の少なくとも１つの実施例において、Ｔ１は、酸化物薄膜トランジスタであってもよく、Ｔ０、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７及びＴ８は、何れも低温ポリシリコン薄膜トランジスタであってもよく、Ｔ１は、ｎ型のトランジスタであり、Ｔ０、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７及びＴ８は、ｐ型のトランジスタであり、Ｔ０は、ダブルゲートトランジスタであるが、これに限定されない。

【0235】

図５４に示す画素回路の少なくとも１つの実施例において、Ｎ１がＴ１にのみ直接電気的に接続され、Ｎ１がＴ２及びＴ３に直接電気的に接続されていない。こうして、Ｎ１の漏電が低減され、Ｔ０のゲートの電位の安定性を安定させることができる。

【0236】

図５４に示す画素回路の少なくとも１つの実施例において、Ｔ１は、酸化物薄膜トランジスタである。こうして、漏電を低減し、Ｎ１の電位の安定性を保証することができる。

【0237】

図５４に示す画素回路の少なくとも１つの実施例において、Ｔ０は、ダブルゲートトランジスタであり、Ｔ０の第一ゲートは、トップゲートであり、Ｔ０の第二ゲートは、ボトムゲートであり、Ｔ０の第二ゲートが前記高電圧線に電気的に接続されている。こうして、Ｔ０のベースにバイアス電圧が加えられ、Ｔ０のヒステリシス現象の改善に有利である。

【0238】

本開示の図５４に示す画素回路の少なくとも１つの実施例は、Ｔ０がダブルゲートトランジスタである点において、本開示の図５０に示す画素回路の少なくとも１つの実施例と相違する。

【0239】

本開示の図５４に示す画素回路の少なくとも１つの実施例において、Ｔ７は、酸化物薄膜トランジスタに置き換えられてもよく、ＤＲは、第一電圧線であってもよいが、これに限定されない。

【0240】

本開示の図５０、図５２、図５３、図５４に示す画素回路の少なくとも１つの実施例では、非発光期間（前記非発光期間とは、前記表示周期に含まれる発光段階以外の期間を指してもよい）において、データ電圧ＶｄａｔａがＮ２に書き込まれる前に、Ｎ２の電位に対するリセット効果がより良好となるように、第三走査信号のデューティ比を増加させることで、Ｔ４のオン時間を長くしてもよい。

【0241】

図５５に示すように、隣接する２行の画素回路は、同一行のリセット電圧線に電気的に接続されていてもよい。図５５では、符号がＤＲｎのものは、第ｎ行のリセット電圧線（ｎは、正整数）であり、隣接する列に位置する２つの画素回路は、配線が容易になるように、鏡像配置されている。

【0242】

図５６に示すように、隣接する２列の画素回路は、同一列のリセット電圧線に電気的に接続されていてもよい。図５６では、符号がＤＲｍのものは、第ｍ列のリセット電圧線（ｍは、正整数）であり、隣接する列に位置する２つの画素回路は、配線が容易になるように、鏡像配置されている。

【0243】

図５７に示すように、隣接する２行の画素回路は、同一行のリセット電圧線に電気的に接続されていてもよく、隣接する２列の画素回路は、同一列のリセット電圧線に電気的に接続されていてもよく、配線が容易になるように、隣接する列に位置する２つの画素回路が鏡像配置されており、複数本のリセット電圧線が格子状に設けられている。

【0244】

図５７では、符号がＤＲ１１のものは、第一行のリセット電圧線であり、符号がＤＲ１２のものは、第二行のリセット電圧線であり、符号がＤＲ２１のものは、第一列のリセット電圧線であり、符号がＤＲ２２のものは、第二列のリセット電圧線であり、符号がＤＲ２３のものは、第三列のリセット電圧線である。

【0245】

図５８では、符号がＤＲ１１のものは、第一行のリセット電圧線であり、符号がＤＲ１２のものは、第二行のリセット電圧線であり、符号がＤＲ１３のものは、第三行のリセット電圧線であり、符号がＤＲ１４のものは、第四行のリセット電圧線であり、符号がＤＲ２１のものは、第一列のリセット電圧線であり、符号がＤＲ２２のものは、第二列のリセット電圧線である。

【0246】

図５８に示すように、第一行に位置する画素回路が何れも第一行のリセット電圧線ＤＲ１１に電気的に接続され、第二行に位置する画素回路が第二行のリセット電圧線ＤＲ１２に電気的に接続され、第三行に位置する画素回路が何れも第三行のリセット電圧線ＤＲ１３に電気的に接続され、第四行に位置する画素回路が第四行のリセット電圧線ＤＲ１４に電気的に接続され、
縦方向に延在するリセット電圧線が設けられていることで、複数本のリセット電圧線が格子状に設けられる。そして、配線空間が節約されるように、画素回路の数列ごとに１列のリセット電圧線が設けられてもよい。

【0247】

具体的な実施の際、赤画素回路の列の一方側に、縦方向に延在するリセット電圧線を設けてもよい。

【0248】

本開示の実施例に記載の駆動方法は、上記の画素回路に適用されるものであり、表示周期には、初期化段階及びデータ書込段階が含まれ、前記駆動方法は、
初期化段階において、第一制御回路が第一走査信号の制御下で、駆動回路の制御端と接続ノード間を導通させるように制御し、第一初期化回路が初期化制御信号の制御下で、第一初期化電圧を接続ノードに書き込むことで、第一初期化電圧が前記駆動回路の制御端に書き込まれるようにして、前記データ書込段階の開始時に駆動回路がその第一端と前記駆動回路の第二端間を導通させるように制御可能にすることと、
データ書込段階において、第一制御回路が第一走査信号の制御下で、駆動回路の制御端と接続ノード間を導通させるように制御し、補償制御回路が第二走査信号の制御下で、前記接続ノードと前記駆動回路の第一端間を導通させるように制御して、前記駆動回路の制御端と前記駆動回路の第一端間を導通させるようにすることとを含む。

【0249】

本開示の実施例に記載の駆動方法では、第一制御回路が駆動回路の制御端と接続ノード間を導通させるように制御し、第一初期化回路が初期化制御信号の制御下で、第一初期化電圧を接続ノードに書き込み、補償制御回路が第二走査信号の制御下で、前記接続ノードと前記駆動回路の第一端間を導通させるように制御し、第一制御回路が駆動回路の制御端に直接電気的に接続されているが、第一初期化回路及び補償制御回路が駆動回路の制御端に直接電気的に接続されていない。こうして、第一ノード（駆動回路の制御端に電気的に接続されたノード）の漏電経路が減少され、低周波で作動する時に第一ノードの電圧の安定性を保証でき、表示品質の向上、表示の均一性の向上、Ｆｌｉｃｋｅｒ（ちらつき）の軽減に有利である。

【0250】

具体的な実施の際、前記画素回路は、リセット回路を更に含んでもよく、前記駆動方法は、
前記初期化段階において、前記リセット回路が第三走査信号の制御下で、リセット電圧を前記駆動回路の第二端に書き込むことを更に含む。

【0251】

選択的に、前記画素回路は、発光素子及び第二初期化回路を更に含んでもよく、前記駆動方法は、
前記第二初期化回路が第四走査信号の制御下で、第二初期化電圧を前記発光素子の第一極に書き込んで、前記発光素子が発光しないように制御することを更に含む。

【0252】

具体的な実施の際、前記画素回路は、発光制御回路、データ書込回路及びエネルギー貯蔵回路を更に含み、表示周期には、データ書込段階の後に設定された発光段階が含まれ、前記駆動方法は、
データ書込段階において、データ書込回路が第二走査信号の制御下で、データ線上のデータ電圧Ｖｄａｔａを駆動回路の第二端に書き込むことと、
データ書込段階の開始時に、駆動回路がその第一端と前記駆動回路の第二端間を導通させるように制御して、データ電圧Ｖｄａｔａでエネルギー貯蔵回路が充電されて、前記駆動回路の制御端の電位がＶｄａｔａ＋Ｖｔｈ（Ｖｔｈは、前記駆動回路に含まれる駆動トランジスタの閾値電圧）になるまで前記駆動回路の制御端の電位が変えられるようにすることと、
発光段階において、発光制御回路が発光制御信号の制御下で、前記第一電圧線と前記駆動回路の第二端間を導通させるように制御し、前記駆動回路の第一端と発光素子の第一極間を導通させるように制御し、駆動回路が発光素子を発光させるように駆動することとを更に含む。

【0253】

本開示の実施例に記載の表示装置は、上記の画素回路を含む。

【0254】

選択的に、前記画素回路は、リセット回路及び第二初期化回路を含み、前記リセット回路が第三走査線に電気的に接続され、前記第二初期化回路が前記第四走査線に電気的に接続され、前記表示装置は、第三走査信号生成モジュール及び第四走査信号生成モジュールを更に含み、
前記第三走査信号生成モジュールは、前記第三走査線に電気的に接続され、前記第三走査線に第三走査信号を供給するためのものであり、
前記第四走査信号生成モジュールは、前記第四走査線に電気的に接続され、前記第四走査線に第四走査信号を供給するためのものである。

【0255】

本開示の少なくとも１つの実施例において、前記第三走査信号と前記第四走査信号とは、同一走査信号であってもよく、前記第三走査信号生成モジュールと前記第四走査信号生成モジュールとは、同一モジュールであってもよい。

【0256】

図５９に示すように、本開示の少なくとも１つの実施例に記載の表示装置は、表示パネルを含み、前記表示パネルは、画素モジュールＰ０を含み、前記画素モジュールＰ０は、複数行及び複数列の上記の画素回路を含み、前記画素モジュールＰ０が表示パネルの実効表示領域内に設けられ、
前記表示パネルは、発光制御信号生成モジュール７０、第一走査信号生成モジュール７１、１つ目の第二走査信号生成モジュール７２１、２つ目の第二走査信号生成モジュール７２２、第三走査信号生成モジュール７３及び第四走査信号生成モジュール７４を更に含み、
前記発光制御信号生成モジュール７０は、発光制御信号を供給するためのものであり、第一走査信号生成モジュール７１は、第一走査信号を供給するためのものであり、１つ目の第二走査信号生成モジュール７２１及び２つ目の第二走査信号生成モジュール７２２は、第二走査信号を供給するためのものであり、前記第三走査信号生成モジュール７３は、第三走査信号を供給するためのものであり、前記第四走査信号生成モジュール７４は、第四走査信号を供給するためのものであり、
発光制御信号生成モジュール７０、第一走査信号生成モジュール７１及び１つ目の第二走査信号生成モジュール７２１は、前記表示パネルの左側辺に設けられ、
２つ目の第二走査信号生成モジュール７２２、第三走査信号生成モジュール７３及び第四走査信号生成モジュール７４は、前記表示パネルの右側辺に設けられている。

【0257】

図６０に示すように、本開示の少なくとも１つの実施例に記載の表示装置は、表示パネルを含み、前記表示パネルは、画素モジュールＰ０を含み、前記画素モジュールＰ０は、複数行及び複数列の上記の画素回路を含み、前記画素モジュールＰ０が表示パネルの実効表示領域内に設けられ、
前記表示パネルは、発光制御信号生成モジュール７０、１つ目の第一走査信号生成モジュール７１１、２つ目の第一走査信号生成モジュール７１２、１つ目の第二走査信号生成モジュール７２１、２つ目の第二走査信号生成モジュール７２２及び第四走査信号生成モジュール７４を更に含み、
前記発光制御信号生成モジュール７０は、発光制御信号を供給するためのものであり、１つ目の走査信号生成モジュール７１１及び２つ目の第一走査信号生成モジュール７１２は、第一走査信号を供給するためのものであり、１つ目の第二走査信号生成モジュール７２１及び２つ目の第二走査信号生成モジュール７２２は、第二走査信号を供給するためのものであり、
第三走査信号と第四走査信号とは、同一走査信号であり、
前記第四走査信号生成モジュール７４は、第三走査信号及び第四走査信号を供給するためのものであり、
発光制御信号生成モジュール７０、１つ目の第一走査信号生成モジュール７１１及び１つ目の第二走査信号生成モジュール７２１は、前記表示パネルの左側辺に設けられ、
２つ目の第一走査信号生成モジュール７１２、２つ目の第二走査信号生成モジュール７２２及び第四走査信号生成モジュール７４は、前記表示パネルの右側辺に設けられている。

【0258】

図５５及び図５６では、符号がＶｉ１のものは、第一初期化電圧であり、符号がＶｉ２のものは、第二初期化電圧であり、符号がＶＤＤのもは、高電圧信号であり、符号がＤ１のものは、データ線であり、符号がＤＲのものは、リセット電圧線である。

【0259】

本開示の実施例による表示装置は、携帯電話、タブレットＰＣ、テレビ、ディスプレイ、ノートＰＣ、デジタルフォトフレーム、ナビゲータ等の表示機能を有する任意の製品又は部品であってもよい。

【0260】

図６１～図７８は、本開示に係る画素駆動回路の別の１組の例示的な実施例の説明図を示すものである。

【0261】

本開示の全ての実施例で用いられるトランジスタは、三極管、薄膜トランジスタ、電界効果トランジスタ、同じ特性となる他のデバイスであってもよい。本開示の実施例では、トランジスタの制御極以外の２つの極を区別するために、一方の極を第一極と称し、他方の極を第二極と称する。

【0262】

実装の際、前記トランジスタが薄膜トランジスタ又は電界効果トランジスタである場合、前記第一極がドレインであり、前記第二極がソースであってもよく、又は、前記第一極がソースであり、前記第二極がドレインであってもよい。

【0263】

本開示の実施例に記載の画素回路は、駆動回路、第一初期化回路及びリセット回路を含み、
前記第一初期化回路は、初期化制御線、前記駆動回路の第一端及び第一初期電圧端それぞれに電気的に接続され、前記初期化制御線から供給された初期化制御信号の制御下で、前記第一初期電圧端から供給された第一初期電圧を前記駆動回路の第一端に書き込むためのものであり、
前記リセット回路は、第二走査線及びリセット電圧端それぞれに電気的に接続され、前記リセット回路は、前記駆動回路の第二端又は前記駆動回路の第一端にも電気的に接続され、前記第二走査線から供給された第二走査信号の制御下で、前記リセット電圧端から供給されたリセット電圧を前記駆動回路の第二端又は前記駆動回路の第一端に書き込むように制御するためのものであり、
前記駆動回路は、その制御端の電位の制御下で、前記駆動回路の第一端と前記駆動回路の第二端間を導通させるように制御するためのものである。

【0264】

本開示に記載の画素回路の少なくとも１つの実施例は、第一初期化回路及びリセット回路を含み、第一初期化回路は、画素回路に含まれる補償制御回路と協働して第一初期電圧を駆動回路の制御端に書き込むするために、データ電圧が駆動回路の第二端に書き込まれる前に第一初期電圧を駆動回路の第一端に書き込み、リセット回路は、第二走査信号の制御下で、データ電圧が駆動回路の第二端に書き込まれる前に、非発光期間において、リセット電圧を駆動回路の第二端又は駆動回路の第一端に書き込んで、駆動回路内の駆動トランジスタにバイアス電圧が供給される（このとき、駆動トランジスタのゲート電位もＶｉ１に初期化される）ようにすることで、駆動トランジスタがリセット状態に保たれて、駆動トランジスタのヒステリシスが改善され、表示スクリーンのＦＦＲ（最初のフレームの応答時間）に有利である。

【0265】

具体的な実施の際、駆動トランジスタのヒステリシスにより、駆動トランジスタの特性応答が遅くなるが、本開示の少なくとも１つの実施例は、データ電圧が書き込まれる前に、駆動トランジスタのゲート・ソース間電圧を迅速にリセットすることにより、駆動トランジスタの回復速度の加速に有利となるため、駆動トランジスタのヒステリシス現象が改善され、ヒステリシス回復速度が高められる。

【0266】

本開示の少なくとも１つの実施例において、駆動回路の第二端の電位に対するリセットに有利となるように、１つの独立した第二走査信号生成モジュールによって第二走査信号を第二走査線に供給してもよい。

【0267】

本開示の少なくとも１つの実施例において、前記リセット電圧は、定電圧である。こうして、駆動トランジスタに固定バイアス電圧が供給され、ヒステリシス現象が改善される。

【0268】

選択的に、前記第一初期電圧は、低電位の定電圧であり、前記第一初期電圧の電圧値は、－６Ｖ以上－２Ｖ以下であり、例えば、前記第一初期化電圧の電圧値は、－６Ｖ、－５Ｖ、－４Ｖ、－３Ｖ又は－２Ｖであってもよいが、これに限定されない。

【0269】

具体的な実施の際、前記リセット電圧は、データ書込段階の開始時に駆動回路内の駆動トランジスタが迅速にオンにされ得ることを保証するために、高電位の定電圧であってもよく、前記リセット電圧の電圧値は、４Ｖ以上１０Ｖ以下であるか、又は、
前記リセット電圧は、低電位の定電圧であってもよく、前記リセット電圧の電圧値は、－６Ｖ以上－２Ｖ以下である。

【0270】

選択的に、前記リセット電圧が高電位の定電圧である場合、前記リセット電圧の電圧値は、例えば４Ｖ、５Ｖ、６Ｖ、７Ｖ、８Ｖ、９Ｖ又は１０Ｖであってもよいが、これに限定されず、
前記リセット電圧が低電位の定電圧である場合、前記リセット電圧の電圧値は、例えば－６Ｖ、－５Ｖ、－４Ｖ、－３Ｖ又は－２Ｖであってもよいが、これに限定されない。

【0271】

本開示の少なくとも１つの実施例において、前記リセット電圧が低電位の定電圧である場合、前記リセット電圧の電圧値は、前記第一初期電圧の電圧値と略同じである。こうして、リセット回路によってリセット電圧を駆動回路の第二端に書き込むと同時に、第一初期化回路によって第一初期電圧を駆動回路の第一端に書き込む場合、駆動回路内の駆動トランジスタは、故障することがない。

【0272】

前記リセット電圧の電圧値は、前記第一初期電圧の電圧値と略同じであるとは、前記リセット電圧の電圧値と前記第一初期電圧の電圧値との間の差の絶対値が所定の電圧差よりも小さいことを指してもよい。例えば、前記所定の電圧差は、０．１Ｖ又は０．０５Ｖであってもよいが、これに限定されない。

【0273】

本開示の少なくとも１つの実施例において、駆動回路内の駆動トランジスタの閾値電圧Ｖｔｈは、－５Ｖ以上－２Ｖ以下であってもよく、好ましくは、Ｖｔｈは、－４Ｖ以上－２．５Ｖ以下であってもよく、例えば、Ｖｔｈは、－４Ｖ、－３．５Ｖ、－３Ｖ又は－２．５Ｖであってもよいが、これに限定されない。

【0274】

選択的に、前記駆動回路は、駆動トランジスタを含み、前記リセット電圧の電圧値の絶対値は、短時間でバイアス効果を迅速に達成できることが保証されるように、閾値電圧の絶対値の１．５倍よりも大きくてもよい。前記閾値電圧は、前記駆動トランジスタの閾値電圧である。例えば、前記リセット電圧の電圧値の絶対値は、閾値電圧の絶対値の２倍、２．５倍又は３倍よりも大きくてもよいが、これに限定されない。

【0275】

図６１に示すように、本開示の実施例に記載の画素回路は、駆動回路１１、第一初期化回路１３及びリセット回路２０を含み、
前記第一初期化回路１３は、初期化制御線Ｒ１、前記駆動回路１１の第一端及び第一初期電圧端それぞれに電気的に接続され、前記初期化制御線Ｒ１から供給された初期化制御信号の制御下で、前記第一初期電圧端から供給された第一初期電圧Ｖｉ１を前記駆動回路１１の第一端に書き込むためのものであり、
前記リセット回路２０は、第二走査線Ｓ２及びリセット電圧端ＤＲそれぞれに電気的に接続され、前記リセット回路２０は、前記駆動回路１１の第二端にも電気的に接続され、前記第二走査線Ｓ２から供給された第二走査信号の制御下で、前記リセット電圧端ＤＲから供給されたリセット電圧を前記駆動回路１１の第二端に書き込むように制御するためのものであり、
前記駆動回路１１は、その制御端の電位の制御下で、前記駆動回路１１の第一端と前記駆動回路１２の第二端間を導通させるように制御するためのものである。

【0276】

図６１では、符号がＮ１のものは、第一ノードであり、前記第一ノードＮ１が前記駆動回路１１の制御端に電気的に接続されている。

【0277】

本開示の図６１に示す画素回路の少なくとも１つの実施例では、作動の際、前記表示周期には、初期化段階及びリセット段階が含まれてもよく、
前記初期化段階において、第一初期化回路１３が初期化制御信号の制御下で、第一初期電圧Ｖｉ１を駆動回路１１の第一端に書き込み、
前記リセット段階において、リセット回路２０が第二走査信号の制御下で、リセット電圧を駆動回路１１の第二端に書き込む。

【0278】

図６２に示すように、本開示の少なくとも１つの実施例に記載の画素回路は、駆動回路１１、第一初期化回路１３及びリセット回路２０を含んでもよく、
前記第一初期化回路１３は、初期化制御線Ｒ１、前記駆動回路１１の第一端及び第一初期電圧端それぞれに電気的に接続され、前記初期化制御線Ｒ１から供給された初期化制御信号の制御下で、前記第一初期電圧端から供給された第一初期電圧Ｖｉ１を前記駆動回路１１の第一端に書き込むためのものであり、
前記リセット回路２０は、第二走査線Ｓ２及びリセット電圧端ＤＲそれぞれに電気的に接続され、前記リセット回路２０は、前記駆動回路１１の第一端にも電気的に接続され、前記第二走査線Ｓ２から供給された第二走査信号の制御下で、前記リセット電圧端ＤＲから供給されたリセット電圧を前記駆動回路１１の第一端に書き込むように制御するためのものである。

【0279】

本開示の図６２に示す画素回路の少なくとも１つの実施例では、作動の際、前記表示周期には、初期化段階及びリセット段階が含まれてもよく、
前記初期化段階において、第一初期化回路１３が初期化制御信号の制御下で、第一初期電圧Ｖｉ１を駆動回路１１の第一端に書き込み、
前記リセット段階において、リセット回路２０が第二走査信号の制御下で、リセット電圧を駆動回路１１の第一端に書き込む。

【0280】

選択的に、前記第一初期化回路は、第二トランジスタを含み、
前記第二トランジスタの制御極が前記初期化制御線に電気的に接続され、前記第二トランジスタの第一極が前記第一初期電圧端に電気的に接続され、前記第二トランジスタの第二極が前記駆動回路の第一端に電気的に接続されている。

【0281】

本開示の少なくとも１つの実施例において、前記第二トランジスタは、低温ポリシリコン薄膜トランジスタであってもよいが、これに限定されない。

【0282】

選択的に、前記リセット回路は、第三トランジスタを含み、
前記第三トランジスタの制御極が前記第二走査線に電気的に接続され、前記第三トランジスタの第一極が前記リセット電圧端に電気的に接続され、前記第三トランジスタの第二極が前記駆動回路の第二端又は前記駆動回路の第一端に電気的に接続されている。

【0283】

本開示の少なくとも１つの実施例において、前記画素回路は、補償制御回路を含んでもよく、
前記補償制御回路は、第一走査線、前記駆動回路の制御端及び前記駆動回路の第一端それぞれに電気的に接続され、前記第一走査線から供給された第一走査信号の制御下で、前記駆動回路の制御端と前記駆動回路の第一端間を導通させるように制御するためのものである。

【0284】

本開示の少なくとも１つの実施例に記載の画素回路は、作動の際、表示周期には、初期化段階が含まれてもよく、初期化段階において、第一初期化回路が初期化制御信号の制御下で、第一初期電圧を駆動回路の第一端に書き込み、補償制御回路が第一走査信号の制御下で、駆動回路の制御端と前記駆動回路の第一端間を導通させるように制御して、第一初期電圧が前記駆動回路の制御端に書き込まれるようにすることで、データ書込段階の開始時に前記駆動回路がその制御端の電位の制御下で、前記駆動回路の第一端と前記駆動トランジスタの第二端間を導通させるように制御可能にする。

【0285】

本開示の少なくとも１つの実施例に記載の画素回路において、前記駆動回路の制御端が補償制御回路にのみ直接電気的に接続され、第一初期化回路が前記駆動回路の第一端に直接電気的に接続されている。こうして、補償制御回路及び第一初期化回路によって駆動回路の制御端の電位が初期化され、前記駆動回路の制御端に対する漏電経路が減少され、画素回路の設計の複雑さを明らかに増加させることなく、第一ノードの電圧の安定性を保証でき、表示品質の向上、表示の均一性の向上、Ｆｌｉｃｋｅｒ（ちらつき）の軽減に有利である。

【0286】

選択的に、前記補償制御回路は、第一トランジスタを含み、
前記第一トランジスタの制御極が前記第一走査線に電気的に接続され、前記第一トランジスタの第一極が前記駆動回路の制御端に電気的に接続され、前記第一トランジスタの第二極が前記駆動回路の第一端に電気的に接続され、
前記第一トランジスタは、酸化物薄膜トランジスタである。

【0287】

本開示の実施例では、前記補償制御回路は、第一トランジスタを含んでもよく、第一トランジスタは、酸化物薄膜トランジスタである。酸化物トランジスタは、優れたヒステリシス特性、低い漏れ電流を有するとともに、移動度（Ｍｏｂｉｌｉｔｙ）が低い。従って、本開示の少なくとも１つの実施例は、第一トランジスタを酸化物薄膜トランジスタとすることにより、低漏電化が実現され、駆動回路の制御端の電位の安定性が保証される。

【0288】

図６３に示すように、図６１に示す画素回路の少なくとも１つの実施例に加え、本開示の少なくとも１つの実施例に記載の画素回路は、補償制御回路１２を更に含んでもよく、
前記補償制御回路１２は、第一走査線Ｓ１、前記駆動回路１１の制御端及び前記駆動回路１１の第一端それぞれに電気的に接続され、前記第一走査線Ｓ１から供給された第一走査信号の制御下で、前記駆動回路１１の制御端と前記駆動回路１１の第一端間を導通させるように制御するためのものである。

【0289】

本開示の図６３に記載の画素回路の少なくとも１つの実施例では、作動の際、表示周期には、初期化段階が含まれてもよく、初期化段階において、補償制御回路１２が第一走査信号の制御下で、駆動回路１１の制御端と駆動回路１１の第一端間を導通させるように制御する。

【0290】

図６４に示すように、図６２に示す画素回路の少なくとも１つの実施例に加え、本開示の少なくとも１つの実施例に記載の画素回路は、補償制御回路１２を更に含んでもよく、
前記補償制御回路１２は、第一走査線Ｓ１、前記駆動回路１１の制御端及び前記駆動回路１１の第一端それぞれに電気的に接続され、前記第一走査線Ｓ１から供給された第一走査信号の制御下で、前記駆動回路１１の制御端と前記駆動回路１１の第一端間を導通させるように制御するためのものである。

【0291】

本開示の図６４に記載の画素回路の少なくとも１つの実施例では、作動の際、表示周期には、初期化段階が含まれてもよく、初期化段階において、補償制御回路１２が第一走査信号の制御下で、駆動回路１１の制御端と駆動回路１１の第一端間を導通させるように制御する。

【0292】

本開示の少なくとも１つの実施例において、前記の画素回路は、発光素子、エネルギー貯蔵回路、第二初期化回路、データ書込回路及び発光制御回路を更に含んでもよく、
前記エネルギー貯蔵回路は、前記駆動回路の制御端に電気的に接続され、電気エネルギーを貯蔵するためのものであり、
前記第二初期化回路は、第三走査線、第二初期電圧端及び前記発光素子の第一極それぞれに電気的に接続され、前記第三走査線から供給された第三走査信号の制御下で、前記第二初期電圧端から供給された第二初期電圧を前記発光素子の第一極に書き込むためのものであり、
前記データ書込回路は、第四走査線、データ線及び前記駆動回路の第二端それぞれに電気的に接続され、前記第四走査線から供給された第四走査信号の制御下で、前記データ線から供給されたデータ電圧を前記駆動回路の第二端に書き込むためのものであり、
前記発光制御回路は、発光制御線、第一電圧端、前記駆動回路の第二端、前記駆動回路の第一端及び前記発光素子の第一極それぞれに電気的に接続され、前記発光制御線から供給された発光制御信号の制御下で、前記第一電圧端と前記駆動回路の第二端間を導通させるように制御し、前記駆動回路の第一端と前記発光素子の第一極間を導通させるように制御するためのものであり、
前記発光素子の第二極が第二電圧端に電気的に接続されている。

【0293】

本開示の少なくとも１つの実施例において、前記画素回路は、発光素子、エネルギー貯蔵回路、第二初期化回路、データ書込回路及び発光制御回路を更に含んでもよく、第二初期化回路は、発光素子の第一極を初期化するものであり、データ書込回路は、データ電圧を駆動回路の第二端に書き込むものであり、発光制御回路は、発光制御信号の制御下で、前記第一電圧端と前記駆動回路の第二端間を導通させるように制御し、前記駆動回路の第一端と前記発光素子の第一極間を導通させるように制御するものである。

【0294】

選択的に、前記発光素子は、有機発光ダイオードであってもよく、前記発光素子の第一極が有機発光ダイオードのアノードであり、前記発光素子の第二極が有機発光ダイオードのカソードであってもよく、
前記第一電圧端が高電圧端であり、前記第二電圧端が低電圧端であってもよいが、これに限定されない。

【0295】

図６５に示すように、図６３に示す画素回路の少なくとも１つの実施例に加え、本開示の少なくとも１つの実施例に記載の画素回路は、発光素子４０、エネルギー貯蔵回路４１、第二初期化回路４２、データ書込回路４３及び発光制御回路４４を更に含んでもよく、
前記エネルギー貯蔵回路４１は、前記駆動回路１１の制御端に電気的に接続され、電気エネルギーを貯蔵するためのものであり、
前記第二初期化回路４２は、第三走査線Ｓ３、第二初期電圧端及び前記発光素子４０の第一極それぞれに電気的に接続され、前記第三走査線Ｓ３から供給された第三走査信号の制御下で、前記第二初期電圧端から供給された第二初期電圧Ｖｉ２を前記発光素子４０の第一極に書き込むためのものであり、
前記データ書込回路４３は、第四走査線Ｓ４、データ線Ｄ１及び前記駆動回路１１の第二端それぞれに電気的に接続され、前記第四走査線Ｓ４から供給された第四走査信号の制御下で、前記データ線Ｄ１から供給されたデータ電圧を前記駆動回路１１の第二端に書き込むためのものであり、
前記発光制御回路４４は、発光制御線Ｅ１、第一電圧端Ｖ１、前記駆動回路１１の第二端、前記駆動回路１１の第一端及び前記発光素子４０の第一極それぞれに電気的に接続され、前記発光制御線Ｅ１から供給された発光制御信号の制御下で、前記第一電圧端Ｖ１と前記駆動回路１１の第二端間を導通させるように制御し、前記駆動回路１１の第一端と前記発光素子４０の第一極間を導通させるように制御するためのものであり、
前記発光素子４０の第二極が第二電圧端Ｖ２に電気的に接続されている。

【0296】

本開示の図６５に示す画素回路の少なくとも１つの実施例では、作動の際、表示周期には、前記初期化段階の後に設定されたデータ書込段階及び発光段階が更に含まれ、
前記データ書込段階において、データ書込回路４３が第四走査信号の制御下で、データ線Ｄ１から供給されたデータ電圧Ｖｄａｔａを前記駆動回路１１の第二端に書き込み、補償制御回路１２が第一走査信号の制御下で、駆動回路１１の制御端と前記駆動回路１１の第一端間を導通させるように制御し、
前記データ書込段階の開始時に、前記駆動回路１１がその制御端の制御下で、前記駆動回路１１の第一端と前記駆動回路１１の第二端との間の接続を導通させて、データ電圧Ｖｄａｔａでエネルギー貯蔵回路４１が充電されるようにすることで、前記駆動回路１１の制御端の電位がＶｄａｔａ＋Ｖｔｈになるまで前記駆動回路１１の制御端の電位が変えられるようにし、Ｖｔｈは、前記駆動回路１１に含まれる駆動トランジスタの閾値電圧であり、
発光段階において、発光制御回路４４が発光制御信号の制御下で、第一電圧端Ｖ１と前記駆動回路１１の第二端間を導通させるように制御し、前記駆動回路１１の第一端と発光素子４０の第一極間を導通させるように制御し、駆動回路１１が発光素子４０を発光させるように駆動する。

【0297】

具体的な実施の際、前記リセット段階は、前記初期化段階と前記データ書込段階との間に設定されてもよいが、これに限定されない。

【0298】

図６６に示すように、図６４に示す画素回路の少なくとも１つの実施例に加え、本開示の少なくとも１つの実施例に記載の画素回路は、発光素子４０、エネルギー貯蔵回路４１、第二初期化回路４２、データ書込回路４３及び発光制御回路４４を更に含んでもよく、
前記エネルギー貯蔵回路４１は、前記駆動回路１１の制御端に電気的に接続され、電気エネルギーを貯蔵するためのものであり、
前記第二初期化回路４２は、第三走査線Ｓ３、第二初期電圧端及び前記発光素子４０の第一極それぞれに電気的に接続され、前記第三走査線Ｓ３から供給された第三走査信号の制御下で、前記第二初期電圧端から供給された第二初期電圧Ｖｉ２を前記発光素子４０の第一極に書き込むためのものであり、
前記データ書込回路４３は、第四走査線Ｓ４、データ線Ｄ１及び前記駆動回路１１の第二端それぞれに電気的に接続され、前記第四走査線Ｓ４から供給された第四走査信号の制御下で、前記データ線Ｄ１から供給されたデータ電圧を前記駆動回路１１の第二端に書き込むためのものであり、
前記発光制御回路４４は、発光制御線Ｅ１、第一電圧端Ｖ１、前記駆動回路１１の第二端、前記駆動回路１１の第一端及び前記発光素子４０の第一極それぞれに電気的に接続され、前記発光制御線Ｅ１から供給された発光制御信号の制御下で、前記第一電圧端Ｖ１と前記駆動回路１１の第二端間を導通させるように制御し、前記駆動回路１１の第一端と前記発光素子４０の第一極間を導通させるように制御するためのものであり、
前記発光素子４０の第二極が第二電圧端Ｖ２に電気的に接続されている。

【0299】

本開示の図６６に示す画素回路の少なくとも１つの実施例では、作動の際、表示周期には、前記初期化段階の後に設定されたデータ書込段階及び発光段階が更に含まれ、
前記データ書込段階において、データ書込回路４３が第四走査信号の制御下で、データ線Ｄ１から供給されたデータ電圧Ｖｄａｔａを前記駆動回路１１の第二端に書き込み、補償制御回路１２が第一走査信号の制御下で、駆動回路１１の制御端と前記駆動回路１１の第一端間を導通させるように制御し、
前記データ書込段階の開始時に、前記駆動回路１１がその制御端の制御下で、前記駆動回路１１の第一端と前記駆動回路１１の第二端との間の接続を導通させて、データ電圧Ｖｄａｔａでエネルギー貯蔵回路４１が充電されるようにすることで、前記駆動回路１１の制御端の電位がＶｄａｔａ＋Ｖｔｈになるまで前記駆動回路１１の制御端の電位が変えられるようにし、Ｖｔｈは、前記駆動回路１１に含まれる駆動トランジスタの閾値電圧であり、
発光段階において、発光制御回路４４が発光制御信号の制御下で、第一電圧端Ｖ１と前記駆動回路１１の第二端間を導通させるように制御し、前記駆動回路１１の第一端と発光素子４０の第一極間を導通させるように制御し、駆動回路１１が発光素子４０を発光させるように駆動する。

【0300】

図６７に示すように、本開示の少なくとも１つの実施例に記載の画素回路は、駆動回路１１、補償制御回路１２、第一初期化回路１３、発光素子４０、エネルギー貯蔵回路４１、第二初期化回路４２、データ書込回路４３及び発光制御回路４４を含んでもよく、
前記補償制御回路１２は、第一走査線Ｓ１、前記駆動回路１１の制御端及び前記駆動回路１１の第一端それぞれに電気的に接続され、前記第一走査線Ｓ１から供給された第一走査信号の制御下で、前記駆動回路１１の制御端と前記駆動回路１１の第一端間を導通させるように制御するためのものであり、
前記第一初期化回路１３は、初期化制御線Ｒ１、前記駆動回路１１の第一端及び第一初期電圧端それぞれに電気的に接続され、前記初期化制御線Ｒ１から供給された初期化制御信号の制御下で、前記第一初期電圧端から供給された第一初期電圧Ｖｉ１を前記駆動回路１１の第一端に書き込むためのものであり、
前記駆動回路１１は、その制御端の電位の制御下で、前記駆動回路１１の第一端と前記駆動回路１２の第二端間を導通させるように制御するためのものであり、
前記エネルギー貯蔵回路４１は、前記駆動回路１１の制御端に電気的に接続され、電気エネルギーを貯蔵するためのものであり、
前記第二初期化回路４２は、第三走査線Ｓ３、第二初期電圧端及び前記発光素子４０の第一極それぞれに電気的に接続され、前記第三走査線Ｓ３から供給された第三走査信号の制御下で、前記第二初期電圧端から供給された第二初期電圧Ｖｉ２を前記発光素子４０の第一極に書き込むためのものであり、
前記データ書込回路４３は、第四走査線Ｓ４、データ線Ｄ１及び前記駆動回路１１の第二端それぞれに電気的に接続され、前記第四走査線Ｓ４から供給された第四走査信号の制御下で、前記データ線Ｄ１から供給されたデータ電圧を前記駆動回路１１の第二端に書き込むためのものであり、
前記発光制御回路４４は、発光制御線Ｅ１、第一電圧端Ｖ１、前記駆動回路１１の第二端、前記駆動回路１１の第一端及び前記発光素子４０の第一極それぞれに電気的に接続され、前記発光制御線Ｅ１から供給された発光制御信号の制御下で、前記第一電圧端Ｖ１と前記駆動回路１１の第二端間を導通させるように制御し、前記駆動回路１１の第一端と前記発光素子４０の第一極間を導通させるように制御するためのものであり、
前記発光素子４０の第二極が第二電圧端Ｖ２に電気的に接続されている。

【0301】

本開示の図６７に示す画素回路の少なくとも１つの実施例では、作動の際、表示周期には、順に設定された初期化段階、データ書込段階及び発光段階が含まれ、
初期化段階において、第一初期化回路１３が初期化制御信号の制御下で、第一初期電圧Ｖｉ１を駆動回路１１の第一端に書き込み、補償制御回路１２が第一走査信号の制御下で、駆動回路１１の制御端と前記駆動回路１１の第一端間を導通させるように制御して、第一初期電圧Ｖｉ１が前記駆動回路１１の制御端に書き込まれるようにすることで、データ書込段階の開始時に前記駆動回路１１がその制御端の電位の制御下で、前記駆動回路１１の第一端と前記駆動トランジスタ１１の第二端間を導通させるように制御可能にし、
前記データ書込段階において、データ書込回路４３が第四走査信号の制御下で、データ線Ｄ１から供給されたデータ電圧Ｖｄａｔａを前記駆動回路１１の第二端に書き込み、補償制御回路１２が第一走査信号の制御下で、駆動回路１１の制御端と前記駆動回路１１の第一端間を導通させるように制御し、
前記データ書込段階の開始時に、前記駆動回路１１がその制御端の制御下で、前記駆動回路１１の第一端と前記駆動回路１１の第二端との間の接続を導通させて、データ電圧Ｖｄａｔａでエネルギー貯蔵回路４１が充電されるようにすることで、前記駆動回路１１の制御端の電位がＶｄａｔａ＋Ｖｔｈになるまで前記駆動回路１１の制御端の電位が変えられるようにし、Ｖｔｈは、前記駆動回路１１に含まれる駆動トランジスタの閾値電圧であり、
発光段階において、発光制御回路４４が発光制御信号の制御下で、第一電圧端Ｖ１と前記駆動回路１１の第二端間を導通させるように制御し、前記駆動回路１１の第一端と発光素子４０の第一極間を導通させるように制御し、駆動回路１１が発光素子４０を発光させるように駆動する。

【0302】

図６５、図６６、図６７に示す画素回路の少なくとも１つの実施例において、低周波のちらつきの下でのスイッチング周波数（前記スイッチング周波数は、前記第二初期化回路に含まれるトランジスタのスイッチング周波数である）の切り替えの自由度に有利となるように、１つの独立した第三走査信号生成モジュールによって第三走査信号を第三走査線Ｓ３に供給してもよいが、これに限定されない。具体的な実施の際、前記第三走査信号と前記第四走査信号とは、同一走査信号であってもよい。

【0303】

前記画素回路が適用された表示パネルが低周波で作動する際、発光制御回路４４が前記第一電圧端Ｖ１と前記駆動回路１１の第二端間を切断するように制御し、前記駆動回路１１の第一端と前記発光素子４０の第一極とを切断するように制御すれば、前記第三走査信号の周波数が高められることで、Ｆｌｉｃｋｅｒ（ちらつき）を軽減することができる。

【0304】

本開示の少なくとも１つの実施例において、前記第二走査信号と前記第三走査信号とは、同一走査信号であってもよく、前記第二走査信号生成モジュールと前記第三走査信号生成モジュールとは、同一モジュールであってもよいが、これに限定されない。具体的な実施の際、前記第二走査信号と第三走査信号とは、異なる走査信号であってもよい。

【0305】

本開示の図６５、図６６、図６７に示す画素回路の少なくとも１つの実施例では、作動の際、非発光期間において、データ電圧が駆動回路１１の第二端に書き込まれる前に、前記第二初期化回路４２が前記第三走査線Ｓ３から供給された第三走査信号の制御下で、前記第二初期電圧端から供給された第二初期電圧Ｖｉ２を前記発光素子４０の第一極に書き込む。こうして、前記発光素子４０が発光しないように制御され、前記発光素子４０の第一極に残留された電荷が除去される。

【0306】

本開示の少なくとも１つの実施例において、前記初期化段階と前記データ書込段階との間の時間間隔は、所定の時間間隔よりも大きい。こうして、駆動トランジスタのゲート電位を早期に初期化することで、駆動トランジスタのヒステリシス現象が改善され、画素回路の高周波と低周波でのＦｌｉｃｋｅｒ（ちらつき）が低減される。

【0307】

具体的な実施の際、前記所定の時間間隔は、実際の状況に応じて定められてもよい。

【0308】

本開示の図６５、図６６、図６７に示す画素回路の少なくとも１つの実施例において、初期化制御線Ｒ１から供給される初期化制御信号及び第四走査信号は、同一第四走査信号生成モジュールによって生成されてもよく、前記第四走査信号は、前記第四走査信号生成モジュールによって生成されたＮ段目の第四走査信号であってもよく、前記初期化制御信号は、前記第四走査信号生成モジュールによって生成されたＮ－Ｍ段目の第四走査信号であってもよく、こうすれば、駆動トランジスタのゲートの電位が早期に初期化され、Ｎは、正整数であり、Ｍは、６よりも大きい正整数であってもよく、例えば、Ｍは、１４であってもよいが、これに限定されない。

【0309】

選択的に、前記データ書込回路は、第四トランジスタを含み、
前記第四トランジスタの制御極が前記第四走査線に電気的に接続され、前記第四トランジスタの第一極が前記データ線に電気的に接続され、前記第四トランジスタの第二極が駆動回路の第二端に電気的に接続され、
前記発光制御回路は、第五トランジスタ及び第六トランジスタを含み、
前記第五トランジスタの制御極が前記発光制御線に電気的に接続され、前記第五トランジスタの第一極が前記第一電圧端に電気的に接続され、前記第五トランジスタの第二極が前記駆動回路の第二端に電気的に接続され、
前記第六トランジスタの制御極が前記発光制御線に電気的に接続され、前記第六トランジスタの第一極が前記駆動回路の第一端に電気的に接続され、前記第六トランジスタの第二極が前記発光素子の第一極に電気的に接続され、
前記第二初期化回路は、第七トランジスタを含み、
前記第七トランジスタの制御極が前記第三走査線に電気的に接続され、前記第七トランジスタの第一極が前記第二初期電圧端に電気的に接続され、前記第七トランジスタの第二極が前記発光素子の第一極に電気的に接続され、
前記駆動回路は、駆動トランジスタを含み、前記駆動トランジスタの制御極が前記駆動回路の制御端に電気的に接続され、前記駆動トランジスタの第一極が前記駆動回路の第一端に電気的に接続され、前記駆動回路の第二極が前記駆動回路の第二端に電気的に接続され、
前記エネルギー貯蔵回路は、蓄積容量を含み、前記蓄積容量の第一端が前記駆動回路の制御端に電気的に接続され、前記蓄積容量の第二端が前記第一電圧端に接続されている。

【0310】

図６８に示すように、図６５に示す画素回路の少なくとも１つの実施例に加え、前記発光素子は、有機発光ダイオードＯ１であり、前記補償制御回路１２は、第一トランジスタＴ１を含み、前記駆動回路１１は、駆動トランジスタＴ０を含み、
前記第一トランジスタＴ１のゲートが前記第一走査線Ｓ１に電気的に接続され、前記第一トランジスタＴ１のドレインが前記駆動トランジスタＴ０のゲートに電気的に接続され、前記第一トランジスタＴ１のソースが前記駆動トランジスタＴ１のドレインに電気的に接続され、
前記第一初期化回路１３は、第二トランジスタＴ２を含み、
前記第二トランジスタＴ２のゲートが前記初期化制御線Ｒ１に電気的に接続され、前記第二トランジスタＴ２のドレインが前記第一初期電圧端に電気的に接続され、前記第二トランジスタＴ２のソースが前記駆動トランジスタＴ０のドレインに電気的に接続され、前記第一初期電圧端は、第一初期電圧Ｖｉ１を供給するためのものであり、
前記リセット回路２０は、第三トランジスタＴ３を含み、
前記第三トランジスタＴ３のゲートが前記第二走査線Ｓ２に電気的に接続され、前記第三トランジスタＴ３のドレインが前記リセット電圧端ＤＲに電気的に接続され、前記第三トランジスタＴ３のソースが前記駆動トランジスタＴ０のソースに電気的に接続され、
前記データ書込回路４３は、第四トランジスタＴ４を含み、
前記第四トランジスタＴ４のゲートが前記第四走査線Ｓ４に電気的に接続され、前記第四トランジスタＴ４のドレインが前記データ線Ｄ１に電気的に接続され、前記第四トランジスタＴ４のソースが駆動トランジスタＴ０のソースに電気的に接続され、
前記発光制御回路は、第五トランジスタＴ５及び第六トランジスタＴ６を含み、
前記第五トランジスタＴ５のゲートが前記発光制御線Ｅ１に電気的に接続され、前記第五トランジスタＴ５のドレインが高電圧端に電気的に接続され、前記第五トランジスタＴ５のソースが前記駆動トランジスタＴ０のソースに電気的に接続され、前記高電圧端は、高電圧信号ＶＤＤを供給するためのものであり、
前記第六トランジスタＴ６のゲートが前記発光制御線Ｅ１に電気的に接続され、前記第六トランジスタＴ６のドレインが前記駆動トランジスタＴ０のドレインに電気的に接続され、前記第六トランジスタＴ６のソースが有機発光ダイオードＯ１のアノードに電気的に接続され、Ｏ１のカソードが低電圧端に電気的に接続され、前記低電圧端は、低電圧信号ＶＳＳを供給するためのものであり、
前記第二初期化回路４２は、第七トランジスタＴ７を含み、
前記第七トランジスタＴ７のゲートが前記第三走査線Ｓ３に電気的に接続され、前記第七トランジスタＴ７のドレインが前記第二初期電圧端に電気的に接続され、前記第七トランジスタＴ７のソースが前記有機発光ダイオードＯ１のアノードに電気的に接続され、前記第二初期電圧端は、第二初期電圧Ｖｉ２を供給するためのものであり、
前記エネルギー貯蔵回路４１は、蓄積容量Ｃを含み、前記蓄積容量Ｃの第一端が前記駆動トランジスタＴ０のゲートに電気的に接続され、前記蓄積容量Ｃの第二端が前記高電圧端に接続されている。

【0311】

図６８に示す画素回路の少なくとも１つの実施例において、Ｔ１は、酸化物薄膜トランジスタであり、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６及びＴ７は、低温ポリシリコン薄膜トランジスタであり、Ｔ１は、ｎ型のトランジスタであり、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６及びＴ７は、ｐ型のトランジスタである。

【0312】

図６８に示す画素回路の少なくとも１つの実施例において、Ｎ１は、Ｔ０のゲートに電気的に接続された第一ノードであり、Ｎ２は、Ｔ０のソースに電気的に接続された第二ノードであり、Ｎ３は、Ｔ０のドレインに電気的に接続された第三ノードである。

【0313】

図６８に示す画素回路の少なくとも１つの実施例において、前記初期化制御信号と前記第四走査信号とは、同一第四走査信号生成モジュールによって供給されてもよい。

【0314】

具体的な実施の際、ＤＲから供給されるリセット電圧が高電圧である場合、リセット段階と初期化段階とは、Ｔ０のゲート・ソース短絡が回避されるように、異なる段階であり、ＤＲから供給されるリセット電圧が低電圧である場合、リセット段階と初期化段階とは、同一段階であってもよい。

【0315】

図６９に示すように、本開示の図６８に示す画素回路の少なくとも１つの実施例では、作動の際、ＤＲから供給されるリセット電圧が高電圧である場合、表示周期には、順に設定された初期化段階ｔ１、リセット段階ｔ２、データ書込段階ｔ３及び発光段階ｔ４が含まれてもよく、
初期化段階ｔ１において、Ｅ１が高電圧信号を供給し、Ｒ１が低電圧信号を供給し、Ｓ４が高電圧信号を供給し、Ｓ１が高電圧信号を供給し、Ｓ２及びＳ３が何れも高電圧信号を供給し、Ｔ１及びＴ２がオンにされて、Ｖｉ１がＮ１に書き込まれ、Ｔ０のゲートの電位が初期化されることで、データ書込段階ｔ３の開始時に、Ｔ０がオンにされることができ、
リセット段階ｔ２において、Ｅ１が高電圧信号を供給し、Ｒ１が高電圧信号を供給し、Ｓ４が高電圧信号を供給し、Ｓ１が低電圧信号を供給し、Ｓ２及びＳ３が何れも低電圧信号を供給し、Ｔ３及びＴ７がオンにされ、ＤＲから供給された高電圧によってＮ２の電位が初期化されて、Ｔ０のゲート・ソース間電圧がリセットされることで、Ｔ０の回復速度の加速に有利であるため、Ｔ０のヒステリシス現象が改善され、ヒステリシス回復速度が高められることになり、Ｖｉ２がＯ１のアノードに書き込まれることで、Ｏ１が発光せず、Ｏ１のアノードに残留された電荷が除去され、
データ書込段階ｔ３において、Ｅ１が高電圧信号を供給し、Ｒ１が高電圧信号を供給し、Ｓ４が低電圧信号を供給し、Ｓ１が高電圧信号を供給し、Ｓ２及びＳ３が何れも高電圧信号を供給し、Ｔ１がオンにされ、Ｔ４がオンにされ、
データ書込段階ｔ３の開始時に、Ｔ０がオンにされ、Ｄ１から供給されたデータ電圧ＶｄａｔａによりＣが充電されて、Ｔ０がオフにされるまでＮ１の電位が高められ、Ｎ１の電位は、Ｖｄａｔａ＋Ｖｔｈであり、ここで、Ｖｔｈは、Ｔ０の閾値電圧であり、
発光段階において、Ｅ１が低電圧信号を供給し、Ｒ１が高電圧信号を供給し、Ｓ４が高電圧信号を供給し、Ｓ１が低電圧信号を供給し、Ｓ２及びＳ３が何れも高電圧信号を供給し、Ｔ５、Ｔ０及びＴ６がオンにされ、Ｔ０Ｏ１が発光するように駆動される。

【0316】

図７０に示すように、本開示の図６８に示す画素回路の少なくとも１つの実施例では、作動の際、ＤＲから供給されるリセット電圧が低電圧である場合、表示周期には、順に設定された初期化段階ｔ１、データ書込段階ｔ３及び発光段階ｔ４が含まれてもよく、
初期化段階ｔ１において、Ｅ１が高電圧信号を供給し、Ｒ１が低電圧信号を供給し、Ｓ４が高電圧信号を供給し、Ｓ１が高電圧信号を供給し、Ｓ２及びＳ３が何れも低電圧信号を供給し、Ｔ１及びＴ２がオンにされ、Ｖｉ１がＮ１に書き込まれることで、データ書込段階ｔ３の開始時に、Ｔ０がオンにされることができ、Ｔ３及びＴ７がオンにされ、ＤＲから供給されたリセット電圧がＮ２に書き込まれ、Ｖｉ２がＯ１のアノードに書き込まれて、Ｔ０のゲート・ソース間電圧がリセットされることで、Ｔ０の回復速度の加速に有利であるため、Ｔ０のヒステリシス現象が改善され、ヒステリシス回復速度が高められることになり、Ｖｉ２がＯ１のアノードに書き込まれることで、Ｏ１が発光せず、Ｏ１のアノードに残留された電荷が除去され、
データ書込段階ｔ３において、Ｅ１が高電圧信号を供給し、Ｒ１が高電圧信号を供給し、Ｓ４が低電圧信号を供給し、Ｓ１が高電圧信号を供給し、Ｓ２及びＳ３が何れも高電圧信号を供給し、Ｔ１がオンにされ、Ｔ４がオンにされ、
データ書込段階ｔ３の開始時に、Ｔ０がオンにされ、Ｄ１から供給されたデータ電圧ＶｄａｔａによりＣが充電されて、Ｔ０がオフにされるまでＮ１の電位が高められ、Ｎ１の電位は、Ｖｄａｔａ＋Ｖｔｈであり、ここで、Ｖｔｈは、Ｔ０の閾値電圧であり、
発光段階において、Ｅ１が低電圧信号を供給し、Ｒ１が高電圧信号を供給し、Ｓ４が高電圧信号を供給し、Ｓ１が低電圧信号を供給し、Ｓ２及びＳ３が何れも高電圧信号を供給し、Ｔ５、Ｔ０及びＴ６がオンにされ、Ｔ０Ｏ１が発光するように駆動される。

【0317】

図７１に示すように、本開示の図６８に示す画素回路の少なくとも１つの実施例では、作動の際、Ｒ１から供給される初期化制御信号がＮ－１４段目の第四走査信号であり、Ｓ４から供給される第四走査信号がＮ段目の第四走査信号である場合、表示周期には、順に設定された初期化段階ｔ１、リセット段階ｔ２、データ書込段階ｔ３及び発光段階ｔ４が含まれてもよく、初期化段階ｔ１において、Ｅ１が高電圧信号を供給し、Ｓ１が高電圧信号を供給し、Ｒ１が低電圧信号を供給し、Ｓ２及びＳ３が何れも高電圧信号を供給し、Ｓ４が高電圧信号を供給し、Ｔ１及びＴ２がオンにされ、Ｖｉ１がＮ１に書き込まれることで、データ書込段階ｔ３の開始時に、Ｔ０がオンにされることができ、
リセット段階ｔ２において、Ｅ１が高電圧信号を供給し、Ｓ１が高電圧信号を供給し、Ｒ１が高電圧信号を供給し、Ｓ２及びＳ３が何れも低電圧信号を供給し、Ｓ４が高電圧信号を供給し、Ｔ３及びＴ７がオンにされ、ＤＲから供給された高電圧によってＮ２の電位が初期化されて、Ｔ０のゲート・ソース間電圧がリセットされることで、Ｔ０の回復速度の加速に有利であるため、Ｔ０のヒステリシス現象が改善され、ヒステリシス回復速度が高められることになり、Ｖｉ２がＯ１のアノードに書き込まれることで、Ｏ１が発光せず、Ｏ１のアノードに残留された電荷が除去され、Ｔ１がオンにされ、Ｔ２がオフにされ、Ｔ５及びＴ６がオフにされ、
データ書込段階ｔ３において、Ｅ１が高電圧信号を供給し、Ｓ１が高電圧信号を供給し、Ｒ１が高電圧信号を供給し、Ｓ２及びＳ３が何れも高電圧信号を供給し、Ｓ４が低電圧信号を供給し、Ｔ１及びＴ４がオンにされて、ＶｄａｔａがＮ２に書き込まれ、Ｎ１とＮ３間を導通させることで、Ｄ１上のデータ電圧ＶｄａｔａによりＣが充電されて、Ｔ０がオフにされるまでＮ１の電位が高められ、このとき、Ｔ０のゲートの電位は、Ｖｄａｔａ＋Ｖｔｈとなり、
発光段階ｔ４において、Ｅ１が低電圧信号を供給し、Ｓ１が低電圧信号を供給し、Ｒ１が高電圧信号を供給し、Ｓ２及びＳ３が何れも高電圧信号を供給し、Ｓ４が高電圧信号を供給し、Ｔ５、Ｔ６及びＴ０がオンにされ、Ｔ０Ｏ１が発光するように駆動される。

【0318】

図６８に示す画素回路の少なくとも１つの実施例において、ＤＲから供給されたリセット電圧は、ＶＤＤであってもよく、又は、ＤＲとＥ１とは、同一信号端であってもよく、又は、Ｄ４から供給されたリセット電圧は、第三初期化電圧であってもよいが、これに限定されない。

【0319】

図７２に示すように、図６７に示す画素回路の少なくとも１つの実施例に加え、前記発光素子は、有機発光ダイオードＯ１であり、前記補償制御回路１２は、第一トランジスタＴ１を含み、前記駆動回路１１は、駆動トランジスタＴ０を含み、
前記第一トランジスタＴ１のゲートが前記第一走査線Ｓ１に電気的に接続され、前記第一トランジスタＴ１のドレインが前記駆動トランジスタＴ０のゲートに電気的に接続され、前記第一トランジスタＴ１のソースが前記駆動トランジスタＴ１のドレインに電気的に接続され、
前記第一初期化回路１３は、第二トランジスタＴ２を含み、
前記第二トランジスタＴ２のゲートが前記初期化制御線Ｒ１に電気的に接続され、前記第二トランジスタＴ２のドレインが前記第一初期電圧端に電気的に接続され、前記第二トランジスタＴ２のソースが前記駆動トランジスタＴ０のドレインに電気的に接続され、前記第一初期電圧端は、第一初期電圧Ｖｉ１を供給するためのものであり、
前記データ書込回路４３は、第四トランジスタＴ４を含み、
前記第四トランジスタＴ４のゲートが前記第四走査線Ｓ４に電気的に接続され、前記第四トランジスタＴ４のドレインが前記データ線Ｄ１に電気的に接続され、前記第四トランジスタＴ４のソースが駆動トランジスタＴ０のソースに電気的に接続され、
前記発光制御回路は、第五トランジスタＴ５及び第六トランジスタＴ６を含み、
前記第五トランジスタＴ５のゲートが前記発光制御線Ｅ１に電気的に接続され、前記第五トランジスタＴ５のドレインが高電圧端に電気的に接続され、前記第五トランジスタＴ５のソースが前記駆動トランジスタＴ０のソースに電気的に接続され、前記高電圧端は、高電圧信号ＶＤＤを供給するためのものであり、
前記第六トランジスタＴ６のゲートが前記発光制御線Ｅ１に電気的に接続され、前記第六トランジスタＴ６のドレインが前記駆動トランジスタＴ０のドレインに電気的に接続され、前記第六トランジスタＴ６のソースが有機発光ダイオードＯ１のアノードに電気的に接続され、Ｏ１のカソードが低電圧端に電気的に接続され、前記低電圧端は、低電圧信号ＶＳＳを供給するためのものであり、
前記第二初期化回路４２は、第七トランジスタＴ７を含み、
前記第七トランジスタＴ７のゲートが前記第三走査線Ｓ３に電気的に接続され、前記第七トランジスタＴ７のドレインが前記第二初期電圧端に電気的に接続され、前記第七トランジスタＴ７のソースが前記有機発光ダイオードＯ１のアノードに電気的に接続され、前記第二初期電圧端は、第二初期電圧Ｖｉ２を供給するためのものであり、
前記エネルギー貯蔵回路４１は、蓄積容量Ｃを含み、前記蓄積容量Ｃの第一端が前記駆動トランジスタＴ０のゲートに電気的に接続され、前記蓄積容量Ｃの第二端が前記高電圧端に接続されている。

【0320】

図７２に示す画素回路の少なくとも１つの実施例において、Ｔ１は、酸化物薄膜トランジスタであり、Ｔ２、Ｔ４、Ｔ５、Ｔ６及びＴ７は、低温ポリシリコン薄膜トランジスタであり、Ｔ１は、ｎ型のトランジスタであり、Ｔ２、Ｔ４、Ｔ５、Ｔ６及びＴ７は、ｐ型のトランジスタである。

【0321】

図７２に示す画素回路の少なくとも１つの実施例において、Ｎ１は、Ｔ０のゲートに電気的に接続された第一ノードであり、Ｎ２は、Ｔ０のソースに電気的に接続された第二ノードであり、Ｎ３は、Ｔ０のドレインに電気的に接続された第三ノードである。

【0322】

図７２に示す画素回路の少なくとも１つの実施例において、第三走査信号と第四走査信号とは、同一走査信号であるが、これに限定されない。

【0323】

図７３に示すように、本開示の図７２に示す画素回路の少なくとも１つの実施例では、作動の際、表示周期には、順に設定された初期化段階ｔ１、データ書込段階ｔ３及び発光段階ｔ４が含まれてもよく、
初期化段階ｔ１において、Ｅ１が高電圧信号を供給し、Ｒ１が低電圧信号を供給し、Ｓ３及びＳ４が何れも高電圧信号を供給し、Ｓ１が高電圧信号を供給し、Ｔ１及びＴ２がオンにされ、Ｖｉ１がＮ１に書き込まれることで、データ書込段階ｔ３の開始時に、Ｔ０がオンにされることができ、
データ書込段階ｔ３において、Ｅ１が高電圧信号を供給し、Ｒ１が高電圧信号を供給し、Ｓ３及びＳ４が何れも低電圧信号を供給し、Ｓ１が高電圧信号を供給し、Ｔ７がオンにされて、Ｖｉ２がＯ１のアノードに書き込まれ、Ｔ１及びＴ４がオンにされて、Ｄ１上のデータ電圧ＶｄａｔａがＮ２に書き込まれ、Ｎ１とＮ３との間が導通され、
データ書込段階ｔ３の開始時に、Ｔ０がオンにされ、ＶｄａｔａによりＣが充電されて、Ｔ０のゲートの電位がＶｄａｔａ＋ＶｔｈになるまでＴ０のゲートの電位が高められ、Ｖｔｈは、Ｔ０の閾値電圧であり、Ｔ０がオフにされ、
発光段階ｔ４において、Ｅ１が低電圧信号を供給し、Ｒ１が高電圧信号を供給し、Ｓ３及びＳ４が何れも高電圧信号を供給し、Ｓ１が低電圧信号を供給し、Ｔ５、Ｔ６及びＴ０がオンにされ、Ｔ０Ｏ１が発光するように駆動される。

【0324】

図７４に示すように、本開示の図７２に示す画素回路の少なくとも１つの実施例では、作動の際、Ｒ１から供給される初期化制御信号がＮ－１４段目の第四走査信号であり、Ｓ４から供給される第四走査信号がＮ段目の第四走査信号である場合、表示周期には、順に設定された初期化段階ｔ１、データ書込段階ｔ３及び発光段階ｔ４が含まれてもよく、
初期化段階ｔ１において、Ｅ１が高電圧信号を供給し、Ｒ１が低電圧信号を供給し、Ｓ３及びＳ４が何れも高電圧信号を供給し、Ｓ１が高電圧信号を供給し、Ｔ１及びＴ２がオンにされ、Ｖｉ１がＮ１に書き込まれることで、データ書込段階ｔ３の開始時に、Ｔ０がオンにされることができ、
データ書込段階ｔ３において、Ｅ１が高電圧信号を供給し、Ｒ１が高電圧信号を供給し、Ｓ３及びＳ４が何れも低電圧信号を供給し、Ｓ１が高電圧信号を供給し、Ｔ７がオンにされて、Ｖｉ２がＯ１のアノードに書き込まれ、Ｔ１及びＴ４がオンにされて、Ｄ１上のデータ電圧ＶｄａｔａがＮ２に書き込まれ、Ｎ１とＮ３との間が導通され、
データ書込段階ｔ３の開始時に、Ｔ０がオンにされ、ＶｄａｔａによりＣが充電されて、Ｔ０のゲートの電位がＶｄａｔａ＋ＶｔｈになるまでＴ０のゲートの電位が高められ、Ｖｔｈは、Ｔ０の閾値電圧であり、Ｔ０がオフにされ、
発光段階ｔ４において、Ｅ１が低電圧信号を供給し、Ｒ１が高電圧信号を供給し、Ｓ３及びＳ４が何れも高電圧信号を供給し、Ｓ１が低電圧信号を供給し、Ｔ５、Ｔ６及びＴ０がオンにされ、Ｔ０Ｏ１が発光するように駆動される。

【0325】

図７４に示すように、前記初期化段階ｔ１と前記データ書込段階ｔ３との間の時間間隔が大きいことで、Ｎ１の電位を早期にリセットでき、Ｔ０のヒステリシス現象の改善に有利である。

【0326】

図７５に示すように、図６６に示す画素回路の少なくとも１つの実施例に加え、前記発光素子は、有機発光ダイオードＯ１であり、前記補償制御回路１２は、第一トランジスタＴ１を含み、前記駆動回路１１は、駆動トランジスタＴ０を含み、
前記第一トランジスタＴ１のゲートが前記第一走査線Ｓ１に電気的に接続され、前記第一トランジスタＴ１のドレインが前記駆動トランジスタＴ０のゲートに電気的に接続され、前記第一トランジスタＴ１のソースが前記駆動トランジスタＴ１のドレインに電気的に接続され、
前記第一初期化回路１３は、第二トランジスタＴ２を含み、
前記第二トランジスタＴ２のゲートが前記初期化制御線Ｒ１に電気的に接続され、前記第二トランジスタＴ２のドレインが前記第一初期電圧端に電気的に接続され、前記第二トランジスタＴ２のソースが前記駆動トランジスタＴ０の第一極に電気的に接続され、前記第一初期電圧端は、第一初期電圧Ｖｉ１を供給するためのものであり、
前記リセット回路２０は、第三トランジスタＴ３を含み、
前記第三トランジスタＴ３のゲートが前記第二走査線Ｓ２に電気的に接続され、前記第三トランジスタＴ３のドレインが前記リセット電圧端ＤＲに電気的に接続され、前記第三トランジスタＴ３のソースが前記駆動トランジスタＴ０の第二極に電気的に接続され、
前記データ書込回路４３は、第四トランジスタＴ４を含み、
前記第四トランジスタＴ４のゲートが前記第四走査線Ｓ４に電気的に接続され、前記第四トランジスタＴ４のドレインが前記データ線Ｄ１に電気的に接続され、前記第四トランジスタＴ４のソースが駆動トランジスタＴ０の第二極に電気的に接続され、
前記発光制御回路４４は、第五トランジスタＴ５及び第六トランジスタＴ６を含み、
前記第五トランジスタＴ５のゲートが前記発光制御線Ｅ１に電気的に接続され、前記第五トランジスタＴ５のドレインが高電圧端に電気的に接続され、前記第五トランジスタＴ５のソースが前記駆動トランジスタＴ０の第二極に電気的に接続され、前記高電圧端は、高電圧信号ＶＤＤを供給するためのものであり、
前記第六トランジスタＴ６のゲートが前記発光制御線Ｅ１に電気的に接続され、前記第六トランジスタＴ６のドレインが前記駆動トランジスタＴ０の第一極に電気的に接続され、前記第六トランジスタＴ６のソースが有機発光ダイオードＯ１のアノードに電気的に接続され、Ｏ１のカソードが低電圧端に電気的に接続され、前記低電圧端は、低電圧信号ＶＳＳを供給するためのものであり、
前記第二初期化回路４２は、第七トランジスタＴ７を含み、
前記第七トランジスタＴ７のゲートが前記第三走査線Ｓ３に電気的に接続され、前記第七トランジスタＴ７のドレインが前記第二初期電圧端に電気的に接続され、前記第七トランジスタＴ７のソースが前記有機発光ダイオードＯ１のアノードに電気的に接続され、前記第二初期電圧端は、第二初期電圧Ｖｉ２を供給するためのものであり、
前記エネルギー貯蔵回路４１は、蓄積容量Ｃを含み、前記蓄積容量Ｃの第一端が前記駆動トランジスタＴ０のゲートに電気的に接続され、前記蓄積容量Ｃの第二端が前記高電圧端に接続されている。

【0327】

図７５に示す画素回路の少なくとも１つの実施例において、Ｔ１は、酸化物薄膜トランジスタであり、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６及びＴ７は、低温ポリシリコン薄膜トランジスタであり、Ｔ１は、ｎ型のトランジスタであり、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６及びＴ７は、ｐ型のトランジスタである。

【0328】

図７５に示す画素回路の少なくとも１つの実施例において、Ｎ１は、Ｔ０のゲートに電気的に接続された第一ノードであり、Ｎ２は、Ｔ０の第二極に電気的に接続された第二ノードであり、Ｎ３は、Ｔ０の第一極に電気的に接続された第三ノードである。

【0329】

図７５に示す画素回路の少なくとも１つの実施例において、Ｔ０の第一極がドレインであり、Ｔ０の第一極がソースであってもく、又は、Ｔ０の第一極がソースであり、Ｔ０の第二極がドレインであってもよい。

【0330】

本開示の図７５に示す画素回路の少なくとも１つの実施例において、Ｒ１から供給される初期化制御信号は、Ｎ－１４段目の第四走査信号であってもよく、Ｓ４から供給される第四走査信号は、Ｎ段目の第四走査信号であってもよいが、これに限定されない。

【0331】

図７６に示すように、本開示の図７５に示す画素回路の少なくとも１つの実施例では、作動の際、表示周期には、順に設定された初期化段階ｔ１、リセット段階ｔ２、データ書込段階ｔ３及び発光段階ｔ４が含まれてもよく、
初期化段階ｔ１において、Ｅ１が高電圧信号を供給し、Ｓ１が高電圧信号を供給し、Ｒ１が低電圧信号を供給し、Ｓ２及びＳ３が何れも高電圧信号を供給し、Ｓ４が高電圧信号を供給し、Ｔ１及びＴ２がオンにされ、Ｖｉ１がＮ１に書き込まれることで、データ書込段階ｔ３の開始時に、Ｔ０がオンにされることができ、
リセット段階ｔ２において、Ｅ１が高電圧信号を供給し、Ｓ１が高電圧信号を供給し、Ｒ１が高電圧信号を供給し、Ｓ２及びＳ３が何れも低電圧信号を供給し、Ｓ４が高電圧信号を供給し、Ｔ３及びＴ７がオンにされ、ＤＲから供給された高電圧によってＮ２の電位が初期化されて、Ｔ０のゲート・ソース間電圧がリセットされることで、Ｔ０の回復速度の加速に有利であるため、Ｔ０のヒステリシス現象が改善され、ヒステリシス回復速度が高められることになり、Ｖｉ２がＯ１のアノードに書き込まれることで、Ｏ１が発光せず、Ｏ１のアノードに残留された電荷が除去され、Ｔ１がオンにされ、Ｔ２がオフにされ、Ｔ５及びＴ６がオフにされ、
データ書込段階ｔ３において、Ｅ１が高電圧信号を供給し、Ｓ１が高電圧信号を供給し、Ｒ１が高電圧信号を供給し、Ｓ２及びＳ３が何れも高電圧信号を供給し、Ｓ４が低電圧信号を供給し、Ｔ１及びＴ４がオンにされて、ＶｄａｔａがＮ２に書き込まれ、Ｎ１とＮ３間を導通させることで、Ｄ１上のデータ電圧ＶｄａｔａによりＣが充電されて、Ｔ０がオフにされるまでＮ１の電位が高められ、このとき、Ｔ０のゲートの電位は、Ｖｄａｔａ＋Ｖｔｈとなり、
発光段階ｔ４において、Ｅ１が低電圧信号を供給し、Ｓ１が低電圧信号を供給し、Ｒ１が高電圧信号を供給し、Ｓ２及びＳ３が何れも高電圧信号を供給し、Ｓ４が高電圧信号を供給し、Ｔ５、Ｔ６及びＴ０がオンにされ、Ｔ０Ｏ１が発光するように駆動される。

【0332】

本開示の少なくとも１つの実施例に記載の駆動方法は、上記の画素回路に適用されるものであり、表示周期には、初期化段階及びリセット段階が含まれ、前記駆動方法は、
前記初期化段階において、第一初期化回路が初期化制御信号の制御下で、第一初期電圧を駆動回路の第一端に書き込むことと、
前記リセット段階において、リセット回路が第二走査信号の制御下で、リセット電圧を前記駆動回路の第二端又は前記駆動回路の第一端に書き込むこととを含む。

【0333】

本開示に記載の駆動方法の少なくとも１つの実施例では、リセット回路が第二走査信号の制御下で、データ電圧が駆動回路の第二端に書き込まれる前に、非発光期間において、リセット電圧を駆動回路の第二端又は駆動回路の第一端に書き込んで、駆動回路内の駆動トランジスタにバイアス電圧が供給される（このとき、駆動トランジスタのゲート電位もＶｉ１に初期化される）ようにすることで、駆動トランジスタがリセット状態に保たれ、駆動トランジスタのヒステリシスが改善され、表示スクリーンのＦＦＲ（最初のフレームの応答時間）に有利である。

【0334】

本開示の少なくとも１つの実施例では、リセット段階において、前記リセット回路が第二走査信号の制御下で、リセット電圧を駆動回路の第二端に書き込む場合、
前記リセット電圧は、高電位の定電圧であり、前記第一初期電圧は、低電位の定電圧であり、前記初期化段階と前記リセット段階とは、異なる期間であるか、又は、
前記リセット電圧及び前記第一初期電圧は、低電位の定電圧であり、前記初期化段階と前記リセット段階とは、同じ期間又は異なる期間である。

【0335】

選択的に、リセット段階において、前記リセット回路が第二走査信号の制御下で、リセット電圧を駆動回路の第一端に書き込む場合、前記リセット段階と前記初期化段階とは、異なる期間である。そうすると、初期化段階において、第一初期化電圧が駆動回路の第一端に書き込まれ、リセット段階において、リセット電圧が駆動回路の第一端に書き込まれる。

【0336】

具体的な実施の際、前記画素回路は、補償制御回路を更に含んでもよく、前記駆動方法は、
前記初期化段階において、前記補償制御回路が第一走査信号の制御下で、駆動回路の制御端と前記駆動回路の第一端間を導通させるように制御して、第一初期電圧を前記駆動回路の制御端に書き込むことを更に含んでもよい。

【0337】

本開示の実施例に記載の駆動方法では、補償制御回路が第一走査信号の制御下で、駆動回路の制御端と前記駆動回路の第一端間を導通させるように制御し、前記駆動回路の制御端が補償制御回路にのみ直接電気的に接続され、第一初期化回路が初期化制御信号の制御下で、第一初期電圧を駆動回路の第一端に書き込み、第一初期化回路が前記駆動回路の第一端に直接電気的に接続されている。こうして、補償制御回路及び第一初期化回路によって駆動回路の制御端の電位が初期化され、前記駆動回路の制御端に対する漏電経路が減少され、画素回路の設計の複雑さを明らかに増加させることなく、第一ノードの電圧の安定性を保証でき、表示品質の向上、表示の均一性の向上、Ｆｌｉｃｋｅｒ（ちらつき）の軽減に有利である。

【0338】

具体的な実施の際、前記画素回路は、データ書込回路及びエネルギー貯蔵回路を更に含み、表示周期には、前記初期化段階の後に設定されたデータ書込段階が更に含まれ、前記駆動方法は、
前記データ書込段階において、データ書込回路が第四走査信号の制御下で、データ線から供給されたデータ電圧Ｖｄａｔａを前記駆動回路の第二端に書き込み、補償制御回路が第一走査信号の制御下で、駆動回路の制御端と前記駆動回路の第一端間を導通させるように制御することと、
前記データ書込段階の開始時に、前記駆動回路がその制御端の制御下で、前記駆動回路の第一端と前記駆動回路の第二端との間の接続を導通させて、データ電圧Ｖｄａｔａでエネルギー貯蔵回路が充電されるようにすることで、前記駆動回路の制御端の電位がＶｄａｔａ＋Ｖｔｈ（Ｖｔｈは、前記駆動回路に含まれる駆動トランジスタの閾値電圧）になるまで前記駆動回路の制御端の電位が変えられるようにすることとを更に含む。

【0339】

具体的な実施の際、前記データ書込段階は、前記リセット段階の後に設定されてもよい。

【0340】

選択的に、前記初期化段階と前記データ書込段階との間の時間間隔は、所定の時間間隔よりも大きい。こうして、駆動トランジスタのゲート電位を早期に初期化することで、駆動トランジスタのヒステリシス現象が改善され、画素回路の高周波と低周波でのＦｌｉｃｋｅｒ（ちらつき）が低減される。

【0341】

本開示の少なくとも１つの実施例において、前記画素回路は、発光制御回路を更に含み、前記表示周期には、前記データ書込段階の後に設定された発光段階が更に含まれ、前記駆動方法は、
発光段階において、発光制御回路が発光制御信号の制御下で、第一電圧端と前記駆動回路の第二端間を導通させるように制御し、前記駆動回路の第一端と発光素子の第一極間を導通させるように制御し、駆動回路が発光素子を発光させるように駆動することを含む。

【0342】

本開示の少なくとも１つの実施例に記載の表示装置は、上記の画素回路を含む。

【0343】

選択的に、前記画素回路は、リセット回路及び第二初期化回路を含み、前記表示装置は、第二走査信号生成モジュール及び第三走査信号生成モジュールを更に含み、
前記リセット回路が第二走査線に電気的に接続され、前記第二初期化回路が第三走査線に電気的に接続され、
前記第二走査信号生成モジュールは、前記第二走査線に電気的に接続され、第二走査信号を前記第二走査線に供給するためのものであり、
前記第三走査信号生成モジュールは、前記第三走査線に電気的に接続され、第三走査信号を前記第三走査線に供給するためのものである。

【0344】

選択的に、前記第二走査信号と前記第三走査信号とは、同一制御信号であり、
前記第二走査信号生成モジュールと前記第三走査信号生成モジュールとは、同一モジュールである。

【0345】

図７７に示すように、本開示の少なくとも１つの実施例に記載の表示装置は、表示パネルを含み、前記表示パネルは、画素モジュールＰ０を含み、前記画素モジュールＰ０は、複数行及び複数列の上記の画素回路を含み、前記画素モジュールＰ０が表示パネルの実効表示領域内に設けられ、
前記表示パネルは、発光制御信号生成モジュール７０、第一走査信号生成モジュール７１、１つ目の第四走査信号生成モジュール７２１、２つ目の第四走査信号生成モジュール７２２、第二走査信号生成モジュール７３及び第三走査信号生成モジュール７４を更に含み、
前記発光制御信号生成モジュール７０は、発光制御信号を供給するためのものであり、第一走査信号生成モジュール７１は、第一走査信号を供給するためのものであり、１つ目の第四走査信号生成モジュール７２１及び２つ目の第四走査信号生成モジュール７２２は、第四走査信号を供給するためのものであり、前記第二走査信号生成モジュール７３は、第二走査信号を供給するためのものであり、前記第三走査信号生成モジュール７４は、第三走査信号を供給するためのものであり、
発光制御信号生成モジュール７０、第一走査信号生成モジュール７１及び１つ目の第四走査信号生成モジュール７２１は、前記表示パネルの左側辺に設けられ、
２つ目の第四走査信号生成モジュール７２２、第二走査信号生成モジュール７３及び第三走査信号生成モジュール７４は、前記表示パネルの右側辺に設けられている。

【0346】

図７８に示すように、本開示の少なくとも１つの実施例に記載の表示装置は、表示パネルを含み、前記表示パネルは、画素モジュールＰ０を含み、前記画素モジュールＰ０は、複数行及び複数列の上記の画素回路を含み、前記画素モジュールＰ０が表示パネルの実効表示領域内に設けられ、
前記表示パネルは、発光制御信号生成モジュール７０、１つ目の第一走査信号生成モジュール７１１、２つ目の第一走査信号生成モジュール７１２、１つ目の第四走査信号生成モジュール７２１、２つ目の第四走査信号生成モジュール７２２及び第三走査信号生成モジュール７４を更に含み、
前記発光制御信号生成モジュール７０は、発光制御信号を供給するためのものであり、第一走査信号生成モジュール７１は、第一走査信号を供給するためのものであり、１つ目の第四走査信号生成モジュール７２１及び２つ目の第四走査信号生成モジュール７２２は、第四走査信号を供給するためのものであり、前記第三走査信号生成モジュール７４は、第二走査信号及び第三走査信号を供給するためのものであり、
発光制御信号生成モジュール７０、１つ目の第一走査信号生成モジュール７１１及び１つ目の第四走査信号生成モジュール７２１は、前記表示パネルの左側辺に設けられ、
２つ目の第四走査信号生成モジュール７２２、２つ目の第一走査信号生成モジュール７１２及び第三走査信号生成モジュール７４は、前記表示パネルの右側辺に設けられている。

【0347】

図７７及び図７８では、符号がＶｉ１のものは、第一初期化電圧であり、符号がＶｉ２のものは、第二初期化電圧であり、符号がＶＤＤのもは、高電圧信号であり、符号がＤ１のものは、データ線であり、符号がＤＲのものは、リセット電圧端である。

【0348】

本開示の実施例において、図６、図７、図１２、図１４等を参照して、第八トランジスタＴ８の幅対長さの比Ｗ／Ｌは、第七トランジスタＴ７の幅対長さの比Ｗ／Ｌに略等しくてもよく、更に例えば、第七トランジスタＴ７の幅対長さの比Ｗ／Ｌよりも、第八トランジスタＴ８の幅対長さの比Ｗ／Ｌが大きくてもよく、つまり、Ｔ８の幅対長さの比Ｗ／Ｌがやや大きくされてもよく、こうすれば、Ｎ２ノードを迅速にリセットできる。

【0349】

本開示の実施例において、図６、図７、図１２、図１４等を参照して、第八トランジスタＴ８は、チャネル幅Ｗが１．５～３．５であり、例えば１．６、１．８、１．９、２．０、２．２、２．５、３．０等であってもよく、チャネル長Ｌが２．０～４．５であり、例えば２．５、２．７、３．０、３．２、３．５、４．０等であってもよく、第七トランジスタＴ７は、チャネル幅Ｗが１．５～３．５であり、例えば１．６、１．８、１．９、２．０、２．２、２．５、３．０等であってもよく、チャネル長Ｌが２．０～４．５であり、例えば２．５、２．７、３．０、３．２、３．５、４．０等であってもよい。

【0350】

説明すべきなのは、図３８ａ、図５０等を参照して、上記トランジスタの設計は、図３８ａ等の実施例における第七トランジスタＴ７及び第一トランジスタＴ１、並びに図５０等の実施例における第四トランジスタＴ４及び第七トランジスタＴ７にも適用可能である。

【0351】

本開示の実施例において、図６、図７、図１２、図１４等を参照して、第八トランジスタＴ８の幅対長さの比Ｗ／Ｌは、第一トランジスタＴ１の幅対長さの比Ｗ／Ｌに略等しくてもよく、更に例えば、第八トランジスタＴ８の幅対長さの比Ｗ／Ｌは、第一トランジスタＴ１の幅対長さの比Ｗ／Ｌよりも小さくてもよく、こうすれば、Ｎ１ノードとＮ２ノードとのリセット能力のバランスをとることができる。

【0352】

本開示の実施例において、図６、図７、図１２、図１４等を参照して、第八トランジスタＴ８の幅対長さの比Ｗ／Ｌは、第一トランジスタＴ１の幅対長さの比Ｗ／Ｌよりも大きくてもよく、こうすれば、Ｎ２ノードのリセット能力を向上させることができる。

【0353】

本開示の実施例において、図６、図７、図１２、図１４等を参照して、第八トランジスタＴ８は、チャネル幅Ｗが１．５～３．５であり、例えば１．６、１．８、１．９、２．０、２．２、２．５、３．０等であってもよく、チャネル長Ｌが２．０～４．５であり、例えば２．５、２．７、３．０、３．２、３．５、４．０等であってもよく、第一トランジスタＴ１は、チャネル幅Ｗが１．５～３．５であり、例えば１．６、１．８、１．９、２．０、２．２、２．５、３．０等であってもよく、チャネル長Ｌが２．０～４．５であり、例えば２．５、２．７、３．０、３．２、３．５、４．０等であってもよい。

【0354】

説明すべきなのは、図５０等を参照して、上記トランジスタの設計は、図５０等の実施例における第四トランジスタＴ４及び第三トランジスタＴ３にも適用可能である。

【0355】

本開示の実施例による表示装置は、携帯電話、タブレットＰＣ、テレビ、ディスプレイ、ノートＰＣ、デジタルフォトフレーム、ナビゲータ等の表示機能を有する任意の製品又は部品であってもよい。

【0356】

説明すべきなのは、図１～図７８に示す全ての実施例では、機能モジュール／電気デバイスの名称及び符号は、当該機能モジュール／電気デバイスの具体的な機能を限定するものではない。例えば、図３～図２６における駆動回路１、図２７～図４５における駆動サブ回路、図４６～図６０における駆動回路１１、図６１～図４８における駆動回路１１は、何れも同じ機能を持ち、更に例えば、図３～図２６における第二リセット回路３、図２７～図４５における第二リセットサブ回路、図４６～図６０におけるリセット回路２０、図６１～図４８におけるリセット回路２０は、何れも同じ機能を持ち、更に例えば、図３～図２６における第三リセット回路４、図２７～図４５における第一リセットサブ回路、図４６～図６０における第二初期化回路３２、図６０～図７８における第二初期化回路４２は、何れも同じ機能を持ち、更に例えば、図３～図２６における閾値補償回路８、図２７～図４５における第二トランジスタＴ２、図４６～図６０における補償制御回路１３、補償制御回路１２は、何れも同じ機能を持ち、更に例えば、図３～図２６におけるデータ書込回路７、図２７～図４５における書込サブ回路、図４６～図６０におけるデータ書込回路４１、図６０～図７８におけるデータ書込回路４３は、何れも同じ機能を持ち、更に例えば、図３～図２６における制御回路５、図２７～図４５における第一発光制御サブ回路及び第二発光制御サブ回路、図４６～図６０における発光制御回路３１、図６１～図７８における発光制御回路４４は、何れも同じ機能を持ち、更に例えば、図３～図２６におけるカップリング回路６、図２７～図４５における第一容量Ｃ１、図４６～図６０におけるエネルギー貯蔵回路４２、図６１～図７８におけるエネルギー貯蔵回路４１は、何れも同じ機能を持ち、更に例えば、図３～図２６における駆動トランジスタＴ３、図２７～図４５における駆動トランジスタＴ３、図４６～図６０における駆動トランジスタＴ０、図６１～図７８における駆動トランジスタＴ０は、何れも同じ機能を持つ。上記の同じ機能を持つ機能モジュール／電気デバイスは、互いに入れ替えて新しい実施例を形成することが可能であり、機能モジュール／電気デバイスの入れ替えには、機能モジュール／電気デバイス自体の構造の入れ替え、機能モジュール／電気デバイスが接続された信号端の電圧状態の入れ替えが含まれ得る。

【0357】

当業者は、本明細書を考察し、本明細書に開示された内容を実施することにより、本開示の他の実施例を容易に想到するであろう。本願は、本開示の一般原理に従い、本開示によって開示されていない当技術分野における周知の常識又は慣用の技術的手段を含む、本開示の任意の変形、使用、又は適応的な変形を包含することを意図している。本明細書及び実施例は、例示的なものとしてのみ考慮され、本開示の真の範囲及び精神は、特許請求の範囲によって示される。

【0358】

本開示は、上記で説明され、図面に示された厳密な構造に限定されず、その範囲から逸脱することなく様々な修正及び変更がなされ得ることを理解されたい。本開示の範囲は、添付の特許請求の範囲によってのみ規定される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37a】

【図37b】

【図38a】

【図38b】

【図39】

【図40】

【図41】

【図42】

【図43】

【図44】

【図45】

【図46】

【図47】

【図48】

【図49】

【図50】

【図51】

【図52】

【図53】

【図54】

【図55】

【図56】

【図57】

【図58】

【図59】

【図60】

【図61】

【図62】

【図63】

【図64】

【図65】

【図66】

【図67】

【図68】

【図69】

【図70】

【図71】

【図72】

【図73】

【図74】

【図75】

【図76】

【図77】

【図78】

【手続補正書】

【提出日】2024-07-24

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

駆動回路、第一制御回路、補償制御回路及び第一初期化回路を含む画素回路であって、
前記第一制御回路は、第一走査線、前記駆動回路の制御端及び接続ノードそれぞれに電気的に接続され、前記第一走査線から供給された第一走査信号の制御下で、前記駆動回路の制御端と前記接続ノード間を導通させるように制御するためのものであり、
前記補償制御回路は、第二走査線、前記接続ノード及び前記駆動回路の第一端それぞれに電気的に接続され、前記第二走査線から供給された第二走査信号の制御下で、前記接続ノードと前記駆動回路の第一端間を導通させるように制御するためのものであり、
前記第一初期化回路は、初期化制御線、第一初期化電圧線及び前記接続ノードそれぞれに電気的に接続され、前記初期化制御線から供給された初期化制御信号の制御下で、前記第一初期化電圧線から供給された第一初期化電圧を前記接続ノードに書き込むためのものであり、
前記駆動回路は、その制御端の電位の制御下で、前記駆動回路の第一端と前記駆動回路の第二端間を導通させるように制御するためのものである、画素回路。

【請求項2】

前記第一制御回路は、第一トランジスタを含み、
前記第一トランジスタの制御極が前記第一走査線に電気的に接続され、前記第一トランジスタの第一極が前記駆動回路の制御端に電気的に接続され、前記第一トランジスタの第二極が前記接続ノードに電気的に接続され、
前記第一トランジスタは、酸化物薄膜トランジスタである、請求項１に記載の画素回路。

【請求項3】

前記補償制御回路は、第二トランジスタを含み、
前記第二トランジスタの制御極が前記第二走査線に電気的に接続され、前記第二トランジスタの第一極が前記接続ノードに電気的に接続され、前記第二トランジスタの第二極が前記駆動回路の第一端に電気的に接続されている、請求項１に記載の画素回路。

【請求項4】

前記第一初期化回路は、第三トランジスタを含み、
前記第三トランジスタの制御極が前記初期化制御線に電気的に接続され、前記第三トランジスタの第一極が第一初期化電圧線に電気的に接続され、前記第三トランジスタの第二極が前記接続ノードに電気的に接続されている、請求項１に記載の画素回路。

【請求項5】

リセット回路を更に含み、
前記リセット回路は、第三走査線、リセット電圧線及び前記駆動回路の第二端それぞれに電気的に接続され、前記第三走査線から供給された第三走査信号の制御下で、前記リセット電圧線から供給されたリセット電圧を前記駆動回路の第二端に書き込むためのものである、請求項１に記載の画素回路。

【請求項6】

前記リセット電圧線と第一電圧線とは、同一電圧線であり、前記リセット電圧の電圧値は、第一初期化電圧の電圧値よりも大きく、
又は、
前記リセット回路は、第四トランジスタを含み、
前記第四トランジスタの制御極が前記第三走査線に電気的に接続され、前記第四トランジスタの第一極が前記リセット電圧線に電気的に接続され、前記第四トランジスタの第二極が前記駆動回路の第二端に電気的に接続されている、請求項５に記載の画素回路。

【請求項7】

前記駆動回路は、駆動トランジスタを含み、
前記駆動トランジスタは、シングルゲートトランジスタであり、前記駆動トランジスタのゲートが前記駆動回路の制御端に電気的に接続され、前記駆動トランジスタの第一極が前記駆動回路の第一端に電気的に接続され、前記駆動トランジスタの第二極が前記駆動回路の第二端に電気的に接続されているか、又は、
前記駆動トランジスタは、ダブルゲートトランジスタであり、前記駆動トランジスタの第一ゲートが前記駆動回路の制御端に電気的に接続され、前記駆動トランジスタの第二ゲートが第一電圧線に電気的に接続され、前記駆動トランジスタの第一極が前記駆動回路の第一端に電気的に接続され、前記駆動トランジスタの第二極が前記駆動回路の第二端に電気的に接続され、前記第一ゲートは、トップゲートであり、前記第二ゲートは、ボトムゲートであり、請求項１～６の何れか一項に記載の画素回路。

【請求項8】

発光素子、発光制御回路及び第二初期化回路を更に含み、
前記発光制御回路は、発光制御線、第一電圧線、前記駆動回路の第二端、前記駆動回路の第一端及び前記発光素子の第一極それぞれに電気的に接続され、前記発光制御線から供給された発光制御信号の制御下で、前記第一電圧線と前記駆動回路の第二端間を導通させるように制御し、前記駆動回路の第一端と前記発光素子の第一極とを導通させるように制御するためのものであり、
前記第二初期化回路は、第四走査線、第二初期化電圧線及び前記発光素子の第一極それぞれに電気的に接続され、前記第四走査線から供給された第四走査信号の制御下で、第二初期化電圧線から供給された第二初期化電圧を前記発光素子の第一極に書き込むためのものであり、
前記発光素子の第二極が第二電圧線に電気的に接続されている、請求項１～６の何れか一項に記載の画素回路。

【請求項9】

前記発光制御回路は、第五トランジスタ及び第六トランジスタを含み、
前記第五トランジスタの制御極が前記発光制御線に電気的に接続され、前記第五トランジスタの第一極が前記第一電圧線に電気的に接続され、前記第五トランジスタの第二極が前記駆動回路の第二端に電気的に接続され、
前記第六トランジスタの制御極が前記発光制御線に電気的に接続され、前記第六トランジスタの第一極が前記駆動回路の第一端に電気的に接続され、前記第六トランジスタの第二極が前記発光素子の第一極に電気的に接続され、
前記第二初期化回路は、第七トランジスタを含み、
前記第七トランジスタの制御極が前記第四走査線に電気的に接続され、前記第七トランジスタの第一極が前記第二初期化電圧線に電気的に接続され、前記第七トランジスタの第二極が前記発光素子の第一極に電気的に接続されている、請求項８に記載の画素回路。

【請求項10】

データ書込回路及びエネルギー貯蔵回路を更に含み、
前記データ書込回路は、第二走査線、データ線及び前記駆動回路の第二端それぞれに電気的に接続され、前記第二走査線から供給された第二走査信号の制御下で、前記データ線上のデータ電圧を前記駆動回路の第二端に書き込むためのものであり、
前記エネルギー貯蔵回路は、前記駆動回路の制御端に電気的に接続され、電気エネルギーを貯蔵するためのものである、請求項８に記載の画素回路。

【請求項11】

前記データ書込回路は、第八トランジスタを含み、前記エネルギー貯蔵回路は、蓄積容量を含み、前記駆動回路は、駆動トランジスタを含み、
前記第八トランジスタの制御極が前記第二走査線に電気的に接続され、前記第八トランジスタの第一極が前記データ線に電気的に接続され、前記第八トランジスタの第二極が前記駆動回路の第二端に電気的に接続され、
前記蓄積容量の第一端が前記駆動回路の制御端に電気的に接続され、前記蓄積容量の第二端が前記第一電圧線に電気的に接続されている、請求項１０に記載の画素回路。

【請求項12】

請求項１～１１の何れか一項に記載の画素回路に適用される駆動方法であって、表示周期には、初期化段階及びデータ書込段階が含まれ、前記駆動方法は、
初期化段階において、第一制御回路が第一走査信号の制御下で、駆動回路の制御端と接続ノード間を導通させるように制御し、第一初期化回路が初期化制御信号の制御下で、第一初期化電圧を接続ノードに書き込むことで、第一初期化電圧が前記駆動回路の制御端に書き込まれるようにして、前記データ書込段階の開始時に駆動回路がその第一端と前記駆動回路の第二端間を導通させるように制御可能にすることと、
データ書込段階において、第一制御回路が第一走査信号の制御下で、駆動回路の制御端と接続ノード間を導通させるように制御し、補償制御回路が第二走査信号の制御下で、前記接続ノードと前記駆動回路の第一端間を導通させるように制御して、前記駆動回路の制御端と前記駆動回路の第一端間を導通させるようにすることとを含む、駆動方法。

【請求項13】

前記画素回路は、リセット回路を更に含み、前記駆動方法は、
前記初期化段階において、前記リセット回路が第三走査信号の制御下で、リセット電圧を前記駆動回路の第二端に書き込むことを更に含む、請求項１２に記載の駆動方法。

【請求項14】

前記画素回路は、発光素子及び第二初期化回路を更に含み、前記駆動方法は、
前記第二初期化回路が第四走査信号の制御下で、第二初期化電圧を前記発光素子の第一極に書き込んで、前記発光素子が発光しないように制御することを更に含む、請求項１２に記載の駆動方法。

【請求項15】

前記画素回路は、発光制御回路、データ書込回路及びエネルギー貯蔵回路を更に含み、前記表示周期には、データ書込段階の後に設定された発光段階が更に含まれ、前記駆動方法は、
データ書込段階において、データ書込回路が第二走査信号の制御下で、データ線上のデータ電圧Ｖｄａｔａを駆動回路の第二端に書き込むことと、
データ書込段階の開始時に、駆動回路がその第一端と前記駆動回路の第二端間を導通させるように制御して、データ電圧Ｖｄａｔａでエネルギー貯蔵回路が充電されて、前記駆動回路の制御端の電位がＶｄａｔａ＋Ｖｔｈ（Ｖｔｈは、前記駆動回路に含まれる駆動トランジスタの閾値電圧）になるまで前記駆動回路の制御端の電位が変えられるようにすることと、
発光段階において、発光制御回路が発光制御信号の制御下で、第一電圧線と前記駆動回路の第二端間を導通させるように制御し、前記駆動回路の第一端と発光素子の第一極間を導通させるように制御し、駆動回路が発光素子を発光させるように駆動することとを更に含み、
前記第一電圧線は、ハイレベル信号線である、請求項１２～１４の何れか一項に記載の駆動方法。

【請求項16】

請求項１～１１の何れか一項に記載の画素回路を含む表示装置であって、
前記画素回路は、リセット回路及び第二初期化回路を含み、前記リセット回路が第三走査線に電気的に接続され、前記第二初期化回路が第四走査線に電気的に接続され、前記表示装置は、第三走査信号生成モジュール及び第四走査信号生成モジュールを更に含み、
前記第三走査信号生成モジュールは、前記第三走査線に電気的に接続され、前記第三走査線に第三走査信号を供給するためのものであり、
前記第四走査信号生成モジュールは、前記第四走査線に電気的に接続され、前記第四走査線に第四走査信号を供給するためのものであり、
前記第三走査信号と前記第四走査信号とは、同一走査信号であり、前記第三走査信号生成モジュールと前記第四走査信号生成モジュールとは、同一モジュールである、表示装置。

【国際調査報告】