特表 2024-528984 効率的にチャンネル制御を支援するプローブカード用ＰＭＩＣ及び信号用スイッチＩＣ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-08-01

(54)【発明の名称】効率的にチャンネル制御を支援するプローブカード用ＰＭＩＣ及び信号用スイッチＩＣ

(51)【国際特許分類】

   G01R 31/28 20060101AFI20240725BHJP

   G01R 31/319 20060101ALI20240725BHJP

【ＦＩ】

G01R31/28 M

G01R31/319

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024506664

(86)(22)【出願日】2022-07-08

(85)【翻訳文提出日】2024-02-01

(86)【国際出願番号】 KR2022009991

(87)【国際公開番号】W WO2023043021

(87)【国際公開日】2023-03-23

(31)【優先権主張番号】10-2021-0122260

(32)【優先日】2021-09-14

(33)【優先権主張国・地域又は機関】KR

(81)【指定国・地域】

(71)【出願人】

【識別番号】524042920

【氏名又は名称】テックウィズユー カンパニー リミテッド

【氏名又は名称原語表記】ＴＥＣＨＷＩＤＵ ＣＯ．， ＬＴＤ．

(74)【代理人】

【識別番号】110000051

【氏名又は名称】弁理士法人共生国際特許事務所

(72)【発明者】

【氏名】ユ，ヒョン ソク

(72)【発明者】

【氏名】ムン，ドク ジュ

【テーマコード（参考）】

2G132

【Ｆターム（参考）】

2G132AA00

2G132AB01

2G132AE10

2G132AE11

2G132AG00

2G132AJ02

2G132AJ03

2G132AL03

2G132AL11

(57)【要約】

【課題】効率的チャンネル制御を支援するプローブカード用ＰＭＩＣ及び信号用スイッチＩＣを提供する。
【解決手段】本発明によるスイッチＩＣは、各々が複数のチャンネルを含む複数のコア（ｃｏｒｅ）と、識別子（ＩＤ）及び命令の提供を受けてデコーディングし、複数のコア及び複数のチャンネルを制御する制御信号を形成するコマンドデコーダと、コマンドデコーダから出力された制御信号に対応するように複数のコア及び複数のチャンネルの活性を制御する信号を提供するセレクターと、を備え、複数のチャンネルの各々は、ＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）に連結され、命令は、１フレームにスイッチＩＣ選択データ、コア選択データ、及びチャンネル選択データを含み、複数のコア及び複数のチャンネルを階層的に制御するようにエンコードされた命令を支援する。
【選択図】図１

【特許請求の範囲】

【請求項1】

スイッチＩＣであって、
各々が複数のチャンネルを含む複数のコア（ｃｏｒｅ）と、
識別子（ＩＤ）及び命令の提供を受けてデコーディングし、前記複数のコア及び前記複数のチャンネルを制御する制御信号を生成するコマンドデコーダと、
前記コマンドデコーダから出力された制御信号に対応するように前記複数のコア及び前記複数のチャンネルの活性を制御する信号を提供するセレクターと、を備え、
前記複数のチャンネルの各々は、ＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）に連結され、
前記命令は、１フレームにスイッチＩＣ選択データ、ＯＰ ＣＯＤＥ、コア選択データ、及びチャンネル選択データを含み、前記複数のコア及び前記複数のチャンネルを階層的に制御するようにエンコードされた命令を支援することを特徴とするスイッチＩＣ。

【請求項2】

前記スイッチＩＣは、信号処理ＤＵＴに連結された信号スイッチＩＣであるか、又は電源ＤＵＴに連結されたＰＭＩＣのうちの何れか一つであることを特徴とする請求項１に記載のスイッチＩＣ。

【請求項3】

前記スイッチＩＣ選択データ、ＯＰ ＣＯＤＥ、コア選択データ、及びチャンネル選択データは、複数のビットが並列に伝送されるデータバスを通じて伝送されることを特徴とする請求項１に記載のスイッチＩＣ。

【請求項4】

前記スイッチＩＣ選択データは、少なくとも１ビットのデータであり、
前記スイッチＩＣ選択データの前記少なくとも１ビットのデータは、活性が制御されるスイッチＩＣに対応することを特徴とする請求項１に記載のスイッチＩＣ。

【請求項5】

前記コア選択データは、少なくとも１ビットのデータであり、
前記コア選択データの前記少なくとも１ビットのデータは、活性が制御されるコアに対応することを特徴とする請求項４に記載のスイッチＩＣ。

【請求項6】

前記チャンネル選択データは、少なくとも１ビットのデータであり、
前記チャンネル選択データの前記少なくとも１ビットのデータは、活性が制御されるチャンネルに対応することを特徴とする請求項５に記載のスイッチＩＣ。

【請求項7】

前記チャンネル選択データによって選択されるチャンネルは、前記コア選択データによって選択される全てのコアに対して等しく選択され、
前記コア選択データによって選択されるコアは、前記スイッチＩＣ選択データによって選択される全てのスイッチＩＣに対して等しく選択されることを特徴とする請求項６に記載のスイッチＩＣ。

【請求項8】

前記スイッチＩＣ選択データ、ＯＰ ＣＯＤＥ、コア選択データ、及びチャンネル選択データは、連続して前記１フレームを形成することを特徴とする請求項１に記載のスイッチＩＣ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、プローブカード用ＰＭＩＣ及び信号用スイッチＩＣに関し、より詳細には、効率的にチャンネル制御を支援するプローブカード用ＰＭＩＣ及び信号用スイッチＩＣに関する。

【背景技術】

【0002】

半導体ウェハーに微細パターンが形成され、これらをダイシングして半導体ダイを形成してパッケージングして最終製品を形成する。ウェハーに形成された半導体素子が小型化、高密度化、及び高集積化されることによってウェハー状態で半導体素子が目的とする機能を遂行するかどうかの不良判断が重要なイシューとして登場している。

【0003】

プローブカードはウェハー上に形成された半導体素子の動作を検査するために半導体チップとテスト装備とを連結する装置である。プローブカードにはウェハーに形成された半導体素子に電気的に連結されるプローブピンが形成され、プローブピンは、半導体素子に電気的に連結されて電気信号を提供し、半導体素子から提供される信号を検出する。

【0004】

プローブカードは、装備の不足する測定チャンネル数を、多重化を通じて解決するために複数の多チャンネルＰＭＩＣ（電源管理集積回路）及び多チャンネル信号スイッチＩＣ（ｓｗｉｔｃｈ ＩＣ）－以下、スイッチＩＣと通称する－を実装する。実際のテスト時、テスト対象素子（ＤＵＴ：ｄｅｖｉｃｅ ｕｎｄｅｒ ｔｅｓｔ）をテストするためには、該当ＤＵＴに連結されるチャンネルにのみ導通又は電圧を供給し、それ以外のチャンネルは遮られるように設定して、該当ＤＵＴに対してのみ測定を進行する。半導体微細化が進行してウェハー１枚当たり更に多くの数の測定チャンネルが必要になっても装備を購買せずにプローブカードのみを新規開発することでテスト費用を節減している。

【0005】

テスト費用の節減のためにプローブカードを通じた多重化が適用されてきたが、現在の極端な半導体工程の微細化はプローブカード上で非常に高い多重化を要求している。これは結局非常に多くの数のスイッチＩＣが一つのプローブカードに実装されなければならないことを意味し、多重化された各チャンネルを制御することに必要となる時間も徐々に長くなっていて、これからはチャンネル設定時間も半導体チップのスループット（ｔｈｒｏｕｇｈｐｕｔ）を決める主な要素のうちの一つと据えられている。

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、より高いスループットを得るために短い時間で各チャンネルの状態を設定するシグナリング方法で制御されるスイッチＩＣを提供することにある。

【課題を解決するための手段】

【0007】

上記目的を達成するためになされた本発明の一態様によるスイッチＩＣは、各々が複数のチャンネルを含む複数のコア（ｃｏｒｅ）と、識別子（ＩＤ）及び命令の提供を受けてデコーディングし、前記複数のコア及び前記複数のチャンネルを制御する制御信号を生成するコマンドデコーダと、前記コマンドデコーダから出力された制御信号に対応するように前記複数のコア及び前記複数のチャンネルの活性を制御する信号を提供するセレクターと、を備え、前記複数のチャンネルの各々は、ＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）に連結され、前記命令は、１フレームにスイッチＩＣ選択データ、ＯＰＣＯＤＥ、コア選択データ、及びチャンネル選択データを含み、前記複数のコア及び前記複数のチャンネルを階層的に制御するようにエンコードされた命令を支援する。

【0008】

一実施形態において、前記スイッチＩＣは、信号処理ＤＵＴに連結された信号スイッチＩＣであるか、又は電源ＤＵＴに連結されたＰＭＩＣのうちの何れか一つである。
一実施形態において、前記スイッチＩＣ選択データ、ＯＰＣＯＤＥ、コア選択データ、及びチャンネル選択データは、複数のビットが並列に伝送されるデータバスを通じて伝送される。
一実施形態において、前記スイッチＩＣ選択データは、少なくとも１ビットのデータであり、前記スイッチＩＣ選択データの前記少なくとも１ビットのデータは、活性が制御されるスイッチＩＣに対応する。
一実施形態において、前記コア選択データは、少なくとも１ビットのデータであり、前記コア選択データの前記少なくとも１ビットのデータは、活性が制御されるコアに対応する。
一実施形態において、前記チャンネル選択データは、少なくとも１ビットのデータであり、前記チャンネル選択データの前記少なくとも１ビットのデータは、活性が制御されるチャンネルに対応する。
一実施形態において、前記チャンネル選択データによって選択されるチャンネルは、前記コア選択データによって選択される全てのコアに対して等しく選択され、前記コア選択データによって選択されるコアは、前記スイッチＩＣ選択データによって選択される全てのスイッチＩＣに対して等しく選択される。
一実施形態において、前記スイッチＩＣ選択データ、ＯＰＣＯＤＥ、コア選択データ、及びチャンネル選択データは、連続して前記１フレームを形成する。

【発明の効果】

【0009】

本発明によれば、半導体ウェハーの不良検査に消耗する時間を縮めることができる。従って、半導体生産性を向上させることができるという長所がある。

【0010】

本発明の効果は、以上で言及する効果に限定されない。言及されない他の効果は以下の記載から当業者に明確に理解されるであろう。

【図面の簡単な説明】

【0011】

【図1】本発明の一実施形態によるスイッチＩＣ１００の概要を示したブロック図である。

【図2】一実施形態による複数のスイッチＩＣ（１００ａ、１００ｂ、１００ｃ、１００ｄ）及び制御部２００を含むプローブカード１０及び自動テスト装置（ＡＴＥ：Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｅｑｕｉｐｍｅｎｔ）の概要を示したブロック図である。

【図3】一実施形態による複数のスイッチＩＣの動作の一例を説明するための図である。

【図4】伝送される信号の１フレームの一例を示した図である。

【図5】一実施形態による活性化制御部２００から出力される命令（ＣＭＤ）を概要的に示したタイミング図である。

【図6】命令（ＣＭＤ）によって活性化されたスイッチＩＣ、コア、及びチャンネルを斜線で示した図である。

【発明を実施するための形態】

【0012】

本発明の一実施形態による効率的チャンネル制御を支援するプローブカード用ＰＭＩＣ及び信号用スイッチＩＣは、各々が複数のチャンネルを含む複数のコア（ｃｏｒｅ）と、識別子（ＩＤ）及び命令の提供を受けてデコーディングし、複数のコア及び複数のチャンネルを制御する制御信号を生成するコマンドデコーダと、コマンドデコーダから出力された制御信号に対応するように複数のコア及び複数のチャンネルの活性を制御する信号を提供するセレクターと、を備え、複数のチャンネルの各々は、ＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）に連結され、命令は、１フレームにスイッチＩＣ選択データ、ＯＰ ＣＯＤＥ、コア選択データ、及びチャンネル選択データを含み、複数のコア及び複数のチャンネルを階層的に制御するようにエンコードされた命令を支援することを特徴とする。

【0013】

以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。

【0014】

本明細書及び特許請求の範囲に使用する用語や単語は通常的や辞書的な意味に限定して解釈されてはならない。発明者が自分の発明を最善の方法で説明するために用語の概念を適切に定義することができるという原則に即して本発明の技術的思想に符合する意味及び概念で解釈されなければならない。従って、本明細書に記載した実施形態及び図面に示した構成は、本発明の一番望ましい一実施形態に過ぎないだけであり、本発明の技術的思想を全て代弁するものではないため、本発明の出願時点においてこれらを取り替えることができる多様な均等物及び変形例があり得ることを理解しなければならない。

【0015】

本明細書で使用する用語は特定の実施形態を説明するために使用するものであって本発明を制限するためのものではない。本明細書で使用するように、単数形態は、文脈上他の場合を確かに指摘するものではないため、複数の形態を含むことができる。

【0016】

以下では、図面を参照して本発明のプローブカード１００を説明する。手短で明確な説明のために、以下では論理ハイ状態で活性化されるアクティブハイ（ａｃｔｉｖｅ ｈｉｇｈ）シグナリング方式を例示する。但し、これは例示のためのものであり、図示した例とは異なり、論理ロー状態で活性化されるアクティブロー（ａｃｔｉｖｅ ｌｏｗ）シグナリング方式で動作することができることは勿論である。

【0017】

図１は、本発明の一実施形態によるスイッチＩＣ１００の概要を示したブロック図である。図１を参照すると、スイッチＩＣ１００は、各々が複数のチャンネル（ＣＨＯ、ＣＨ１、…、ＣＨｎ）を含む複数のコア（ＣＯＲＥ０、ＣＯＲＥ１、．．．、ＣＯＲＥｋ）と、識別子（ＩＤ）及び命令（ＣＭＤ）の提供を受けてデコーディングし、複数のコア（ＣＯＲＥ０、ＣＯＲＥ１、．．．、ＣＯＲＥｋ）及び複数のチャンネル（ＣＨＯ、ＣＨ１、…、ＣＨｎ）を制御する制御信号を生成するコマンドデコーダ１１０と、コマンドデコーダ１１０から出力された制御信号に対応するように複数のコア（ｃｏｒｅ）及び複数のチャンネルの活性を制御する信号を提供するセレクター１２０と、を備え、複数のチャンネルの各々は、ＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）に連結され、命令は、１フレームにスイッチＩＣ選択データ、コア選択データ、及びチャンネル選択データを含み、複数のコア及び複数のチャンネルを階層的に指定して制御するようにエンコードされる。

【0018】

図２は、一実施形態による複数のスイッチＩＣ（１００ａ、１００ｂ、１００ｃ、１００ｄ）及び制御部２００を含むプローブカード１０及び自動テスト装置（ＡＴＥ：Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｅｑｕｉｐｍｅｎｔ）の概要を示したブロック図である。図１及び図２を参照すると、プローブカード（ｐｒｏｂｅ ｃａｒｄ）１０は、制御部２００、及び制御部２００から提供された命令（ＣＭＤ）が提供されて制御される複数のスイッチＩＣ１００を含む。

【0019】

自動テスト装置（ＡＴＥ）は、ＤＵＴ（図示せず）に電気的に連結され、ＤＵＴから信号を受けて使用者のテストベクターを基準にＤＵＴの不良の如何を把握する装置である。ＡＴＥは固有の信号プロトコルを有する。

【0020】

ＡＴＥはＤＵＴをテストしようとすることを制御部にＡＴＥの固有信号プロトコルで命令を送る。制御部２００は、ＡＴＥの信号の提供を受けて解釈し、該当ＤＵＴをテストするためにスイッチＩＣのチャンネルを制御するか又は選択し、選択された複数のスイッチＩＣ（１００ａ、１００ｂ、１００ｃ、１００ｄ、…）を制御する信号を送る。一例として、制御部２００はＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）で具現される。

【0021】

ＡＴＥの測定チャンネル（図示せず）はプローブカード１０のスイッチＩＣ（１００ａ、１００ｂ、１００ｃ、１００ｄ、…）の各チャンネル入力に連結され、この信号はスイッチＩＣで多重化されて複数の探針用プローブピンを通じて複数のＤＵＴに連結される。一実施形態において、スイッチＩＣ（１００ａ、１００ｂ、１００ｃ、１００ｄ、…）は、それぞれ固有の識別子（ＩＤ）を有するアナログマルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ）で具現される。プローブカード１０は、ＤＵＴのテスト遂行時にテストするＤＵＴが連結されたチャンネルを導通させ、残りのチャンネルを遮断して該当ＤＵＴをテストする。

【0022】

上述したように、各スイッチＩＣ（１００ａ、１００ｂ、１００ｃ、１００ｄ、…）は複数のコア（ＣＯＲＥ０、ＣＯＲＥ１、…、ＣＯＲＥｋ）を含み、各コアはそれぞれＤＵＴに連結された複数のチャンネルを含む。また、複数のコア（ＣＯＲＥ０、ＣＯＲＥ１、…、ＣＯＲＥｋ）の各々はｎ個のチャンネル（ＣＨ０、ＣＨ１、…、ＣＨｎ）を含む。

【0023】

各スイッチＩＣは、望ましくは２^ｋ個（ｋは自然数）のコアを含む。各コアは、複数個のチャンネルを含み、望ましくは２^ｎ個（ｎは自然数）のチャンネルを含む。

【0024】

図３は、一実施形態による複数のスイッチＩＣの動作の一例を説明するための図である。プローブカード１０は複数のスイッチＩＣを含むが、以下では簡潔で明確な説明のために、図３に例示したもののように四つのスイッチＩＣ（１００ａ、１００ｂ、１００ｃ、１００ｄを）含み、各スイッチＩＣ１００は四つのコア（ＣＯＲＥ０、ＣＯＲＥ１、ＣＯＲＥ２、ＣＯＲＥ３）を含み、コアのそれぞれは８個のチャンネル（ＣＨ０、ＣＨ１、…、ＣＨ７）を含む例を挙げて説明する。

【0025】

但し、これは容易で簡潔な説明のための一つの例であるのみであり、本発明の範囲を限定するためではない。従って、各スイッチＩＣは五つ以上のコア或いは三つ以下のコアを含むことができ、また各コアは９個以上のチャンネルを含むか又は７個以下のチャンネルらを含むことができる。

【0026】

以下では、スイッチＩＣ（１００ａ、１００ｂ、１００ｃ、１００ｄ）の動作を詳しく説明する。

【0027】

図４は、伝送される信号の１フレームの一例を示した図であり、制御部２００から各スイッチＩＣ（１００ａ、１００ｂ、１００ｃ、１００ｄ）に提供される命令（ＣＭＤ）の概要を示したタイミング図である。

【0028】

図３～図４を参照すると、制御部２００から提供される命令（ＣＭＤ）はイネーブル信号（ＷＥＮ）及び複数のデータビット（ＤＡＴＡ［０：３］）を含む。複数のデータビット（ＤＡＴＡ［０：３］）は並列データバスを通じて伝送される。また、制御部２００はクロック信号（ＣＬＫ）を更に送る。複数のデータビットの各々、イネーブル信号、及びクロック信号は並列に伝送される。一実施形態において、制御部２００はクロック信号（ＣＬＫ）を更に提供し、複数のデータビット（ＤＡＴＡ［０：３］）は制御部２００から提供されたクロック信号（ＣＬＫ）に同期して提供される。

【0029】

スイッチＩＣ（１００ａ、１００ｂ、１００ｃ、１００ｄ）は論理ロー状態のイネーブル信号（ＷＥＮ）では活性化されないが、イネーブル信号（ＷＥＮ）が論理ハイである時、スイッチＩＣ（１００ａ、１００ｂ、１００ｃ、１００ｄ）は活性化命令による動作を遂行する。但し、これは一具現例であり、上述したように論理ロー状態のイネーブル信号（ＷＥＮ）で活性化され、論理ハイである時に非活性化され得ることは勿論である。

【0030】

複数のデータビット（ＤＡＴＡ［０：３］）は１フレーム（ｆｒａｍｅ）内にスイッチＩＣ選択データ、ＯＰ ＣＯＤＥ、コア選択データ、及びチャンネル選択データを含む。図３で例示した実施形態において、データビット［０：３］を通じて最初に伝送されるデータであるＩＣ＿０、ＩＣ＿１、ＩＣ＿２、及びＩＣ＿３は、それぞれスイッチＩＣ（１００ａ、１００ｂ、１００ｃ、及び１００ｄ）の活性を制御するスイッチＩＣ選択データである。

【0031】

続いて伝送されるＯＰ ＣＯＤＥはスイッチＩＣが遂行しなければならない具体的な動作を指定する。一例として、ＯＰ ＣＯＤＥはスイッチＩＣが遂行しなければならない動作を指定する。遂行する動作は、チャンネルの活性化、非活性化、電圧の供給などのスイッチＩＣが支援する機能のうちからどのような動作を遂行しなければならないかを、使用者から指定を受ける役割をする。

【0032】

続いて伝送されるＣＯＲＥ＿０、ＣＯＲＥ＿１、ＣＯＲＥ＿２、及びＣＯＲＥ＿３は、それぞれスイッチＩＣ内のコア（ＣＯＲＥ＿０、ＣＯＲＥ＿１、ＣＯＲＥ＿２、及びＣＯＲＥ＿３）の活性を制御するコア選択データである。続いて各コア内に含まれるチャンネル選択データらが伝送される。

【0033】

図４に示した例で、データビット［１］（ＤＡＴＡ［１］）は、１フレーム内に第１スイッチＩＣ（ＩＣ＿１）を活性化するスイッチＩＣ選択データ、スイッチＩＣ内の第１コア（ＣＯＲＥ＿１）を活性化するコア選択データ、第５チャンネルを活性化するチャンネル選択データ（ＣＨ＿５）、及び第１チャンネルを活性化するチャンネル選択データ（ＣＨ＿１）を含む。

【0034】

図４に例示したように、データバスに伝送されるデータビットはスイッチＩＣ選択データ、コア選択データ、及びチャンネル選択データが連続して一つの信号フレームを成す。

【0035】

図５は、一実施形態による活性化制御部２００から出力される命令（ＣＭＤ）を概要的に示したタイミング図である。図１～図３を参照すると、データバス（ＤＡＴＡ［０：３］）に伝送される命令（ＣＭＤ）の最初のビット、データバス内の各データビットに割り当てられたスイッチＩＣの活性化ビットである。図３に例示した実施形態において、データビットＤＡＴＡ［０］及びＤＡＴＡ［２］が論理ハイ状態であるため、これらに対応するスイッチＩＣである１００ａ及び１００ｃが活性化される。

【0036】

続いて、データバス（ＤＡＴＡ［０：３］）を通じてＯＰ ＣＯＤＥが伝送される。図５に例示した実施形態では二進数１００１が伝送され、この値はチャンネルを活性化／非活性化させる動作を指定する。

【0037】

続いて、データバス（ＤＡＴＡ［０：３］）を通じてコア選択データが伝送される。図５に例示した実施形態で、データビットＤＡＴＡ［０］及びＤＡＴＡ［３］が論理ハイ状態であるため、これらに対応するコアあるＣＯＲＥ＿０とＣＯＲＥ＿３が活性化される。

【0038】

続いて、データバス（ＤＡＴＡ［０：３］）を通じてチャンネル選択データが伝送される。図４に例示した実施形態において、データビットＤＡＴＡ［１］及びＤＡＴＡ［２］が論理ハイ状態であるため、これらに対応するチャンネルであるＣＨ＿５及びＣＨ＿６が活性化される。

【0039】

図６は、命令（ＣＭＤ）によって活性化されたスイッチＩＣ、コア、及びチャンネルを斜線で示した図であり、下記の表１は、図５に例示した命令（ＣＭＤ）の実施形態で活性化されたスイッチＩＣ、コア、及びチャンネルを整理した表である。

【0040】

【表1】

【0041】

図６及び表１を参照すると、図５に例示した１フレームの命令（ＣＭＤ）によって、スイッチＩＣ１００ａのコア０（ＣＯＲＥ０）、コア３（ＣＯＲＥ）内の第５チャンネル（ＣＨ５）及び第６チャンネル（ＣＨ６）が活性化され、スイッチＩＣ１００ｃのコア０（ＣＯＲＥ０）、コア３（ＣＯＲＥ）内の第５チャンネル（ＣＨ５）及び第６チャンネル（ＣＨ６）が活性化されて総８個のチャンネルが活性化される。本実施形態は、スイッチＩＣ、コア、及びチャンネルが階層的に活性化される。即ち、スイッチＩＣ選択データによってスイッチＩＣが活性化され、続いてコア選択データによって選択された全てのスイッチＩＣ内の該当コアが活性化され、チャンネル選択データによって活性化された全てのコア内のチャンネルが活性化されて階層的（ｈｉｅｒａｒｃｈｉｃａｌ）構造で選択及び活性化される。このような構成的特徴から従来技術に比べて速かに動作するという長所が提供される。

【0042】

このように活性化されるチャンネルを指定することで、個別ＩＤを指定する従来技術に比べて更に柔軟に複数のターゲットチャンネルを指定して活性化することができ、活性化命令が送受信される回数を減少させてチャンネル設定時間を減少させ、結果的にスループットを向上させることができる。

【0043】

本実施形態において、命令はクロックに同期化して提供されるため、高速信号伝送が可能であり、デコーディングロジッグを単純化して短い時間に各チャンネルの状態を設定することができる。従って、半導体生産時に高いスループットを得ることができる。

【0044】

本明細書及び特許請求の範囲に使用された用語や単語は通常的であるか又は辞書的な意味に限定して解釈してはならない。発明者は自分の発明を最善の方法で説明するために用語の概念を適切に定義することができるという原則に即して本発明の技術的思想に符合する意味及び概念で解釈されなければならない。

【0045】

従って、本明細書に記載された実施形態及び図面に示された構成は、本発明の一番望ましい一実施形態に過ぎないず、本発明の技術的思想を全て代弁するものではないため、本発明の出願時点においてこれらを取り替えることができる多様な均等物及び変形例らがあり得ることを理解しなければならない。

【0046】

本明細書で使用した用語は特定の実施形態を説明するために使用されるものであり、本発明を制限するためではない。本明細書で使用されたもののように、単数形態は文脈上他の場合を確かに指摘するものではない限り、複数の形態を含むことができる。

【符号の説明】

【0047】

１０ プローブカード
１００ スイッチＩＣ
１００ａ、１００ｂ、１００ｃ、１００ｄ スイッチ
１１０ コマンドデコーダ
１２０ （コアチャネル）セレクター
２００ 制御部
ＡＴＥ 自動テスト装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【国際調査報告】