特表 2024-529114 キャプチャフリップフロップのためのオフセット回路及び閾値基準回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-08-01

(54)【発明の名称】キャプチャフリップフロップのためのオフセット回路及び閾値基準回路

(51)【国際特許分類】

   H04L 25/02 20060101AFI20240725BHJP

   H04L 25/03 20060101ALI20240725BHJP

【ＦＩ】

H04L25/02 R

H04L25/03 E

H04L25/02 V

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024508398

(86)(22)【出願日】2022-05-18

(85)【翻訳文提出日】2024-04-05

(86)【国際出願番号】 US2022029897

(87)【国際公開番号】W WO2023018460

(87)【国際公開日】2023-02-16

(31)【優先権主張番号】17/398,675

(32)【優先日】2021-08-10

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591025439

【氏名又は名称】ザイリンクス インコーポレイテッド

【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】チャン， ウェンフォン

(72)【発明者】

【氏名】ウパディヤヤ， パラッグ

【テーマコード（参考）】

5K029

【Ｆターム（参考）】

5K029AA01

5K029DD24

5K029HH08

5K029KK25

(57)【要約】

通信システムのための受信機回路（１２２）は、信号処理回路（２１３）、電圧デジタル／アナログ変換器（ＤＡＣ）回路（２２９）及びスライサ回路（２１８、２２０）を含む。信号処理回路は、データ信号（１３０）を受信し、処理されたデータ信号を生成する。電圧ＤＡＣ回路は、第１の閾値基準電圧（２３５）を生成する。スライサ回路は、信号処理回路の出力に結合される。スライサ回路は、処理されたデータ信号及び第１の閾値基準電圧（２３５）を受信するキャプチャフリップフロップ（ＣａｐＦＦ）回路を含む。ＣａｐＦＦ回路は、第１のデータ信号（２１８ｏｕｔ、２２０ｏｕｔ）を更に生成する。第１のＣａｐＦＦ回路は、第１のＣａｐＦＦ回路の寄生容量を調整する第１のオフセット補償回路（２２３又は２２５）を含む。
【選択図】図２

【特許請求の範囲】

【請求項1】

通信システムのための受信機回路であって、前記受信機回路が、
データ信号を受信し、処理されたデータ信号を生成するように構成された信号処理回路と、
第１の閾値基準電圧を生成するように構成された電圧デジタル／アナログ変換器（ＤＡＣ）回路と、
前記信号処理回路の出力に結合されたスライサ回路と、を備え、前記スライサ回路が、
前記処理されたデータ信号及び前記第１の閾値基準電圧を受信し、第１のデータ信号を生成するように構成された第１のキャプチャフリップフロップ（ＣａｐＦＦ）回路であって、前記第１のＣａｐＦＦ回路の寄生容量を調整するように構成された第１のオフセット補償回路を備える、第１のＣａｐＦＦ回路を備える、受信機回路。

【請求項2】

前記電圧ＤＡＣ回路が、
複数の電圧を生成するように構成された分圧器回路と、
前記分圧器回路に結合され、前記複数の電圧に基づいて、前記第１の閾値基準電圧を出力するように構成されたマルチプレクサ回路と、を備える、請求項１に記載の受信機回路。

【請求項3】

前記マルチプレクサ回路が、
前記複数の電圧のうちの第１の電圧を選択し、前記第１の閾値基準電圧の第１の差動電圧として前記第１の電圧を出力するように構成された第１のマルチプレクサと、
前記複数の電圧のうちの第２の電圧を選択し、前記第１の閾値基準電圧の第２の差動電圧として前記第２の電圧を出力するように構成された第２のマルチプレクサと、を備える、請求項２に記載の受信機回路。

【請求項4】

前記第１のオフセット補償回路が、
前記第１のＣａｐＦＦ回路の第１のノードに接続され、前記第１のノードに第１の寄生容量を印加するように構成された第１のコンデンサＤＡＣ（ＣＤＡＣ）と、
前記第１のＣａｐＦＦ回路の第２のノードに接続され、前記第２のノードに第２の寄生容量を印加するように構成された第２のＣＤＡＣと、を備える、請求項１に記載の受信機回路。

【請求項5】

前記第１のＣＤＡＣが、第１の制御信号に基づいて、前記第１の寄生容量を増加させるように更に構成されており、前記第２のＣＤＡＣが、第２の制御信号に基づいて、前記第１の寄生容量を増加させるように更に構成されている、請求項４に記載の受信機回路。

【請求項6】

前記第１の寄生容量が、前記第２の寄生容量と異なる、請求項４に記載の受信機回路。

【請求項7】

前記電圧ＤＡＣ回路が、第２の閾値基準電圧を生成するように更に構成されており、前記スライサ回路が、前記処理されたデータ信号及び前記第２の閾値基準電圧を受信するように構成された第２のＣａｐＦＦ回路を更に備え、前記第２のＣａｐＦＦ回路が、前記第２のＣａｐＦＦ回路の寄生容量を調整するように構成された第２のオフセット補償回路を備える、請求項１に記載の受信機回路。

【請求項8】

前記スライサ回路が、前記処理されたデータ信号及び前記第１の閾値基準電圧を受信するように構成された第２のＣａｐＦＦ回路を更に備え、前記第２のＣａｐＦＦ回路が、前記第２のＣａｐＦＦ回路の寄生容量を調整するように構成された第２のオフセット補償回路を備える、請求項１に記載の受信機回路。

【請求項9】

通信システムであって、
データ信号を送信するように構成された送信機回路と、
チャネルを介して前記送信機回路に接続された受信機回路と、を備え、前記受信機回路が、
前記データ信号を受信し、処理されたデータ信号を生成するように構成された信号処理回路と、
第１の閾値基準電圧を生成するように構成された電圧デジタル／アナログ変換器（ＤＡＣ）回路と、
前記信号処理回路の出力に結合されたスライサ回路と、を備え、前記スライサ回路が、
前記処理されたデータ信号及び前記第１の閾値基準電圧を受信し、第１のデータ信号を生成するように構成された第１のキャプチャフリップフロップ（ＣａｐＦＦ）回路であって、前記第１のＣａｐＦＦ回路の寄生容量を調整するように構成された第１のオフセット補償回路を備える、第１のＣａｐＦＦ回路を備える、通信システム。

【請求項10】

前記電圧ＤＡＣ回路が、
複数の電圧を生成するように構成された分圧器回路と、
前記分圧器回路に結合され、前記複数の電圧に基づいて、前記第１の閾値基準電圧を出力するように構成されたマルチプレクサ回路と、を備える、請求項９に記載の通信システム。

【請求項11】

前記マルチプレクサ回路が、
前記複数の電圧のうちの第１の電圧を選択し、前記第１の閾値基準電圧の第１の差動電圧として前記第１の電圧を出力するように構成された第１のマルチプレクサと、
前記複数の電圧のうちの第２の電圧を選択し、前記第１の閾値基準電圧の第２の差動電圧として前記第２の電圧を出力するように構成された第２のマルチプレクサと、を備える、請求項１０に記載の通信システム。

【請求項12】

前記第１のオフセット補償回路が、
前記第１のＣａｐＦＦ回路の第１のノードに接続され、前記第１のノードに第１の寄生容量を印加するように構成された第１のコンデンサＤＡＣ（ＣＤＡＣ）と、
前記第１のＣａｐＦＦ回路の第２のノードに接続され、前記第２のノードに第２の寄生容量を印加するように構成された第２のＣＤＡＣと、を備える、請求項９に記載の通信システム。

【請求項13】

前記電圧ＤＡＣ回路が、第２の閾値基準電圧を生成するように更に構成されており、前記スライサ回路が、前記処理されたデータ信号及び前記第２の閾値基準電圧を受信するように構成された第２のＣａｐＦＦ回路を更に備え、前記第２のＣａｐＦＦ回路が、前記第２のＣａｐＦＦ回路の寄生容量を調整するように構成された第２のオフセット補償回路を備える、請求項９に記載の通信システム。

【請求項14】

前記スライサ回路が、前記処理されたデータ信号及び前記第１の閾値基準電圧を受信するように構成された第２のＣａｐＦＦ回路を更に備え、前記第２のＣａｐＦＦ回路が、前記第２のＣａｐＦＦ回路の寄生容量を調整するように構成された第２のオフセット補償回路を備える、請求項９に記載の通信システム。

【請求項15】

受信機回路を動作させるための方法であって、前記方法が、
データ信号を受信し、処理されたデータ信号を前記データ信号から生成することと、
電圧／アナログ変換器（ＤＡＣ）回路を介して、第１の閾値基準電圧を生成することと、
第１のＣａｐＦＦ回路において、前記処理されたデータ信号及び前記第１の閾値基準電圧を受信することと、
前記第１のＣａｐＦＦ回路の第１のオフセット補償回路を介して、前記第１のＣａｐＦＦ回路の寄生容量を調整することと、
前記処理されたデータ信号から出力信号を生成することと、を含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の実施例は、概して、キャプチャフリップフロップ内のオフセットを補正することと、キャプチャフリップフロップに基準電圧を提供することと、に関する。

【背景技術】

【0002】

受信機は、一般的に、受信された入力信号を処理し、対応するデータ信号を生成するスライサ回路を含む。オフセット補償がスライサ回路に適用されて、スライサ回路内のあらゆる不整合を補正する。不整合は、製造公差及びプロセス公差に基づいて生じる、回路要素及びルーティングの違いに起因し得る。スライサ回路は、閾値基準電圧に基づいてデータ信号を生成する１つ以上のスライスを含む。スライサ回路内の不整合を補償するために、閾値基準電圧は、スライサ回路のスライサに提供される前に調整される。例えば、閾値基準電圧は、電流／電圧回路によって調整され、次いで、スライサ回路に出力される。閾値基準電圧は、スライサ回路の外部のスライサ回路内の不整合を補償するように調整される。したがって、２つ以上のスライサを含むスライサ回路において、各スライサに対する閾値基準電圧は、スライサ回路に通信される前に、互いに独立して調整される。

【0003】

パルス振幅変調４レベル（pulse amplitude modulation 4-level、ＰＡＭ４）受信機の受信機回路は、データスライサ回路及びエラースライサ回路を含む。データスライサ回路は、４つのデータレベル（例えば、００、０１、１０及び１１）を検出するために、クロック位相ごとに３つのデータスライサを含む。データスライサの各々は、ＤＨ（高データラッチ電圧）閾値、ＤＺ（中データラッチ電圧）閾値、及びＤＬ（低データラッチ電圧）閾値のそれぞれ１つに対応する。したがって、４つのクロック位相の場合、データスライサ回路は１２個のデータスライサを含む。更に、受信機回路内のオフセット補償及び閾値レベル適応のために、エラースライサ回路は、クロック位相ごとに１つのエラースライサを含む。第１のエラースライサは、電圧レベルＥＨＰ（高い電圧の大きさを有する正のエラーラッチ電圧）を検出し、第２のエラースライサは、電圧レベルＥＬＰ（低い電圧の大きさを有する正のエラーラッチ電圧）を検出し、第３のエラースライサは、電圧レベルＥＨＮ（高い電圧の大きさを有する負のエラーラッチ電圧）を検出し、第４のエラースライサは、電圧レベルＥＬＮ（低い電圧の大きさを有する負のエラーラッチ電圧）を検出する。したがって、４つのクロック位相を使用する受信機回路は、合計１６個のスライサ（例えば、１２個のデータスライサ及び４個のエラースライサ）を有する。

【0004】

スライサ（例えば、データスライサ及びエラースライサ）の各々は、対応する閾値基準電圧を受信する。更に、スライサに通信される前に、オフセット補償が閾値基準電圧の各々に適用されて、スライサ内の不整合を補償する。したがって、閾値基準電圧を共有する２つの異なるスライサの場合、各スライサに提供される閾値基準電圧は、各スライサにおける不整合を補償するように独立して調整される。１６個のスライサを含む受信機回路では、１６個の閾値基準電圧が生成され、補償され、受信機回路の回路面積及び電力要件を増加させる。

【発明の概要】

【0005】

本明細書で開示される受信機回路は、１つ以上のスライサを有するスライサ回路を含む。各スライサは、対応するスライサ内でオフセット補償を実行するコンデンサデジタル／アナログ変換器（capacitor digital-to-analog converter、ＣＤＡＣ）回路を含む。スライサは、閾値基準電圧に基づいて、入力信号から出力データ信号を生成する。スライサの閾値基準電圧は、電圧デジタル／アナログ変換器（digital-to-analog converter、ＤＡＣ）回路によって生成される。更に、スライサ回路が複数のスライサを含む例では、オフセット補償が各スライサ内で生じているときに、１つ以上の閾値基準電圧値が２つ以上のスライサ間で共有され得る。したがって、対応する受信機回路の電力及び回路面積のオーバーヘッドは、オフセット補償のためのＣＤＡＣ回路及び／又は基準電圧レベルを生成するための電圧ＤＡＣ回路を採用しない受信機回路と比較して、低減される。

【0006】

一例では、通信システムのための受信機回路は、信号処理回路、電圧デジタル／アナログ変換器（ＤＡＣ）回路及びスライサ回路を含む。信号処理回路は、データ信号を受信し、処理されたデータ信号を生成するように構成されている。電圧ＤＡＣ回路は、第１の閾値基準電圧を生成するように構成されている。スライサ回路は、信号処理回路の出力に結合される。スライサ回路は、処理されたデータ信号及び第１の閾値基準電圧を受信するように構成されたキャプチャフリップフロップ（capture flip-flop、ＣａｐＦＦ）回路を含む。ＣａｐＦＦ回路は、第１のデータ信号を生成するように更に構成されている。第１のＣａｐＦＦ回路は、第１のＣａｐＦＦ回路の寄生容量を調整するように構成された第１のオフセット補償回路を含む。

【0007】

一例では、通信システムは、送信機回路及び受信機回路を含む。送信機回路は、データ信号を送信するように構成されている。受信回路は、チャネルを介して送信機回路に接続される。受信機回路は、信号処理回路、電圧デジタル／アナログ変換器（ＤＡＣ）回路及びスライサ回路を含む。信号処理回路は、データ信号を受信し、処理されたデータ信号を生成するように構成されている。電圧ＤＡＣ回路は、第１の閾値基準電圧を生成するように構成されている。スライサ回路は、信号処理回路の出力に結合される。スライサ回路は、第１のキャプチャフリップフロップ（ＣａｐＦＦ）回路を備える。第１のＣａｐＦＦ回路は、処理されたデータ信号及び第１の閾値基準電圧を受信し、第１のデータ信号を生成するように構成されている。第１のＣａｐＦＦ回路は、第１のＣａｐＦＦ回路の寄生容量を調整するように構成された第１のオフセット補償回路を備える。

【0008】

一例では、受信機回路を動作させるための方法は、データ信号を受信し、処理されたデータ信号をデータ信号から生成することと、電圧／アナログ変換器（ＤＡＣ）回路を介して、第１の閾値基準電圧を生成することと、を含む。本方法は、第１のＣａｐＦＦ回路において、処理されたデータ信号及び第１の閾値基準電圧を受信することと、第１のＣａｐＦＦ回路の第１のオフセット補償回路を介して、第１のＣａｐＦＦ回路の寄生容量を調整することと、を更に含む。更に、本方法は、処理されたデータ信号から出力信号を生成することを含む。

【0009】

これら及び他の態様は、以下の「発明を実施するための形態」を参照して理解され得る。

【図面の簡単な説明】

【0010】

上記の特徴が詳細に理解され得るように、上記で簡潔に要約されたより具体的な説明が、例示的な実装形態を参照することによって行われ得、それらの実装形態のうちのいくつかが添付の図面に例解される。しかしながら、添付の図面は、典型的な例示の実装形態のみを例解しており、したがって、その範囲を限定するものとみなされるべきではないことに留意されたい。

【図1】一例による、例示的な通信システムを描示するブロック図である。

【図2】一例による、例示的な受信機回路を描示するブロック図である。

【図3】一例による、受信機回路の例示的なアイダイアグラムである。

【図4】一例による、例示的な受信機回路のブロック図である。

【図5】一例による、例示的なスライサ回路の概略図である。

【図6】一例による、例示的な電圧デジタル／アナログ変換器の概略図である。

【図7】一例による、データ信号を処理するための方法のフローチャートである。

【0011】

理解を容易にするために、可能な場合には、図面に共通する同一の要素を示すために同一の参照番号が使用されている。一例の要素は、他の例に有益に組み込まれ得ることが企図される。

【発明を実施するための形態】

【0012】

送信機の受信機のための本明細書で開示される受信機回路は、入力信号の電圧レベルを検出するスライサ回路を含む。例示的なスライサ回路は、データスライサ回路及びエラースライサ回路を含む。データスライサ回路は、１つ以上のデータスライサを含み、エラースライサ回路は、１つ以上のエラースライサを含む。各スライサは、関連付けられた電圧を入力データ信号から検出する。スライサはまた、キャプチャフリップフロップ（ＣａｐＦＦ）回路と称されることもある。ＣａｐＦＦ回路は、閾値基準電圧に基づいて、入力信号の電圧レベルを検出する。閾値基準電圧は、ＣａｐＦＦ回路が対応する電圧レベルを検出することができるように選択される。更に、各ＣａｐＦＦ回路は、ＣａｐＦＦ回路内の不整合を補償するための対応するオフセット補償回路を有する。したがって、各ＣａｐＦＦ回路には、互いに独立して、オフセット補償が適用される。ＣａｐＦＦ回路内の不整合は、製造公差及び／又はプロセス公差による、ＣａｐＦＦ回路の回路要素及びルーティング要素の違いに起因する。一例では、各ＣａｐＦＦ回路に対するオフセット補償回路は、コンデンサデジタル／アナログ変換器（ＣＤＡＣ）である。各ＣａｐＦＦ回路に対するオフセット補償は各ＣａｐＦＦ回路内で生じるので、ＣａｐＦＦ回路に加えられた閾値基準電圧は、ＣａｐＦＦ回路内の不整合を補償するように調整されない。したがって、各ＣａｐＦＦ回路に対する閾値基準電圧は、電圧デジタル／アナログ変換器（ＤＡＣ）回路によって提供され得る。それぞれのオフセット補償回路を用いて各ＣａｐＦＦ回路に対するオフセット補償を実行することと、電圧ＤＡＣ回路を用いて閾値基準電圧を生成することと、により、他の受信機回路設計と比較して、対応する受信機回路の電力要件及び回路面積のオーバーヘッドを低減する。

【0013】

一例では、受信機回路は、データスライサ回路及びエラースライサ回路を含む。データスライサ回路は、１つ以上のデータスライサを含み、エラースライサ回路は、１つ以上のエラースライサを含む。例えば、受信機回路は、パルス振幅変調４レベル（ＰＡＭ４）受信機である。ＰＡＭ４受信機では、データスライサ回路は、４レベル振幅変調と関連付けられた４つのデータレベル（例えば、００、０１、１０及び１１）を検出するために、クロック位相ごとに３つのデータスライサを含む。データスライサの各々は、ＤＨ（高データラッチ電圧）閾値、ＤＺ（中データラッチ電圧）閾値、及びＤＬ（低データラッチ電圧）閾値のそれぞれ１つに対応する。したがって、４つのクロック位相に対して、受信機回路は１２個のデータスライサを含む。更に、受信機回路は、各クロック位相に対するエラースライサを含む。例えば、４つのクロック位相に対して、受信機回路は、電圧レベルＥＨＰ（高い電圧の大きさを有する正のエラーラッチ電圧）を検出する第１のエラースライサと、電圧レベルＥＬＰ（低い電圧の大きさを有する正のエラーラッチ電圧）を検出する第２のエラースライサと、電圧レベルＥＨＮ（高い電圧の大きさを有する負のエラーラッチ電圧）を検出する第３のエラースライサと、電圧レベルＥＬＮ（低い電圧の大きさを有する負のエラーラッチ電圧）を検出する第４のエラースライサと、を含む。したがって、４つのクロック位相に対して、受信機回路は４つのエラースライサを含む。合計で、４つのクロック位相を使用する受信機回路は、合計１６個のスライサ（例えば、１２個のデータスライサ及び４個のエラースライサ）を有する。ＰＡＭ４が上記で説明されているが、他の例では、受信機回路はＰＡＭ－Ｎ受信機であってもよく、ここで、Ｎは、２以上である。

【0014】

別の例では、受信機回路は、バイナリ非ゼロ復帰（non-return-to zero、ＮＲＺ）受信機である。ＰＡＭ４受信機と同様に、ＮＲＺ受信機は、対応する閾値電圧を有する１つ以上のスライサ（例えば、データスライサ及び／又はエラースライサ）を含む。

【0015】

各データ及びエラースライサは、各スライサ内で局所的補償を実行する対応するオフセット補償回路を有するＣａｐＦＦ回路である。更に、電圧ＤＡＣ回路は、各スライサに閾値基準電圧を提供する。したがって、それぞれのオフセット補償回路を用いて各スライサに対する局所的オフセット補償を実行せず、電圧ＤＡＣ回路を用いて閾値基準電圧を生成しない受信機（例えば、とりわけ、ＰＡＭ－Ｎ受信機又はＮＲＺ受信機）と比較して、上述のような受信機回路の電力及び回路面積のオーバーヘッドが低減される。例えば、上述の受信機回路は、電力及び回路面積の低減回路要素（例えば、ＣＤＡＣ回路及び電圧ＤＡＣ回路）を使用する代わりに、オフセット補償及び閾値基準電圧生成用の他の受信機回路の設計で使用される、ＤＡＣ－ＦＡＲＭ回路及び電流／電圧（current to voltage、Ｉ２Ｖ）回路を省略する。

【0016】

様々な特徴が、図面を参照して以下に記載される。図面は縮尺どおりに描かれている場合もあるか、描かれていない場合もあり、同様の構造又は機能の要素は図面全体を通して同様の参照番号によって表されていることに留意されたい。図面は、特徴の説明を容易にすることのみを意図していることに留意されたい。それらは、特許請求された発明の網羅的な説明として又は特許請求された発明の範囲を限定するものとして意図されていない。加えて、例解された例は、示された全ての態様又は利点を有する必要はない。特定の例に関連して記載される態様又は利点は、必ずしもその例に限定されず、そのように例解されていなくても、又はそのように明示的に記載されていなくても、任意の他の例において実施され得る。

【0017】

図１は、１つ以上の例による、通信システム１００のブロック図を例解する。通信システム１００は、シリアライザ／デルシリアライザ（serializer/derserializer、ＳｅｒＤｅｓ）１１０及びＳｅｒＤｅｓ１２０を含む。ＳｅｒＤｅｓ１１０は、チャネル１３０を介してＳｅｒＤｅｓ１２０に通信可能に結合される。チャネル１３０は、１つ以上のトレース（ルーティング）を含んでもよい。例えば、チャネル１３０は、２つのトレースを含んでもよく、差動通信チャネルであってもよい。ＳｅｒＤｅｓ１１０及びＳｅｒＤｅｓ１２０は、１つ以上の特定用途向けＩＣ（application specific IC、ＡＳＩＣ）又は１つ以上のプログラマブルＩＣ（例えば、フィールドプログラマブルゲートアレイ（field programmable gate array、ＦＰＧＡ））など、１つ以上の集積回路（integrated circuit、ＩＣ）の一部であってもよい。

【0018】

ＳｅｒＤｅｓ１１０は、パラレルインシリアルアウト（parallel-in-serial-out、ＰＩＳＯ）回路１１２及び送信機回路１１４を含む。様々な例では、ＳｅｒＤｅｓ１１０は、追加の回路要素を含む。例えば、ＳｅｒＤｅｓ１１０は、受信機回路及び対応する回路要素を含むことができる。更に、ＳｅｒＤｅｓ１１０は、信号処理回路（例えば、とりわけエンコーダ回路又はデコーダ回路）を含むことができる。ＰＩＳＯ回路１１２は、チャネル１３０を介した送信機回路１１４による送信のために、パラレル入力データをシリアル出力データに変換する。

【0019】

ＳｅｒＤｅｓ１２０は、受信機回路１２２及びシリアルインパラレルアウト（serial-in-parallel-out、ＳＩＰＯ）回路１２４を含む。ＳｅｒＤｅｓ１２０は、図１に例解されていない追加の回路要素を含むことができる。例えば、ＳｅｒＤｅｓ１２０は、送信機回路及び／又は信号処理回路（例えば、とりわけエンコーダ回路又はデコーダ回路）を含むことができる。受信機回路１２２は、チャネル１３０を介して送信機回路１１４から信号を受信する。更に、受信機回路１２２は、受信された信号を処理し、出力信号をＳＩＰＯ回路１２４に出力する。出力信号はシリアルデータ信号である。ＳＩＰＯ回路１２４は、受信機回路１２２から受信されたシリアルデータ信号をパラレル出力データに変換する。

【0020】

通信システム１００は、ＳｅｒＤｅｓ１１０及びＳｅｒＤｅｓ１２０を含むものとして例解されているが、他の例では、送信機回路１１４及び／又は受信機回路１２２は、スタンドアロン回路要素であってもよい。更に、送信機回路１１４及び受信機回路１２２は、１つ以上のＡＳＩＣ又は１つ若しくはプログラマブルＩＣなど、１つ以上のＩＣの一部であってもよい。

【0021】

図２は、１つ以上の例による、受信機回路１２２の概略ブロック図を例解する。一例では、受信機回路１２２は、マルチレベル受信機である。例えば、受信機回路１２２は、パルス振幅変調４レベル（ＰＡＭ４）受信機であってもよく、４つのレベルを有するデータ信号を受信して処理する。更に、１つ以上の例では、受信機回路１２２は、４つのレベルより少ない又は多いデータ信号を受信して処理する。他の例では、受信機回路１２２は、２つのレベルを有するデータ信号を受信して処理するＮＲＺ受信機である。

【0022】

図２の例では、受信機回路１２２は、入力パッド２１２、レベルシフタ回路２１４、連続時間線形等化器（continuous time linear equalizer、ＣＴＬＥ）回路２１６、データスライサ回路２１８、エラースライサ回路２２０、デシリアライザ回路２２２、２２４、クロック及びデータ復元（clock and data-recovery、ＣＤＲ）適応回路２２６、クロック生成器回路２２８及び電圧ＤＡＣ回路２２９を含む。

【0023】

送信機回路（例えば、送信機回路１１４）から送信された信号は、チャネル１３０を介して、入力パッド２１２において受信される。レベルシフタ回路２１４は、入力パッド２１２に接続され、受信された信号の電圧レベルをＣＴＬＥ回路２１６の動作パラメータ内になるように調整する。ＣＴＬＥ回路２１６は、レベルシフタ回路２１４に接続される。ＣＴＬＥ回路２１６は、チャネル１３０の低域通過特性を補償するために高域通過フィルタ又は帯域通過フィルタとして動作する。レベルシフタ回路２１４及びＣＴＬＥ回路２１６は、信号処理回路２１３の少なくとも一部を形成する。

【0024】

ＣＴＬＥ回路２１６は、等化アナログ信号をデータスライサ回路２１８及びエラースライサ回路２２０に出力する。データスライサ回路２１８の各データスライサは、対応する閾値電圧と関連付けられた等化アナログ信号内の電圧レベルを検出する。更に、エラースライサ回路２２０の各データスライサは、対応する閾値基準と関連付けられた等化アナログ信号内の電圧レベルを検出する。ＰＡＭ４受信機では、データスライサ回路２１８は、閾値基準ＤＨ、ＤＺ及びＤＬと関連付けられた等化アナログ信号内の１つ以上のデータレベルを検出する。閾値基準ＤＨ、ＤＺ及びＤＬは各々、それぞれのデータ閾値電圧と関連付けられる。図３のアイダイアグラム３００を参照すると、閾値基準ＤＨはデータ閾値電圧ＤＨ３０６に対応し、閾値基準ＤＺはデータ閾値電圧ＤＺ３０４に対応し、閾値基準ＤＬはデータ閾値電圧ＤＬ３０２に対応する。データ閾値電圧ＤＬ３０２の電圧レベルは、データ閾値電圧ＤＺ３０４の電圧レベルよりも低く、データ閾値電圧ＤＺ３０４の電圧レベルは、データ閾値電圧ＤＨ３０６の電圧レベルよりも低い。ＮＲＺ受信機（又は、４つより少ない電圧レベルを検出する受信機）では、第１のデータスライサが、第１のデータ閾値電圧と関連付けられ、第２のデータスライサが、第２のデータ閾値電圧と関連付けられる。第２のデータ閾値電圧は、第１のデータ閾値電圧よりも低い電圧レベルを有する。したがって、第１のデータスライサは、第２のデータスライサによって検出されたデータレベルより高い電圧レベルを有するデータレベル（例えば、電圧レベル）を検出する。

【0025】

図３は、ＰＡＭ－４シグナリング方式の例示的なアイダイアグラムを例解する。ＰＡＭ－４などの４レベルシグナリング方式では、信号導体（例えば、チャネル１３０）上の電圧（例えば、送信されるデータ信号）は、増加する電圧の４つの値のうちの１つをとる。例えば、電圧は、第１の値であるエラー電圧値ＥＬＮ３０８、第２の値であるエラー電圧値ＥＨＮ３１０、第３の値であるエラー電圧値ＥＬＰ３１２、又は第４の値であるエラー電圧値ＥＨＰ３１４をとり得る。図３に例解されるように、エラー電圧値ＥＬＮ３０８はエラー電圧値ＥＨＮ３１０よりも低く、エラー電圧値ＥＨＮ３１０はエラー電圧値ＥＬＰ３１２よりも低く、エラー電圧値ＥＬＰ３１２はエラー電圧値ＥＨＰ３１４よりも低い。一例では、エラー電圧値ＥＨＰ３１４及びエラー電圧値ＥＨＮ３１０の大きさは同様である（例えば、製造公差内、回路関連の公差内、及び／又は互いの信号処理の公差内、又は互いに約５パーセント～約１０パーセント内）。更に、エラー電圧値ＥＬＰ３１２及びエラー電圧値ＥＬＮ３０８の大きさは同様である（例えば、製造公差内、回路関連の公差内、及び／又は互いの信号処理の公差内、又は互いに約５～約１０パーセント内）。更に、一例では、エラー電圧値ＥＨＰ３１４及びエラー電圧値ＥＬＰ３１２は正の電圧であり、エラー電圧値ＥＨＮ３１０及びエラー電圧値ＥＬＮ３０８は負の電圧である。エラー電圧値ＥＨＰ３１４及びエラー電圧値ＥＬＰ３１２は、データ閾値電圧ＤＺ３０４を基準にして正の値を有し得、エラー電圧値ＥＨＮ３１０及びエラー電圧値ＥＬＮ３０８は、データ閾値電圧ＤＺ３０４を基準にして負の値を有し得る。

【0026】

データ閾値電圧ＤＬ３０２は、エラー電圧値ＥＬＮ３０８とエラー電圧値ＥＨＮ３１０との間にある。データ閾値電圧ＤＺ３０４は、エラー電圧値ＥＨＮ３１０とエラー電圧値ＥＬＰ３１２との間にある。データ閾値電圧ＤＨ３０６は、エラー電圧値ＥＬＰ３１２とエラー電圧値ＥＨＰ３１４との間にある。

【0027】

図２を更に参照すると、データスライサ回路２１８は、データスライサ２１９_１～２１９_Ｎを含む。Ｎは、２以上である。一例では、データスライサ２１９_１～２１９_Ｎの各々は、閾値基準ＤＨ、ＤＺ、及びＤＬのうちのそれぞれ１つを検出する。データスライサ回路２１８は、クロック生成器回路２２８からクロック信号２３４を受信する。クロック信号２３４の各位相について、第１のデータスライサ回路は、閾値基準ＤＨと関連付けられ、等化アナログ信号をサンプリングすることによって第１のデータ信号を出力し、第２のデータスライサ回路は、閾値基準ＤＺと関連付けられ、等化アナログ信号をサンプリングすることによって第２のデータ信号を出力し、第３のデータスライサ回路は、閾値基準ＤＬと関連付けられ、等化アナログ信号をサンプリングすることによって第３のデータ信号を出力する。第１のデータ信号、第２のデータ信号及び第３のデータ信号の各々は、１つ以上のデータビットに対応し得る。

【0028】

データスライサ２１９_１～２１９_Ｎの各々は、クロック信号２３４の対応する位相を受信する。例えば、クロック信号２３４の第１の位相は、データスライサのうちの第１の３つに提供され、クロック信号２３４の第２の位相は、データスライサのうちの第２の３つに提供され、クロック信号２３４の第３の位相は、データスライサのうちの第３の３つに提供され、クロック信号２３４の第４の位相は、データスライサのうちの第４の３つに提供される。一例では、第１の位相は０度であり、第２の位相は９０度であり、第３の位相は１８０度であり、第４の位相は２７０度である。

【0029】

データスライサ回路２１８によって生成されたデータ信号は、デシリアライザ回路２２２に出力される。デシリアライザ回路２２２は、シリアルデータ信号をパラレル信号に変換し、パラレル信号を通信システム（例えば、通信システム１００）内の他の回路要素に提供する。

【0030】

各データスライサ２１９は、対応するオフセット補償回路２２３を含む。補償回路２２３の各々は、制御信号２３２に基づいて、対応するデータスライサ２１９内の不整合を補償する。

【0031】

エラースライサ回路２２０は、ＣＴＬＥ回路２１６から等化アナログ信号を受信する。エラースライサ回路２２０は、等化アナログ信号をサンプリングすることによって、エラー出力信号を生成する。例えば、エラースライサ回路２２０は、等化アナログ信号をサンプリングし、対応するエラー出力信号を出力することによって、エラー電圧値ＥＨＰ、ＥＬＰ、ＥＨＮ、及びＥＬＮを表すエラー出力信号を生成する。

【0032】

エラースライサ回路２２０は、エラースライサ２２１_１～２２１_Ｎを含む。Ｎは、２以上である。一例では、エラースライサ回路２２０は、各エラー電圧値に対するエラースライサを含む。例えば、エラースライサ回路２２０は、エラー電圧値ＥＨＰに対する第１のエラースライサと、エラー電圧値ＥＬＰ、ＥＨＮ及びＥＬＮに対する第２のエラースライサと、エラー電圧値ＥＨＮに対する第３のエラースライサと、エラー電圧値ＥＬＮに対する第４のエラースライサと、を含む。

【0033】

一例では、エラースライサ回路２２１の第１のエラースライサ（例えば、エラースライサ２２０_１）は、等化アナログ信号をサンプリングすることによってＥＨＰのエラー電圧レベルを検出し、エラースライサ回路２２１の第２のエラースライサ（例えば、エラースライサ２２０_２）は、等化アナログ信号をサンプリングすることによってＥＬＰの電圧レベルを検出し、エラースライサ回路２２１の第３のエラースライサ（例えば、エラースライサ２２０_３）は、等化アナログ信号をサンプリングすることによってエラー電圧レベルＥＨＮを検出し、第４のエラースライサ回路２２０（例えば、エラースライサ２２１_Ｎ）は、等化アナログ信号をサンプリングすることによってエラー電圧レベルＥＬＮを検出する。各エラースライサは、検出された電圧レベルに基づいて、それぞれのエラー信号を出力する。

【0034】

エラースライサ回路２２０によって生成されたエラー信号は、デシリアライザ回路２２４に出力される。デシリアライザ回路２２４は、エラー信号をシリアルデータ信号からパラレル信号に変換する。

【0035】

各エラースライサ２２１は、対応するオフセット補償回路２２５を含む。補償回路２２５の各々は、制御信号２３２に基づいて、対応するエラースライサ２２１内の不整合を補償する。

【0036】

データスライサ回路２１８及びエラースライサ回路２２０は、ＰＡＭ４受信機に関して説明されるが、他の例では、データスライサ回路２１８及びエラースライサ回路２２０は、他の種類の受信機に含まれる。例えば、データスライサ回路２１８及びエラースライサ回路２２０は、ＮＲＺ受信機又はＰＡＭ－Ｎ受信機内で使用されてもよく、ここで、Ｎは、４未満である。そのような受信機では、データスライサ回路２１８は、１つ又はデータスライサ２１９を含む。各データスライサ２１９は、それぞれの閾値基準を検出し、それぞれのデータ信号をデシリアライザ回路２２２に出力する。更に、そのような例では、エラースライサ回路１１９は、１つ以上のエラースライサ２２１を含む。各エラースライサ２２１は、それぞれの閾値基準を検出し、それぞれのエラー信号をデシリアライザ回路２２４に出力する。

【0037】

ＣＤＲ適応回路２２６は、デシリアライザ回路２２２及びデシリアライザ回路２２４の出力信号を受信する。ＣＤＲ適応回路２２６は、デシリアライザ回路２２２及びデシリアライザ回路２２４によって提供される出力信号からクロック制御信号２３６を生成する。クロック制御信号２３６は、クロック信号２３４を生成するためにクロック生成器回路２２８に出力される。

【0038】

更に、ＣＤＲ適応回路２２６は、制御信号２３２及び制御信号２３３を生成する。制御信号２３２は、各スライサ２１９、２２１のオフセット補償回路２２３及び２２５に出力され、各スライサのオフセット補償回路を制御する。制御信号２３３は、電圧ＤＡＣ回路２２９に出力され、電圧ＤＡＣ回路２２９を制御して、各データスライサ及びエラースライサに対する閾値基準電圧２３５を生成する。

【0039】

電圧ＤＡＣ回路２２９は、制御信号２３３に基づいて、１つ以上の閾値基準電圧２３５を生成する。例えば、電圧ＤＡＣ回路２２９は、データスライサ２１９及びエラースライサ２２１に対する閾値基準電圧２３５を生成する。

【0040】

図４は、１つ以上の例による受信機回路４００の一部分を例解する。受信機回路４００は、ＮＲＺ受信機又はＰＡＭ－Ｎ受信機内で使用されてもよく、ここで、Ｎは、２以上である。受信機回路４００は、ＣＴＬＥ回路４１０、スライサ回路４２０及び電圧ＤＡＣ回路４３０を含む。ＣＴＬＥ回路４１０は、図２のＣＴＬＥ回路２１６のものと同様に構成されている。例えば、ＣＴＬＥ回路４１０は、入力信号を受信し、図２のＣＴＬＥ回路２１６に関して上述したように、入力信号から等化アナログ信号４１２を出力する。等化アナログ信号４１２は、差動信号である。

【0041】

電圧ＤＡＣ回路４３０は、制御信号４３２を受信し、閾値基準電圧４３４を生成する。電圧ＤＡＣ回路４３０は、図２の電圧ＤＡＣ回路２２９と同様に構成されている。制御信号４３２は、適応回路（例えば、図２のＣＤＲ適応回路２２６）から受信され得る。制御信号４３２は、閾値基準電圧４３４を選択して出力するように電圧ＤＡＣ回路４３０に指示する。

【0042】

スライサ回路４２０は、ＣＴＬＥ回路４１０から等化アナログ信号４１２を受信し、電圧ＤＡＣ回路４３０から閾値基準電圧４３４を受信する。スライサ回路４２０は、ＣａｐＦＦ回路４２２を含む。ＣａｐＦＦ回路４２２はまた、スライサ又はサンプリング回路と称されることもある。ＣａｐＦＦ回路４２２は、オフセット補償回路４２４を含む。オフセット補償回路４２４は、ＣａｐＦＦ回路４２２内の不整合を補償する。不整合は、回路要素内の製造公差及びＣａｐＦＦ回路４２２内のルーティングに起因し得る。オフセット補償回路４２４は、制御信号４２６を受信し、制御信号４２６に基づいて、ＣａｐＦＦ回路４２２に適用される補償を調整する。制御信号４２６は、適応回路（例えば、図２のＣＤＲ適応回路２２６）によって提供され得る。一例では、オフセット補償回路４２４の容量値は、制御信号４２６に基づいて調整され、ＣａｐＦＦ回路４２２に適用される補償量を変化させる。

【0043】

ＣａｐＦＦ回路４２２は、入力信号、閾値基準電圧４３４及び制御信号４２６に基づいて、データ信号４２８を生成する。一例では、データスライサ回路２１８のデータスライサ２１９及びエラースライサ回路２２０のエラースライサ２２１の各々は、ＣａｐＦＦ回路４２２と同様に構成されている。そのような例では、データスライサ２１９及びエラースライサ２２１の各々は、等化アナログ信号４１２、それぞれの閾値基準電圧４３４及びそれぞれの制御信号４２６を受信する。更に、データ信号４２８は、デシリアライザ回路（例えば、デシリアライザ回路２２２又は２２４）に出力される。

【0044】

図５は、１つ以上の例による、ＣａｐＦＦ回路４２２及びオフセット補償回路４２４を含むスライサ回路４２０の回路レベルの例を例解する。ＣａｐＦＦ回路４２２は、閾値基準電圧４３４を受信するように構成された複数のトランジスタを含む。一例では、閾値基準電圧４３４は、それぞれ、トランジスタＭ３及びＭ４のゲートにおいて受信される信号ｕｔｖ＿ｐ及びｕｔｖ＿ｎである。閾値基準電圧４３４は、ＣａｐＦＦ回路４２２の基準電圧レベルを設定する。更に、ＣａｐＦＦ回路４２２のトランジスタＭ１及びＭ２は、等化アナログ信号４１２（例えば、入力信号）を受信する。等化アナログ信号４１２は、トランジスタＭ１及びＭ２のゲートで受信される差動信号である。等化アナログ信号４１２は、信号ｉｎ＿ｐ及びｉｎ＿ｎを含む。信号ｉｎ＿ｐは、正の極性を有し、信号ｉｎ＿ｎは、負の極性を有する。信号ｉｎ＿ｐは、トランジスタＭ１のゲートで受信され、信号ｉｎ＿ｎは、トランジスタＭ２のゲートで受信される。ＣａｐＦＦ回路４２２は、基準電圧レベルと、オフセット補償回路４２４のオフセット値と、等化アナログ信号４１２と、に基づいて、データ信号を出力する。

【0045】

データ信号４２８は、対応する閾値電圧と関連付けられる。例えば、ＰＡＭ４受信機では、データ信号４２８は、閾値基準ＤＨ、閾値基準ＤＺ、閾値基準ＤＬ、エラー電圧レベルＥＨＰ、エラー電圧レベルＥＬＨ、エラー電圧レベルＥＬＰ又はエラー電圧レベルＥＬＮのうちの１つと関連付けられる。

【0046】

オフセット補償回路４２４は、ＣａｐＦＦ回路４２２のルーティング及び回路要素の不整合を補償するように構成されている。不整合は、製造公差又は他のプロセス公差に起因し得る。オフセット補償回路４２４によって適用される補償量は、制御信号４３６に基づく。

【0047】

オフセット補償回路４２４は、ＣＤＡＣ４２４ａ及びＣＤＡＣ４２４ｂを含む。ＣＤＡＣ４２４ａは、ＣａｐＦＦ回路４２２の正の電圧側に補償を適用し、ＣＤＡＣ４２４ｂは、ＣａｐＦＦ回路４２２の負の電圧側に補償を適用する。一例では、ＣＤＡＣ４２４ａ及び４２４ｂは、ＣａｐＦＦ回路４２２の不整合を補償するために、ＣａｐＦＦ回路４２２の寄生容量を調整する。ＣＤＡＣ４２４ａ及び４２４ｂによって生成された寄生容量は同じであり得、又はＣＤＡＣ４２４ａ及び４２４ｂの一方が他方より多くの寄生容量を生成し得る。

【0048】

ＣＤＡＣ４２４ａ及びＣＤＡＣ４２４ｂの各々は、２つ以上のコンデンサを含む。一例では、ＣＤＡＣ４２４ａ及び４２４ｂは、５つのコンデンサを含む。他の例では、ＣＤＡＣ４２４ａ及び４２４ｂは、５つより多い又は少ないコンデンサを含むことができる。コンデンサは、ＰＭＯＳコンデンサであり得る。他の例では、ＰＭＯＳコンデンサ以外のコンデンサが使用され得る。ＣＤＡＣ４２４ａ及び／又はＣＤＡＣ４２４ｂのコンデンサは、約１０ｆＦの容量値を有する。他の例では、ＣＤＡＣ４２４ａ及び／又はＣＤＡＣ４２４ｂのコンデンサは、約１０ｆＦより大きい、又は約１０ｆＦより小さい容量値を有する。１つ以上の例では、ＣＤＡＣ４２４ａ及び４２４ｂ内のコンデンサの各々は、同じ容量値を有し得る。別の例では、ＣＤＡＣ４２４ａ又は４２４ｂ内の１つ以上のコンデンサは、ＣＤＡＣ４２４ａ又は４２４ｂ内のコンデンサのうちの別の１つとは異なる容量値を有する。

【0049】

制御信号４２６は、ＣＤＡＣ４２４ａ及び４２４ｂの各々の容量値を制御する。例えば、ＣＤＡＣ４２４ａのコンデンサは、制御信号４２６に基づいて、ＣＤＡＣ４２４ａの出力ノードに結合されるか、又はＣＤＡＣ４２４ａの出力ノードから分離される。ＣＤＡＣ４２４ａのコンデンサを選択的に結合及び分離することにより、ＣＤＡＣ４２４ａの容量値と、ＣａｐＦＦ回路４２２の正側（すなわち、正部分）に導入される寄生容量と、を制御する。ＣＤＡＣ４２４ｂのコンデンサは、制御信号４２６に基づいて、ＣＤＡＣ４２４ｂの出力ノードに結合されるか、又はＣＤＡＣ４２４ｂの出力ノードから分離される。ＣＤＡＣ４２４ｂのコンデンサを選択的に結合及び分離することにより、ＣＤＡＣ４２４ｂの容量値と、ＣａｐＦＦ回路４２２の負側（負部分）に導入される寄生容量と、を制御する。

【0050】

一例では、制御信号４２６は、制御信号４２６が、ＣＤＡＣ４２４ａ及び４２４ｂの容量値を同じ量だけ変更するように、ＣＤＡＣ４２４ａ及びＣＤＡＣ４２４ｂを共通に制御する。そのような例では、同じ制御信号４２６がＣＤＡＣ４２４ａ及び４２４ｂに印加される。別の実施形態では、制御信号４２６は、ＣＤＡＣ４２４ｂから独立してＣＤＡＣ４２４ａを制御する。そのような実施形態では、ＣＤＡＣ４２４ａの容量値は、ＣＤＡＣ４２４ｂの容量値から独立して変更することができる。そのような例では、ＣａｐＦＦ回路４２２の一方の側（例えば、正側又は負側）で他方の側よりも多くのオフセット補償が生じ得、ＣａｐＦＦ回路４２２内のランダム不整合を補償する。一例では、ＣａｐＦＦ回路４２２内の不整合は、約－３０ｍＶ～約３０ｍＶの範囲内にある。他の例では、ＣａｐＦＦ回路４２２内の不整合は、約－３０ｍＶより小さいか、又は約３０ｍＶより大きい。

【0051】

ＣＤＡＣ４２４ａ及び４２４ｂの容量値が変化すると、ＣａｐＦＦ回路４２２の１つ以上の側（例えば、正側及び負側）に存在する寄生容量が変化する。例えば、ＣＤＡＣ４２４ａ又は４２４ｂの容量値を増加させることにより、ＣａｐＦＦ回路４２２の対応する側に存在する寄生容量を増加させる。ＣＤＡＣ４２４ａ又は４２４ｂの容量値を減少させることにより、ＣａｐＦＦ回路４２２の対応する側に存在する寄生容量を減少させる。

【0052】

ＣＤＡＣ４２４ａ及び４２４ｂの容量値は、ＣａｐＦＦ回路４２２内のオフセット電圧に基づいて、決定される。一例では、適応回路（例えば、ＣＤＲ適応回路２２６）は、ＣＤＡＣ４２４ａ及び４２４ｂの容量値を示す制御信号４２６を生成する。オフセット電圧は、ＣａｐＦＦ回路４２２内のノードＸ及びノードＹにおける負荷差分に基づいて、決定される。ノードＸは、トランジスタＭ１のドレインにあり、ノードＹは、トランジスタＭ２のドレインにある。一例では、オフセット電圧は、ΔＣ＝Ｃ_Ｘ－Ｃ_Ｙに基づいて、決定される。Ｃ_Ｘ及びＣ_Ｙは、ノードＸ及びノードＹにおける容量負荷である。負荷差分は、ＣａｐＦＦ回路４２２のトリップ点を変化させ得る。トリップ点は、データ信号４１６の値を値０から値１へ、又は値１から値０へ切り替える点である。トリップ点のシフトは、次式に基づいて決定される。

【0053】

【数1】

【0054】

Ｃ_Ｎは、ＣａｐＦＦ回路４２２の総負荷容量であり、Ｉ_ｄは、ＣａｐＦＦ回路４２２の総電流であり、ｇ_ｍ１は、ＣａｐＦＦ回路４２２の総トランスコンダクタンスであり、Ｖ_ｏｄ１は、ＣａｐＦＦ回路４２２のオーバードライブである。

【0055】

図６は、１つ以上の例による電圧ＤＡＣ回路４３０の例示的な実装形態を例解する。電圧ＤＡＣ回路４３０は、ＣａｐＦＦ回路４２２に対する閾値基準電圧４３４を生成する。一例では、電圧ＤＡＣ回路４３０は、対応する受信機回路のＣａｐＦＦ回路（スライサ）に対する閾値基準電圧４３４を生成する。一例では、電圧ＤＡＣ回路４３０は、差動電圧として、対応する受信機回路内の各データスライサ及びエラースライサに対する閾値基準電圧４３４を生成する。例えば、ＰＡＭ４受信機に関して、電圧ＤＡＣ回路４３０は、閾値基準電圧ＤＨと関連付けられたデータ信号を生成するように構成されたデータエラースライサのための差動電圧ｄｈ＿ｎ及びｄｈ＿ｐと、閾値基準電圧ＤＬと関連付けられたデータ信号を生成するように構成されたデータスライサのための差動電圧ｄｌ＿ｎ及びｄｌ＿ｐと、を生成する。更に、電圧ＤＡＣ回路４３０は、エラー電圧値ＥＨＰと関連付けられたエラー信号を生成するように構成されたエラースライサのための差動電圧ｅｈｐ＿ｎ及びｅｈｐ＿ｐと、エラー電圧値ＥＬＰと関連付けられたエラー信号を生成するように構成されたエラースライサのための差動電圧ｅｌｐ＿ｎ及びｅｌｐ＿ｐと、エラー電圧値ＥＨＮと関連付けられたエラー信号を生成するように構成されたエラースライサのための差動電圧ｅｈｎ＿ｎ及びｅｈｎ＿ｐと、エラー電圧値ＥＬＮと関連付けられたエラー信号を生成するように構成されたエラースライサのための差動電圧ｅｌｎ＿ｎ及びｅｌｎ＿ｐと、を生成する。

【0056】

差動電圧ｄｈ＿ｎ及びｄｈ＿ｐは、閾値電圧基準Ｖｄｈに対応し、差動電圧ｄｌ＿ｎ及びｄｌ＿ｐは、閾値電圧基準Ｖｄｌに対応し、差動電圧ｅｈｐ＿ｎ及びｅｈｐ＿ｐは、閾値電圧基準Ｖｅｈｐに対応し、差動電圧ｅｌｐ＿ｎ及びｅｌｐ＿ｐは、閾値電圧基準Ｖｅｌｐに対応し、差動電圧ｅｈｎ＿ｎ，及びｅｈｎ＿ｐは、閾値電圧基準Ｖｅｈｎに対応し、差動電圧ｅｌｎ＿ｎ及びｅｌｎ＿ｐは、閾値電圧基準Ｖｅｌｎに対応する。更に、閾値基準電圧４３４が、閾値電圧基準Ｖｄｈを通信するために使用されると、閾値基準電圧４３４は、差動電圧ｄｈ＿ｎ及びｄｈ＿ｐを通信する。閾値電圧基準Ｖｄｚは、０ボルトの差を有する共通電圧に対応する。閾値基準電圧Ｖｄｈ、Ｖｄｌ、Ｖｅｈｐ、Ｖｅｈｎ、Ｖｅｌｐ及びＶｅｌｎは、差動電圧としての閾値電圧基準４３４として通信される。

【0057】

電圧ＤＡＣ回路４３０は、分圧器６１２及びマルチプレクサ回路６３０を含む。分圧器６１２は、抵抗器ストリング６２０、トランジスタ６２１及び６２２を含む。分圧器６１２は、開ループ分圧器である。トランジスタ６２１は、分圧器６１２の電力状態を制御するためのスイッチとして機能し、トランジスタ６２２は、分圧器６１２の中点（例えば、分圧器の中間電圧）が共通電圧Ｖ_ｃｍであるように、トランジスタ６２１と整合する。

【0058】

抵抗器ストリング６２０は、複数の抵抗器を含む。一例では、抵抗器ストリングは、２５８個の個別抵抗器を含む。他の例では、抵抗器ストリング６２０は、２５８個より多い又は少ない個別抵抗器を含む。抵抗器Ｒ１～Ｒ２５６は、抵抗器ストリング６２０の内部領域を形成する。抵抗器Ｒ１～Ｒ２５６は、同じ抵抗値を有する。例えば、抵抗器Ｒ１～Ｒ２５６の各々は、約７オームの抵抗値を有する。他の例では、抵抗器Ｒ１～Ｒ２５６の抵抗は、７オームよりも小さい又は大きい抵抗値を有する。一例では、抵抗器Ｒ１～Ｒ２５６は、同一の寄生金属抵抗器である。

【0059】

抵抗器Ｒ０及びＲ２５７は、分圧器６１２を通る電流を制限する。分圧器６１２を通る電流を制限することにより、抵抗器Ｒ１～Ｒ２５６の各々の分解能を増加させる。抵抗Ｒ０及びＲ２５７は、抵抗Ｒ１～Ｒ２５６のものよりも大きい抵抗値を有する。一例では、抵抗器Ｒ０及びＲ２５７の抵抗値は同じである。別の例では、抵抗器Ｒ０及びＲ２５７のうちの１つは、別の抵抗器よりも大きい抵抗値を有する。抵抗器Ｒ０及びＲ２５７は、約２キロオームの抵抗値を有する。別の例では、抵抗器Ｒ０及びＲ２５７のうちの少なくとも１つは、約２キロオームより大きいか又は小さい抵抗値を有する。抵抗器Ｒ０及びＲ２５７は、分圧器６１２を通る直流（direct current、ＤＣ）電流を制限するために、面積に基づいて高いシート抵抗を有するＨｉＲ抵抗器であり得る。例えば、ＤＣ電流は、約１８０μＡであってもよい。他の例では、ＤＣ電流は、１８０μＡより大きくても小さくてもよい。

【0060】

電圧は、抵抗器Ｒ０～Ｒ２５７の隣接する抵抗器同士の間のタップ点で生成される。抵抗器ストリング６２０の抵抗器は、正の電圧ｄｖｐ＜１＞～ｄｖｐ＜１２７＞、共通電圧Ｖｃｍ及び負の電圧ｄｖｎ＜１＞～ｄｖｎ＜１２７＞を生成する。抵抗器ストリング６２０は、１２８個の電圧を生成するが、他の例では、抵抗器ストリング６２０は、１２８個より多い又は少ない電圧を生成してもよい。生成される電圧の数は、抵抗器ストリング６２０内の抵抗器の数と、抵抗器間の選択されたタップ点と、に対応する。抵抗器ストリング６２０内の抵抗器の数及び／又はタップ点の数を増加又は減少させることにより、生成される電圧の数が増加又は減少され得る。

【0061】

電圧の極性は、共通電圧Ｖｃｍを基準とする。一例では、電圧ｄｖｐ＜１＞及びｄｖｎ＜１＞の大きさは、電圧ｄｖｐ＜１２７＞及びｄｖｎ＜１２７＞の大きさよりも小さい。電圧の大きさは、電圧ｖｃｍと電圧ｄｖｐ＜１２７＞との間、及び電圧Ｖｃｍと電圧ｄｎｖ＜１２７＞との間で徐々に増加する。

【0062】

一例では、抵抗器ストリング６２０の各抵抗器にかかる電圧は同じである。別の例では、抵抗器ストリングの抵抗器のうちの１つ以上にわたる電圧は、別の抵抗器のものとは異なる。抵抗器ストリング６２０の内部領域の抵抗器Ｒ１～Ｒ２５６の各々にかかる電圧は、約１．２ｍＶである。別の言い方をすれば、抵抗器ストリング６２０の内部領域の抵抗器Ｒ１～Ｒ２５６の各々は、２．４ｍＶの段差を生成する。一例では、分圧器６１２は１２８個の段（例えば、７ビット）を有し、出力電圧内に約＋／－３００ｍＶの範囲を提供する。他の例では、抵抗器Ｒ１～Ｒ２５６の各々にかかる電圧は、１．２ｍＶより大きくても小さくてもよく、抵抗器の抵抗値に基づく。更に、段の数は、１２８個より大きくても小さくてもよく（例えば、７ビットより大きいか又は小さい）、抵抗器ストリング６２０内の抵抗器の数及び使用されるタップ点の数に基づく。更に、電圧範囲は、＋／－３００ｍＶより大きくても小さくてもよい。抵抗器Ｒ０とＲ１との間の電圧降下は、約３６０ｍＶであり、抵抗器Ｒ２５６とＲ２５７との間の電圧降下は、約３６０ｍＶである。他の例では、抵抗器Ｒ０とＲ１との間の電圧降下は、約３６０ｍＶより大きくても小さくてもよく、抵抗器Ｒ２５６とＲ２５７との間の電圧降下は、３６０ｍＶより小さくても大きくてもよい。

【0063】

抵抗器ストリング６２０によって生成される各電圧は、コードと関連付けられる。コードは、制御信号４３２に基づいて抵抗器ストリング６２０によって生成される電圧を選択するために、マルチプレクサ回路６３０によって使用され得る。

【0064】

抵抗器ストリング６２０は、マルチプレクサ回路６３０に接続される。マルチプレクサ回路６３０は、閾値基準電圧４３４の第１の差動電圧及び第２の差動電圧として出力されるように、抵抗器ストリング６２０によって生成された電圧から電圧対を選択する。マルチプレクサ回路６３０は、制御信号４３２に基づいて、電圧対を選択する。マルチプレクサ回路６３０は、２つ以上のマルチプレクサ６３２を含む。一例では、マルチプレクサ回路６３０は、各閾値基準電圧に対するマルチプレクサ６３２を含む。一例では、ＰＡＭ４受信機の場合、差動電圧ｄｈ＿ｎ及びｄｈ＿ｐ、ｄｌ＿ｎ及びｄｌ＿ｐ、ｅｈｐ＿ｎ及びｅｈｐ＿ｐ、ｅｌｐ＿ｎ及びｅｌｐ＿ｐ、ｅｈｎ＿ｎ及びｅｈｎ＿ｐ並びにｅｌｎ＿ｎ及びｅｌｎ＿ｐを生成するために、マルチプレクサ回路６３０は、６つのマルチプレクサ６３２を含む。別の例では、ＮＲＺ受信機の場合、マルチプレクサ回路６３０は、対応するデータ及びエラー基準電圧を生成するために、２つ以上のマルチプレクサ６３２を含む。マルチプレクサ６３２は、各対の第１のマルチプレクサが、抵抗器ストリング６２０からの正の電圧を選択し、各対の第２のマルチプレクサが、抵抗器ストリング６２０からの負の電圧を選択するように、対にグループ化され得る。

【0065】

各マルチプレクサ６３２は、１２８対１マルチプレクサである。他の例では、マルチプレクサ６３２は、１２８対１マルチプレクサよりも大きくても小さくてもよい。更に、マルチプレクサ６３２の比は、分圧器６１２によって生成された電圧に基づく。例えば、分圧器６１２が１２８個より多い電圧を生成する場合、マルチプレクサ６３２の比は１２８対１より大きく、分圧器６１２が１２８個より少ない電圧を生成する場合、マルチプレクサ６３２の比は１２８対１より小さい。

【0066】

マルチプレクサ６３２は、制御信号４３２に基づいて、閾値基準電圧４３４を構成する電圧対を選択する。制御信号４３２は、抵抗器ストリング６２０によって生成されたどの電圧を選択して出力するかに関する指示を、マルチプレクサ６３２の各々に提供する。制御信号４３２は、選択対象である、抵抗器ストリング６２０によって出力された各電圧を示すコードを含む。

【0067】

制御信号４３２は、デコーダ回路６３４によって受信され、復号される。一例では、マルチプレクサ６３２は、各閾値基準電圧に対して２つのマルチプレクサ６３２が割り当てられるように、対にグループ化される。対のうちの第１のマルチプレクサ６３２は、正の電圧を選択し、対のうちの第２のマルチプレクサは、負の電圧を選択する。マルチプレクサ６３２の各対は、デコーダ回路６３４を共有する。デコーダ回路６３４は、バイナリデコーダ又は別の種類のデコーダであってもよい。デコーダ回路６３４内のビット数は、分圧器６１２によって生成される電圧の数に対応する。一例では、デコーダ回路６３４のサイズは、７ビットである。別の例では、デコーダ回路６３４のサイズは、７ビットより大きいか又は小さい。デコーダ回路６３４は、制御信号４３２を受信し、正の電圧に対応する第１のコードと、負の電圧に対応する第２のコードと、を生成する。第１のコードは、第１のマルチプレクサ対の第１のマルチプレクサに出力され、第２のコードは、第１のマルチプレクサ対の第２のマルチプレクサに出力される。第１のマルチプレクサ及び第２のマルチプレクサの各々は、第１のコード及び第２のコードに基づいて、抵抗器ストリング６２０から電圧を選択する。

【0068】

一例では、マルチプレクサの各対の各マルチプレクサ６３２は、正の電圧又は負の電圧に対応するコードを受信し、抵抗器ストリング６２０によって生成されたどの電圧を選択するかを、各マルチプレクサ６３２に指示する。一例では、デコーダ回路６３４は、制御信号４３２を復号し、コード０を出力する。コード０は、０差動に対応し、１対のマルチプレクサの各マルチプレクサ６３２に、共通電圧Ｖ_ｃｍを選択するように指示する。別の例では、デコーダ回路６３４は、制御信号４３２からコード１２７を生成する。コード１２７は、第１の対のマルチプレクサの第１のマルチプレクサ６３２に出力され、電圧ｄｖｐ＜１２７＞を選択し、第１の対のマルチプレクサの第２のマルチプレクサ６３２は、電圧ｄｖｎ＜１２７＞を選択する。

【0069】

一例では、マルチプレクサ６３２の各対は、非オーバラップ期間中にデコーダ回路６３４によって復号されたコードに基づいて、抵抗器ストリング６２０から対応する電圧を選択する。他の例では、マルチプレクサ６３２の対のうちの２つ以上が、少なくとも部分的にオーバラップする期間中にデコーダ回路６３４によって復号されたコードに基づいて、抵抗器ストリング６２０からの電圧を選択する。

【0070】

図４～図６は、オフセット補償が、各ＣａｐＦＦ回路（例えば、ＣａｐＦＦ回路４２２）内のオフセット補償回路（例えば、オフセット補償回路４２４）によって実行され、閾値基準電圧が、電圧ＤＡＣ回路（例えば、電圧ＤＡＣ回路４３０）によって生成される、例示的な受信機回路４００を説明する。オフセット補償回路は、各ＣａｐＦＦ回路と関連付けられ、オフセット補償は、各ＣａｐＦＦ回路内で他の各ＣａｐＦＦ回路から独立して実行される。したがって、オフセット補償は、ＣａｐＦＦ回路に提供される前の各閾値基準電圧に対して実行されない。したがって、閾値電圧基準は、２つ以上のスライサ（例えば、異なるクロック位相と関連付けられたデータスライサ）によって共有され得る。受信機の複数のデータスライサ及びエラースライサでは、同じ閾値電圧基準を２つ以上のデータスライサに提供することにより、各データ及び／又はエラースライサに対する閾値電圧を独立して生成することと比較して、生成される閾値電圧基準の数を低減する。したがって、そのような受信機の回路は、他の受信機と比較して簡略化され得、例えば、ＤＡＣ－ＦＡＲＭ及びＩ２Ｖ回路が省略され得、対応する受信機回路の回路面積及び電力要件を低減する。

【0071】

図７は、１つ以上の例による、受信機回路を動作させるための方法７００のフローチャートを例解する。受信機回路は、ＮＲＺ受信機又はＰＡＭ－Ｎ受信機の一部であってもよく、ここで、Ｎは、２以上である。ブロック７１０では、オフセット補償が、ＣａｐＦＦ回路（例えば、スライサ）に適用される。一例では、オフセット補償回路４２４は、ＣａｐＦＦ回路４２２に補償を適用する。オフセット補償回路４２４は、制御信号４２６を受信し、ＣＤＡＣ４２４ａ及び／又は４２４ｂの容量を調整して、ＣａｐＦＦ回路４２２の対応する寄生容量を調整し、ＣａｐＦＦ回路４２２内の不整合を補償する。一例では、適応回路（例えば、図２のＣＤＲ適応回路２２６）は、受信機回路４００の電源投入時又はリセット時に、制御信号４２６を生成する。適応回路は、ＣａｐＦＦ回路４２２の出力が値を（例えば、０から１に、又は１から０に）変更するまで、あるいは、ＣａｐＦＦ回路４２２の出力が時間の約５０パーセントで０の値であり、時間の約５０パーセントで１の値であるまで、オフセット補償回路４２４によって適用される補償を調整するために、制御信号を送り続ける。ＣａｐＦＦ回路以外のものを含む受信機回路では、各ＣａｐＦＦ回路に対する補償回路は、非オーバラップ期間中に独立して調整される。他の実施形態では、２つ以上のそれぞれのＣａｐＦＦ回路に対する２つ以上の補償回路は、少なくとも部分的にオーバラップする期間中に調整され得る。

【0072】

ブロック７２０では、ＣａｐＦＦ回路に対する閾値基準電圧が生成される。例えば、電圧ＤＡＣ回路４３０は、制御信号４３２に基づいて、ＣａｐＦＦ回路４２２に対する閾値基準電圧を生成する。一例では、デコーダ回路６３４は、制御信号４３２から１つ以上のコードを生成する。１つ以上のコードは、第１のマルチプレクサ６３２及び第２のマルチプレクサ６３２に出力される。一例では、コードは、図２のデシリアライザ回路２２２及び／又は図２のデシリアライザ回路２２４の出力に基づいて、図２のＣＤＲ適応回路２２６によって生成される。

【0073】

第１のマルチプレクサ６３２は、１つ以上のコードに基づいて、分圧器６１２の抵抗器ストリング６２０から第１の電圧を選択し、第１の閾値基準電圧に対する第１の差動電圧を出力する。第２のマルチプレクサ６３２は、１つ以上のコードに基づいて、分圧器６１２の抵抗器ストリング６２０から第２の電圧を選択し、第１の閾値基準電圧に対する第２の差動電圧を出力する。第１の差動電圧及び第２の差動電圧は、閾値基準電圧としてＣａｐＦＦ回路４２２に出力される。一例では、第１の差動電圧及び第２の差動電圧は、２つ以上のＣａｐＦＦ回路に出力される。例えば、第１の差動電圧及び第２の差動電圧は、各異なるクロック位相と関連付けられたＣａｐＦＦ回路に出力される。

【0074】

適応回路（例えば、ＣＤＲ適応回路２２６）は、制御信号４３２を生成する。適応回路は、生成対象の各閾値基準電圧に対して異なる制御信号を生成し得る。適応回路は、各スライサ（例えば、ＣａｐＦＦ回路）のオフセット補償の完了に基づいて、制御信号４３２を生成する。一例では、制御信号４３２は、対応する受信機回路の動作中に生成される。一例では、図２を参照すると、ＣＤＲ適応回路２２６は、デシリアライザ回路２２２及び／又はデシリアライザ回路２２４の出力に基づいて、制御信号４３２を生成する。

【0075】

上記では、ＣａｐＦＦ回路（又はスライサ）は、対応するオフセット補償回路を含む。オフセット補償回路は、対応するＣａｐＦＦ回路内の不整合を緩和する。ＣａｐＦＦ回路内にオフセット補償回路を含むことにより、各ＣａｐＦＦ回路の独立した調整と、各ＣａｐＦＦ回路に対する閾値基準電圧を生成するための電圧ＤＡＣ回路の使用と、を可能にする。したがって、他の受信機回路設計と比較して、上述のような受信機回路は、電力要件及び回路面積要件を低減している。

【0076】

以下の非限定的な例において、上で開示した技術を具現化し得る。

【0077】

実施例１．通信システムのための受信機回路であって、受信機回路が、データ信号を受信し、処理されたデータ信号を生成するように構成された信号処理回路と、第１の閾値基準電圧を生成するように構成された電圧デジタル／アナログ変換器（ＤＡＣ）回路と、信号処理回路の出力に結合されたスライサ回路と、を備え、スライサ回路が、
処理されたデータ信号及び第１の閾値基準電圧を受信し、第１のデータ信号を生成するように構成された第１のキャプチャフリップフロップ（ＣａｐＦＦ）回路であって、第１のＣａｐＦＦ回路の寄生容量を調整するように構成された第１のオフセット補償回路を備える、第１のＣａｐＦＦ回路を備える、受信機回路。

【0078】

実施例２．電圧ＤＡＣ回路が、複数の電圧を生成するように構成された分圧器回路と、分圧器回路に結合され、複数の電圧に基づいて、第１の閾値基準電圧を出力するように構成されたマルチプレクサ回路と、を備える、実施例１に記載の受信機回路。

【0079】

実施例３．マルチプレクサ回路が、複数の電圧のうちの第１の電圧を選択し、第１の閾値基準電圧の第１の差動電圧として第１の電圧を出力するように構成された第１のマルチプレクサと、複数の電圧のうちの第２の電圧を選択し、第１の閾値基準電圧の第２の差動電圧として第２の電圧を出力するように構成された第２のマルチプレクサと、を備える、実施例２に記載の受信機回路。

【0080】

実施例４．第１のオフセット補償回路が、第１のＣａｐＦＦ回路の第１のノードに接続され、第１のノードに第１の寄生容量を印加するように構成された第１のコンデンサＤＡＣ（ＣＤＡＣ）と、第１のＣａｐＦＦ回路の第２のノードに接続され、第２のノードに第２の寄生容量を印加するように構成された第２のＣＤＡＣと、を備える、実施例１に記載の受信機回路。

【0081】

実施例５．第１のＣＤＡＣが、第１の制御信号に基づいて、第１の寄生容量を増加させるように更に構成されており、第２のＣＤＡＣが、第２の制御信号に基づいて、第１の寄生容量を増加させるように更に構成されている、実施例４に記載の受信機回路。

【0082】

実施例６．第１の寄生容量が、第２の寄生容量と異なる、実施例４に記載の受信機回路。

【0083】

実施例７．電圧ＤＡＣ回路が、第２の閾値基準電圧を生成するように更に構成されており、スライサ回路が、処理されたデータ信号及び第２の閾値基準電圧を受信するように構成された第２のＣａｐＦＦ回路を更に備え、第２のＣａｐＦＦ回路が、第２のＣａｐＦＦ回路の寄生容量を調整するように構成された第２のオフセット補償回路を備える、実施例１に記載の受信機回路。

【0084】

実施例８．スライサ回路が、処理されたデータ信号及び第１の閾値基準電圧を受信するように構成された第２のＣａｐＦＦ回路を更に備え、第２のＣａｐＦＦ回路が、第２のＣａｐＦＦ回路の寄生容量を調整するように構成された第２のオフセット補償回路を備える、実施例１に記載の受信機回路。

【0085】

実施例９．通信システムであって、データ信号を送信するように構成された送信機回路と、チャネルを介して送信機回路に接続された受信機回路と、を備え、受信機回路が、データ信号を受信し、処理されたデータ信号を生成するように構成された信号処理回路と、第１の閾値基準電圧を生成するように構成された電圧デジタル／アナログ変換器（ＤＡＣ）回路と、信号処理回路の出力に結合されたスライサ回路と、を備え、スライサ回路が、処理されたデータ信号及び第１の閾値基準電圧を受信し、第１のデータ信号を生成するように構成された第１のキャプチャフリップフロップ（ＣａｐＦＦ）回路であって、第１のＣａｐＦＦ回路の寄生容量を調整するように構成された第１のオフセット補償回路を備える、第１のＣａｐＦＦ回路を備える、通信システム。

【0086】

実施例１０．電圧ＤＡＣ回路が、複数の電圧を生成するように構成された分圧器回路と、分圧器回路に結合され、複数の電圧に基づいて、第１の閾値基準電圧を出力するように構成されたマルチプレクサ回路と、を備える、実施例９に記載の通信システム。

【0087】

実施例１１．マルチプレクサ回路が、複数の電圧のうちの第１の電圧を選択し、第１の閾値基準電圧の第１の差動電圧として第１の電圧を出力するように構成された第１のマルチプレクサと、複数の電圧のうちの第２の電圧を選択し、第１の閾値基準電圧の第２の差動電圧として第２の電圧を出力するように構成された第２のマルチプレクサと、を備える、実施例１０に記載の通信システム。

【0088】

実施例１２．第１のオフセット補償回路が、第１のＣａｐＦＦ回路の第１のノードに接続され、第１のノードに第１の寄生容量を印加するように構成された第１のコンデンサＤＡＣ（ＣＤＡＣ）と、第１のＣａｐＦＦ回路の第２のノードに接続され、第２のノードに第２の寄生容量を印加するように構成された第２のＣＤＡＣと、を備える、実施例９に記載の通信システム。

【0089】

実施例１３．電圧ＤＡＣ回路が、第２の閾値基準電圧を生成するように更に構成されており、スライサ回路が、処理されたデータ信号及び第２の閾値基準電圧を受信するように構成された第２のＣａｐＦＦ回路を更に備え、第２のＣａｐＦＦ回路が、第２のＣａｐＦＦ回路の寄生容量を調整するように構成された第２のオフセット補償回路を備える、実施例９に記載の通信システム。

【0090】

実施例１４．スライサ回路が、処理されたデータ信号及び第１の閾値基準電圧を受信するように構成された第２のＣａｐＦＦ回路を更に備え、第２のＣａｐＦＦ回路が、第２のＣａｐＦＦ回路の寄生容量を調整するように構成された第２のオフセット補償回路を備える、実施例９に記載の通信システム。

【0091】

実施例１５．受信機回路を動作させるための方法であって、方法が、データ信号を受信し、処理されたデータ信号をデータ信号から生成することと、電圧／アナログ変換器（ＤＡＣ）回路を介して、第１の閾値基準電圧を生成することと、第１のＣａｐＦＦ回路において、処理されたデータ信号及び第１の閾値基準電圧を受信することと、第１のＣａｐＦＦ回路の第１のオフセット補償回路を介して、第１のＣａｐＦＦ回路の寄生容量を調整することと、処理されたデータ信号から出力信号を生成することと、を含む、方法。

【0092】

実施例１６．分圧器を介して、複数の電圧を生成することと、マルチプレクサ回路を介して、複数の電圧に基づいて、第１の閾値基準電圧を出力することと、を更に含む、実施例１５に記載の方法。

【0093】

実施例１７．第１の閾値基準電圧を出力することが、マルチプレクサ回路の第１のマルチプレクサを介して、複数の電圧のうちの第１の電圧を選択し、第１の閾値基準電圧の第１の差動電圧として第１の電圧を出力することと、マルチプレクサ回路の第２のマルチプレクサを介して、複数の電圧のうちの第２の電圧を選択し、第１の閾値基準電圧の第２の差動電圧として第２の電圧を出力することと、を含む、実施例１６に記載の方法。

【0094】

実施例１８．第１のオフセット補償回路の第１のコンデンサ（ＣＤＡＣ）を介して、第１の寄生容量を第１のＣａｐＦＦ回路の第１のノードに印加することと、第１のオフセット補償回路の第２のＣＤＡＣを介して、第２の寄生容量を第１のＣａｐＦＦ回路の第２のノードに印加することと、を更に含む、実施例１５に記載の方法。

【0095】

実施例１９．電圧ＤＡＣ回路を介して、第２の閾値基準電圧を生成することと、第２のＣａｐＦＦ回路において、処理されたデータ信号及び第２の閾値基準電圧を受信することと、第２のＣａｐＦＦ回路の第２のオフセット補償回路を介して、第２のＣａｐＦＦ回路の寄生容量を調整することと、を更に含む、実施例１５に記載の方法。

【0096】

実施例２０．第２のＣａｐＦＦ回路において、処理されたデータ信号及び第１の閾値基準電圧を受信することと、第２のＣａｐＦＦ回路の第２のオフセット補償回路を介して、第２のＣａｐＦＦ回路の寄生容量を調整することと、を更に含む、実施例１５に記載の方法。

【0097】

上記は特定の例を対象とするが、他の例及び更なる例が、その基本的な範囲から逸脱することなく考案され得、その範囲は、以下の「特許請求の範囲」によって決定される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【国際調査報告】