特表 2024-529195 画素配置および画素配置を動作させるための方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-08-02

(54)【発明の名称】画素配置および画素配置を動作させるための方法

(51)【国際特許分類】

   H04N 25/771 20230101AFI20240726BHJP

【ＦＩ】

H04N25/771

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024508635

(86)(22)【出願日】2022-08-10

(85)【翻訳文提出日】2024-02-08

(86)【国際出願番号】 US2022040002

(87)【国際公開番号】W WO2023018836

(87)【国際公開日】2023-02-16

(31)【優先権主張番号】102021120779.7

(32)【優先日】2021-08-10

(33)【優先権主張国・地域又は機関】DE

(31)【優先権主張番号】63/263,861

(32)【優先日】2021-11-10

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】102022107660.1

(32)【優先日】2022-03-31

(33)【優先権主張国・地域又は機関】DE

(81)【指定国・地域】

(71)【出願人】

【識別番号】524053720

【氏名又は名称】エーエムエス・センサーズ・ユーエスエー・インコーポレイテッド

(71)【出願人】

【識別番号】523367130

【氏名又は名称】エーエムエス・センサーズ・ベルギー・ベーフェーベーアー

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】アディ・シャコニ

(72)【発明者】

【氏名】スコット・ジョンソン

(72)【発明者】

【氏名】デンヴァ―・ロイド

【テーマコード（参考）】

5C024

【Ｆターム（参考）】

5C024CX06

5C024CX43

5C024CX54

5C024GX03

5C024GX18

5C024GY31

(57)【要約】

画素配置（１０）が、フォトダイオード（２０）と、回路ノード（３５）と、フォトダイオード（２０）および回路ノード（３５）に結合された転送トランジスタ（３０）と、回路ノード（３５）に結合された増幅器（６０）と、増幅器（６０）および第１のコンデンサ（７０）に結合された第１のトランジスタ（９０）と、第１のトランジスタ（９０）および第２のコンデンサ（８０）に結合された第２のトランジスタ（１００）と、電源端子（１７）に結合されたリセットトランジスタ（５０）と、回路ノード（３５）およびリセットトランジスタ（５０）に結合された結合トランジスタ（１０５）と、リセットトランジスタ（５０）と結合トランジスタ（１０５）との間のノードに結合された第３のコンデンサ（８５）とを備える。
更には、画素配置を動作させるための方法が記載される。

【特許請求の範囲】

【請求項1】

－ フォトダイオード（２０）と、
－ 回路ノード（３５）と、
－ 前記フォトダイオード（２０）に、および前記回路ノード（３５）に結合された転送トランジスタ（３０）と、
－ 前記回路ノード（３５）に結合された入力（６２）を有する増幅器（６０）と、
－ 第１および第２のコンデンサ（７０、８０）と、
－ 前記増幅器（６０）の出力（６４）に、および前記第１のコンデンサ（７０）に結合された第１のトランジスタ（９０）と、
－ 前記第１のトランジスタ（９０）に、および前記第２のコンデンサ（８０）に結合された第２のトランジスタ（１００）と、
－ 電源端子（１７）と、
－ 前記電源端子（１７）に結合されたリセットトランジスタ（５０）と、
－ 前記回路ノード（３５）に、および前記リセットトランジスタ（５０）に結合された結合トランジスタ（１０５）と、
－ 前記リセットトランジスタ（５０）と前記結合トランジスタ（１０５）との間のノードに結合された第１の電極を有する第３のコンデンサ（８５）と
を備える、画素配置（１０）。

【請求項2】

前記転送トランジスタ（３０）および前記結合トランジスタ（１０５）が第１の蓄積フェーズ（ＳＰ１）の開始時に導通状態に設定され、
前記第１および前記第２のトランジスタ（９０、１００）または前記第１のトランジスタ（９０）が前記第１の蓄積フェーズ（ＳＰ１）の終了前に導通状態に設定される、
請求項１に記載の画素配置（１０）。

【請求項3】

前記転送トランジスタ（３０）が第２の蓄積フェーズ（ＳＰ２）の開始時に導通状態に設定され、
前記第１のトランジスタ（９０）が前記第２の蓄積フェーズ（ＳＰ２）の終了前に導通状態に設定される、
請求項１または２に記載の画素配置（１０）。

【請求項4】

前記第３のコンデンサ（８５）の第２の電極に結合されている基準電圧端子（１６）を更に備える、
請求項１から３のいずれか一項に記載の画素配置（１０）。

【請求項5】

－ 基準電位端子（１８）と、
－ 前記増幅器（６０）の前記出力（６４）に、および前記基準電位端子（１８）に結合されたバイアストランジスタ（６５）と
を更に備える、
請求項１から４のいずれか一項に記載の画素配置（１０）。

【請求項6】

前記第１のコンデンサ（７０）が、
－ 前記第１のトランジスタ（９０）と前記第２のトランジスタ（１００）との間のノードに結合された第１の電極と、
－ 更なる基準電位端子（１４）に結合された第２の電極とを備え、
前記第２のコンデンサ（８０）が、
－ 前記第２のトランジスタ（１００）に結合された第１の電極と、
－ 前記更なる基準電位端子（１４）に結合された第２の電極とを備える、
請求項１から５のいずれか一項に記載の画素配置（１０）。

【請求項7】

－ 更なるフォトダイオード（２０’）と、
－ 前記更なるフォトダイオード（２０’）に、および前記回路ノード（３５）に結合されている更なる転送トランジスタ（３０’）と
を更に備える、請求項１から６のいずれか一項に記載の画素配置（１０）。

【請求項8】

－ 前記第２のコンデンサ（８０）に結合された入力（１１２）を有する更なる増幅器（１１０）と、
－ 列ライン（１３０）と、
－ 前記列ライン（１３０）に、および前記更なる増幅器（１１０）の出力（１１４）に結合された選択トランジスタ（１２０）と
を更に備える、請求項１から７のいずれか一項に記載の画素配置（１０）。

【請求項9】

－ 前記第１のコンデンサ（７０）に結合された入力（１１２’）を有する追加増幅器（１１０’）と、
－ 前記列ライン（１３０）に、および前記追加増幅器（１１０’）の出力（１１４’）に結合された追加選択トランジスタ（１２０’）と
を更に備える、請求項８に記載の画素配置（１０）。

【請求項10】

請求項１から９のいずれか一項に記載の画素配置（１０）のアレイを備える、イメージセンサ（２００）。

【請求項11】

前記転送トランジスタ（３０）の制御端子に転送信号（ＴＸ）を、前記結合トランジスタ（１０５）の制御端子に結合信号（ＤＳ）を、前記リセットトランジスタ（５０）の制御端子にリセット信号（ＲＳＴ）を、前記第１のトランジスタ（９０）の制御端子に第１の制御信号（Ｓ１）を、および前記第２のトランジスタ（１００）の制御端子に第２の制御信号（Ｓ２）を提供するように構成された行ドライバ（２０４）を更に備える、
請求項１０に記載のイメージセンサ（２００）。

【請求項12】

前記行ドライバ（２０４）が、
－ 前記第１の蓄積フェーズ（ＳＰ１）の前記開始時に、前記転送信号（ＴＸ）によって前記転送トランジスタ（３０）を前記導通状態に設定するように、および前記結合信号（ＤＳ）によって前記結合トランジスタ（１０５）を前記導通状態に設定するように、ならびに
－ 前記第１の蓄積フェーズ（ＳＰ１）の前記終了前に、前記第１の制御信号（Ｓ１）によって前記第１のトランジスタ（９０）を前記導通状態に設定するように、および前記第２の制御信号（Ｓ２）によって前記第２のトランジスタ（１００）を前記導通状態に設定するように構成されている、
請求項１１に記載のイメージセンサ（２００）。

【請求項13】

前記行ドライバ（２０４）が、
－ 前記第２の蓄積フェーズ（ＳＰ２）の前記開始時に前記転送信号（ＴＸ）によって前記転送トランジスタ（３０）を導通状態に設定するように、および
－ 前記第２の蓄積フェーズ（ＳＰ２）の前記終了前に前記第１の制御信号（Ｓ１）によって前記第１のトランジスタ（９０）を前記導通状態に設定するように構成されている、
請求項１１または１２に記載のイメージセンサ。

【請求項14】

前記第１の蓄積フェーズ（ＳＰ１）における前記転送信号（ＴＸ）の第１のパルスが第１の電圧値（Ｖ１）を有し、前記第２の蓄積フェーズ（ＳＰ２）における前記転送信号（ＴＸ）の第２のパルスが第２の電圧値（Ｖ２）を有し、前記第１の電圧値（Ｖ１）が前記第２の電圧値（Ｖ２）と異なる、
請求項１１から１３のいずれか一項に記載のイメージセンサ。

【請求項15】

－ フォトダイオード（２０）によって電磁放射を電荷（Ｑ）へ変換するステップと、
－ 第１の蓄積フェーズ（ＳＰ１）の開始時に、前記フォトダイオード（２０）から回路ノード（３５）の容量（４０）に、および第３のコンデンサ（８５）に電荷を転送するために転送トランジスタ（３０）に転送信号（ＴＸ）の第１のパルスを、および結合トランジスタ（１０５）に結合信号（ＤＳ）のパルスを提供するステップと、
－ 前記回路ノード（３５）の前記容量（４０）における容量電圧（ＶＣ）の関数として第１および第２のコンデンサ（７０、８０）を充電するために前記第１の蓄積フェーズ（ＳＰ１）の終了前に、第１のトランジスタ（９０）に第１の制御信号（Ｓ１）のパルスを、および第２のトランジスタ（１００）に第２の制御信号（Ｓ２）のパルスを提供するステップ、または
前記回路ノード（３５）の前記容量（４０）における容量電圧（ＶＣ）の関数として前記第１のコンデンサ（７０）を充電するために前記第１の蓄積フェーズ（ＳＰ１）の前記終了前に前記第１のトランジスタ（９０）に前記第１の制御信号（Ｓ１）のパルスを提供するステップと
を含む、画素配置（１０）を動作させるための方法。

【請求項16】

－ 第２の蓄積フェーズ（ＳＰ２）の開始時に、前記フォトダイオード（２０）から前記回路ノード（３５）の前記容量（４０）に更なる電荷を転送するために前記転送トランジスタ（３０）に前記転送信号（ＴＸ）の第２のパルスを提供するステップと、
－ 前記回路ノード（３５）の前記容量（４０）における前記容量電圧（ＶＣ）の関数として前記第１のコンデンサ（７０）を充電するために前記第２の蓄積フェーズ（ＳＰ２）の終了前に、前記第１のトランジスタ（９０）に前記第１の制御信号（Ｓ１）のパルスを提供するステップ、または
前記回路ノード（３５）の前記容量（４０）における前記容量電圧（ＶＣ）の関数として前記第２のコンデンサ（８０）を充電するために前記第２の蓄積フェーズ（ＳＰ２）の前記終了前に、前記第２のトランジスタ（１００）に前記第２の制御信号（Ｓ２）のパルスを提供するステップと
を更に含む、請求項１５に記載の方法。

【請求項17】

前記転送信号（ＴＸ）の前記第１のパルスが第１の電圧値（Ｖ１）を有し、前記転送信号の前記第２のパルスが第２の電圧値（Ｖ２）を有し、前記第１の電圧値（Ｖ１）が前記第２の電圧値（Ｖ２）と異なる、
請求項１６に記載の方法。

【請求項18】

第１の読出フェーズ（ＲＯ１）において、前記第２のコンデンサ（８０）が列ライン（１３０）を介して読み出され、第２の読出フェーズ（ＲＯ２）において、前記第１のコンデンサ（７０）が前記列ライン（１３０）を介して読み出される、
請求項１６または１７に記載の方法。

【請求項19】

第３の読出フェーズにおいて、前記回路ノード（３５）の前記容量（４０）がリセットされ、リセットレベルが前記列ライン（１３０）を介して読み出される、
請求項１６から１８のいずれか一項に記載の方法。

【請求項20】

リセットフェーズ（Ｒ）において、前記フォトダイオード（２０）、前記回路ノード（３５）および前記第３のコンデンサ（８５）に電源電圧（ＶＤＤ）を提供するためにリセットトランジスタ（５０）にリセット信号（ＲＳＴ）のパルスを、前記結合トランジスタ（１０５）に前記結合信号（ＤＳ）のパルスをおよび前記転送トランジスタ（３０）に前記転送信号（ＴＸ）のパルスを提供するステップ
を更に含む、請求項１５から１９のいずれか一項に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

優先権の主張および相互参照
本出願は、２０２１年１１月１０日出願の米国仮出願第６３／２６３，８６１号および２０２１年８月１０日出願の独国特許出願第１０ ２０２１ １２０ ７７９．７号の、ならびに２０２２年３月３１日出願の独国特許出願第１０ ２０２２ １０７ ６６０．１号の利益を主張するものであり、それら出願が参照により本明細書に組み込まれる。

【0002】

画素配置、画素配置を持つイメージセンサおよび画素配置を動作させるための方法が提供される。

【背景技術】

【0003】

イメージセンサは、典型的には画素配置のアレイを含む。電磁放射の電気信号への変換のための高ダイナミックレンジが有益である。しかしながら、画素配置のサイズが小さく保たれなければならない。

【発明の概要】

【発明が解決しようとする課題】

【0004】

画素配置、画素配置を持つイメージセンサ、および信号変換の利得を低下させることができる画素配置を動作させるための方法を提供することが目的である。

【課題を解決するための手段】

【0005】

これらの目的は、独立請求項の主題によって達成される。更なる実施形態および発展が従属請求項に挙げられる。

【0006】

一実施形態において、画素配置が、フォトダイオードと、回路ノードと、フォトダイオードにおよび回路ノードに結合される転送トランジスタと、回路ノードに結合される入力を有する増幅器と、第１および第２のコンデンサと、増幅器の出力におよび第１のコンデンサに結合される第１のトランジスタと、第１のトランジスタにおよび第２のコンデンサに結合される第２のトランジスタと、電源端子と、電源端子に結合されるリセットトランジスタと、回路ノードにおよびリセットトランジスタに結合される結合トランジスタと、リセットトランジスタと結合トランジスタとの間のノードに結合される第１の電極を有する第３のコンデンサとを備える。

【0007】

画素配置の一実施形態において、転送トランジスタおよび結合トランジスタは、第１の蓄積フェーズの開始時に導通状態に設定される。第１および第２のトランジスタまたは第１のトランジスタは、第１の蓄積フェーズの終了前に導通状態に設定される。

【0008】

有利には、回路ノードは、容量特性を有する。回路ノードは、例えば拡散容量または浮遊拡散容量などの容量を有する。そのため、フォトダイオードによって提供される電荷を、第１の蓄積フェーズにおいて転送トランジスタおよび結合トランジスタを介して回路ノードの容量におよび第３のコンデンサに印加できる。そのため、フォトダイオードによって提供される電荷は、この電荷を回路ノードの容量によってだけでなく第３のコンデンサによっても蓄積することによって低感度で検出される。これは、回路ノードの容量における容量電圧を低下させる。この電圧は、増幅されて第１および第２のコンデンサに蓄積される。画素配置は、小面積で実現できる。

【0009】

画素配置の一実施形態において、第１および第２のトランジスタは、第１の蓄積フェーズの開始時に非導通状態に設定される。転送トランジスタおよび結合トランジスタは、第１の蓄積フェーズの終了時に非導通状態に設定される。

【0010】

画素配置の一実施形態において、転送トランジスタは、第２の蓄積フェーズの開始時に導通状態に設定される。第１のトランジスタは、第２の蓄積フェーズの終了前に導通状態に設定される。

【0011】

画素配置の一実施形態において、第１のトランジスタは、第２の蓄積フェーズの開始時に非導通状態に設定される。転送トランジスタは、第２の蓄積フェーズの終了時に非導通状態に設定される。第２のトランジスタおよび結合トランジスタは、第２の蓄積フェーズ中に絶えず非導通状態にある。

【0012】

有利には、回路ノードの容量における電荷は、第２の蓄積フェーズにおいては結合トランジスタを介して第３のコンデンサに提供されない。そのため、フォトダイオードによって提供される電荷は、この電荷を回路ノードの容量によってだけで蓄積し、第３のコンデンサによっては蓄積しないことによって高感度で検出できる。これは、容量における電圧振幅を高く保つ。この電圧は、増幅されて第１のコンデンサに蓄積される。

【0013】

一実施形態において、画素配置は、第３のコンデンサの第２の電極に結合される基準電圧端子を更に備える。基準電圧端子は、例えば電源端子、更なる電源端子、基準電位端子、更なる基準電位端子、接地端子または電圧源に接続または結合される。

【0014】

一実施形態において、画素配置は、基準電位端子と、増幅器の出力におよび基準電位端子に結合されるバイアストランジスタとを更に備える。バイアストランジスタは、第１のコンデンサまたは第２および第１の両コンデンサを放電させるように構成される。

【0015】

画素配置の一実施形態において、第１のコンデンサは、第１のトランジスタと第２のトランジスタとの間のノードに結合される第１の電極と、更なる基準電位端子に結合される第２の電極とを備える。第２のコンデンサは、第２のトランジスタに結合される第１の電極と、更なる基準電位端子に結合される第２の電極とを備える。第１のトランジスタは、増幅器の出力に第１のコンデンサを結合するように構成される。第２のトランジスタは、第２のコンデンサに第１のコンデンサを結合するように構成される。

【0016】

画素配置の一実施形態において、電源端子において電源電圧がタップされる。基準電位端子において基準電位がタップされる。更なる基準電位端子において更なる基準電位がタップされる。電源電圧は、基準電位におよび更なる基準電位端子に対して正である。

【0017】

一実施形態において、画素配置は、更なるフォトダイオードと、更なるフォトダイオードにおよび回路ノードに結合される更なる転送トランジスタとを更に備える。一例では、フォトダイオードに対しておよび更なるフォトダイオードに対して異なる露光時間を使用できる。

【0018】

画素配置の一実施形態において、増幅器は、増幅器の入力に結合される制御端子、更なる電源端子に結合される第１の端子および増幅器の出力に結合される第２の端子を有する増幅器トランジスタを含む。

【0019】

一実施形態において、画素配置は、第２のコンデンサに結合される入力を有する更なる増幅器を更に備える。画素配置は、列ラインと、列ラインにおよび更なる増幅器の出力に結合される選択トランジスタとを更に備える。有利には、第２のコンデンサは、更なる増幅器および選択トランジスタを介して列ラインに結合される。有利には、第２のコンデンサにおける出力電圧が増幅され、増幅された電圧は、選択トランジスタが導通状態に設定されると、列ラインに印加される。

【0020】

画素配置の一実施形態において、更なる増幅器は、更なる増幅器の入力に結合される制御端子、更なる電源端子に結合される第１の端子および更なる増幅器の出力に結合される第２の端子を有する更なる増幅器トランジスタを含む。

【0021】

一実施形態において、画素配置は、第１のコンデンサに結合される入力を有する追加増幅器と、列ラインにおよび追加増幅器の出力に結合される追加選択トランジスタとを更に備える。有利には、第１のコンデンサおよび第２のコンデンサは、列ラインに別々に結合できる。

【0022】

一実施形態において、イメージセンサが、画素配置のアレイ、例えば画素配置のｎ×ｍアレイを備える。

【0023】

一実施形態において、イメージセンサは、転送トランジスタの制御端子に転送信号を、結合トランジスタの制御端子に結合信号を、リセットトランジスタの制御端子にリセット信号を、第１のトランジスタの制御端子に第１の制御信号を、および第２のトランジスタの制御端子に第２の制御信号を提供するように構成される行ドライバを更に備える。

【0024】

イメージセンサの一実施形態において、行ドライバは、画素配置の各々に対する露光フェーズおよび蓄積フェーズを並列かつ同時に行うように構成される。そのため、露光フェーズはグローバル露光フェーズであり、蓄積フェーズはグローバル蓄積フェーズである。行ドライバは、１行の画素配置の各々に対する読出フェーズを並列かつ同時に行うように構成される。行ドライバは、異なる行の読出フェーズを次々と（行ごととも呼ばれる）行うように構成され、そのため、行は順次読み出される。代替的に、行ドライバは、ｎ行ごとの読出フェーズを並列かつ同時に行うように構成される（この場合、イメージセンサは、イメージセンサの各列に対して数ｎの並列の列ラインを含む）。そのため、一時点において、１行または２行以上（例えばｎ行ごと）が読み出されてよい。イメージセンサの１行またはｎ行ごとの画素配置１０の読出しが一時点において行われる。典型的には、イメージセンサのその他の行の画素配置１０の読出しは、他の時点において行われる。

【0025】

イメージセンサの一実施形態において、行ドライバは、第１の蓄積フェーズの開始時に、転送信号によって転送トランジスタを導通状態に設定するように、および結合信号によって結合トランジスタを導通状態に設定するように構成される。行ドライバは、第１の蓄積フェーズの終了前に、第１の制御信号によって第１のトランジスタを導通状態に設定するように、および第２の制御信号によって第２のトランジスタを導通状態に設定するように構成される。

【0026】

イメージセンサの一実施形態において、行ドライバは、第２の蓄積フェーズの開始時に転送信号によって転送トランジスタを導通状態に設定するように、および第２の蓄積フェーズの終了前に第１の制御信号によって第１のトランジスタを導通状態に設定するように構成される。

【0027】

一例では、第２の蓄積フェーズは、第１の蓄積フェーズの後に続く。

【0028】

イメージセンサの一実施形態において、第１の蓄積フェーズにおける転送信号の第１のパルスが第１の電圧値を有し、第２の蓄積フェーズにおける転送信号の第２のパルスが第２の電圧値を有し、第１の電圧値は第２の電圧値と異なる。

【0029】

一実施形態において、画素配置を動作させるための方法が、

【0030】

－ フォトダイオードによって電磁放射を電荷へ変換するステップと、

【0031】

－ 蓄積フェーズの第１の蓄積フェーズの開始時にフォトダイオードから回路ノードの容量におよび第３のコンデンサに電荷を転送するために転送トランジスタに転送信号の第１のパルスをおよび結合トランジスタに結合信号のパルスを提供するステップと、

【0032】

－ 回路ノードの容量における容量電圧の関数として第１および第２のコンデンサに充電するために第１の蓄積フェーズの終了前に第１のトランジスタに第１の制御信号のパルスをおよび第２のトランジスタに第２の制御信号のパルスを提供するステップであって、第２のコンデンサが第１のコンデンサに第２のトランジスタを介して結合され、かつ第１のコンデンサが回路ノードに第１のトランジスタを介して結合されている、ステップか、
回路ノードの容量における容量電圧の関数として第１のコンデンサに充電するために第１の蓄積フェーズの終了前に第１のトランジスタに第１の制御信号のパルスを提供するステップであって、第２のコンデンサが回路ノードに第２のトランジスタを介して結合され、第１のコンデンサが回路ノードに第１のトランジスタを介して結合されている、ステップかを含む。

【0033】

上記した画素配置およびイメージセンサは、画素配置を動作させる方法に特に適切である。画素配置およびイメージセンサと関連して記載される特徴を、したがって方法のために使用でき、その逆も同じである。

【0034】

一実施形態において、方法は、

【0035】

－ 第２の蓄積フェーズの開始時にフォトダイオードから回路ノードの容量に更なる電荷を転送するために転送トランジスタに転送信号の第２のパルスを提供するステップと、

【0036】

－ 回路ノードの容量における容量電圧の関数として第１のコンデンサに充電するために第２の蓄積フェーズの終了前に第１のトランジスタに第１の制御信号のパルスを提供するステップであって、第２のコンデンサが第１のコンデンサに第２のトランジスタを介して結合され、かつ第１のコンデンサが回路ノードに第１のトランジスタを介して結合されている、ステップか、
回路ノードの容量における容量電圧の関数として第２のコンデンサに充電するために第２の蓄積フェーズの終了前に第２のトランジスタに第２の制御信号のパルスを提供するステップであって、第２のコンデンサが回路ノードに第２のトランジスタを介して結合され、第１のコンデンサが回路ノードに第１のトランジスタを介して結合されている、ステップかを含む。

【0037】

方法の一実施形態において、回路ノードに容量がある。容量は、例えば拡散容量または浮遊拡散容量として実現される。容量は、例えばｐｎ接合として実装される。回路ノードは、拡散ノードまたは浮遊拡散ノードと命名されてよい。一例では、回路ノードに接続される別個のコンデンサはない。容量は、例えば少なくとも１つの寄生容量からのみ生じる。

【0038】

方法の一実施形態において、第１の蓄積フェーズにおける転送信号の第１のパルスは、第１の電圧値を有し、第２の蓄積フェーズにおける転送信号の第２のパルスは、第２の電圧値を有する。第１の電圧値は、第２の電圧値と異なる。転送トランジスタは、制御された経路を有する。制御された経路は、第２の電圧値における制御された経路と比べて第１の電圧値においてより低いコンダクタンス値を有する。制御された経路は、フォトダイオードと回路ノードの容量との間の電荷の流れに対するバリアである。第１のパルスは、第２のパルスより高いバリアに至る。転送信号は、転送トランジスタから生じるバリアのバリア変調を実現する。

【0039】

方法の一実施形態において、第２の蓄積フェーズは、第１の蓄積フェーズの後に続く。第１の読出フェーズが第２の蓄積フェーズの後に続く。第２の蓄積フェーズの終了と第１の読出フェーズの開始との間に時間ギャップがあってよい。第１の読出フェーズの開始の時点は柔軟である。第２の読出フェーズが第１の読出フェーズの後に続く。第１の読出フェーズにおいて、第１および第２のコンデンサの一方が列ラインを介して読み出され、第２の読出フェーズにおいて、第１および第２のコンデンサの他方が列ラインを介して読み出される。例えば、第１の読出フェーズにおいて低感度信号が読み出され、第２の読出フェーズにおいて高感度信号が読み出される。

【0040】

方法の一実施形態において、第３の読出フェーズにおいて、回路ノードの容量がリセットされ、リセット信号が列ラインを介して読み出される。

【0041】

方法の一実施形態において、高／低感度信号およびそれらのリセットレベル間の差に基づいて振幅が決定される。そこで、第１の振幅が高感度信号および低感度信号に依存する。第１の振幅は、例えば高感度信号引く低感度信号またはその逆によって決定される。第２の振幅が低感度信号およびリセット信号に依存する。第２の振幅は、例えば低感度信号引くリセット信号またはその逆によって決定される。重要であるのは高感度信号および低感度信号の絶対値ではなく、それぞれのリセットレベルに参照される信号である。出力信号が第１および第２の振幅に依存する。出力信号は、フォトダイオードの照度を表す。リセット信号は、照度の欠如を表す。リセット信号またはリセットレベルは、「暗」レベルである。例えば読出フェーズの第３の読出フェーズにおけるリセット信号の決定のために、リセットトランジスタおよび結合トランジスタを介して回路ノードの容量に電源電圧が印加される。

【0042】

一実施形態において、方法は、リセットフェーズにおいて、回路ノードの容量におよび第３のコンデンサに電源電圧を提供するためにリセットトランジスタにリセット信号のパルスをおよび結合トランジスタに結合信号のパルスを提供するステップを更に含む。一例では、フォトダイオードは、行ごとではなく、グローバル動作でリセットされる。そこで、画素読出動作中に転送信号のパルスは実行されない。

【0043】

一実施形態において、画素配置は、低面積の二重変換利得電圧領域グローバルシャッタ画素を実装する。

【0044】

画素配置は、応用としてイメージングのために構成される。

【0045】

一実施形態において、イメージセンサは、相補型金属酸化膜半導体イメージセンサ、略してＣＭＯＳ集積センサまたはＣＩＳとして実現される。イメージセンサは、拡張現実感（略してＡＲ）、仮想現実感（略してＶＲ）、産業および他のイメージセンサ応用に使用できる。

【0046】

一実施形態において、転送トランジスタ、結合トランジスタ、リセットトランジスタ、バイアストランジスタ、第１のトランジスタ、第２のトランジスタおよび選択トランジスタは、金属酸化膜半導体電界効果トランジスタ（略してＭＯＳＦＥＴ）として実現される。例えば、それらの各々は、ｎチャネルＭＯＳＦＥＴとして実現される。代替的に、それらの各々は、ｐチャネルＭＯＳＦＥＴとして実現される。

【発明の効果】

【0047】

有利には、画素配置は、二重変換利得（略してＤＣＧ）を活用することによって標準ダイナミックレンジ（略してＳＤＲ）を維持しつつ低光性能を改善する。画素配置は、第１および第２のコンデンサならびに更には第３のコンデンサによって実装される２つのサンプルホールドコンデンサを使用し、そのため画素配置の面積を削減する。画素配置は、二重変換を行う。画素配置は、削減された面積でダイナミックレンジを維持しつつ、より良好な低光性能を達成する。

【0048】

以下の例または実施形態の図の説明は、画素配置、イメージセンサおよび画素配置を動作させるための方法の態様を更に例示および説明し得る。同じ構造および同じ効果を持つ配置、装置および回路ブロックが、それぞれ、同等の参照符号と共に出現する。配置、装置および回路ブロックが異なる図においてそれらの機能の点で互いに相当する限り、その説明は、以下の図の各々について繰り返されない。

【図面の簡単な説明】

【0049】

【図1A】画素配置の例示的な実施形態を示す図である。

【図1B】画素配置の例示的な実施形態を示す図である。

【図1C】画素配置の例示的な実施形態を示す図である。

【図1D】画素配置の例示的な実施形態を示す図である。

【図1E】画素配置の例示的な実施形態を示す図である。

【図1F】画素配置の例示的な実施形態を示す図である。

【図2】画素配置を持つイメージセンサの例示的な一実施形態を示す図である。

【図3】画素配置の更なる例示的な一実施形態を示す図である。

【発明を実施するための形態】

【0050】

図１Ａは、画素配置１０の例示的な一実施形態を示す。画素配置１０は、フォトダイオード２０、回路ノード３５、ならびにフォトダイオード２０におよび回路ノード３５に結合される転送トランジスタ３０を備える。転送トランジスタ３０の制御された経路が回路ノード３５にフォトダイオード２０の第１の端子を接続する。転送トランジスタ３０は、転送ゲートと命名することもできる。画素配置１０は、回路ノード３５に結合される入力６２を有する増幅器６０を含む。回路ノードは、例えば浮遊拡散容量である容量４０を有する。回路ノード３５は、例えば容量４０の第１の端子に接続されるかまたはそれと等しい。

【0051】

画素配置１０は、第１のコンデンサ７０、第２のコンデンサ８０、第１のトランジスタ９０および第２のトランジスタ１００を含む。第１および第２のトランジスタ９０、１００は、第１および第２のスイッチと命名できる。第１のトランジスタ９０は、増幅器６０の出力６４におよび第１のコンデンサ７０に結合される。第１のトランジスタ９０の制御された経路が第１のコンデンサ７０の第１の電極に増幅器６０の出力６４を接続する。第２のトランジスタ１００は、第１のトランジスタ９０におよび第２のコンデンサ８０に結合される。第２のトランジスタ１００の制御された経路が第２のコンデンサ８０の第１の電極に第１のトランジスタ９０の端子を接続する。そのため、第２のトランジスタ１００の制御された経路は、第２のコンデンサ８０の第１の電極に第１のコンデンサ７０の第１の電極を接続する。

【0052】

その上、画素配置１０は、結合トランジスタ１０５、リセットトランジスタ５０および電源端子１７を備える。リセットトランジスタ５０は、結合トランジスタ１０５におよび電源端子１７に結合される。結合トランジスタ１０５は、回路ノード３５におよびリセットトランジスタ５０に結合される。そのため、結合トランジスタ１０５の第１の端子が回路ノード３５に接続される。結合トランジスタ１０５の第１の端子は、増幅器６０の入力６２に接続される。結合トランジスタ１０５の第１の端子は、転送トランジスタ３０に接続される。結合トランジスタ１０５の第２の端子が第３のコンデンサ８５の第１の電極に接続される。結合トランジスタ１０５の第２の端子は、リセットトランジスタ５０の第１の端子に接続される。リセットトランジスタ５０の第１の端子は、第３のコンデンサ８５の第１の電極に接続される。リセットトランジスタ５０の第２の端子が電源端子１７に接続される。第３のコンデンサ８５の第２の電極が基準電圧端子１６に接続される。基準電圧端子１６は、例えば電源端子１７、画素配置１０の更なる電源端子１５、画素配置１０の基準電位端子１８、画素配置１０の更なる基準電位端子１４、画素配置１０の接地電位端子１９または電圧源（図示せず）の出力に接続される。

【0053】

画素配置１０は、列ライン１３０および更なる増幅器１１０を更に含む。更なる増幅器１１０は、入力１１２および出力１１４を有する。更なる増幅器１１０の入力１１２は、第２のコンデンサ８０に結合される。そのため、更なる増幅器１１０の入力１１２は、第２のコンデンサ８０の第１の電極におよび第２のトランジスタ１００の第２の端子に接続される。更なる増幅器１１０の出力１１４は、列ライン１３０に結合される。

【0054】

画素配置１０は、列ライン１３０におよび更なる増幅器１１０の出力１１４に結合される選択トランジスタ１２０を備える。画素配置１０は、増幅器６０の出力６４におよび画素配置１０の基準電位端子１８に結合されるバイアストランジスタ６５を更に備える。

【0055】

第１のコンデンサ７０の第１の電極は、第１のトランジスタ９０と第２のトランジスタ１００との間のノードに結合される。第１のコンデンサ７０の第２の電極が更なる基準電位端子１４に結合される。第２のコンデンサ８０の第１の電極は、第２のトランジスタ１００と更なる増幅器１１０の入力１１２との間のノードに結合される。第２のコンデンサ８０の第２の電極が更なる基準電位端子１４に結合される。容量４０の第２の端子が接地端子１９に接続される。基準電位端子１８は、接地端子１９に接続されるかまたは接地端子１９に接続されない。更なる基準電位端子１４は、接地端子１９に接続されるかまたは接地端子１９に接続されない。更なる基準電位端子１４は、基準電位端子１８に接続されるかまたは基準電位端子１８に接続されない。

【0056】

増幅器６０は、増幅器６０の入力６２に結合される制御端子を有する増幅器トランジスタ６１を含む。増幅器トランジスタ６１の第１の端子が画素配置１０の更なる電源端子１５に結合される。増幅器トランジスタ６１の第２の端子が増幅器６０の出力６４に結合される。増幅器６０は、ソースフォロワとして実装される。

【0057】

回路ノード３５の容量４０は、例えば、増幅器トランジスタ６１の制御端子の容量、転送トランジスタ３０の端子のｐｎ接合の容量および結合トランジスタ１０５の第１の端子のｐｎ接合の容量を備える。そのため、回路ノード３５に接続されるトランジスタの寄生容量が回路ノード３５の容量４０に至ってよい。回路ノード３５の容量４０の値は、回路ノード３５に接続されるトランジスタの寄生容量の値の合計でよい。任意選択で、画素配置１０は、例えば回路ノード３５に接続されるコンデンサを含み、このコンデンサが容量４０に寄与してよい。

【0058】

例えば、第１のコンデンサ７０の容量および第２のコンデンサ８０の容量が等しい。第１のコンデンサ７０の容量は、例えば回路ノード３５の容量４０の値より高い。第２のコンデンサ８０の容量は、例えば回路ノード３５の容量４０の値より高い。第３のコンデンサ８５の容量が例えば回路ノード３５の容量４０の値より高い。第１および第２のコンデンサ７０、８０は、例えば金属－絶縁体－金属コンデンサとしてまたは金属－絶縁体－半導体コンデンサとして実現される。第３のコンデンサ８５は、例えば金属－絶縁体－金属コンデンサとしてまたは金属－絶縁体－半導体コンデンサとして実現される。

【0059】

更なる増幅器１１０は、更なる増幅器１１０の入力１１２に結合される制御端子を有する更なる増幅器トランジスタ１１１を含む。更なる増幅器トランジスタ１１１の第１の端子が更なる電源端子１５に結合される。更なる増幅器トランジスタ１１１の第２の端子が更なる増幅器１１０の出力１１４に結合される。更なる増幅器１１０は、ソースフォロワとして実装される。

【0060】

電源端子１７において電源電圧ＶＤＤがタップされる。更なる電源端子１５において更なる電源電圧ＶＤＤ１がタップされる。基準電位端子１８において基準電位ＶＳＳ＿ＰＣがタップされる。更なる基準電位端子１４において更なる基準電位ＶＳＳ１がタップされる。電源電圧ＶＤＤおよび更なる電源電圧ＶＤＤ１は、基準電位ＶＳＳ＿ＰＣに対して正である。電源電圧ＶＤＤおよび更なる電源電圧ＶＤＤ１は、異なる値を有する。基準電位ＶＳＳ＿ＰＣおよび更なる基準電位ＶＳＳ１は、異なる値を有する。接地端子１９において接地電位ＶＳＳがタップされる。接地電位ＶＳＳは、基準電位ＶＳＳ＿ＰＣに等しいかまたはそれと異なる。接地電位ＶＳＳは、更なる基準電位ＶＳＳ１に等しいかまたはそれと異なる。基準電圧ＶＲＥＦが基準電圧端子１６におよびそのため第３のコンデンサ８５の第２の電極に印加される。

【0061】

行ドライバ（図２に示される）が転送トランジスタ３０の制御端子、結合トランジスタ１０５の制御端子、リセットトランジスタ５０の制御端子、バイアストランジスタ６５の制御端子、第１のトランジスタ９０の制御端子、第２のトランジスタ１００の制御端子および選択トランジスタ１２０の制御端子に結合される。行ドライバは、転送トランジスタ３０に転送信号ＴＸを、結合トランジスタ１０５に結合信号ＤＳを、リセットトランジスタ５０にリセット信号ＲＳＴを、バイアストランジスタ６５にバイアストランジスタ信号ＰＣを、第１のトランジスタ９０に第１の制御信号Ｓ１を、第２のトランジスタ１００に第２の制御信号Ｓ２を、および選択トランジスタ１２０に選択信号ＳＥＬを提供する。バイアストランジスタ信号ＰＣがバイアストランジスタ６５を導通状態に設定する場合、バイアストランジスタ６５は、増幅器６０に対してバイアス電流を供給する。

【0062】

動作は、図１Ｂおよび図１Ｃを使用して説明される。

【0063】

代替の一実施形態において、図示しないが、電源端子１７は、更なる電源端子１５に接続される。電源電圧ＶＤＤおよび更なる電源電圧ＶＤＤ１は等しい。

【0064】

代替の一実施形態において、図示しないが、基準電位端子１８は、更なる基準電位端子１４に接続される。基準電位ＶＳＳ＿ＰＣおよび更なる基準電位ＶＳＳ１は等しい。

【0065】

図１Ｂは、例えば図１Ａに示される画素配置１０によって行われる例示的な動作を示す。図１Ｂにおいて、動作はブロックで示される。画素配置１０を動作させるための方法が、例えば手順またはステップと命名できる以下のブロックを含む。

【0066】

ブロック１５１：露光の開始：電磁放射がフォトダイオード２０によって電荷Ｑへ変換される。

【0067】

任意選択で、転送バリアは、システム入力に基づいて変更される：転送トランジスタ３０に提供される転送信号ＴＸは、フォトダイオード２０と回路ノード３５との間のバリアを制御する。典型的には、転送信号ＴＸの２つのパルス間で、フォトダイオード２０と回路ノード３５との間の電荷の流れに対するバリアが高いように転送信号ＴＸの電圧値が選択される。

【0068】

ブロック１５２：回路ノード３５の容量４０および第３のコンデンサ８５へのフォトダイオード２０の電荷Ｑの一部分の転送。転送信号ＴＸの第１のパルスが転送トランジスタ３０に提供される。結合信号ＤＳのパルスが結合トランジスタ１０５に印加される。転送信号ＴＸの第１のパルスは、第１の電圧値Ｖ１を有する。電荷Ｑは、転送トランジスタ３０および結合トランジスタ１０５を介してフォトダイオード２０から回路ノード３５の容量４０および第３のコンデンサ８５に転送される。

【0069】

ブロック１５３：蓄積フェーズＳＰの第１の蓄積フェーズＳＰ１において、第１および第２のコンデンサ７０、８０に電荷を蓄積する：回路ノード３５の容量４０からおよび例えばフォトダイオード２０からも第２のコンデンサ８０に電荷を転送するために第１および第２のトランジスタ９０、１００は導通状態に設定される。フォトダイオード２０の電荷Ｑが転送トランジスタ３０によって提供されるバリアを克服できる限りフォトダイオード２０から電荷が流れることができる。そのため、電荷Ｑは、増幅器６０の入力６２において容量電圧ＶＣを発生させる。増幅された容量電圧は、第１および第２のコンデンサ７０、８０に印加される。第２の制御信号Ｓ２は、第１および第２のコンデンサ７０、８０における電圧を等しくするために短パルスを有してよい。

【0070】

ブロック１５４：第２のコンデンサ８０の読出し：

【0071】

第２のコンデンサ８０においてタップされる出力電圧ＶＯが更なる増幅器１１０によって増幅される。選択トランジスタ１２０が読出フェーズＲＯの第１の読出フェーズＲＯ１において導通状態に設定される場合、増幅された出力電圧は、デジタル化のために列ライン１３０に提供される。例えば評価回路（図２に示される）によって、出力電圧ＶＯの第１の値の関数として第１のデジタル化値が生成される。

【0072】

ブロック１５５：回路ノード３５の容量４０に残留電荷Ｑを転送する：フォトダイオード２０から回路ノード３５の容量４０に更なる電荷Ｑを転送するために転送信号ＴＸの第２のパルスが転送トランジスタ３０に印加される。転送信号ＴＸの第２のパルスは、第２の電圧値Ｖ２を有する。第１の電圧値Ｖ１は、第２の電圧値Ｖ２より高いバリアに至る。一例では、Ｖ１＜Ｖ２である。結合トランジスタ１０５は、非導通状態にあるままである。

【0073】

ブロック１５６：蓄積フェーズＳＰの第２の蓄積フェーズＳＰ２において、第１のコンデンサ７０に電荷を蓄積する：回路ノード３５の容量４０においてタップされる容量電圧ＶＣは、増幅器６０によって増幅される。増幅された容量電圧は、第１のトランジスタ９０に第１の制御信号Ｓ１のパルスを提供することによって第１のコンデンサ７０に提供される。

【0074】

ブロック１５７：第１のコンデンサ７０の読出し：第２のコンデンサ８０における出力電圧ＶＯが第１の読出フェーズＲＯ１においてブロック１５４で読み出された後に、第２のトランジスタ１００は導通状態に設定される。そのため、第１のコンデンサ７０におけるおよび第２のコンデンサ８０における電圧は等しくなる。容量電圧ＶＣがまだ増幅器６０によって増幅されるので、第２のコンデンサ８０における出力電圧ＶＯは、増幅された容量電圧に等しい。出力電圧ＶＯは、更なる増幅器１１０によって増幅される。選択トランジスタ１２０が読出フェーズＲＯの第２の読出フェーズＲＯ２において導通状態に設定されると、増幅された出力電圧は、デジタル化のために列ライン１３０に提供される。評価回路によって出力電圧ＶＯの第２の値の関数として第２のデジタル化値が生成される。

【0075】

典型的には、ブロック１５２、１５３、１５５、１５６のステップは、蓄積フェーズＳＰにおいて行われる。ブロック１５４、１５７のステップは、読出フェーズＲＯにおいて行われる。

【0076】

ブロック１５８：第２のコンデンサ８０の電圧または第２のコンデンサ８０の電圧のデジタル化値から第１のコンデンサ７０の電圧または第１のコンデンサ７０の電圧のデジタル化値を減算する（高変換利得、略してＨＣＧ）：フォトダイオード２０の照度ＩＬを表す出力信号は、第１のデジタル化値（ブロック１５４から生じる）のおよび第２のデジタル化値（ブロック１５７から生じる）の関数である。一例では、評価回路によって第１のデジタル化値（ブロック１５４から生じる）が第２のデジタル化値（ブロック１５７から生じる）から減算される。

【0077】

ブロック１５９：低変換利得（略してＬＣＧ）を上げる。

【0078】

ブロック１６０：線形化。

【0079】

図１Ｃは、例えば図１Ａおよび図１Ｂに示される画素配置１０によって行われる例示的なタイミング図を示す。以下の信号は、時間ｔの関数として示される：転送信号ＴＸ、結合信号ＤＳ、リセット信号ＲＳＴ、第１の制御信号Ｓ１および第２の制御信号Ｓ２。

【0080】

全体的な動作の一例は、次の通りである：

【0081】

－ 結合信号ＤＳは高くなり、転送信号ＴＸはパルス化されて、回路ノード３５の容量４０におよび第３のコンデンサ８５にフォトダイオード２０の電荷Ｑの一部分を転送する（ＬＣＧ読み）。

【0082】

－ 結合信号ＤＳは低くなり、フォトダイオード２０の残留電荷Ｑは回路ノード３５の容量４０に転送される（ＨＣＧ読み）。

【0083】

そのため、第２のコンデンサ８０に低感度信号が蓄積され、第１のコンデンサ７０に高感度信号が蓄積される。これは、二重変換利得および３つのコンデンサだけを活用することによって画素配置１０の小サイズで良好な低光性能を達成する。

【0084】

動作は、例えばリセットフェーズＲ、露光フェーズＥ、蓄積フェーズＳＰおよび読出フェーズＲＯを含む。読出フェーズＲＯは、蓄積フェーズＳＰの後に続く。蓄積フェーズＳＰは、露光フェーズＥの後に続く。露光フェーズＥは、リセットフェーズＲの後に続く。

【0085】

蓄積フェーズＳＰは、第１および第２の蓄積フェーズＳＰ１、ＳＰ２を含む。第２の蓄積フェーズＳＰ２は、第１の蓄積フェーズＳＰ１の後に続く。読出フェーズＲＯは、第１および第２の読出フェーズＲＯ１、ＲＯ２を含む。第２の読出フェーズＲＯ２は、第１の読出フェーズＲＯ１の後に続く。

【0086】

蓄積フェーズＳＰはグローバル蓄積フェーズであり、読出フェーズＲＯは各行に対して別々に行われる。したがって、第２の蓄積フェーズＳＰ２と第１の読出フェーズＲＯ１との間に時間ギャップがあってよい。

【0087】

露光フェーズＥの間に、転送トランジスタ３０、結合トランジスタ１０５およびリセットトランジスタ５０を通じて利用可能なブルーミング経路で全ての電荷がフォトダイオード２０に蓄積される。

【0088】

蓄積フェーズＳＰ：露光フェーズＥの後の画素動作は以下を含む：

【0089】

第３のコンデンサ８５および回路ノード３５の容量４０をリセットする。

【0090】

転送信号ＴＸの第１のパルスおよび結合信号ＤＳのパルスを使用する第３のコンデンサ８５および回路ノード３５の容量４０へのフォトダイオード２０の電荷Ｑの部分転送。容量電圧ＶＣは、フォトダイオード２０の最後のリセットの終了と転送信号ＴＸの第１のパルスの開始との間の期間に依存する。

【0091】

第１および第２のコンデンサ７０、８０に回路ノード３５の容量４０における信号（容量電圧ＶＣである）を増幅器６０による増幅後に蓄積する（ＬＣＧ）。

【0092】

転送信号ＴＸの第２のパルスを使用して回路ノード３５の容量４０にフォトダイオード２０の残留電荷Ｑを転送する。結合トランジスタ１０５は、非導通状態にあるままである。容量電圧ＶＣは、第１のパルスの終了と第２のパルスの開始との間の期間に依存する。

【0093】

第１のコンデンサ７０に回路ノード３５の容量４０の残留信号（容量電圧ＶＣである）を増幅器６０による増幅後に蓄積する（ＨＣＧ）。

【0094】

高変換利得（略してＨＣＧ）が相関二重サンプリング読み（略してＣＤＳ読み）である一方で、低変換利得（略してＬＣＧ）は差動二重サンプリング読み（略してＤＤＳ読み）である。

【0095】

一実施形態において、第１の蓄積フェーズＳＰ１における転送信号ＴＸの第１のパルスは第１の電圧値Ｖ１（部分電圧レベルと命名される）を有し、フォトダイオード２０の電荷Ｑの一部が回路ノード３５の容量４０および第３のコンデンサ８５に転送トランジスタ３０を介して転送される。容量電圧ＶＣは、フォトダイオード２０の最後のリセットの終了と第１のパルスの開始との間の期間におよび第１の電圧値Ｖ１にも依存する。

【0096】

第２の蓄積フェーズＳＰ２における転送信号ＴＸの第２のパルスは第２の電圧値Ｖ２を有し、フォトダイオード２０の電荷Ｑの残留部分が回路ノード３５の容量４０に転送トランジスタ３０を介して転送される。容量電圧ＶＣは、第１のパルスの終了と第２のパルスの開始との間の期間におよび第２の電圧値Ｖ２にも依存する。

【0097】

図１Ｄは、例えば図１Ａ～図１Ｃに示される画素配置１０の例示的な特性を示す。人工ユニットでの応答信号ＳＩＧが人工ユニットでの照度ＩＬの関数として示される。信号ＳＩＧ１（点線）は、低変換利得で達成される信号である。信号ＳＩＧ２（破線）は、高変換利得で達成される信号である。出力信号ＳＩＧ３（実線）は、信号ＳＩＧ１およびＳＩＧ２の組合せによって達成される信号である。出力信号ＳＩＧ３は、照度ＩＬに線形に依存する。典型的には、低変換利得で達成される信号ＳＩＧ１は、高変換利得で達成される信号ＳＩＧ２と比較して緩勾配を有する。例えば、低変換利得で達成される信号ＳＩＧ１の勾配は、高変換利得で達成される信号ＳＩＧ２の勾配の１／２または１／３または１／４である。勾配は、例えば回路ノード３５の容量４０の値におよび第３のコンデンサ８５の容量値に依存する。勾配差は、利得比に依存する。信号ＳＩＧ１およびＳＩＧ２は、出力信号ＳＩＧ３に組み合わされる。出力信号ＳＩＧ３は、低変換利得で達成される信号ＳＩＧ１、高変換利得で達成される信号ＳＩＧ２およびリセット信号（図示せず）の関数である。

【0098】

図１Ｅは、例えば図１Ａ～図１Ｄに示される画素配置１０によって行われる例示的なタイミング図を示す。リセットフェーズＲにおいて、リセット信号ＲＳＴのパルスがリセットトランジスタ５０に印加され、結合信号ＤＳのパルスが結合トランジスタ１０５に印加され、転送信号ＴＸのパルスが転送トランジスタ３０に印加される。そのため、リセットトランジスタ５０、結合トランジスタ１０５および転送トランジスタ３０は導通状態に設定され、電源電圧ＶＤＤがフォトダイオード２０、回路ノード３５および第３のコンデンサ８５に提供される。

【0099】

露光フェーズＥにおいて、転送信号ＴＸは、転送トランジスタ３０を非導通状態に設定する。リセットフェーズＲの間に始まった結合信号ＤＳのパルスは、結合トランジスタ１０５に継続的に印加される。リセットフェーズＲの間に始まったリセット信号ＲＳＴのパルスは、リセットトランジスタ５０に継続的に印加される。そのため、電源電圧ＶＤＤは、回路ノード３５および第３のコンデンサ８５に提供される。

【0100】

第１の蓄積フェーズＳＰ１の開始時に、転送信号ＴＸの第１のパルスが転送トランジスタ３０を導通状態に設定する。露光フェーズＥにおいて結合トランジスタ１０５に継続的に印加された結合信号ＤＳのパルスは、結合トランジスタ１０５に更に印加される。そのため、結合トランジスタ１０５は導通状態にある。フォトダイオード２０の電荷は、第１の蓄積フェーズＳＰ１の開始時に転送トランジスタ３０を介して回路ノード３５の容量４０におよび結合トランジスタ１０５を介して第３のコンデンサ８５に流れる。

【0101】

第１の蓄積フェーズＳＰ１の終了前に、第１および第２の制御信号Ｓ１、Ｓ２のパルスが第１および第２のトランジスタ９０、１００を導通状態に設定する。回路ノード３５の容量４０においてタップされる容量電圧ＶＣは、増幅器６０によって増幅されて、第１および第２のコンデンサに第１および第２のトランジスタ９０、１００を介して提供される。そのため、方法は、容量電圧ＶＣの関数として第１および第２のコンデンサ７０、８０に充電するために第１の蓄積フェーズＳＰ１の終了前に第１のトランジスタ９０に第１の制御信号Ｓ１のパルスをおよび第２のトランジスタ１００に第２の制御信号Ｓ２のパルスを提供するステップを含む。

【0102】

第２の蓄積フェーズＳＰ２の開始時に、転送信号ＴＸの第２のパルスが転送トランジスタ３０を導通状態に設定する。結合信号ＤＳは、非導通状態にある。フォトダイオード２０の電荷は、回路ノード３５の容量４０に転送トランジスタ３０を介して流れる。第２の蓄積フェーズＳＰ２においては第３のコンデンサ８５への流れはない。

【0103】

第２の蓄積フェーズＳＰ２の終了前に、第１の制御信号Ｓ１のパルスが第１のトランジスタ９０を導通状態に設定する。回路ノード３５の容量４０においてタップされる容量電圧ＶＣは、増幅器６０によって増幅されて、第１のコンデンサ７０に第１のトランジスタ９０を介して提供される。そのため、第１のコンデンサ７０は、高変換利得で達成された電圧を蓄積し、第２のコンデンサ８０は、低変換利得で達成された出力電圧ＶＯを蓄積する。そのため、方法は、容量電圧ＶＣの関数として第１のコンデンサ７０に充電するために第２の蓄積フェーズＳＰ２の終了前に第１のトランジスタ９０に第１の制御信号Ｓ１のパルスを提供するステップを含む。

【0104】

読出フェーズＲＯが蓄積フェーズの後に続く。読出フェーズＲＯの開始の時点は柔軟である。読出フェーズＲＯは、第１の読出フェーズＲＯ１および第２の読出フェーズＲＯ２を含む。第１の読出フェーズＲＯ１は、例えば時間ギャップを伴って第２の蓄積フェーズＳＰ２の後に続く。第１の読出フェーズＲＯ１において、第２のコンデンサ８０が更なる増幅器１１０および選択トランジスタ１２０を介して読み出される。そのため、第２のトランジスタ１００は、第１の読出フェーズＲＯ１において非導通状態にある。選択トランジスタ１２０は、少なくとも第１の読出フェーズＲＯ１の一部において導通状態にある。第１の読出フェーズＲＯ１において、リセットトランジスタ５０および結合トランジスタ１０５は、導通状態に設定される。そのため、電源電圧ＶＤＤが回路ノード３５に印加される。したがって、回路ノード３５の容量４０のリセットが達成される。容量電圧ＶＣは、照度または暗レベルの欠如を表す。

【0105】

第２の読出フェーズＲＯ２において、第１のコンデンサ７０が第２のトランジスタ１００、更なる増幅器１１０および選択トランジスタ１２０を介して読み出される。そのため、第２のトランジスタ１００および選択トランジスタ１２０は、少なくとも第２の読出フェーズＲＯ２の一部において導通状態にある。第２の読出フェーズＲＯ２において、リセットトランジスタ５０および結合トランジスタ１０５は、非導通状態に設定される。

【0106】

読出フェーズＲＯは、第３の読出フェーズＲＯ３を含む。第３の読出フェーズＲＯ３は、第２の読出フェーズＲＯ２の後に続く。第３の読出フェーズＲＯ３において、第１および第２のトランジスタ９０、１００は、導通状態に設定される。そのため、容量電圧ＶＣは、増幅器６０によって増幅され、増幅された容量電圧は、第１および第２のコンデンサ７０、８０にならびに更なる増幅器１１０の入力１１２に印加される。選択トランジスタ１２０は、列ライン１３０に信号を提供するために少なくとも第１の読出フェーズＲＯ１の一部において導通状態にある。容量電圧ＶＣは、増幅器６０、第１および第２のトランジスタ９０、１００、更なる増幅器１１０ならびに選択トランジスタ１２０を介して読み出される。

【0107】

読出フェーズＲＯにおいて、転送信号ＴＸは非導通状態にあり、結合信号ＤＳおよびリセット信号ＲＳＴは、図１Ｅに示されるように他のパルスを有してよい。図１Ｅは、パルスの可能なタイミングの一例を示すだけであり、他のタイミングも実現できる。

【0108】

露光フェーズＥおよび蓄積フェーズＳＰを示す、図１Ｄおよび図１Ｅにおけるタイミングはグローバルタイミングであり、イメージセンサのアレイの全ての画素配置１０に同時に影響する。グローバル蓄積フェーズにおいて、イメージセンサの各画素配置１０の蓄積フェーズＳＰは、並列に行われる。次いで読出フェーズＲＯまたは読出動作中、画素配置１０は、各行の選択信号ＳＥＬを通じて行ごとに順次アクセスされる。読出フェーズＲＯにおいて、例えば第２の読出フェーズＲＯ２の後の第３の読出フェーズＲＯ３において行が順次アクセスされると、リセットレベルまたはリセット値の読出しが行われる。

【0109】

画素配置１０は、両利得が画素配置１０に蓄積され、列レベルで再構築のために利用可能である二重変換利得モードを実装する。完全電荷転送に先立ちフォトダイオード２０から第３のコンデンサ８５に高光電荷を転送するために電荷スキミングが使用される。バリアレベル選択は、許容される最大浮遊拡散振幅に依存する。

【0110】

図１Ｆは、例えば図１Ａ～図１Ｅに示される画素配置１０の例示的な図を示す。画素配置１０は、簡易再構成アルゴリズムで標準ダイナミックレンジ（略してＳＤＲ）プラスモードを使用する。

【0111】

ブロック１７０で、イメージセンサ２００は、バリアがフォトダイオード２０に影響するかどうかを確認する。ＤＤＳ＞０が真である場合、ブロック１７１が選択される（ＤＤＳは差動二重サンプリングの略である）。ＤＤＳ＞０が偽である場合、ブロック１７２が選択される。イメージセンサ２００は、照度が低光または高光照度であるかどうかを判定する。高光照度の場合、ブロック１７１が使用される。低光照度の場合、ブロック１７２が使用される。

【0112】

ブロック１７１で、画素配置１０の出力信号Ｖ＿ｒｅｃｏｎが、ＣＤＳおよびＤＤＳ（ＣＤＳは相関二重サンプリングの略である）の結果を使用して再構成される。ブロック１７１は、中／高光状態を示す。ＤＤＳで達成される値は、行読出し中に読まれるリセットレベル－第２のコンデンサ８０に蓄積される信号である：ＣＤＳによる列ＣＧ差が考慮される必要がある（ＤＤＳは０．５＊ＨＣＧ／ＬＣＧで乗算される必要がある）。ＣＤＳは、第２のコンデンサ８０に蓄積される信号引く第１のコンデンサ７０に蓄積される信号である。ブロック１７１は、ＣＧ係数調整を行う。出力信号Ｖ＿ｒｅｃｏｎは、低変換利得で達成される信号ＳＩＧ１および高変換利得で達成される信号ＳＩＧ２の関数である。

【0113】

ブロック１７２で、画素配置１０の出力信号Ｖ＿ｒｅｃｏｎは、ＣＤＳの結果を使用して再構成される。ブロック１７２は、低光状態を示す。出力信号Ｖ＿ｒｅｃｏｎは、高変換利得で達成される信号ＳＩＧ２のおよびリセット信号の関数である。

【0114】

代替のブロック１７３で、ＣＤＳが確認され、安全な閾値レベルが設定される。ＣＤＳが閾値を超える（例えば２０００ｅ－を超える）場合、ブロック１７１が選択される。

【0115】

図２は、図１Ａ～図１Ｆに示される実施形態の更なる発展である画素配置１０を持つイメージセンサ２００の例示的な実施形態を示す。イメージセンサ２００は、画素配置１０のアレイを備える。その上、イメージセンサ２００は、画素配置１０のアレイに転送信号ＴＸ、結合信号ＤＳ、リセット信号ＲＳＴ、バイアストランジスタ信号ＰＣ、第１の制御信号Ｓ１、第２の制御信号Ｓ２および選択信号ＳＥＬを提供する行ドライバ２０４を更に備える。行ドライバ２０４は、行の各々に対してこれらの信号を提供する。イメージセンサ２００は、列ライン１３０における信号をデジタル化するための評価回路２０５を含む。

【0116】

図３は、図１Ａ～図１Ｆおよび図２に示される実施形態の更なる発展である画素配置１０の例示的な実施形態を示す。画素配置１０は、第１のコンデンサ７０に結合される入力１１２’および列ライン１３０に結合される出力１１４’を有する追加増幅器１１０’を更に備える。追加増幅器１１０’は、追加増幅器トランジスタ１１１’を備える。画素配置１０は、列ライン１３０におよび追加増幅器１１０’の出力１１４’に結合される追加選択トランジスタ１２０’を更に備える。第２のトランジスタ１００は、第２のコンデンサ８０に増幅器６０の出力６４を結合する。

【0117】

動作は、図１Ｃおよび図１Ｅに示される動作と同様である。回路ノード３５の容量４０における容量電圧ＶＣの関数として第１のコンデンサ７０に充電するために第１の蓄積フェーズＳＰ１の終了前に第１の制御信号Ｓ１のパルスが第１のトランジスタ９０に提供される。追加選択トランジスタ１２０’が導通状態に設定されると、第１のコンデンサ７０に蓄積される電圧は、追加増幅器１１０’および追加選択トランジスタ１２０’を介して列ライン１３０に提供される。

【0118】

回路ノード３５の容量４０における容量電圧ＶＣの関数として第２のコンデンサ８０に充電するために第２の蓄積フェーズＳＰ２の終了前に第２の制御信号Ｓ２のパルスが第２のトランジスタ１００に提供される。そのため、低利得の電圧が第１のコンデンサ７０に蓄積され、高利得の電圧が第２のコンデンサ８０に蓄積される。選択トランジスタ１２０が導通状態に設定されると、第２のコンデンサ８０に蓄積される電圧は、増幅器１１０および選択トランジスタ１２０を介して列ライン１３０に提供される。

【0119】

画素配置１０は、例えば電圧領域グローバルシャッタ画素、略してＶＧＳ画素に使用される。画素配置１０は、例えばローリングシャッタ画素として実装される。２つのコンデンサが二重変換利得で活用される。

【0120】

本発明は、実施形態の説明に限定されない。むしろ、本発明は、たとえ特徴または特徴の組合せ自体が特許請求の範囲または実施形態に明示的に挙げられないとしても、各新規の特徴の他に、特徴の各組合せ、特に特許請求の範囲の特徴の各組合せを備える。

【符号の説明】

【0121】

１０ 画素配置
１４ 更なる基準電位端子
１５ 更なる電源端子
１６ 基準電圧端子
１７ 電源端子
１８ 基準電位端子
１９ 接地端子
２０、２０’ フォトダイオード
３０、３０’ 転送トランジスタ
３５ 回路ノード
４０ 容量
５０ リセットトランジスタ
６０ 増幅器
６１ 増幅器トランジスタ
６２ 入力
６４ 出力
６５ バイアストランジスタ
７０ 第１のコンデンサ
８０ 第２のコンデンサ
８５ 第３のコンデンサ
９０ 第１のトランジスタ
１００ 第２のトランジスタ
１０５ 結合トランジスタ
１１０、１１０’ 更なる増幅器
１１１、１１１’ 更なる増幅器トランジスタ
１１２、１１２’ 入力
１１４、１１４’ 出力
１２０、１２０’ 選択トランジスタ
１３０ 列ライン
１５１～１６０ ブロック
１７０～１７３ ブロック
２００ イメージセンサ
２０４ 行ドライバ
２０５ 評価回路
ＤＳ 結合信号
Ｅ 露光フェーズ
ＩＬ 照度
ＰＣ バイアストランジスタ信号
Ｑ、Ｑ’ 電荷
Ｒ リセットフェーズ
ＲＯ 読出フェーズ
ＲＯ１ 第１の読出フェーズ
ＲＯ２ 第２の読出フェーズ
ＲＳＴ リセット信号
ＳＥＬ、ＳＥＬ’ 選択信号
ＳＰ 蓄積フェーズ
ＳＰ１ 第１の蓄積フェーズ
ＳＰ２ 第２の蓄積フェーズ
Ｓ１ 第１の制御信号
Ｓ２ 第２の制御信号
ＴＸ、ＴＸ’ 転送信号
ＶＣ 容量電圧
ＶＤＤ 電源電圧
ＶＤＤ１ 更なる電源電圧
ＶＯ 出力電圧
ＶＲＥＦ 基準電圧
ＶＳＳ 接地電位
ＶＳＳ１ 更なる基準電位
ＶＳＳ＿ＰＣ 基準電位
Ｖ１ 第１の電圧値
Ｖ２ 第２の電圧値

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図1F】

【図2】

【図3】

【手続補正書】

【提出日】2024-02-08

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

－ フォトダイオード（２０）と、
－ 回路ノード（３５）と、
－ 前記フォトダイオード（２０）に、および前記回路ノード（３５）に結合された転送トランジスタ（３０）と、
－ 前記回路ノード（３５）に結合された入力（６２）を有する増幅器（６０）と、
－ 第１および第２のコンデンサ（７０、８０）と、
－ 前記増幅器（６０）の出力（６４）に、および前記第１のコンデンサ（７０）に結合された第１のトランジスタ（９０）と、
－ 前記第１のトランジスタ（９０）に、および前記第２のコンデンサ（８０）に結合された第２のトランジスタ（１００）と、
－ 電源端子（１７）と、
－ 前記電源端子（１７）に結合されたリセットトランジスタ（５０）と、
－ 前記回路ノード（３５）に、および前記リセットトランジスタ（５０）に結合された結合トランジスタ（１０５）と、
－ 前記リセットトランジスタ（５０）と前記結合トランジスタ（１０５）との間のノードに結合された第１の電極を有する第３のコンデンサ（８５）とを備え、
前記転送トランジスタ（３０）および前記結合トランジスタ（１０５）が第１の蓄積フェーズ（ＳＰ１）の開始時に導通状態に設定され、
前記第１および前記第２のトランジスタ（９０、１００）または前記第１のトランジスタ（９０）が前記第１の蓄積フェーズ（ＳＰ１）の終了前に導通状態に設定され、
前記転送トランジスタ（３０）が第２の蓄積フェーズ（ＳＰ２）の開始時に導通状態に設定され、
前記第１のトランジスタ（９０）または前記第２のトランジスタ（１００）が前記第２の蓄積フェーズ（ＳＰ２）の終了前に導通状態に設定される、
画素配置（１０）。

【請求項2】

前記第３のコンデンサ（８５）の第２の電極に結合されている基準電圧端子（１６）を更に備える、
請求項１に記載の画素配置（１０）。

【請求項3】

－ 基準電位端子（１８）と、
－ 前記増幅器（６０）の前記出力（６４）に、および前記基準電位端子（１８）に結合されたバイアストランジスタ（６５）と
を更に備える、
請求項１に記載の画素配置（１０）。

【請求項4】

前記第１のコンデンサ（７０）が、
－ 前記第１のトランジスタ（９０）と前記第２のトランジスタ（１００）との間のノードに結合された第１の電極と、
－ 更なる基準電位端子（１４）に結合された第２の電極とを備え、
前記第２のコンデンサ（８０）が、
－ 前記第２のトランジスタ（１００）に結合された第１の電極と、
－ 前記更なる基準電位端子（１４）に結合された第２の電極とを備える、
請求項１から３のいずれか一項に記載の画素配置（１０）。

【請求項5】

－ 更なるフォトダイオード（２０’）と、
－ 前記更なるフォトダイオード（２０’）に、および前記回路ノード（３５）に結合されている更なる転送トランジスタ（３０’）と
を更に備える、請求項１から３のいずれか一項に記載の画素配置（１０）。

【請求項6】

－ 前記第２のコンデンサ（８０）に結合された入力（１１２）を有する更なる増幅器（１１０）と、
－ 列ライン（１３０）と、
－ 前記列ライン（１３０）に、および前記更なる増幅器（１１０）の出力（１１４）に結合された選択トランジスタ（１２０）と
を更に備える、請求項１から３のいずれか一項に記載の画素配置（１０）。

【請求項7】

－ 前記第１のコンデンサ（７０）に結合された入力（１１２’）を有する追加増幅器（１１０’）と、
－ 前記列ライン（１３０）に、および前記追加増幅器（１１０’）の出力（１１４’）に結合された追加選択トランジスタ（１２０’）と
を更に備える、請求項６に記載の画素配置（１０）。

【請求項8】

請求項１から３のいずれか一項に記載の画素配置（１０）のアレイを備える、イメージセンサ（２００）。

【請求項9】

前記転送トランジスタ（３０）の制御端子に転送信号（ＴＸ）を、前記結合トランジスタ（１０５）の制御端子に結合信号（ＤＳ）を、前記リセットトランジスタ（５０）の制御端子にリセット信号（ＲＳＴ）を、前記第１のトランジスタ（９０）の制御端子に第１の制御信号（Ｓ１）を、および前記第２のトランジスタ（１００）の制御端子に第２の制御信号（Ｓ２）を提供するように構成された行ドライバ（２０４）を更に備える、
請求項８に記載のイメージセンサ（２００）。

【請求項10】

前記行ドライバ（２０４）が、
－ 前記第１の蓄積フェーズ（ＳＰ１）の前記開始時に、前記転送信号（ＴＸ）によって前記転送トランジスタ（３０）を前記導通状態に設定するように、および前記結合信号（ＤＳ）によって前記結合トランジスタ（１０５）を前記導通状態に設定するように、ならびに
－ 前記第１の蓄積フェーズ（ＳＰ１）の前記終了前に、前記第１の制御信号（Ｓ１）によって前記第１のトランジスタ（９０）を前記導通状態に設定するように、および前記第２の制御信号（Ｓ２）によって前記第２のトランジスタ（１００）を前記導通状態に設定するように構成されている、
請求項９に記載のイメージセンサ（２００）。

【請求項11】

前記行ドライバ（２０４）が、
－ 前記第２の蓄積フェーズ（ＳＰ２）の前記開始時に前記転送信号（ＴＸ）によって前記転送トランジスタ（３０）を導通状態に設定するように、および
－ 前記第２の蓄積フェーズ（ＳＰ２）の前記終了前に前記第１の制御信号（Ｓ１）によって前記第１のトランジスタ（９０）を前記導通状態に設定するように構成されている、
請求項１０に記載のイメージセンサ。

【請求項12】

前記第１の蓄積フェーズ（ＳＰ１）における前記転送信号（ＴＸ）の第１のパルスが第１の電圧値（Ｖ１）を有し、前記第２の蓄積フェーズ（ＳＰ２）における前記転送信号（ＴＸ）の第２のパルスが第２の電圧値（Ｖ２）を有し、前記第１の電圧値（Ｖ１）が前記第２の電圧値（Ｖ２）と異なる、
請求項９に記載のイメージセンサ。

【請求項13】

－ フォトダイオード（２０）によって電磁放射を電荷（Ｑ）へ変換するステップと、
－ 第１の蓄積フェーズ（ＳＰ１）の開始時に、前記フォトダイオード（２０）から回路ノード（３５）の容量（４０）に、および第３のコンデンサ（８５）に電荷を転送するために転送トランジスタ（３０）に転送信号（ＴＸ）の第１のパルスを、および結合トランジスタ（１０５）に結合信号（ＤＳ）のパルスを提供するステップと
を含む、画素配置（１０）を動作させるための方法であって、
－ 前記回路ノード（３５）の前記容量（４０）における容量電圧（ＶＣ）の関数として第１および第２のコンデンサ（７０、８０）を充電するために前記第１の蓄積フェーズ（ＳＰ１）の終了前に、第１のトランジスタ（９０）に第１の制御信号（Ｓ１）のパルスを、および第２のトランジスタ（１００）に第２の制御信号（Ｓ２）のパルスを提供するステップと、
－ 第２の蓄積フェーズ（ＳＰ２）の開始時に前記フォトダイオード（２０）から前記回路ノード（３５）の前記容量（４０）に更なる電荷を転送するために前記転送トランジスタ（３０）に前記転送信号（ＴＸ）の第２のパルスを提供するステップと、
－ 前記回路ノード（３５）の前記容量（４０）における前記容量電圧（ＶＣ）の関数として前記第１のコンデンサ（７０）を充電するために前記第２の蓄積フェーズ（ＳＰ２）の終了前に前記第１のトランジスタ（９０）に前記第１の制御信号（Ｓ１）のパルスを提供するステップとを、
または、
－ 前記回路ノード（３５）の前記容量（４０）における前記容量電圧（ＶＣ）の関数として前記第１のコンデンサ（７０）を充電するために前記第１の蓄積フェーズ（ＳＰ１）の前記終了前に前記第１のトランジスタ（９０）に前記第１の制御信号（Ｓ１）の前記パルスを提供するステップと、
－ 前記第２の蓄積フェーズ（ＳＰ２）の前記開始時に前記フォトダイオード（２０）から前記回路ノード（３５）の前記容量（４０）に更なる電荷を転送するために前記転送トランジスタ（３０）に前記転送信号（ＴＸ）の前記第２のパルスを提供するステップと、
－ 前記回路ノード（３５）の前記容量（４０）における前記容量電圧（ＶＣ）の関数として前記第２のコンデンサ（８０）を充電するために前記第２の蓄積フェーズ（ＳＰ２）の前記終了前に前記第２のトランジスタ（１００）に前記第２の制御信号（Ｓ２）のパルスを提供するステップとを
更に含む、方法。

【請求項14】

前記転送信号（ＴＸ）の前記第１のパルスが第１の電圧値（Ｖ１）を有し、前記転送信号の前記第２のパルスが第２の電圧値（Ｖ２）を有し、前記第１の電圧値（Ｖ１）が前記第２の電圧値（Ｖ２）と異なる、
請求項１３に記載の方法。

【請求項15】

第１の読出フェーズ（ＲＯ１）において、前記第２のコンデンサ（８０）が列ライン（１３０）を介して読み出され、第２の読出フェーズ（ＲＯ２）において、前記第１のコンデンサ（７０）が前記列ライン（１３０）を介して読み出される、
請求項１３または１４に記載の方法。

【請求項16】

第３の読出フェーズにおいて、前記回路ノード（３５）の前記容量（４０）がリセットされ、リセットレベルが前記列ライン（１３０）を介して読み出される、
請求項１５に記載の方法。

【請求項17】

リセットフェーズ（Ｒ）において、前記フォトダイオード（２０）、前記回路ノード（３５）および前記第３のコンデンサ（８５）に電源電圧（ＶＤＤ）を提供するためにリセットトランジスタ（５０）にリセット信号（ＲＳＴ）のパルスを、前記結合トランジスタ（１０５）に前記結合信号（ＤＳ）のパルスをおよび前記転送トランジスタ（３０）に前記転送信号（ＴＸ）のパルスを提供するステップ
を更に含む、請求項１３または１４に記載の方法。

【国際調査報告】