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特表2024-529567スーパージャンクションデバイスのための工程及び構造物
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-08-07
(54)【発明の名称】スーパージャンクションデバイスのための工程及び構造物
(51)【国際特許分類】
H01L 21/336 20060101AFI20240731BHJP
H01L 29/78 20060101ALI20240731BHJP
H01L 29/739 20060101ALI20240731BHJP
【ＦＩ】
H01L29/78 658A
H01L29/78 658F
H01L29/78 658G
H01L29/78 652H
H01L29/78 652F
H01L29/78 652S
H01L29/78 655A
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2022545043
(86)(22)【出願日】2021-03-19
(85)【翻訳文提出日】2022-09-16
(86)【国際出願番号】 US2021023142
(87)【国際公開番号】W WO2021155386
(87)【国際公開日】2021-08-05
(81)【指定国・地域】
(71)【出願人】
【識別番号】501315784
【氏名又は名称】パワー・インテグレーションズ・インコーポレーテッド
(74)【代理人】
【識別番号】100125818
【弁理士】
【氏名又は名称】立原 聡
(72)【発明者】
【氏名】アレクセイ アンコウディノフ
(72)【発明者】
【氏名】ソリン エス ジョージェスク
(57)【要約】
ドレイン接点と、ドレイン接点の上方における基材層と、基材層の上方におけるエピタキシャル層と、スーパージャンクションデバイスの底部に対するＰ型注入により形成された、エピタキシャル層の上方におけるＰ＋層と、ハードマスク層の使用により形成された傾斜角度をもつトレンチとを備える、スーパージャンクションデバイス。トレンチは、絶縁材料により充填されている。第１の縦型コラムが、トレンチに近接して形成されている。第２の縦型コラムが、第１の縦型コラムに近接して形成されている。ソース接点が、第１の縦型コラムと第２の縦型コラムとに結合されている。Ｐ型ボディ領域が、ソース接点に結合されている。ゲート酸化物が、ソース接点とエピタキシャル層との上方に形成されており、ゲートが、ゲート酸化物の上方に形成されている。
【選択図】図１
【選択図】図１
【特許請求の範囲】
【請求項1】
Ｎ型基材の上方にエピタキシャルＮ型層を堆積させることと、前記エピタキシャルＮ型層の上方にハードマスク層を堆積させることと、
前記エピタキシャルＮ型層において傾斜角度をもつトレンチをエッチングすることと、
注入及び拡散により前記トレンチに近接した第１の縦型コラムを形成することと、
注入及び拡散により前記第１の縦型コラムに近接した第２の縦型コラムを形成することと、
キーホールの形成が避けられるように、絶縁材料により前記トレンチを充填することと、
前記第１の縦型コラムと前記第２の縦型コラムと前記エピタキシャルＮ型層との上方における前記絶縁材料を除去するために、化学機械平坦化（ＣＭＰ）を実施することと、
ゲート酸化物と多結晶シリコン層とを堆積させることと、
ゲートを形成するために、前記多結晶シリコン層の上方におけるゲートマスクを使用して前記ゲート酸化物と前記多結晶シリコン層とをエッチングすることと、
前記ゲート酸化物の下方にソース接点を埋め込むことと、
前記ソース接点の下方にＰ型ボディ領域を埋め込むことと、
ソース電極とゲート接点とを形成することと、
前記Ｎ型基材の下方にドレイン接点を形成することと、
を含む、スーパージャンクションデバイス構造物を形成する方法。
【請求項2】
略一定の電界を提供するために、前記トレンチ内に半絶縁材料を堆積させることを更に含む、請求項１に記載の方法。
【請求項3】
８５度から９５度の間の角度に前記トレンチをエッチングすることを更に含む、請求項１に記載の方法。
【請求項4】
前記第１の縦型コラムが、Ｐ型半導体であり、前記第２の縦型コラムが、Ｎ型半導体である、
請求項１に記載の方法。
【請求項5】
前記第１の縦型コラムの注入量と前記第２の縦型コラムの注入量とがおおむね等しい、請求項４に記載の方法。
【請求項6】
前記第１の縦型コラム又は前記第２の縦型コラムの一部として、ホウ素を注入する、及び拡散させることを更に含む、請求項１に記載の方法。
【請求項7】
前記第１の縦型コラム又は前記第２の縦型コラムの一部として、リン酸を注入すること、及び拡散させることを更に含む、請求項１に記載の方法。
【請求項8】
閾値電圧を調節するために、チャネルマスクを堆積させることと、前記Ｐ型ボディ領域の上部に注入することとを更に含む、請求項１に記載の方法。
【請求項9】
スーパージャンクションデバイスであって、ドレイン接点と、
前記ドレイン接点の上方における基材層と、
前記基材層の上方におけるエピタキシャル層と、
前記スーパージャンクションデバイスの底部に対するＰ型注入により形成された、前記エピタキシャル層の上方におけるＰ＋層と、
ハードマスク層の使用により形成された傾斜角度をもつトレンチであって、前記トレンチが、絶縁材料により充填された、トレンチと、
前記トレンチに近接して形成された第１の縦型コラムと、
前記第１の縦型コラムに近接して形成された第２の縦型コラムと、
前記第１の縦型コラムと前記第２の縦型コラムとに結合されたソース接点と、
前記ソース接点に結合されたＰ型ボディ領域と、
前記ソース接点と前記エピタキシャル層との上方に形成されたゲート酸化物と、
前記ゲート酸化物の上方に形成されたゲートと、
を備える、スーパージャンクションデバイス。
【請求項10】
前記トレンチが、前記基材層まで延びた、請求項９に記載のスーパージャンクションデバイス。
【請求項11】
前記トレンチ内に堆積させられた半絶縁材料を更に備え、前記半絶縁材料が、前記エピタキシャル層の上部において前記ソース接点に結合された、又は前記基材層に結合された、
請求項１０に記載のスーパージャンクションデバイス。
【請求項12】
前記半絶縁材料が、前記トレンチ内にｕ字型を形成し、前記半絶縁材料が、前記エピタキシャル層の前記上部において前記ソース接点に結合された、又は前記基材層に結合された、
請求項１１に記載のスーパージャンクションデバイス。
【請求項13】
前記基材層と前記トレンチの底部との間に形成されたエピタキシャルバッファ層を更に備える、請求項１１に記載のスーパージャンクションデバイス。
【請求項14】
前記第１の縦型コラムが、Ｐ型半導体であり、前記第２の縦型コラムが、Ｎ型半導体である、
請求項９に記載のスーパージャンクションデバイス。
【請求項15】
前記第１の縦型コラムが、Ｎ型半導体であり、前記第２の縦型コラムが、Ｐ型半導体である、
請求項９に記載のスーパージャンクションデバイス。
【請求項16】
前記ゲートが、ＤＭＯＳゲートである、請求項９に記載のスーパージャンクションデバイス。
【請求項17】
前記ゲートが、ＵＭＯＳゲートである、請求項９に記載のスーパージャンクションデバイス。
【請求項18】
前記トレンチの前記傾斜角度が、８５度から９５度の間である、請求項９に記載のスーパージャンクションデバイス。
【請求項19】
前記ゲートの上方に形成されたパッシベーション層を更に備える、請求項９に記載のスーパージャンクションデバイス。
【請求項20】
前記ゲートが、前記トレンチ内に形成された、請求項１７に記載のスーパージャンクションデバイス。
【請求項21】
前記トレンチがボイドを含まずに酸化物により充填されることを可能にするために、及び、２つのコラム領域が縦の実質的にゼロ度の注入により形成されることを可能にするために、前記トレンチが、Ｖ字型である、請求項９に記載のスーパージャンクションデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は概して、高電圧集積回路又は電力トランジスタデバイスを製造するための半導体デバイス、デバイス構造物、及び工程に関する。
【背景技術】
【0002】
モーター駆動部、無停電電源、及びソーラーインバーターなどの高電圧用途は、電力半導体デバイスを使用し得る。用途の特定の要求に応じて、例えば電力ダイオード、電力金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ：ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）、バイポーラ接合トランジスタ（ＢＪＴ：ｂｉｐｏｌａｒ－ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）、サイリスタなど、種々の電力半導体デバイスが利用可能である。
【0003】
電力半導体デバイスのパフォーマンス尺度は、動作電流及び電圧、入力インピーダンス及び出力インピーダンス、スイッチング速度、逆バイアス絶縁破壊電圧などを含み得る。使用される電力半導体デバイスの種類は、これらのパフォーマンス尺度に部分的に基づき得る。コスト及びデバイス面積などの更なる因子も、使用される電力半導体デバイスの種類の特定に寄与し得る。
【0004】
縦型デバイスの絶縁破壊電圧を高くするために、縦型デバイスのエピタキシャル層の厚さも大きくなり、及び、エピタキシャル層におけるドーピング濃度が小さくなる。しかし、これは、ドレイン・ソース抵抗（ＲＤＳＯＮ）の不均衡な増加をもたらし、このことが、縦型デバイスがオン状態にあるときの伝導損を大きくする。スーパージャンクションデバイスとして知られる別のタイプのデバイスは、電荷補償を使用することにより高い絶縁破壊電圧を伴うデバイスに対するＲＤＳＯＮを改善し得る。同じ伝導損（ＲＤＳＯＮ）に対して、スーパージャンクションデバイスは、より小さいエリアしか必要とせず、このことが、より小さい出力静電容量をもたらし、及び、スイッチング遷移中により小さいエネルギーが蓄積されること、及び失われることをもたらす。
【発明の概要】
【0005】
以下の図を参照しながら、本発明の非限定的かつ非網羅的な実施形態が説明される。異なる図の中の同様の参照符号は、別段の指定がない限り同様の部分を示す。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
図面中の複数の図にわたり、対応する参照符号が対応するコンポーネントを示す。当業者は、図中の要素が簡潔かつ明確であるように描かれること、及び、一定の縮尺で描かれるとは限らないことを理解する。例えば、図中の幾つかの要素の寸法は、本発明の様々な実施形態をより理解しやすくするために、他の要素より誇張される場合がある。更に、市販に適した実施形態において有用な又は必要な、一般的だが良く理解される要素は、多くの場合、本発明に係るこれらの様々な実施形態の図が見づらくならないように、描かれない。
【0008】
トレンチを含むスーパージャンクションデバイスの例が本明細書において説明されている。以下の説明では、本発明を十分に理解してもらうために、多くの特定の詳細事項が記載される。しかし、本発明を実施するために特定の詳細事項が使用されるとは限らないことが当業者に明らかである。他の例を挙げると、よく知られた材料又は方法については、本発明が理解しにくくなるのを防ぐために、詳細には説明されていない。
【0009】
本明細書中での「一実施形態」、「実施形態」、「一例」、又は「例」についての言及は、実施形態又は例との関連で説明される特定の特徴、構造、又は特性が本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書中の様々な場所における「一実施形態において」、「実施形態において」、「一例」、又は「例」という表現の使用は、すべてが同じ実施形態又は例に関連するとは限らない。更に、特定の特徴、構造、又は特性は、１つ又は複数の実施形態又は例において、任意の適切な組み合わせ、及び／又は部分的組み合わせで組み合わされてもよい。特定の特徴、構造、又は特性は、説明される機能を提供する集積回路、電子回路、結合論理回路、又は他の適切なコンポーネントに含まれてもよい。加えて、本明細書とともに提供される図が当業者への説明を目的としていること、及び図面が一定の縮尺で描かれるとは限らないことが理解される。
【0010】
スーパージャンクションデバイスは、同じ絶縁破壊電圧を伴う縦型デバイスと比較して、より低いオン抵抗率（ＲＤＳＯＮ）及びより小さい出力静電容量（ＣＯＳＳ）パフォーマンスを提供し得る。一例において、縦型デバイスは、金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり得る。オン抵抗率は、製品のドレイン・ソースオン抵抗及びデバイスの面積から導出される。４００ボルトの絶縁破壊電圧を伴う縦型デバイスに対する一例において、それは３６０ピコファラッド（ｐｆ）の出力静電容量、１３．８ｍｍ２の面積、及び０．２オームの抵抗をもち得る。オン抵抗率は、２．７６オーム／ｍｍ２と計算される。
【0011】
縦型デバイスの代わりとしてスーパージャンクションデバイスの使用は多くの利点を提供し得る。上述の縦型ＭＯＳＦＥＴと同じ絶縁破壊電圧を伴うスーパージャンクションデバイスに対して、スーパージャンクションデバイスはより小さい面積を使用して構築され得、このことが、全体的なオン抵抗率を小さくし、各オフ切り替え事象中のスイッチング損失を小さくする。一例において、スーパージャンクションデバイスは、８．０ｍｍ２の面積及び０．２オームの抵抗を伴い得る。オン抵抗率は１．６オーム／ｍｍ２と計算され、これは、プレーナ縦型デバイスと比較して４２パーセントぶんのオン抵抗率の低下である。
【0012】
本開示におけるスーパージャンクションデバイスは、シリコン表面にエッチングされたトレンチの縦型コラムに形成され得る。縦型コラムの形成は、電荷平衡を達成するために、実質的に等しいドーピング濃度の近接したＰコラムとＮコラムを伴う。Ｐコラムからの正電荷とＮコラムからの負電荷とがドリフト領域においてゼロという正味の電荷を提供する。ＰコラムとＮコラムとにより提供される電荷平衡は、スーパージャンクションデバイスの絶縁破壊電圧を最大化するために一定した電界を生成するために重要である。Ｎコラムにおける高いドーピング濃度は、目標とされる絶縁破壊電圧に対して抵抗率Ｒｏｎの低減を可能にする。
【0013】
加えて、トレンチは、電荷平衡を更に補助するためにソース・ドレイン間の高電圧耐性をもたらすために、例えば半絶縁性多結晶シリコン（ＳＩＰＯＳ：ｓｅｍｉ－ｉｎｓｕｌａｔｉｎｇ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ）又は別の同等な絶縁材料といった半絶縁材料により充填され得る。半絶縁性レジスタにおける縦方向電界は略一定であると想定されるので、絶縁されたレジスタはスーパージャンクションデバイスにわたって一定した電界を提供することに役立ち得る。
【0014】
スーパージャンクションデバイスは、酸化物により充填されたトレンチを含む。一例において、スーパージャンクションデバイスは、Ｕ字形トレンチを含んで構築され得る。しかし、酸化物によるトレンチの不均一な充填に起因してボイドがトレンチ内に形成された場合、スーパージャンクションデバイスのパフォーマンス及び信頼性が下げられる。ボイドは、オフ状態中に高電界中を動き得る可動電荷の存在に起因してデバイスの信頼性に悪影響を及ぼし得る。後述のように、トレンチがＵ字型の代わりにＶ字形である場合、酸化物によりトレンチを充填するとき、ボイドの形成を減らすスーパージャンクション縦型トランジスタデバイスが形成され得る。
【0015】
図１は、本開示の実施形態による、注入のためのハードマスクを使用してスーパージャンクションデバイスを形成するための工程の一例を示す。スーパージャンクションデバイス１００は、基材１０２、Ｎ型エピタキシャル層１０８、第１のタイプの縦型コラム１１０、第２のタイプの縦型コラム１１１、注入のためのハードマスク層１２０、及び、任意選択的なスクリーン酸化物層１２３を備える。
【0016】
スーパージャンクションデバイス構造物１００を形成するために、Ｎ型基材１０２が使用され得、Ｎ型基材１０２上にＮ型エピタキシャル層１０８が形成される。次に、エピタキシャル層Ｎ型層の上方にハードマスク層１２０が形成される。Ｎ型エピタキシャル層１０８において傾斜角度を伴ってトレンチがエッチングされる。一例において、トレンチの角度は、８５度～９５度の間であり得る。９０度未満のトレンチの角度が、Ｖトレンチのために形成されてもよい。注入１２２及び拡散を使用して、第１のタイプの縦型コラム１１０がトレンチに近接して形成される。同様に注入１２２及び拡散により、第２のタイプの縦型コラム１１１が第１の縦型コラム１１０に近接して形成される。第１の縦型コラム１１０はＰ型半導体であり得、第２の縦型コラム１１１はＮ型半導体であり得る。他の例において、第１の縦型コラム１１０がＮ型半導体であり得、第２の縦型コラム１１１がＰ型半導体であり得ることが理解される。第１の縦型コラム及び第２の縦型コラムの注入量は、電荷補償を提供するために、おおむね等しい。注入及び拡散は、第１のタイプの縦型コラム又は第２のタイプの縦型コラムの形成の一部としてホウ素及びリン酸を含み得る。
【0017】
図２は、本開示の実施形態による、Ｖトレンチを含むスーパージャンクションデバイスの一例を示す。図２において言及されている要素が図１の要素の一例であり得ること、及び、以下で参照される同様に命名された、及び番号付けされた要素が上述のものと同様に結合されており、上述のものと同様に機能することが理解される。スーパージャンクションデバイス２００は、基材層２０２、Ｐ＋層２０４、エピタキシャル層２０８、第１の縦型コラム２１０、第２の縦型コラム２１１、ソース接点２１４、ｐ型ボディ領域２１２、ゲート酸化物２１６、ゲート接点２１８、及びソース電極２１９を備える。基材層２０２はシリコン材料を含み得、ドレイン接点２０３の上方にある。エピタキシャル層は基材層２０２の上方に形成されている。Ｐ＋層２０４はスーパージャンクションデバイス２００の底部にＰ型注入により形成され、エピタキシャル層２０８の上方に位置する。上述のように、第１の縦型コラム２１０及び第２の縦型コラム２１１は、注入及び拡散により形成される。トレンチが形成され、絶縁材料２０６により充填される。絶縁材料２０６は、例えばテトラトキシシラン（ＴＥＯＳ：ｔｅｔｒａｔｈｏｘｙｓｉｌａｎｅ）、熱酸化物、ボロホスホシリケートガラス（ＢＰＳＧ：ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、非ドープシリカガラス（ＮＳＧ：ｎｏｎｄｏｐｅｄ ｓｉｌｉｃａ ｇｌａｓｓ）といった酸化物を使用し得る。トレンチの角度は８５度から９５度の間であり得る。図２において、Ｖ型トレンチが好ましく、これは、ボイドを含まずに絶縁材料が充填されることを可能にし、及び、第１の縦型コラム２１０及び第２の縦型コラム２１１の領域が縦方向（ゼロ度）の注入により形成されることを可能にする。Ｐ型ボディ領域２１２がソース接点２１４に結合される。ゲート酸化物２１６がエピタキシャル層２０８の上方に堆積させられる。ゲート２１８がゲート酸化物の上方に形成される。他の例において、ゲート２１８が、トレンチ内に形成され得る。ソース電極２１９が、ソース接点２１４の上方に形成される。加えて、絶縁層（図示されていない）は、ゲート２１８の上方に形成され得る。
【0018】
図３Ａは、本開示の実施形態による、トレンチとＤＭＯＳゲートとを含むスーパージャンクションデバイスの別の例を示す。図３Ａにおいて言及されている要素が前述の図の要素の一例であり得ること、及び、以下で参照される同様に命名された、及び番号付けされた要素が上述のものと同様に結合されており、上述のものと同様に機能することが理解される。図３Ａ～図６Ｂは、ボイドを含まずに絶縁材料の充填を可能にする縦トレンチを使用するスーパージャンクションデバイスの幾つかの実施形態を表す。スーパージャンクション３００は、前述の図と同様の要素を備える。違いは、ゲート３１８の下方におけるチャネルがソース接点３１４と第１の縦型コラム３１０とを結合することである。
【0019】
図３Ｂは、図２及び図３Ａのスーパージャンクションデバイスの平面図を示す。スーパージャンクションデバイスの平面図は、絶縁材料３０６、エピタキシャル層３０８、第２の縦型コラム３１１、Ｐボディ３１２、Ｎ＋ソース３１４、及びゲート３１８を示す。ゲート３１８の下方におけるチャネルは、（図２に示されているように）Ｎ－エピタキシャル層３０８に結合し、及び、（図３Ａに示されているように）Ｎ型コラムに結合する。
【0020】
図４Ａは、本開示の実施形態による、トレンチとＵＭＯＳゲートとを含むスーパージャンクションデバイスの別の例を示す。図４Ａにおいて言及されている要素が前述の図の要素の一例であり得ること、及び、以下で参照される同様に命名された、及び番号付けされた要素が上述のものと同様に結合されており、上述のものと同様に機能することが理解される。スーパージャンクションデバイス４００は、前述の図と同様の要素を備える。違いは、ゲート４１８がＵＭＯＳゲートであることである。
【0021】
図４Ｂは、図４Ａのスーパージャンクションデバイスの平面図を示す。スーパージャンクションデバイスの平面図は、絶縁材料４０６、エピタキシャル層４０８、Ｐボディ４１２、Ｎ＋ソース４１４、及びゲート４１８を示す。点で満たされたエリアは、ソース接点４１４を第１の縦型コラム４１０に結合するチャネルを示す。
【0022】
図４Ｃは、図４Ａにおけるスーパージャンクションデバイスのチャネルを通る断面を示す。スーパージャンクションデバイスのチャネルを通る断面は、電子がソース４１９からＮ＋ソース４１４まで、及び更に（ゲート４１８に電圧が印加されたとき）第１の縦型コラム４１０まで、及び、更に基材４０２及びドレインまで、スーパージャンクションデバイスをどのように横断するかを示す。
【0023】
図５Ａは、本開示の実施形態による、トレンチとＤＭＯＳゲートとを含むスーパージャンクションデバイスを示す。図５Ａに示される要素が前述の図の要素の一例であり得ること、及び、以下で参照される同様に命名された、及び番号付けされた要素が上述のものと同様に結合されており、上述のものと同様に機能することが理解される。図５Ｂは、本開示の実施形態による、図５Ａにおけるスーパージャンクションデバイスの平面図を示す。図は、ゲート５１８の下方におけるチャネルがソース接点５１４を第１の縦型コラム５１０に結合することを示す。
【0024】
図６Ａは、本開示の実施形態による、ＵＭＯＳゲートを含むスーパージャンクションデバイスの別の例を示す。図６Ａに示される要素が前述の図の要素の一例であり得ること、及び、以下で参照される同様に命名された、及び番号付けされた要素が上述のものと同様に結合されており、上述のものと同様に機能することが理解される。図６Ｂは、本開示の実施形態による、図６Ａにおけるスーパージャンクションデバイスの平面図を示す。
【0025】
図７Ａは、本開示の実施形態による、絶縁されたレジスタを含むスーパージャンクションデバイスの別の例を示す。図７Ａに示される要素が前述の図の要素の一例であり得ること、及び、以下で参照される同様に命名された、及び番号付けされた要素が上述のものと同様に結合されており、上述のものと同様に機能することが理解される。上述のように、縦トレンチは、電荷平衡を更に補助するためにソース・ドレイン間に高電圧耐性経路をもたらすように、例えば半絶縁性多結晶シリコン（ＳＩＰＯＳ）又は別の同等な絶縁材料といった半絶縁材料７３４により充填され得る。スーパージャンクションデバイス７００は、基材層７０２、エピタキシャル層７０８、第１の縦型コラム７１０、第２の縦型コラム７１１、ソース接点７１４、Ｐ型ボディ領域７１２、ゲート酸化物７１６、ゲート接点７１８、ソース電極７１９、及び半絶縁材料７３４を備える。基材層７０２は、シリコン材料を含み得、ドレイン接点７０３の上方にある。半絶縁材料７３４は、ほぼ一定の電界を提供するためにトレンチ内に堆積させられ得、エピタキシャル層７０８の底部又は基材層７０２の底部に結合され得る。絶縁されたレジスタ内では電界が略一定であると想定されるので、絶縁されたレジスタとして機能する半絶縁材料７３４は、スーパージャンクションデバイスにわたってほぼ一定の電界を提供することに役立ち得る。更なる利点は、電荷の非平衡に対して、より高い許容度を提供することである。エピタキシャル層７０８は、基材層７０２の上方に形成される。上述のように、第１の縦型コラム７１０と第２の縦型コラム７１１とは、注入及び拡散により形成される。トレンチは絶縁材料７０６により充填される。絶縁材料７０６は、例えばテトラトキシシラン（ＴＥＯＳ）、熱酸化物、ボロホスホシリケートガラス（ＢＰＳＧ）、非ドープシリカガラス（ＮＳＧ）といった酸化物を使用し得る。トレンチの角度は、８５度から９５度の間であり得る。図７Ａにおいて、トレンチは実質的にＶ字型であり、このことが、絶縁材料がボイドを含まずに充填されることを可能にし、第１の縦型コラム７１０及び第２の縦型コラム７１１の領域が縦方向（ゼロ度）の注入により形成されることを可能にする。ソース接点７１４は、第１の縦型コラム７１０及び第２の縦型コラム７１１に結合される。Ｐ型ボディ領域７１２は、ソース接点７１４に結合される。ゲート酸化物７１６は、ソース接点７１４及びエピタキシャル層７０８の上方に形成される。ゲート７１８は、ゲート酸化物の上方に形成される。他の例において、ゲート７１８は、トレンチ内に形成され得る。ソース電極７１９は、ソース接点７１４の上方に形成される。加えて、パッシベーション層（図示されていない）が、ゲート７１８の上方に形成され得る。
【0026】
図７Ｂは、図７Ａのスーパージャンクションデバイスの平面図を示す。スーパージャンクションデバイスの平面図は、絶縁材料７０６、エピタキシャル層７０８、第２の縦型コラム７１１、Ｐ型ボディ領域７１２、Ｎ＋ソース７１４、ゲート７１８、及び半絶縁層７３４を示す。
【0027】
図８Ａは、本開示の実施形態による、トレンチと半絶縁材料とを含むスーパージャンクションデバイスの別の例を示す。図８Ａにおいて言及されている要素が前述の図の要素の一例であり得ること、及び、以下で参照される同様に命名された、及び番号付けされた要素が上述のものと同様に結合されており、上述のものと同様に機能することが理解される。図７Ａ～図１２Ｂは、ボイドを含まずに絶縁材料の充填を可能にするために縦トレンチを使用した、及び、半絶縁材料を更に備えたスーパージャンクションデバイスの幾つかの実施形態を表す。スーパージャンクションデバイス８００は、前述の図と同様の要素を備える。違いは半絶縁材料がＶ字型であることである。
【0028】
図８Ｂは、図８Ａのスーパージャンクションデバイスの平面図を示す。スーパージャンクションデバイスの平面図は、絶縁材料８０６、エピタキシャル層８０８、第２の縦型コラム８１１、Ｐ型ボディ領域８１２、Ｎ＋ソース８１４、ゲート８１８、及び半絶縁層８３４を示す。
【0029】
図９Ａは、本開示の実施形態による、トレンチと半絶縁材料とを含むスーパージャンクションデバイスの別の例を示す。図９Ａにおいて言及されている要素が前述の図の要素の一例であり得ること、及び、以下で参照される同様に命名された、及び番号付けされた要素が上述のものと同様に結合されており、上述のものと同様に機能することが理解される。スーパージャンクションデバイス９００は、前述の図と同様の要素を備える。違いは、半絶縁材料９３４がエピタキシャル層９０８に結合されていることである。
【0030】
図９Ｂは、図９Ａのスーパージャンクションデバイスの平面図を示す。スーパージャンクションデバイスの平面図は、絶縁材料９０６、エピタキシャル層９０８、第２の縦型コラム９１１、Ｐ型ボディ領域９１２、Ｎ＋ソース９１４、ゲート９１８、及び半絶縁層９３４を示す。
【0031】
図１０Ａは、本開示の実施形態による、ＵＭＯＳゲートと半絶縁材料とを含むスーパージャンクションデバイスの別の例を示す。図１０Ａに示される要素が前述の図の要素の一例であり得ること、及び、以下で参照される同様に命名された、及び番号付けされた要素が上述のものと同様に結合されており、上述のものと同様に機能することが理解される。スーパージャンクションデバイス１０００は前述の図と同様の要素を備える。違いは半絶縁材料１０３４がＰ＋層１００４に結合されていることである。
【0032】
図１０Ｂは、図１０Ａのスーパージャンクションデバイスの平面図を示す。スーパージャンクションデバイスの平面図は、絶縁材料１００６、エピタキシャル層１００８、第２の縦型コラム１０１１、Ｐ型ボディ領域１０１２、Ｎ＋ソース１０１４、ゲート１０１８、及び半絶縁層１０３４を示す。
【0033】
図１１Ａは、本開示の実施形態による、トレンチとＤＭＯＳゲートと半絶縁材料とを含むスーパージャンクションデバイスを示す。図１１Ａに示される要素が前述の図の要素の一例であり得ること、及び、以下で参照される同様に命名された、及び番号付けされた要素が上述のものと同様に結合されており、上述のものと同様に機能することが理解される。
【0034】
図１２Ａは、本開示の実施形態による、ＵＭＯＳゲートと半絶縁材料とを含むスーパージャンクションデバイスの別の例を示す。図１２Ａに示される要素が前述の図の要素の一例であり得ること、及び、以下で参照される同様に命名された、及び番号付けされた要素が上述のものと同様に結合されており、上述のものと同様に機能することが理解される。
【0035】
【0036】
本発明に関して示される例についての上述の説明は、要約で説明される事項を含め、網羅的であることを意図したものではなく、開示される形態そのものへの限定であることを意図したものでもない。本発明の特定の実施形態及び例が本明細書において例示を目的として説明されるが、本発明のより広い趣旨及び範囲から逸脱することなく様々な同等な変更が可能である。実際、具体的で例示的な電圧、電流、周波数、出力範囲値、時間などが説明のために提示されること、及び、本発明の教示による他の実施形態及び例において他の値が使用されてもよいことが理解される。
【0037】
本発明は請求項において規定されるが、本発明が代替的に以下の例により規定され得ることが理解されなければならない。
【0038】
例１：Ｎ型基材の上方にエピタキシャルＮ型層を堆積させることと、エピタキシャルＮ型層の上方にハードマスク層を堆積させることと、エピタキシャルＮ型層において傾斜角度をもつトレンチをエッチングすることと、注入及び拡散によりトレンチに近接した第１の縦型コラムを形成することと、注入及び拡散により第１の縦型コラムに近接した第２の縦型コラムを形成することと、キーホールの形成が避けられるように、絶縁材料によりトレンチを充填することと、第１の縦型コラムと第２の縦型コラムとエピタキシャルＮ型層との上方における絶縁材料を除去するために化学機械平坦化（ＣＭＰ：ｃｈｅｍｉｃａｌ－ｍｅｃｈａｎｉｃａｌ ｐｌａｎａｒｉｚａｔｉｏｎ）を実施することと、ゲート酸化物と多結晶シリコン層とを堆積させることと、ゲートを形成するために多結晶シリコン層の上方におけるゲートマスクを使用してゲート酸化物と多結晶シリコン層とをエッチングすることと、ゲート酸化物の下方にソース接点を埋め込むこと（ｉｍｐｌａｎｔｉｎｇ）と、ソース接点の下方にＰ型ボディ領域を埋め込むことと、ソース電極とゲート接点とを形成することと、Ｎ型基材の下方にドレイン接点を形成することとを含む、スーパージャンクションデバイス構造物を形成する方法。
【0039】
例２：略一定の電界を提供するためにトレンチ内に半絶縁材料を堆積させることを更に含む、例１に記載の方法。
【0040】
例３：８５度から９５度の間の角度にトレンチをエッチングすることを更に含む、前述の例のいずれか１つに記載の方法。
【0041】
例４：第１の縦型コラムが、Ｐ型半導体であり、第２の縦型コラムが、Ｎ型半導体である、前述の例のいずれか１つに記載の方法。
【0042】
例５：第１の縦型コラムの注入量と第２の縦型コラムの注入量とがおおむね等しい、前述の例のいずれか１つに記載の方法。
【0043】
例６：第１の縦型コラムの注入量と第２の縦型コラムの注入量とがおおむね等しい、前述の例のいずれか１つに記載の方法。
【0044】
例７：第１の縦型コラム又は第２の縦型コラムの一部としてリン酸を注入すること及び拡散させることを更に含む、前述の例のいずれか１つに記載の方法。
【0045】
例８：チャネルマスクを堆積させることと、及び、閾値電圧を調節するためにｐ型ボディ領域の上部に注入することとを更に含む、前述の例のいずれか１つに記載の方法。
【0046】
例９：ドレイン接点と、ドレイン接点の上方における基材層と、基材層の上方におけるエピタキシャル層と、スーパージャンクションデバイスの底部に対するＰ型注入により形成されたエピタキシャル層の上方におけるＰ＋層と、ハードマスク層の使用により形成された傾斜角度をもつトレンチであって、トレンチが、絶縁材料により充填された、トレンチと、トレンチに近接して形成された第１の縦型コラムと、第１の縦型コラムに近接して形成された第２の縦型コラムと、第１の縦型コラムと第２の縦型コラムとに結合されたソース接点と、ソース接点に結合されたＰ型ボディ領域と、ソース接点とエピタキシャル層との上方に形成されたゲート酸化物とゲート酸化物の上方に形成されたゲートとを備える、スーパージャンクションデバイス。
【0047】
例１０：トレンチが基材層まで延びた、例９に記載のスーパージャンクションデバイス。
【0048】
例１１：トレンチ内に堆積させられた半絶縁材料であって、半絶縁材料が、エピタキシャル層の上部においてソース接点に結合された、又は、基材層に結合された、半絶縁材料を更に備える、前述の例のいずれか１つに記載のスーパージャンクションデバイス。
【0049】
例１２：半絶縁材料が、トレンチ内においてｕ字型を形成する、半絶縁材料が、エピタキシャル層の上部においてソース接点に結合された、又は、基材層に結合された、前述の例のいずれか１つに記載のスーパージャンクションデバイス。
【0050】
例１３：基材層とトレンチの底部との間に形成されたエピタキシャルバッファ層を更に備える、前述の例のいずれか１つに記載のスーパージャンクションデバイス。
【0051】
例１４：第１の縦型コラムが、Ｐ型半導体であり、第２の縦型コラムが、Ｎ型半導体である、前述の例のいずれか１つに記載のスーパージャンクションデバイス。
【0052】
例１５：第１の縦型コラムが、Ｎ型半導体であり、第２の縦型コラムが、Ｐ型半導体である、前述の例のいずれか１つに記載のスーパージャンクションデバイス。
【0053】
例１６：ゲートが、ＤＭＯＳゲートである、前述の例のいずれか１つに記載のスーパージャンクションデバイス。
【0054】
例１７：ゲートが、ＵＭＯＳゲートである、前述の例のいずれか１つに記載のスーパージャンクションデバイス。
【0055】
例１８：トレンチの傾斜角度が、８５度から９５度の間である、前述の例のいずれか１つに記載のスーパージャンクションデバイス。
【0056】
例１９：ゲートの上方に形成されたパッシベーション層を更に備える、前述の例のいずれか１つに記載のスーパージャンクションデバイス。
【0057】
例２０：ゲートが、トレンチ内に形成された前述の例のいずれか１つに記載のスーパージャンクションデバイス。
【0058】
例２１：トレンチがボイドを含まずに酸化物により充填されることを可能にするために、及び、２つのコラム領域が縦の実質的にゼロ度の注入により形成されることを可能にするために、トレンチが、Ｖ字型である、前述の例のいずれか１つに記載のスーパージャンクションデバイス。
【図1】
【図2】
【図3A】
【図3B】
【図4A】
【図4B】
【図4C】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【国際調査報告】