(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-08-08
(54)【発明の名称】可変型ロジックインメモリセル
(51)【国際特許分類】
G11C 11/401 20060101AFI20240801BHJP
H10B 12/00 20230101ALI20240801BHJP
G11C 16/04 20060101ALI20240801BHJP
【ＦＩ】
G11C11/401
H10B12/00 601
G11C16/04
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023580548
(86)(22)【出願日】2022-10-13
(85)【翻訳文提出日】2024-01-31
(86)【国際出願番号】 KR2022015457
(87)【国際公開番号】W WO2023063732
(87)【国際公開日】2023-04-20
(31)【優先権主張番号】10-2021-0136713
(32)【優先日】2021-10-14
(33)【優先権主張国・地域又は機関】KR
(81)【指定国・地域】
(71)【出願人】
【識別番号】314000442
【氏名又は名称】高麗大学校産学協力団
【氏名又は名称原語表記】ＫＯＲＥＡ ＵＮＩＶＥＲＳＩＴＹ ＲＥＳＥＡＲＣＨ ＡＮＤ ＢＵＳＩＮＥＳＳ ＦＯＵＮＤＡＴＩＯＮ
【住所又は居所原語表記】１４５， Ａｎａｍ－ｒｏ Ｓｅｏｎｇｂｕｋ－ｇｕ Ｓｅｏｕｌ ０２８４１， Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000383
【氏名又は名称】弁理士法人エビス国際特許事務所
(72)【発明者】
【氏名】キム サンセ
(72)【発明者】
【氏名】チョ キョンア
(72)【発明者】
【氏名】ペク ウヌ
(72)【発明者】
【氏名】チョン ジュヒ
(72)【発明者】
【氏名】ソン ジェミン
(72)【発明者】
【氏名】キム テハム
(72)【発明者】
【氏名】ヤン エジン
【テーマコード（参考）】
5B225
5F083
5M024
【Ｆターム（参考）】
5B225BA08
5B225FA05
5F083ER02
5F083ER03
5F083ER05
5F083ER06
5F083ER08
5F083ER10
5F083ER13
5F083ER14
5F083ER15
5F083ER16
5F083ER18
5F083ER20
5F083FZ10
5F083GA01
5F083GA05
5F083GA09
5F083HA02
5F083JA01
5F083JA31
5F083KA01
5F083KA05
5F083LA12
5F083LA16
5M024BB02
5M024HH03
5M024PP05
5M024PP09
(57)【要約】
本発明は、トリプルゲートフィードバックメモリ素子で構成された可変型ロジックインメモリセルに関し、本発明の一実施例に係る可変型ロジックインメモリセルは、ドレイン領域、チャネル領域、ソース領域を含み、前記チャネル領域上で第１及び第２プログラミングゲート電極及びコントロールゲート電極が形成されたゲート領域を含む、トリプルゲートフィードバックメモリ素子を複数含む。
【選択図】図４Ｂ
【選択図】図４Ｂ
【特許請求の範囲】
【請求項1】
ドレイン領域、チャネル領域、ソース領域を含み、前記チャネル領域上で第１及び第２プログラミングゲート電極及びコントロールゲート電極が形成されたゲート領域を含む、トリプルゲートフィードバックメモリ素子を複数含み、前記複数のトリプルゲートフィードバックメモリ素子のそれぞれは、前記第１及び第２プログラミングゲート電極を介して印加されるプログラム電圧（ＶＰＧ）のレベルに応じて、前記チャネル領域において前記第１及び第２プログラミングゲート電極の下のチャネル領域が、第１チャネル動作及び第２チャネル動作のいずれか１つのチャネル動作を行い、前記コントロールゲート電極を介して印加されるコントロール電圧（ＶＣＧ）のレベルに基づいて、オン状態（ｏｎ ｓｔａｔｅ）及びオフ状態（ｏｆｆ ｓｔａｔｅ）のいずれか１つの状態に決定され、前記行われたいずれか１つのチャネル動作で前記いずれか１つの状態によって変化する出力電圧（ＶＯＵＴ）のレベルに基づいて論理演算機能及びメモリ機能を行うことを特徴とする、可変型ロジックインメモリセル。
【請求項2】
前記ドレイン領域は、ｐドープ状態であり、前記ソース領域は、ｎドープ状態であり、
前記チャネル領域は、真性（ｉｎｔｒｉｎｓｉｃ）状態であり、
前記チャネル領域において前記第１及び第２プログラミングゲート電極の下のチャネル領域は、前記プログラム電圧（ＶＰＧ）のレベルがハイレベルである場合に、前記第１チャネル動作に該当するｎチャネルとして動作し、前記プログラム電圧（ＶＰＧ）のレベルがローレベルである場合に、前記第２チャネル動作に該当するｐチャネルとして動作することを特徴とする、請求項１に記載の可変型ロジックインメモリセル。
【請求項3】
前記複数のトリプルゲートフィードバックメモリ素子のそれぞれは、前記チャネル領域において前記第１及び第２プログラミングゲート電極の下のチャネル領域が前記第１チャネル動作を行う場合、前記印加されるコントロール電圧（ＶＣＧ）のレベルがハイレベルである場合にオン状態に決定され、前記印加されるコントロール電圧（ＶＣＧ）のレベルがローレベルである場合にオフ状態に決定されることを特徴とする、請求項１に記載の可変型ロジックインメモリセル。
【請求項4】
前記複数のトリプルゲートフィードバックメモリ素子のそれぞれは、前記チャネル領域において前記第１及び第２プログラミングゲート電極の下のチャネル領域が前記第１チャネル動作を行う場合、前記印加されるコントロール電圧（ＶＣＧ）のレベルがゼロレベルからハイレベルに増加すると、前記チャネル領域において前記コントロールゲート電極の下のチャネル領域と、前記ソース領域に隣接する前記第２プログラミングゲート電極の下のチャネル領域との間のポテンシャル障壁の高さが低くなり、前記低くなったポテンシャル障壁により前記ソース領域から電子が注入される第１正のフィードバックループ（ｐｏｓｉｔｉｖｅ ｆｅｅｄｂａｃｋ ｌｏｏｐ）が発生し、電流が流れる前記オン状態となることを特徴とする、請求項３に記載の可変型ロジックインメモリセル。
【請求項5】
前記複数のトリプルゲートフィードバックメモリ素子のそれぞれは、前記チャネル領域において前記第１及び第２プログラミングゲート電極の下のチャネル領域が前記第２チャネル動作を行う場合、前記印加されるコントロール電圧（ＶＣＧ）のレベルがハイレベルである場合にオフ状態に決定され、前記印加されるコントロール電圧（ＶＣＧ）のレベルがローレベルである場合にオン状態に決定されることを特徴とする、請求項１に記載の可変型ロジックインメモリセル。
【請求項6】
前記複数のトリプルゲートフィードバックメモリ素子のそれぞれは、前記チャネル領域において前記第１及び第２プログラミングゲート電極の下のチャネル領域が前記第２チャネル動作を行う場合、前記印加されるコントロール電圧（ＶＣＧ）のレベルがゼロレベルからローレベルに減少すると、前記チャネル領域において前記コントロールゲート電極の下のチャネル領域と、前記ドレイン領域に隣接する前記第１プログラミングゲート電極の下のチャネル領域との間のポテンシャル障壁の高さが低くなり、前記低くなったポテンシャル障壁により前記ドレイン領域から正孔が注入される第２正のフィードバックループ（ｐｏｓｉｔｉｖｅ ｆｅｅｄｂａｃｋ ｌｏｏｐ）が発生し、電流が流れる前記オン状態となることを特徴とする、請求項５に記載の可変型ロジックインメモリセル。
【請求項7】
前記可変型ロジックインメモリセルは、前記複数のトリプルゲートフィードバックメモリ素子のうち２つのトリプルゲートフィードバックメモリ素子のドレイン領域同士が接続され、ソース領域同士が接続される複数の第１並列接続部で構成される第１回路構造、及び前記複数のトリプルゲートフィードバックメモリ素子のうち４つのトリプルゲートフィードバックメモリ素子のうち２つのトリプルゲートフィードバックメモリ素子のドレイン領域とソース領域が直列に接続された第１直列接続部と、残りの２つのトリプルゲートフィードバックメモリ素子のドレイン領域とソース領域が直列に接続された第２直列接続部との間の共通のドレイン領域と共通のソース領域が接続される複数の第２並列接続部で構成される第２回路構造のいずれか１つの回路構造で構成されることを特徴とする、請求項１に記載の可変型ロジックインメモリセル。
【請求項8】
前記可変型ロジックインメモリセルは、前記第１回路構造で構成される場合、前記複数の第１並列接続部のうちの最初の第１並列接続部のドレイン端にドレイン電圧（ＶＤＤ）を印加し、前記複数の第１並列接続部のうちの最後の第１並列接続部のソース端にソース電圧（ＶＳＳ）を印加し、
前記第２回路構造で構成される場合、前記複数の第２並列接続部のうちの最初の第２並列接続部のドレイン端にドレイン電圧（ＶＤＤ）を印加し、前記複数の第２並列接続部のうちの最後の第２並列接続部のソース端にソース電圧（ＶＳＳ）を印加することを特徴とする、請求項７に記載の可変型ロジックインメモリセル。
【請求項9】
前記可変型ロジックインメモリセルは、前記第２回路構造で構成され、前記複数の第２並列接続部のうちの最初の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が前記第２チャネル動作を行い、最後の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が前記第１チャネル動作を行い、前記コントロール電圧（ＶＣＧ）のレベルがローレベルである場合に、前記出力電圧（ＶＯＵＴ）のレベルがハイレベルであり、前記コントロール電圧（ＶＣＧ）のレベルがハイレベルである場合に、前記出力電圧（ＶＯＵＴ）のレベルがローレベルに前記論理演算機能を行うことを特徴とする、請求項８に記載の可変型ロジックインメモリセル。
【請求項10】
前記可変型ロジックインメモリセルは、前記第２回路構造で構成され、前記複数の第２並列接続部のうちの最初の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が前記第１チャネル動作を行い、最後の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が前記第２チャネル動作を行い、前記コントロール電圧（ＶＣＧ）のレベルがローレベルである場合に、前記出力電圧（ＶＯＵＴ）のレベルがローレベルであり、前記コントロール電圧（ＶＣＧ）のレベルがハイレベルである場合に、前記出力電圧（ＶＯＵＴ）のレベルがハイレベルに前記論理演算機能を行うことを特徴とする、請求項８に記載の可変型ロジックインメモリセル。
【請求項11】
前記可変型ロジックインメモリセルは、前記第２回路構造で構成され、前記複数の第２並列接続部のうちの最初の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が前記第２チャネル動作を行い、最後の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が前記第１チャネル動作を行い、前記コントロール電圧（ＶＣＧ）のうちの第１コントロール電圧（ＶＡ）は、前記最初の第２並列接続部の左側及び前記最後の第２並列接続部の上側に印加され、前記コントロール電圧（ＶＣＧ）のうちの第２コントロール電圧（ＶＢ）は、前記最初の第２並列接続部の右側及び前記最後の第２並列接続部の下側に印加され、前記第１コントロール電圧（ＶＡ）及び前記第２コントロール電圧（ＶＢ）のレベルのいずれか一方のレベルのみがハイレベルであるか、または両方がローレベルである場合に、前記出力電圧（ＶＯＵＴ）のレベルがハイレベルであり、前記第１コントロール電圧（ＶＡ）及び前記第２コントロール電圧（ＶＢ）のレベルの両方がハイレベルである場合に、前記出力電圧（ＶＯＵＴ）のレベルがローレベルに前記論理演算機能を行うことを特徴とする、請求項８に記載の可変型ロジックインメモリセル。
【請求項12】
前記可変型ロジックインメモリセルは、前記第２回路構造で構成され、前記複数の第２並列接続部のうちの最初の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が前記第２チャネル動作を行い、最後の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が前記第１チャネル動作を行い、前記コントロール電圧（ＶＣＧ）のうちの第１コントロール電圧（ＶＡ）は、前記最初の第２並列接続部の上側及び前記最後の第２並列接続部の左側に印加され、前記コントロール電圧（ＶＣＧ）のうちの第２コントロール電圧（ＶＢ）は、前記最初の第２並列接続部の下側及び前記最後の第２並列接続部の右側に印加され、前記第１コントロール電圧（ＶＡ）及び前記第２コントロール電圧（ＶＢ）のレベルのいずれか一方のレベルのみがローレベルであるか、または両方がハイレベルである場合に、前記出力電圧（ＶＯＵＴ）のレベルがローレベルであり、前記第１コントロール電圧（ＶＡ）及び前記第２コントロール電圧（ＶＢ）のレベルの両方がローレベルである場合に、前記出力電圧（ＶＯＵＴ）のレベルがハイレベルに前記論理演算機能を行うことを特徴とする、請求項８に記載の可変型ロジックインメモリセル。
【請求項13】
前記可変型ロジックインメモリセルは、前記第２回路構造で構成され、前記複数の第２並列接続部のうちの最初の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が前記第１チャネル動作を行い、最後の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が前記第２チャネル動作を行い、前記コントロール電圧（ＶＣＧ）のうちの第１コントロール電圧（ＶＡ）は、前記最初の第２並列接続部の上側及び前記最後の第２並列接続部の左側に印加され、前記コントロール電圧（ＶＣＧ）のうちの第２コントロール電圧（ＶＢ）は、前記最初の第２並列接続部の下側及び前記最後の第２並列接続部の右側に印加され、前記第１コントロール電圧（ＶＡ）及び前記第２コントロール電圧（ＶＢ）のレベルのいずれか一方のレベルがローレベルである場合に、前記出力電圧（ＶＯＵＴ）のレベルがローレベルであり、前記第１コントロール電圧（ＶＡ）及び前記第２コントロール電圧（ＶＢ）のレベルの両方がハイレベルである場合に、前記出力電圧（ＶＯＵＴ）のレベルがハイレベルに前記論理演算機能を行うことを特徴とする、請求項８に記載の可変型ロジックインメモリセル。
【請求項14】
前記可変型ロジックインメモリセルは、前記第２回路構造で構成され、前記複数の第２並列接続部のうちの最初の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が前記第１チャネル動作を行い、最後の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が前記第２チャネル動作を行い、前記コントロール電圧（ＶＣＧ）のうちの第１コントロール電圧（ＶＡ）は、前記最初の第２並列接続部の左側及び前記最後の第２並列接続部の上側に印加され、前記コントロール電圧（ＶＣＧ）のうちの第２コントロール電圧（ＶＢ）は、前記最初の第２並列接続部の右側及び前記最後の第２並列接続部の下側に印加され、前記第１コントロール電圧（ＶＡ）及び前記第２コントロール電圧（ＶＢ）のレベルのいずれか一方のレベルがハイレベルである場合に、前記出力電圧（ＶＯＵＴ）のレベルがハイレベルであり、前記第１コントロール電圧（ＶＡ）及び前記第２コントロール電圧（ＶＢ）のレベルの両方がローレベルである場合に、前記出力電圧（ＶＯＵＴ）のレベルがローレベルに前記論理演算機能を行うことを特徴とする、請求項８に記載の可変型ロジックインメモリセル。
【請求項15】
前記可変型ロジックインメモリセルは、前記第２回路構造で構成され、前記複数の第２並列接続部のうちの最初の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子のうちの左側は前記第１チャネル動作を行い、右側は前記第２チャネル動作を行い、最後の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子のうちの左上側は前記第２チャネル動作を行い、右上側は前記第１チャネル動作を行い、左下側は前記第１チャネル動作を行い、右下側は前記第２チャネル動作を行い、前記コントロール電圧（ＶＣＧ）のうちの第１コントロール電圧（ＶＡ）は、前記最初の第２並列接続部及び前記最後の第２並列接続部の上側に印加され、前記コントロール電圧（ＶＣＧ）のうちの第２コントロール電圧（ＶＢ）は、前記最初の第２並列接続部及び前記最後の第２並列接続部の下側に印加され、前記第１コントロール電圧（ＶＡ）及び前記第２コントロール電圧（ＶＢ）のレベルが同じレベルである場合に、前記出力電圧（ＶＯＵＴ）のレベルがハイレベルであり、前記第１コントロール電圧（ＶＡ）及び前記第２コントロール電圧（ＶＢ）のレベルが異なるレベルである場合に、前記出力電圧（ＶＯＵＴ）のレベルがローレベルに前記論理演算機能を行うことを特徴とする、請求項８に記載の可変型ロジックインメモリセル。
【請求項16】
前記可変型ロジックインメモリセルは、前記第２回路構造で構成され、前記複数の第２並列接続部のうちの最初の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子のうちの左上側は前記第２チャネル動作を行い、右上側は前記第１チャネル動作を行い、左下側は前記第１チャネル動作を行い、右下側は前記第２チャネル動作を行い、最後の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子のうちの左側は前記第１チャネル動作を行い、右側は前記第２チャネル動作を行い、前記コントロール電圧（ＶＣＧ）のうちの第１コントロール電圧（ＶＡ）は、前記最初の第２並列接続部及び前記最後の第２並列接続部の上側に印加され、前記コントロール電圧（ＶＣＧ）のうちの第２コントロール電圧（ＶＢ）は、前記最初の第２並列接続部及び前記最後の第２並列接続部の下側に印加され、前記第１コントロール電圧（ＶＡ）及び前記第２コントロール電圧（ＶＢ）のレベルが同じレベルである場合に、前記出力電圧（ＶＯＵＴ）のレベルがローレベルであり、前記第１コントロール電圧（ＶＡ）及び前記第２コントロール電圧（ＶＢ）のレベルが異なるレベルである場合に、前記出力電圧（ＶＯＵＴ）のレベルがハイレベルに前記論理演算機能を行うことを特徴とする、請求項８に記載の可変型ロジックインメモリセル。
【請求項17】
前記可変型ロジックインメモリセルは、前記ドレイン電圧（ＶＤＤ）、前記ソース電圧（ＶＳＳ）、前記プログラム電圧（ＶＰＧ）及び前記コントロール電圧（ＶＣＧ）がゼロレベルで印加される場合に、前記出力電圧（ＶＯＵＴ）のレベルを維持して前記メモリ機能を行うことを特徴とする、請求項８に記載の可変型ロジックインメモリセル。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、トリプルゲートフィードバックメモリ素子で構成された可変型ロジックインメモリセルに関し、より詳細には、正のフィードバックループ（ｐｏｓｉｔｉｖｅ ｆｅｅｄｂａｃｋ ｌｏｏｐ）で駆動するトリプルゲートフィードバックメモリ素子を用いて論理演算機能及びメモリ機能を提供する可変型ロジックインメモリセルを具現する技術に関する。
【背景技術】
【0002】
従来のフォンノイマン（ｖｏｎ Ｎｅｕｍａｎｎ）ベースのコンピュータシステムは、プロセッサとメモリが分離され、バス（ｂｕｓ）を介してデータの伝送が行われる。
【0003】
しかし、コンピューティング性能の増加に伴い、プロセッサとメモリとのデータ処理速度の差によりボトルネック現象が発生するようになり、大容量データの処理に限界を見せ始めている。
【0004】
言い換えると、半導体産業の革命的な発展であるフォンノイマンベースのシステムは、現代のコンピュータの統合密度と性能を向上させたが、プロセッサとメモリ階層構造との間の物理的な分離によって、多くのエネルギーが消耗され、データの伝送及び待機時間が長いという欠点がある。
【0005】
４次産業革命後、５Ｇ通信標準、モノのインターネット（ＩｏＴ）、人工知能（ＡＩ）のようなデータ集約的なアプリケーションの増加を考慮すると、新しいコンピューティングパラダイムは、大規模のデータ処理要求事項に必須である。
【0006】
上述した問題を解決するために、演算と記憶機能を融合したロジックインメモリ（ｌｏｇｉｃ ｉｎ ｍｅｍｏｒｙ、ＬＩＭ）技術に対する研究が集中及び加速化されている。
【0007】
ロジックインメモリ技術は、プロセッサの演算機能とメモリの記憶機能を同じ空間で行うので、データの伝送時に発生する遅延時間及び電力消耗を減少させ、システムの集積度を大幅に向上させることができる。
【0008】
従来のロジックインメモリ技術は、揮発性メモリ素子に該当するＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＤＲＡＭ（ｄｙｎａｍｉｃ ＲＡＭ）と、不揮発性メモリ素子に該当するＲｅＲＡＭ（ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＭＲＡＭ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＰＣＲＡＭ（ｐｈａｓｅ－ｃｈａｎｇｅ ＲＡＭ）などに基づいて活発に研究されてきた。
【0009】
揮発性メモリ素子ベースのロジックインメモリ技術の場合、安定した動作のために多数のトランジスタが必要であるため、全体面積と電力消耗が高いという限界が存在する。
【0010】
また、不揮発性メモリ素子ベースのロジックインメモリ技術の場合、非シリコン物質を使用するため複雑な工程過程が要求され、低い素子均一性及び安定性により実用化され難い。
【0011】
また、既に研究されたロジックインメモリ技術は、一つのセルで全ての基本ＣＭＯＳ論理演算を具現することができず、論理演算によって個別的な回路及び配線が要求されることによって、低い集積度を有する。
【0012】
そのため、シリコンベースのＣＭＯＳ工程を活用して作製が可能であり、一つのセル内で全ての基本ロジック演算を行い、その値を格納する可変型ロジックインメモリセル技術の開発が必要な状況である。
【発明の概要】
【発明が解決しようとする課題】
【0013】
本発明は、正のフィードバックループ（ｐｏｓｉｔｉｖｅ ｆｅｅｄｂａｃｋ ｌｏｏｐ）で駆動するトリプルゲートフィードバックメモリ素子を用いて論理演算機能及びメモリ機能を提供する可変型ロジックインメモリセルを具現することを目的とする。
【0014】
本発明は、既存のＣＭＯＳ工程を適用したシリコンベースのフィードバックメモリ素子であるトリプルゲートフィードバックメモリ素子を活用して可変型ロジックインメモリセルを具現することを目的とする。
【0015】
本発明は、チャネルタイプの可変特性を有するトリプルゲートフィードバックメモリ素子を用いて全ての基本論理演算を行い、行われた論理演算の結果を記憶する可変型ロジックインメモリセルを具現することを目的とする。
【0016】
本発明は、論理演算と格納機能の融合を通じて、データボトルネック現象による処理速度及び集積化の限界を改善することを目的とする。
【0017】
本発明は、チャネルタイプの可変特性を用いて、構造の変更及び外部バイアスなしに論理演算値を維持する優れたメモリ特性で待機電力効率を向上させることを目的とする。
【課題を解決するための手段】
【0018】
本発明の一実施例に係る可変型ロジックインメモリセルは、ドレイン領域、チャネル領域、ソース領域を含み、前記チャネル領域上で第１及び第２プログラミングゲート電極及びコントロールゲート電極が形成されたゲート領域を含む、トリプルゲートフィードバックメモリ素子を複数含み、前記複数のトリプルゲートフィードバックメモリ素子のそれぞれは、前記第１及び第２プログラミングゲート電極を介して印加されるプログラム電圧ＶＰＧのレベルに応じて、前記チャネル領域において前記第１及び第２プログラミングゲート電極の下のチャネル領域が、第１チャネル動作及び第２チャネル動作のいずれか１つのチャネル動作を行い、前記コントロールゲート電極を介して印加されるコントロール電圧ＶＣＧのレベルに基づいて、オン状態（ｏｎ ｓｔａｔｅ）及びオフ状態（ｏｆｆ ｓｔａｔｅ）のいずれか１つの状態に決定され、前記行われたいずれか１つのチャネル動作で前記いずれか１つの状態によって変化する出力電圧ＶＯＵＴのレベルに基づいて論理演算機能及びメモリ機能を行うことができる。
【0019】
前記ドレイン領域は、ｐドープ状態であり、前記ソース領域は、ｎドープ状態であり、前記チャネル領域は、真性（ｉｎｔｒｉｎｓｉｃ）状態であり、前記チャネル領域において前記第１及び第２プログラミングゲート電極の下のチャネル領域は、前記プログラム電圧ＶＰＧのレベルがハイレベルである場合に、前記第１チャネル動作に該当するｎチャネルとして動作し、前記プログラム電圧ＶＰＧのレベルがローレベルである場合に、前記第２チャネル動作に該当するｐチャネルとして動作することができる。
【0020】
前記複数のトリプルゲートフィードバックメモリ素子のそれぞれは、前記チャネル領域において前記第１及び第２プログラミングゲート電極の下のチャネル領域が前記第１チャネル動作を行う場合、前記印加されるコントロール電圧ＶＣＧのレベルがハイレベルである場合にオン状態に決定され、前記印加されるコントロール電圧ＶＣＧのレベルがローレベルである場合にオフ状態に決定され得る。
【0021】
前記複数のトリプルゲートフィードバックメモリ素子のそれぞれは、前記チャネル領域において前記第１及び第２プログラミングゲート電極の下のチャネル領域が前記第１チャネル動作を行う場合、前記印加されるコントロール電圧ＶＣＧのレベルがゼロレベルからハイレベルに増加すると、前記チャネル領域において前記コントロールゲート電極の下のチャネル領域と、前記ソース領域に隣接する前記第２プログラミングゲート電極の下のチャネル領域との間のポテンシャル障壁の高さが低くなり、前記低くなったポテンシャル障壁により前記ソース領域から電子が注入される第１正のフィードバックループ（ｐｏｓｉｔｉｖｅ ｆｅｅｄｂａｃｋ ｌｏｏｐ）が発生し、電流が流れる前記オン状態となり得る。
【0022】
前記複数のトリプルゲートフィードバックメモリ素子のそれぞれは、前記チャネル領域において前記第１及び第２プログラミングゲート電極の下のチャネル領域が前記第２チャネル動作を行う場合、前記印加されるコントロール電圧ＶＣＧのレベルがハイレベルである場合にオフ状態に決定され、前記印加されるコントロール電圧ＶＣＧのレベルがローレベルである場合にオン状態に決定され得る。
【0023】
前記複数のトリプルゲートフィードバックメモリ素子のそれぞれは、前記チャネル領域において前記第１及び第２プログラミングゲート電極の下のチャネル領域が前記第２チャネル動作を行う場合、前記印加されるコントロール電圧ＶＣＧのレベルがゼロレベルからローレベルに減少すると、前記チャネル領域において前記コントロールゲート電極の下のチャネル領域と、前記ドレイン領域に隣接する前記第１プログラミングゲート電極の下のチャネル領域との間のポテンシャル障壁の高さが低くなり、前記低くなったポテンシャル障壁により前記ドレイン領域から正孔が注入される第２正のフィードバックループ（ｐｏｓｉｔｉｖｅ ｆｅｅｄｂａｃｋ ｌｏｏｐ）が発生し、電流が流れる前記オン状態となり得る。
【0024】
前記可変型ロジックインメモリセルは、前記複数のトリプルゲートフィードバックメモリ素子のうち２つのトリプルゲートフィードバックメモリ素子のドレイン領域同士が接続され、ソース領域同士が接続される複数の第１並列接続部で構成される第１回路構造、及び前記複数のトリプルゲートフィードバックメモリ素子のうち４つのトリプルゲートフィードバックメモリ素子のうち２つのトリプルゲートフィードバックメモリ素子のドレイン領域とソース領域が直列に接続された第１直列接続部と、残りの２つのトリプルゲートフィードバックメモリ素子のドレイン領域とソース領域が直列に接続された第２直列接続部との間の共通のドレイン領域と共通のソース領域が接続される複数の第２並列接続部で構成される第２回路構造のいずれか１つの回路構造で構成され得る。
【0025】
前記可変型ロジックインメモリセルは、前記第１回路構造で構成される場合、前記複数の第１並列接続部のうちの最初の第１並列接続部のドレイン端にドレイン電圧ＶＤＤを印加し、前記複数の第１並列接続部のうちの最後の第１並列接続部のソース端にソース電圧ＶＳＳを印加し、前記第２回路構造で構成される場合、前記複数の第２並列接続部のうちの最初の第２並列接続部のドレイン端にドレイン電圧ＶＤＤを印加し、前記複数の第２並列接続部のうちの最後の第２並列接続部のソース端にソース電圧ＶＳＳを印加することができる。
【0026】
前記可変型ロジックインメモリセルは、前記第２回路構造で構成され、前記複数の第２並列接続部のうちの最初の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が前記第２チャネル動作を行い、最後の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が前記第１チャネル動作を行い、前記コントロール電圧ＶＣＧのレベルがローレベルである場合に、前記出力電圧ＶＯＵＴのレベルがハイレベルであり、前記コントロール電圧ＶＣＧのレベルがハイレベルである場合に、前記出力電圧ＶＯＵＴのレベルがローレベルに前記論理演算機能を行うことができる。
【0027】
前記可変型ロジックインメモリセルは、前記第２回路構造で構成され、前記複数の第２並列接続部のうちの最初の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が前記第１チャネル動作を行い、最後の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が前記第２チャネル動作を行い、前記コントロール電圧ＶＣＧのレベルがローレベルである場合に、前記出力電圧ＶＯＵＴのレベルがローレベルであり、前記コントロール電圧ＶＣＧのレベルがハイレベルである場合に、前記出力電圧ＶＯＵＴのレベルがハイレベルに前記論理演算機能を行うことができる。
【0028】
前記可変型ロジックインメモリセルは、前記第２回路構造で構成され、前記複数の第２並列接続部のうちの最初の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が前記第２チャネル動作を行い、最後の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が前記第１チャネル動作を行い、前記コントロール電圧ＶＣＧのうちの第１コントロール電圧ＶＡは、前記最初の第２並列接続部の左側及び前記最後の第２並列接続部の上側に印加され、前記コントロール電圧ＶＣＧのうちの第２コントロール電圧ＶＢは、前記最初の第２並列接続部の右側及び前記最後の第２並列接続部の下側に印加され、前記第１コントロール電圧ＶＡ及び前記第２コントロール電圧ＶＢのレベルのいずれか一方のレベルのみがハイレベルであるか、または両方がローレベルである場合に、前記出力電圧ＶＯＵＴのレベルがハイレベルであり、前記第１コントロール電圧ＶＡ及び前記第２コントロール電圧ＶＢのレベルの両方がハイレベルである場合に、前記出力電圧ＶＯＵＴのレベルがローレベルに前記論理演算機能を行うことができる。
【0029】
前記可変型ロジックインメモリセルは、前記第２回路構造で構成され、前記複数の第２並列接続部のうちの最初の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が前記第２チャネル動作を行い、最後の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が前記第１チャネル動作を行い、前記コントロール電圧ＶＣＧのうちの第１コントロール電圧ＶＡは、前記最初の第２並列接続部の上側及び前記最後の第２並列接続部の左側に印加され、前記コントロール電圧ＶＣＧのうちの第２コントロール電圧ＶＢは、前記最初の第２並列接続部の下側及び前記最後の第２並列接続部の右側に印加され、前記第１コントロール電圧ＶＡ及び前記第２コントロール電圧ＶＢのレベルのいずれか一方のレベルのみがローレベルであるか、または両方がハイレベルである場合に、前記出力電圧ＶＯＵＴのレベルがローレベルであり、前記第１コントロール電圧ＶＡ及び前記第２コントロール電圧ＶＢのレベルの両方がローレベルである場合に、前記出力電圧ＶＯＵＴのレベルがハイレベルに前記論理演算機能を行うことができる。
【0030】
前記可変型ロジックインメモリセルは、前記第２回路構造で構成され、前記複数の第２並列接続部のうちの最初の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が前記第１チャネル動作を行い、最後の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が前記第２チャネル動作を行い、前記コントロール電圧ＶＣＧのうちの第１コントロール電圧ＶＡは、前記最初の第２並列接続部の上側及び前記最後の第２並列接続部の左側に印加され、前記コントロール電圧ＶＣＧのうちの第２コントロール電圧ＶＢは、前記最初の第２並列接続部の下側及び前記最後の第２並列接続部の右側に印加され、前記第１コントロール電圧ＶＡ及び前記第２コントロール電圧ＶＢのレベルのいずれか一方のレベルがローレベルである場合に、前記出力電圧ＶＯＵＴのレベルがローレベルであり、前記第１コントロール電圧ＶＡ及び前記第２コントロール電圧ＶＢのレベルの両方がハイレベルである場合に、前記出力電圧ＶＯＵＴのレベルがハイレベルに前記論理演算機能を行うことができる。
【0031】
前記可変型ロジックインメモリセルは、前記第２回路構造で構成され、前記複数の第２並列接続部のうちの最初の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が前記第１チャネル動作を行い、最後の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が前記第２チャネル動作を行い、前記コントロール電圧ＶＣＧのうちの第１コントロール電圧ＶＡは、前記最初の第２並列接続部の左側及び前記最後の第２並列接続部の上側に印加され、前記コントロール電圧ＶＣＧのうちの第２コントロール電圧ＶＢは、前記最初の第２並列接続部の右側及び前記最後の第２並列接続部の下側に印加され、前記第１コントロール電圧ＶＡ及び前記第２コントロール電圧ＶＢのレベルのいずれか一方のレベルがハイレベルである場合に、前記出力電圧ＶＯＵＴのレベルがハイレベルであり、前記第１コントロール電圧ＶＡ及び前記第２コントロール電圧ＶＢのレベルの両方がローレベルである場合に、前記出力電圧ＶＯＵＴのレベルがローレベルに前記論理演算機能を行うことができる。
【0032】
前記可変型ロジックインメモリセルは、前記第２回路構造で構成され、前記複数の第２並列接続部のうちの最初の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子のうちの左側は前記第１チャネル動作を行い、右側は前記第２チャネル動作を行い、最後の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子のうちの左上側は前記第２チャネル動作を行い、右上側は前記第１チャネル動作を行い、左下側は前記第１チャネル動作を行い、右下側は前記第２チャネル動作を行い、前記コントロール電圧ＶＣＧのうちの第１コントロール電圧ＶＡは、前記最初の第２並列接続部及び前記最後の第２並列接続部の上側に印加され、前記コントロール電圧ＶＣＧのうちの第２コントロール電圧ＶＢは、前記最初の第２並列接続部及び前記最後の第２並列接続部の下側に印加され、前記第１コントロール電圧ＶＡ及び前記第２コントロール電圧ＶＢのレベルが同じレベルである場合に、前記出力電圧ＶＯＵＴのレベルがハイレベルであり、前記第１コントロール電圧ＶＡ及び前記第２コントロール電圧ＶＢのレベルが異なるレベルである場合に、前記出力電圧ＶＯＵＴのレベルがローレベルに前記論理演算機能を行うことができる。
【0033】
前記可変型ロジックインメモリセルは、前記第２回路構造で構成され、前記複数の第２並列接続部のうちの最初の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子のうちの左上側は前記第２チャネル動作を行い、右上側は前記第１チャネル動作を行い、左下側は前記第１チャネル動作を行い、右下側は前記第２チャネル動作を行い、最後の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子のうちの左側は前記第１チャネル動作を行い、右側は前記第２チャネル動作を行い、前記コントロール電圧ＶＣＧのうちの第１コントロール電圧ＶＡは、前記最初の第２並列接続部及び前記最後の第２並列接続部の上側に印加され、前記コントロール電圧ＶＣＧのうちの第２コントロール電圧ＶＢは、前記最初の第２並列接続部及び前記最後の第２並列接続部の下側に印加され、前記第１コントロール電圧ＶＡ及び前記第２コントロール電圧ＶＢのレベルが同じレベルである場合に、前記出力電圧ＶＯＵＴのレベルがローレベルであり、前記第１コントロール電圧ＶＡ及び前記第２コントロール電圧ＶＢのレベルが異なるレベルである場合に、前記出力電圧ＶＯＵＴのレベルがハイレベルに前記論理演算機能を行うことができる。
【0034】
前記可変型ロジックインメモリセルは、前記ドレイン電圧ＶＤＤ、前記ソース電圧ＶＳＳ、前記プログラム電圧ＶＰＧ及び前記コントロール電圧ＶＣＧがゼロレベルで印加される場合に、前記出力電圧ＶＯＵＴのレベルを維持して前記メモリ機能を行うことができる。
【発明の効果】
【0035】
本発明は、正のフィードバックループ（ｐｏｓｉｔｉｖｅ ｆｅｅｄｂａｃｋ ｌｏｏｐ）で駆動するトリプルゲートフィードバックメモリ素子を用いて論理演算機能及びメモリ機能を提供する可変型ロジックインメモリセルを具現することができる。
【0036】
本発明は、既存のＣＭＯＳ工程を適用したシリコンベースのフィードバックメモリ素子であるトリプルゲートフィードバックメモリ素子を活用して可変型ロジックインメモリセルを具現することができる。
【0037】
本発明は、チャネルタイプの可変特性を有するトリプルゲートフィードバックメモリ素子を用いて全ての基本論理演算を行い、行われた論理演算の結果を記憶する可変型ロジックインメモリセルを具現することができる。
【0038】
本発明は、論理演算と格納機能の融合を通じて、データボトルネック現象による処理速度及び集積化の限界を改善することができる。
【0039】
本発明は、チャネルタイプの可変特性を用いて、構造の変更及び外部バイアスなしに論理演算値を維持する優れたメモリ特性で待機電力効率を向上させることができる。
【図面の簡単な説明】
【0040】
【図1A】本発明の一実施例に係る可変型ロジックインメモリセルを構成するトリプルゲートフィードバックメモリ素子を説明する図である。
【図1B】本発明の一実施例に係る可変型ロジックインメモリセルを構成するトリプルゲートフィードバックメモリ素子を説明する図である。
【図2A】本発明の一実施例に係るトリプルゲートフィードバックメモリ素子の回路記号を説明する図である。
【図2B】本発明の一実施例に係るトリプルゲートフィードバックメモリ素子の回路記号を説明する図である。
【図3A】本発明の一実施例に係るトリプルゲートフィードバックメモリ素子の動作原理を説明する図である。
【図3B】本発明の一実施例に係るトリプルゲートフィードバックメモリ素子の動作原理を説明する図である。
【図3C】本発明の一実施例に係るトリプルゲートフィードバックメモリ素子の動作原理を説明する図である。
【図3D】本発明の一実施例に係るトリプルゲートフィードバックメモリ素子の動作原理を説明する図である。
【図3E】本発明の一実施例に係るトリプルゲートフィードバックメモリ素子の動作原理を説明する図である。
【図3F】本発明の一実施例に係るトリプルゲートフィードバックメモリ素子の動作原理を説明する図である。
【図4A】本発明の一実施例に係る可変型ロジックインメモリセルの回路図を説明する図である。
【図4B】本発明の一実施例に係る可変型ロジックインメモリセルの回路図を説明する図である。
【図5A】本発明の一実施例に係る可変型ロジックインメモリセルのＮＯＴゲートの動作を説明する図である。
【図5B】本発明の一実施例に係る可変型ロジックインメモリセルのＮＯＴゲートの動作を説明する図である。
【図6A】本発明の一実施例に係る可変型ロジックインメモリセルのＹＥＳゲートの動作を説明する図である。
【図6B】本発明の一実施例に係る可変型ロジックインメモリセルのＹＥＳゲートの動作を説明する図である。
【図7A】本発明の一実施例に係る可変型ロジックインメモリセルのＮＡＮＤゲートの動作を説明する図である。
【図7B】本発明の一実施例に係る可変型ロジックインメモリセルのＮＡＮＤゲートの動作を説明する図である。
【図8A】本発明の一実施例に係る可変型ロジックインメモリセルのＮＯＲゲートの動作を説明する図である。
【図8B】本発明の一実施例に係る可変型ロジックインメモリセルのＮＯＲゲートの動作を説明する図である。
【図9A】本発明の一実施例に係る可変型ロジックインメモリセルのＡＮＤゲートの動作を説明する図である。
【図9B】本発明の一実施例に係る可変型ロジックインメモリセルのＡＮＤゲートの動作を説明する図である。
【図10A】本発明の一実施例に係る可変型ロジックインメモリセルのＯＲゲートの動作を説明する図である。
【図10B】本発明の一実施例に係る可変型ロジックインメモリセルのＯＲゲートの動作を説明する図である。
【図11A】本発明の一実施例に係る可変型ロジックインメモリセルのＸＮＯＲゲートの動作を説明する図である。
【図11B】本発明の一実施例に係る可変型ロジックインメモリセルのＸＮＯＲゲートの動作を説明する図である。
【図12A】本発明の一実施例に係る可変型ロジックインメモリセルのＸＯＲゲートの動作を説明する図である。
【図12B】本発明の一実施例に係る可変型ロジックインメモリセルのＸＯＲゲートの動作を説明する図である。
【発明を実施するための形態】
【0041】
以下、本文書の様々な実施例が添付の図面を参照して記載される。
【0042】
実施例及びこれに使用された用語は、本文書に記載された技術を特定の実施形態に対して限定しようとするものではなく、当該実施例の様々な変更、均等物、及び／又は代替物を含むものと理解しなければならない。
【0043】
以下で様々な実施例を説明する際において、関連する公知の機能又は構成についての具体的な説明が発明の要旨を不明瞭にする可能性があると判断される場合には、その詳細な説明を省略する。
【0044】
そして、後述する用語は、様々な実施例における機能を考慮して定義された用語であって、これは、使用者、運用者の意図又は慣例などによって変わり得る。したがって、その定義は、本明細書全般にわたる内容に基づいて行われるべきである。
【0045】
図面の説明に関連して、類似の構成要素に対しては類似の参照符号が使用され得る。
【0046】
単数の表現は、文脈上明らかに別の意味を示すものでない限り、複数の表現を含むことができる。
【0047】
本文書において、「Ａ又はＢ」又は「Ａ及び／又はＢのうちの少なくとも１つ」などの表現は、共に並べられた項目の全ての可能な組み合わせを含むことができる。
【0048】
「第１」、「第２」、「第一」、又は「第二」などの表現は、当該構成要素を、順序又は重要度に関係なく修飾することができ、一つの構成要素を他の構成要素と区分するために用いられるだけで、当該構成要素を限定しない。
【0049】
ある（例：第１）構成要素が他の（例：第２）構成要素に「（機能的に又は通信的に）連結されて」いるとか、「接続されて」いると言及された際には、前記ある構成要素が前記他の構成要素に直接的に連結されるか又は別の構成要素（例：第３構成要素）を介して連結され得る。
【0050】
本明細書において、「～するように構成された（又は設定された）（ｃｏｎｆｉｇｕｒｅｄ ｔｏ）」は、状況によって、例えば、ハードウェア的又はソフトウェア的に「～に適した」、「～する能力を有する」、「～するように変更された」、「～するように作られた」、「～ができる」又は「～するように設計された」と相互互換的に（ｉｎｔｅｒｃｈａｎｇｅａｂｌｙ）使用され得る。
【0051】
ある状況では、「～するように構成された装置」という表現は、その装置が他の装置又は部品と共に「～することができる」ことを意味し得る。
【0052】
例えば、「Ａ、Ｂ、及びＣを行うように構成された（又は設定された）プロセッサ」は、当該動作を行うための専用プロセッサ（例：エンベデッドプロセッサ）、又はメモリ装置に格納された１つ以上のソフトウェアプログラムを実行することによって、当該動作を行うことができる汎用プロセッサ（例：ＣＰＵ又はアプリケーションプロセッサ）を意味し得る。
【0053】
また、「又は」という用語は、排他的論理和「ｅｘｃｌｕｓｉｖｅ ｏｒ」よりは、包含的論理和「ｉｎｃｌｕｓｉｖｅ ｏｒ」を意味する。
【0054】
すなわち、別に言及しない限り、又は文脈から明らかでない限り、「ｘがａ又はｂを用いる」という表現は、包含的な自然順列（ｎａｔｕｒａｌ ｉｎｃｌｕｓｉｖｅ ｐｅｒｍｕｔａｔｉｏｎｓ）のいずれか１つを意味する。
【0055】
以下で使用される「...部」、［...器］などの用語は、少なくとも１つの機能や動作を処理する単位を意味し、これは、ハードウェアやソフトウェア、または、ハードウェアとソフトウェアの結合で具現され得る。
【0056】
【0057】
【0058】
図１Ａを参照すると、本発明の一実施例に係るトリプルゲートフィードバックメモリ素子１００は、ドレイン領域１０１、チャネル領域１０２、ソース領域１０３及びゲート領域を含み、ゲート領域は、ゲート絶縁膜１０４上に形成される第１及び第２プログラミングゲート電極１０８及びコントロールゲート電極１０７を含む。
【0059】
一例として、ドレイン領域１０１にはドレイン電極１０５が形成され、ソース領域１０３にはソース電極１０６が形成され得る。
【0060】
本発明の一実施例によれば、トリプルゲートフィードバックメモリ素子１００は、ｐ－ｉ－ｎナノ構造体であるドレイン領域１０１、チャネル領域１０２及びソース領域１０３を含む。
【0061】
一例として、ドレイン領域１０１はｐドープ状態であり、ソース領域１０３はｎドープ状態であり、チャネル領域１０２は真性（ｉｎｔｒｉｎｓｉｃ）状態であってもよい。
【0062】
チャネル領域１０２において第１及び第２プログラミングゲート電極１０８の下のチャネル領域は、プログラム電圧ＶＰＧのレベルがハイレベルである場合に、第１チャネル動作に該当するｎチャネルとして動作し、プログラム電圧ＶＰＧのレベルがローレベルである場合に、第２チャネル動作に該当するｐチャネルとして動作することができる。
【0063】
トリプルゲートフィードバックメモリ素子１００は、複数で構成されて可変型ロジックインメモリセルをなすことができる。
【0064】
トリプルゲートフィードバックメモリ素子１００は、第１及び第２プログラミングゲート電極１０８を介して印加されるプログラム電圧ＶＰＧのレベルに応じて、チャネル領域において第１及び第２プログラミングゲート電極の下のチャネル領域が、第１チャネル動作及び第２チャネル動作のいずれか１つのチャネル動作を行うことができる。
【0065】
また、トリプルゲートフィードバックメモリ素子１００は、コントロールゲート電極１０７を介して印加されるコントロール電圧ＶＣＧのレベルに基づいて、オン状態（ｏｎ ｓｔａｔｅ）及びオフ状態（ｏｆｆ ｓｔａｔｅ）のいずれか１つの状態に決定され得る。
【0066】
したがって、可変型ロジックインメモリセルは、既に行われたいずれか１つのチャネル動作でいずれか１つの状態によって変化する出力電圧ＶＯＵＴのレベルに基づいて論理演算機能及びメモリ機能を行うことができる。
【0067】
図１Ｂを参照すると、本発明の一実施例に係るトリプルゲートフィードバックメモリ素子１１０は、ドレイン領域１１１、チャネル領域１１２、ソース領域１１３及びゲート領域を含み、ゲート領域は、ゲート絶縁膜１１４上に形成される第１及び第２プログラミングゲート電極１１８及びコントロールゲート電極１１７を含む。
【0068】
本発明の一実施例によれば、トリプルゲートフィードバックメモリ素子１１０は、ｐ－ｉ－ｎナノ構造体であるドレイン領域１１１、チャネル領域１１２及びソース領域１１３を含む。
【0069】
一例として、ドレイン領域１１１はｐドープ状態であり、ソース領域１１３はｎドープ状態であり、チャネル領域１１２は真性（ｉｎｔｒｉｎｓｉｃ）状態であってもよい。
【0070】
チャネル領域１１２において第１及び第２プログラミングゲート電極１１８の下のチャネル領域は、プログラム電圧ＶＰＧのレベルがハイレベルである場合に、第１チャネル動作に該当するｎチャネルとして動作し、プログラム電圧ＶＰＧのレベルがローレベルである場合に、第２チャネル動作に該当するｐチャネルとして動作することができる。
【0071】
トリプルゲートフィードバックメモリ素子１１０は、複数で構成されて可変型ロジックインメモリセルをなすことができる。
【0072】
【0073】
図２Ａは、本発明の一実施例に係るトリプルゲートフィードバックメモリ素子のチャネル領域が第１チャネル動作を行ってｎチャネルとして動作する場合の回路記号を例示する。
【0074】
一方、図２Ｂは、本発明の一実施例に係るトリプルゲートフィードバックメモリ素子のチャネル領域が第２チャネル動作を行ってｐチャネルとして動作する場合の回路記号を例示する。
【0075】
図２Ａを参照すると、本発明の一実施例に係るトリプルゲートフィードバックメモリ素子２００は、ドレイン領域、チャネル領域、ソース領域及びゲート領域を含むナノ構造体２０１において、ゲート領域に第１及び第２プログラミングゲート電極及びコントロールゲート電極が形成されて、プログラミングゲート端子ＰＧ及びコントロールゲート端子ＣＧが接続され、ドレイン領域にドレイン電極が形成されて、ドレイン端子Ｄが接続され、ソース領域にソース電極が形成されて、ソース端子Ｓが接続される。
【0076】
また、トリプルゲートフィードバックメモリ素子２００の記号は、チャネル動作状態領域２０２を通じて、トリプルゲートフィードバックメモリ素子２００が第１チャネル動作状態であることを示す。
【0077】
言い換えると、トリプルゲートフィードバックメモリ素子２００の記号は、チャネル動作状態領域２０２をソリッド（ｓｏｌｉｄ）形態で示すことで、トリプルゲートフィードバックメモリ素子２００がｎチャネルとして動作中であることを示すことができる。
【0078】
図２Ｂを参照すると、本発明の一実施例に係るトリプルゲートフィードバックメモリ素子２１０は、ドレイン領域、チャネル領域、ソース領域及びゲート領域を含むナノ構造体２１１において、ゲート領域に第１及び第２プログラミングゲート電極及びコントロールゲート電極が形成されて、プログラミングゲート端子ＰＧ及びコントロールゲート端子ＣＧが接続され、ドレイン領域にドレイン電極が形成されて、ドレイン端子Ｄが接続され、ソース領域にソース電極が形成されて、ソース端子Ｓが接続される。
【0079】
また、トリプルゲートフィードバックメモリ素子２１０の記号は、チャネル動作状態領域２１２を通じて、トリプルゲートフィードバックメモリ素子２１０が第２チャネル動作状態であることを示す。
【0080】
言い換えると、トリプルゲートフィードバックメモリ素子２１０の記号は、チャネル動作状態領域２１２を空（ｅｍｐｔｙ）の形態で示すことで、トリプルゲートフィードバックメモリ素子２００がｐチャネルとして動作中であることを示すことができる。
【0081】
【0082】
【0083】
図３Ａを参照すると、本発明の一実施例に係るトリプルゲートフィードバックメモリ素子３００は、ドレイン端子３０１を介して正の電圧が印加され、プログラミングゲート端子３０２からプログラム電圧のレベルがローレベルに該当する負の電圧が印加された場合に、チャネル領域３０３においてプログラミングゲート電極ＰＧの下のチャネル領域は、ｐチャネルにプログラムされてｐチャネルとして動作する。
【0084】
一例として、トリプルゲートフィードバックメモリ素子３００は、コントロールゲート端子３０４を介して印加されるコントロール電圧のレベルに基づいて、オン状態又はオフ状態に決定される。
【0085】
【0086】
図３Ｂを参照すると、本発明の一実施例に係るトリプルゲートフィードバックメモリ素子がｐチャネルとして動作する場合、動作状態３１０は、コントロールゲート端子を介して印加されるコントロール電圧のレベルがローレベルである場合にオン状態であり、ハイレベルである場合にはオフ状態に決定される。
【0087】
図３Ｃを参照すると、本発明の一実施例に係るトリプルゲートフィードバックメモリ素子がｐチャネルとして動作する場合、コントロール電圧のレベルに基づいてオフ状態であるときのエネルギーバンド３２０を例示し、オン状態であるときのエネルギーバンド３２１を例示する。
【0088】
エネルギーバンド３２０及びエネルギーバンド３２１を参照すると、チャネル領域において第１及び第２プログラミングゲート電極の下のチャネル領域が、ｐチャネル動作に該当する第２チャネル動作を行う場合、コントロール電圧ＶＣＧのレベルがゼロレベルからローレベルに減少すると、チャネル領域においてコントロールゲート電極の下のチャネル領域と、ドレイン領域に隣接する第１プログラミングゲート電極の下のチャネル領域との間のポテンシャル障壁の高さが低くなり、低くなったポテンシャル障壁によりドレイン領域から正孔が注入される第２正のフィードバックループ（ｐｏｓｉｔｉｖｅ ｆｅｅｄｂａｃｋ ｌｏｏｐ）が発生し、電流が流れるオン状態となる。
【0089】
すなわち、トリプルゲートフィードバックメモリ素子は、第２正のフィードバックループが発生して、エネルギーバンド３２０からエネルギーバンド３２１に切り替わる。
【0090】
例えば、第２正のフィードバックループは、チャネル領域において正孔が多数キャリア（ｍａｊｏｒｉｔｙ ｃａｒｒｉｅｒ）となる正のフィードバックループであり得る。
【0091】
【0092】
図３Ｄを参照すると、本発明の一実施例に係るトリプルゲートフィードバックメモリ素子３３０は、ソース端子３３１を介して負の電圧が印加され、プログラミングゲート端子３３２からプログラム電圧のレベルがハイレベルに該当する正の電圧が印加された場合に、チャネル領域３３３においてプログラミングゲート電極の下のチャネル領域は、ｎチャネルにプログラムされてｎチャネルとして動作する。
【0093】
一例として、トリプルゲートフィードバックメモリ素子３３０は、コントロールゲート端子３３４を介して印加されるコントロール電圧のレベルに基づいて、オン状態又はオフ状態に決定される。
【0094】
【0095】
図３Ｅを参照すると、本発明の一実施例に係るトリプルゲートフィードバックメモリ素子がｎチャネルとして動作する場合に、動作状態３４０は、コントロールゲート端子を介して印加されるコントロール電圧のレベルがハイレベルである場合にオン状態であり、ローレベルである場合にはオフ状態に決定される。
【0096】
図３Ｆを参照すると、本発明の一実施例に係るトリプルゲートフィードバックメモリ素子がｎチャネルとして動作する場合に、コントロール電圧のレベルに基づいてオフ状態であるときのエネルギーバンド３５０を例示し、オン状態であるときのエネルギーバンド３５１を例示する。
【0097】
エネルギーバンド３５０及びエネルギーバンド３５１を参照すると、チャネル領域において第１及び第２プログラミングゲート電極の下のチャネル領域が、ｎチャネル動作に該当する第１チャネル動作を行う場合、コントロール電圧ＶＣＧのレベルがゼロレベルからハイレベルに増加すると、チャネル領域においてコントロールゲート電極の下のチャネル領域と、ソース領域に隣接する第２プログラミングゲート電極の下のチャネル領域との間のポテンシャル障壁の高さが低くなり、低くなったポテンシャル障壁によりソース領域から電子が注入される第１正のフィードバックループ（ｐｏｓｉｔｉｖｅ ｆｅｅｄｂａｃｋ ｌｏｏｐ）が発生し、電流が流れるオン状態となる。
【0098】
すなわち、トリプルゲートフィードバックメモリ素子は、第１正のフィードバックループが発生して、エネルギーバンド３５０からエネルギーバンド３５１に切り替わる。
【0099】
例えば、第１正のフィードバックループは、チャネル領域において電子が多数キャリア（ｍａｊｏｒｉｔｙ ｃａｒｒｉｅｒ）となる正のフィードバックループであり得る。
【0100】
本発明の一実施例によれば、トリプルゲートフィードバックメモリ素子は、ゲート領域に印加されるコントロール電圧のレベルに応じて、第１正のフィードバックループまたは第２正のフィードバックループが形成され、これと共に、第１チャネル動作及び第２チャネル動作でオンまたはオフ状態が可変的に制御される素子であり得る。
【0101】
また、トリプルゲートフィードバックメモリ素子は、チャネル領域のポテンシャル井戸に電荷キャリアが蓄積されて正のフィードバックループを形成しながらターンオンされるところ、これは、チャネル領域でデータを保存するメモリ機能として活用され得る。
【0102】
【0103】
【0104】
【0105】
図４Ａを参照すると、本発明の一実施例に係る可変型ロジックインメモリセル４００は、トリプルゲートフィードバックメモリ素子４０１の２つが、ドレイン領域同士、及びソース領域同士が接続された並列接続部に基づいて構成され、４つの並列接続部が順にソースとドレインが接続された形態を有する。
【0106】
言い換えると、本発明の一実施例に係る可変型ロジックインメモリセル４００は、複数のトリプルゲートフィードバックメモリ素子のうち２つのトリプルゲートフィードバックメモリ素子のドレイン領域同士が接続され、ソース領域同士が接続される複数の第１並列接続部で構成される第１回路構造を示す。
【0107】
一例として、可変型ロジックインメモリセル４００は、第１回路構造で構成される場合、複数の第１並列接続部のうちの最初の第１並列接続部のドレイン端にドレイン電圧ＶＤＤを印加し、複数の第１並列接続部のうちの最後の第１並列接続部のソース端にソース電圧ＶＳＳを印加して供給電圧を印加し、各トリプルゲートフィードバックメモリ素子４０１にコントロールゲート端子を介して印加される入力電圧による出力端子４０２での出力電圧のレベルに基づいて論理演算機能及びメモリ機能を行うことができる。
【0108】
図４Ｂを参照すると、本発明の一実施例に係る可変型ロジックインメモリセル４１０は、４つのトリプルゲートフィードバックメモリ素子４１１のうち２つのトリプルゲートフィードバックメモリ素子のドレイン領域とソース領域が直列に接続された第１直列接続部と、残りの２つのトリプルゲートフィードバックメモリ素子のドレイン領域とソース領域が直列に接続された第２直列接続部との間の共通のドレイン領域と共通のソース領域が接続される複数の第２並列接続部で構成される第２回路構造を有する。
【0109】
一例として、可変型ロジックインメモリセル４１０は、第２回路構造で構成される場合、複数の第２並列接続部のうちの最初の第２並列接続部のドレイン端にドレイン電圧ＶＤＤを印加し、複数の第２並列接続部のうちの最後の第２並列接続部のソース端にソース電圧ＶＳＳを印加して供給電圧を印加し、各トリプルゲートフィードバックメモリ素子４１１にコントロールゲート端子を介して印加される入力電圧による出力端子４１２での出力電圧のレベルに基づいて論理演算機能及びメモリ機能を行うことができる。
【0110】
【0111】
図５Ａは、本発明の一実施例に係る可変型ロジックインメモリセルのＮＯＴゲートの動作での回路図を例示する。
【0112】
【0113】
また、可変型ロジックインメモリセル５００は、プログラミングゲート端子ＰＧを介して印加されるプログラミング電圧に基づいて、複数の第２並列接続部のうちの最初の第２並列接続部５０１を構成するトリプルゲートフィードバックメモリ素子が第２チャネル動作を行い、最後の第２並列接続部５０２を構成するトリプルゲートフィードバックメモリ素子が第１チャネル動作を行う。
【0114】
このとき、可変型ロジックインメモリセル５００は、コントロールゲート端子ＣＧを介して印加される入力電圧Ａであるコントロール電圧ＶＣＧのレベルがローレベルである場合に、出力端子を介して測定される出力電圧ＶＯＵＴのレベルがハイレベルであり、コントロール電圧ＶＣＧのレベルがハイレベルである場合に、出力電圧ＶＯＵＴのレベルがローレベルに、ＮＯＴゲートの動作に該当する論理演算機能を行うことができる。
【0115】
図５Ｂは、本発明の一実施例に係る可変型ロジックインメモリセルのＮＯＴゲートの動作でのタイミング図を例示する。
【0116】
図５Ｂを参照すると、タイミング図５１０は、‘０’に該当するローレベルの入力電圧ＶＡが印加されたとき、‘１’に該当するハイレベルの出力電圧ＶＯＵＴが演算され、‘１’に該当するハイレベルの入力電圧ＶＡが印加されたとき、‘０’に該当するローレベルの出力電圧ＶＯＵＴが演算されることを示す。
【0117】
また、供給電圧ＶＳＵＰ、プログラム電圧ＶＰＧ、入力電圧ＶＡが除去されたときにも、演算した論理値を維持（Ｈｏｌｄ）するメモリ機能を行うことを示す。
【0118】
【0119】
図６Ａは、本発明の一実施例に係る可変型ロジックインメモリセルのＹＥＳゲートの動作での回路図を例示する。
【0120】
【0121】
また、可変型ロジックインメモリセル６００は、プログラミングゲート端子ＰＧを介して印加されるプログラミング電圧に基づいて、複数の第２並列接続部のうちの最初の第２並列接続部６０１を構成するトリプルゲートフィードバックメモリ素子が第１チャネル動作を行い、最後の第２並列接続部６０２を構成するトリプルゲートフィードバックメモリ素子が第２チャネル動作を行う。
【0122】
このとき、可変型ロジックインメモリセル６００は、コントロールゲート端子ＣＧを介して印加される入力電圧Ａであるコントロール電圧ＶＣＧのレベルがハイレベルである場合に、出力端子を介して測定される出力電圧ＶＯＵＴのレベルがハイレベルであり、コントロール電圧ＶＣＧのレベルがローレベルである場合に、出力電圧ＶＯＵＴのレベルがローレベルに、ＹＥＳゲートの動作に該当する論理演算機能を行うことができる。
【0123】
図６Ｂは、本発明の一実施例に係る可変型ロジックインメモリセルのＹＥＳゲートの動作でのタイミング図を例示する。
【0124】
図６Ｂを参照すると、タイミング図６１０は、‘０’に該当するローレベルの入力電圧ＶＡが印加されたとき、‘０’に該当するローレベルの出力電圧ＶＯＵＴが演算され、‘１’に該当するハイレベルの入力電圧ＶＡが印加されたとき、‘１’に該当するハイレベルの出力電圧ＶＯＵＴが演算されることを示す。
【0125】
また、供給電圧ＶＳＵＰ、プログラム電圧ＶＰＧ、入力電圧ＶＡが除去されたときにも、演算した論理値を維持（Ｈｏｌｄ）するメモリ機能を行うことを示す。
【0126】
【0127】
図７Ａは、本発明の一実施例に係る可変型ロジックインメモリセルのＮＡＮＤゲートの動作での回路図を例示する。
【0128】
【0129】
一例として、可変型ロジックインメモリセル７００は、プログラミングゲート端子ＰＧを介して印加されるプログラミング電圧に基づいて、複数の第２並列接続部のうちの最初の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が第２チャネル動作を行い、最後の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が第１チャネル動作を行う。
【0130】
また、可変型ロジックインメモリセル７００は、コントロール電圧ＶＣＧのうちの第１コントロール電圧ＶＡは、最初の第２並列接続部の左側７０１及び最後の第２並列接続部の上側７０３に印加され、コントロール電圧ＶＣＧのうちの第２コントロール電圧ＶＢは、最初の第２並列接続部の右側７０２及び最後の第２並列接続部の下側７０４に印加される。
【0131】
これによって、可変型ロジックインメモリセル７００は、第１コントロール電圧ＶＡ及び第２コントロール電圧ＶＢのレベルのいずれか一方のレベルのみがハイレベルであるか、または両方がローレベルである場合に、出力電圧ＶＯＵＴのレベルがハイレベルであり、第１コントロール電圧ＶＡ及び第２コントロール電圧ＶＢのレベルの両方がハイレベルである場合に、出力電圧ＶＯＵＴのレベルがローレベルに決定されるＮＡＮＤゲートの論理演算機能を行うことができる。
【0132】
図７Ｂは、本発明の一実施例に係る可変型ロジックインメモリセルのＮＡＮＤゲートの動作でのタイミング図を例示する。
【0133】
図７Ｂを参照すると、タイミング図７１０は、２つの入力電圧（ＶＡ，ＶＢ）に‘００’、‘０１’、‘１０’、‘１１’に該当する入力が印加されたとき、出力電圧ＶＯＵＴで‘１’、‘１’、‘１’、‘０’に該当する値が演算されることを示す。
【0134】
また、供給電圧ＶＳＵＰ、プログラム電圧ＶＰＧ、入力電圧ＶＡが除去されたときにも、演算した論理値を維持（Ｈｏｌｄ）するメモリ機能を行うことを示す。
【0135】
【0136】
図８Ａは、本発明の一実施例に係る可変型ロジックインメモリセルのＮＯＲゲートの動作での回路図を例示する。
【0137】
【0138】
一例として、可変型ロジックインメモリセル８００は、プログラミングゲート端子ＰＧを介して印加されるプログラミング電圧に基づいて、複数の第２並列接続部のうちの最初の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が第２チャネル動作を行い、最後の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が第１チャネル動作を行う。
【0139】
また、可変型ロジックインメモリセル８００は、コントロール電圧ＶＣＧのうちの第１コントロール電圧ＶＡは、最初の第２並列接続部の上側８０１及び最後の第２並列接続部の左側８０３に印加され、コントロール電圧ＶＣＧのうちの第２コントロール電圧ＶＢは、最初の第２並列接続部の下側８０２及び最後の第２並列接続部の右側８０４に印加される。
【0140】
これによって、可変型ロジックインメモリセル８００は、第１コントロール電圧ＶＡ及び第２コントロール電圧ＶＢのレベルのいずれか一方のレベルのみがローレベルであるか、または両方がハイレベルである場合に、出力電圧ＶＯＵＴのレベルがローレベルであり、第１コントロール電圧ＶＡ及び第２コントロール電圧ＶＢのレベルの両方がローレベルである場合に、出力電圧ＶＯＵＴのレベルがハイレベルに決定されるＮＯＲゲートの論理演算機能を行うことができる。
【0141】
図８Ｂは、本発明の一実施例に係る可変型ロジックインメモリセルのＮＯＲゲートの動作でのタイミング図を例示する。
【0142】
図８Ｂを参照すると、タイミング図８１０は、２つの入力電圧（ＶＡ，ＶＢ）に‘００’、‘０１’、‘１０’、‘１１’に該当する入力が印加されたとき、出力電圧ＶＯＵＴで‘１’、‘０’、‘０’、‘０’に該当する値が演算されることを示す。
【0143】
また、供給電圧ＶＳＵＰ、プログラム電圧ＶＰＧ、入力電圧ＶＡが除去されたときにも、演算した論理値を維持（Ｈｏｌｄ）するメモリ機能を行うことを示す。
【0144】
【0145】
図９Ａは、本発明の一実施例に係る可変型ロジックインメモリセルのＡＮＤゲートの動作での回路図を例示する。
【0146】
【0147】
一例として、可変型ロジックインメモリセル９００は、プログラミングゲート端子ＰＧを介して印加されるプログラミング電圧に基づいて、複数の第２並列接続部のうちの最初の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が第１チャネル動作を行い、最後の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が第２チャネル動作を行う。
【0148】
また、可変型ロジックインメモリセル９００は、コントロール電圧ＶＣＧのうちの第１コントロール電圧ＶＡは、最初の第２並列接続部の上側９０１及び最後の第２並列接続部の左側９０３に印加され、コントロール電圧ＶＣＧのうちの第２コントロール電圧ＶＢは、最初の第２並列接続部の下側９０２及び最後の第２並列接続部の右側９０４に印加される。
【0149】
これによって、可変型ロジックインメモリセル９００は、第１コントロール電圧ＶＡ及び第２コントロール電圧ＶＢのレベルのいずれか一方のレベルがローレベルである場合に、出力電圧ＶＯＵＴのレベルがローレベルであり、第１コントロール電圧ＶＡ及び第２コントロール電圧ＶＢのレベルの両方がハイレベルである場合に、出力電圧ＶＯＵＴのレベルがハイレベルに決定されるＡＮＤゲートの論理演算機能を行うことができる。
【0150】
図９Ｂは、本発明の一実施例に係る可変型ロジックインメモリセルのＮＡＮＤゲートの動作でのタイミング図を例示する。
【0151】
図９Ｂを参照すると、タイミング図９１０は、２つの入力電圧（ＶＡ，ＶＢ）に‘００’、‘０１’、‘１０’、‘１１’に該当する入力が印加されたとき、出力電圧ＶＯＵＴで‘０’、‘０’、‘０’、‘１’に該当する値が演算されることを示す。
【0152】
また、供給電圧ＶＳＵＰ、プログラム電圧ＶＰＧ、入力電圧ＶＡが除去されたときにも、演算した論理値を維持（Ｈｏｌｄ）するメモリ機能を行うことを示す。
【0153】
【0154】
図１０Ａは、本発明の一実施例に係る可変型ロジックインメモリセルのＯＲゲートの動作での回路図を例示する。
【0155】
【0156】
一例として、可変型ロジックインメモリセル１０００は、プログラミングゲート端子ＰＧを介して印加されるプログラミング電圧に基づいて、複数の第２並列接続部のうちの最初の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が第１チャネル動作を行い、最後の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子が第２チャネル動作を行う。
【0157】
また、可変型ロジックインメモリセル１０００は、コントロール電圧ＶＣＧのうちの第１コントロール電圧ＶＡは、最初の第２並列接続部の左側１００１及び最後の第２並列接続部の上側１００３に印加され、コントロール電圧ＶＣＧのうちの第２コントロール電圧ＶＢは、最初の第２並列接続部の右側１００２及び最後の第２並列接続部の下側１００４に印加される。
【0158】
これによって、可変型ロジックインメモリセル１０００は、第１コントロール電圧ＶＡ及び第２コントロール電圧ＶＢのレベルのいずれか一方のレベルがハイレベルである場合に、出力電圧ＶＯＵＴのレベルがハイレベルであり、第１コントロール電圧ＶＡ及び第２コントロール電圧ＶＢのレベルの両方がローレベルである場合に、出力電圧ＶＯＵＴのレベルがローレベルに決定されるＯＲゲートの論理演算機能を行うことができる。
【0159】
図１０Ｂは、本発明の一実施例に係る可変型ロジックインメモリセルのＯＲゲートの動作でのタイミング図を例示する。
【0160】
図１０Ｂを参照すると、タイミング図１０１０は、２つの入力電圧（ＶＡ，ＶＢ）に‘００’、‘０１’、‘１０’、‘１１’に該当する入力が印加されたとき、出力電圧ＶＯＵＴで‘０’、‘１’、‘１’、‘１’に該当する値が演算されることを示す。
【0161】
また、供給電圧ＶＳＵＰ、プログラム電圧ＶＰＧ、入力電圧ＶＡが除去されたときにも、演算した論理値を維持（Ｈｏｌｄ）するメモリ機能を行うことを示す。
【0162】
【0163】
図１１Ａは、本発明の一実施例に係る可変型ロジックインメモリセルのＸＮＯＲゲートの動作での回路図を例示する。
【0164】
【0165】
可変型ロジックインメモリセル１１００は、複数の第２並列接続部のうちの最初の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子のうちの左側は第１チャネル動作を行い、右側は第２チャネル動作を行い、最後の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子のうちの左上側は第２チャネル動作を行い、右上側は第１チャネル動作を行い、左下側は第１チャネル動作を行い、右下側は第２チャネル動作を行う。
【0166】
最初の第２並列接続部は、第１トリプルゲートフィードバックメモリ素子１１０１及び第２トリプルゲートフィードバックメモリ素子１１０２を含み、第１トリプルゲートフィードバックメモリ素子１１０１及び第２トリプルゲートフィードバックメモリ素子１１０２は、最初の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子のうち左側に含まれ得る。
【0167】
また、最初の第２並列接続部は、第３トリプルゲートフィードバックメモリ素子１１０３及び第４トリプルゲートフィードバックメモリ素子１１０４を含み、最初の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子のうち右側に含まれ得る。
【0168】
また、可変型ロジックインメモリセル１１００は、コントロール電圧ＶＣＧのうちの第１コントロール電圧ＶＡは、最初の第２並列接続部及び最後の第２並列接続部の上側に印加され、コントロール電圧ＶＣＧのうちの第２コントロール電圧ＶＢは、最初の第２並列接続部及び最後の第２並列接続部の下側に印加される。
【0169】
最後の第２並列接続部は、第５トリプルゲートフィードバックメモリ素子１１０５及び第６トリプルゲートフィードバックメモリ素子１１０６を含み、第５トリプルゲートフィードバックメモリ素子１１０５及び第６トリプルゲートフィードバックメモリ素子１１０６は、最後の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子のうち左側に含まれ得る。
【0170】
また、最後の第２並列接続部は第７トリプルゲートフィードバックメモリ素子１１０７及び第８トリプルゲートフィードバックメモリ素子１１０８を含み、最後の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子のうち右側に含まれ得る。
【0171】
本発明の一実施例に係る可変型ロジックインメモリセル１１００は、第１コントロール電圧ＶＡ及び第２コントロール電圧ＶＢのレベルが同じレベルである場合に、出力電圧ＶＯＵＴのレベルがハイレベルであり、第１コントロール電圧ＶＡ及び第２コントロール電圧ＶＢのレベルが異なるレベルである場合に、出力電圧ＶＯＵＴのレベルがローレベルに決定されるＸＮＯＲゲートの論理演算機能を行うことができる。
【0172】
図１１Ｂは、本発明の一実施例に係る可変型ロジックインメモリセルのＸＮＯＲゲートの動作でのタイミング図を例示する。
【0173】
図１１Ｂを参照すると、タイミング図１１１０は、２つの入力電圧（ＶＡ，ＶＢ）に‘００’、‘０１’、‘１０’、‘１１’に該当する入力が印加されたとき、出力電圧ＶＯＵＴで‘１’、‘０’、‘０’、‘１’に該当する値が演算されることを示す。
【0174】
また、供給電圧ＶＳＵＰ、プログラム電圧ＶＰＧ、入力電圧ＶＡが除去されたときにも、演算した論理値を維持（Ｈｏｌｄ）するメモリ機能を行うことを示す。
【0175】
【0176】
図１２Ａは、本発明の一実施例に係る可変型ロジックインメモリセルのＸＯＲゲートの動作での回路図を例示する。
【0177】
【0178】
可変型ロジックインメモリセル１２００は、複数の第２並列接続部のうちの最初の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子のうちの左上側は第２チャネル動作を行い、右上側は第１チャネル動作を行い、左下側は第１チャネル動作を行い、右下側は第２チャネル動作を行い、最後の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子のうちの左側は第１チャネル動作を行い、右側は第２チャネル動作を行う。
【0179】
最初の第２並列接続部は、第１トリプルゲートフィードバックメモリ素子１２０１及び第２トリプルゲートフィードバックメモリ素子１２０２を含み、第１トリプルゲートフィードバックメモリ素子１２０１及び第２トリプルゲートフィードバックメモリ素子１２０２は、最初の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子のうち左側に含まれ得る。
【0180】
また、最初の第２並列接続部は、第３トリプルゲートフィードバックメモリ素子１２０３及び第４トリプルゲートフィードバックメモリ素子１２０４を含み、最初の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子のうち右側に含まれ得る。
【0181】
また、可変型ロジックインメモリセル１２００は、コントロール電圧ＶＣＧのうちの第１コントロール電圧ＶＡは、最初の第２並列接続部及び最後の第２並列接続部の上側に印加され得る。
【0182】
また、可変型ロジックインメモリセル１２００は、コントロール電圧ＶＣＧのうちの第２コントロール電圧ＶＢが、最初の第２並列接続部及び最後の第２並列接続部の下側に印加され得る。
【0183】
最後の第２並列接続部は、第５トリプルゲートフィードバックメモリ素子１２０５及び第６トリプルゲートフィードバックメモリ素子１２０６を含み、第５トリプルゲートフィードバックメモリ素子１２０５及び第６トリプルゲートフィードバックメモリ素子１２０６は、最後の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子のうち左側に含まれ得る。
【0184】
また、最後の第２並列接続部は第７トリプルゲートフィードバックメモリ素子１２０７及び第８トリプルゲートフィードバックメモリ素子１２０８を含み、最後の第２並列接続部を構成するトリプルゲートフィードバックメモリ素子のうち右側に含まれ得る。
【0185】
本発明の一実施例に係る可変型ロジックインメモリセル１２００は、第１コントロール電圧ＶＡ及び第２コントロール電圧ＶＢのレベルが同じレベルである場合に、出力電圧ＶＯＵＴのレベルがローレベルであり、第１コントロール電圧ＶＡ及び第２コントロール電圧ＶＢのレベルが異なるレベルである場合に、出力電圧ＶＯＵＴのレベルがハイレベルに決定されるＸＯＲゲートの論理演算機能を行うことができる。
【0186】
図１２Ｂは、本発明の一実施例に係る可変型ロジックインメモリセルのＸＯＲゲートの動作でのタイミング図を例示する。
【0187】
図１２Ｂを参照すると、タイミング図１２１０は、２つの入力電圧（ＶＡ，ＶＢ）に‘００’、‘０１’、‘１０’、‘１１’に該当する入力が印加されたとき、出力電圧ＶＯＵＴで‘０’、‘１’、‘１’、‘０’に該当する値が演算されることを示す。
【0188】
また、供給電圧ＶＳＵＰ、プログラム電圧ＶＰＧ、入力電圧ＶＡが除去されたときにも、演算した論理値を維持（Ｈｏｌｄ）するメモリ機能を行うことを示す。
【0189】
上述した具体的な実施例において、発明に含まれる構成要素は、提示された具体的な実施例によって単数又は複数で表現された。
【0190】
しかし、単数又は複数の表現は、説明の便宜のために提示した状況に適するように選択されたものであって、上述した実施例が単数又は複数の構成要素に制限されるものではなく、複数で表現された構成要素であっても単数で構成されてもよく、単数で表現された構成要素であっても複数で構成されてもよい。
【0191】
一方、発明の説明では具体的な実施例について説明したが、様々な実施例が内包する技術的思想の範囲から逸脱しない限り、様々な変形が可能であることは勿論である。
【0192】
したがって、本発明の範囲は、説明された実施例に限定されて定められてはならず、後述する特許請求の範囲だけでなく、この特許請求の範囲と均等なものによって定められなければならない。
【図1A】
【図1B】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【国際調査報告】