▶ チャンシン メモリー テクノロジーズ インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-08-14
(54)【発明の名称】ワードラインドライバ及び記憶装置
(51)【国際特許分類】
H10B 12/00 20230101AFI20240806BHJP
G11C 11/408 20060101ALI20240806BHJP
H01L 21/8238 20060101ALI20240806BHJP
【ＦＩ】
H10B12/00 681F
H10B12/00
G11C11/408 120
H01L27/092 K
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2022562495
(86)(22)【出願日】2022-07-08
(85)【翻訳文提出日】2022-10-13
(86)【国際出願番号】 CN2022104755
(87)【国際公開番号】W WO2023245747
(87)【国際公開日】2023-12-28
(31)【優先権主張番号】202210730432.2
(32)【優先日】2022-06-24
(33)【優先権主張国・地域又は機関】CN
(81)【指定国・地域】
(71)【出願人】
【識別番号】522246670
【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド
【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．
(74)【代理人】
【識別番号】100205659
【弁理士】
【氏名又は名称】齋藤 拓也
(74)【代理人】
【識別番号】100185269
【弁理士】
【氏名又は名称】小菅 一弘
(72)【発明者】
【氏名】ワン ルーグァン
【テーマコード（参考）】
5F048
5F083
5M024
【Ｆターム（参考）】
5F048AB01
5F048AC03
5F083GA01
5F083GA09
5F083JA36
5F083JA37
5F083JA39
5F083KA03
5F083KA05
5F083LA04
5F083LA05
5F083LA06
5F083LA07
5F083LA12
5F083LA16
5M024AA52
5M024AA62
5M024BB08
5M024CC22
5M024PP03
5M024PP04
(57)【要約】
ＰＭＯＳ領域は第１方向に沿って延びる第１アクティブ領域を含み、ＮＭＯＳ領域は第２アクティブ領域を含み、第２アクティブ領域は、第２及び第３のチャネル領域、ソース領域、ドレイン領域を含み、第１ゲート、第１ソース領域及び第１ドレイン領域はプルアップトランジスタを構成し、第１ゲート、第２ソース領域及び第２ドレイン領域はプルダウントランジスタを構成し、プルアップトランジスタ及びプルダウントランジスタは、同じサブワードラインに電気的に接続され、第１アクティブ領域に対応する第１ゲートの延在方向は第１方向に対して傾斜し、第２ゲートは第３チャネル領域を覆い、第２ゲート、第３ソース領域及び第３ドレイン領域はホールドトランジスタを構成し、１つのホールドトランジスタは、第３ドレイン領域が１つのプルダウントランジスタに電気的に接続され、第３ソース領域が他のプルダウントランジスタに電気的に接続される。
【選択図】図３
【選択図】図３
【特許請求の範囲】
【請求項1】
ワードラインドライバであって、ＮＭＯＳ領域とＰＭＯＳ領域を含む基板と、第１ゲートと、複数の第２ゲートとを含み、
前記ＰＭＯＳ領域は、第１方向に沿って延びる複数の第１アクティブ領域を含み、前記第１アクティブ領域は、第１チャネル領域及びそれぞれ前記第１チャネル領域の相対的な両側に位置する第１ソース領域と第１ドレイン領域を含み、
前記ＮＭＯＳ領域は、前記ＰＭＯＳ領域と第２方向に沿って配列され、前記第１方向に沿って延びる複数の第２アクティブ領域を含み、前記第２アクティブ領域は、第２チャネル領域、及びそれぞれ前記第２チャネル領域の相対的な両側に位置する第２ソース領域と第２ドレイン領域を含み、前記第２アクティブ領域は、第３チャネル領域、及びそれぞれ前記第３チャネル領域の相対的な両側に位置する第３ソース領域と第３ドレイン領域をさらに含み、
前記第１ゲートはメインワードラインに電気的に接続され、前記第１ゲート、前記第１ソース領域及び前記第１ドレイン領域はプルアップトランジスタを構成し、前記第１ゲート、前記第２ソース領域及び前記第２ドレイン領域はプルダウントランジスタを構成し、前記プルアップトランジスタ及び前記プルダウントランジスタは、同じサブワードラインに電気的に接続され、前記第１アクティブ領域に対応する前記第１ゲートの延在方向は第１方向に対して傾斜し、
各前記第２ゲートは対応する１つの前記第３チャネル領域を覆い、前記第２ゲート、前記第３ソース領域及び前記第３ドレイン領域はホールドトランジスタを構成し、
同じホールドトランジスタは、前記第３ドレイン領域が１つの前記プルダウントランジスタの前記第２ドレイン領域に電気的に接続され、前記第３ソース領域が他の前記プルダウントランジスタの前記第２ドレイン領域に電気的に接続される、ワードラインドライバ。
【請求項2】
各前記第１ゲートは、前記第２方向に沿って延び、複数の前記第１チャネル領域及び複数の第２チャネル領域を覆い、一つの前記プルアップトランジスタの前記第１ドレイン領域は、一つの前記プルダウントランジスタの前記第１ドレイン領域に電気的に接続され、対応する前記サブワードラインに電気的に接続される、請求項１に記載のワードラインドライバ。
【請求項3】
前記ＰＭＯＳ領域は、前記ＮＭＯＳ領域の一側に位置する、請求項１に記載のワードラインドライバ。
【請求項4】
前記ＮＭＯＳ領域は、前記ＰＭＯＳ領域の相対的な両側にそれぞれ位置する第１ＮＭＯＳ領域と第２ＮＭＯＳ領域を含む、請求項１に記載のワードラインドライバ。
【請求項5】
前記第３チャネル領域は、前記第２ソース領域又は前記第２ドレイン領域の前記第２方向に沿った一側に位置し、前記ホールドトランジスタの第３ドレイン領域は、１つの前記プルダウントランジスタの前記第２ドレイン領域と共用され、前記ホールドトランジスタの第３ソース領域は、他の前記プルダウントランジスタの前記第２ドレイン領域と共用される、請求項４に記載のワードラインドライバ。
【請求項6】
第１コンタクト構造をさらに含み、前記第１コンタクト構造は、前記第１ソース領域又は前記第１ドレイン領域に電気的に接続され、少なくとも一部の数量の前記第１コンタクト構造の前記基板表面への正投影の延在方向は、前記第１方向に対して傾斜する、請求項１に記載のワードラインドライバ。
【請求項7】
前記第１アクティブ領域のエッジに近くの前記第１コンタクト構造の前記基板表面への正投影は三角形であり、前記第１ゲートに面する前記第１コンタクト構造の境界の前記基板表面への正投影の延在方向は、前記第１方向に対して傾斜する、請求項６に記載のワードラインドライバ。
【請求項8】
前記第２アクティブ領域に対応する前記第１ゲートの延在方向は、前記第１方向に対して傾斜する、請求項１に記載のワードラインドライバ。
【請求項9】
前記第１方向に沿って、前記第２アクティブ領域の長さは前記第１アクティブ領域の長さよりも大きく、前記第２アクティブ領域に対応する前記第１ゲートの延在方向は、前記第１方向に対して第１角度傾斜し、前記第１アクティブ領域に対応する前記第１ゲートの延在方向は、前記第１方向に対して第２角度傾斜し、前記第１角度は前記第２角度より小さい、請求項８に記載のワードラインドライバ。
【請求項10】
前記第２ソース領域、前記第２ドレイン領域、前記第３ソース領域又は前記第３ドレイン領域を電気的に接続するための第２コンタクト構造をさらに含み、前記第２コンタクト構造の前記基板表面への正投影の延在方向は、前記第１方向に対して傾斜する、請求項８に記載のワードラインドライバ。
【請求項11】
前記第２コンタクト構造の前記基板表面への正投影の部分領域は、前記第２アクティブ領域の外側にも位置する、請求項１０に記載のワードラインドライバ。
【請求項12】
隣接する前記第２アクティブ領域を電気的に接続するための第３コンタクト構造をさらに含む、請求項１に記載のワードラインドライバ。
【請求項13】
同じ第１ゲートに対応する１つの前記プルダウントランジスタの前記第２ドレイン領域は、前記ホールドトランジスタの前記第３ドレイン領域と共用され、同じ第１ゲートに対応する他の前記プルダウントランジスタの前記第２ドレイン領域は、同じホールドトランジスタの前記第３ソース領域と共用される、請求項１に記載のワードラインドライバ。
【請求項14】
１つの前記第１ゲートに対応する１つの前記プルダウントランジスタの前記第２ドレイン領域は、前記ホールドトランジスタの前記第３ドレイン領域と共用され、他の前記第１ゲートに対応する１つの前記プルダウントランジスタの前記第２ドレイン領域は、同じホールドトランジスタの前記第３ソース領域と共用される、請求項１に記載のワードラインドライバ。
【請求項15】
前記第２ゲートは、隣接する前記第１ゲートの間に位置する、請求項１４に記載のワードラインドライバ。
【請求項16】
前記ホールドトランジスタは、第１トランジスタ及び第２トランジスタを含み、同じ第１トランジスタに電気的に接続された２つの前記プルダウントランジスタは、前記第１ゲートを共用し、同じ第２トランジスタは、前記第３ドレイン領域が１つの前記プルダウントランジスタの前記第２ドレイン領域に電気的に接続され、前記第３ソース領域が他の前記プルダウントランジスタの前記第２ドレイン領域に電気的に接続され、同じ第２トランジスタに電気的に接続された２つの前記プルダウントランジスタは、２つの前記第１ゲートに対応する、請求項１に記載のワードラインドライバ。
【請求項17】
前記ＮＭＯＳ領域は、前記ＰＭＯＳ領域の相対的な両側にそれぞれ位置する第１ＮＭＯＳ領域及び第２ＮＭＯＳ領域を含み、前記第１トランジスタは前記第１ＮＭＯＳ領域に位置し、前記第２トランジスタは前記第２ＮＭＯＳ領域に位置し、一部の数量の前記プルダウントランジスタは前記第１ＮＭＯＳ領域に位置し、残りの前記プルダウントランジスタは前記第２ＮＭＯＳ領域に位置する、請求項１６に記載のワードラインドライバ。
【請求項18】
各前記第１ゲートは、前記第１方向に沿って間隔をあけて配列された少なくとも２つの延在部と、接続部とを含み、各前記延在部は、複数の前記第１チャネル領域及び複数の前記第２チャネル領域を覆い、前記第１方向に対して傾斜し、前記接続部は、前記第１方向に沿って隣接して配列された前記延在部に接続される、
請求項１に記載のワードラインドライバ。
【請求項19】
各前記第１ゲートは、４×Ｎ個の前記第１チャネル領域及び４×Ｎ個の前記第２チャネル領域を覆い、各前記第１ゲートによって構成された前記プルアップトランジスタは、前記プルダウントランジスタと２×Ｎ個の前記ホールドトランジスタに電気的に接続され、Ｎは１以上の正の整数である、請求項１に記載のワードラインドライバ。
【請求項20】
複数のサブワードライン及び複数のビットラインに接続された複数のメモリセルを含むメモリセルアレイと、請求項１～１９のいずれか一項に記載のワードラインドライバと、を含む、記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
（関連出願への相互参照）
本開示は、２０２２年０６月２４日に提出された、発明名称が「ワードラインドライバ及び記憶装置」であり、出願番号が２０２２１０７３０４３２．２である中国特許出願の優先権を主張し、該中国特許出願の全ての内容が参照により本開示に組み込まれる。
本開示は、２０２２年０６月２４日に提出された、発明名称が「ワードラインドライバ及び記憶装置」であり、出願番号が２０２２１０７３０４３２．２である中国特許出願の優先権を主張し、該中国特許出願の全ての内容が参照により本開示に組み込まれる。
【0002】
本開示は、半導体分野に関し、特に、ワードラインドライバ及び記憶装置に関する。
【背景技術】
【0003】
メモリは一般的な半導体構造であり、半導体構造のサイズが縮小し続けるにつれて、より多くのメモリがチップに組み込まれることを可能にし、それによって製品容量の増加に寄与する。動的ランダムアクセスメモリ（ＤＲＡＭ：ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）において、ワードラインとビットラインを用いてメモリセルに／からデータを書き込み／読み出し、ワードラインに印加された電圧に基づいて動作する必要がある。
【0004】
ＤＲＡＭ容量の増加に伴い、１つのワードラインに接続されたメモリセルの数が増加し、ワードライン間の距離が縮小し、速度遅延の問題が発生する可能性がある。ワードライン電圧の遅延を改善するために、１つのワードラインを複数のサブワードラインに分割し、各サブワードラインをサブワードラインドライバ（ＳＷＤ：ｓｕｂ ｗｏｒｄ－ｌｉｎｅ ｄｒｉｖｅｒ）を用いて駆動することができる。
【0005】
しかし、現在のワードラインドライバは、レイアウト面積が大きく、駆動能力が悪いという問題がある。
【発明の概要】
【課題を解決するための手段】
【0006】
本開示の実施例は、ワードラインドライバを提供する。該ワードラインドライバは、ＮＭＯＳ領域とＰＭＯＳ領域を含む基板と、第１ゲートと、複数の第２ゲートとを含み、ＰＭＯＳ領域は、第１方向に沿って延びる複数の第１アクティブ領域を含み、第１アクティブ領域は、第１チャネル領域及びそれぞれ第１チャネル領域の相対的な両側に位置する第１ソース領域と第１ドレイン領域を含み、ＮＭＯＳ領域は、ＰＭＯＳ領域と第２方向Ｙに沿って配列され、第１方向に沿って延びる複数の第２アクティブ領域を含み、第２アクティブ領域は、第２チャネル領域、及びそれぞれ第２チャネル領域の相対的な両側に位置する第２ソース領域と第２ドレイン領域を含み、第２アクティブ領域は、第３チャネル領域、及びそれぞれ第３チャネル領域の相対的な両側に位置する第３ソース領域と第３ドレイン領域をさらに含み、第１ゲートはメインワードラインに電気的に接続され、第１ゲート、第１ソース領域及び第１ドレイン領域はプルアップトランジスタを構成し、第１ゲート、第２ソース領域及び第２ドレイン領域はプルダウントランジスタを構成し、プルアップトランジスタ及びプルダウントランジスタは、同じサブワードラインに電気的に接続され、第１アクティブ領域に対応する第１ゲートの延在方向は第１方向に対して傾斜し、各第２ゲートは対応する１つの第３チャネル領域を覆い、第２ゲート、第３ソース領域及び第３ドレイン領域はホールドトランジスタを構成し、同じホールドトランジスタは、第３ドレイン領域が１つのプルダウントランジスタの第２ドレイン領域に電気的に接続され、第３ソース領域が他のプルダウントランジスタの第２ドレイン領域に電気的に接続される。
【0007】
いくつかの実施例では、各第１ゲートは、第２方向に沿って延び、複数の第１チャネル領域及び複数の第２チャネル領域を覆い、一つのプルアップトランジスタの第１ドレイン領域は、一つのプルダウントランジスタの第１ドレイン領域に電気的に接続され、対応するサブワードラインに電気的に接続される。
【0008】
いくつかの実施例では、ＰＭＯＳ領域は、ＮＭＯＳ領域の一側に位置する。
【0009】
いくつかの実施例では、ＮＭＯＳ領域は、ＰＭＯＳ領域の相対的な両側にそれぞれ位置する第１ＮＭＯＳ領域と第２ＮＭＯＳ領域を含む。
【0010】
いくつかの実施例では、第３チャネル領域は、第２ソース領域又は第２ドレイン領域の第２方向に沿った一側に位置し、ホールドトランジスタの第３ドレイン領域は、１つのプルダウントランジスタの第２ドレイン領域と共用され、ホールドトランジスタの第３ソース領域は、他のプルダウントランジスタの第２ドレイン領域と共用される。
【0011】
いくつかの実施例では、第１コンタクト構造をさらに含み、第１コンタクト構造は、第１ソース領域又は第１ドレイン領域に電気的に接続され、少なくとも一部の数量の第１コンタクト構造の基板表面への正投影の延在方向は、第１方向に対して傾斜する。
【0012】
いくつかの実施例では、第１アクティブ領域のエッジに近くの第１コンタクト構造の基板表面への正投影は三角形であり、第１ゲートに面する第１コンタクト構造の境界の基板表面への正投影の延在方向は、第１方向に対して傾斜する。
【0013】
いくつかの実施例では、第２アクティブ領域に対応する第１ゲートの延在方向は、第１方向に対して傾斜する。
【0014】
いくつかの実施例では、第１方向に沿って、第２アクティブ領域の長さは第１アクティブ領域の長さよりも大きく、第２アクティブ領域に対応する第１ゲートの延在方向は、第１方向に対して第１角度傾斜し、第１アクティブ領域に対応する第１ゲートの延在方向は、第１方向に対して第２角度傾斜し、第１角度は第２角度より小さい。
【0015】
いくつかの実施例では、第２ソース領域、第２ドレイン領域、第３ソース領域又は第３ドレイン領域を電気的に接続するための第２コンタクト構造をさらに含み、第２コンタクト構造の基板表面への正投影の延在方向は、第１方向に対して傾斜する。
【0016】
いくつかの実施例では、第２コンタクト構造の基板表面への正投影の部分領域は、第２アクティブ領域の外側にも位置する。
【0017】
いくつかの実施例では、隣接する第２アクティブ領域を電気的に接続するための第３コンタクト構造をさらに含む。
【0018】
いくつかの実施例では、同じ第１ゲートに対応する１つのプルダウントランジスタの第２ドレイン領域は、ホールドトランジスタの第３ドレイン領域と共用され、同じ第１ゲートに対応する他のプルダウントランジスタの第２ドレイン領域は、同じホールドトランジスタの第３ソース領域と共用される。
【0019】
いくつかの実施例では、１つの第１ゲートに対応する１つのプルダウントランジスタの第２ドレイン領域は、ホールドトランジスタの第３ドレイン領域と共用され、他の第１ゲートに対応する１つのプルダウントランジスタの第２ドレイン領域は、同じホールドトランジスタの第３ソース領域と共用される。
【0020】
いくつかの実施例では、第２ゲートは、隣接する第１ゲートの間に位置する。
【0021】
いくつかの実施例では、ホールドトランジスタは、第１トランジスタ及び第２トランジスタを含み、同じ第１トランジスタに電気的に接続された２つのプルダウントランジスタは、第１ゲートを共用し、同じ第２トランジスタは、第３ドレインが１つのプルダウントランジスタの第２ドレイン領域に電気的に接続され、第３ソース領域が他のプルダウントランジスタの第２ドレイン領域に電気的に接続され、同じ第２トランジスタに電気的に接続された２つのプルダウントランジスタは、２つの第１ゲートに対応する。
【0022】
いくつかの実施例では、ＮＭＯＳ領域は、ＰＭＯＳ領域の相対的な両側にそれぞれ位置する第１ＮＭＯＳ領域及び第２ＮＭＯＳ領域を含み、第１トランジスタは第１ＮＭＯＳ領域に位置し、第２トランジスタは第２ＮＭＯＳ領域に位置し、一部の数量のプルダウントランジスタは第１ＮＭＯＳ領域に位置し、残りのプルダウントランジスタは第２ＮＭＯＳ領域に位置する。
【0023】
いくつかの実施例では、各第１ゲートは、第１方向に沿って間隔をあけて配列された少なくとも２つの延在部と、接続部とを含み、各延在部は、複数の第１チャネル領域及び複数の第２チャネル領域を覆い、第１方向に対して傾斜し、接続部は、第１方向に沿って隣接して配列された延在部に接続される。
【0024】
いくつかの実施例では、各第１ゲートは、４×Ｎ個の第１チャネル領域及び４×Ｎ個の第２チャネル領域を覆い、各第１ゲートによって構成されたプルアップトランジスタは、プルダウントランジスタと２×Ｎ個のホールドトランジスタに電気的に接続され、Ｎは１以上の正の整数である。
【0025】
対応して、本開示は、記憶装置をさらに提供する。該記憶装置は、複数のサブワードライン及び複数のビットラインに接続された複数のメモリセルを含むメモリセルアレイと、上記のいずれか一項に記載のワードラインドライバと、を含む。
【0026】
本開示の実施例によるワードラインドライバは、第１アクティブ領域を含み、第１アクティブ領域は、第１チャネル領域、第１ソース領域及び第１ドレイン領域を含み、第１ゲートは、メインワードラインに電気的に接続され、第１ゲート、第１ソース領域及び第１ドレインはプルアップトランジスタを構成し、第１ゲート、第２ソース領域及び第２ドレイン領域はプルダウントランジスタを構成し、プルアップトランジスタ及びプルダウントランジスタは、同じサブワードラインに電気的に接続される。このように、プルアップトランジスタとプルダウントランジスタは、それぞれ第１ドレイン領域を介してサブワードラインに駆動信号を伝送して、サブワードラインの駆動と閉鎖を制御することができる。第２ゲートをさらに含み、第２ゲートは、第３チャネル領域を覆い、第３ソース領域及び第３ドレイン領域とホールドトランジスタを構成し、ホールドトランジスタの第３ドレイン領域及び第３ソース領域は、２つの異なるプルダウントランジスタの第２ドレイン領域にそれぞれ電気的に接続され、即ち、２つのプルダウントランジスタは同じホールドトランジスタを共用する。このように、その中の一つのプルダウントランジスタに接続されたサブワードラインを駆動するとともに、ホールドトランジスタは、他のプルダウントランジスタに接続されたサブワードラインを非選択状態に制御することができ、ワードラインドライバの性能が変化しないことを維持する場合、ホールドトランジスタに占有された面積の減少を実現し、それによってワードラインドライバのレイアウト面積を縮小させることができる。また、第１アクティブ領域に対応する第１ゲートの延在方向が第１アクティブ領域の延在方向に対して傾斜するように設置されることにより、第１アクティブ領域内の第１ゲートが比較的大きいサイズを有し、これは、プルアップトランジスタのチャネルサイズを増加させることに相当し、それによって、プルアップトランジスタに対する第１ゲートの駆動能力を向上させることができる。
【図面の簡単な説明】
【0027】
【図1】ワードライン駆動回路の回路図である。
【図2】１つのサブワードラインシステムアーキテクチャ図である。
【図3】本開示の実施例による第１のワードラインドライバのレイアウト構造の概略図である。
【図4】本開示の実施例による第２のワードラインドライバのレイアウト構造の概略図である。
【図5】本開示の実施例による第３のワードラインドライバのレイアウト構造の概略図である。
【図6】本開示の実施例による第４のワードラインドライバのレイアウト構造の概略図である。
【図7】本開示の実施例による第５のワードラインドライバのレイアウト構造の概略図である。
【図8】本開示の実施例による第１のワードラインドライバに対応する回路構造の概略図である。
【図9】本開示の実施例による第６のワードラインドライバのレイアウト構造の概略図である。
【図10】本開示の実施例による第５のワードラインドライバに対応する回路構造の概略図である。
【図11】本開示の実施例による第７のワードラインドライバのレイアウト構造の概略図である。
【発明を実施するための形態】
【0028】
１つ又は複数の実施例は、対応する添付図面の図によって例示的に説明され、これらの例示的な説明は実施例に対する限定を構成するものではなく、特に明記しない限り、添付図面の図は割合の限定を構成しない。本開示の実施例又は従来技術における技術案をより明確に説明するために、実施例に必要な図面を以下に簡単に紹介する。明らかに、以下の説明における図面は、本開示のいくつかの実施例にすぎず、当業者にとっては、創造的な労働を払わずに、これらの図面の基づいて他の図面を取得することもできる。
【0029】
背景技術から、現在のワードラインドライバは、レイアウト面積が大きく、駆動能力が悪いという問題があることが分かる。分析によると、現在のワードライン駆動回路のレイアウト面積が大きい理由の１つは、以下の通りである。図１及び図２を参照して、現在、ワードライン駆動回路には少なくとも１つのサブワードラインドライバを含み、サブワードラインドライバは１つのメインワードラインＭＷＬｂとサブワードラインＷＬに接続され、サブワードラインドライバもホールドトランジスタを含み、ホールドトランジスタ１は、一端がサブワードラインＷＬに接続され、他端がローレベルＶＫＫに結合される。サブワードラインドライバは、イネーブル信号及び駆動信号ＰＸＩＤを受信し、サブワードラインＷＬに駆動信号ＰＸＩＤを提供して該サブワードラインＷＬを駆動する。サブワードラインＷＬを選択する必要がない場合、イネーブル信号、駆動信号ＰＸＩＤ及び駆動信号ＰＸＩＢがホールドトランジスタの第１端子及び第２端子をオンにすることに応答して、ホールドトランジスタ１の第１端子がローレベルＶＫＫに結合されるようにし、さらに、ホールドトランジスタ１の第１端に接続されたサブワードラインＷＬもローレベルＶＫＫに引き下げられて、サブワードラインＷＬを閉じる。即ち、１つのホールドトランジスタは、サブワードラインを非選択状態に維持するために、１つのサブワードラインを制御するためにのみ使用される。図２を参照すると、ワードライン駆動回路の２つのメインワードラインが、それぞれＭＷＬｂ１及びＭＷＬｂ２で表され、各メインワードラインがそれぞれ２つのサブワードラインドライバＳＷＤに対応する場合、各ホールドトランジスタは１つのサブワードラインに電気的に接続され(図では、複数のサブワードラインはそれぞれＷＬ０～ＷＬ１５で表される)、それによって、サブワードラインドライバはそれぞれ対応する駆動信号ＰＸＩＢ、対応する駆動信号ＰＸＩＤに応答して、サブワードラインの閉鎖を制御し、これは、ワードライン駆動回路のレイアウトにおいて比較的多くのスペースを占有することを分かる。
【0030】
また、ワードラインドライバのレイアウト面積を縮小した後、プルアップトランジスタ、プルダウントランジスタ又はホールドトランジスタの全体サイズの縮小をもたらす可能性があり、プルアップトランジスタ、プルダウントランジスタ又はホールドトランジスタのチャネル面積を減少させ、それによって、ワードラインドライバに対する駆動能力を減らす。
【0031】
本開示の実施例は、ワードラインドライバを提供する。該ワードラインドライバは、第１アクティブ領域を含み、第１アクティブ領域は、第１チャネル領域、第１ソース領域及び第１ドレイン領域を含み、第１ゲート、第１ソース領域及び第１ドレインはプルアップトランジスタを構成し、１つのプルアップトランジスタの第１ドレイン領域は、１つのプルダウン トランジスタの第１ドレイン領域に電気的に接続され、対応するサブワードラインに電気的に接続される。このように、プルアップトランジスタとプルダウントランジスタは、それぞれ第１ドレイン領域を介してサブワードラインに駆動信号を伝送して、サブワードラインの駆動と閉鎖を制御することができる。ホールドトランジスタの第３ドレイン領域及び第３ソース領域が２つの異なるプルダウントランジスタの第２ドレイン領域にそれぞれ電気的に接続されるように設置され、即ち、２つのプルダウントランジスタは同じホールドトランジスタを共用する。このように、その中の一つのプルダウントランジスタに接続されたサブワードラインを駆動するとともに、ホールドトランジスタは、他のプルダウントランジスタに接続されたサブワードラインを非選択状態に制御することができ、ワードラインドライバの性能が変化しないことを維持する場合、ホールドトランジスタに占有された面積の減少を実現し、それによってワードラインドライバのレイアウト面積を縮小させることができる。また、第１アクティブ領域に対応する第１ゲートの延在方向が第１アクティブ領域の延在方向に対して傾斜するように設置されることにより、第１アクティブ領域内の第１ゲートが比較的大きいサイズを有し、これは、プルアップトランジスタのチャネルサイズを増加させることに相当し、それによって、プルアップトランジスタに対する第１ゲートの駆動能力を向上させることができる。
【0032】
以下に図面を参照しながら、本開示の各実施例について詳細に説明する。しかしながら、当業者は、本開示の各実施例において、読者が本開示をよりよく理解するために多くの技術的詳細が記載されていることを理解することができる。しかし、これらの技術的詳細及び以下の各実施例に基づくさまざまな変更及び修正がなくても、本開示で請求される技術案を実現することができる。
【0033】
【0034】
図３を参照すると、ワードラインドライバは、ＮＭＯＳ領域１２及びＰＭＯＳ領域１１を含む基板と、第１ゲート１３０と、複数の第２ゲート１４０とを含み、ＰＭＯＳ領域１１は、第１方向Ｘに沿って延びる複数の第１アクティブ領域１１０を含み、第１アクティブ領域１１０は、第１チャネル領域、及びそれぞれ第１チャネル領域の相対的な両側に位置する第１ソース領域１４と第１ドレイン領域１３を含み、ＮＭＯＳ領域１２は、ＰＭＯＳ領域１１と第２方向Ｙに沿って配列され、第１方向Ｘに沿って延びる複数の第２アクティブ領域１２０を含み、第２アクティブ領域１２０は、第２チャネル領域１５、及びそれぞれ第２チャネル領域１５の相対的な両側に位置する第２ソース領域１７と第２ドレイン領域１６を含み、第２アクティブ領域１２０は、第３チャネル領域、及びそれぞれ第３チャネル領域の相対的な両側に位置する第３ソース領域１８と第３ドレイン領域をさらに含む。第１ゲート１３０はメインワードラインに電気的に接続され、第１ゲート１３０、第１ソース領域１４及び第１ドレイン領域１３はプルアップトランジスタを構成し、第１ゲート１３０、第２ソース領域１７及び第２ドレイン領域１６はプルダウントランジスタを構成し、プルアップトランジスタ及びプルダウントランジスタは、同じサブワードラインに電気的に接続され、第１アクティブ領域１１０に対応する第１ゲート１３０の延在方向は第１方向Ｘに対して傾斜し、各第２ゲート１４０が対応する１つの第３チャネル領域を覆い、第２ゲート１４０、第３ソース領域１８及び第３ドレイン領域はホールドトランジスタを構成し、同じホールドトランジスタは、第３ドレイン領域が１つのプルダウントランジスタの第２ドレイン領域１６に電気的に接続され、第３ソース領域１８が他のプルダウントランジスタの第２ドレイン領域１６に電気的に接続される。
【0035】
プルアップトランジスタとプルダウントランジスタはサブワードラインに電気的に接続されるため、サブワードラインの駆動と閉鎖を制御することができる。具体的には、いくつかの実施例において、各第１ゲート１３０は、第２方向Ｙに沿って延び、複数の第１チャネル領域及び複数の第２チャネル領域１５を覆い、一つのプルアップトランジスタの第１ドレイン領域は、一つのプルダウントランジスタの第１ドレイン領域に電気的に接続され、対応するサブワードラインに電気的に接続される。つまり、同じサブワードラインがプルアップトランジスタの第１ドレイン領域とプルダウントランジスタの第１ドレイン領域に同時に電気的に接続されるため、プルアップトランジスタは、第１ドレイン領域を介して駆動信号をサブワードラインに伝送してサブワードラインを駆動することができ、プルダウントランジスタは、第１ドレイン領域を介して駆動信号をサブワードラインに伝送してサブワードラインを閉じることができる。
【0036】
ホールドトランジスタの第３ドレイン領域及び第３ソース領域１８は、２つのプルダウントランジスタが同じホールドトランジスタを共用するように、２つの異なるプルダウントランジスタの第２ドレイン領域１６にそれぞれ電気的に接続されるように設置される。このように、その中の一つのプルダウントランジスタに接続されたサブワードラインを駆動するとともに、ホールドトランジスタは、他のプルダウントランジスタに接続されたサブワードラインを非選択状態に制御することができ、ワードラインドライバの性能が変化しないことを維持する場合、ワードラインドライバのレイアウト面積の減少を実現する。また、第１アクティブ領域１１０に対応する第１ゲート１３０の延在方向が第１アクティブ領域１１０の延在方向に対して傾斜するように設置されることにより、第１アクティブ領域１１０内の第１ゲート１３０が比較的大きいサイズを有し、これは、プルアップトランジスタのチャネルサイズを増加させることに相当し、それによって、プルアップトランジスタに対する第１ゲート１３０の駆動能力を向上させることができる。
【0037】
いくつかの実施例では、基板の材料は半導体材料である。具体的には、いくつかの実施例では、基板の材料はシリコンである。他の実施例では、基板は、ゲルマニウム基板、ゲルマニウムシリコン基板、炭化珪素基板、又は絶縁体上のシリコン基材であってもよい。
【0038】
ＰＭＯＳ領域１１はＰＭＯＳトランジスタを形成するために使用され、プルアップトランジスタはＰＭＯＳ領域１１内に位置し、即ち、プルアップトランジスタはＰＭＯＳトランジスタであり、ＮＭＯＳ領域１２はＮＭＯＳトランジスタを形成するために使用され、プルダウントランジスタがＮＭＯＳ領域１２内に位置するため、プルダウントランジスタはＮＭＯＳトランジスタである。第１ドレイン領域１３はプルアップトランジスタのドレインを形成するために使用され、第２ドレイン領域１６はプルダウントランジスタのドレインを形成するために使用され、プルアップトランジスタの第１ドレイン領域１３はプルダウントランジスタの第２ドレイン領域１６に電気的に接続され、第１ドレイン領域１３と第２ドレイン領域１６も１つのサブワードラインにそれぞれ電気的に接続される。このように、サブワードラインを駆動するための駆動信号は、プルアップトランジスタのソースを介してプルアップトランジスタのドレインに伝送され、サブワードラインに入力されてサブワードラインの駆動を制御することができる。サブワードラインを閉じるための駆動信号は、プルダウントランジスタのソースを介してプルダウントランジスタのドレインに伝送され、サブワードラインに入力されてサブワードラインの閉鎖を制御することができる。さらに、プルアップトランジスタとプルダウントランジスタは異なるタイプのトランジスタであるため、プルアップトランジスタがオンになる場合、プルダウントランジスタはオフになり、それによって、プルアップトランジスタは、サブワードラインを駆動するために使用され得、プルダウントランジスタがオンになる場合、プルアップトランジスタはオフになり、それによって、プルダウントランジスタは、サブワードラインを閉じるために使用され得る。即ち、プルアップトランジスタ及びプルダウントランジスタは、それぞれサブワードラインを駆動及びオフにするために使用することができる。
【0039】
１つのプルアップトランジスタと１つのプルダウントランジスタを使用して、１つのサブワードラインの駆動と閉鎖を駆動するためのサブワードラインドライバ１００を形成し得ることを理解できる。プルアップトランジスタとプルダウントランジスタは異なるタイプのトランジスタであり、プルアップトランジスタはＰＭＯＳ領域１１内に位置し、プルダウントランジスタはＮＭＯＳ領域１２内に位置するため、いくつかの実施例において、金属層も含むことができ、金属層は、プルアップトランジスタの第１ドレイン領域１３及びプルダウントランジスタの第２ドレイン領域１６を電気的に接続するために使用される。具体的に、いくつかの実施例において、金属層は、導電性プラグを介して第１ドレイン領域１３及び第２ドレイン領域１６に電気的に接続され得る。
【0040】
第１ゲート１３０は、メインワードラインとして使用されるとともに、複数のプルアップトランジスタ及びプルダウントランジスタのゲートとして使用され得るため、複数のプルアップトランジスタ及びプルダウントランジスタは、第１ゲート１３０によって提供されるイネーブル信号に応答して複数のサブワードラインを駆動することができる。
【0041】
第３ドレイン領域はホールドトランジスタのドレインとして使用され、第３ソース領域１８はホールドトランジスタのソースとして使用され、同じホールドトランジスタの第３ソース領域１８と第３ドレイン領域は、それぞれ２つの異なるプルダウントランジスタの第２ドレイン領域１６に電気的に接続され、即ち、同じホールドトランジスタのソース及びドレインは、それぞれ２つの異なるプルダウントランジスタのドレインに接続される。２つの異なるプルダウントランジスタのドレインは２つの異なるサブワードラインにも接続されるため、同じホールドトランジスタのソースとドレインもそれぞれ２つの異なるサブワードラインに電気的に接続される。このように、１つのホールドトランジスタは、２つの異なるサブワードラインの電圧の安定を維持する役割を果たすことができる。これは、同じ時刻にワードラインドライバが１つのサブワードラインしか駆動できないためであり、例えば、サブワードラインが２つの場合、ホールドトランジスタに接続されたその中の１つのサブワードラインが選択されるとき、他のサブワードラインは選択されていない状態にある。選択されたサブワードラインを閉じる必要がある場合、ホールドトランジスタのソースとドレインがオンになるため、選択されたサブワードラインのレベルは、選択されていないサブワードラインのレベルと一致するように引き下げられ、それによって選択されたサブワードラインを完全に閉じることが保証され得る。
【0042】
１つのホールドトランジスタが１つのサブワードラインを制御するために使用されることに比べて、本開示の実施例では、１つのホールドトランジスタのソース及びドレインは、２つのサブワードラインにそれぞれ電気的に接続されるように設置されて、２つのサブワードラインを制御するために使用され、これにより、ワードラインドライバ内のホールドトランジスタの数が大幅に減少され、さらにワードラインドライバのレイアウト面積が縮小され得る。
【0043】
第１アクティブ領域１１０に対応する第１ゲート１３０の延在方向は、第１方向Ｘに対して傾斜するように設置され、即ち、第１アクティブ領域１１０に対応する第１ゲート１３０の延在方向は、第１アクティブ領域１１０の延在方向に対して傾斜し、第１ゲート１３０が第１アクティブ領域１１０の延在方向に垂直して延びるのに比べて、第１ゲート１３０の長さはより大きいため、第１ゲート１３０のサイズを増加させることができる。このように、第１ゲート１３０とチャネル領域との接触面積が増加するため、形成されたプルアップトランジスタのチャネルサイズが増加し、それによって、プルアップトランジスタに対する第１ゲート１３０の駆動及び制御能力を向上させることができる。このように、ワードラインドライバのレイアウト面積の縮小を実現するとともに、ワードラインドライバの駆動能力を向上させることができる。
【0044】
図３を参照すると、いくつかの実施例では、第１コンタクト構造１９をさらに含み、第１コンタクト構造１９は、第１ソース領域１４又は第１ドレイン領域１３に電気的に接続され、少なくとも一部の数量の第１コンタクト構造１９の基板表面への正投影の延在方向は、第１方向Ｘに対して傾斜する。第１コンタクト構造１９が第１ソース領域１４又は第１ドレイン領域１３に電気的に接続されるため、第１コンタクト構造１９は、プルアップトランジスタに外部電気信号を提供することができ、他方では、プルアップトランジスタの電気信号を引き出すために使用されてもよい。第１コンタクト構造１９の基板表面への正投影の延在方向が第１方向Ｘ、即ち第１アクティブ領域１１０の延在方向に垂直するように設置されることに比べて、第１コンタクト構造１９が第１アクティブ領域１１０の延在方向に対して傾斜するように設置されるため、第１コンタクト構造１９の延在方向の長さを増加させ、それによって第１コンタクト構造１９のサイズが増加し、第１コンタクト構造の抵抗を減少させるのに有利であり、第１コンタクト構造１９の電気信号に対する伝送速度を加速させ、ひいてはプルアップトランジスタのターンオン速度を増大させ、プルアップトランジスタのサブワードラインに対する駆動能力をさらに向上させる。
【0045】
第１コンタクト構造１９の延在方向は、第１アクティブ領域１１０に対応する第１ゲート１３０の延在方向と同じであってもよく、それによって第１コンタクト構造１９と第１ゲート１３０との線路交差の問題を防止することができる。
【0046】
いくつかの実施例では、第１コンタクト構造１９の材料は、銅、アルミニウム、又はタングステンのいずれかであり得る。
【0047】
図４を参照すると、いくつかの実施例では、第１アクティブ領域１１０のエッジに近くの第１コンタクト構造１９の基板表面への正投影は三角形であり、第１ゲート１３０に面する第１コンタクト構造１９の境界の基板表面への正投影の延在方向は、第１方向Ｘに対して傾斜する。ここでの第１アクティブ領域１１０のエッジ位置とは、第１方向Ｘにおける第１アクティブ領域１１０のエッジ位置である。いくつかの実施例では、第１アクティブ領域１１０の形状は長方形であり、第１アクティブ領域１１０の第１ゲート１３０が第１アクティブ領域１１０の延在方向に対して傾斜する場合、第１アクティブ領域１１０のエッジ位置はより多くの空きスペースを有し、第１ゲート１３０と第１アクティブ領域１１０のエッジは三角形領域を形成する。これに基づいて、第１アクティブ領域１１０のエッジに近くの第１コンタクト構造１９の基板表面への正投影を三角形に設置して、第１コンタクト構造１９の形状を三角形領域の形状に適合することにより、第１アクティブ領域１１０の空きスペースを十分に利用し、第１コンタクト構造１９のサイズを利用可能な空間内で比較的大きなレベルに到達させ、それによって第１コンタクト構造１９の抵抗を減少させ、第１コンタクト構造１９の電気信号に対する伝送速度をさらに増加させ、サブワードラインへのプルアップトランジスタの駆動能力を向上させることができる。
【0048】
２つの隣接する第１ゲート１３０の間に位置する第１コンタクト構造１９は長方形であり得、第１コンタクト構造１９の延在方向は第１ゲート１３０の延在方向と同じであり、それによって、第１コンタクト構造１９と第１ゲート１３０との線路交差の問題を防止することを理解できる。
【0049】
引き続き図４を参照すると、いくつかの実施例において、第２アクティブ領域１２０に対応する第１ゲート１３０の延在方向は、第１方向Ｘに対して傾斜し、即ち、第２アクティブ領域１２０に対応する第１ゲート１３０の延在方向は、第２アクティブ領域１２０の延在方向に対して傾斜する。第１アクティブ領域１１０に対応する第１ゲート１３０の延在方向は、第１アクティブ領域１１０の延在方向に対して傾斜するとともに、第２アクティブ領域１２０の第１ゲート１３０の延在方向が第２アクティブ領域１２０の方向に対して傾斜するように設置されることにより、第２アクティブ領域１２０の第１ゲート１３０の長さも比較的大きく、それによって第２アクティブ領域１２０の第１ゲート１３０の長さを増加させる。第２アクティブ領域１２０の第１ゲート１３０がプルダウントランジスタを形成するために使用されるため、形成されたプルダウントランジスタのチャネルサイズは対応して増加し、第１ゲート１３０のプルダウントランジスタに対す駆動能力及び制御能力を向上させ、ワードラインドライバがサブワードラインを閉じる速度を増加させる。
【0050】
第１アクティブ領域１１０はプルアップトランジスタを形成するためのＰＭＯＳ領域１１に位置し、第２アクティブ領域１２０はプルダウントランジスタ及びホールドトランジスタを形成するためのＮＭＯＳ領域１２に位置する。プルアップトランジスタの数はプルダウントランジスタの数と同じであり、ホールドトランジスタの数はプルダウントランジスタの数の半分である。つまり、第１アクティブ領域１１０に形成されるトランジスタの数が、第２アクティブ領域１２０に形成されるトランジスタの数よりも少なく、即ちホールドトランジスタの数が少ないため、第２アクティブ領域１２０は第１アクティブ領域１１０に対して第３チャネル領域をさらに形成する必要がある。第３チャネル領域を形成するためにより多くの空間を提供するために、いくつかの実施例では、第１方向Ｘに沿って、第２アクティブ領域１２０の長さは第１アクティブ領域１１０の長さよりも大きく、このように、第２アクティブ領域１２０は、第１方向Ｘに複数の第２チャネル領域１５と第３チャネル領域を形成することができ、それによって複数のプルダウントランジスタとホールドトランジスタを形成することができる。
【0051】
図４を参照すると、いくつかの実施例では、第２アクティブ領域１２０に対応する第１ゲート１３０の延在方向は、第１方向Ｘに対して第１角度Ｉ傾斜し、第１アクティブ領域１１０に対応する第１ゲート１３０の延在方向は、第１方向Ｘに対して第２角度ＩＩ傾斜し、第１角度Ｉは第２角度ＩＩより小さい。第１方向Ｘにおける第２アクティブ領域１２０の長さは、第１アクティブ領域１１０の長さより大きいため、サブワードラインドライバの全体サイズを小さく保つために、第２アクティブ領域１２０の全体サイズを大きすぎないように設置する必要がある。したがって、第２方向Ｙにおける第２アクティブ領域１２０の幅は、比較的小さく設置される必要がある。第２方向Ｙにおける第２アクティブ領域１２０の幅が変化しない場合、第２アクティブ領域１２０に対応する第１ゲート１３０の延在方向の第１方向Ｘに対して傾斜する角度が小さいほど、即ち、第１角度が小さいほど、第１ゲート１３０の延在方向が第１方向Ｘと平行に近づくため、第１ゲート１３０の長さが大きくなり、それによって第１ゲート１３０のサイズを増加させ、プルダウントランジスタに対する駆動能力を向上させることを理解できる。したがって、第１角度は、第２アクティブ領域１２０に対応する第１ゲート１３０のサイズと第１アクティブ領域１１０に対応する第１ゲート１３０のサイズとの差があまり大きくないように、第２角度より小さく設置され、それによって、プルアップトランジスタ及びプルダウントランジスタに対する第１ゲート１３０の駆動能力はいずれも強い。
【0052】
また、第１ゲート１３０が複数のプルダウントランジスタを形成するために使用される場合、第２アクティブ領域１２０内の第１ゲート１３０によって覆われる第２チャネル領域１５の数は比較的多くなり、複数の第２チャネル領域１５は、第２方向Ｙに沿って間隔を空けて配列される。これに基づいて、第２アクティブ領域１２０内の第１ゲート１３０が複数の第２チャネル領域１５を覆う必要がある場合、隣接する２つの第２チャネル領域１５に対応する第１ゲート１３０は接続され、それらの間に夾角を有する。第２方向Ｙにおける第２アクティブ領域１２０の幅が比較的小さいため、隣接する２つの第２チャネル領域１５に対応する第１ゲート１３０間の夾角が比較的小さく、それによって、第２アクティブ領域１２０に対応する第１ゲート１３０の延在方向は、第１方向Ｘに対して傾斜する角度が比較的小さく、即ち、第１角度が比較的小さく、サイズが比較的小さい第２アクティブ領域１２０に適応するのに有利であり、ワードラインドライバのレイアウト面積を縮小する場合、ワードラインドライバの駆動能力の向上を実現する。
【0053】
いくつかの実施例では、第２ソース領域１７、第２ドレイン領域１６、第３ソース領域１８又は第３ドレイン領域を電気的に接続するための第２コンタクト構造２０をさらに含み、第２コンタクト構造２０の基板表面への正投影の延在方向は、第１方向Ｘに対して傾斜する。第２コンタクト構造２０は、第２ソース領域１７、第２ドレイン領域１６、第３ソース領域１８又は第３ドレイン領域に電気的に接続されるため、第２コンタクト構造２０は、プルダウントランジスタ及びホールドトランジスタに外部電気信号を提供することができる。第２コンタクト構造２０が第２アクティブ領域１２０の延在方向に垂直するように設置されることに比べて、第２コンタクト構造２０は、第２コンタクト構造２０の延在方向の長さを増加させるように、第２アクティブ領域１２０の延在方向に対して傾斜するように設置され、それによって第２コンタクト構造２０のサイズが増加し、第２コンタクト構造２０の抵抗を減少させるのに有利であり、第２コンタクト構造２０の電気信号に対する伝送速度を加速させ、ひいてはプルダウントランジスタのターンオン速度とホールドトランジスタのターンオン速度を増加させ、さらにワードラインドライバのサブワードラインに対するターンオフ速度を向上させる。
【0054】
第２コンタクト構造２０の延在方向は、第２アクティブ領域１２０内の第１ゲート１３０の延在方向と同じであってもよく、それによって第２コンタクト構造と第２アクティブ領域１２０内の第１ゲート１３０との線路交差の問題を防止することができる。
【0055】
いくつかの実施例では、第２コンタクト構造２０の材料は、第１コンタクト構造１９の材料と同じであってもよく、それによって、第１コンタクト構造１９及び第２コンタクト構造２０は、同じプロセスステップで形成され得るため、プロセスフローを節約するのに有利である。
【0056】
図５を参照すると、いくつかの実施例では、第２コンタクト構造２０の基板表面への正投影の部分領域も、第２アクティブ領域１２０の外側に位置し、即ち、第２コンタクト構造２０は、第２アクティブ領域１２０の外側まで延びる。第２コンタクト構造２０が第２アクティブ領域１２０内にのみ位置することに比べて、延在方向における第２コンタクト構造２０の長さ寸法が増加し、それによって第２コンタクト構造２０の体積が増加し、第２コンタクト構造２０の抵抗を減少させ、第２コンタクト構造２０の電気信号に対する伝送速度を増加させるのに有利である。
【0057】
いくつかの実施例では、第２コンタクト構造２０が位置する第２アクティブ領域１２０も外側に延在することができ、第２コンタクト構造２０は、外側に延在する第２アクティブ領域１２０上に位置するため、第２コンタクト構造２０と第２ソース領域１７、第２ドレイン領域１６、第３ソース領域１８又は第３ドレイン領域との間のコンタクト面積が増加し、コンタクト抵抗が減少し、信号遅延が低減する。
【0058】
いくつかの実施例において、第３コンタクト構造２１をさらに含み、第３コンタクト構造２１は、隣接する第２アクティブ領域１２０を電気的に接続するために使用される。第３コンタクト構造２１は、２つの隣接する第２アクティブ領域１２０の間に位置し、プルダウントランジスタにローレベル駆動信号を提供してサブワードラインを閉じるように、第２ソース領域１７及び接地端子を電気的に接続するために使用され得る。第３コンタクト構造２１は、隣接する第２アクティブ領域１２０に電気的に接続されるように設けられ、即ち、２つの隣接する第２アクティブ領域１２０の２つのプルダウントランジスタは、同じ第３コンタクト構造２１を共用することができるため、第３コンタクト構造２１の占有面積を減少させ、レイアウト面積を縮小させることができる。また、第３コンタクト構造２１は２つの第２アクティブ領域１２０の間の距離に跨るため、第３コンタクト構造２１のサイズは比較的大きく、それによって、第３コンタクト構造２１の抵抗を比較的小さく、第３コンタクトの電気信号に対する伝送速度を速くすることができる。つまり、第２アクティブ領域１２０のレイアウト面積を縮小させるとともに、プルダウントランジスタの比較的強い駆動能力を維持することができる。
【0059】
図３～図５を参照すると、いくつかの実施例において、ＰＭＯＳ領域１１はＮＭＯＳ領域１２の一側に位置することができる。ＰＭＯＳ領域１１内の第１ドレイン領域１３は、ＮＭＯＳ領域１２内の第２ドレイン領域１６に対応し、即ち、ＰＭＯＳ領域１１内の各第１ドレイン領域１３は、ＮＭＯＳ領域１２内の各第２ドレイン領域１６に電気的に接続されるため、１つのプルアップトランジスタのドレインが１つのプルダウントランジスタのドレインに電気的に接続されるようにする。プルアップトランジスタ、プルダウントランジスタとホールドトランジスタをそれぞれ形成するためのＰＭＯＳ領域１１とＮＭＯＳ領域１２は、１つだけ設けられるため、実際にプルアップトランジスタ、プルダウントランジスタ及びホールドトランジスタを調製する際には、同じ領域の基板をドーピングして第１アクティブ領域１１０及び第２アクティブ領域１２０を形成し、同じステップでプルダウントランジスタ及びホールドトランジスタを形成することができ、調製プロセスの簡素化に有利である。
【0060】
図６及び図７を参照すると、他の実施例では、ＮＭＯＳ領域１２は、ＰＭＯＳ領域１１の相対的な両側にそれぞれ位置する第１ＮＭＯＳ領域３１及び第２ＮＭＯＳ領域３２を含むことができ、一部の数量のプルダウントランジスタは第１ＮＭＯＳ領域３１に位置し、残りのプルダウントランジスタは第２ＮＭＯＳ領域３２に位置する。レイアウト設計の複雑さを考慮すると、ＮＭＯＳ領域１２は、第１ＮＭＯＳ領域３１と第２ＮＭＯＳ領域３２に分割され、それによって、ＮＭＯＳ領域１２の配置位置を柔軟に調整し、レイアウト配置の合理性を向上させるのに有利である。
【0061】
いくつかの実施例では、図６を参照すると、ＮＭＯＳ領域１２がＰＭＯＳ領域１１の相対的な両側に位置する第１ＮＭＯＳ領域３１及び第２ＮＭＯＳ領域３２を含む場合、ＰＭＯＳ領域１１内の第１アクティブ領域１１０のみに対応する第１ゲート１３０の延在方向は第１方向Ｘに対して傾斜し、第１ＮＭＯＳ領域３１及び第２ＮＭＯＳ領域３２内の第２アクティブ領域１２０に対応する第１ゲート１３０の延在方向は第１方向Ｘに垂直であり得る。
【0062】
他の実施例では、図７を参照すると、ＮＭＯＳ領域１２がＰＭＯＳ領域１１の相対的な両側に位置する第１ＮＭＯＳ領域３１及び第２ＮＭＯＳ領域３２を含む場合、ＰＭＯＳ領域１１内の第１ゲート１３０及び第１ＮＭＯＳ領域３１と第２ＮＭＯＳ領域３２内の第１ゲート１３０の延在方向がいずれも第１方向Ｘに対して傾斜するように設置されてもよく、それによって第１ゲート１３０の全体サイズを大きく増大させる。
【0063】
引き続き図３を参照すると、いくつかの実施例では、１つの第１ゲート１３０に対応する１つのプルダウントランジスタの第２ドレイン領域１６は、ホールドトランジスタの第３ドレイン領域と共用され、他の第１ゲート１３０に対応する１つのプルダウントランジスタの第２ドレイン領域１６は、同じホールドトランジスタの第３ソース領域１８と共用される。つまり、第２ゲート１４０は、第３チャネル領域の表面に位置し、１つのプルダウントランジスタの第２ドレイン領域１６及び他のプルダウントランジスタの第２ドレイン領域１６と共にホールドトランジスタを構成する。このように、第２アクティブ領域１２０の面積を減少させ、さらにワードラインドライバのレイアウト面積を縮小させることができる。
【0064】
具体的に、いくつかの実施例では、第２ゲート１４０は、隣接する第１ゲート１３０の間に位置し、即ち、第３チャネル領域は、第２ソース領域１７又は第２ドレイン領域１６の第１方向Ｘに沿った一側に位置する。第２ゲート１４０は２つの隣接する第１ゲート１３０の間に位置し、第２ゲート１４０の両側に位置する第１ゲート１３０は、それぞれ２つの異なるプルダウントランジスタを形成するために使用されるため、ホールドトランジスタは、それぞれ２つの異なる第１ゲート１３０に対応するプルダウントランジスタに電気的に接続される。第３チャネル領域の一側に位置する第２ドレイン領域１６は、１つの第１ゲート１３０に対応するプルダウントランジスタのドレインとして使用することができ、第３チャネル領域の他側に位置する第２ドレイン領域１６は、別の第１ゲート１３０に対応するプルダウントランジスタのドレインとして使用することができる。いくつかの実施例では、同じ第１ゲート１３０に対応する２つの隣接するプルダウントランジスタも第２ソース領域１７を共用することができ、それによってワードラインドライバのレイアウト面積をさらに減少する。
【0065】
具体的に、図３のワードラインドライバに対応するワードライン駆動回路は、図８を参照することができ、ワードライン駆動回路は、少なくとも２つのサブワードラインドライバ１００を含み、各サブワードラインドライバ１００は、１つのメインワードライン及び１つのサブワードラインに接続され、メインワードラインはイネーブル信号を提供するために使用され、ホールドトランジスタ１0３の第１端と第２端はそれぞれ異なるサブワードラインに接続され、ホールドトランジスタ１０３の第１端と第２端に接続された２つのサブワードラインは、それぞれ異なるメインワードラインに対応する。ホールドトランジスタ１０３のゲートは第２駆動信号ＰＸＩＢを受信し、プルアップトランジスタ１０１は、ゲートがメインワードラインに接続され、ソースが第１駆動信号ＰＸＩＤを受信し、ドレインがサブワードライン及びホールドトランジスタ１０３の第１端又は第２端に接続される。プルダウントランジスタ１０２は、ゲートがメインワードラインに接続され、ドレインがプルアップトランジスタ１０１のドレインに接続され、ソースが第３駆動信号ＶＫＫを受信する。サブワードラインドライバ１００は、第１駆動信号ＰＸＩＤ及びイネーブル信号に応答して、選択されたサブワードラインに第１駆動信号ＰＸＩＤを提供し、選択されたサブワードラインは、ホールドトランジスタ１０３の第１端子又は第２端に接続されたサブワードラインであり、第１駆動信号ＰＸＩＤ、イネーブル信号及び第２駆動信号ＰＸＩＢに応答して、ホールドトランジスタ１０３の第１端及び第２端をオンにするように構成される。
【0066】
つまり、２つのメインワードラインは、同じホールドトランジスタ１０３を共用することができる。ワードラインドライバが第１駆動信号ＰＸＩＤ、イネーブル信号及び第２駆動信号ＰＸＩＢに応答するとき、ホールドトランジスタ１０３の第１端及び第２端をオンにすることにより、選択されたサブワードラインのレベルは、選択されていないサブワードラインのレベルと一致するように引き下げられて、該選択されたワードラインを閉じる。即ち、ホールドトランジスタ１０３の一端に接続されたサブワードラインが駆動される場合、ホールドトランジスタ１０３は、ホールドトランジスタ１０３の他端に接続されたサブワードラインを非選択状態にすることができ、それによって、ワードラインドライバの性能が変化しないことを維持する場合、ホールドトランジスタに占有された面積を減少させ、ワードライン駆動回路のレイアウト面積を縮小させることが実現される。
【0067】
１つのサブワードラインドライバ１００が１つのサブワードラインに接続され、１つのホールドトランジスタ１０３が２つの異なるサブワードラインにそれぞれ接続されるため、ワードライン駆動回路において、サブワードラインドライバ１００の数は、ホールドトランジスタ１０３の２倍、即ち、１つのホールドトランジスタ１０３に接続された２つのサブワードラインは２つのサブワードラインドライバ１００にそれぞれ接続される。
【0068】
注意すべきものとして、ワードライン駆動回路において、その中の１つのワードラインドライバがそれに接続されたサブワードラインを駆動するとき、残りのサブワードラインドライバ１００に接続されたサブワードラインはすべて非選択状態にある。即ち、ワードライン駆動回路において、同じ時刻に選択できるサブワードラインは１つだけである。これから分かるように、ホールドトランジスタ１０３の第１端又は第２端の一方に接続されたサブワードラインが選択されるとき、ホールドトランジスタ１０３の第１端又は第２端の他方に接続されたサブワードラインが非選択状態にある。このように、ホールドトランジスタ１０３の第１端と第２端がオンになる場合、ホールドトランジスタ１０３の第１端に接続されたサブワードラインのレベルは、ホールドトランジスタ１０３の第２端に接続されたサブワードラインのレベルと一致するように引き下げられ、それによって、選択されたサブワードラインのレベルを、選択されていないサブワードラインのレベルと一致するように引き下げ、選択されたサブワードラインをオフ状態にすることができる。
【0069】
プルアップトランジスタ１０１は、イネーブル信号及び第１駆動信号ＰＸＩＤに応答してサブワードラインを第１駆動信号ＰＸＩＤのレベルにプルアップし、サブワードラインは第１駆動信号ＰＸＩＤに応答して駆動される。プルダウントランジスタ１０２はイネーブル信号に応答してサブワードラインを第３駆動信号ＶＫＫのレベルにプルダウンし、サブワードラインは第３駆動信号ＶＫＫに応答してターンオフされる。いくつかの実施例において、第１駆動信号ＰＸＩＤはハイレベルであり得、第３駆動信号ＶＫＫはローレベルであり得、例えば、第３駆動信号ＶＫＫの電圧は０又は０未満であり得る。
【0070】
プルアップトランジスタ１０１はＰＭＯＳトランジスタを含み、プルダウントランジスタ１０２はＮＭＯＳトランジスタを含み、ホールドトランジスタ１０３はＮＭＯＳトランジスタを含み、即ち、プルアップトランジスタ１０１はローレベルに応答してオンになり、プルダウントランジスタ１０２はハイレベルに応答してオンになるため、プルアップトランジスタ１０１とプルダウントランジスタ１０２は互いに干渉せず、サブワードラインの駆動と閉鎖をそれぞれ制御することができる。
【0071】
具体的には、プルアップトランジスタ１０１がＰＭＯＳトランジスタであり、プルダウントランジスタ１０２がＮＭＯＳトランジスタであり、ホールドトランジスタ１０３がＮＭＯＳトランジスタを含む場合、ワードライン駆動回路の動作原理は以下の通りである。
【0072】
２つのサブワードラインドライバ１００をそれぞれ第１サブワードラインドライバ、第２サブワードラインドライバと記し、ホールドトランジスタ１０３の第１端に接続されたサブワードラインを第１サブワードラインと記し、ホールドトランジスタ１０３の第２端に接続されたサブワードラインを第２サブワードラインと記す。第１サブワードラインは第１サブワードラインドライバに接続され、第２サブワードラインは第２サブワードラインドライバに接続される。
【0073】
第１サブワードラインドライバは第１サブワードラインを駆動し、このとき、第２サブワードラインは非選択状態にある。
【0074】
第１サブワードラインドライバは、ローレベルのイネーブル信号、ハイレベルの第１駆動信号ＰＸＩＤ及びローレベルの第２駆動信号ＰＸＩＢに応答して第１サブワードラインを駆動する。具体的には、プルアップトランジスタ１０１はローレベルのイネーブル信号に応答してオンになり、ハイレベルの第１駆動信号ＰＸＩＤがプルアップトランジスタ１０１のソースからプルアップトランジスタ１０１のドレインに伝送されるとともに、ホールドトランジスタ１０３はローレベルの第２駆動信号ＰＸＩＢに応答してターンオフされるため、第１サブワードラインのレベルは、第１駆動信号ＰＸＩＤにプルアップされてハイレベルを有し、さらに駆動される。
【0075】
第１サブワードラインドライバは、ハイレベルを有するイネーブル信号、ローレベルの第１駆動信号ＰＸＩＤ及びハイレベルの第２駆動信号ＰＸＩＢに応答して第１サブワードラインをターンオフする。プルダウントランジスタ１０２はハイレベルのイネーブル信号に応答してオンになり、プルアップトランジスタ１０１はローレベルのイネーブル信号に応答してターンオフされ、第３駆動信号ＶＫＫがプルダウントランジスタ１０２のソースからプルダウントランジスタ１０２のドレインに伝送されて、第１サブワードラインのレベルは、第３駆動信号ＶＫＫに引き下げられてローレベルを有する。同時に、ホールドトランジスタ１０３はハイレベルの第２駆動信号ＰＸＩＢに応答してオンになり、第１サブワードラインのレベルを第２サブワードラインのレベルと一致させる。第２サブワードラインが非選択状態にあるため、第１サブワードラインがターンオフされて非選択状態になることが保証される。
【0076】
第２サブワードラインドライバが第２サブワードラインを駆動し、サブワードラインを閉じる原理は、第１サブワードラインドライバと同じであるため、以下では詳細に説明しない。注意すべきものとして、第１サブワードラインドライバと第２サブワードラインドライバは同じホールドトランジスタ１０３に対応するため、選択された第２サブワードラインを閉じる必要があるとき、ホールドトランジスタ１０３の第１端と第２端をオンにすることで、第２サブワードラインのレベルを第１サブワードラインのレベルに引き下げることができ、それによって、第２サブワードラインがターンオフされるようにする。つまり、１つのホールドトランジスタ１０３を２つの異なるサブワードラインに接続するように設置することで、２つのサブワードラインの閉鎖の制御を実現することができる。
【0077】
注意すべきものとして、イネーブル信号又は第３駆動信号ＶＫＫに不安定な問題がある可能性があり、又はワードライン駆動回路が外部ノイズに妨害されて、サブワードラインのレベルを０未満にしない可能性があるため、第３駆動信号ＶＫＫにのみ頼ってサブワードラインを完全にターンオフすることは不可能である。しかし、本開示の実施例では、ホールドトランジスタ１０３の第１端と第２端が２つの異なるサブワードラインに接続されるように設置されるため、ホールドトランジスタ１０３の第１端と第２端がオンになる場合、選択されたワードラインの電圧は、選択されていないワードラインの電圧と一致するように引き下げられる。即ち、ホールドトランジスタ１０３は、選択されたワードラインの電圧を負電圧のレベルに結合してオフにすることができる。したがって、イネーブル信号又は第３駆動信号ＶＫＫのレベルがどのように変化しても、選択されていないワードラインは安定した電圧値を維持することができる。
【0078】
注意すべきものとして、第１サブワードラインドライバと第２サブワードラインドライバはそれぞれ異なるメインワードラインに接続されるため、第１ワードラインドライバと第２ワードラインドライバはそれぞれ第１メインワードラインからのイネーブル信号及び第２メインワードラインからのイネーブル信号に応答して接続されたサブワードラインをそれぞれ駆動することができる。
【0079】
引き続き図３を参照すると、いくつかの実施例では、第１ゲート１３０によって覆われる第１チャネル領域の数は４つであってもよく、各第１チャネル領域はそれぞれ異なる第１アクティブ領域１１０に位置し、即ち第１ゲート１３０は、間隔をあけて配列された４つの第１アクティブ領域１１０に跨る。第１ゲート１３０によって覆われる第２チャネル領域１５の数は４つであってもよく、各第２チャネル領域１５は異なる第２アクティブ領域１２０に位置するため、第１ゲート１３０は間隔をあけて配列された４つの第２アクティブ領域１２０に跨る。このように形成されたワードライン駆動回路において、図２を参照すると、同じメインワードラインに接続されたプルアップトランジスタの数は４つであり、同じメインワードラインに接続されたプルダウントランジスタの数は４つである。つまり、各メインワードラインは４つのサブワードラインドライバ１００にそれぞれ接続され、２つのメインワードラインに対応する２つのサブワードラインドライバ１００は同じホールドトランジスタを共用することができる。つまり、２つのメインワードラインは合計８つのサブワードラインを駆動でき、ホールドトランジスタの数は４つしか必要としないため、ワードラインドライバのホールドトランジスタの数を減少でき、ワードライン駆動回路のレイアウト面積を小さくする。
【0080】
図９を参照すると、他の実施例では、第１ゲート１３０によって覆われる第１チャネル領域の数も６つであり得、即ち、第１ゲート１３０は、間隔をあけて配列された６つの第１アクティブ領域１１０に跨る。第１ゲート１３０によって覆われる第２チャネル領域１５の数は６つであり得、即ち、第１ゲート１３０は、間隔をあけて配列された６つの第２アクティブ領域１２０に跨る。
【0081】
このように形成されたワードライン駆動回路において、同じメインワードラインに接続されたプルアップトランジスタの数は６つであり、同じメインワードラインに接続されたプルダウントランジスタの数は６つである。即ち、各メインワードラインはそれぞれ６つのサブワードラインドライバ１００に接続され、２つのメインワードラインは合計１２つのサブワードラインを駆動することができる。本出願の実施例では、第１アクティブ領域１１０の数を柔軟に設置することにより、第１ゲート１３０によって覆われる第１チャネル領域の数が異なり、それによって一つのメインワードラインの駆動できるサブワードラインの数を変えることを理解できる。
【0082】
他の実施例では、同じ第１ゲート１３０に対応する一つのプルダウントランジスタの第２ドレイン領域１６は、ホールドトランジスタの第３ドレイン領域と共用され、同じ第１ゲート１３０に対応する別のプルダウントランジスタの第２ドレイン領域１６は、同じホールドトランジスタの第３ソース領域１８と共用される。即ち、同じ第１ゲート１３０に対応する２つのプルダウントランジスタは、同じホールドトランジスタを共用するため、同じホールドトランジスタは、同じメインワードラインに対応する２つの異なるサブワードラインを制御するために使用され、それによって、第２アクティブ領域１２０の第３ソース領域１８と第３ドレイン領域の数を減少させ、第２アクティブ領域１２０のサイズを大幅に縮小し、ワードラインドライバの制御能力が変化しないとともに、ワードラインドライバのレイアウト面積を縮小することが実現される。
【0083】
具体的には、図７を参照すると、いくつかの実施例では、第３チャネル領域は、第２ソース領域１７又は第２ドレイン領域１６の第２方向Ｙに沿った一側に位置し、ホールドトランジスタの第３ドレイン領域は、一つのプルダウントランジスタの第２ドレイン領域１６と共用され、ホールドトランジスタの第３ソース領域１８は他のプルダウントランジスタの第２ドレイン領域１６と共用される。第２アクティブ領域１２０は、複数の第２ソース領域１７と第２ドレイン領域１６とを含み、複数の第２ソース領域１７は、第２方向Ｙに間隔を空けて配列され、複数の第２ドレイン領域１６は、第２方向Ｙに間隔を空けて配列される。第３チャネル領域は、２つの異なるプルダウントランジスタの第２ドレイン領域１６の間に位置するため、第３チャネル領域及び第３チャネル領域の両側に位置する第２ドレイン領域１６は、第１ゲート１３０の第１方向Xに沿った同じ側に位置する。第３チャネル領域の一側に位置する第２ドレイン領域１６及び第１ゲート１３０は、一つのプルダウントランジスタを構成するために使用され、第３チャネル領域の他側に位置する第２ドレイン領域１６及び同じ第１ゲート１３０は、別のプルダウントランジスタを構成するために使用される。つまり、同じホールドトランジスタに接続された２つのプルダウントランジスタは、同じ第１ゲート１３０に対応する。即ち、１つのホールドトランジスタが、同じメインワードラインに対応するサブワードラインを制御するために使用される。また、ホールドトランジスタのソースとドレインを２つの異なるプルダウントランジスタのドレインと共用するように設置することで、第２アクティブ領域１２０の占有面積を減少させ、それによってワードラインドライバの集積度を向上させることができる。
【0084】
具体的には、図７のワードラインドライバに対応するサブワードライン駆動回路は、図１０を参照することができ、ワードライン駆動回路は、少なくとも２つのサブワードラインドライバ１００を含み、各サブワードラインドライバ１００は、１つのメインワードラインと１つのサブワードラインに接続され、ホールドトランジスタ１０３の第１端と第２端はそれぞれ異なるサブワードラインに接続され、ホールドトランジスタ１０３の第１端と第２端に接続された２つのサブワードラインは、同じメインワードラインに対応する。即ち、２つのサブワードラインドライバ１００は同じメインワードラインに対応する。プルアップトランジスタ１０１のゲートはメインワードラインに接続され、プルダウントランジスタ１０２は、ゲートがメインワードラインに接続され、ドレインがプルアップトランジスタ１０１のドレインに接続される。
【0085】
図１０のワードライン駆動回路がサブワードラインを駆動し、サブワードラインを閉じる動作原理は、図８のワードライン駆動回路の原理と同じであるため、以下では説明を省略する。注意すべきものとして、２つのサブワードラインドライバ１００が同じメインワードラインに接続されるため、メインワードラインがイネーブル信号を入力するとき、２つのサブワードラインドライバ１００に対応する２つのプルアップトランジスタのゲートは、メインワードラインからのイネーブル信号を同時に受信する。１つのサブワードラインしか駆動できないことを考慮すると、その中の１つのサブワードラインドライバ１００のプルアップトランジスタ１０１のソースによって受信された第１駆動信号ＰＸＩＤは、別のサブワードラインドライバ１００のプルアップトランジスタ１０１のソースによって受信された第１駆動信号ＰＸＩＤとレベルが異なるように設置され得、２つのサブワードラインが同時にオンになることを防止する。
【0086】
引き続き図７を参照すると、いくつかの実施例では、同じ第１ゲート１３０に対応する２つのプルダウントランジスタが同じホールドトランジスタを共用する場合、第１ゲート１３０によって覆われる第１チャネル領域の数は４つであり得、各第１チャネル領域は、それぞれ異なる第１アクティブ領域１１０に位置する。即ち、第１ゲート１３０は、間隔をあけて配列された４つの第１アクティブ領域１１０に跨る。第１ゲート１３０によって覆われる第２チャネル領域１５の数は、４つであってもよく、ここで、第１ゲート１３０は、第１ＮＭＯＳ領域３１内の２つの第２チャネル領域１５及び第２ＮＭＯＳ領域３２内の２つの第２チャネル領域１５を覆い、各第２チャネル領域１５はそれぞれ異なる第２アクティブ領域１２０に位置するため、第１ゲート１３０は４つの第２アクティブ領域１２０に跨る。このように形成されたワードライン駆動回路において、図１１を参照すると、同じメインワードラインに接続されたプルアップトランジスタの数は４つであり、同じメインワードラインに接続されたプルダウントランジスタの数は４つであり、即ち、各メインワードラインは、それぞれ４つのサブワードラインドライバ１００に接続される。同じメインワードラインに対応する２つのサブワードラインドライバ１００は、同じホールドトランジスタを共用し、即ち、１つのメインワードラインは２つのホールドトランジスタに対応する。
【0087】
図１１を参照すると、他の実施例において、第１ゲート１３０によって覆われる第１チャネル領域の数も６つであり得、即ち、第１ゲート１３０は、間隔をあけて配列された６つの第１アクティブ領域１１０に跨る。第１ゲート１３０によって覆われる第２チャネル領域１５の数は６つであり得、即ち、第１ゲート１３０は、間隔をあけて配列された６つの第２アクティブ領域１２０に跨る。このように形成されたワードライン駆動回路において、同じメインワードラインに接続されたプルアップトランジスタの数は６つであり、同じメインワードラインに接続されたプルダウントランジスタの数は６つであり、即ち、各メインワードラインは、それぞれ６つのサブワードラインドライバ１００に接続される。同じメインワードラインに対応する２つのサブワードラインドライバ１００は、同じホールドトランジスタを共用し、即ち１つのメインワードラインは３つのホールドトランジスタに対応する。
【0088】
いくつかの実施例では、ホールドトランジスタは、第１トランジスタ（図示せず）及び第２トランジスタ（図示せず）を含み、同じ第１トランジスタに電気的に接続された２つのプルダウントランジスタは第１ゲート１３０を共用し、同じ第２トランジスタは、第３ドレインが１つのプルダウントランジスタの第２ドレイン領域１６に電気的に接続され、第３ソース領域が別のプルダウントランジスタの第２ドレイン領域１６に電気的に接続され、同じ第２トランジスタに電気的に接続された２つのプルダウントランジスタは、２つの第１ゲート１３０に対応する。つまり、第１トランジスタに電気的に接続された２つのプルダウントランジスタが同じメインワードラインに対応するため、第１トランジスタは同じメインワードラインに対応する２つのサブワードラインを制御する。同じ第２トランジスタに電気的に接続された２つのプルダウントランジスタは、２つの第１ゲート１３０にそれぞれ対応する。即ち、第２トランジスタに電気的に接続された２つのプルダウントランジスタが２つの異なるメインワードラインに対応するため、第２トランジスタは、２つの異なるメインワードラインを制御できる。即ち、ホールドトランジスタと異なるサブワードラインとの間の接続を柔軟に設置することにより、ワードライン駆動回路の性能が変化しないことを維持する場合、ワードライン駆動回路に占有された面積を減少させることが実現され得、それによって、ワードライン駆動回路のレイアウト面積を縮小することができる。
【0089】
いくつかの実施例では、ＮＭＯＳ領域１２は、ＰＭＯＳ領域１１の相対的な両側にそれぞれ位置する第１ＮＭＯＳ領域及び第２ＮＭＯＳ領域を含み、第１トランジスタは第１ＮＭＯＳ領域に位置し、第２トランジスタは第２ＮＭＯＳ領域に位置する。一部の数量のプルダウントランジスタは第１ＮＭＯＳ領域に位置し、残りのプルダウントランジスタは第２ＮＭＯＳ領域に位置する。第１トランジスタに電気的に接続された２つのプルダウントランジスタは第１ゲート１３０を共用し、同じ第２トランジスタに電気的に接続された２つのプルダウントランジスタは２つの第１ゲート１３０にそれぞれ対応するため、第１トランジスタと第１ゲート１３０との接続方法は、第２トランジスタと第１ゲート１３０との接続方法とは異なる。したがって、第１トランジスタを第１ＮＭＯＳ領域に設置し、第２トランジスタを第２ＮＭＯＳ領域に設置することにより、それぞれ第１トランジスタと第２トランジスタを形成するのに有利であり、レイアウト設計の複雑さを簡素化する。また、第１トランジスタに電気的に接続されたプルダウントランジスタを第１ＮＭＯＳ領域に設置し、第２トランジスタに電気的に接続されたプルダウントランジスタを第２ＮＭＯＳ領域に設置し、このように、プルダウントランジスタが第１トランジスタと第２トランジスタにそれぞれ電気的に接続される場合、金属層の線路の長さを短くし、それによって金属層内の信号遅延を低減させることに有利である。
【0090】
いくつかの実施例では、各第１ゲート１３０は、第１方向Ｘに沿って間隔をあけて配列された少なくとも２つの延在部と、接続部とを含む。各延在部は、複数の第１チャネル領域及び複数の第２チャネル領域１５を覆い、第１方向Ｘに対して傾斜する。接続部は、第１方向Ｘに沿って隣接して配列された延在部に接続される。２つの延在部が複数の第１チャネル領域及び第２チャネル領域１５を覆うため、一つの第１ゲート１３０は複数の第１チャネル領域及び複数の第２チャネル領域１５に電気的に接続され、複数のプルアップトランジスタ及びプルダウントランジスタの導通を制御するように使用される。接続部が隣接して配列された延在部を第１方向Ｘに接続することで、間隔をあけて配列された２つの延在部が電気的に接続されて、複数のプルアップトランジスタ及びプルダウントランジスタとの導通を制御するための１つのメインワードラインを形成し、１つのメインワードラインが制御できるサブワードラインの数を増加させる。具体的には、１つの延在部によって覆われる第１チャネル領域１５の数が４つであり、覆われる第２チャネル領域１５の数が４つである場合、４つのサブワードラインを制御することができる。接続部が２つの延在部を接続して１つの第１ゲート１３０を形成した後、各延在部はいずれも４つのサブワードラインを制御できるため、第１ゲート１３０は８つのサブワードラインを制御できる。
【0091】
いくつかの実施例において、第１ゲート１３０の材料は、ポリシリコン又は金属のうちの少なくとも１つを含み得る。
【0092】
いくつかの実施例では、各第１ゲート１３０は、４×Ｎ個の第１チャネル領域及び４×Ｎ個の第２チャネル領域１５を覆い、各第１ゲート１３０によって構成されたプルアップトランジスタは、プルダウントランジスタと２×Ｎ個のホールドトランジスタに電気的に接続され、ここで、Ｎは１以上の正の整数である。即ち、第１チャネル領域の数は第２チャネル領域１５の数と等しく維持されたため、プルアップトランジスタの数はプルダウントランジスタの数と同じであり、各プルアップトランジスタは及び１つのプルダウントランジスタ１０２は、１つのサブワードラインドライバ１００を構成する。ホールドトランジスタの数がプルアップトランジスタ又はプルダウントランジスタ１０２の数の半分であるため、２つのサブワードラインドライバ１００は１つのホールドトランジスタを共用でき、それによって、ワードラインドライバ内のホールドトランジスタの数を減らすのに有利であり、さらにワードラインドライバのレイアウト面積を縮小させる。
【0093】
上述の実施例によって提供されるワードラインドライバにおいて、プルアップトランジスタ及びプルダウントランジスタは、それぞれ、第１ドレイン領域１３を介してサブワードラインに駆動信号を伝送し、それによって、サブワードラインの駆動及び閉鎖を制御することができ。ホールドトランジスタの第３ドレイン領域及び第３ソース領域１８は、２つの異なるプルダウントランジスタの第２ドレイン領域１６にそれぞれ電気的に接続されように設置されるため、２つのプルダウントランジスタは同じホールドトランジスタを共用する。このように、その中の一つのプルダウントランジスタに接続された１つのサブワードラインを駆動するとともに、ホールドトランジスタは、他のプルダウントランジスタに接続されたサブワードラインを非選択状態に制御することができ、ワードラインドライバの性能が変化しないことを維持する場合、ワードラインドライバのレイアウト面積を縮小させることが実現される。また、第１アクティブ領域１１０に対応する第１ゲート１３０の延在方向は、第１アクティブ領域１１０の延在方向に対して傾斜するように設置されるため、第１アクティブ領域１１０内の第１ゲート１３０は比較的大きいサイズを有し、これは、プルアップトランジスタのチャネルサイズを増加させることに相当し、それによって、プルアップトランジスタに対する第１ゲート１３０の駆動能力を向上させることができる。
【0094】
対応して、本開示の実施例は、複数のサブワードライン及び複数のビットラインに接続された複数のメモリセルを含むメモリセルアレイ及び上述のいずれか一項によって提供されるワードライン駆動回路、又は上述のいずれか一項によって提供されるワードライン駆動回路を含む記憶装置をさらに提供する。いくつかの実施例では、メモリセルはＤＲＡＭメモリセルであってもよい。
【0095】
当業者は、上記の各実施形態が本開示を実現する具体的な実施例であり、実際の適用において、本開示の精神及び精神から逸脱することなく、形式的及び詳細に様々な変更を行うことができることを理解できる。いかなる当業者は、本開示の精神と範囲から逸脱することなく、それぞれの変更及び修正を行うことができるため、本開示の保護範囲は、特許請求の範囲によって限定される範囲に準じるべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【手続補正書】
【提出日】2022-10-13
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
ワードラインドライバであって、ＮＭＯＳ領域とＰＭＯＳ領域を含む基板と、第１ゲートと、複数の第２ゲートとを含み、
前記ＰＭＯＳ領域は、第１方向に沿って延びる複数の第１アクティブ領域を含み、前記第１アクティブ領域は、第１チャネル領域及びそれぞれ前記第１チャネル領域の相対的な両側に位置する第１ソース領域と第１ドレイン領域を含み、
前記ＮＭＯＳ領域は、前記ＰＭＯＳ領域と第２方向に沿って配列され、前記第１方向に沿って延びる複数の第２アクティブ領域を含み、前記第２アクティブ領域は、第２チャネル領域、及びそれぞれ前記第２チャネル領域の相対的な両側に位置する第２ソース領域と第２ドレイン領域を含み、前記第２アクティブ領域は、第３チャネル領域、及びそれぞれ前記第３チャネル領域の相対的な両側に位置する第３ソース領域と第３ドレイン領域をさらに含み、
前記第１ゲートはメインワードラインに電気的に接続され、前記第１ゲート、前記第１ソース領域及び前記第１ドレイン領域はプルアップトランジスタを構成し、前記第１ゲート、前記第２ソース領域及び前記第２ドレイン領域はプルダウントランジスタを構成し、前記プルアップトランジスタ及び前記プルダウントランジスタは、同じサブワードラインに電気的に接続され、前記第１アクティブ領域に対応する前記第１ゲートの延在方向は第１方向に対して傾斜し、
各前記第２ゲートは対応する１つの前記第３チャネル領域を覆い、前記第２ゲート、前記第３ソース領域及び前記第３ドレイン領域はホールドトランジスタを構成し、
同じホールドトランジスタは、前記第３ドレイン領域が１つの前記プルダウントランジスタの前記第２ドレイン領域に電気的に接続され、前記第３ソース領域が他の前記プルダウントランジスタの前記第２ドレイン領域に電気的に接続される、ワードラインドライバ。
【請求項2】
各前記第１ゲートは、前記第２方向に沿って延び、複数の前記第１チャネル領域及び複数の第２チャネル領域を覆い、一つの前記プルアップトランジスタの前記第１ドレイン領域は、一つの前記プルダウントランジスタの前記第１ドレイン領域に電気的に接続され、対応する前記サブワードラインに電気的に接続される、請求項１に記載のワードラインドライバ。
【請求項3】
前記ＰＭＯＳ領域は、前記ＮＭＯＳ領域の一側に位置し、又は、
前記ＮＭＯＳ領域は、前記ＰＭＯＳ領域の相対的な両側にそれぞれ位置する第１ＮＭＯＳ領域と第２ＮＭＯＳ領域を含む、
請求項１に記載のワードラインドライバ。
【請求項4】
前記第３チャネル領域は、前記第２ソース領域又は前記第２ドレイン領域の前記第２方向に沿った一側に位置し、前記ホールドトランジスタの第３ドレイン領域は、１つの前記プルダウントランジスタの前記第２ドレイン領域と共用され、前記ホールドトランジスタの第３ソース領域は、他の前記プルダウントランジスタの前記第２ドレイン領域と共用される、請求項３に記載のワードラインドライバ。
【請求項5】
第１コンタクト構造をさらに含み、前記第１コンタクト構造は、前記第１ソース領域又は前記第１ドレイン領域に電気的に接続され、少なくとも一部の数量の前記第１コンタクト構造の前記基板表面への正投影の延在方向は、前記第１方向に対して傾斜する、請求項１に記載のワードラインドライバ。
【請求項6】
前記第１アクティブ領域のエッジに近くの前記第１コンタクト構造の前記基板表面への正投影は三角形であり、前記第１ゲートに面する前記第１コンタクト構造の境界の前記基板表面への正投影の延在方向は、前記第１方向に対して傾斜する、請求項５に記載のワードラインドライバ。
【請求項7】
前記第２アクティブ領域に対応する前記第１ゲートの延在方向は、前記第１方向に対して傾斜する、請求項１に記載のワードラインドライバ。
【請求項8】
前記第１方向に沿って、前記第２アクティブ領域の長さは前記第１アクティブ領域の長さよりも大きく、前記第２アクティブ領域に対応する前記第１ゲートの延在方向は、前記第１方向に対して第１角度傾斜し、前記第１アクティブ領域に対応する前記第１ゲートの延在方向は、前記第１方向に対して第２角度傾斜し、前記第１角度は前記第２角度より小さい、請求項７に記載のワードラインドライバ。
【請求項9】
前記第２ソース領域、前記第２ドレイン領域、前記第３ソース領域又は前記第３ドレイン領域を電気的に接続するための第２コンタクト構造をさらに含み、前記第２コンタクト構造の前記基板表面への正投影の延在方向は、前記第１方向に対して傾斜し、
前記第２コンタクト構造の前記基板表面への正投影の部分領域は、前記第２アクティブ領域の外側にも位置する、
請求項７に記載のワードラインドライバ。
【請求項10】
隣接する前記第２アクティブ領域を電気的に接続するための第３コンタクト構造をさらに含む、請求項１に記載のワードラインドライバ。
【請求項11】
同じ第１ゲートに対応する１つの前記プルダウントランジスタの前記第２ドレイン領域は、前記ホールドトランジスタの前記第３ドレイン領域と共用され、同じ第１ゲートに対応する他の前記プルダウントランジスタの前記第２ドレイン領域は、同じホールドトランジスタの前記第３ソース領域と共用され、又は、
１つの前記第１ゲートに対応する１つの前記プルダウントランジスタの前記第２ドレイン領域は、前記ホールドトランジスタの前記第３ドレイン領域と共用され、他の前記第１ゲートに対応する１つの前記プルダウントランジスタの前記第２ドレイン領域は、同じホールドトランジスタの前記第３ソース領域と共用され、
前記第２ゲートは、隣接する前記第１ゲートの間に位置する、
請求項１に記載のワードラインドライバ。
【請求項12】
前記ホールドトランジスタは、第１トランジスタ及び第２トランジスタを含み、同じ第１トランジスタに電気的に接続された２つの前記プルダウントランジスタは、前記第１ゲートを共用し、同じ第２トランジスタは、前記第３ドレイン領域が１つの前記プルダウントランジスタの前記第２ドレイン領域に電気的に接続され、前記第３ソース領域が他の前記プルダウントランジスタの前記第２ドレイン領域に電気的に接続され、同じ第２トランジスタに電気的に接続された２つの前記プルダウントランジスタは、２つの前記第１ゲートに対応し、
前記ＮＭＯＳ領域は、前記ＰＭＯＳ領域の相対的な両側にそれぞれ位置する第１ＮＭＯＳ領域及び第２ＮＭＯＳ領域を含み、前記第１トランジスタは前記第１ＮＭＯＳ領域に位置し、前記第２トランジスタは前記第２ＮＭＯＳ領域に位置し、一部の数量の前記プルダウントランジスタは前記第１ＮＭＯＳ領域に位置し、残りの前記プルダウントランジスタは前記第２ＮＭＯＳ領域に位置する、
請求項１に記載のワードラインドライバ。
【請求項13】
各前記第１ゲートは、前記第１方向に沿って間隔をあけて配列された少なくとも２つの延在部と、接続部とを含み、各前記延在部は、複数の前記第１チャネル領域及び複数の前記第２チャネル領域を覆い、前記第１方向に対して傾斜し、前記接続部は、前記第１方向に沿って隣接して配列された前記延在部に接続される、
請求項１に記載のワードラインドライバ。
【請求項14】
各前記第１ゲートは、４×Ｎ個の前記第１チャネル領域及び４×Ｎ個の前記第２チャネル領域を覆い、各前記第１ゲートによって構成された前記プルアップトランジスタは、前記プルダウントランジスタと２×Ｎ個の前記ホールドトランジスタに電気的に接続され、Ｎは１以上の正の整数である、請求項１に記載のワードラインドライバ。
【請求項15】
複数のサブワードライン及び複数のビットラインに接続された複数のメモリセルを含むメモリセルアレイと、請求項１～１４のいずれか一項に記載のワードラインドライバと、を含む、記憶装置。
【国際調査報告】