知財求人 - 知財ポータルサイト「IP Force」
▶ チャンシン メモリー テクノロジーズ インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-08-16
(54)【発明の名称】データ受信回路、データ受信システム及び記憶装置
(51)【国際特許分類】
H04L 25/02 20060101AFI20240808BHJP
H03K 19/0175 20060101ALI20240808BHJP
G11C 7/10 20060101ALI20240808BHJP
【ＦＩ】
H04L25/02 R
H03K19/0175 240
G11C7/10 505
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2022556265
(86)(22)【出願日】2022-07-25
(85)【翻訳文提出日】2022-09-16
(86)【国際出願番号】 CN2022107623
(87)【国際公開番号】W WO2024007378
(87)【国際公開日】2024-01-11
(31)【優先権主張番号】202210787523.X
(32)【優先日】2022-07-04
(33)【優先権主張国・地域又は機関】CN
(81)【指定国・地域】
(71)【出願人】
【識別番号】522246670
【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド
【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．
(74)【代理人】
【識別番号】100205659
【弁理士】
【氏名又は名称】齋藤 拓也
(74)【代理人】
【識別番号】100185269
【弁理士】
【氏名又は名称】小菅 一弘
(74)【代理人】
【識別番号】110000291
【氏名又は名称】弁理士法人コスモス国際特許商標事務所
(72)【発明者】
【氏名】林 峰
【テーマコード（参考）】
5J056
5K029
【Ｆターム（参考）】
5J056BB17
5J056CC09
5J056DD13
5J056DD28
5K029AA13
(57)【要約】
本開示の実施例はデータ受信回路、データ受信システム及び記憶装置を提供し、データ受信回路は、データ信号、第１参照信号及び第２参照信号を受信し、イネーブル信号が第１レベル値を有する間に、サンプリングクロック信号に応答し、且つ帰還信号に基づいてデータ信号と第１参照信号を選択して第１比較を行って第１信号対を出力し、又は、データ信号と第２参照信号を選択して第２比較を行って第２信号対を出力するように構成される第１増幅モジュールと、第１増幅モジュールの出力信号を入力信号対として受信し、入力信号対の電圧差に対して増幅処理を行い、且つ第１出力信号及び第２出力信号を増幅処理の結果として出力するように構成される第２増幅モジュールと、を備える。本開示の実施例は少なくともデータ受信回路の受信性能を向上させるとともにその消費電力を低下させることに寄与する。
【選択図】 図５
【選択図】 図５
【特許請求の範囲】
【請求項1】
データ受信回路であって、イネーブル信号、帰還信号、データ信号、第１参照信号及び第２参照信号を受信し、前記イネーブル信号が第１レベル値を有する間に、サンプリングクロック信号に応答し、且つ前記帰還信号に基づいて前記データ信号と前記第１参照信号を選択して第１比較を行って第１信号対を前記第１比較の結果として出力し、又は、前記データ信号と前記第２参照信号を選択して第２比較を行って第２信号対を前記第２比較の結果として出力し、前記イネーブル信号が第２レベル値を有する間に、前記サンプリングクロック信号に応答して前記第１比較を行って前記第１信号対を出力するように構成され、前記第１信号対が第１信号と第２信号を含み、前記第２信号対が第３信号と第４信号を含む第１増幅モジュールと、
前記第１増幅モジュールの出力信号を入力信号対として受信し、前記入力信号対の電圧差に対して増幅処理を行い、且つ第１出力信号及び第２出力信号を前記増幅処理の結果として出力するように構成される第２増幅モジュールと、を備えるデータ受信回路。
【請求項2】
前記第１増幅モジュールは、それぞれ前記サンプリングクロック信号に応答して前記第１信号、前記第２信号、前記第３信号及び前記第４信号を出力するための第１ノード、第２ノード、第３ノード及び第４ノードを有し、前記データ信号、前記第１参照信号及び前記第２参照信号を受信するように構成される増幅ユニットと、
前記第１ノードと前記第２ノードとの間及び前記第３ノードと前記第４ノードとの間に接続され、前記イネーブル信号及び前記帰還信号を受信し、前記イネーブル信号が前記第１レベル値を有する間に前記帰還信号に基づいて前記第１ノードと前記第２ノードとの接続経路を導通し、又は前記第３ノードと前記第４ノードとの接続経路を導通し、前記イネーブル信号が前記第２レベル値を有する間に前記第１ノードと前記第２ノードとの接続経路を遮断し、且つ前記第３ノードと前記第４ノードとの接続経路を遮断するように構成される決定平衡イネーブルユニットと、を備える請求項１に記載のデータ受信回路。
【請求項3】
前記サンプリングクロック信号は第１サンプリングクロック信号と第２サンプリングクロック信号を含み、前記増幅ユニットは、前記第１ノードと前記第２ノードを有し、前記データ信号及び前記第１参照信号を受信し且つ前記第１サンプリングクロック信号に応答して前記第１比較を行うように構成される第１比較回路と、
前記イネーブル信号及びオリジナルサンプリングクロック信号を受信し、且つ前記第２サンプリングクロック信号を出力するように構成され、前記イネーブル信号が前記第１レベル値を有する間に、前記第２サンプリングクロック信号の位相が前記オリジナルサンプリングクロック信号の位相と逆であり、前記イネーブル信号が前記第２レベル値を有する間に、前記第２サンプリングクロック信号が論理高レベル信号であるクロック発生回路と、
前記第３ノードと前記第４ノードを有し、前記データ信号及び前記第２参照信号を受信し、且つ前記イネーブル信号が前記第１レベル値を有する間に前記第２サンプリングクロック信号に応答して前記第２比較を行い、前記イネーブル信号が前記第２レベル値を有する間に前記第３ノードとアース端子との接続経路を導通し、且つ前記第４ノードとアース端子との接続経路を導通するように構成される第２比較回路と、を備える請求項２に記載のデータ受信回路。
【請求項4】
前記帰還信号は差動の第１帰還信号及び第２帰還信号を含み、前記決定平衡イネーブルユニットは、前記イネーブル信号及び前記第１帰還信号に応答して導通することにより、前記第１ノードと前記第２ノードを接続させるように構成される第１イネーブルユニットと、
前記イネーブル信号及び前記第２帰還信号に応答して導通することにより、前記第３ノードと前記第４ノードを接続させるように構成される第２イネーブルユニットと、を備え、
前記イネーブル信号が第１レベル値を有する間に、前記第１イネーブルユニット及び前記第２イネーブルユニットのうちの一方を導通し、前記イネーブル信号が第２レベル値を有する間に、前記第１イネーブルユニット及び前記第２イネーブルユニットをいずれも遮断する請求項２に記載のデータ受信回路。
【請求項5】
前記第１イネーブルユニットは、第９ＰＭＯＳ電界効果トランジスタと第１０ＰＭＯＳ電界効果トランジスタを備え、前記第９ＰＭＯＳ電界効果トランジスタの一端が前記第１ノードに接続され、ゲートが相補イネーブル信号を受信し、前記第９ＰＭＯＳ電界効果トランジスタの他端が前記第１０ＰＭＯＳ電界効果トランジスタの一端に接続され、前記第１０ＰＭＯＳ電界効果トランジスタの他端が前記第２ノードに接続され、ゲートが前記第１帰還信号を受信し、前記相補イネーブル信号のレベルが前記イネーブル信号のレベルと逆である請求項４に記載のデータ受信回路。
【請求項6】
前記第１イネーブルユニットは更に、第９ＮＭＯＳ電界効果トランジスタ及び第１０ＮＭＯＳ電界効果トランジスタを備え、前記第９ＮＭＯＳ電界効果トランジスタの一端が前記第１ノードに接続され、ゲートが前記イネーブル信号を受信し、前記第９ＮＭＯＳ電界効果トランジスタの他端が前記第１０ＮＭＯＳ電界効果トランジスタの一端に接続され、前記第１０ＮＭＯＳ電界効果トランジスタの他端が前記第２ノードに接続され、ゲートが第１相補帰還信号を受信し、前記第１相補帰還信号が前記第１帰還信号のレベルと逆である請求項５に記載のデータ受信回路。
【請求項7】
前記第２イネーブルユニットは、第１１ＰＭＯＳ電界効果トランジスタ及び第１２ＰＭＯＳ電界効果トランジスタを備え、前記第１１ＰＭＯＳ電界効果トランジスタの一端が前記第３ノードに接続され、ゲートが相補イネーブル信号を受信し、前記第１１ＰＭＯＳ電界効果トランジスタの他端が前記第１２ＰＭＯＳ電界効果トランジスタの一端に接続され、前記第１２ＰＭＯＳ電界効果トランジスタの他端が前記第４ノードに接続され、ゲートが前記第２帰還信号を受信し、前記相補イネーブル信号のレベルが前記イネーブル信号のレベルと逆である請求項４に記載のデータ受信回路。
【請求項8】
前記第２イネーブルユニットは更に、第１１ＮＭＯＳ電界効果トランジスタ及び第１２ＮＭＯＳ電界効果トランジスタを備え、前記第１１ＮＭＯＳ電界効果トランジスタの一端が前記第３ノードに接続され、ゲートが前記イネーブル信号を受信し、前記第１１ＮＭＯＳ電界効果トランジスタの他端が前記第１２ＮＭＯＳ電界効果トランジスタの一端に接続され、前記第１２ＮＭＯＳ電界効果トランジスタの他端が前記第４ノードに接続され、ゲートが第２相補帰還信号を受信し、前記第２相補帰還信号が前記第２帰還信号のレベルと逆である請求項７に記載のデータ受信回路。
【請求項9】
前記第１比較回路は、電源ノードと第５ノードとの間に接続され、第１サンプリングクロック信号に応答して前記第５ノードに電流を供給するように構成される第１電流源と、
前記第１ノード、前記第２ノード及び前記第５ノードに接続され、前記データ信号及び前記第１参照信号を受信し、前記第１電流源が前記第５ノードに電流を供給する際に前記第１比較を行い、且つ前記第１信号及び前記第２信号を出力するように構成される第１比較ユニットと、
前記第１ノード及び前記第２ノードに接続され、前記第１サンプリングクロック信号に応答して前記第１ノード及び前記第２ノードをリセットするように構成される第１リセットユニットと、を備え、前記第２比較回路は、
電源ノードと第６ノードとの間に接続され、第２サンプリングクロック信号に応答して前記第６ノードに電流を供給するように構成される第２電流源と、
前記第３ノード、前記第４ノード及び前記第６ノードに接続され、前記データ信号及び前記第２参照信号を受信し、前記第２電流源が前記第６ノードに電流を供給する際に前記第２比較を行い、且つ前記第３信号及び前記第４信号を出力するように構成される第２比較ユニットと、
前記第３ノードと前記第４ノードとの間に接続され、前記第２サンプリングクロック信号に応答して前記第３ノード及び前記第４ノードをリセットするように構成される第２リセットユニットと、を備える請求項３に記載のデータ受信回路。
【請求項10】
前記第１電流源は、前記電源ノードと前記第５ノードとの間に接続され、ゲートが前記第１サンプリングクロック信号を受信する第１ＰＭＯＳ電界効果トランジスタを備え、
前記第２電流源は、
前記電源ノードと前記第６ノードとの間に接続され、ゲートが前記第２サンプリングクロック信号を受信する第２ＰＭＯＳ電界効果トランジスタを備える請求項９に記載のデータ受信回路。
【請求項11】
前記第１比較ユニットは、前記第１ノードと前記第５ノードとの間に接続され、ゲートが前記データ信号を受信する第３ＰＭＯＳ電界効果トランジスタと、
前記第２ノードと前記第５ノードとの間に接続され、ゲートが前記第１参照信号を受信する第４ＰＭＯＳ電界効果トランジスタと、を備え、
前記第２比較ユニットは、
前記第３ノードと前記第６ノードとの間に接続され、ゲートが前記データ信号を受信する第５ＰＭＯＳ電界効果トランジスタと、
前記第４ノードと前記第６ノードとの間に接続され、ゲートが前記第２参照信号を受信する第６ＰＭＯＳ電界効果トランジスタと、を備える請求項９に記載のデータ受信回路。
【請求項12】
前記第１リセットユニットは、前記第１ノードとアース端子との間に接続され、ゲートが前記第１サンプリングクロック信号を受信する第１ＮＭＯＳ電界効果トランジスタと、
前記第２ノードと前記アース端子との間に接続され、ゲートが前記第１サンプリングクロック信号を受信する第２ＮＭＯＳ電界効果トランジスタと、を備え、
前記第２リセットユニットは、
前記第３ノードとアース端子との間に接続され、ゲートが前記第２サンプリングクロック信号を受信する第３ＮＭＯＳ電界効果トランジスタと、
前記第４ノードとアース端子との間に接続され、ゲートが前記第２サンプリングクロック信号を受信する第４ＮＭＯＳ電界効果トランジスタと、を備える請求項９に記載のデータ受信回路。
【請求項13】
前記クロック発生回路は、一方の入力端子が前記オリジナルサンプリングクロック信号を受信し、他方の入力端子が電源ノードに接続され、出力端子が前記第１サンプリングクロック信号を出力する第１ＮＡＮＤゲート回路を備える請求項３に記載のデータ受信回路。
【請求項14】
前記クロック発生回路は、一方の入力端子が前記オリジナルサンプリングクロック信号を受信し、他方の入力端子が前記イネーブル信号を受信し、出力端子が第２サンプリングクロック信号を出力する第２ＮＡＮＤゲート回路を備える請求項３に記載のデータ受信回路。
【請求項15】
前記第２増幅モジュールは、第７ノード及び第８ノードに接続され、前記第１信号対を受信して第３比較を行い、且つそれぞれ前記第７ノード及び前記第８ノードに信号を前記第３比較の結果として供給するように構成される第１入力ユニットと、
前記第７ノード及び前記第８ノードに接続され、前記第２信号対を受信して第４比較を行い、且つそれぞれ前記第７ノード及び前記第８ノードに信号を前記第４比較の結果として供給するように構成される第２入力ユニットと、
前記第７ノード及び前記第８ノードに接続され、前記第７ノードの信号及び前記第８ノードの信号を増幅してラッチし、且つそれぞれ第１出力ノード及び第２出力ノードを介して前記第１出力信号及び前記第２出力信号を出力するように構成されるラッチユニットと、を備える請求項１に記載のデータ受信回路。
【請求項16】
前記第１入力ユニットは、ドレイン電極が前記第７ノードに接続され、ソース電極がアース端子に接続され、ゲートが前記第１信号を受信する第５ＮＭＯＳ電界効果トランジスタと、
ドレイン電極が前記第８ノードに接続され、ソース電極がアース端子に接続され、ゲートが前記第２信号を受信する第６ＮＭＯＳ電界効果トランジスタと、を備え、
前記第２入力ユニットは、
ドレイン電極が前記第７ノードに接続され、ソース電極がアース端子に接続され、ゲートが前記第３信号を受信する第７ＮＭＯＳ電界効果トランジスタと、
ドレイン電極が前記第８ノードに接続され、ソース電極がアース端子に接続され、ゲートが前記第４信号を受信する第８ＮＭＯＳ電界効果トランジスタと、を備える請求項１５に記載のデータ受信回路。
【請求項17】
前記ラッチユニットは、第１３ＮＭＯＳ電界効果トランジスタのゲート及び第７ＰＭＯＳ電界効果トランジスタのゲートがいずれも前記第２出力ノードに接続され、第１３ＮＭＯＳ電界効果トランジスタのソース電極が前記第７ノードに接続され、第１３ＮＭＯＳ電界効果トランジスタのドレイン電極及び第７ＰＭＯＳ電界効果トランジスタのドレイン電極がいずれも前記第１出力ノードに接続され、第７ＰＭＯＳ電界効果トランジスタのソース電極が電源ノードに接続される第１３ＮＭＯＳ電界効果トランジスタ及び第７ＰＭＯＳ電界効果トランジスタと、
第１４ＮＭＯＳ電界効果トランジスタのゲート及び第８ＰＭＯＳ電界効果トランジスタのゲートがいずれも前記第１出力ノードに接続され、第１４ＮＭＯＳ電界効果トランジスタのソース電極が前記第８ノードに接続され、第１４ＮＭＯＳ電界効果トランジスタのドレイン電極及び第８ＰＭＯＳ電界効果トランジスタのドレイン電極がいずれも前記第２出力ノードに接続され、第８ＰＭＯＳ電界効果トランジスタのソース電極が前記電源ノードに接続される第１４ＮＭＯＳ電界効果トランジスタ及び第８ＰＭＯＳ電界効果トランジスタと、を備える請求項１５に記載のデータ受信回路。
【請求項18】
前記第２増幅モジュールは更に、電源ノードと前記ラッチユニットの出力端子との間に接続され、前記ラッチユニットの出力端子をリセットするように構成される第３リセットユニットを備える請求項１７に記載のデータ受信回路。
【請求項19】
前記第３リセットユニットは、前記第１出力ノードと電源ノードとの間に接続され、ゲートがオリジナルサンプリングクロック信号を受信する第１３ＰＭＯＳ電界効果トランジスタと、
前記第２出力ノードと前記電源ノードとの間に接続され、ゲートが前記オリジナルサンプリングクロック信号を受信する第１４ＰＭＯＳ電界効果トランジスタと、を備える請求項１８に記載のデータ受信回路。
【請求項20】
データ受信システムであって、カスケード接続されている複数のデータ伝送回路を備え、各前記データ伝送回路は請求項１～１９のいずれか１項に記載のデータ受信回路と、前記データ受信回路に接続されるラッチ回路とを備え、
前段の前記データ伝送回路の出力信号は後段の前記データ伝送回路の前記帰還信号とされ、
最終段の前記データ伝送回路の出力信号は第１段の前記データ伝送回路の前記帰還信号とされるデータ受信システム。
【請求項21】
前記データ受信回路はサンプリングクロック信号に応答してデータを受信し、且つ前記データ受信システムはカスケード接続されている４つの前記データ伝送回路を備え、隣接段の前記データ受信回路の前記サンプリングクロック信号の位相差が９０°である請求項２０に記載のデータ受信システム。
【請求項22】
前段の前記データ受信回路の前記第２増幅モジュールが出力する前記第１出力信号及び前記第２出力信号は後段の前記データ受信回路の前記帰還信号とされ、又は、前段の前記ラッチ回路が出力する信号は後段の前記データ受信回路の前記帰還信号とされる請求項２０に記載のデータ受信システム。
【請求項23】
記憶装置であって、複数のデータポートと、
それぞれ１つの前記データポートに対応する複数の請求項２０～２２のいずれか１項に記載のデータ受信システムと、を備える記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施例は、半導体技術分野に関し、特にデータ受信回路、データ受信システム及び記憶装置に関する。
【0002】
本願は、２０２２年０７月０４日に提出した発明の名称が「データ受信回路、データ受信システム及び記憶装置」で、出願番号が２０２２１０７８７５２３．Ｘの中国特許出願の優先権を主張し、その全ての内容が援用により本願に組み込まれる。
【背景技術】
【0003】
メモリの適用において、信号伝送速度がますます速くなるにつれて、チャネル損失の信号品質への影響が大きくなり、シンボル間干渉を引き起こしやすく、また、メモリのデータ受信回路が受信したデータ信号と参照信号とのレベル値の差異はデータ受信回路によるデータ信号の判断に影響することとなり、それによりデータ受信回路が出力する信号の精度に影響する。
【0004】
現在、一般的に平衡回路を利用してチャネルを補償し、平衡回路はＣＴＬＥ（Ｃｏｎｔｉｎｕｏｕｓ Ｔｉｍｅ Ｌｉｎｅａｒ Ｅｑｕａｌｉｚｅｒ、連続時間線形等化器）又はＤＦＥ（Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｑｕａｌｉｚｅｒ、判定帰還型等化器）を選択してもよい。ところが、現在用いられる平衡回路が出力する信号の精度は向上の余地があり、平衡回路の受信性能は向上の余地があり、且つ平衡回路の消費電力は低下の余地がある。
【発明の概要】
【発明が解決しようとする課題】
【0005】
本開示の実施例はデータ受信回路、データ受信システム及び記憶装置を提供し、少なくともデータ受信回路の受信性能を向上させるとともにデータ受信回路の消費電力を低下させることに寄与する。
【課題を解決するための手段】
【0006】
本開示のいくつかの実施例によれば、本開示の実施例の一態様はデータ受信回路を提供し、イネーブル信号、帰還信号、データ信号、第１参照信号及び第２参照信号を受信し、前記イネーブル信号が第１レベル値を有する間に、サンプリングクロック信号に応答し、且つ前記帰還信号に基づいて前記データ信号と前記第１参照信号を選択して第１比較を行って第１信号対を前記第１比較の結果として出力し、又は、前記データ信号と前記第２参照信号を選択して第２比較を行って第２信号対を前記第２比較の結果として出力し、前記イネーブル信号が第２レベル値を有する間に、前記サンプリングクロック信号に応答して前記第１比較を行って前記第１信号対を出力するように構成され、前記第１信号対が第１信号と第２信号を含み、前記第２信号対が第３信号と第４信号を含む第１増幅モジュールと、前記第１増幅モジュールの出力信号を入力信号対として受信し、前記入力信号対の電圧差に対して増幅処理を行い、且つ第１出力信号及び第２出力信号を前記増幅処理の結果として出力するように構成される第２増幅モジュールと、を備える。
【0007】
いくつかの実施例では、前記第１増幅モジュールは、それぞれ前記サンプリングクロック信号に応答して前記第１信号、前記第２信号、前記第３信号及び前記第４信号を出力するための第１ノード、第２ノード、第３ノード及び第４ノードを有し、前記データ信号、前記第１参照信号及び前記第２参照信号を受信するように構成される増幅ユニットと、前記第１ノードと前記第２ノードとの間及び前記第３ノードと前記第４ノードとの間に接続され、前記イネーブル信号及び前記帰還信号を受信し、前記イネーブル信号が前記第１レベル値を有する間に前記帰還信号に基づいて前記第１ノードと前記第２ノードとの接続経路を導通し、又は前記第３ノードと前記第４ノードとの接続経路を導通し、前記イネーブル信号が前記第２レベル値を有する間に前記第１ノードと前記第２ノードとの接続経路を遮断し、且つ前記第３ノードと前記第４ノードとの接続経路を遮断するように構成される決定平衡イネーブルユニットと、を備える。
【0008】
いくつかの実施例では、前記サンプリングクロック信号は第１サンプリングクロック信号と第２サンプリングクロック信号を含み、前記増幅ユニットは、前記第１ノードと前記第２ノードを有し、前記データ信号及び前記第１参照信号を受信し且つ前記第１サンプリングクロック信号に応答して前記第１比較を行うように構成される第１比較回路と、前記イネーブル信号及びオリジナルサンプリングクロック信号を受信し、且つ前記第２サンプリングクロック信号を出力するように構成され、前記イネーブル信号が前記第１レベル値を有する間に、前記第２サンプリングクロック信号の位相が前記オリジナルサンプリングクロック信号の位相と逆であり、前記イネーブル信号が前記第２レベル値を有する間に、前記第２サンプリングクロック信号が論理高レベル信号であるクロック発生回路と、前記第３ノードと前記第４ノードを有し、前記データ信号及び前記第２参照信号を受信し、且つ前記イネーブル信号が前記第１レベル値を有する間に前記第２サンプリングクロック信号に応答して前記第２比較を行い、前記イネーブル信号が前記第２レベル値を有する間に前記第３ノードとアース端子との接続経路を導通し、且つ前記第４ノードとアース端子との接続経路を導通するように構成される第２比較回路と、を備える。
【0009】
いくつかの実施例では、前記帰還信号は差動の第１帰還信号及び第２帰還信号を含み、前記決定平衡イネーブルユニットは、前記イネーブル信号及び前記第１帰還信号に応答して導通することにより、前記第１ノードと前記第２ノードを接続させるように構成される第１イネーブルユニットと、前記イネーブル信号及び前記第２帰還信号に応答して導通することにより、前記第３ノードと前記第４ノードを接続させるように構成される第２イネーブルユニットと、を備え、前記イネーブル信号が第１レベル値を有する間に、前記第１イネーブルユニット及び前記第２イネーブルユニットのうちの一方を導通し、前記イネーブル信号が第２レベル値を有する間に、前記第１イネーブルユニット及び前記第２イネーブルユニットをいずれも遮断する。
【0010】
いくつかの実施例では、前記第１イネーブルユニットは、第９ＰＭＯＳ電界効果トランジスタと第１０ＰＭＯＳ電界効果トランジスタを備え、前記第９ＰＭＯＳ電界効果トランジスタの一端が前記第１ノードに接続され、ゲートが相補イネーブル信号を受信し、前記第９ＰＭＯＳ電界効果トランジスタの他端が前記第１０ＰＭＯＳ電界効果トランジスタの一端に接続され、前記第１０ＰＭＯＳ電界効果トランジスタの他端が前記第２ノードに接続され、ゲートが前記第１帰還信号を受信し、前記相補イネーブル信号のレベルが前記イネーブル信号のレベルと逆である。
【0011】
いくつかの実施例では、前記第１イネーブルユニットは更に、第９ＮＭＯＳ電界効果トランジスタ及び第１０ＮＭＯＳ電界効果トランジスタを備え、前記第９ＮＭＯＳ電界効果トランジスタの一端が前記第１ノードに接続され、ゲートが前記イネーブル信号を受信し、前記第９ＮＭＯＳ電界効果トランジスタの他端が前記第１０ＮＭＯＳ電界効果トランジスタの一端に接続され、前記第１０ＮＭＯＳ電界効果トランジスタの他端が前記第２ノードに接続され、ゲートが第１相補帰還信号を受信し、前記第１相補帰還信号が前記第１帰還信号のレベルと逆である。
【0012】
いくつかの実施例では、前記第２イネーブルユニットは、第１１ＰＭＯＳ電界効果トランジスタ及び第１２ＰＭＯＳ電界効果トランジスタを備え、前記第１１ＰＭＯＳ電界効果トランジスタの一端が前記第３ノードに接続され、ゲートが相補イネーブル信号を受信し、前記第１１ＰＭＯＳ電界効果トランジスタの他端が前記第１２ＰＭＯＳ電界効果トランジスタの一端に接続され、前記第１２ＰＭＯＳ電界効果トランジスタの他端が前記第４ノードに接続され、ゲートが前記第２帰還信号を受信し、前記相補イネーブル信号のレベルが前記イネーブル信号のレベルと逆である。
【0013】
いくつかの実施例では、前記第２イネーブルユニットは更に、第１１ＮＭＯＳ電界効果トランジスタ及び第１２ＮＭＯＳ電界効果トランジスタを備え、前記第１１ＮＭＯＳ電界効果トランジスタの一端が前記第３ノードに接続され、ゲートが前記イネーブル信号を受信し、前記第１１ＮＭＯＳ電界効果トランジスタの他端が前記第１２ＮＭＯＳ電界効果トランジスタの一端に接続され、前記第１２ＮＭＯＳ電界効果トランジスタの他端が前記第４ノードに接続され、ゲートが第２相補帰還信号を受信し、前記第２相補帰還信号が前記第２帰還信号のレベルと逆である。
【0014】
いくつかの実施例では、前記第１比較回路は、電源ノードと第５ノードとの間に接続され、第１サンプリングクロック信号に応答して前記第５ノードに電流を供給するように構成される第１電流源と、前記第１ノード、前記第２ノード及び前記第５ノードに接続され、前記データ信号及び前記第１参照信号を受信し、前記第１電流源が前記第５ノードに電流を供給する際に前記第１比較を行い、且つ前記第１信号及び前記第２信号を出力するように構成される第１比較ユニットと、前記第１ノード及び前記第２ノードに接続され、前記第１サンプリングクロック信号に応答して前記第１ノード及び前記第２ノードをリセットするように構成される第１リセットユニットと、を備え、前記第２比較回路は、電源ノードと第６ノードとの間に接続され、第２サンプリングクロック信号に応答して前記第６ノードに電流を供給するように構成される第２電流源と、前記第３ノード、前記第４ノード及び前記第６ノードに接続され、前記データ信号及び前記第２参照信号を受信し、前記第２電流源が前記第６ノードに電流を供給する際に前記第２比較を行い、且つ前記第３信号及び前記第４信号を出力するように構成される第２比較ユニットと、前記第３ノードと前記第４ノードとの間に接続され、前記第２サンプリングクロック信号に応答して前記第３ノード及び前記第４ノードをリセットするように構成される第２リセットユニットと、を備える。
【0015】
いくつかの実施例では、前記第１電流源は、前記電源ノードと前記第５ノードとの間に接続され、ゲートが前記第１サンプリングクロック信号を受信する第１ＰＭＯＳ電界効果トランジスタを備え、前記第２電流源は、前記電源ノードと前記第６ノードとの間に接続され、ゲートが前記第２サンプリングクロック信号を受信する第２ＰＭＯＳ電界効果トランジスタを備える。
【0016】
いくつかの実施例では、前記第１比較ユニットは、前記第１ノードと前記第５ノードとの間に接続され、ゲートが前記データ信号を受信する第３ＰＭＯＳ電界効果トランジスタと、前記第２ノードと前記第５ノードとの間に接続され、ゲートが前記第１参照信号を受信する第４ＰＭＯＳ電界効果トランジスタと、を備え、前記第２比較ユニットは、前記第３ノードと前記第６ノードとの間に接続され、ゲートが前記データ信号を受信する第５ＰＭＯＳ電界効果トランジスタと、前記第４ノードと前記第６ノードとの間に接続され、ゲートが前記第２参照信号を受信する第６ＰＭＯＳ電界効果トランジスタと、を備える。
【0017】
いくつかの実施例では、前記第１リセットユニットは、前記第１ノードとアース端子との間に接続され、ゲートが前記第１サンプリングクロック信号を受信する第１ＮＭＯＳ電界効果トランジスタと、前記第２ノードと前記アース端子との間に接続され、ゲートが前記第１サンプリングクロック信号を受信する第２ＮＭＯＳ電界効果トランジスタと、を備え、前記第２リセットユニットは、前記第３ノードとアース端子との間に接続され、ゲートが前記第２サンプリングクロック信号を受信する第３ＮＭＯＳ電界効果トランジスタと、前記第４ノードとアース端子との間に接続され、ゲートが前記第２サンプリングクロック信号を受信する第４ＮＭＯＳ電界効果トランジスタと、を備える。
【0018】
いくつかの実施例では、前記クロック発生回路は、一方の入力端子が前記オリジナルサンプリングクロック信号を受信し、他方の入力端子が電源ノードに接続され、出力端子が前記第１サンプリングクロック信号を出力する第１ＮＡＮＤゲート回路を備える。
【0019】
いくつかの実施例では、前記クロック発生回路は、一方の入力端子が前記オリジナルサンプリングクロック信号を受信し、他方の入力端子が前記イネーブル信号を受信し、出力端子が第２サンプリングクロック信号を出力する第２ＮＡＮＤゲート回路を備える。
【0020】
いくつかの実施例では、前記第２増幅モジュールは、第７ノード及び第８ノードに接続され、前記第１信号対を受信して第３比較を行い、且つそれぞれ前記第７ノード及び前記第８ノードに信号を前記第３比較の結果として供給するように構成される第１入力ユニットと、前記第７ノード及び前記第８ノードに接続され、前記第２信号対を受信して第４比較を行い、且つそれぞれ前記第７ノード及び前記第８ノードに信号を前記第４比較の結果として供給するように構成される第２入力ユニットと、前記第７ノード及び前記第８ノードに接続され、前記第７ノードの信号及び前記第８ノードの信号を増幅してラッチし、且つそれぞれ第１出力ノード及び第２出力ノードを介して前記第１出力信号及び前記第２出力信号を出力するように構成されるラッチユニットと、を備える。
【0021】
いくつかの実施例では、前記第１入力ユニットは、ドレイン電極が前記第７ノードに接続され、ソース電極がアース端子に接続され、ゲートが前記第１信号を受信する第５ＮＭＯＳ電界効果トランジスタと、ドレイン電極が前記第８ノードに接続され、ソース電極がアース端子に接続され、ゲートが前記第２信号を受信する第６ＮＭＯＳ電界効果トランジスタと、を備え、前記第２入力ユニットは、ドレイン電極が前記第７ノードに接続され、ソース電極がアース端子に接続され、ゲートが前記第３信号を受信する第７ＮＭＯＳ電界効果トランジスタと、ドレイン電極が前記第８ノードに接続され、ソース電極がアース端子に接続され、ゲートが前記第４信号を受信する第８ＮＭＯＳ電界効果トランジスタと、を備える。
【0022】
いくつかの実施例では、前記ラッチユニットは、第１３ＮＭＯＳ電界効果トランジスタのゲート及び第７ＰＭＯＳ電界効果トランジスタのゲートがいずれも前記第２出力ノードに接続され、第１３ＮＭＯＳ電界効果トランジスタのソース電極が前記第７ノードに接続され、第１３ＮＭＯＳ電界効果トランジスタのドレイン電極及び第７ＰＭＯＳ電界効果トランジスタのドレイン電極がいずれも前記第１出力ノードに接続され、第７ＰＭＯＳ電界効果トランジスタのソース電極が電源ノードに接続される第１３ＮＭＯＳ電界効果トランジスタ及び第７ＰＭＯＳ電界効果トランジスタと、第１４ＮＭＯＳ電界効果トランジスタのゲート及び第８ＰＭＯＳ電界効果トランジスタのゲートがいずれも前記第１出力ノードに接続され、第１４ＮＭＯＳ電界効果トランジスタのソース電極が前記第８ノードに接続され、第１４ＮＭＯＳ電界効果トランジスタのドレイン電極及び第８ＰＭＯＳ電界効果トランジスタのドレイン電極がいずれも前記第２出力ノードに接続され、第８ＰＭＯＳ電界効果トランジスタのソース電極が前記電源ノードに接続される第１４ＮＭＯＳ電界効果トランジスタ及び第８ＰＭＯＳ電界効果トランジスタと、を備える。
【0023】
いくつかの実施例では、前記第２増幅モジュールは更に、電源ノードと前記ラッチユニットの出力端子との間に接続され、前記ラッチユニットの出力端子をリセットするように構成される第３リセットユニットを備える。
【0024】
いくつかの実施例では、前記第３リセットユニットは、前記第１出力ノードと電源ノードとの間に接続され、ゲートがオリジナルサンプリングクロック信号を受信する第１３ＰＭＯＳ電界効果トランジスタと、前記第２出力ノードと前記電源ノードとの間に接続され、ゲートが前記オリジナルサンプリングクロック信号を受信する第１４ＰＭＯＳ電界効果トランジスタと、を備える。
【0025】
本開示のいくつかの実施例によれば、本開示の実施例の他の態様は更にデータ受信システムを提供し、カスケード接続されている複数のデータ伝送回路を備え、各前記データ伝送回路は上記のいずれか１項に記載のデータ受信回路と、前記データ受信回路に接続されるラッチ回路とを備え、前段の前記データ伝送回路の出力信号は後段の前記データ伝送回路の前記帰還信号とされ、最終段の前記データ伝送回路の出力信号は第１段の前記データ伝送回路の前記帰還信号とされる。
【0026】
いくつかの実施例では、前記データ受信回路はサンプリングクロック信号に応答してデータを受信し、且つ前記データ受信システムはカスケード接続されている４つの前記データ伝送回路を備え、隣接段の前記データ受信回路の前記サンプリングクロック信号の位相差が９０°である。
【0027】
いくつかの実施例では、前段の前記データ受信回路の前記第２増幅モジュールが出力する前記第１出力信号及び前記第２出力信号は後段の前記データ受信回路の前記帰還信号とされ、又は、前段の前記ラッチ回路が出力する信号は後段の前記データ受信回路の前記帰還信号とされる。
【0028】
本開示のいくつかの実施例によれば、本開示の実施例の別の態様は更に記憶装置を提供し、複数のデータポートと、それぞれ１つの前記データポートに対応する複数の上記のいずれか１項に記載のデータ受信システムと、を備える。
【発明の効果】
【0029】
本開示の実施例に係る技術的解決手段は少なくとも以下の利点を有する。
【0030】
第１増幅モジュールはデータ信号、第１参照信号及び第２参照信号を受信することができるとともに、イネーブル信号及び帰還信号を受信することもでき、且つ、イネーブル信号が第１レベル値期間にあるとき、第１増幅モジュールはサンプリングクロック信号に応答し、且つ帰還信号に基づいて第１比較を行うかそれとも第２比較を行うかを選択し、出力された第１信号対及び第２信号対のうちの一方を有効にし、他方を無効にすることにより、受信されたデータ信号のシンボル間干渉のデータ受信回路に対する影響を低減させ、且つ第１増幅モジュールにおける第１比較を行う回路及び第２比較を行う回路のうちの一方のみが動作状態にあり、他方が非動作状態にあってもよく、データ受信回路の消費電力を低下させることに寄与し、イネーブル信号が第２レベル値期間にあるとき、第１増幅モジュールはサンプリングクロック信号に応答して第１比較のみを行い、有効な第１信号対を固定して出力し、このとき、第１増幅モジュールにおける第２信号対を出力するための回路は非動作状態にあってもよく、データ受信回路の消費電力を更に低下させることに寄与する。
【0031】
このように、イネーブル信号及び帰還信号を利用して第１増幅モジュールに対するさらなる制御を実現することができ、それによりデータ受信回路が受信したデータのシンボル間干渉のデータ受信回路に対する影響を考慮するか否かを選択する。例えば、シンボル間干渉のデータ受信回路に対する影響を低減させる必要がある場合、イネーブル信号は第１レベル値期間にあり、第１増幅モジュールはサンプリングクロック信号に応答し、且つ帰還信号に基づいて出力された第１信号対又は第２信号対のうちのレベル値の差異が比較的大きな一方を選択し、それにより第２増幅モジュールが受信したのが信号レベル値の差異が比較的大きな１対の差動信号であるように確保し、シンボル間干渉のデータ受信回路に対する影響を考慮する必要がない場合、イネーブル信号が第２レベル値期間にあり、第１増幅モジュールはサンプリングクロック信号に応答して第１比較のみを行い、有効な第１信号対を固定して出力し、それによりデータ受信回路の受信性能を向上させるとともにデータ受信回路の消費電力を低下させる効果を実現する。
【0032】
１つ又は複数の実施例はそれに対応する図面におけるピクチャによって例示的な説明を行い、これらの例示的な説明は実施例を限定するものではなく、図面における同じ参照数字番号を有する素子は類似の素子を示し、特に説明しない限り、図面における図は比率を制限するのではなく、本開示の実施例又は従来技術の技術的解決手段をより明確に説明するために、以下に実施例において使用される必要がある図面を簡単に説明し、無論、以下の説明における図面は単に本開示のいくつかの実施例であり、当業者であれば、創造的な努力を必要とせずに、更にこれらの図面に基づいて他の図面を取得することができる。
【図面の簡単な説明】
【0033】
【図1】本開示の一実施例に係るデータ受信回路の機能ブロック図である。
【図2】本開示の別の実施例に係るデータ受信システムの機能ブロック図である。
【図3】本開示の一実施例に係るデータ受信回路の別の機能ブロック図である。
【図4】本開示の一実施例に係るデータ受信回路の第１増幅モジュールの機能ブロック図である。
【図5】本開示の一実施例に係るデータ受信回路の別の機能ブロック図である。
【図6】本開示の一実施例に係るデータ受信回路の第１増幅モジュールの回路構造模式図である。
【図7】本開示の一実施例に係るデータ受信回路の第１増幅モジュールの他の回路構造模式図である。
【図8】本開示の一実施例に係るデータ受信回路の第２増幅モジュールの回路構造模式図である。
【発明を実施するための形態】
【0034】
本開示の実施例はデータ受信回路、データ受信システム及び記憶装置を提供し、データ受信回路において、イネーブル信号及び帰還信号を利用して第１増幅モジュールに対するさらなる制御を実現することができ、それによりデータ受信回路が受信したデータのシンボル間干渉のデータ受信回路に対する影響を考慮するか否かを選択する。例えば、シンボル間干渉のデータ受信回路に対する影響を低減させる必要がある場合、イネーブル信号は第１レベル値期間にあり、第１増幅モジュールはサンプリングクロック信号に応答し、且つ帰還信号に基づいて第１比較を行うかそれとも第２比較を行うかを選択し、出力された第１信号対及び第２信号対のうちの一方を有効にし、他方を無効にし、且つ有効な信号対の信号レベル値の差異を一層大きくし、それにより第２増幅モジュールが信号レベル値の差異が一層大きな１対の差動信号を受信できるように確保し、シンボル間干渉のデータ受信回路に対する影響を考慮する必要がない場合、イネーブル信号が第２レベル値期間にあり、第１増幅モジュールはサンプリングクロック信号に応答して第１比較のみを行い、有効な第１信号対を固定して出力し、それによりデータ受信回路の受信性能を向上させるとともにデータ受信回路の消費電力を低下させる効果を実現する。
【0035】
以下、図面を参照しながら本開示の各実施例を詳しく説明する。ところが、当業者であれば理解されるように、本開示の各実施例では、読者に本開示の実施例をより良く理解させるために多くの技術的詳細を提供する。しかしながら、これらの技術的詳細並びに以下の各実施例に基づく種々の変更や修正がなくても、本開示の実施例の特許請求する技術的解決手段を実現することができる。
【0036】
本開示の一実施例はデータ受信回路を提供し、以下に図面を参照しながら本開示の一実施例に係るデータ受信回路を詳しく説明する。図１は本開示の一実施例に係るデータ受信回路の機能ブロック図であり、図３は本開示の一実施例に係るデータ受信回路の別の機能ブロック図であり、図４は本開示の一実施例に係るデータ受信回路の第１増幅モジュールの機能ブロック図であり、図５は本開示の一実施例に係るデータ受信回路の別の機能ブロック図であり、図６は本開示の一実施例に係るデータ受信回路の第１増幅モジュールの回路構造模式図であり、図７は本開示の一実施例に係るデータ受信回路の第１増幅モジュールの他の回路構造模式図であり、図８は本開示の一実施例に係るデータ受信回路の第２増幅モジュールの回路構造模式図である。
【0037】
図１及び図３を参照し、データ受信回路１００は、データ信号ＤＱ、第１参照信号ＶＲ＋及び第２参照信号ＶＲ－を受信し、イネーブル信号ＥｎＤｆｅが第１レベル値を有する間に、サンプリングクロック信号ｃｌｋＮに応答し、且つ帰還信号ｆｂに基づいてデータ信号ＤＱと第１参照信号ＶＲ＋を選択して第１比較を行って第１信号対を第１比較の結果として出力し、又は、データ信号ＤＱと第２参照信号ＶＲ－を選択して第２比較を行って第２信号対を第２比較の結果として出力し、イネーブル信号ＥｎＤｆｅが第２レベル値を有する間に、サンプリングクロック信号ｃｌｋＮに応答して第１比較を行って第１信号対を出力するように構成され、第１信号対が第１信号Ｓｎ＋と第２信号Ｓｐ＋を含み、第２信号対が第３信号Ｓｎ－と第４信号Ｓｐ－を含む第１増幅モジュール１０１と、第１増幅モジュール１０１の出力信号を入力信号対として受信し、入力信号対の電圧差に対して増幅処理を行い、且つ第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを増幅処理の結果として出力するように構成される第２増幅モジュール１０２と、を備える。
【0038】
理解されるように、イネーブル信号ＥｎＤｆｅが第１レベル値期間にあるとき、先に受信された帰還信号ｆｂの相違に基づいて、第１増幅モジュール１０１はこのときのイネーブル信号ＥｎＤｆｅ及び異なる帰還信号ｆｂに基づいて第１比較又は第２比較を選択的に行うことができ、第１増幅モジュール１０１に有効な第１信号対又は有効な第２信号対を出力させ、且つこのときの他方が無効な信号対である。なお、第１信号対が有効であることは、第１信号対における第１信号Ｓｎ＋のレベル値及び第２信号Ｓｐ＋のレベル値が比較的大きな差異を有することを指し、第２信号対が有効であることは、第２信号対における第３信号Ｓｎ－のレベル値及び第４信号Ｓｐ－のレベル値が比較的大きな差異を有することを指す。このように、第２増幅モジュール１０２が受信したのが信号レベル値の差異が比較的大きな１対の差動信号であるように確保し、受信されたデータ信号ＤＱのシンボル間干渉のデータ受信回路１００に対する影響を低減させる。
【0039】
いくつかの実施例では、第１参照信号ＶＲ＋のレベル値と第２参照信号ＶＲ－のレベル値が異なる場合、異なるレベル値のデータ信号ＤＱについては、データ信号ＤＱ及び第１参照信号ＶＲ＋又は第２参照信号ＶＲ－のうちの一方のレベル値の差異が比較的大きいことを満たすことができ、第１増幅モジュール１０１が第１比較及び第２比較を同時に行うことができる場合、第１増幅モジュール１０１はレベル値の差異が一層大きな１組の信号対を出力することができ、本開示の一実施例では、データ受信回路１００が受信したデータ信号ＤＱにシンボル間干渉現象が生じる場合、第１増幅モジュール１０１は帰還信号ｆｂの相違に基づいて第１比較又は第２比較を選択的に行うことができ、且つ出力された第１信号対及び第２信号対のうちの一方が有効であり、他方が無効であり、有効な１組の信号対とは、第１比較及び第２比較を同時に行うことができる場合にレベル値の差異が一層大きな１組の信号対を指し、受信されたデータ信号ＤＱのシンボル間干渉のデータ受信回路１００に対する影響を低減させる。理解されるように、イネーブル信号ＥｎＤｆｅが第１レベル値期間にあるとき、第１増幅モジュール１０１は受信された帰還信号ｆｂに基づいてデータ信号ＤＱの処理がより優れた比較を選択的に行うことができ、即ち第１比較又は第２比較を選択的に行い、これにより、より優れた１組の信号対を取得する。このように、イネーブル信号ＥｎＤｆｅが第１レベル値期間にあるとき、第１増幅モジュール１０１は第１比較及び第２比較のうちの処理がより優れた一方のみを行うこととなり、他方が非動作状態にあり、データ受信回路の消費電力を低下させることに寄与する。
【0040】
また、第２増幅モジュール１０２が受信したのは信号レベル値の差異が比較的大きな１対の差動信号であり、それにより第２増幅モジュール１０２が出力する第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの精度を向上させることに寄与する。従って、第１増幅モジュール１０１と第２増幅モジュール１０２との協働によってデータ受信回路１００の受信性能を向上させることに寄与する。
【0041】
別の態様では、イネーブル信号ＥｎＤｆｅが第２レベル値期間にあるとき、先に受信されたデータに基づいて取得した帰還信号ｆｂのレベル値がどのように変化するかにかかわらず、第１増幅モジュール１０１もこのときのイネーブル信号ＥｎＤｆｅに基づいて第１比較を固定して行い、即ちこのときに第１増幅モジュール１０１は有効な第１信号対を固定して出力し、このとき、第１増幅モジュール１０１は第２比較を行うことがなく、即ち第１増幅モジュール１０１における第２信号対を出力するための回路は非動作状態にあってもよく、データ受信回路の消費電力を更に低下させることに寄与する。
【0042】
上記分析から分かるように、イネーブル信号ＥｎＤｆｅ及び帰還信号ｆｂを利用して第１増幅モジュール１０１に対するさらなる制御を実現することができ、それによりデータ受信回路１００が受信したデータのシンボル間干渉のデータ受信回路１００に対する影響を考慮するか否かを選択し、これにより、データ受信回路１００の受信性能を向上させるとともにデータ受信回路１００の消費電力を低下させる効果を実現する。
【0043】
データ受信回路１００が受信されたデータ信号ＤＱのシンボル間干渉のデータ受信回路１００に対する影響をどのように低減させるかについては、以下に１つの具体的な例を挙げて詳しく説明する。
【0044】
いくつかの実施例では、第１参照信号ＶＲ＋のレベル値は第２参照信号ＶＲ－のレベル値よりも高く、データ信号ＤＱが低レベルであってデータ受信回路１００が受信したデータ信号ＤＱにシンボル間干渉現象が生じる場合、イネーブル信号ＥｎＤｆｅは第１レベル値期間にあり、第１増幅モジュール１０１がこのときのイネーブル信号ＥｎＤｆｅ及び帰還信号ｆｂに基づいて行われるのは第１比較であり、即ち出力したのは有効な第１信号対であり、このとき、データ信号ＤＱと第１参照信号ＶＲ＋とのレベル値の差異はデータ信号ＤＱと第２参照信号ＶＲ－とのレベル値の差異よりも大きく、そうすると、このときに第１比較を行うことは第２比較を行うことに比べてレベル値の差異が一層大きな出力信号対を発生させることとなり、従って、第２増幅モジュール１０２が第１比較を行って取得した第１信号対を受信することは要件を満たす第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力することに寄与し、即ち第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの精度を確保し、それにより受信されたデータ信号ＤＱのシンボル間干渉のデータ受信回路１００に対する影響を低減させることに寄与する。
【0045】
また、データ信号ＤＱが高レベルであってデータ受信回路１００が受信したデータ信号ＤＱにシンボル間干渉現象が生じる場合、イネーブル信号ＥｎＤｆｅは第１レベル値期間にあり、第１増幅モジュール１０１がこのときのイネーブル信号ＥｎＤｆｅ及び帰還信号ｆｂに基づいて行われるのは第２比較であり、即ち出力したのは有効な第２信号対であり、このとき、データ信号ＤＱと第１参照信号ＶＲ＋とのレベル値の差異はデータ信号ＤＱと第２参照信号ＶＲ－とのレベル値の差異よりも小さく、そうすると、このときに第２比較を行うことは第１比較を行うことに比べてレベル値の差異が一層大きな出力信号対を発生させることとなり、従って、第２増幅モジュール１０２が第２比較を行って取得した第２信号対を受信することは要件を満たす第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力することに寄与し、即ち第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの精度を確保し、それにより受信されたデータ信号ＤＱのシンボル間干渉のデータ受信回路１００に対する影響を低減させることに寄与する。
【0046】
理解されるように、実際の適用では、第１参照信号ＶＲ＋のレベル値は第２参照信号ＶＲ－のレベル値よりも低くてもよい。
【0047】
以上から分かるように、イネーブル信号ＥｎＤｆｅが第１レベル値を有する間に、第１増幅モジュール１０１はレベル値が変化する帰還信号ｆｂに基づいて第１比較及び第２比較を選択的に行うことにより、レベル値の差異が一層大きな第１信号対又は第２信号対を出力させることで後の第２増幅モジュール１０２が出力する第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの精度を向上させ、それにより受信されたデータ信号ＤＱのシンボル間干渉のデータ受信回路１００に対する影響を低減させる。
【0048】
いくつかの実施例では、図３を参照し、第１増幅モジュール１０１は、それぞれサンプリングクロック信号ｃｌｋＮに応答して第１信号Ｓｎ＋、第２信号Ｓｐ＋、第３信号Ｓｎ－及び第４信号Ｓｐ－を出力するための第１ノードｎｅｔ１、第２ノードｎｅｔ２、第３ノードｎｅｔ３及び第４ノードｎｅｔ４を有し、データ信号ＤＱ、第１参照信号ＶＲ＋及び第２参照信号ＶＲ－を受信するように構成される増幅ユニット１３１と、第１ノードｎｅｔ１と第２ノードｎｅｔ２との間及び第３ノードｎｅｔ３と第４ノードｎｅｔ４との間に接続され、イネーブル信号ＥｎＤｆｅ及び帰還信号ｆｂを受信し、イネーブル信号ＥｎＤｆｅが第１レベル値を有する間に、帰還信号ｆｂに基づいて第１ノードｎｅｔ１と第２ノードｎｅｔ２との間の接続経路を導通し、又は第３ノードｎｅｔ３と第４ノードｎｅｔ４との間の接続経路を導通し、イネーブル信号ＥｎＤｆｅが第２レベル値を有する間に、第１ノードｎｅｔ１と第２ノードｎｅｔ２との間の接続経路を遮断し、且つ第３ノードｎｅｔ３と第４ノードｎｅｔ４との間の接続経路を遮断するように構成される決定平衡イネーブルユニット１４１と、を備えてもよい。
【0049】
なお、決定平衡イネーブルユニット１４１がイネーブル信号ＥｎＤｆｅ及び帰還信号ｆｂに基づいて第１ノードｎｅｔ１と第２ノードｎｅｔ２との間の接続経路を導通する場合、第１ノードｎｅｔ１及び第２ノードｎｅｔ２が出力する第１信号Ｓｎ＋のレベル値は出力された第２信号Ｓｐ＋のレベル値に等しく、即ち増幅ユニット１３１は第１比較を行わず、有効な第１信号対を出力することができず、決定平衡イネーブルユニット１４１はイネーブル信号ＥｎＤｆｅ及び帰還信号ｆｂに基づいて第３ノードｎｅｔ３と第４ノードｎｅｔ４との間の接続経路を導通する場合、第３ノードｎｅｔ３及び第４ノードｎｅｔ４が出力する第３信号Ｓｎ－のレベル値は出力された第４信号Ｓｐ－のレベル値に等しく、即ち増幅ユニット１３１は第２比較を行わず、有効な第２信号対を出力することができない。
【0050】
理解されるように、シンボル間干渉のデータ受信回路１００に対する影響を低減させる必要がある場合、イネーブル信号ＥｎＤｆｅは第１レベル値期間にあり、このときのイネーブル信号ＥｎＤｆｅ及び帰還信号ｆｂに基づいて、決定平衡イネーブルユニット１４１は第１ノードｎｅｔ１と第２ノードｎｅｔ２との間の接続経路、又は第３ノードｎｅｔ３と第４ノードｎｅｔ４との間の接続経路を選択的に導通し、経路を導通する２つのノードは有効な信号対を出力することができず、それにより増幅ユニット１３１に第１比較又は第２比較を選択的に行わせる。シンボル間干渉のデータ受信回路１００に対する影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅは第２レベル値期間にあり、このときのイネーブル信号ＥｎＤｆｅに基づいて、決定平衡イネーブルユニット１４１は第１ノードｎｅｔ１と第２ノードｎｅｔ２との間の接続経路及び第３ノードｎｅｔ３と第４ノードｎｅｔ４との間の接続経路を遮断し、増幅ユニット１３１は自体の制御により第１比較のみを行う。また、決定平衡イネーブルユニット１４１は第１増幅モジュール１０１に統合され、データ受信回路１００全体の配置面積を更に減少させることに寄与する。
【0051】
なお、シンボル間干渉を考慮する必要がある状況は一般的にデータ受信回路１００の受信したデータ信号ＤＱが高速データである状況、即ちデータ伝送速度が速い状況であり、シンボル間干渉を考慮する必要がない状況はデータ受信回路１００の受信したデータ信号ＤＱが一般的に低速データである状況、即ちデータ伝送速度が遅い状況である。
【0052】
いくつかの実施例では、図４及び図５を参照し、サンプリングクロック信号ｃｌｋＮは第１サンプリングクロック信号ｃｌｋＮ１と第２サンプリングクロック信号ｃｌｋＮ２を含み、増幅ユニット１３１は、第１ノードｎｅｔ１と第２ノードｎｅｔ２を有し、データ信号ＤＱ及び第１参照信号ＶＲ＋を受信し且つ第１サンプリングクロック信号ｃｌｋＮ１に応答して第１比較を行うように構成される第１比較回路１１１と、イネーブル信号ＥｎＤｆｅ及びオリジナルサンプリングクロック信号ｃｌｋを受信し、且つ第２サンプリングクロック信号ｃｌｋＮ２を出力するように構成され、イネーブル信号ＥｎＤｆｅが第１レベル値を有する間に、第２サンプリングクロック信号ｃｌｋＮ２の位相がオリジナルサンプリングクロック信号ｃｌｋの位相と逆であり、イネーブル信号ＥｎＤｆｅが第２レベル値を有する間に、第２サンプリングクロック信号ｃｌｋＮ２が論理高レベル信号であるクロック発生回路１５１と、第３ノードｎｅｔ３と第４ノードｎｅｔ４を有し、データ信号ＤＱ及び第２参照信号ＶＲ－を受信し、且つイネーブル信号ＥｎＤｆｅが第１レベル値を有する間に、第２サンプリングクロック信号ｃｌｋＮ２に応答して第２比較を行い、イネーブル信号ＥｎＤｆｅが第２レベル値を有する間に、第３ノードｎｅｔ３とアース端子との間の接続経路を導通し、且つ第４ノードｎｅｔ４とアース端子との間の接続経路を導通するように構成される第２比較回路１２１と、を備える。
【0053】
理解されるように、シンボル間干渉のデータ受信回路１００に対する影響を考慮する必要があるか否かにかかわらず、イネーブル信号ＥｎＤｆｅが第１レベル値期間にあって、決定平衡イネーブルユニット１４１が帰還信号ｆｂに基づいて第３ノードｎｅｔ３と第４ノードｎｅｔ４との間の接続経路を導通する場合、第１比較回路１１１も第１サンプリングクロック信号ｃｌｋＮ１に応答して第１比較を行うことができ、イネーブル信号ＥｎＤｆｅが第２レベル値期間にあり、決定平衡イネーブルユニット１４１はこのときのイネーブル信号ＥｎＤｆｅに基づいて第１ノードｎｅｔ１と第２ノードｎｅｔ２との間の接続経路を導通することがなく、第１比較回路１１１は第１サンプリングクロック信号ｃｌｋＮ１に応答して第１比較を行ってもよい。以上から分かるように、イネーブル信号ＥｎＤｆｅが第１レベル値期間にあるかそれとも第２レベル値期間にあるかにかかわらず、即ちシンボル間干渉のデータ受信回路１００に対する影響を考慮する必要があるか否かにかかわらず、第１比較回路１１１も第１サンプリングクロック信号ｃｌｋＮ１に応答して第１比較を行う可能性がある。ところが、イネーブル信号ＥｎＤｆｅが第１レベル値期間にあって、決定平衡イネーブルユニット１４１が帰還信号ｆｂに基づいて第１ノードｎｅｔ１と第２ノードｎｅｔ２との間の接続経路を導通する場合のみ、第２比較回路１２１はレベル値が変化する第２サンプリングクロック信号ｃｌｋＮ２に応答して第２比較を行うことができ、イネーブル信号ＥｎＤｆｅが第２レベル値期間にあるとき、第２サンプリングクロック信号ｃｌｋＮ２が論理高レベル信号であり、第２比較回路１２１は第３ノードｎｅｔ３とアース端子との間の接続経路及び第４ノードｎｅｔ４とアース端子との間の接続経路を導通し、第３ノードｎｅｔ３が出力する第３信号Ｓｎ－のレベル値及び第４ノードｎｅｔ４が出力する第４信号Ｓｐ－のレベル値をいずれも０にプルダウンし、即ち第２比較回路１２１は第２比較を行わず、有効な第２信号対を出力することができない。
【0054】
いくつかの実施例では、第１サンプリングクロック信号ｃｌｋＮ１の位相がオリジナルサンプリングクロック信号ｃｌｋの位相と逆であり、イネーブル信号ＥｎＤｆｅが第１レベル値期間にあるとき、第２サンプリングクロック信号ｃｌｋＮ２の位相がオリジナルサンプリングクロック信号ｃｌｋの位相と逆であり、そうすると、第１サンプリングクロック信号ｃｌｋＮ１の位相がこのときの第２サンプリングクロック信号ｃｌｋＮ２の位相と同期し、これにより、このときの第１比較回路１１１は第１サンプリングクロック信号ｃｌｋＮ１に応答して第１比較を行うことができ、又は第２比較回路１２１は第２サンプリングクロック信号ｃｌｋＮ２に応答して第２比較を行うことができるようにする。それと同時に、イネーブル信号ＥｎＤｆｅ及び帰還信号ｆｂに基づいて、決定平衡イネーブルユニット１４１は第１ノードｎｅｔ１、第２ノードｎｅｔ２、第３ノードｎｅｔ３及び第４ノードｎｅｔ４での電位を更に制御し、例えば、第１ノードｎｅｔ１での電位と第２ノードｎｅｔ２での電位を同じにし、それにより増幅ユニット１３１は実際に第１比較を行わず、有効な第１信号対を出力することができないようにし、又は、第３ノードｎｅｔ３での電位と第４ノードｎｅｔ４での電位を同じにし、それにより増幅ユニット１３１は実際に第２比較を行わず、有効な第２信号対を出力することができないようにする。以上から分かるように、増幅ユニット１３１と決定平衡イネーブルユニット１４１との協働によって、増幅ユニット１３１に第１比較又は第２比較を選択的に行わせることができる。
【0055】
いくつかの実施例では、図４及び図５を参照し、帰還信号ｆｂは差動の第１帰還信号ｆｂｐと第２帰還信号ｆｂｎを含んでもよく、決定平衡イネーブルユニット１４１は、イネーブル信号ＥｎＤｆｅ及び第１帰還信号ｆｂｐに応答して導通することにより、第１ノードｎｅｔ１と第２ノードｎｅｔ２を接続させるように構成される第１イネーブルユニット１４１１と、イネーブル信号ＥｎＤｆｅ及び第２帰還信号ｆｂｎに応答して導通することにより、第３ノードｎｅｔ３と第４ノードｎｅｔ４を接続させ、イネーブル信号ＥｎＤｆｅが第１レベル値を有する間に、第１イネーブルユニット１４１１及び第２イネーブルユニット１４１２のうちの一方を導通し、イネーブル信号ＥｎＤｆｅが第２レベル値を有する間に、第１イネーブルユニット１４１１及び第２イネーブルユニット１４１２をいずれも遮断するように構成される第２イネーブルユニット１４１２と、を備えてもよい。
【0056】
理解されるように、第１帰還信号ｆｂｐが高レベルである場合、第２帰還信号ｆｂｎが低レベルであり、第１帰還信号ｆｂｐが低レベルである場合、第２帰還信号ｆｂｎは高レベルである。このように、イネーブル信号ＥｎＤｆｅが第１レベル値期間にあるとき、第１帰還信号ｆｂｐを受信する第１イネーブルユニット１４１１及び第２帰還信号ｆｂｎを受信する第２イネーブルユニット１４１２のうちの一方を導通し、第１ノードｎｅｔ１及び第２ノードｎｅｔ２並びに第３ノードｎｅｔ３及び第４ノードｎｅｔ４のうちの一方を接続し、第１増幅モジュール１０１に第１比較又は第２比較を選択的に実現させ、イネーブル信号ＥｎＤｆｅが第２レベル値期間にあるとき、第１帰還信号ｆｂｐのレベル値及び第２帰還信号ｆｂｎのレベル値がどのように変化するかにかかわらず、第１イネーブルユニット１４１１及び第２イネーブルユニット１４１２もこのときのイネーブル信号ＥｎＤｆｅに基づいて遮断されることとなり、増幅ユニット１３１は自体の制御により第１比較のみを行う。
【0057】
いくつかの実施例では、図６及び図７を参照し、第１イネーブルユニット１４１１は第９ＰＭＯＳ電界効果トランジスタＭＰ９と第１０ＰＭＯＳ電界効果トランジスタＭＰ１０を備えてもよく、第９ＰＭＯＳ電界効果トランジスタＭＰ９の一端が第１ノードｎｅｔ１に接続され、ゲートが相補イネーブル信号ＥｎＤｆｅＮを受信し、第９ＰＭＯＳ電界効果トランジスタＭＰ９の他端が第１０ＰＭＯＳ電界効果トランジスタＭＰ１０の一端に接続され、第１０ＰＭＯＳ電界効果トランジスタＭＰ１０の他端が第２ノードｎｅｔ２に接続され、ゲートが第１帰還信号ｆｂｐを受信し、相補イネーブル信号ＥｎＤｆｅＮのレベルがイネーブル信号ＥｎＤｆｅのレベルと逆である。
【0058】
なお、相補イネーブル信号ＥｎＤｆｅＮのレベルがイネーブル信号ＥｎＤｆｅのレベルと逆であることは、相補イネーブル信号ＥｎＤｆｅＮ及びイネーブル信号ＥｎＤｆｅのうちの一方が高レベルである場合、他方が低レベルであることを指す。
【0059】
一例では、シンボル間干渉のデータ受信回路１００に対する影響を低減させる必要がある場合、相補イネーブル信号ＥｎＤｆｅＮは低レベルであり、第９ＰＭＯＳ電界効果トランジスタＭＰ９は導通され、このとき、第１０ＰＭＯＳ電界効果トランジスタＭＰ１０は受信された第１帰還信号ｆｂｐに基づいて導通又は遮断され、そうすると、第１イネーブルユニット１４１１は第１帰還信号ｆｂｐに基づいて導通又は遮断され、第１帰還信号ｆｂｐが高レベルである場合、第１０ＰＭＯＳ電界効果トランジスタＭＰ１０は遮断され、第１比較回路１１１は第１サンプリングクロック信号ｃｌｋＮ１に応答して第１比較を行うことができ、それにより有効な第１信号対を出力し、シンボル間干渉のデータ受信回路１００に対する影響を考慮する必要がない場合、相補イネーブル信号ＥｎＤｆｅＮは高レベルであり、第９ＰＭＯＳ電界効果トランジスタＭＰ９は遮断され、このとき、第１帰還信号ｆｂｐが高レベルであるかそれとも低レベルであるかにかかわらず、第１イネーブルユニット１４１１も遮断され、第１比較回路１１１は第１イネーブルユニット１４１１により制御されず、ずっと第１サンプリングクロック信号ｃｌｋＮ１に応答して第１比較を行うことができる。
【0060】
いくつかの実施例では、図７を参照し、第１イネーブルユニット１４１１は第９ＰＭＯＳ電界効果トランジスタＭＰ９と第１０ＰＭＯＳ電界効果トランジスタＭＰ１０を備えた上で、第１イネーブルユニット１４１１は更に第９ＮＭＯＳ電界効果トランジスタＭＮ９と第１０ＮＭＯＳ電界効果トランジスタＭＮ１０を備えてもよく、第９ＮＭＯＳ電界効果トランジスタＭＮ９の一端が第１ノードｎｅｔ１に接続され、ゲートがイネーブル信号ＥｎＤｆｅを受信し、第９ＮＭＯＳ電界効果トランジスタＭＮ９の他端が第１０ＮＭＯＳ電界効果トランジスタＭＮ１０の一端に接続され、第１０ＮＭＯＳ電界効果トランジスタＭＮ１０の他端が第２ノードｎｅｔ２に接続され、ゲートが第１相補帰還信号ｆｂｐＮを受信し、第１相補帰還信号ｆｂｐＮが第１帰還信号ｆｂｐのレベルと逆である。
【0061】
なお、イネーブル信号ＥｎＤｆｅの第１レベル値期間とは、第１イネーブルユニット１４１１がイネーブル信号ＥｎＤｆｅが論理レベル１のレベル値範囲即ち高レベルであることを判断するようにすることを指し、イネーブル信号ＥｎＤｆｅの第２レベル値期間とは、第１イネーブルユニット１４１１がイネーブル信号ＥｎＤｆｅが論理レベル０のレベル値範囲即ち低レベルであることを判断するようにすることを指す。第１相補帰還信号ｆｂｐＮが第１帰還信号ｆｂｐのレベルと逆であることは、第１相補帰還信号ｆｂｐＮ及び第１帰還信号ｆｂｐのうちの一方が高レベルである場合、他方が低レベルであることを指す。
【0062】
一例では、シンボル間干渉のデータ受信回路１００に対する影響を低減させる必要がある場合、イネーブル信号ＥｎＤｆｅは高レベルであり、相補イネーブル信号ＥｎＤｆｅＮは低レベルであり、第９ＰＭＯＳ電界効果トランジスタＭＰ９及び第９ＮＭＯＳ電界効果トランジスタＭＮ９はいずれも導通され、このとき、第１０ＰＭＯＳ電界効果トランジスタＭＰ１０は受信された第１帰還信号ｆｂｐに基づいて導通又は遮断され、且つ第１０ＮＭＯＳ電界効果トランジスタＭＮ１０は受信された第１相補帰還信号ｆｂｐＮに基づいて導通又は遮断され、そうすると、第１イネーブルユニット１４１１は第１帰還信号ｆｂｐ及び第１相補帰還信号ｆｂｐＮに基づいて導通又は遮断され、第１帰還信号ｆｂｐが高レベルであって第１相補帰還信号ｆｂｐＮが低レベルである場合、第１０ＰＭＯＳ電界効果トランジスタＭＰ１０及び第１０ＮＭＯＳ電界効果トランジスタＭＮ１０はいずれも遮断され、第１比較回路１１１は第１サンプリングクロック信号ｃｌｋＮ１に応答して第１比較を行うことができ、それにより有効な第１信号対を出力し、シンボル間干渉のデータ受信回路１００に対する影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅは低レベルであり、相補イネーブル信号ＥｎＤｆｅＮは高レベルであり、第９ＰＭＯＳ電界効果トランジスタＭＰ９及び第９ＮＭＯＳ電界効果トランジスタＭＮ９はいずれも遮断され、このとき、第１帰還信号ｆｂｐ及び第１相補帰還信号ｆｂｐＮが高レベルであるかそれとも低レベルであるかにかかわらず、第１イネーブルユニット１４１１も遮断され、第１比較回路１１１は第１イネーブルユニット１４１１により制御されず、常に第１サンプリングクロック信号ｃｌｋＮ１に応答して第１比較を行うことができる。
【0063】
いくつかの実施例では、図６及び図７を参照し、第２イネーブルユニット１４１２は第１１ＰＭＯＳ電界効果トランジスタＭＰ１１と第１２ＰＭＯＳ電界効果トランジスタＭＰ１２を備えてもよく、第１１ＰＭＯＳ電界効果トランジスタＭＰ１１の一端が第３ノードｎｅｔ３に接続され、ゲートが相補イネーブル信号ＥｎＤｆｅＮを受信し、第１１ＰＭＯＳ電界効果トランジスタＭＰ１１の他端が第１２ＰＭＯＳ電界効果トランジスタＭＰ１２の一端に接続され、第１２ＰＭＯＳ電界効果トランジスタＭＰ１２の他端が第４ノードｎｅｔ４に接続され、ゲートが第２帰還信号ｆｂｎを受信し、相補イネーブル信号ＥｎＤｆｅＮのレベルがイネーブル信号ＥｎＤｆｅのレベルと逆である。
【0064】
一例では、シンボル間干渉のデータ受信回路１００に対する影響を低減させる必要がある場合、相補イネーブル信号ＥｎＤｆｅＮは低レベルであり、第１１ＰＭＯＳ電界効果トランジスタＭＰ１１は導通され、このとき、第１２ＰＭＯＳ電界効果トランジスタＭＰ１２は受信された第２帰還信号ｆｂｎに基づいて導通又は遮断され、そうすると、第２イネーブルユニット１４１２は第２帰還信号ｆｂｎに基づいて導通又は遮断され、第２帰還信号ｆｂｎが高レベルである場合、第１２ＰＭＯＳ電界効果トランジスタＭＰ１２は遮断され、第２比較回路１２１は第２サンプリングクロック信号ｃｌｋＮ２に応答して第２比較を行うことができ、それにより有効な第２信号対を出力する。第１帰還信号ｆｂｐ及び第２帰還信号ｆｂｎが差動信号であるため、シンボル間干渉のデータ受信回路１００に対する影響を低減させる必要がある場合、第１増幅モジュール１０１が帰還信号ｆｂに基づいて第１比較又は第２比較を選択的に行うことを実現することができる。
【0065】
シンボル間干渉のデータ受信回路１００に対する影響を考慮する必要がない場合、相補イネーブル信号ＥｎＤｆｅＮは高レベルであり、第１１ＰＭＯＳ電界効果トランジスタＭＰ１１は遮断され、このとき、第２帰還信号ｆｂｎが高レベルであるかそれとも低レベルであるかにかかわらず、第２イネーブルユニット１４１２も遮断され、第２比較回路１２１は第２イネーブルユニット１４１２により制御されないが、このときの第２サンプリングクロック信号ｃｌｋＮ２は論理高レベル信号であり、第２比較回路１２１は第２比較を行わず、有効な第２信号対を出力することができず、これにより、シンボル間干渉のデータ受信回路１００に対する影響を考慮する必要がない場合、第１増幅モジュール１０１が第１サンプリングクロック信号ｃｌｋＮ１に応答して第１比較を行うしかないことを実現する。
【0066】
いくつかの実施例では、図７を参照し、第２イネーブルユニット１４１２は第１１ＰＭＯＳ電界効果トランジスタＭＰ１１と第１２ＰＭＯＳ電界効果トランジスタＭＰ１２を備えた上で、第２イネーブルユニット１４１２は更に第１１ＮＭＯＳ電界効果トランジスタＭＮ１１と第１２ＮＭＯＳ電界効果トランジスタＭＮ１２を備えてもよく、第１１ＮＭＯＳ電界効果トランジスタＭＮ１１の一端が第３ノードｎｅｔ３に接続され、ゲートがイネーブル信号ＥｎＤｆｅを受信し、第１１ＮＭＯＳ電界効果トランジスタＭＮ１１の他端が第１２ＮＭＯＳ電界効果トランジスタＭＮ１２の一端に接続され、第１２ＮＭＯＳ電界効果トランジスタＭＮ１２の他端が第４ノードｎｅｔ４に接続され、ゲートが第２相補帰還信号ｆｂｎＮを受信し、第２相補帰還信号ｆｂｎＮが第２帰還信号ｆｂｎのレベルと逆である。
【0067】
なお、第２相補帰還信号ｆｂｎＮが第２帰還信号ｆｂｎのレベルと逆であることは、第２相補帰還信号ｆｂｎＮ及び第２帰還信号ｆｂｎのうちの一方が高レベルである場合、他方が低レベルであることを指す。
【0068】
一例では、シンボル間干渉のデータ受信回路１００に対する影響を低減させる必要がある場合、イネーブル信号ＥｎＤｆｅは高レベルであり、相補イネーブル信号ＥｎＤｆｅＮは低レベルであり、第１１ＰＭＯＳ電界効果トランジスタＭＰ１１及び第１１ＮＭＯＳ電界効果トランジスタＭＮ１１はいずれも導通され、このとき、第１２ＰＭＯＳ電界効果トランジスタＭＰ１２は受信された第２帰還信号ｆｂｎに基づいて導通又は遮断され、且つ第１２ＮＭＯＳ電界効果トランジスタＭＮ１２は受信された第２相補帰還信号ｆｂｎＮに基づいて導通又は遮断され、そうすると、第２イネーブルユニット１４１２は第２帰還信号ｆｂｎ及び第２相補帰還信号ｆｂｎＮに基づいて導通又は遮断され、第２帰還信号ｆｂｎが高レベルであって第２相補帰還信号ｆｂｎＮが低レベルである場合、第１２ＰＭＯＳ電界効果トランジスタＭＰ１２及び第１２ＮＭＯＳ電界効果トランジスタＭＮ１２はいずれも遮断され、第２比較回路１２１は第２サンプリングクロック信号ｃｌｋＮ２に応答して第２比較を行うことができ、それにより有効な第２信号対を出力し、第１帰還信号ｆｂｐ及び第２帰還信号ｆｂｎが差動信号であるため、シンボル間干渉のデータ受信回路１００に対する影響を低減させる必要がある場合、第１増幅モジュール１０１が帰還信号ｆｂに基づいて第１比較又は第２比較を選択的に行うことを実現することができる。
【0069】
シンボル間干渉のデータ受信回路１００に対する影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅは低レベルであり、相補イネーブル信号ＥｎＤｆｅＮは高レベルであり、第１１ＰＭＯＳ電界効果トランジスタＭＰ１１及び第１１ＮＭＯＳ電界効果トランジスタＭＮ１１はいずれも遮断され、このとき、第２帰還信号ｆｂｎ及び第２相補帰還信号ｆｂｎＮが高レベルであるかそれとも低レベルであるかにかかわらず、第２イネーブルユニット１４１２も遮断され、第２比較回路１２１は第２イネーブルユニット１４１２により制御されないが、このときの第２サンプリングクロック信号ｃｌｋＮ２は論理高レベル信号であり、第２比較回路１２１は第２比較を行わず、有効な第２信号対を出力することができず、これにより、シンボル間干渉のデータ受信回路１００に対する影響を考慮する必要がない場合、第１増幅モジュール１０１が第１サンプリングクロック信号ｃｌｋＮ１に応答して第１比較を行うしかないことを実現する。
【0070】
いくつかの実施例では、図４及び図５を参照し、第１比較回路１１１は、電源ノードＶｃｃ（図６参照）と第５ノードｎｅｔ５との間に接続され、第１サンプリングクロック信号ｃｌｋＮ１に応答して第５ノードｎｅｔ５に電流を供給するように構成される第１電流源１１１１と、第１ノードｎｅｔ１、第２ノードｎｅｔ２及び第５ノードｎｅｔ５に接続され、データ信号ＤＱ及び第１参照信号ＶＲ＋を受信し、第１電流源１１１１が第５ノードｎｅｔ５に電流を供給する際に第１比較を行い、且つ第１信号Ｓｎ＋及び第２信号Ｓｐ＋を出力するように構成される第１比較ユニット１１１２と、第１ノードｎｅｔ１及び第２ノードｎｅｔ２に接続され、第１サンプリングクロック信号ｃｌｋＮ１に応答して第１ノードｎｅｔ１及び第２ノードｎｅｔ２をリセットするように構成される第１リセットユニット１１１３と、を備えてもよい。
【0071】
第２比較回路１２１は、電源ノードＶｃｃと第６ノードｎｅｔ６との間に接続され、第２サンプリングクロック信号ｃｌｋＮ２に応答して第６ノードｎｅｔ６に電流を供給するように構成される第２電流源１２１１と、第３ノードｎｅｔ３、第４ノードｎｅｔ４及び第６ノードｎｅｔ６に接続され、データ信号ＤＱ及び第２参照信号ＶＲ－を受信し、第２電流源１２１１が第６ノードｎｅｔ６に電流を供給する際に第２比較を行い、且つ第３信号Ｓｎ－及び第４信号Ｓｐ－を出力するように構成される第２比較ユニット１２１２と、第３ノードｎｅｔ３と第４ノードｎｅｔ４との間に接続され、第２サンプリングクロック信号ｃｌｋＮ２に応答して第３ノードｎｅｔ３及び第４ノードｎｅｔ４をリセットするように構成される第２リセットユニット１２１３と、を備えてもよい。
【0072】
理解されるように、第１比較ユニット１１１２はデータ信号ＤＱと第１参照信号ＶＲ＋との電圧差に基づいて、第１ノードｎｅｔ１に供給する電流と第２ノードｎｅｔ２に供給する電流との差異を制御することにより、第１信号Ｓｎ＋及び第２信号Ｓｐ＋を出力することができ、第２比較ユニット１２１２はデータ信号ＤＱと第２参照信号ＶＲ－との電圧差に基づいて、第３ノードｎｅｔ３に供給する電流と第４ノードｎｅｔ４に供給する電流との差異を制御することにより、第３信号Ｓｎ－及び第４信号Ｓｐ－を出力することができる。また、データ受信回路１００はデータ信号ＤＱ、第１参照信号ＶＲ＋及び第２参照信号ＶＲ－の受信並びに第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの出力を１回完了した後、第１リセットユニット１１１３により第１ノードｎｅｔ１及び第２ノードｎｅｔ２でのレベル値を初期値に回復し、且つ第２リセットユニット１２１３により第３ノードｎｅｔ３及び第４ノードｎｅｔ４でのレベル値を初期値に回復することができ、後のデータ受信回路１００が次回のデータ受信及び処理を行うことを容易にする。
【0073】
いくつかの実施例では、第１電流源１１１１の回路構造は第２電流源１２１１の回路構造と同じであり、第１比較ユニット１１１２の回路構造は第２比較ユニット１２１２の回路構造と同じである。このように、第１比較回路１１１が出力する第１信号対は主に第１参照信号ＶＲ＋からの影響を受けるようにし、又は、第２比較回路１２１が出力する第２信号対の差異は主に第２参照信号ＶＲ－からの影響を受けるようにすることに寄与し、データ受信回路１００が第１参照信号ＶＲ＋及び第２参照信号ＶＲ－に基づいて受信されたデータ信号ＤＱのシンボル間干渉のデータ受信回路１００に対する影響を低減させることに寄与し、それにより第２増幅モジュール１０２が出力する第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの精度を更に向上させる。
【0074】
いくつかの実施例では、図６及び図７を参照し、第１電流源１１１１は、電源ノードＶｃｃと第５ノードｎｅｔ５との間に接続され、ゲートが第１サンプリングクロック信号ｃｌｋＮ１を受信する第１ＰＭＯＳ電界効果トランジスタＭＰ１を備えてもよく、第２電流源１１１２は、電源ノードＶｃｃと第６ノードｎｅｔ６との間に接続され、ゲートが第２サンプリングクロック信号ｃｌｋＮ２を受信する第２ＰＭＯＳ電界効果トランジスタＭＰ２を備えてもよい。
【0075】
このように、第１サンプリングクロック信号ｃｌｋＮ１が低レベルである場合、第１ＰＭＯＳ電界効果トランジスタＭＰ１のゲートは第１サンプリングクロック信号ｃｌｋＮ１を受信して導通され、第５ノードｎｅｔ５に電流を供給し、第１比較ユニット１１１２を動作状態にし、即ち受信されたデータ信号ＤＱ及び第１参照信号ＶＲ＋に対して第１比較を行い、それと同時に、イネーブル信号ＥｎＤｆｅは高レベルであり、相補イネーブル信号ＥｎＤｆｅＮは低レベルであり、第１帰還信号ｆｂｐは高レベルであり、且つ第１相補帰還信号ｆｂｐＮは低レベルであり、第１イネーブルユニット１４１１は第１ノードｎｅｔ１及び第２ノードｎｅｔ２を遮断し、第２サンプリングクロック信号ｃｌｋＮ２が低レベルである場合、第２ＰＭＯＳ電界効果トランジスタＭＰ２のゲートは第２サンプリングクロック信号ｃｌｋＮ２を受信して導通され、第６ノードｎｅｔ６に電流を供給し、第２比較ユニット１２１２を動作状態にし、受信されたデータ信号ＤＱ及び第２参照信号ＶＲ－に対して第２比較を行い、それと同時に、イネーブル信号ＥｎＤｆｅは高レベルであり、相補イネーブル信号ＥｎＤｆｅＮは低レベルであり、第２帰還信号ｆｂｎは高レベルであり、且つ第２相補帰還信号ｆｂｎＮは低レベルであり、第２イネーブルユニット１４１２は第３ノードｎｅｔ３及び第４ノードｎｅｔ４を遮断する。
【0076】
一例では、第１サンプリングクロック信号ｃｌｋＮ１の位相はオリジナルサンプリングクロック信号ｃｌｋの位相と逆であり、シンボル間干渉のデータ受信回路１００に対する影響を低減させる必要がある場合、イネーブル信号ＥｎＤｆｅは第１レベル値期間即ち高レベルにあり、第２サンプリングクロック信号ｃｌｋＮ２の位相もオリジナルサンプリングクロック信号ｃｌｋの位相と逆であり、そうすると、このとき、第１サンプリングクロック信号ｃｌｋＮ１の位相は第２サンプリングクロック信号ｃｌｋＮ２の位相と同期し、第１電流源１１１１は第５ノードｎｅｔ５に電流を供給することにより第１比較ユニット１２１が第１比較を行うために準備することができるとともに、第２電流源１２１１は第６ノードｎｅｔ６に電流を供給することにより第２比較ユニット１２２が第２比較を行うために準備することができるようにする。このとき、イネーブル信号ＥｎＤｆｅは高レベルであり、相補イネーブル信号ＥｎＤｆｅＮは低レベルであり、第１帰還信号ｆｂｐが高レベルであって第１相補帰還信号ｆｂｐＮが低レベルである場合、第１イネーブルユニット１４１１は第１ノードｎｅｔ１及び第２ノードｎｅｔ２を遮断し、第１比較ユニット１２１は第１比較を行い、このとき、第２帰還信号ｆｂｎは低レベルであり、且つ第２相補帰還信号ｆｂｎＮは高レベルであり、第２イネーブルユニット１４１２は第３ノードｎｅｔ３及び第４ノードｎｅｔ４に接続され、第２比較ユニット１２２はが第２比較を行うことができず、第１帰還信号ｆｂｐが低レベルであって第１相補帰還信号ｆｂｐＮが高レベルである場合、第１イネーブルユニット１４１１は第１ノードｎｅｔ１及び第２ノードｎｅｔ２に接続され、第１比較ユニット１２１は第１比較を行うことができず、このとき、第２帰還信号ｆｂｎは高レベルであり、且つ第２相補帰還信号ｆｂｎＮは低レベルであり、第２イネーブルユニット１４１２は第３ノードｎｅｔ３及び第４ノードｎｅｔ４を遮断し、第２比較ユニット１２２は第２比較を行う。
【0077】
また、シンボル間干渉のデータ受信回路１００に対する影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅは第２レベル値期間即ち低レベルにあり、第２サンプリングクロック信号ｃｌｋＮ２は論理高レベル信号であり、第２ＰＭＯＳ電界効果トランジスタＭＰ２は常に遮断され、第２比較ユニット１２１２における電流をほとんど０にし、それによりデータ受信回路１００の消費電力を低下させ、且つこのときの第２比較ユニット１２１２は第２比較を行うことができず、有効な第２信号対を出力することができず、このとき、第１サンプリングクロック信号ｃｌｋＮ１はクロック信号であり、第１ＰＭＯＳ電界効果トランジスタＭＰ１は該クロック信号に応答して導通され、それにより第１比較ユニット１１１２に第１比較を行わせ、これにより、有効な第１信号対を出力し、データ受信回路１００全体が正常に動作できるようにする。
【0078】
いくつかの実施例では、図６及び図７を参照し続け、第１比較ユニット１１１２は、第１ノードｎｅｔ１と第５ノードｎｅｔ５との間に接続され、ゲートがデータ信号ＤＱを受信する第３ＰＭＯＳ電界効果トランジスタＭＰ３と、ＭＰ４に接続され、第２ノードｎｅｔ２と第５ノードｎｅｔ５との間に接続され、ゲートが第１参照信号ＶＲ＋を受信する第４ＰＭＯＳ電界効果トランジスタと、を備えてもよく、第２比較ユニット１２１２は、第３ノードｎｅｔ３と第６ノードｎｅｔ６との間に接続され、ゲートがデータ信号ＤＱを受信する第５ＰＭＯＳ電界効果トランジスタＭＰ５と、第４ノードｎｅｔ４と第６ノードｎｅｔ６との間に接続され、ゲートが第２参照信号ＶＲ－を受信する第６ＰＭＯＳ電界効果トランジスタＭＰ６と、を備えてもよい。
【0079】
なお、第１比較ユニット１１１２にとっては、データ信号ＤＱ及び第１参照信号ＶＲ＋のレベル値の変化が同期せず、データ信号ＤＱを受信する第３ＰＭＯＳ電界効果トランジスタＭＰ３の導通時刻が第１参照信号ＶＲ＋を受信する第４ＰＭＯＳ電界効果トランジスタＭＰ４の導通時刻と異なり、且つ同一時刻に第３ＰＭＯＳ電界効果トランジスタＭＰ３の導通度が第４ＰＭＯＳ電界効果トランジスタＭＰ４の導通度と異なるようにする。理解されるように、第３ＰＭＯＳ電界効果トランジスタＭＰ３の導通度が第４ＰＭＯＳ電界効果トランジスタＭＰ４の導通度と異なった上で、第３ＰＭＯＳ電界効果トランジスタＭＰ３及び第４ＰＭＯＳ電界効果トランジスタＭＰ４による第５ノードｎｅｔ５での電流の分流能力も異なり、第１ノードｎｅｔ１での電圧が第２ノードｎｅｔ２での電圧と異なるようにし、第１信号Ｓｎ＋及び第２信号Ｓｐ＋の信号レベル値の差異が比較的大きな第１信号対を出力することに寄与する。
【0080】
第２比較ユニット１２１２にとっては、データ信号ＤＱ及び第２参照信号ＶＲ－のレベル値の変化が同期せず、データ信号ＤＱを受信する第５ＰＭＯＳ電界効果トランジスタＭＰ５の導通時刻が第２参照信号ＶＲ－を受信する第６ＰＭＯＳ電界効果トランジスタＭＰ６の導通時刻と異なり、且つ同一時刻に第５ＰＭＯＳ電界効果トランジスタＭＰ５の導通度が第６ＰＭＯＳ電界効果トランジスタＭＰ６の導通度と異なるようにする。理解されるように、第５ＰＭＯＳ電界効果トランジスタＭＰ５の導通度が第６ＰＭＯＳ電界効果トランジスタＭＰ６の導通度と異なった上で、第５ＰＭＯＳ電界効果トランジスタＭＰ５及び第６ＰＭＯＳ電界効果トランジスタＭＰ６による第６ノードｎｅｔ６での電流の分流能力も異なり、第３ノードｎｅｔ３での電圧が第４ノードｎｅｔ４での電圧と異なるようにし、第３信号Ｓｎ－及び第４信号Ｓｐ－の信号レベル値の差異が比較的大きな第２信号対を出力することに寄与する。
【0081】
一例では、第１増幅モジュール１０１が行うのは第１比較であり、データ信号ＤＱのレベル値が第１参照信号ＶＲ＋のレベル値よりも低い場合、第３ＰＭＯＳ電界効果トランジスタＭＰ３の導通度は第４ＰＭＯＳ電界効果トランジスタＭＰ４の導通度よりも大きく、このようにして第５ノードｎｅｔ５での電流が第３ＰＭＯＳ電界効果トランジスタＭＰ３の位置する経路により多く流れ、第１ノードｎｅｔ１での電流が第２ノードｎｅｔ２での電流よりも大きくなり、それにより更に第１ノードｎｅｔ１が出力する第１信号Ｓｎ＋のレベル値は高くなり、第２ノードｎｅｔ２が出力する第２信号Ｓｐ＋のレベル値は低くなり、別の例では、第１増幅モジュール１０１が行うのは第２比較であり、データ信号ＤＱのレベル値が第２参照信号ＶＲ－のレベル値よりも低い場合、第５ＰＭＯＳ電界効果トランジスタＭＰ５の導通度は第６ＰＭＯＳ電界効果トランジスタＭＰ６の導通度よりも大きく、このようにして第６ノードｎｅｔ６での電流がより多く第５ＰＭＯＳ電界効果トランジスタＭＰ５の位置する経路に流れ、第３ノードｎｅｔ３での電流が第４ノードｎｅｔ４での電流よりも大きくなり、それにより更に第３ノードｎｅｔ３が出力する第３信号Ｓｎ－のレベル値は高くなり、第４ノードｎｅｔ４が出力する第４信号Ｓｐ－のレベル値は低くなる。
【0082】
同様に、データ信号ＤＱのレベル値が第１参照信号ＶＲ＋のレベル値よりも高い場合、第３ＰＭＯＳ電界効果トランジスタＭＰ３の導通度は第４ＰＭＯＳ電界効果トランジスタＭＰ４の導通度よりも小さく、第１ノードｎｅｔ１が出力する第１信号Ｓｎ＋のレベル値は低く、第２ノードｎｅｔ２が出力する第２信号Ｓｐ＋のレベル値は高く、データ信号ＤＱのレベル値が第２参照信号ＶＲ－のレベル値よりも高い場合、第５ＰＭＯＳ電界効果トランジスタＭＰ５の導通度は第６ＰＭＯＳ電界効果トランジスタＭＰ６の導通度よりも小さく、第３ノードｎｅｔ３が出力する第３信号Ｓｎ－のレベル値は低く、第４ノードｎｅｔ４が出力する第４信号Ｓｐ－のレベル値は高い。
【0083】
いくつかの実施例では、図６及び図７を参照し続け、第１リセットユニット１１１３は、第１ノードｎｅｔ１とアース端子との間に接続され、ゲートが第１サンプリングクロック信号ｃｌｋＮ１を受信する第１ＮＭＯＳ電界効果トランジスタＭＮ１と、第２ノードｎｅｔ２とアース端子との間に接続され、ゲートが第１サンプリングクロック信号ｃｌｋＮ１を受信する第２ＮＭＯＳ電界効果トランジスタＭＮ２と、を備えてもよく、第２リセットユニット１２１３は、第３ノードｎｅｔ３とアース端子との間に接続され、ゲートが第２サンプリングクロック信号ｃｌｋＮ２を受信する第３ＮＭＯＳ電界効果トランジスタＭＮ３と、第４ノードｎｅｔ４とアース端子との間に接続され、ゲートが第２サンプリングクロック信号ｃｌｋＮ２を受信する第４ＮＭＯＳ電界効果トランジスタＭＮ４と、を備えてもよい。
【0084】
一例では、第１サンプリングクロック信号ｃｌｋＮ１の位相はオリジナルサンプリングクロック信号ｃｌｋの位相と逆であり、シンボル間干渉のデータ受信回路に対する影響を低減させる必要がある場合、イネーブル信号ＥｎＤｆｅは第１レベル値期間にあり、第２サンプリングクロック信号ｃｌｋＮ２の位相もオリジナルサンプリングクロック信号ｃｌｋの位相と逆であり、このとき、第１サンプリングクロック信号ｃｌｋＮ１の位相は第２サンプリングクロック信号ｃｌｋＮ２の位相と同期し、第１サンプリングクロック信号ｃｌｋＮ１及び第２サンプリングクロック信号ｃｌｋＮ２がいずれも低レベルであって、第１ＰＭＯＳ電界効果トランジスタＭＰ１及び第２ＰＭＯＳ電界効果トランジスタＭＰ２がいずれも導通される場合、第１ＮＭＯＳ電界効果トランジスタＭＮ１、第２ＮＭＯＳ電界効果トランジスタＭＮ２、第３ＮＭＯＳ電界効果トランジスタＭＮ３及び第４ＮＭＯＳ電界効果トランジスタＭＮ４はいずれも遮断され、このとき、帰還信号ｆｂに基づいて第１イネーブルユニット１４１１及び第２イネーブルユニット１４１２のうちの一方を導通するよう制御し、それにより第１増幅モジュール１０１が第１比較又は第２比較を選択的に行うことを実現し、それと同時に、第１ＮＭＯＳ電界効果トランジスタＭＮ１及び第２ＮＭＯＳ電界効果トランジスタＭＮ２は第１比較ユニット１１１２の負荷とされてもよく、それにより第１比較ユニット１１１２の増幅ゲインを増加させ、第３ＮＭＯＳ電界効果トランジスタＭＮ３及び第４ＮＭＯＳ電界効果トランジスタＭＮ４は第２比較ユニット１２１２の負荷とされてもよく、それにより第２比較ユニット１２１２の増幅ゲインを増加させる。
【0085】
第１サンプリングクロック信号ｃｌｋＮ１及び第２サンプリングクロック信号ｃｌｋＮ２がいずれも高レベルである場合、第１ＰＭＯＳ電界効果トランジスタＭＰ１及び第２ＰＭＯＳ電界効果トランジスタＭＰ２はいずれも遮断され、第１比較ユニット１１１２及び第２比較ユニット１２１２を流れる電流がいずれもなく、このとき、第１ＮＭＯＳ電界効果トランジスタＭＮ１、第２ＮＭＯＳ電界効果トランジスタＭＮ２、第３ＮＭＯＳ電界効果トランジスタＭＮ３及び第４ＮＭＯＳ電界効果トランジスタＭＮ４はいずれも導通され、それにより第１ノードｎｅｔ１での電圧、第２ノードｎｅｔ２での電圧、第３ノードｎｅｔ３での電圧及び第４ノードｎｅｔ４での電圧をプルダウンして第１ノードｎｅｔ１、第２ノードｎｅｔ２、第３ノードｎｅｔ３及び第４ノードｎｅｔ４のリセットが実現され、後のデータ受信回路１００が次回のデータ受信及び処理を行うことを容易にする。
【0086】
また、シンボル間干渉のデータ受信回路１００に対する影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅは第２レベル値期間にあり、第２サンプリングクロック信号ｃｌｋＮ２は論理高レベル信号であり、第２ＰＭＯＳ電界効果トランジスタＭＰ２は常に遮断され、このとき、第３ＮＭＯＳ電界効果トランジスタＭＮ３及び第４ＮＭＯＳ電界効果トランジスタＭＮ４はいずれも導通され、それにより第３ノードｎｅｔ３とアース端子との間の接続経路をプルダウンして導通し、且つ第４ノードｎｅｔ４とアース端子との間の接続経路を導通して第３ノードｎｅｔ３及び第４ノードｎｅｔ４のリセットが実現され、このとき、第２比較ユニット１２１２における電流はほとんど０であり、データ受信回路１００の消費電力を低下させることに寄与する。このとき、第１サンプリングクロック信号ｃｌｋＮ１が低レベルである場合、第１ＰＭＯＳ電界効果トランジスタＭＰ１は導通され、第１ＮＭＯＳ電界効果トランジスタＭＮ１及び第２ＮＭＯＳ電界効果トランジスタＭＮ２はいずれも遮断され、それにより第１比較回路１１１が第１比較を行って有効な第１信号対を出力するように確保し、後の第２増幅モジュール１０２が第１信号対を固定して受信できるようにし、又は、第１サンプリングクロック信号ｃｌｋＮ１が高レベルである場合、第１ＰＭＯＳ電界効果トランジスタＭＰ１は遮断され、第１ＮＭＯＳ電界効果トランジスタＭＮ１及び第２ＮＭＯＳ電界効果トランジスタＭＮ２はいずれも導通され、それにより第１ノードｎｅｔ１での電圧及び第２ノードｎｅｔ２での電圧をプルダウンして第１ノードｎｅｔ１及び第２ノードｎｅｔ２のリセットが実現され、後のデータ受信回路１００が次回のデータ受信及び処理を行うことを容易にする。
【0087】
いくつかの実施例では、図６及び図７を参照し続け、クロック発生回路１５１は、一方の入力端子がオリジナルサンプリングクロック信号ｃｌｋを受信し、他方の入力端子が電源ノードＶｃｃに接続され、出力端子が第１サンプリングクロック信号ｃｌｋＮ１を出力する第１ＮＡＮＤゲート回路１５１１を備えてもよい。
【0088】
理解されるように、第１ＮＡＮＤゲート回路１５１１の電源ノードＶｃｃに接続される入力端子が受信したのは高レベルである。このとき、第１ＮＡＮＤゲート回路１５１１の他方の入力端子が受信したオリジナルサンプリングクロック信号ｃｌｋが高レベルである場合、第１サンプリングクロック信号ｃｌｋＮ１は低レベルであり、第１ＮＡＮＤゲート回路１５１１の他方の入力端子が受信したオリジナルサンプリングクロック信号ｃｌｋが低レベルである場合、第１サンプリングクロック信号ｃｌｋＮ１は高レベルであり、このように、第１サンプリングクロック信号ｃｌｋＮ１の位相をオリジナルサンプリングクロック信号ｃｌｋの位相と逆にし、従って、シンボル間干渉のデータ受信回路に対する影響を低減させる必要がある場合、第１サンプリングクロック信号ｃｌｋＮ１の位相を第２サンプリングクロック信号ｃｌｋＮ２の位相と同期させ、第１増幅モジュール１０１は第１比較又は第２比較を選択的に行うことができる。
【0089】
いくつかの実施例では、図６及び図７を参照し続け、クロック発生回路１５１は、一方の入力端子がオリジナルサンプリングクロック信号ｃｌｋを受信し、他方の入力端子がイネーブル信号ＥｎＤｆｅを受信し、出力端子が第２サンプリングクロック信号ｃｌｋＮ２を出力する第２ＮＡＮＤゲート回路１５１２を備えてもよい。
【0090】
理解されるように、第１サンプリングクロック信号ｃｌｋＮ１の位相はオリジナルサンプリングクロック信号ｃｌｋの位相と逆であり、シンボル間干渉のデータ受信回路１００に対する影響を低減させる必要がある場合、イネーブル信号ＥｎＤｆｅは高レベルであり、オリジナルサンプリングクロック信号ｃｌｋが高レベルである場合、第２ＮＡＮＤゲート回路１５１２が出力する第２サンプリングクロック信号ｃｌｋＮ２は低レベルであり、このとき、第１サンプリングクロック信号ｃｌｋＮ１も低レベルであり、第１増幅モジュール１０１は帰還信号ｆｂに基づいて第１比較又は第２比較のうちの処理がより優れた一方を選択的に行い、後の第２増幅モジュール１０２は有効な第１信号対又は有効な第２信号対を受信し、且つ他の組の信号対が無効であり、受信されたデータ信号ＤＱのシンボル間干渉のデータ受信回路１００に対する影響を低減させ、オリジナルサンプリングクロック信号ｃｌｋが低レベルである場合、第２ＮＡＮＤゲート回路１５１２が出力する第２サンプリングクロック信号ｃｌｋＮ２は高レベルであり、このとき、第１サンプリングクロック信号ｃｌｋＮ１も高レベルであり、そうすると、このとき、第１比較ユニット１１１２及び第２比較ユニット１２１２はいずれも非動作状態にあり、第１リセットユニット１１１３により第１ノードｎｅｔ１及び第２ノードｎｅｔ２でのレベル値を初期値に回復し、且つ第２リセットユニット１２１３により第３ノードｎｅｔ３及び第４ノードｎｅｔ４でのレベル値を初期値に回復することができ、後のデータ受信回路１００が次回のデータ受信及び処理を行うことを容易にする。
【0091】
シンボル間干渉のデータ受信回路１００に対する影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅは低レベルであり、このとき、オリジナルサンプリングクロック信号ｃｌｋが高レベルであるかそれとも低レベルであるかにかかわらず、第２ＮＡＮＤゲート回路１５１２が出力する第２サンプリングクロック信号ｃｌｋＮ２も高レベルであり、従って、第１サンプリングクロック信号ｃｌｋＮ１が高レベルであるかそれとも低レベルであるかにかかわらず、即ち第１比較ユニット１１１２が第１比較を行うか否かにかかわらず、第２比較回路１２１における第３ノードｎｅｔ３とアース端子との間の接続経路及び第４ノードｎｅｔ４とアース端子との間の接続経路も導通されることとなり、このときの第２比較回路１２１における電流をほとんど０にし、いずれも第２比較を行うことがない。
【0092】
いくつかの実施例では、図５を参照し、第２増幅モジュール１０２は、第７ノードｎｅｔ７及び第８ノードｎｅｔ８に接続され、第１信号対を受信して第３比較を行い、且つそれぞれ第７ノードｎｅｔ７及び第８ノードｎｅｔ８に信号を第３比較の結果として供給するように構成される第１入力ユニット１１２と、第７ノードｎｅｔ７及び第８ノードｎｅｔ８に接続され、第２信号対を受信して第４比較を行い、且つそれぞれ第７ノードｎｅｔ７及び第８ノードｎｅｔ８に信号を第４比較の結果として供給するように構成される第２入力ユニット１２２と、第７ノードｎｅｔ７及び第８ノードｎｅｔ８に接続され、第７ノードｎｅｔ７の信号及び第８ノードｎｅｔ８の信号を増幅してラッチし、且つそれぞれ第１出力ノードｎｅｔ９及び第２出力ノードｎｅｔ１０を介して第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力するように構成されるラッチユニット１３２と、を備えてもよい。
【0093】
理解されるように、シンボル間干渉のデータ受信回路に対する影響を低減させる必要がある場合、イネーブル信号ＥｎＤｆｅは第１レベル値期間にあり、第１増幅モジュール１０１は帰還信号ｆｂに基づいて第１比較及び第２比較を選択的に行い、出力された第１信号対及び第２信号対のうちの一方が有効であり、他方が無効であり、且つ、このとき、導通可能な入力ユニットが受信したのは有効な信号対であり、且つ有効な信号対とは、第１比較及び第２比較を同時に行うことができる場合、出力可能なレベル値の差異が一層大きな１組の信号対を指し、それにより第２増幅モジュール１０２が出力する第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの精度を向上させる。シンボル間干渉のデータ受信回路１００に対する影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅは第２レベル値期間にあり、第１増幅モジュール１０１は有効な第１信号対を固定して出力し、第１入力ユニット１１２は有効な第１信号対に応答して導通又は遮断され、第２入力ユニット１２２が受信した信号対は無効であり、遮断状態にあり、それによりデータ受信回路の消費電力を低下させる。
【0094】
ラッチユニット１３２は第７ノードｎｅｔ７の信号及び第８ノードｎｅｔ８の信号に基づいて第１出力ノードｎｅｔ９に高レベル信号を出力し、第２出力ノードｎｅｔ１０に低レベル信号を出力し、又は、第１出力ノードｎｅｔ９に低レベル信号を出力し、第２出力ノードｎｅｔ１０に高レベル信号を出力するためのものである。
【0095】
いくつかの実施例では、図８を参照し、第１入力ユニット１１２は、ドレイン電極が第７ノードｎｅｔ７に接続され、ソース電極がアース端子に接続され、ゲートが第１信号Ｓｎ＋を受信する第５ＮＭＯＳ電界効果トランジスタＭＮ５と、ドレイン電極が第８ノードｎｅｔ８に接続され、ソース電極がアース端子に接続され、ゲートが第２信号Ｓｐ＋を受信する第６ＮＭＯＳ電界効果トランジスタＭＮ６と、を備えてもよく、第２入力ユニット１２２は、ドレイン電極が第７ノードｎｅｔ７に接続され、ソース電極がアース端子に接続され、ゲートが第３信号Ｓｎ－を受信する第７ＮＭＯＳ電界効果トランジスタＭＮ７と、ドレイン電極が第８ノードｎｅｔ８に接続され、ソース電極がアース端子に接続され、ゲートが第４信号Ｓｐ－を受信する第８ＮＭＯＳ電界効果トランジスタＭＮ８と、を備えてもよい。
【0096】
一例では、第１増幅モジュール１０１が第１比較を行うとき、データ信号ＤＱのレベル値が第１参照信号ＶＲ＋のレベル値よりも高い場合、第１信号Ｓｎ＋のレベル値は低く、第２信号Ｓｐ＋のレベル値は高く、そうすると、第６ＮＭＯＳ電界効果トランジスタＭＮ６の導通度は第５ＮＭＯＳ電界効果トランジスタＭＮ５の導通度よりも大きく、第８ノードｎｅｔ８での電圧を第７ノードｎｅｔ７での電圧よりも小さくする。同様に、データ信号ＤＱのレベル値が第１参照信号ＶＲ＋のレベル値よりも低い場合、第１信号Ｓｎ＋のレベル値は高く、第２信号Ｓｐ＋のレベル値は低く、第５ＮＭＯＳ電界効果トランジスタＭＮ５の導通度は第６ＮＭＯＳ電界効果トランジスタＭＮ６の導通度よりも大きく、第７ノードｎｅｔ７での電圧を第８ノードｎｅｔ８での電圧よりも小さくする。
【0097】
別の例では、第１増幅モジュール１０１が第２比較を行うとき、データ信号ＤＱのレベル値が第２参照信号ＶＲ－のレベル値よりも高い場合、第３信号Ｓｎ－のレベル値は低く、第４信号Ｓｐ－のレベル値は高く、そうすると、第８ＮＭＯＳ電界効果トランジスタＭＮ８の導通度は第７ＮＭＯＳ電界効果トランジスタＭＮ７の導通度よりも大きく、第８ノードｎｅｔ８での電圧を第７ノードｎｅｔ７での電圧よりも小さくする。同様に、データ信号ＤＱのレベル値が第２参照信号ＶＲ－のレベル値よりも低い場合、第３信号Ｓｎ－のレベル値は高く、第４信号Ｓｐ－のレベル値は低く、第７ＮＭＯＳ電界効果トランジスタＭＮ７の導通度は第８ＮＭＯＳ電界効果トランジスタＭＮ８の導通度よりも大きく、第７ノードｎｅｔ７での電圧を第８ノードｎｅｔ８での電圧よりも小さくする。
【0098】
いくつかの実施例では、図８を参照し続け、ラッチユニット１３２は、第１３ＮＭＯＳ電界効果トランジスタＭＮ１３のゲート及び第７ＰＭＯＳ電界効果トランジスタＭＰ７のゲートがいずれも第２出力ノードｎｅｔ１０に接続され、第１３ＮＭＯＳ電界効果トランジスタＭＮ１３のソース電極が第７ノードｎｅｔ７に接続され、第１３ＮＭＯＳ電界効果トランジスタＭＮ１３のドレイン電極及び第７ＰＭＯＳ電界効果トランジスタＭＰ７のドレイン電極がいずれも第１出力ノードｎｅｔ９に接続され、第７ＰＭＯＳ電界効果トランジスタＭＰ７のソース電極が電源ノードＶｃｃに接続される第１３ＮＭＯＳ電界効果トランジスタＭＮ１３及び第７ＰＭＯＳ電界効果トランジスタＭＰ７と、第１４ＮＭＯＳ電界効果トランジスタＭＮ１４のゲート及び第８ＰＭＯＳ電界効果トランジスタＭＰ８のゲートがいずれも第１出力ノードｎｅｔ９に接続され、第１４ＮＭＯＳ電界効果トランジスタＭＮ１４のソース電極が第８ノードｎｅｔ８に接続され、第１４ＮＭＯＳ電界効果トランジスタＭＮ１４のドレイン電極及び第８ＰＭＯＳ電界効果トランジスタＭＰ８のドレイン電極がいずれも第２出力ノードｎｅｔ１０に接続され、第８ＰＭＯＳ電界効果トランジスタＭＰ８のソース電極が電源ノードＶｃｃに接続される第１４ＮＭＯＳ電界効果トランジスタＭＮ１４及び第８ＰＭＯＳ電界効果トランジスタＭＰ８と、を備えてもよい。
【0099】
一例では、第１増幅モジュール１０１が第１比較を行うとき、データ信号ＤＱのレベル値が第１参照信号ＶＲ＋のレベル値よりも高い場合、第１信号Ｓｎ＋のレベル値は低く、第２信号Ｓｐ＋のレベル値は高く、そうすると、第８ノードｎｅｔ８での電圧は第７ノードｎｅｔ７での電圧よりも小さく、それにより第１４ＮＭＯＳ電界効果トランジスタＭＮ１４の導通度を第１３ＮＭＯＳ電界効果トランジスタＭＮ１３の導通度よりも大きくし、第２出力ノードｎｅｔ１０での電圧を第１出力ノードｎｅｔ９での電圧よりも小さくし、そうすると、第８ＰＭＯＳ電界効果トランジスタＭＰ８の導通度は第７ＰＭＯＳ電界効果トランジスタＭＰ７の導通度よりも小さく、ラッチユニット１３２は正帰還増幅を形成し、更に第１出力ノードｎｅｔ９が出力する第１出力信号Ｖｏｕｔを高レベルにし、第２出力ノードｎｅｔ１０が出力する第２出力信号ＶｏｕｔＮを低レベルにする。同様に、データ信号ＤＱのレベル値が第１参照信号ＶＲ＋のレベル値よりも低い場合、第７ノードｎｅｔ７での電圧は第８ノードｎｅｔ８での電圧よりも小さく、第１出力ノードｎｅｔ９が出力する第１出力信号Ｖｏｕｔは低レベルであり、第２出力ノードｎｅｔ１０が出力する第２出力信号ＶｏｕｔＮは高レベルである。
【0100】
別の例では、第１増幅モジュール１０１が第２比較を行うとき、データ信号ＤＱのレベル値が第２参照信号ＶＲ－のレベル値よりも高い場合、第３信号Ｓｎ－のレベル値は低く、第４信号Ｓｐ－のレベル値は高く、そうすると、第８ＮＭＯＳ電界効果トランジスタＭＮ８の導通度は第７ＮＭＯＳ電界効果トランジスタＭＮ７の導通度よりも大きく、第８ノードｎｅｔ８での電圧を第７ノードｎｅｔ７での電圧よりも小さくし、それにより第１出力ノードｎｅｔ９が出力する第１出力信号Ｖｏｕｔを高レベルにし、第２出力ノードｎｅｔ１０が出力する第２出力信号ＶｏｕｔＮを低レベルにする。同様に、データ信号ＤＱのレベル値が第２参照信号ＶＲ－のレベル値よりも低い場合、第３信号Ｓｎ－のレベル値は高く、第４信号Ｓｐ－のレベル値は低く、このとき、第１出力ノードｎｅｔ９が出力する第１出力信号Ｖｏｕｔは低レベルであり、第２出力ノードｎｅｔ１０が出力する第２出力信号ＶｏｕｔＮは高レベルである。
【0101】
いくつかの実施例では、図５を参照し、第２増幅モジュール１０２は更に、電源ノードＶｃｃとラッチユニット１３２の出力端子との間に接続され、ラッチユニット１３２の出力端子をリセットするように構成される第３リセットユニット１４２を備えてもよい。このように、データ受信回路１００はデータ信号ＤＱ、第１参照信号ＶＲ＋及び第２参照信号ＶＲ－の受信並びに第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの出力を１回完了した後、第３リセットユニット１４２により第１出力ノードｎｅｔ９及び第２出力ノードｎｅｔ１０でのレベル値を初期値に回復することができ、後のデータ受信回路１００が次回のデータの受信及び処理を行うことを容易にする。
【0102】
いくつかの実施例では、図８を参照し、第３リセットユニット１４２は、第１出力ノードｎｅｔ９と電源ノードＶｃｃとの間に接続され、ゲートがオリジナルサンプリングクロック信号ｃｌｋを受信する第１３ＰＭＯＳ電界効果トランジスタＭＰ１３と、第２出力ノードｎｅｔ１０と電源ノードＶｃｃとの間に接続され、ゲートがオリジナルサンプリングクロック信号ｃｌｋを受信する第１４ＰＭＯＳ電界効果トランジスタＭＰ１４と、を備える。
【0103】
一例では、第１サンプリングクロック信号ｃｌｋＮ１の位相はオリジナルサンプリングクロック信号ｃｌｋの位相と逆であり、図７及び図８を併せて参照し、シンボル間干渉のデータ受信回路１００に対する影響を低減させる必要がある場合、イネーブル信号ＥｎＤｆｅは論理レベル１であり、相補イネーブル信号ＥｎＤｆｅＮは論理レベル０であり、第２サンプリングクロック信号ｃｌｋＮ２の位相はオリジナルサンプリングクロック信号ｃｌｋの位相と逆であり、オリジナルサンプリングクロック信号ｃｌｋが高レベルである場合、第１サンプリングクロック信号ｃｌｋＮ１及び第２サンプリングクロック信号ｃｌｋＮ２はいずれも低レベルであり、そうすると、第１ＰＭＯＳ電界効果トランジスタＭＰ１及び第２ＰＭＯＳ電界効果トランジスタＭＰ２はいずれも導通され、このとき、第１イネーブルユニット１４１１及び第２イネーブルユニット１４１２のうちの一方が帰還信号ｆｂに基づいて導通され、第１増幅モジュール１０１が有効な第１信号対及び有効な第２信号対のうちの一方のみを出力できるようにし、例えば、第１帰還信号ｆｂｐが高レベルであって第２帰還信号ｆｂｎが低レベルである場合、第１比較ユニット１２１は第１比較を行い、第２比較ユニット１２２は第２比較を行うことができない。このとき、第１ＮＭＯＳ電界効果トランジスタＭＮ１、第２ＮＭＯＳ電界効果トランジスタＭＮ２、第３ＮＭＯＳ電界効果トランジスタＭＮ３並びに第４ＮＭＯＳ電界効果トランジスタＭＮ４、第１３ＰＭＯＳ電界効果トランジスタＭＰ１３及び第１４ＰＭＯＳ電界効果トランジスタＭＰ１４はいずれも遮断される。
【0104】
オリジナルサンプリングクロック信号ｃｌｋが低レベルである場合、第１サンプリングクロック信号ｃｌｋＮ１及び第２サンプリングクロック信号ｃｌｋＮ２はいずれも高レベルであり、そうすると、第１ＰＭＯＳ電界効果トランジスタＭＰ１及び第２ＰＭＯＳ電界効果トランジスタＭＰ２はいずれも遮断され、このとき、第１ＮＭＯＳ電界効果トランジスタＭＮ１、第２ＮＭＯＳ電界効果トランジスタＭＮ２、第３ＮＭＯＳ電界効果トランジスタＭＮ３及び第４ＮＭＯＳ電界効果トランジスタＭＮ４はいずれも導通され、それにより第１ノードｎｅｔ１での電圧、第２ノードｎｅｔ２での電圧、第３ノードｎｅｔ３での電圧及び第４ノードｎｅｔ４での電圧をプルダウンして第１ノードｎｅｔ１、第２ノードｎｅｔ２、第３ノードｎｅｔ３及び第４ノードｎｅｔ４のリセットが実現され、第１３ＰＭＯＳ電界効果トランジスタＭＰ１３及び第１４ＰＭＯＳ電界効果トランジスタＭＰ１４も導通され、それにより第１出力ノードｎｅｔ９での電圧及び第２出力ノードｎｅｔ１０での電圧をプルアップして第１出力ノードｎｅｔ９及び第２出力ノードｎｅｔ１０のリセットが実現される。
【0105】
シンボル間干渉のデータ受信回路１００に対する影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅは論理レベル０であり、相補イネーブル信号ＥｎＤｆｅＮは論理レベル１であり、このとき、オリジナルサンプリングクロック信号ｃｌｋが高レベルであるかそれとも低レベルであるかにかかわらず、第２サンプリングクロック信号ｃｌｋＮ２も常に高レベルであり、そうすると、第２ＰＭＯＳ電界効果トランジスタＭＰ２は常に遮断され、それにより第２比較回路１２１における電流を低下させ、これにより、データ受信回路１００の消費電力を低下させる。
【0106】
【0107】
一例では、複数のデータ受信回路１００がカスケード接続される場合、前段のデータ受信回路１００の第１出力ノードｎｅｔ９が出力する第１出力信号Ｖｏｕｔは後段のデータ受信回路１００の第１帰還信号ｆｂｐとされ、前段のデータ受信回路１００の第２出力ノードｎｅｔ１０が出力する第２出力信号ＶｏｕｔＮは後段のデータ受信回路１００の第２帰還信号ｆｂｎとされる。
【0108】
以下、受信された第１参照信号ＶＲ＋のレベル値が第２参照信号ＶＲ－のレベル値よりも大きい場合を例として説明する。データ信号ＤＱが論理レベル１である場合には、データ信号ＤＱのレベル値が第１参照信号ＶＲ＋のレベル値よりも大きいことを示し、データ信号ＤＱが論理レベル０である場合には、データ信号ＤＱのレベル値が第２参照信号ＶＲ－のレベル値よりも小さいことを示す。なお、表１では、１で高レベルを示し、０で低レベルを示す。
【0109】
シンボル間干渉のデータ受信回路１００に対する影響を考慮する必要がある場合、イネーブル信号ＥｎＤｆｅは高レベルであり、相補イネーブル信号ＥｎＤｆｅＮは低レベルであり、このとき、第９ＰＭＯＳ電界効果トランジスタＭＰ９及び第１１ＰＭＯＳ電界効果トランジスタＭＰ１１は導通され、第１０ＰＭＯＳ電界効果トランジスタＭＰ１０は第１帰還信号ｆｂｐに応答して導通又は遮断され、第１２ＰＭＯＳ電界効果トランジスタＭＰ１２は第２帰還信号ｆｂｎに応答して導通又は遮断される。
【0110】
表１を参照し、前段のデータ受信回路１００が受信したデータ信号ＤＱ１が論理レベル１である場合、前段のデータ受信回路１００が出力する第１出力信号Ｖｏｕｔ即ち後段のデータ受信回路１００の第１帰還信号ｆｂｐは高レベルであり、前段のデータ受信回路１００が出力する第２出力信号ＶｏｕｔＮ即ち後段のデータ受信回路１００の第２帰還信号ｆｂｎは低レベルであり、このとき、第１０ＰＭＯＳ電界効果トランジスタＭＰ１０のゲートは第１帰還信号ｆｂｐを受信することにより遮断され、第１２ＰＭＯＳ電界効果トランジスタＭＰ１２のゲートは第２帰還信号ｆｂｎを受信することにより導通され、第１増幅モジュール１０１は第１比較を行い、第１ノードｎｅｔ１及び第２ノードｎｅｔ２を介して第１信号Ｓｎ＋及び第２信号Ｓｐ＋を出力し、第１入力ユニット１１２は第１信号Ｓｎ＋及び第２信号Ｓｐ＋に対して第３比較を行うことにより第７ノードｎｅｔ７及び第８ノードｎｅｔ８に信号を供給するためのものであり、第２入力ユニット１２２を流れる電流がない。
【0111】
前段のデータ受信回路１００が受信したデータ信号ＤＱ１が論理レベル１である場合、後段のデータ受信回路１００が受信したデータ信号ＤＱ２はそれぞれ以下の２つの状況がある。
【0112】
状況１
表１を参照し、後段のデータ受信回路１００が論理レベル０である場合に受信したデータ信号ＤＱ２が論理レベル０である場合、前段のデータ受信回路１００が受信したデータ信号ＤＱ１のレベル値との差異は比較的大きく、比較的大きなシンボル間干渉が生じ、このとき、後段のデータ受信回路１００における第１増幅モジュール１０１は第１比較を行い、第１信号Ｓｎ＋及び第２信号Ｓｐ＋を出力し、第１入力ユニット１１２を導通させ、即ち後段のデータ受信回路１００における第２増幅モジュール１０２が受信したのは第１信号Ｓｎ＋及び第２信号Ｓｐ＋である。このとき、後段のデータ受信回路１００において、データ信号ＤＱ２は論理レベル０であり、データ信号ＤＱ２と第１参照信号ＶＲ＋との電圧差がデータ信号ＤＱ２と第２参照信号ＶＲ－との電圧差よりも大きく、このときに第２比較を行うことができる場合、第１比較を行って取得した有効な第１信号対における信号のレベル値の差異は第２比較を行って取得した有効な第２信号対における信号のレベル値の差異よりも大きく、このとき、第２増幅モジュール１０２が有効な第１信号対を受信することは精度が一層高い第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力することにより寄与し、それにより受信されたデータ信号ＤＱのシンボル間干渉のデータ受信回路１００に対する影響を低減させる目的を実現し、且つこのときに第２比較を行わないことはデータ受信回路１００の消費電力を低下させることに寄与する。
表１を参照し、後段のデータ受信回路１００が論理レベル０である場合に受信したデータ信号ＤＱ２が論理レベル０である場合、前段のデータ受信回路１００が受信したデータ信号ＤＱ１のレベル値との差異は比較的大きく、比較的大きなシンボル間干渉が生じ、このとき、後段のデータ受信回路１００における第１増幅モジュール１０１は第１比較を行い、第１信号Ｓｎ＋及び第２信号Ｓｐ＋を出力し、第１入力ユニット１１２を導通させ、即ち後段のデータ受信回路１００における第２増幅モジュール１０２が受信したのは第１信号Ｓｎ＋及び第２信号Ｓｐ＋である。このとき、後段のデータ受信回路１００において、データ信号ＤＱ２は論理レベル０であり、データ信号ＤＱ２と第１参照信号ＶＲ＋との電圧差がデータ信号ＤＱ２と第２参照信号ＶＲ－との電圧差よりも大きく、このときに第２比較を行うことができる場合、第１比較を行って取得した有効な第１信号対における信号のレベル値の差異は第２比較を行って取得した有効な第２信号対における信号のレベル値の差異よりも大きく、このとき、第２増幅モジュール１０２が有効な第１信号対を受信することは精度が一層高い第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力することにより寄与し、それにより受信されたデータ信号ＤＱのシンボル間干渉のデータ受信回路１００に対する影響を低減させる目的を実現し、且つこのときに第２比較を行わないことはデータ受信回路１００の消費電力を低下させることに寄与する。
【0113】
状況２
表１を参照し、後段のデータ受信回路１００が受信したデータ信号ＤＱ２が論理レベル１である場合、前段のデータ受信回路１００が受信したデータ信号ＤＱ１のレベル値との差異は比較的小さく、比較的小さなシンボル間干渉が生じ、又はシンボル間干渉が生じず、このとき、後段のデータ受信回路１００における第１増幅モジュール１０１は第１比較を行い、第１信号Ｓｎ＋及び第２信号Ｓｐ＋を出力し、第１入力ユニット１１２を導通させ、即ち後段のデータ受信回路１００における第２増幅モジュール１０２が受信したのは第１信号Ｓｎ＋及び第２信号Ｓｐ＋である。
表１を参照し、後段のデータ受信回路１００が受信したデータ信号ＤＱ２が論理レベル１である場合、前段のデータ受信回路１００が受信したデータ信号ＤＱ１のレベル値との差異は比較的小さく、比較的小さなシンボル間干渉が生じ、又はシンボル間干渉が生じず、このとき、後段のデータ受信回路１００における第１増幅モジュール１０１は第１比較を行い、第１信号Ｓｎ＋及び第２信号Ｓｐ＋を出力し、第１入力ユニット１１２を導通させ、即ち後段のデータ受信回路１００における第２増幅モジュール１０２が受信したのは第１信号Ｓｎ＋及び第２信号Ｓｐ＋である。
【0114】
表１を参照し、前段のデータ受信回路１００が受信したデータ信号ＤＱ１が論理レベル０である場合、前段のデータ受信回路１００が出力する第１出力信号Ｖｏｕｔ即ち後段のデータ受信回路１００の第１帰還信号ｆｂｐは低レベルであり、前段のデータ受信回路１００が出力する第２出力信号ＶｏｕｔＮ即ち後段のデータ受信回路１００の第２帰還信号ｆｂｎは高レベルであり、このとき、第１０ＰＭＯＳ電界効果トランジスタＭＰ１０のゲートは第１帰還信号ｆｂｐを受信することにより導通され、第１２ＰＭＯＳ電界効果トランジスタＭＰ１２のゲートは第２帰還信号ｆｂｎを受信することにより遮断され、第１増幅モジュール１０１は第２比較を行い、第３ノードｎｅｔ３及び第４ノードｎｅｔ４を介して第３信号Ｓｎ－及び第４信号Ｓｐ－を出力し、第２入力ユニット１２２は第３信号Ｓｎ－及び第４信号Ｓｐ－に対して第４比較を行うことにより第７ノードｎｅｔ７及び第８ノードｎｅｔ８に信号を供給するためのものであり、第１入力ユニット１１２を流れる電流がない。
【0115】
前段のデータ受信回路１００が受信したデータ信号ＤＱ１が論理レベル０である場合、後段のデータ受信回路１００が受信したデータ信号ＤＱ２はそれぞれ以下の２つの状況がある。
【0116】
状況３
表１を参照し、後段のデータ受信回路１００が論理レベル０である場合に受信したデータ信号ＤＱ２が論理レベル０である場合、前段のデータ受信回路１００が受信したデータ信号ＤＱ１のレベル値との差異は比較的小さく、比較的小さなシンボル間干渉が生じ、又はシンボル間干渉が生じず、このとき、後段のデータ受信回路１００における第１増幅モジュール１０１は第２比較を行い、第３信号Ｓｎ－及び第４信号Ｓｐ－を出力し、第２入力ユニット１２２を導通させ、即ち後段のデータ受信回路１００における第２増幅モジュール１０２が受信したのは第３信号Ｓｎ－及び第４信号Ｓｐ－である。
表１を参照し、後段のデータ受信回路１００が論理レベル０である場合に受信したデータ信号ＤＱ２が論理レベル０である場合、前段のデータ受信回路１００が受信したデータ信号ＤＱ１のレベル値との差異は比較的小さく、比較的小さなシンボル間干渉が生じ、又はシンボル間干渉が生じず、このとき、後段のデータ受信回路１００における第１増幅モジュール１０１は第２比較を行い、第３信号Ｓｎ－及び第４信号Ｓｐ－を出力し、第２入力ユニット１２２を導通させ、即ち後段のデータ受信回路１００における第２増幅モジュール１０２が受信したのは第３信号Ｓｎ－及び第４信号Ｓｐ－である。
【0117】
状況４
表１を参照し、後段のデータ受信回路１００が受信したデータ信号ＤＱ２が論理レベル１である場合、前段のデータ受信回路１００が受信したデータ信号ＤＱ１のレベル値との差異は比較的大きく、比較的大きなシンボル間干渉が生じ、このとき、後段のデータ受信回路１００における第１増幅モジュール１０１は第２比較を行い、第３信号Ｓｎ－及び第４信号Ｓｐ－を出力し、第２入力ユニット１２２を導通させ、即ち後段のデータ受信回路１００における第２増幅モジュール１０２が受信したのは第３信号Ｓｎ－及び第４信号Ｓｐ－である。このとき、後段のデータ受信回路１００において、データ信号ＤＱ２は論理レベル１であり、データ信号ＤＱ２と第２参照信号ＶＲ－との電圧差がデータ信号ＤＱ２と第１参照信号ＶＲ＋との電圧差よりも大きく、このときに第１比較を行うことができる場合、第２比較を行って取得した有効な第２信号対における信号のレベル値の差異は第１比較を行って取得した有効な第１信号対における信号のレベル値の差異よりも大きく、このとき、第２増幅モジュール１０２が有効な第２信号対を受信することは精度が一層高い第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力することにより寄与し、それにより受信されたデータ信号ＤＱのシンボル間干渉のデータ受信回路１００に対する影響を低減させる目的を実現し、且つこのときに第１比較を行わないことはデータ受信回路１００の消費電力を低下させることに寄与する。
表１を参照し、後段のデータ受信回路１００が受信したデータ信号ＤＱ２が論理レベル１である場合、前段のデータ受信回路１００が受信したデータ信号ＤＱ１のレベル値との差異は比較的大きく、比較的大きなシンボル間干渉が生じ、このとき、後段のデータ受信回路１００における第１増幅モジュール１０１は第２比較を行い、第３信号Ｓｎ－及び第４信号Ｓｐ－を出力し、第２入力ユニット１２２を導通させ、即ち後段のデータ受信回路１００における第２増幅モジュール１０２が受信したのは第３信号Ｓｎ－及び第４信号Ｓｐ－である。このとき、後段のデータ受信回路１００において、データ信号ＤＱ２は論理レベル１であり、データ信号ＤＱ２と第２参照信号ＶＲ－との電圧差がデータ信号ＤＱ２と第１参照信号ＶＲ＋との電圧差よりも大きく、このときに第１比較を行うことができる場合、第２比較を行って取得した有効な第２信号対における信号のレベル値の差異は第１比較を行って取得した有効な第１信号対における信号のレベル値の差異よりも大きく、このとき、第２増幅モジュール１０２が有効な第２信号対を受信することは精度が一層高い第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力することにより寄与し、それにより受信されたデータ信号ＤＱのシンボル間干渉のデータ受信回路１００に対する影響を低減させる目的を実現し、且つこのときに第１比較を行わないことはデータ受信回路１００の消費電力を低下させることに寄与する。
【0118】
【表1】
【0119】
シンボル間干渉のデータ受信回路１００に対する影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅは低レベルであり、相補イネーブル信号ＥｎＤｆｅＮは高レベルであり、このとき、第９ＰＭＯＳ電界効果トランジスタＭＰ９及び第１１ＰＭＯＳ電界効果トランジスタＭＰ１１はいずれも遮断され、第１増幅モジュール１０１は第１比較を固定して行い、第１信号Ｓｎ＋及び第２信号Ｓｐ＋を出力し、第１入力ユニット１１２は第１信号対に応答して導通又は遮断され、このとき、第２比較回路１２１が出力する第３信号Ｓｎ－及び第４信号Ｓｐ－はいずれも論理低レベル信号であり、第３信号Ｓｎ－及び第４信号Ｓｐ－に応答する第２入力ユニット１２２を遮断させる。
【0120】
なお、上述した高レベル及び低レベルについての説明において、高レベルは電源電圧以上のレベル値であってもよく、低レベルは接地電圧以下のレベル値であってもよい。且つ、高レベルと低レベルは相対的に言われたものであり、高レベルと低レベルに含まれる具体的なレベル値範囲は具体的なデバイスに基づいて決定されてもよく、例えば、ＮＭＯＳ電界効果トランジスタの場合、高レベルとは該ＮＭＯＳ電界効果トランジスタを導通させることができるゲート電圧のレベル値範囲を指し、低レベルとは該ＮＭＯＳ電界効果トランジスタを遮断させることができるゲート電圧のレベル値範囲を指し、ＰＭＯＳ電界効果トランジスタの場合、低レベルとは該ＰＭＯＳ電界効果トランジスタを導通させることができるゲート電圧のレベル値範囲を指し、高レベルとは該ＰＭＯＳ電界効果トランジスタを遮断させることができるゲート電圧のレベル値範囲を指す。また、高レベルは上記の説明における論理レベル１であってもよく、低レベルは上記の説明における論理レベル０であってもよい。
【0121】
要するに、イネーブル信号ＥｎＤｆｅ及び帰還信号ｆｂを利用して第１増幅モジュール１０１に対するさらなる制御を実現し、それによりデータ受信回路１００が受信したデータのシンボル間干渉のデータ受信回路１００に対する影響を考慮するか否かを選択する。例えば、シンボル間干渉のデータ受信回路１００に対する影響を低減させる必要がある場合、イネーブル信号ＥｎＤｆｅは第１レベル値期間にあり、第１増幅モジュール１０１はサンプリングクロック信号ｃｌｋＮに応答して帰還信号ｆｂに基づいて第１比較を行うかそれとも第２比較を行うかを選択し、出力された第１信号対及び第２信号対のうちの一方を有効にし、他方を無効にし、且つ有効な信号対の信号レベル値の差異を一層大きくし、それにより第２増幅モジュール１０２が受信したのが信号レベル値の差異が比較的大きな１対の差動信号であるように確保し、シンボル間干渉のデータ受信回路１００に対する影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅは第２レベル値期間にあり、第１増幅モジュール１０１はサンプリングクロック信号ｃｌｋＮに応答して第１比較のみを行い、有効な第１信号対を固定して出力し、それによりデータ受信回路１００の受信性能を向上させるとともにデータ受信回路１００の消費電力を低下させる効果を実現する。
【0122】
本開示の別の実施例は更にデータ受信システムを提供し、以下に図面を参照しながら本開示の別の実施例に係るデータ受信システムを詳しく説明する。図２は本開示の別の実施例に係るデータ受信システムの機能ブロック図である。
【0123】
図２を参照し、データ受信システムはカスケード接続されている複数のデータ伝送回路１２０を備え、各データ伝送回路１２０は本開示の一実施例に記載のデータ受信回路１００と、データ受信回路１００に接続されるラッチ回路１１０とを備え、前段のデータ伝送回路１２０の出力信号は後段のデータ伝送回路１２０の帰還信号ｆｂとされ、最終段のデータ伝送回路１２０の出力信号は第１段のデータ伝送回路１２０の帰還信号ｆｂとされる。
【0124】
ラッチ回路１１０はデータ受信回路１００に１対１で対応して設けられ、ラッチ回路１１０は該ラッチ回路１１０に対応するデータ受信回路１００が出力する信号をラッチして出力するためのものである。
【0125】
いくつかの実施例では、データ受信回路１００はサンプリングクロック信号に応答してデータを受信し、且つデータ受信システムはカスケード接続されている４つのデータ受信回路１００を備え、隣接段のデータ受信回路１００のサンプリングクロック信号ｃｌｋＮの位相差が９０°である。このように、サンプリングクロック信号ｃｌｋＮの周期はデータポートが受信したデータ信号ＤＱの周期の２倍であり、クロックの配線や消費電力の節約に寄与する。
【0126】
なお、図２においてデータ受信システムがカスケード接続されている４つのデータ受信回路１００を備え、隣接段のデータ受信回路１００のサンプリングクロック信号の位相差が９０°である場合を例とし、実際の適用では、データ受信システムに含まれるカスケード接続されているデータ受信回路１００の数を制限せず、隣接段のデータ受信回路１００のサンプリングクロック信号の位相差はカスケード接続されているデータ受信回路１００の数に基づいて合理的に設定されてもよい。
【0127】
いくつかの実施例では、前段のデータ受信回路１００の第２増幅モジュール１０２が出力する第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮは後段のデータ受信回路１００の帰還信号ｆｂとされ、このように、データ受信回路１００の出力は後段のデータ伝送回路１２０に直接伝送され、ラッチ回路１１０を通過する必要がなく、データの伝送遅延を低下させることに寄与し、又は、前段のラッチ回路１１０が出力する信号は後段のデータ受信回路１００の前記帰還信号ｆｂとされる。
【0128】
要するに、本開示の別の実施例に係るデータ受信システムはイネーブル信号ＥｎＤｆｅ及び帰還信号ｆｂを利用して第１増幅モジュール１０１に対するさらなる制御を実現することができ、それによりデータ受信回路１００が受信したデータのシンボル間干渉のデータ受信回路１００に対する影響を考慮するか否かを選択する。例えば、シンボル間干渉のデータ受信回路１００に対する影響を低減させる必要がある場合、イネーブル信号ＥｎＤｆｅは第１レベル値期間にあり、第１増幅モジュール１０１はサンプリングクロック信号ｃｌｋＮに応答して帰還信号ｆｂに基づいて第１比較を行うかそれとも第２比較を行うかを選択し、出力された第１信号対及び第２信号対のうちの一方を有効にし、他方を無効にし、且つ有効な信号対の信号レベル値の差異を一層大きくし、それにより第２増幅モジュール１０２が受信したのが信号レベル値の差異が比較的大きな１対の差動信号であるように確保し、これにより、第２増幅モジュール１０２が出力する第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの精度を向上させ、従って、データ受信システムの受信性能を向上させることに寄与し、シンボル間干渉のデータ受信回路１００に対する影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅは第２レベル値期間にあり、第１増幅モジュール１０１はサンプリングクロック信号ｃｌｋＮに応答して第１比較のみを行い、有効な第１信号対を固定して出力し、それによりデータ受信システムの消費電力を低下させる。
【0129】
本開示の別の実施例は更に記憶装置を提供し、複数のデータポートと、それぞれ１つの前記データポートに対応する複数の上記のいずれか１項に記載のデータ受信システムと、を備える。このように、シンボル間干渉の記憶装置に対する影響を低減させる必要がある場合、記憶装置における各データポートはいずれもデータ受信システムにより受信されたデータ信号ＤＱを柔軟に調整し、及び第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの調整能力を向上させることができ、それにより記憶装置の受信性能を向上させ、シンボル間干渉の記憶装置に対する影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅは第２レベル値期間にあり、第１増幅モジュール１０１はサンプリングクロック信号ｃｌｋＮに応答して第１比較のみを行い、有効な第１信号対を固定して出力し、それにより記憶装置の消費電力を低下させる。
【0130】
当業者であれば理解されるように、上記各実施形態は本開示を実現する具体的な実施例であるが、実際の適用では、本開示の実施例の主旨及び範囲を逸脱せずに、形式及び細部に種々の変更を行うことができる。当業者であれば、本開示の実施例の主旨及び範囲を逸脱せずに、いずれも種々の変更や修正を行うことができ、従って、本開示の実施例の特許範囲は特許請求の範囲により限定される範囲に準じるべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【手続補正書】
【提出日】2022-09-16
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正の内容】
【0076】
一例では、第１サンプリングクロック信号ｃｌｋＮ１の位相はオリジナルサンプリングクロック信号ｃｌｋの位相と逆であり、シンボル間干渉のデータ受信回路１００に対する影響を低減させる必要がある場合、イネーブル信号ＥｎＤｆｅは第１レベル値期間即ち高レベルにあり、第２サンプリングクロック信号ｃｌｋＮ２の位相もオリジナルサンプリングクロック信号ｃｌｋの位相と逆であり、そうすると、このとき、第１サンプリングクロック信号ｃｌｋＮ１の位相は第２サンプリングクロック信号ｃｌｋＮ２の位相と同期し、第１電流源１１１１は第５ノードｎｅｔ５に電流を供給することにより第１比較ユニット１１１２が第１比較を行うために準備することができるとともに、第２電流源１２１１は第６ノードｎｅｔ６に電流を供給することにより第２比較ユニット１２１２が第２比較を行うために準備することができるようにする。このとき、イネーブル信号ＥｎＤｆｅは高レベルであり、相補イネーブル信号ＥｎＤｆｅＮは低レベルであり、第１帰還信号ｆｂｐが高レベルであって第１相補帰還信号ｆｂｐＮが低レベルである場合、第１イネーブルユニット１４１１は第１ノードｎｅｔ１及び第２ノードｎｅｔ２を遮断し、第１比較ユニット１１１２は第１比較を行い、このとき、第２帰還信号ｆｂｎは低レベルであり、且つ第２相補帰還信号ｆｂｎＮは高レベルであり、第２イネーブルユニット１４１２は第３ノードｎｅｔ３及び第４ノードｎｅｔ４に接続され、第２比較ユニット１２１２はが第２比較を行うことができず、第１帰還信号ｆｂｐが低レベルであって第１相補帰還信号ｆｂｐＮが高レベルである場合、第１イネーブルユニット１４１１は第１ノードｎｅｔ１及び第２ノードｎｅｔ２に接続され、第１比較ユニット１１１２は第１比較を行うことができず、このとき、第２帰還信号ｆｂｎは高レベルであり、且つ第２相補帰還信号ｆｂｎＮは低レベルであり、第２イネーブルユニット１４１２は第３ノードｎｅｔ３及び第４ノードｎｅｔ４を遮断し、第２比較ユニット１２１２は第２比較を行う。
【手続補正2】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
データ受信回路であって、イネーブル信号、帰還信号、データ信号、第１参照信号及び第２参照信号を受信し、前記イネーブル信号が第１レベル値を有する間に、サンプリングクロック信号に応答し、且つ前記帰還信号に基づいて前記データ信号と前記第１参照信号を選択して第１比較を行って第１信号対を前記第１比較の結果として出力し、又は、前記データ信号と前記第２参照信号を選択して第２比較を行って第２信号対を前記第２比較の結果として出力し、前記イネーブル信号が第２レベル値を有する間に、前記サンプリングクロック信号に応答して前記第１比較を行って前記第１信号対を出力するように構成され、前記第１信号対が第１信号と第２信号を含み、前記第２信号対が第３信号と第４信号を含む第１増幅モジュールと、
前記第１増幅モジュールの出力信号を入力信号対として受信し、前記入力信号対の電圧差に対して増幅処理を行い、且つ第１出力信号及び第２出力信号を前記増幅処理の結果として出力するように構成される第２増幅モジュールと、を備えるデータ受信回路。
【請求項2】
前記第１増幅モジュールは、それぞれ前記サンプリングクロック信号に応答して前記第１信号、前記第２信号、前記第３信号及び前記第４信号を出力するための第１ノード、第２ノード、第３ノード及び第４ノードを有し、前記データ信号、前記第１参照信号及び前記第２参照信号を受信するように構成される増幅ユニットと、
前記第１ノードと前記第２ノードとの間及び前記第３ノードと前記第４ノードとの間に接続され、前記イネーブル信号及び前記帰還信号を受信し、前記イネーブル信号が前記第１レベル値を有する間に前記帰還信号に基づいて前記第１ノードと前記第２ノードとの接続経路を導通し、又は前記第３ノードと前記第４ノードとの接続経路を導通し、前記イネーブル信号が前記第２レベル値を有する間に前記第１ノードと前記第２ノードとの接続経路を遮断し、且つ前記第３ノードと前記第４ノードとの接続経路を遮断するように構成される決定平衡イネーブルユニットと、を備える請求項１に記載のデータ受信回路。
【請求項3】
前記サンプリングクロック信号は第１サンプリングクロック信号と第２サンプリングクロック信号を含み、前記増幅ユニットは、前記第１ノードと前記第２ノードを有し、前記データ信号及び前記第１参照信号を受信し且つ前記第１サンプリングクロック信号に応答して前記第１比較を行うように構成される第１比較回路と、
前記イネーブル信号及びオリジナルサンプリングクロック信号を受信し、且つ前記第２サンプリングクロック信号を出力するように構成され、前記イネーブル信号が前記第１レベル値を有する間に、前記第２サンプリングクロック信号の位相が前記オリジナルサンプリングクロック信号の位相と逆であり、前記イネーブル信号が前記第２レベル値を有する間に、前記第２サンプリングクロック信号が論理高レベル信号であるクロック発生回路と、
前記第３ノードと前記第４ノードを有し、前記データ信号及び前記第２参照信号を受信し、且つ前記イネーブル信号が前記第１レベル値を有する間に前記第２サンプリングクロック信号に応答して前記第２比較を行い、前記イネーブル信号が前記第２レベル値を有する間に前記第３ノードとアース端子との接続経路を導通し、且つ前記第４ノードとアース端子との接続経路を導通するように構成される第２比較回路と、を備え、
前記帰還信号は差動の第１帰還信号及び第２帰還信号を含み、前記決定平衡イネーブルユニットは、
前記イネーブル信号及び前記第１帰還信号に応答して導通することにより、前記第１ノードと前記第２ノードを接続させるように構成される第１イネーブルユニットと、
前記イネーブル信号及び前記第２帰還信号に応答して導通することにより、前記第３ノードと前記第４ノードを接続させるように構成される第２イネーブルユニットと、を備え、
前記イネーブル信号が第１レベル値を有する間に、前記第１イネーブルユニット及び前記第２イネーブルユニットのうちの一方を導通し、前記イネーブル信号が第２レベル値を有する間に、前記第１イネーブルユニット及び前記第２イネーブルユニットをいずれも遮断する請求項２に記載のデータ受信回路。
【請求項4】
前記第１イネーブルユニットは、第９ＰＭＯＳ電界効果トランジスタと第１０ＰＭＯＳ電界効果トランジスタを備え、前記第９ＰＭＯＳ電界効果トランジスタの一端が前記第１ノードに接続され、ゲートが相補イネーブル信号を受信し、前記第９ＰＭＯＳ電界効果トランジスタの他端が前記第１０ＰＭＯＳ電界効果トランジスタの一端に接続され、前記第１０ＰＭＯＳ電界効果トランジスタの他端が前記第２ノードに接続され、ゲートが前記第１帰還信号を受信し、前記相補イネーブル信号のレベルが前記イネーブル信号のレベルと逆であり、
第９ＮＭＯＳ電界効果トランジスタ及び第１０ＮＭＯＳ電界効果トランジスタを備え、前記第９ＮＭＯＳ電界効果トランジスタの一端が前記第１ノードに接続され、ゲートが前記イネーブル信号を受信し、前記第９ＮＭＯＳ電界効果トランジスタの他端が前記第１０ＮＭＯＳ電界効果トランジスタの一端に接続され、前記第１０ＮＭＯＳ電界効果トランジスタの他端が前記第２ノードに接続され、ゲートが第１相補帰還信号を受信し、前記第１相補帰還信号が前記第１帰還信号のレベルと逆であり、
前記第２イネーブルユニットは、
第１１ＰＭＯＳ電界効果トランジスタ及び第１２ＰＭＯＳ電界効果トランジスタを備え、前記第１１ＰＭＯＳ電界効果トランジスタの一端が前記第３ノードに接続され、ゲートが相補イネーブル信号を受信し、前記第１１ＰＭＯＳ電界効果トランジスタの他端が前記第１２ＰＭＯＳ電界効果トランジスタの一端に接続され、前記第１２ＰＭＯＳ電界効果トランジスタの他端が前記第４ノードに接続され、ゲートが前記第２帰還信号を受信し、前記相補イネーブル信号のレベルが前記イネーブル信号のレベルと逆であり、
第１１ＮＭＯＳ電界効果トランジスタ及び第１２ＮＭＯＳ電界効果トランジスタを備え、前記第１１ＮＭＯＳ電界効果トランジスタの一端が前記第３ノードに接続され、ゲートが前記イネーブル信号を受信し、前記第１１ＮＭＯＳ電界効果トランジスタの他端が前記第１２ＮＭＯＳ電界効果トランジスタの一端に接続され、前記第１２ＮＭＯＳ電界効果トランジスタの他端が前記第４ノードに接続され、ゲートが第２相補帰還信号を受信し、前記第２相補帰還信号が前記第２帰還信号のレベルと逆である請求項３に記載のデータ受信回路。
【請求項5】
前記第１比較回路は、電源ノードと第５ノードとの間に接続され、第１サンプリングクロック信号に応答して前記第５ノードに電流を供給するように構成される第１電流源と、
前記第１ノード、前記第２ノード及び前記第５ノードに接続され、前記データ信号及び前記第１参照信号を受信し、前記第１電流源が前記第５ノードに電流を供給する際に前記第１比較を行い、且つ前記第１信号及び前記第２信号を出力するように構成される第１比較ユニットと、
前記第１ノード及び前記第２ノードに接続され、前記第１サンプリングクロック信号に応答して前記第１ノード及び前記第２ノードをリセットするように構成される第１リセットユニットと、を備え、前記第２比較回路は、
電源ノードと第６ノードとの間に接続され、第２サンプリングクロック信号に応答して前記第６ノードに電流を供給するように構成される第２電流源と、
前記第３ノード、前記第４ノード及び前記第６ノードに接続され、前記データ信号及び前記第２参照信号を受信し、前記第２電流源が前記第６ノードに電流を供給する際に前記第２比較を行い、且つ前記第３信号及び前記第４信号を出力するように構成される第２比較ユニットと、
前記第３ノードと前記第４ノードとの間に接続され、前記第２サンプリングクロック信号に応答して前記第３ノード及び前記第４ノードをリセットするように構成される第２リセットユニットと、を備える請求項３に記載のデータ受信回路。
【請求項6】
前記第１電流源は、前記電源ノードと前記第５ノードとの間に接続され、ゲートが前記第１サンプリングクロック信号を受信する第１ＰＭＯＳ電界効果トランジスタを備え、
前記第２電流源は、
前記電源ノードと前記第６ノードとの間に接続され、ゲートが前記第２サンプリングクロック信号を受信する第２ＰＭＯＳ電界効果トランジスタを備え、
前記第１比較ユニットは、
前記第１ノードと前記第５ノードとの間に接続され、ゲートが前記データ信号を受信する第３ＰＭＯＳ電界効果トランジスタと、
前記第２ノードと前記第５ノードとの間に接続され、ゲートが前記第１参照信号を受信する第４ＰＭＯＳ電界効果トランジスタと、を備え、
前記第２比較ユニットは、
前記第３ノードと前記第６ノードとの間に接続され、ゲートが前記データ信号を受信する第５ＰＭＯＳ電界効果トランジスタと、
前記第４ノードと前記第６ノードとの間に接続され、ゲートが前記第２参照信号を受信する第６ＰＭＯＳ電界効果トランジスタと、を備え、
前記第１リセットユニットは、
前記第１ノードとアース端子との間に接続され、ゲートが前記第１サンプリングクロック信号を受信する第１ＮＭＯＳ電界効果トランジスタと、
前記第２ノードと前記アース端子との間に接続され、ゲートが前記第１サンプリングクロック信号を受信する第２ＮＭＯＳ電界効果トランジスタと、を備え、
前記第２リセットユニットは、
前記第３ノードとアース端子との間に接続され、ゲートが前記第２サンプリングクロック信号を受信する第３ＮＭＯＳ電界効果トランジスタと、
前記第４ノードとアース端子との間に接続され、ゲートが前記第２サンプリングクロック信号を受信する第４ＮＭＯＳ電界効果トランジスタと、を備える請求項５に記載のデータ受信回路。
【請求項7】
前記クロック発生回路は、一方の入力端子が前記オリジナルサンプリングクロック信号を受信し、他方の入力端子が電源ノードに接続され、出力端子が前記第１サンプリングクロック信号を出力する第１ＮＡＮＤゲート回路を備え、
一方の入力端子が前記オリジナルサンプリングクロック信号を受信し、他方の入力端子が前記イネーブル信号を受信し、出力端子が第２サンプリングクロック信号を出力する第２ＮＡＮＤゲート回路を備える請求項３に記載のデータ受信回路。
【請求項8】
前記第２増幅モジュールは、第７ノード及び第８ノードに接続され、前記第１信号対を受信して第３比較を行い、且つそれぞれ前記第７ノード及び前記第８ノードに信号を前記第３比較の結果として供給するように構成される第１入力ユニットと、
前記第７ノード及び前記第８ノードに接続され、前記第２信号対を受信して第４比較を行い、且つそれぞれ前記第７ノード及び前記第８ノードに信号を前記第４比較の結果として供給するように構成される第２入力ユニットと、
前記第７ノード及び前記第８ノードに接続され、前記第７ノードの信号及び前記第８ノードの信号を増幅してラッチし、且つそれぞれ第１出力ノード及び第２出力ノードを介して前記第１出力信号及び前記第２出力信号を出力するように構成されるラッチユニットと、
電源ノードと前記ラッチユニットの出力端子との間に接続され、前記ラッチユニットの出力端子をリセットするように構成される第３リセットユニットと、を備える請求項１に記載のデータ受信回路。
【請求項9】
前記第１入力ユニットは、ドレイン電極が前記第７ノードに接続され、ソース電極がアース端子に接続され、ゲートが前記第１信号を受信する第５ＮＭＯＳ電界効果トランジスタと、
ドレイン電極が前記第８ノードに接続され、ソース電極がアース端子に接続され、ゲートが前記第２信号を受信する第６ＮＭＯＳ電界効果トランジスタと、を備え、
前記第２入力ユニットは、
ドレイン電極が前記第７ノードに接続され、ソース電極がアース端子に接続され、ゲートが前記第３信号を受信する第７ＮＭＯＳ電界効果トランジスタと、
ドレイン電極が前記第８ノードに接続され、ソース電極がアース端子に接続され、ゲートが前記第４信号を受信する第８ＮＭＯＳ電界効果トランジスタと、を備え、
前記ラッチユニットは、
第１３ＮＭＯＳ電界効果トランジスタのゲート及び第７ＰＭＯＳ電界効果トランジスタのゲートがいずれも前記第２出力ノードに接続され、第１３ＮＭＯＳ電界効果トランジスタのソース電極が前記第７ノードに接続され、第１３ＮＭＯＳ電界効果トランジスタのドレイン電極及び第７ＰＭＯＳ電界効果トランジスタのドレイン電極がいずれも前記第１出力ノードに接続され、第７ＰＭＯＳ電界効果トランジスタのソース電極が電源ノードに接続される第１３ＮＭＯＳ電界効果トランジスタ及び第７ＰＭＯＳ電界効果トランジスタと、
第１４ＮＭＯＳ電界効果トランジスタのゲート及び第８ＰＭＯＳ電界効果トランジスタのゲートがいずれも前記第１出力ノードに接続され、第１４ＮＭＯＳ電界効果トランジスタのソース電極が前記第８ノードに接続され、第１４ＮＭＯＳ電界効果トランジスタのドレイン電極及び第８ＰＭＯＳ電界効果トランジスタのドレイン電極がいずれも前記第２出力ノードに接続され、第８ＰＭＯＳ電界効果トランジスタのソース電極が前記電源ノードに接続される第１４ＮＭＯＳ電界効果トランジスタ及び第８ＰＭＯＳ電界効果トランジスタと、を備え、
前記第３リセットユニットは、
前記第１出力ノードと電源ノードとの間に接続され、ゲートがオリジナルサンプリングクロック信号を受信する第１３ＰＭＯＳ電界効果トランジスタと、
前記第２出力ノードと前記電源ノードとの間に接続され、ゲートが前記オリジナルサンプリングクロック信号を受信する第１４ＰＭＯＳ電界効果トランジスタと、を備える請求項８に記載のデータ受信回路。
【請求項10】
データ受信システムであって、カスケード接続されている複数のデータ伝送回路を備え、各前記データ伝送回路は請求項１に記載のデータ受信回路と、前記データ受信回路に接続されるラッチ回路とを備え、
前段の前記データ伝送回路の出力信号は後段の前記データ伝送回路の前記帰還信号とされ、
最終段の前記データ伝送回路の出力信号は第１段の前記データ伝送回路の前記帰還信号とされるデータ受信システム。
【請求項11】
前記データ受信回路はサンプリングクロック信号に応答してデータを受信し、且つ前記データ受信システムはカスケード接続されている４つの前記データ伝送回路を備え、隣接段の前記データ受信回路の前記サンプリングクロック信号の位相差が９０°である請求項１０に記載のデータ受信システム。
【請求項12】
前段の前記データ受信回路の前記第２増幅モジュールが出力する前記第１出力信号及び前記第２出力信号は後段の前記データ受信回路の前記帰還信号とされ、又は、前段の前記ラッチ回路が出力する信号は後段の前記データ受信回路の前記帰還信号とされる請求項１０に記載のデータ受信システム。
【請求項13】
記憶装置であって、複数のデータポートと、
それぞれ１つの前記データポートに対応する複数の請求項１０に記載のデータ受信システムと、を備える記憶装置。
【国際調査報告】