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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-08-16
(54)【発明の名称】表示基板及び表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20240808BHJP
H10K 59/131 20230101ALI20240808BHJP
H10K 50/86 20230101ALI20240808BHJP
H10K 59/121 20230101ALI20240808BHJP
H10K 59/126 20230101ALI20240808BHJP
H10K 77/10 20230101ALI20240808BHJP
【ＦＩ】
G09F9/30 338
G09F9/30 365
H10K59/131
H10K50/86 865
H10K59/121 213
H10K59/126
H10K77/10
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023560185
(86)(22)【出願日】2021-08-25
(85)【翻訳文提出日】2023-09-28
(86)【国際出願番号】 CN2021114556
(87)【国際公開番号】W WO2023023979
(87)【国際公開日】2023-03-02
(81)【指定国・地域】
(71)【出願人】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ
(71)【出願人】
【識別番号】519401479
【氏名又は名称】合肥京東方卓印科技有限公司
【氏名又は名称原語表記】Ｈｅｆｅｉ ＢＯＥ Ｊｏｉｎｔ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】Ｂｌｏｃｋ １５ Ｇｒｏｕｐ－Ａ Ｚｏｎｅ－Ｅ ｏｆ Ｉｎｄｕｓｔｒｉａｌ Ｐａｒｋ ｉｎ Ｈｅｆｅｉ Ｎｅｗ Ｓｔａｔｉｏｎ， Ｘｉｎｚｈａｎ Ｄｉｓｔｒｉｃｔ， Ｈｅｆｅｉ， Ａｎｈｕｉ， ２３００１２，Ｐ．Ｒ．Ｃｈｉｎａ
(74)【代理人】
【識別番号】100070024
【弁理士】
【氏名又は名称】松永 宣行
(74)【代理人】
【識別番号】100195257
【弁理士】
【氏名又は名称】大渕 一志
(72)【発明者】
【氏名】李 永謙
(72)【発明者】
【氏名】袁 粲
(72)【発明者】
【氏名】馮 雪歡
【テーマコード（参考）】
3K107
5C094
【Ｆターム（参考）】
3K107AA01
3K107BB01
3K107CC11
3K107CC41
3K107DD02
3K107DD11
3K107DD39
3K107DD41Z
3K107EE03
3K107EE27
3K107FF15
3K107HH05
5C094AA23
5C094BA03
5C094BA27
5C094DA09
5C094ED15
5C094FA02
5C094JA08
(57)【要約】
本開示は、表示基板及び表示装置を提供する。前記表示基板は、ベースと、前記ベース上に設置された複数のピクセルユニットと、走査線とを含み、前記ピクセルユニットは、複数のサブピクセルと遮光層を含み、前記複数のサブピクセルは、第１方向に沿って順次配列され、前記サブピクセルは、相互結合されるサブピクセル駆動回路及び発光素子を含み、前記サブピクセル駆動回路は、前記発光素子に駆動信号を提供するために用いられ、前記遮光層の少なくとも一部は、前記サブピクセル駆動回路と前記ベースとの間に位置し、前記走査線は、前記第１方向に沿って延在する少なくとも一部を含み、前記走査線は、対応するサブピクセル駆動回路に結合され、前記走査線は、前記遮光層と同層に設置されている。
【特許請求の範囲】
【請求項1】
表示基板であって、ベースと、前記ベース上に設置された複数のピクセルユニットとを含み、前記ピクセルユニットは、複数のサブピクセルと遮光層を含み、
前記複数のサブピクセルは、第１方向に沿って順次配列され、前記サブピクセルは、相互結合されるサブピクセル駆動回路及び発光素子を含み、前記サブピクセル駆動回路は、前記発光素子に駆動信号を提供するために用いられ、
前記遮光層の少なくとも一部は、前記サブピクセル駆動回路と前記ベースとの間に位置し、
前記表示基板は、さらに走査線を含み、前記走査線は、前記第１方向に沿って延在する少なくとも一部を含み、前記走査線は、対応するサブピクセル駆動回路に結合され、前記走査線は、前記遮光層と同層に設置されている、表示基板。
【請求項2】
前記ベースの方向に垂直な方向での前記走査線の厚さｄは、０．５μｍ≦ｄ≦１．５μｍを満たす請求項１に記載の表示基板。
【請求項3】
前記走査線は、前記遮光層と同層同材料に設置されている請求項１に記載の表示基板。
【請求項4】
前記表示基板は、さらに、走査補助線を含み、前記走査補助線は、対応する前記走査線の前記ベースとは反対側に位置し、前記走査補助線は、対応する前記走査線に結合され、前記走査補助線は、対応する前記サブピクセル内のサブピクセル駆動回路に結合されている
請求項１に記載の表示基板。
【請求項5】
前記走査補助線は、第１走査補助パターン、第２走査補助パターン及び第３走査補助パターンを含み、前記第３走査補助パターンは、前記第１走査補助パターンと前記第２走査補助パターンとの間に位置し、前記第１走査補助パターン及び前記第２走査補助パターンは、それぞれ、対応するサブピクセル内のサブピクセル駆動回路に結合され、前記第３走査補助パターンは、それぞれ、対応する前記走査線、前記第１走査補助パターン及び前記第２走査補助パターンに結合され、前記第３走査補助パターンに結合されている走査線は、第２方向に沿って配列される第１境界と第２境界を含み、前記第２方向は、前記第１方向と交差し、前記第１境界の前記ベースへの正射影は、前記第１走査補助パターンの前記ベースへの正射影と部分的にオーバラップし、前記第２境界の前記ベースへの正射影は、前記第２走査補助パターンの前記ベースへの正射影と部分的にオーバラップする
請求項４に記載の表示基板。
【請求項6】
前記表示基板は、さらに、データ線とデータ補助線を含み、前記データ線は、第２方向に沿って延在する少なくとも一部を含み、前記第２方向は、前記第１方向と交差し、前記データ線は、対応するサブピクセル駆動回路に結合され、
前記データ補助線は、対応する前記データ線に結合され、前記データ補助線は、対応する前記データ線と前記ベースとの間に位置し、前記データ補助線は、前記遮光層と同層同材料に設置されている
請求項４に記載の表示基板。
【請求項7】
前記走査線は、第１走査部分と第２走査部分を含み、前記第１走査部分と前記第２走査部分は、いずれも前記第１方向に沿って延在し、前記第１方向に垂直な方向において、前記第１走査部分の幅は、前記第２走査部分の幅よりも小さく、
前記第１走査部分の前記ベースへの正射影は、前記データ線の前記ベースへの正射影と少なくとも部分的にオーバラップする
請求項６に記載の表示基板。
【請求項8】
前記データ補助線は、少なくとも２つのデータ補助パターンを含み、前記少なくとも２つのデータ補助パターンは、前記第２方向に沿って配列され、前記少なくとも２つのデータ補助パターンは、それぞれ、対応するデータ線に結合されている請求項６に記載の表示基板。
【請求項9】
前記走査線の前記ベースへの正射影は、隣接する前記データ補助パターンの前記ベースへの正射影の間に位置する請求項８に記載の表示基板。
【請求項10】
前記表示基板は、さらに、電源線と電源補助線を含み、前記電源線は、前記第２方向に沿って延在する少なくとも一部を含み、前記電源線は、対応するサブピクセル駆動回路に結合され、
前記電源補助線は、対応する前記電源線に結合され、前記電源補助線は、前記電源線と前記ベースとの間に位置し、前記電源補助線は、前記遮光層と同層同材料に設置されている
請求項６に記載の表示基板。
【請求項11】
前記電源補助線は、少なくとも２つの電源補助パターンを含み、前記少なくとも２つの電源補助パターンは、前記第２方向に沿って配列され、前記少なくとも２つの電源補助パターンは、それぞれ、対応する電源線に結合されている請求項１０に記載の表示基板。
【請求項12】
少なくとも１つの前記走査線の前記ベースへの正射影は、隣接する前記電源補助パターンの前記ベースへの正射影の間に位置する請求項１１に記載の表示基板。
【請求項13】
前記表示基板は、さらに、感知線と感知補助線を含み、前記感知線は、前記第２方向に沿って延在する少なくとも一部を含み、
前記感知補助線は、前記感知線に結合され、前記感知補助線は、前記感知線と前記ベースとの間に位置し、前記感知補助線は、前記遮光層と同層同材料に設置され、前記感知補助線は、前記第１方向に沿って延在する少なくとも一部を含み、前記感知補助線は、対応するサブピクセル駆動回路に結合されている
請求項１０に記載の表示基板。
【請求項14】
前記サブピクセル駆動回路は、駆動トランジスタ、書き込みトランジスタ、感知トランジスタ、及び蓄積コンデンサを含み、前記駆動トランジスタの第１極は、前記電源線に結合され、前記駆動トランジスタの第２極は、前記発光素子に結合され、
前記書き込みトランジスタのゲートは、前記走査線に結合され、前記書き込みトランジスタの第１極は、前記データ線に結合され、前記書き込みトランジスタの第２極は、前記駆動トランジスタのゲートに結合され、
前記感知トランジスタのゲートは、前記走査線に結合され、前記感知トランジスタの第１極は、前記駆動トランジスタの第２極に結合され、前記感知トランジスタの第２極は、前記感知線に結合され、
前記蓄積コンデンサの第１極板は、前記駆動トランジスタのゲートに結合され、前記蓄積コンデンサの第２極板は、前記駆動トランジスタの第２極に結合されている
請求項１３に記載の表示基板。
【請求項15】
前記書き込みトランジスタは、書き込み活性層を含み、前記感知トランジスタは、感知活性層を含み、同一のピクセルユニットにおいて、前記書き込み活性層の前記ベースへの正射影は、前記書き込みトランジスタに結合されている前記走査線の前記ベースへの正射影の第１側に位置し、前記感知活性層の前記ベースへの正射影は、該走査線の前記ベースへの正射影の第２側に位置し、前記第１側と前記第２側は、前記第２方向に沿って対向する
請求項１４に記載の表示基板。
【請求項16】
前記駆動トランジスタは、駆動活性層を含み、前記書き込み活性層の前記ベースへの正射影の少なくとも一部は、前記駆動活性層の前記ベースへの正射影と、前記走査線の前記ベースへの正射影との間に位置する請求項１５に記載の表示基板。
【請求項17】
前記サブピクセルは、さらにピクセル画定層を含み、前記ピクセル画定層は、ピクセル開口を画定し、同一のサブピクセルにおいて、前記感知活性層の前記ベースへの正射影は、前記ピクセル開口の前記ベースへの正射影と、前記走査線の前記ベースへの正射影との間に位置する
請求項１６に記載の表示基板。
【請求項18】
前記第１極板は、前記駆動活性層と同層同材料に設置され、前記第２極板は、前記データ線と同層同材料に設置され、前記第２極板は、前記遮光層に結合され、前記第２極板の前記ベースへの正射影は、前記遮光層の前記ベースへの正射影と少なくとも部分的にオーバラップする請求項１５に記載の表示基板。
【請求項19】
前記駆動活性層は、駆動チャネル部分を含み、前記遮光層の前記ベースへの正射影は、前記駆動チャネル部分の前記ベースへの正射影と少なくとも部分的にオーバラップする請求項１に記載の表示基板。
【請求項20】
請求項１～１９のいずれか１項に記載の表示基板を含む、表示装置。【発明の詳細な説明】
【技術分野】
【0001】
本開示は、表示技術分野に関し、特に表示基板及び表示装置に関する。
【背景技術】
【0002】
現在、表示分野の成熟した技術には、液晶表示技術とアクティブマトリックス式有機発光ダイオード（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示技術が含まれる。ＯＬＥＤ表示製品は、電子と正孔の直接的な複合により、各種波長のスペクトルを励起し、パターンを形成する。ＯＬＥＤ表示技術によって形成された表示装置は迅速な応答速度を持ち、同時にコントラストの最大化を達成できるため、ＯＬＥＤ表示装置は次世代の表示主流製品になることが期待されている。
【0003】
ＯＬＥＤ表示装置が大型高解像度の分野に応用される場合、ピクセルのレイアウト空間は限られ、しかも線幅、線間隔などの規則の影響を受け、信号線の阻止容遅延（ＲＣ Ｄｅｌａｙ）が大きすぎ、それによってデバイスの性能に影響を与える。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本開示は、表示基板及び表示装置を提供することを目的とする。
【課題を解決するための手段】
【0005】
上記目的を実現するために、本開示は、以下の技術的解決手段を提供する。
【0006】
本開示の第１態様では、表示基板を提供し、該表示基板は、ベースと、前記ベース上に設置された複数のピクセルユニットとを含み、前記ピクセルユニットは、複数のサブピクセルと遮光層を含み、
前記複数のサブピクセルは、第１方向に沿って順次配列され、前記サブピクセルは、相互結合されるサブピクセル駆動回路及び発光素子を含み、前記サブピクセル駆動回路は、前記発光素子に駆動信号を提供するために用いられ、
前記遮光層の少なくとも一部は、前記サブピクセル駆動回路と前記ベースとの間に位置し、
前記表示基板は、さらに走査線を含み、前記走査線は、前記第１方向に沿って延在する少なくとも一部を含み、前記走査線は、対応するサブピクセル駆動回路に結合され、前記走査線は、前記遮光層と同層に設置されている。
前記複数のサブピクセルは、第１方向に沿って順次配列され、前記サブピクセルは、相互結合されるサブピクセル駆動回路及び発光素子を含み、前記サブピクセル駆動回路は、前記発光素子に駆動信号を提供するために用いられ、
前記遮光層の少なくとも一部は、前記サブピクセル駆動回路と前記ベースとの間に位置し、
前記表示基板は、さらに走査線を含み、前記走査線は、前記第１方向に沿って延在する少なくとも一部を含み、前記走査線は、対応するサブピクセル駆動回路に結合され、前記走査線は、前記遮光層と同層に設置されている。
【0007】
選択可能に、前記ベースの方向に垂直な方向での前記走査線の厚さｄは、０．５μｍ≦ｄ≦１．５μｍを満たす。
【0008】
選択可能に、前記走査線は、前記遮光層と同層同材料に設置されている。
【0009】
選択可能に、前記表示基板は、さらに、走査補助線を含み、
前記走査補助線は、対応する前記走査線の前記ベースとは反対側に位置し、前記走査補助線は、対応する前記走査線に結合され、前記走査補助線は、対応する前記サブピクセル内のサブピクセル駆動回路に結合されている。
前記走査補助線は、対応する前記走査線の前記ベースとは反対側に位置し、前記走査補助線は、対応する前記走査線に結合され、前記走査補助線は、対応する前記サブピクセル内のサブピクセル駆動回路に結合されている。
【0010】
選択可能に、前記走査補助線は、第１走査補助パターン、第２走査補助パターン及び第３走査補助パターンを含み、前記第３走査補助パターンは、前記第１走査補助パターンと前記第２走査補助パターンとの間に位置し、前記第１走査補助パターン及び前記第２走査補助パターンは、それぞれ、対応するサブピクセル内のサブピクセル駆動回路に結合され、前記第３走査補助パターンは、それぞれ、対応する前記走査線、前記第１走査補助パターン及び前記第２走査補助パターンに結合され、
前記第３走査補助パターンに結合されている走査線は、第２方向に沿って配列される第１境界と第２境界を含み、前記第２方向は、前記第１方向と交差し、前記第１境界の前記ベースへの正射影は、前記第１走査補助パターンの前記ベースへの正射影と部分的にオーバラップし、前記第２境界の前記ベースへの正射影は、前記第２走査補助パターンの前記ベースへの正射影と部分的にオーバラップする。
前記第３走査補助パターンに結合されている走査線は、第２方向に沿って配列される第１境界と第２境界を含み、前記第２方向は、前記第１方向と交差し、前記第１境界の前記ベースへの正射影は、前記第１走査補助パターンの前記ベースへの正射影と部分的にオーバラップし、前記第２境界の前記ベースへの正射影は、前記第２走査補助パターンの前記ベースへの正射影と部分的にオーバラップする。
【0011】
選択可能に、前記表示基板は、さらに、データ線とデータ補助線を含み、
前記データ線は、第２方向に沿って延在する少なくとも一部を含み、前記第２方向は、前記第１方向と交差し、前記データ線は、対応するサブピクセル駆動回路に結合され、
前記データ補助線は、対応する前記データ線に結合され、前記データ補助線は、対応する前記データ線と前記ベースとの間に位置し、前記データ補助線は、前記遮光層と同層同材料に設置されている。
前記データ線は、第２方向に沿って延在する少なくとも一部を含み、前記第２方向は、前記第１方向と交差し、前記データ線は、対応するサブピクセル駆動回路に結合され、
前記データ補助線は、対応する前記データ線に結合され、前記データ補助線は、対応する前記データ線と前記ベースとの間に位置し、前記データ補助線は、前記遮光層と同層同材料に設置されている。
【0012】
選択可能に、前記走査線は、第１走査部分と第２走査部分を含み、前記第１走査部分と前記第２走査部分は、いずれも前記第１方向に沿って延在し、
前記第１方向に垂直な方向において、前記第１走査部分の幅は、前記第２走査部分の幅よりも小さく、
前記第１走査部分の前記ベースへの正射影は、前記データ線の前記ベースへの正射影と少なくとも部分的にオーバラップする。
前記第１方向に垂直な方向において、前記第１走査部分の幅は、前記第２走査部分の幅よりも小さく、
前記第１走査部分の前記ベースへの正射影は、前記データ線の前記ベースへの正射影と少なくとも部分的にオーバラップする。
【0013】
選択可能に、前記データ補助線は、少なくとも２つのデータ補助パターンを含み、前記少なくとも２つのデータ補助パターンは、前記第２方向に沿って配列され、前記少なくとも２つのデータ補助パターンは、それぞれ、対応するデータ線に結合されている。
【0014】
選択可能に、前記走査線の前記ベースへの正射影は、隣接する前記データ補助パターンの前記ベースへの正射影の間に位置する。
【0015】
選択可能に、前記表示基板は、さらに、電源線と電源補助線を含み、
前記電源線は、前記第２方向に沿って延在する少なくとも一部を含み、前記電源線は、対応するサブピクセル駆動回路に結合され、
前記電源補助線は、対応する前記電源線に結合され、前記電源補助線は、前記電源線と前記ベースとの間に位置し、前記電源補助線は、前記遮光層と同層同材料に設置されている。
前記電源線は、前記第２方向に沿って延在する少なくとも一部を含み、前記電源線は、対応するサブピクセル駆動回路に結合され、
前記電源補助線は、対応する前記電源線に結合され、前記電源補助線は、前記電源線と前記ベースとの間に位置し、前記電源補助線は、前記遮光層と同層同材料に設置されている。
【0016】
選択可能に、前記電源補助線は、少なくとも２つの電源補助パターンを含み、前記少なくとも２つの電源補助パターンは、前記第２方向に沿って配列され、前記少なくとも２つの電源補助パターンは、それぞれ、対応する電源線に結合されている。
【0017】
選択可能に、少なくとも１つの前記走査線の前記ベースへの正射影は、隣接する前記電源補助パターンの前記ベースへの正射影の間に位置する。
【0018】
選択可能に、前記表示基板は、さらに、感知線と感知補助線を含み、
前記感知線は、前記第２方向に沿って延在する少なくとも一部を含み、
前記感知補助線は、前記感知線に結合され、前記感知補助線は、前記感知線と前記ベースとの間に位置し、前記感知補助線は、前記遮光層と同層同材料に設置され、前記感知補助線は、前記第１方向に沿って延在する少なくとも一部を含み、前記感知補助線は、対応するサブピクセル駆動回路に結合されている。
前記感知線は、前記第２方向に沿って延在する少なくとも一部を含み、
前記感知補助線は、前記感知線に結合され、前記感知補助線は、前記感知線と前記ベースとの間に位置し、前記感知補助線は、前記遮光層と同層同材料に設置され、前記感知補助線は、前記第１方向に沿って延在する少なくとも一部を含み、前記感知補助線は、対応するサブピクセル駆動回路に結合されている。
【0019】
選択可能に、前記サブピクセル駆動回路は、駆動トランジスタ、書き込みトランジスタ、感知トランジスタ、及び蓄積コンデンサを含み、
前記駆動トランジスタの第１極は、前記電源線に結合され、前記駆動トランジスタの第２極は、前記発光素子に結合され、
前記書き込みトランジスタのゲートは、前記走査線に結合され、前記書き込みトランジスタの第１極は、前記データ線に結合され、前記書き込みトランジスタの第２極は、前記駆動トランジスタのゲートに結合され、
前記感知トランジスタのゲートは、前記走査線に結合され、前記感知トランジスタの第１極は、前記駆動トランジスタの第２極に結合され、前記感知トランジスタの第２極は、前記感知線に結合され、
前記蓄積コンデンサの第１極板は、前記駆動トランジスタのゲートに結合され、前記蓄積コンデンサの第２極板は、前記駆動トランジスタの第２極に結合されている。
前記駆動トランジスタの第１極は、前記電源線に結合され、前記駆動トランジスタの第２極は、前記発光素子に結合され、
前記書き込みトランジスタのゲートは、前記走査線に結合され、前記書き込みトランジスタの第１極は、前記データ線に結合され、前記書き込みトランジスタの第２極は、前記駆動トランジスタのゲートに結合され、
前記感知トランジスタのゲートは、前記走査線に結合され、前記感知トランジスタの第１極は、前記駆動トランジスタの第２極に結合され、前記感知トランジスタの第２極は、前記感知線に結合され、
前記蓄積コンデンサの第１極板は、前記駆動トランジスタのゲートに結合され、前記蓄積コンデンサの第２極板は、前記駆動トランジスタの第２極に結合されている。
【0020】
選択可能に、前記書き込みトランジスタは、書き込み活性層を含み、前記感知トランジスタは、感知活性層を含み、
同一のピクセルユニットにおいて、前記書き込み活性層の前記ベースへの正射影は、前記書き込みトランジスタに結合されている前記走査線の前記ベースへの正射影の第１側に位置し、前記感知活性層の前記ベースへの正射影は、該走査線の前記ベースへの正射影の第２側に位置し、前記第１側と前記第２側は、前記第２方向に沿って対向する。
同一のピクセルユニットにおいて、前記書き込み活性層の前記ベースへの正射影は、前記書き込みトランジスタに結合されている前記走査線の前記ベースへの正射影の第１側に位置し、前記感知活性層の前記ベースへの正射影は、該走査線の前記ベースへの正射影の第２側に位置し、前記第１側と前記第２側は、前記第２方向に沿って対向する。
【0021】
選択可能に、前記駆動トランジスタは、駆動活性層を含み、前記書き込み活性層の前記ベースへの正射影の少なくとも一部は、前記駆動活性層の前記ベースへの正射影と前記走査線の前記ベースへの正射影との間に位置する。
【0022】
選択可能に、前記サブピクセルは、さらにピクセル画定層を含み、前記ピクセル画定層は、ピクセル開口を画定し、
同一のサブピクセルにおいて、前記感知活性層の前記ベースへの正射影は、前記ピクセル開口の前記ベースへの正射影と、前記走査線の前記ベースへの正射影との間に位置する。
同一のサブピクセルにおいて、前記感知活性層の前記ベースへの正射影は、前記ピクセル開口の前記ベースへの正射影と、前記走査線の前記ベースへの正射影との間に位置する。
【0023】
選択可能に、前記第１極板は、前記駆動活性層と同層同材料に設置され、前記第２極板は、前記データ線と同層同材料に設置され、前記第２極板は、前記遮光層に結合され、前記第２極板の前記ベースへの正射影は、前記遮光層の前記ベースへの正射影と少なくとも部分的にオーバラップする。
【0024】
選択可能に、前記駆動活性層は、駆動チャネル部分を含み、前記遮光層の前記ベースへの正射影は、前記駆動チャネル部分の前記ベースへの正射影と少なくとも部分的にオーバラップする。
【0025】
上記表示基板の技術的解決手段に基づき、本開示の第２態様では、上記表示基板を含む表示装置を提供する。
【図面の簡単な説明】
【0026】
【図1】本開示の実施例に係るサブピクセル駆動回路の回路図である。
【図2】本開示の実施例に係るピクセルユニットのレイアウト概略図である。
【図6】本開示の実施例に係るＣＮＴプロセスによって形成されたビアホールの概略図である。
【図7】本開示の実施例に係る層間絶縁層をパターニングして形成されたビアホールの概略図である。
【発明を実施するための形態】
【0027】
以上説明した図面は、本開示のさらなる理解を提供するために使用され、本開示の一部を構成し、本開示の例示的な実施例及びその説明は本開示を解釈するために使用され、本開示に対する不当な限定を構成しない。
【0028】
本開示の実施例に係る表示基板及び表示装置をさらに説明するために、以下に明細書の図面を参照しながら詳細に説明する。
【0029】
図１、図２及び図３に示すように、本開示の実施例は、表示基板を提供し、該表示基板は、ベースと、前記ベース上に設置された複数のピクセルユニットとを含み、前記ピクセルユニットは、複数のサブピクセルと遮光層１０を含み、
前記複数のサブピクセルは、第１方向に沿って順次配列され、前記サブピクセルは、相互結合されるサブピクセル駆動回路及び発光素子ＥＬを含み、前記サブピクセル駆動回路は、前記発光素子ＥＬに駆動信号を提供するために用いられ、
前記遮光層１０の少なくとも一部は、前記サブピクセル駆動回路と前記ベースとの間に位置し、
前記表示基板は、さらに走査線ＧＡを含み、前記走査線ＧＡは、前記第１方向に沿って延在する少なくとも一部を含み、前記走査線ＧＡは、対応するサブピクセル駆動回路に結合され、前記走査線ＧＡは、前記遮光層１０と同層に設置されている。
前記複数のサブピクセルは、第１方向に沿って順次配列され、前記サブピクセルは、相互結合されるサブピクセル駆動回路及び発光素子ＥＬを含み、前記サブピクセル駆動回路は、前記発光素子ＥＬに駆動信号を提供するために用いられ、
前記遮光層１０の少なくとも一部は、前記サブピクセル駆動回路と前記ベースとの間に位置し、
前記表示基板は、さらに走査線ＧＡを含み、前記走査線ＧＡは、前記第１方向に沿って延在する少なくとも一部を含み、前記走査線ＧＡは、対応するサブピクセル駆動回路に結合され、前記走査線ＧＡは、前記遮光層１０と同層に設置されている。
【0030】
例示的に、前記複数のピクセルユニットは、前記ベース上にアレイ状に分布している。前記複数のピクセルユニットは、複数行のピクセルユニットと複数列のピクセルユニットに分割されることができ、前記複数行のピクセルユニットは、第２方向に沿って配列され、各行のピクセルユニットは、いずれも、第１方向に沿って配列される複数のピクセルユニットを含み、前記複数列のピクセルユニットは、前記第１方向に沿って配列され、各列のピクセルユニットは、いずれも、前記第２方向に沿って配列される複数のピクセルユニットを含む。
【0031】
例示的に、前記第１方向は、水平方向を含み、前記第２方向は、鉛直方向を含む。
【0032】
例示的に、前記ピクセルユニットは、赤色サブピクセル、緑色サブピクセル、シアンサブピクセル及び白色サブピクセルを含む。
【0033】
例示的に、前記サブピクセルは、サブピクセル駆動回路及び発光素子ＥＬを含み、前記サブピクセル駆動回路は、前記発光素子ＥＬ内のアノードに結合されており、前記アノードに駆動信号を提供するために用いられる。例示的に、前記サブピクセル駆動回路は、３Ｔ１Ｃ（即ち、３つのトランジスタと１つのコンデンサ）構造を含むが、これに限定されない。前記発光素子ＥＬのカソードは、負電源信号ＶＳＳを受信する。
【0034】
図２～図１１、図１７及び図１８に示すように、例示的に、前記表示基板は、前記ベースから離れる方向に沿って順次形成されている、積層された遮光層１０、活性層、ゲート絶縁層、ゲート金属層、層間絶縁層、ソースドレイン金属層、パッシベーション層、カラーフィルム層５０、平坦層、アノード層６０、ピクセル画定層、発光機能層、及びカソード層を含む。ピクセル画定層は、ピクセル開口を画定することができ、該ピクセル開口が位置する領域は、ピクセル開口領域３０を形成する。
【0035】
【0036】
層間絶縁層を形成した後、まずＣＮＴプロセスを行い、前記層間絶縁層に前記層間絶縁層を貫通していない半ビアホールを作製し、続いて、前記層間絶縁層に対して１回のｍａｓｋを行い、前記層間絶縁層を貫通するビアホールを形成する。層間絶縁層のｍａｓｋを行った後、一部のビアホールは、層間絶縁層を貫通して遮光層まで延在することができ、他の一部は、層間絶縁層のみを貫通する。
【0037】
例示的に、前記遮光層１０の少なくとも一部は、前記サブピクセル駆動回路に含まれる活性層と前記ベースとの間に位置する。
【0038】
例示的に、前記遮光層１０の前記ベースへの正射影は、前記サブピクセル駆動回路内の部分トランジスタに含まれる活性層の前記ベースへの正射影と少なくとも部分的にオーバラップする。
【0039】
例示的に、前記遮光層１０は、金属銅などの導電性金属材料を用いて作製される。
【0040】
例示的に、前記表示基板は、複数の走査線ＧＡを含み、前記複数の走査線ＧＡは、前記複数行のピクセルユニットと一対一で対応し、前記走査線ＧＡは、対応する行のピクセルユニット内の各サブピクセルに含まれるサブピクセル駆動回路にそれぞれ結合されている。
【0041】
例示的に、前記走査線ＧＡは、走査信号を伝送するために用いられる。前記走査線ＧＡは、サブピクセル駆動回路内の対応するトランジスタのゲートに結合されており、前記走査信号を対応するトランジスタのゲートに伝送するために用いられる。
【0042】
例示的に、前記走査線ＧＡは、前記第１方向に沿って延在する。前記走査線ＧＡが前記第１方向に沿って延在することは、
前記走査線ＧＡは、主要的部分及び前記主要的部分に接続された副次的部分を含み、前記主要的部分は、線、線分又は棒状体であり、前記主要的部分は、前記第１方向に沿って延在し、前記主要的部分の前記第１方向に沿って延在した長さは、副次的部分の他の方向に沿って延在した長さよりも大きい、ことを意味する。
前記走査線ＧＡは、主要的部分及び前記主要的部分に接続された副次的部分を含み、前記主要的部分は、線、線分又は棒状体であり、前記主要的部分は、前記第１方向に沿って延在し、前記主要的部分の前記第１方向に沿って延在した長さは、副次的部分の他の方向に沿って延在した長さよりも大きい、ことを意味する。
【0043】
本開示の実施例に係る表示基板によれば、本開示の実施例に係る表示基板では、前記走査線ＧＡが前記ベースに近接するように前記走査線ＧＡを前記遮光層１０と同層に設置し、このように、前記走査線ＧＡの厚さを増加することで前記走査線ＧＡの電気抵抗を低下することができ、さらに前記走査線ＧＡの負荷を効果的に低下し、前記走査線ＧＡが走査信号を伝送する時に過大な信号遅延を回避し、高いリフレッシュレートを両立し、表示効果を最適化し、前記表示基板の動作安定性を保証し、表示基板の耐用年数を向上させることができる。
【0044】
さらに、前記走査線ＧＡがベースに近接しているため、ベースに垂直な方向に前記走査線ＧＡと前記表示基板内の他の導電構造との間に大きな距離があり、前記走査線ＧＡと他の導電構造との間に形成される寄生容量を減少することができる。そのため、本開示の実施例に係る表示基板によれば、厚い絶縁層を設置して寄生容量を低下する必要がなく、前記表示基板の作製プロセス難易度を効果的に低下し、前記表示基板の量産可能性を向上させることができる。
【0045】
また、厚い走査線ＧＡが前記ベースに近接しているため、前記走査線ＧＡは、表示基板の作製プロセスフローで優先的に作製されることができ、それによって前記ベースに歪みが生じにくく、且つ破片が発生するリスクを効果的に低下することができる。
【0046】
いくつかの実施例では、前記ベースの方向に垂直な方向での前記走査線ＧＡの厚さｄは、０．５μｍ≦ｄ≦１．５μｍを満たす。
【0047】
例示的に、前記ベースの方向に垂直な方向での前記走査線ＧＡの厚さは、１μｍを含む。
【0048】
前記走査線ＧＡを上記厚さ範囲に設定することにより、前記走査線ＧＡの負荷を効果的に低下し、前記走査線ＧＡが走査信号を伝送する時に過大な信号遅延を回避し、高いリフレッシュレートを両立し、表示効果を最適化し、前記表示基板の動作安定性を保証し、表示基板の耐用年数を向上させることができる。
【0049】
図３に示すように、いくつかの実施例では、前記走査線ＧＡは、前記遮光層１０と同層同材料に設置されている。
上述した、前記走査線ＧＡが前記遮光層１０と同層同材料に設置されることにより、前記走査線ＧＡと前記遮光層１０は、同一のパターニングプロセスで同時に形成されることができ、さらに表示基板の作製プロセスフローを効果的に簡略化し、表示基板の作製コストを低下することができる。
上述した、前記走査線ＧＡが前記遮光層１０と同層同材料に設置されることにより、前記走査線ＧＡと前記遮光層１０は、同一のパターニングプロセスで同時に形成されることができ、さらに表示基板の作製プロセスフローを効果的に簡略化し、表示基板の作製コストを低下することができる。
【0050】
図３、図５及び図１３に示すように、いくつかの実施例では、前記表示基板は、さらに、走査補助線ＧＡＦを含み、
前記走査補助線ＧＡＦは、対応する前記走査線ＧＡの前記ベースとは反対側に位置し、前記走査補助線ＧＡＦは、対応する前記走査線ＧＡに結合され、前記走査補助線ＧＡＦは、対応する前記サブピクセル内のサブピクセル駆動回路に結合されている。
前記走査補助線ＧＡＦは、対応する前記走査線ＧＡの前記ベースとは反対側に位置し、前記走査補助線ＧＡＦは、対応する前記走査線ＧＡに結合され、前記走査補助線ＧＡＦは、対応する前記サブピクセル内のサブピクセル駆動回路に結合されている。
【0051】
例示的に、前記表示基板は、複数の走査補助線ＧＡＦを含み、前記走査補助線ＧＡＦは、前記表示基板に含まれるサブピクセルと一対一で対応する。
【0052】
例示的に、前記第１方向に沿って同じ行に位置する複数の走査補助線ＧＡＦは、対応する同一の走査線ＧＡにそれぞれ結合されている。例示的に、前記第１方向に沿って同じ行に位置する複数の走査補助線ＧＡＦは、間隔を置いて配列される。例示的に、前記第１方向に沿って同じ行に位置する複数の走査補助線ＧＡＦは、一体構造に形成されている。
【0053】
例示的に、前記走査補助線ＧＡＦは、前記ゲート金属層を用いて作製される。
【0054】
例示的に、前記走査補助線ＧＡＦは、対応する結合されているサブピクセル駆動回路内のトランジスタのゲートと一体構造に形成されている。
【0055】
例示的に、前記走査補助線ＧＡＦの前記ベースへの正射影は、前記走査線ＧＡの前記ベースへの正射影とオーバラップ領域を有する。
【0056】
図８に示すように、例示的に、前記ピクセルユニットは、さらに、複数の第１導電接続部４１を含み、前記第１導電接続部４１は、前記第１方向に沿って延在する少なくとも一部を含み、前記第１導電接続部４１は、それぞれ、前記走査線ＧＡ及び対応する前記走査補助線ＧＡＦに結合されている。例示的に、前記第１導電接続部４１は、前記走査補助線ＧＡＦの前記ベースとは反対側に位置する。例示的に、前記第１導電接続部４１は、前記表示基板内のデータ線ＤＡと同層同材料に設置されている。
【0057】
上述した、前記ピクセルユニットが前記走査線ＧＡに結合されている走査補助線ＧＡＦをさらに含むように設定することにより、前記走査線ＧＡと対応するサブピクセル駆動回路との接続性能を保証するだけでなく、さらには、前記走査線ＧＡの電気抵抗を低下し、前記走査線ＧＡが走査信号を伝送する時に過大な信号遅延をより良好に回避し、高いリフレッシュレートをより良好に両立し、表示効果を最適化し、前記表示基板の動作安定性を保証し、表示基板の耐用年数を向上させることができる。
【0058】
図２、図５及び図１３に示すように、いくつかの実施例では、前記走査補助線ＧＡＦは、第１走査補助パターン２１０、第２走査補助パターン２１１及び第３走査補助パターン２１２を含み、前記第３走査補助パターン２１２は、前記第１走査補助パターン２１０と前記第２走査補助パターン２１１との間に位置し、前記第１走査補助パターン２１０と前記第２走査補助パターン２１１は、それぞれ、対応するサブピクセル内のサブピクセル駆動回路に結合され、前記第３走査補助パターン２１２は、それぞれ、対応する前記走査線ＧＡ、前記第１走査補助パターン２１０及び前記第２走査補助パターン２１１に結合され、
前記第３走査補助パターン２１２に結合されている走査線ＧＡは、第２方向に沿って配列される第１境界と第２境界を含み、前記第２方向は、前記第１方向と交差し、前記第１境界の前記ベースへの正射影は、前記第１走査補助パターン２１０の前記ベースへの正射影と部分的にオーバラップし、前記第２境界の前記ベースへの正射影は、前記第２走査補助パターン２１１の前記ベースへの正射影と部分的にオーバラップする。
前記第３走査補助パターン２１２に結合されている走査線ＧＡは、第２方向に沿って配列される第１境界と第２境界を含み、前記第２方向は、前記第１方向と交差し、前記第１境界の前記ベースへの正射影は、前記第１走査補助パターン２１０の前記ベースへの正射影と部分的にオーバラップし、前記第２境界の前記ベースへの正射影は、前記第２走査補助パターン２１１の前記ベースへの正射影と部分的にオーバラップする。
【0059】
例示的に、前記第１走査補助パターン２１０、前記第２走査補助パターン２１１及び前記第３走査補助パターン２１２は、一体構造に形成されている。
【0060】
例示的に、前記第１走査補助パターン２１０は、感知トランジスタＴ２のゲートとして多重化され、前記第２走査補助パターン２１１は、書き込みトランジスタＴ１のゲートとして多重化される。
【0061】
例示的に、前記第１走査補助パターン２１０は、前記第２方向に沿って延在する少なくとも一部を含み、前記第２走査補助パターン２１１は、前記第２方向に沿って延在する少なくとも一部を含み、前記第３走査補助パターン２１２は、前記第１方向に沿って延在する少なくとも一部を含む。
【0062】
例示的に、前記第３走査補助パターン２１２の前記ベースへの正射影は、前記走査線ＧＡの前記ベースへの正射影の内部に位置する。
【0063】
例示的に、前記第１導電接続部４１は、それぞれ、前記走査線ＧＡ及び対応する前記第３走査補助パターン２１２に結合されている。
【0064】
例示的に、前記第１境界の前記ベースへの正射影は、前記第１走査補助パターン２１０の前記ベースへの正射影と部分的にオーバラップし、前記第２境界の前記ベースへの正射影は、前記第２走査補助パターン２１１の前記ベースへの正射影と部分的にオーバラップする。
【0065】
例示的に、前記第１境界の前記ベースへの正射影は、前記第３走査補助パターン２１２の前記ベースへの正射影と部分的にオーバラップし、前記第２境界の前記ベースへの正射影は、前記第３走査補助パターン２１２の前記ベースへの正射影と部分的にオーバラップする。
【0066】
上述した、前記走査補助線ＧＡＦが、第１走査補助パターン２１０、第２走査補助パターン２１１及び第３走査補助パターン２１２を含むように設定することにより、前記走査線ＧＡと前記サブピクセル駆動回路との間の接続性能を良好に保証するだけでなく、前記表示基板のレイアウト難易度を効果的に低減する。
【0067】
図１、図２、図３、図８及び図１６に示すように、いくつかの実施例では、前記表示基板は、さらに、データ線ＤＡとデータ補助線ＤＡＦを含み、
前記データ線ＤＡは、第２方向に沿って延在する少なくとも一部を含み、前記第２方向は、前記第１方向と交差し、前記データ線ＤＡは、対応するサブピクセル駆動回路に結合され、
前記データ補助線ＤＡＦは、対応する前記データ線に結合され、前記データ補助線ＤＡＦは、対応する前記データ線ＤＡと前記ベースとの間に位置し、前記データ補助線ＤＡＦは、前記遮光層１０と同層同材料に設置されている。
前記データ線ＤＡは、第２方向に沿って延在する少なくとも一部を含み、前記第２方向は、前記第１方向と交差し、前記データ線ＤＡは、対応するサブピクセル駆動回路に結合され、
前記データ補助線ＤＡＦは、対応する前記データ線に結合され、前記データ補助線ＤＡＦは、対応する前記データ線ＤＡと前記ベースとの間に位置し、前記データ補助線ＤＡＦは、前記遮光層１０と同層同材料に設置されている。
【0068】
例示的に、前記データ線ＤＡは、データ信号を伝送するために用いられる。前記データ線ＤＡは、サブピクセル駆動回路内の対応するトランジスタに結合されており、前記データ信号を対応するトランジスタに伝送するために用いられる。
【0069】
例示的に、前記表示基板は、さらに、複数のデータ線ＤＡを含む。前記表示基板は、複数のサブピクセルを含み、前記複数のサブピクセルは、複数列のサブピクセル列に分割され、前記複数列のサブピクセル列は、前記複数のデータ線ＤＡと一対一で対応する。前記データ線ＤＡは、対応する１つのサブピクセル列における各サブピクセル駆動回路にそれぞれ結合されている。
【0070】
例示的に、前記表示基板は、複数のデータ補助線ＤＡＦを含み、それぞれのデータ線ＤＡは、複数の前記データ補助線ＤＡＦに対応し、前記データ線ＤＡは、それぞれ、対応する複数の前記データ補助線ＤＡＦに結合されている。例示的に、それぞれのデータ線ＤＡは、複数の前記データ補助線ＤＡＦに対応するように前記第２方向に沿って順次間隔を置いて配列されている。
【0071】
例示的に、前記データ線ＤＡは、前記ソースドレイン金属層を用いて作製される。
【0072】
例示的に、前記データ補助線ＤＡＦの前記ベースへの正射影は、対応する前記データ線ＤＡの前記ベースへの正射影と少なくとも部分的にオーバラップし、前記データ補助線ＤＡＦ及び対応するデータ線ＤＡは、オーバラップ箇所でビアホールを介して結合されている。
【0073】
例示的に、前記データ補助線ＤＡＦの前記ベースへの正射影は、対応する前記データ線ＤＡの前記ベースへの正射影の内部に位置する。
【0074】
例示的に、前記データ補助線ＤＡＦは、前記第２方向に沿って延在する少なくとも一部を含む。
【0075】
上述した、前記データ補助線ＤＡＦが前記データ線ＤＡに結合されるように設定することにより、前記データ線ＤＡの電気抵抗を効果的に低下し、さらに前記データ線ＤＡの負荷を効果的に低下し、データ線ＤＡのデータ信号伝送時の遅延を回避し、高いリフレッシュレートを両立し、前記表示基板の動作安定性を保証する。
【0076】
さらに、前記ベースの方向に垂直な方向での前記遮光層１０の厚さが厚いため、前記データ補助線ＤＡＦが前記遮光層１０と同層同材料に設置されることにより、前記データ線ＤＡの電気抵抗をより良好に低下することができる。
【0077】
また、上述した、前記データ補助線ＤＡＦが前記遮光層１０と同層同材料に設置されることにより、前記データ補助線ＤＡＦと前記遮光層１０が同一のパターニングプロセスで同時に形成されることができ、さらに表示基板の作製プロセスフローを効果的に簡略化し、表示基板の作製コストを低下することができる。
【0078】
図１、図２、図３、図８及び図１６に示すように、いくつかの実施例では、前記走査線ＧＡは、第１走査部分２０１と第２走査部分２０２を含み、前記第１走査部分２０１と前記第２走査部分２０２は、いずれも前記第１方向に沿って延在し、
前記第１方向に垂直な方向において、前記第１走査部分２０１の幅ｄ１は、前記第２走査部分２０２の幅ｄ２よりも小さく、
前記第１走査部分２０１の前記ベースへの正射影は、前記データ線ＤＡの前記ベースへの正射影と少なくとも部分的にオーバラップする。
前記第１方向に垂直な方向において、前記第１走査部分２０１の幅ｄ１は、前記第２走査部分２０２の幅ｄ２よりも小さく、
前記第１走査部分２０１の前記ベースへの正射影は、前記データ線ＤＡの前記ベースへの正射影と少なくとも部分的にオーバラップする。
【0079】
例示的に、前記第１走査部分２０１と前記第２走査部分２０２は、一体構造に形成されている。
【0080】
例示的に、同一の走査線ＧＡにおいて、前記第１走査部分２０１と前記第２走査部分２０２は、前記第１方向に沿って交互に設置されている。
【0081】
例示的に、前記ベースに平行な方向において、前記第１方向に垂直な方向での、前記第１走査部分２０１の幅は、前記第２走査部分２０２の幅よりも小さい。
【0082】
例示的に、前記第１走査部分２０１の前記ベースへの正射影は、前記データ線ＤＡの前記ベースへの正射影と少なくとも部分的にオーバラップし、前記第２走査部分２０２の前記ベースへの正射影は、前記データ線ＤＡの前記ベースへの正射影と少なくとも部分的にオーバラップする。
【0083】
例示的に、前記第１走査部分２０１の前記ベースへの正射影は、前記データ線ＤＡの前記ベースへの正射影と少なくとも部分的にオーバラップし、前記第２走査部分２０２の前記ベースへの正射影は、前記データ線ＤＡの前記ベースへの正射影とオーバラップしない。
【0084】
例示的に、前記第１走査部分２０１の前記ベースへの正射影は、電源線ＶＤＤの前記ベースへの正射影と少なくとも部分的にオーバラップする。
【0085】
上述した、前記第１走査部分２０１の幅が前記第２走査部分２０２の幅よりも小さく、前記第１走査部分２０１の前記ベースへの正射影が、前記データ線ＤＡの前記ベースへの正射影と少なくとも部分的にオーバラップするように設定することにより、前記走査線ＧＡと前記データ線ＤＡとの間のオーバラップ面積を減少し、前記走査線ＧＡと前記データ線ＤＡとの間に形成される寄生容量を減少するのに有利である。
【0086】
図３に示すように、いくつかの実施例では、前記データ補助線ＤＡＦは、少なくとも２つのデータ補助パターンＤＡＦ１を含み、前記少なくとも２つのデータ補助パターンＤＡＦ１は、前記第２方向に沿って配列され、前記少なくとも２つのデータ補助パターンＤＡＦ１は、それぞれ、対応するデータ線ＤＡに結合されている。
【0087】
例示的に、前記少なくとも２つのデータ補助パターンＤＡＦ１は、前記第２方向に沿って間隔を置いて配列されている。
【0088】
例示的に、前記データ補助パターンＤＡＦ１は、前記第２方向に沿って延在する少なくとも一部を含む。
【0089】
例示的に、前記データ補助パターンＤＡＦ１の前記ベースへの正射影は、対応する前記データ線ＤＡの前記ベースへの正射影と少なくとも部分的にオーバラップする。
【0090】
例示的に、前記データ補助パターンＤＡＦ１の前記ベースへの正射影は、対応する前記データ線ＤＡの前記ベースへの正射影の内部に位置する。
【0091】
上述した、前記データ補助線ＤＡＦが少なくとも２つのデータ補助パターンＤＡＦ１を含むように設定することにより、前記データ線ＤＡの電気抵抗を効果的に低下するだけでなく、前記データ補助線ＤＡＦと他の導電構造（例えば、遮光層１０及び前記遮光層１０と同層に設置されている導電構造）との間に短絡が発生したリスクを低下し、前記データ補助パターンＤＡＦ１のレイアウト難易度を効果的に低下することができる。
【0092】
【0093】
上述した、前記走査線ＧＡの前記ベースへの正射影が、隣接する前記データ補助パターンＤＡＦ１の前記ベースへの正射影の間に位置するように設定することにより、前記表示基板のレイアウト難易度を低下するだけでなく、表示基板の信頼性及び安定性を保証するのにも有利である。
【0094】
図２、図３、図８及び図１６に示すように、いくつかの実施例では、前記表示基板は、さらに、電源線ＶＤＤと電源補助線ＶＤＤＦを含み、
前記電源線ＶＤＤは、前記第２方向に沿って延在する少なくとも一部を含み、前記電源線ＶＤＤは、対応するサブピクセル駆動回路に結合され、
前記電源補助線ＶＤＤＦは、対応する前記電源線ＶＤＤに結合され、前記電源補助線ＶＤＤＦは、前記電源線ＶＤＤと前記ベースとの間に位置し、前記電源補助線ＶＤＤＦは、前記遮光層１０と同層同材料に設置されている。
前記電源線ＶＤＤは、前記第２方向に沿って延在する少なくとも一部を含み、前記電源線ＶＤＤは、対応するサブピクセル駆動回路に結合され、
前記電源補助線ＶＤＤＦは、対応する前記電源線ＶＤＤに結合され、前記電源補助線ＶＤＤＦは、前記電源線ＶＤＤと前記ベースとの間に位置し、前記電源補助線ＶＤＤＦは、前記遮光層１０と同層同材料に設置されている。
【0095】
例示的に、前記電源線ＶＤＤは、電源信号（例えば、正電源信号）を伝送するために用いられる。前記電源線ＶＤＤは、サブピクセル駆動回路内の対応するトランジスタに結合されており、前記電源信号を対応するトランジスタに伝送するように用いられる。
【0096】
例示的に、前記電源線ＶＤＤは、前記ソースドレイン金属層を用いて作製される。
【0097】
例示的に、前記電源補助線ＶＤＤＦの前記ベースへの正射影は、対応する前記電源線ＶＤＤの前記ベースへの正射影と少なくとも部分的にオーバラップし、前記電源補助線ＶＤＤＦ及び対応する電源線ＶＤＤは、オーバラップ箇所でビアホールを介して結合されている。
【0098】
例示的に、前記電源補助線ＶＤＤＦの前記ベースへの正射影は、対応する前記電源線ＶＤＤの前記ベースへの正射影の内部に位置する。
【0099】
例示的に、前記電源補助線ＶＤＤＦは、前記第２方向に沿って延在する少なくとも一部を含む。
【0100】
上述した、前記電源補助線ＶＤＤＦが前記電源線ＶＤＤに結合されるように設定することにより、前記電源線ＶＤＤの電気抵抗を効果的に低下し、さらに前記電源線ＶＤＤの負荷を効果的に低下することができる。
【0101】
さらに、前記ベースの方向に垂直な方向での前記遮光層１０の厚さが厚いため、前記電源補助線ＶＤＤＦが前記遮光層１０と同層同材料に設置されることにより、前記電源線ＶＤＤの電気抵抗をより良好に低下することができる。
【0102】
また、上述した、前記電源補助線ＶＤＤＦが前記遮光層１０と同層同材料に設置されることにより、前記電源補助線ＶＤＤＦと前記遮光層１０が同一のパターニングプロセスで同時に形成されることができ、さらに表示基板の作製プロセスフローを効果的に簡略化し、表示基板の作製コストを低下することができる。
【0103】
図２、図３、図８及び図１６に示すように、いくつかの実施例では、前記電源補助線ＶＤＤＦは、少なくとも２つの電源補助パターンＶＤＤＦ１を含み、前記少なくとも２つの電源補助パターンＶＤＤＦ１は、前記第２方向に沿って配列され、前記少なくとも２つの電源補助パターンＶＤＤＦ１は、それぞれ、対応する電源線ＶＤＤに結合されている。
【0104】
例示的に、前記少なくとも２つの電源補助パターンＶＤＤＦ１は、前記第２方向に沿って間隔を置いて配列されている。
【0105】
例示的に、前記電源補助パターンＶＤＤＦ１は、前記第２方向に沿って延在する少なくとも一部を含む。
例示的に、前記電源補助パターンＶＤＤＦ１の前記ベースへの正射影は、対応する前記電源線ＶＤＤの前記ベースへの正射影と少なくとも部分的にオーバラップする。
例示的に、前記電源補助パターンＶＤＤＦ１の前記ベースへの正射影は、対応する前記電源線ＶＤＤの前記ベースへの正射影と少なくとも部分的にオーバラップする。
【0106】
例示的に、前記電源補助パターンＶＤＤＦ１の前記ベースへの正射影は、対応する前記電源線ＶＤＤの前記ベースへの正射影の内部に位置する。
【0107】
上述した、前記電源補助線ＶＤＤＦが少なくとも２つの電源補助パターンＶＤＤＦ１を含むように設定することにより、前記電源線ＶＤＤの電気抵抗を効果的に低下するだけでなく、前記電源補助線ＶＤＤＦと他の導電構造（例えば、遮光層１０及び前記遮光層１０と同層に設置されている導電構造）との間に短絡が発生したリスクを低下し、前記電源補助パターンＶＤＤＦ１のレイアウト難易度を効果的に低下することができる。
【0108】
【0109】
上述した、前記走査線ＧＡの前記ベースへの正射影が、隣接する前記電源補助パターンＶＤＤＦ１の前記ベースへの正射影の間に位置するように設定することにより、前記表示基板のレイアウト難易度を低下するだけでなく、表示基板の信頼性及び安定性を保証するのにも有利である。
【0110】
図２、図３、図８及び図１６に示すように、いくつかの実施例では、前記表示基板は、さらに、感知線ＳＥと感知補助線ＳＥＦを含み、
前記感知線ＳＥは、前記第２方向に沿って延在する少なくとも一部を含み、
前記感知補助線ＳＥＦは、前記感知線ＳＥに結合され、前記感知補助線ＳＥＦは、前記感知線ＳＥと前記ベースとの間に位置し、前記感知補助線ＳＥＦは、前記遮光層１０と同層同材料に設置され、前記感知補助線ＳＥＦは、前記第１方向に沿って延在する少なくとも一部を含み、前記感知補助線ＳＥＦは、対応するサブピクセル駆動回路に結合されている。
前記感知線ＳＥは、前記第２方向に沿って延在する少なくとも一部を含み、
前記感知補助線ＳＥＦは、前記感知線ＳＥに結合され、前記感知補助線ＳＥＦは、前記感知線ＳＥと前記ベースとの間に位置し、前記感知補助線ＳＥＦは、前記遮光層１０と同層同材料に設置され、前記感知補助線ＳＥＦは、前記第１方向に沿って延在する少なくとも一部を含み、前記感知補助線ＳＥＦは、対応するサブピクセル駆動回路に結合されている。
【0111】
例示的に、前記表示基板は、複数の感知線ＳＥを含み、前記表示基板内の複数のピクセルユニットは、複数列のピクセルユニット列に分割され、前記複数の感知線ＳＥは、複数列のピクセルユニット列と一対一で対応し、前記感知線ＳＥは、対応するピクセルユニット列に含まれる各サブピクセル駆動回路にそれぞれ結合されている。
【0112】
例示的に、前記感知線ＳＥは、ソースドレイン金属層を用いて作製される。
【0113】
例示的に、前記感知線ＳＥは、データ信号が書き込まれている時間帯に、発光素子ＥＬのアノード層６０をリセットするための基準信号を供給することができる。前記感知線ＳＥは、さらに、感知時間帯に前記アノード層６０から感知された感知信号を伝送することができる。
【0114】
例示的に、感知補助線ＳＥＦは、前記第１方向に沿って延在する少なくとも一部を含む。
【0115】
例示的に、前記表示基板は、複数の感知補助線ＳＥＦを含み、前記複数の感知補助線ＳＥＦは、前記表示基板内の複数のピクセルユニットと一対一で対応し、前記感知補助線ＳＥＦは、対応するピクセルユニット内の各サブピクセル駆動回路、及び、対応する感知線ＳＥにそれぞれ結合されている。
【0116】
例示的に、前記感知補助線ＳＥＦの前記ベースへの正射影は、対応する前記感知線ＳＥの前記ベースへの正射影と少なくとも部分的にオーバラップし、前記感知補助線ＳＥＦは、オーバラップ箇所において前記感知線ＳＥに相互結合されている。
【0117】
例示的に、前記感知補助線ＳＥＦは、対応する前記ピクセルユニット内の各サブピクセル駆動回路に含まれる対応するトランジスタにそれぞれ結合されている。
【0118】
上述した、前記感知補助線ＳＥＦが前記感知線ＳＥに結合されるように設定することにより、前記感知線ＳＥの電気抵抗を効果的に低下し、さらに前記感知線ＳＥの負荷を効果的に低下することができる。
【0119】
さらに、由于前記ベースの方向に垂直な方向での前記遮光層１０の厚さが厚いため、前記感知補助線ＳＥＦが前記遮光層１０と同層同材料に設置されることにより、前記感知線ＳＥの電気抵抗をより良好に低下することができる。
【0120】
また、上述した、前記感知補助線ＳＥＦが前記遮光層１０と同層同材料に設置されることにより、前記感知補助線ＳＥＦと前記遮光層１０が同一のパターニングプロセスで同時に形成されることができ、さらに表示基板の作製プロセスフローを効果的に簡略化し、表示基板の作製コストを低下することができる。
【0121】
上記実施例に係る表示基板では、新たなプロセスの追加を必要としない前提で、前記走査線ＧＡ、前記データ線ＤＡ、前記感知線ＳＥ及び前記電源線ＶＤＤの電気抵抗を効果的に低下し、信号線による対応する信号の伝送時に現れる遅延現象を改善することができる。同時に、前記電源線ＶＤＤによる電源信号の伝送時のＩＲ Ｄｒｏｐを良好に低減することができる。
【0122】
図１、図２、及び図１３に示すように、いくつかの実施例では、前記サブピクセル駆動回路は、駆動トランジスタＴ３、書き込みトランジスタＴ１、感知トランジスタＴ２、及び蓄積コンデンサＣｓｔを含み、
前記駆動トランジスタＴ３の第１極は、前記電源線ＶＤＤに結合され、前記駆動トランジスタＴ３の第２極は、前記発光素子ＥＬに結合され、
前記書き込みトランジスタＴ１のゲートは、前記走査線ＧＡに結合され、前記書き込みトランジスタＴ１の第１極は、前記データ線ＤＡに結合され、前記書き込みトランジスタＴ１の第２極は、前記駆動トランジスタＴ３のゲートＴ３－Ｇに結合され、
前記感知トランジスタＴ２のゲートは、前記走査線ＧＡに結合され、前記感知トランジスタＴ２の第１極は、前記駆動トランジスタＴ３の第２極に結合され、前記感知トランジスタＴ２の第２極は、前記感知線ＳＥに結合され、
前記蓄積コンデンサＣｓｔの第１極板Ｃｓｔ１は、前記駆動トランジスタＴ３のゲートＴ３－Ｇに結合され、前記蓄積コンデンサＣｓｔの第２極板Ｃｓｔ２は、前記駆動トランジスタＴ３の第２極に結合されている。
前記駆動トランジスタＴ３の第１極は、前記電源線ＶＤＤに結合され、前記駆動トランジスタＴ３の第２極は、前記発光素子ＥＬに結合され、
前記書き込みトランジスタＴ１のゲートは、前記走査線ＧＡに結合され、前記書き込みトランジスタＴ１の第１極は、前記データ線ＤＡに結合され、前記書き込みトランジスタＴ１の第２極は、前記駆動トランジスタＴ３のゲートＴ３－Ｇに結合され、
前記感知トランジスタＴ２のゲートは、前記走査線ＧＡに結合され、前記感知トランジスタＴ２の第１極は、前記駆動トランジスタＴ３の第２極に結合され、前記感知トランジスタＴ２の第２極は、前記感知線ＳＥに結合され、
前記蓄積コンデンサＣｓｔの第１極板Ｃｓｔ１は、前記駆動トランジスタＴ３のゲートＴ３－Ｇに結合され、前記蓄積コンデンサＣｓｔの第２極板Ｃｓｔ２は、前記駆動トランジスタＴ３の第２極に結合されている。
【0123】
なお、図４に示すように、それぞれのピクセルユニット内に、蓄積コンデンサの容量値に対する異なるサブピクセルの需要に適応するために、少なくとも２つのサブピクセルに含まれる蓄積コンデンサＣｓｔの第１極板Ｃｓｔ１面積を異ならせてもよい。
【0124】
例示的に、前記駆動トランジスタＴ３の第１極は、前記電源線ＶＤＤに結合され、前記駆動トランジスタＴ３の第２極は、前記発光素子ＥＬのアノード層６０に結合されている。
【0125】
例示的に、前記書き込みトランジスタＴ１と前記感知トランジスタＴ２は、いずれも、スイッチトランジスタとして機能する。
【0126】
例示的に、前記書き込みトランジスタＴ１は、前記走査線ＧＡによる走査信号の制御下でオン又はオフにされる。前記感知トランジスタＴ２は、前記走査線ＧＡによる走査信号の制御下でオン又はオフにされる。
【0127】
例示的に、前記サブピクセル駆動回路は、３Ｔ１Ｃ構造を含み、前記ピクセルユニットは、１つの走査線ＧＡを含む。
【0128】
例示的に、前記蓄積コンデンサＣｓｔの第１極板Ｃｓｔ１の前記ベースへの正射影は、前記蓄積コンデンサＣｓｔの第２極板Ｃｓｔ２の前記ベースへの正射影と少なくとも部分的にオーバラップする。
【0129】
前記走査線ＧＡの負荷を低減することにより、前記走査線ＧＡが走査信号を伝送する際の遅延を回避し、データ線ＤＡがデータ信号を駆動トランジスタＴ３のゲートＴ３－Ｇに書き込む充電率を保証することができ、それによって、前記表示基板は、高いリフレッシュレートの要求を満たすことができる。同時に、感知信号と基準信号の伝送も保証される。
【0130】
図２～図４に示すように、いくつかの実施例では、前記書き込みトランジスタＴ１は、書き込み活性層Ｔ１－Ｓを含み、前記感知トランジスタＴ２は、感知活性層Ｔ２－Ｓを含み、同一のピクセルユニットにおいて、前記書き込み活性層Ｔ１－Ｓの前記ベースへの正射影は、前記書き込みトランジスタＴ１に結合されている前記走査線ＧＡの前記ベースへの正射影の第１側に位置し、前記感知活性層Ｔ２－Ｓの前記ベースへの正射影は、該走査線ＧＡの前記ベースへの正射影の第２側に位置し、前記第１側と前記第２側は、前記第２方向に沿って対向する。
【0131】
例示的に、同一のピクセルユニットにおいて、前記走査線ＧＡの前記ベースへの正射影の少なくとも一部は、前記書き込み活性層Ｔ１－Ｓの前記ベースへの正射影と、前記感知活性層Ｔ２－Ｓの前記ベースへの正射影との間に位置する。
【0132】
例示的に、前記書き込み活性層Ｔ１－Ｓと前記感知活性層Ｔ２－Ｓは、いずれも、透明材料を用いて作製される。例示的に、前記書き込み活性層Ｔ１－Ｓと前記感知活性層Ｔ２－Ｓは、いずれも、透明金属酸化物材料を用いて作製される。
【0133】
例示的に、前記書き込み活性層Ｔ１－Ｓは、前記第１方向に沿って延在する少なくとも一部を含む。
【0134】
例示的に、前記書き込み活性層Ｔ１－Ｓと前記蓄積コンデンサＣｓｔの第１極板Ｃｓｔ１は、一体構造に形成されている。
【0135】
例示的に、前記感知活性層Ｔ２－Ｓは、前記第１方向に沿って延在する少なくとも一部を含む。
【0136】
例示的に、前記走査線ＧＡの前記ベースへの正射影は、前記書き込み活性層Ｔ１－Ｓの前記ベースへの正射影とオーバラップしない。
【0137】
例示的に、前記走査線ＧＡの前記ベースへの正射影は、前記感知活性層Ｔ２－Ｓの前記ベースへの正射影とオーバラップしない。
【0138】
上述した、前記走査線ＧＡの前記ベースへの正射影が、前記書き込み活性層Ｔ１－Ｓの前記ベースへの正射影と、前記感知活性層Ｔ２－Ｓの前記ベースへの正射影との間に位置するように設定することにより、限られたレイアウト空間内で前記ピクセルユニットのレイアウト難易度を低下し、前記表示基板が高い解像度を有することを保証するのに有利である。
【0139】
図２～図４に示すように、いくつかの実施例では、設置前記駆動トランジスタＴ３は、駆動活性層Ｔ３－Ｓを含み、前記書き込み活性層Ｔ１－Ｓの前記ベースへの正射影の少なくとも一部は、前記駆動活性層Ｔ３－Ｓの前記ベースへの正射影と、前記走査線ＧＡの前記ベースへの正射影との間に位置する。
【0140】
例示的に、前記駆動活性層Ｔ３－Ｓは、前記第２方向に沿って延在する少なくとも一部を含む。
【0141】
例示的に、前記駆動活性層Ｔ３－Ｓは、透明材料を用いて作製される。例示的に、前記駆動活性層Ｔ３－Ｓは、透明金属酸化物材料を用いて作製される。
【0142】
例示的に、前記駆動トランジスタＴ３のゲートＴ３－Ｇは、前記第１方向に沿って延在する少なくとも一部を含む。
【0143】
上述した設定方式により、限られたレイアウト空間内で前記ピクセルユニットのレイアウト難易度を低下し、前記表示基板が高い解像度を有することを保証するのに有利である。
【0144】
図２及び図１１に示すように、いくつかの実施例では、前記サブピクセルは、さらにピクセル画定層を含み、前記ピクセル画定層は、ピクセル開口を画定し、
同一のサブピクセルにおいて、前記感知活性層Ｔ２－Ｓの前記ベースへの正射影は、前記ピクセル開口の前記ベースへの正射影と、前記走査線ＧＡの前記ベースへの正射影との間に位置する。
同一のサブピクセルにおいて、前記感知活性層Ｔ２－Ｓの前記ベースへの正射影は、前記ピクセル開口の前記ベースへの正射影と、前記走査線ＧＡの前記ベースへの正射影との間に位置する。
【0145】
例示的に、前記ピクセル開口が位置する箇所は、ピクセル開口領域３０を形成し、前記ピクセル開口領域３０は、前記第２方向に沿って延在する少なくとも一部を含む。
【0146】
例示的に、前記ピクセル開口の前記ベースへの正射影は、前記サブピクセル駆動回路の前記ベースへの正射影とオーバラップしない。
【0147】
上述した、同一のサブピクセルにおいて、前記感知活性層Ｔ２－Ｓの前記ベースへの正射影は、前記ピクセル開口の前記ベースへの正射影と、前記走査線ＧＡの前記ベースへの正射影との間に位置するように設定することにより、前記ピクセル開口の前記ベースへの正射影は、前記サブピクセル駆動回路の前記ベースへの正射影と前記第２方向に沿って配列され、それによって、前記ピクセル開口が十分に大きなレイアウト空間を占有することを保証し、表示基板のピクセル開口率を保証することができる。同時に、上述した設定方式により、さらに前記ピクセルユニットのレイアウト難易度を低下することができる。
【0148】
図４に示すように、いくつかの実施例では、前記第１極板Ｃｓｔ１は、前記駆動活性層Ｔ３－Ｓと同層同材料に設置され、前記第２極板Ｃｓｔ２は、前記データ線ＤＡと同層同材料に設置され、前記第２極板Ｃｓｔ２は、前記遮光層１０に結合され、前記第２極板Ｃｓｔ２の前記ベースへの正射影は、前記遮光層１０の前記ベースへの正射影と少なくとも部分的にオーバラップする。
【0149】
上述した、前記第１極板Ｃｓｔ１が前記駆動活性層Ｔ３－Ｓと同層同材料に設置されることにより、前記第１極板Ｃｓｔ１と前記駆動活性層Ｔ３－Ｓが同一のパターニングプロセスで同時に形成されることができ、さらに表示基板の作製プロセスフローを効果的に簡略化し、表示基板の作製コストを低下することができる。
【0150】
同様に、上述した、前記第２極板Ｃｓｔ２が前記データ線ＤＡと同層同材料に設置されることにより、前記第２極板Ｃｓｔ２と前記データ線ＤＡが同一のパターニングプロセスで同時に形成されることができ、さらに表示基板の作製プロセスフローを効果的に簡略化し、表示基板の作製コストを低下することができる。
【0151】
上述した設定方式により、前記蓄積コンデンサＣｓｔの動作安定性を向上させるのに有利である。
【0152】
図２～図４に示すように、いくつかの実施例では、前記駆動活性層Ｔ３－Ｓは、駆動チャネル部分を含み、前記遮光層１０の前記ベースへの正射影は、前記駆動チャネル部分の前記ベースへの正射影と少なくとも部分的にオーバラップする。
【0153】
例示的に、前記駆動活性層Ｔ３－Ｓは、駆動チャネル部分と、前記駆動トランジスタＴ３を形成するための第１極の部分と、前記駆動トランジスタＴ３を形成するための第２極の部分とを含む。前記駆動チャネル部分の前記ベースへの正射影は、前記駆動トランジスタＴ３のゲートＴ３－Ｇの前記ベースへの正射影の内部に位置する。
【0154】
上述した、前記遮光層１０の前記ベースへの正射影が前記駆動チャネル部分の前記ベースへの正射影と少なくとも部分的にオーバラップに位置するように設定することにより、前記駆動トランジスタＴ３が受ける光漏れの影響を効果的に低下し、前記駆動トランジスタＴ３の動作安定性を保証することができる。
【0155】
本開示の実施例は、さらに上記実施例に係る表示基板を含む表示装置を提供する。
【0156】
例示的に、前記表示装置は、超大型サイズ、高解像度、ボトムエミッションＯＬＥＤ表示装置を含む。例示的に、前記表示装置は、アクティブマトリックス有機発光ダイオード表示装置を含む。
【0157】
なお、前記表示装置は、テレビ、ディスプレイ、デジタルフォトフレーム、携帯電話、タブレットなどの表示機能を有する任意の製品又は部品であってもよく、ここで、前記表示装置は、さらに、フレキシブル回路板、プリント回路板及びバックプレーンなどを含む。
【0158】
上記実施例に係る表示基板では、前記走査線ＧＡが前記ベースに近接するように前記走査線ＧＡを前記遮光層１０と同層に設置し、このように、前記走査線ＧＡの厚さを増加することで前記走査線ＧＡの電気抵抗を低下することができ、さらに前記走査線ＧＡの負荷を効果的に低下し、前記走査線ＧＡが走査信号を伝送する時に過大な信号遅延を回避し、高いリフレッシュレートを両立し、表示効果を最適化し、前記表示基板の動作安定性を保証し、表示基板の耐用年数を向上させることができる。さらに、前記走査線ＧＡがベースに近接しているため、ベースに垂直な方向に前記走査線ＧＡと前記表示基板内の他の導電構造との間に大きな距離があり、前記走査線ＧＡと他の導電構造との間に形成される寄生容量を減少することができる。そのため、上記実施例に係る表示基板によれば、厚い絶縁層を設置して寄生容量を低下する必要がなく、前記表示基板の作製プロセス難易度を効果的に低下し、前記表示基板の量産可能性を向上させることができる。
【0159】
また、厚い走査線ＧＡが前記ベースに近接しているため、前記走査線ＧＡは、表示基板の作製プロセスフローで優先的に作製されることができ、それによって前記ベースに歪みが生じにくく、且つ破片が発生するリスクを効果的に低下することができる。
【0160】
そのため、本開示の実施例に係る表示装置が上記表示基板を含む場合、上記有益な効果を同様に有し、ここでは説明を省略する。
【0161】
なお、本開示の実施例の「同層」とは、同じ構造層上にあるフィルム層を指すことができる。あるいは、例えば、同層にある膜層は、同一の成膜プロセスを用いて特定のパターンを形成するための膜層を形成し、その後、同一のマスクテンプレートを用いて一次パターニングプロセスを通じて膜層をパターニングして形成された層構造であってもよい。特定のパターンの違いに応じて、一次パターニングプロセスは、複数回の露光、現像、又はエッチングプロセスを含む可能性があるが、形成した層構造中の特定のパターンは、連続であっても不連続であってもよい。これらの特定のパターンは、異なる高さにあるか、異なる厚さにあることがある。
【0162】
本開示の各方法の実施例において、前記各ステップの番号は、各ステップの優先順位を限定するために使用することはできず、当業者にとっては、創造的な労働を払わずに、各ステップの優先順位の変化も本開示の保護範囲内にある。
【0163】
なお、本明細書における各実施例は、進歩的に記述されており、各実施例の間の同じ類似部分は互いに参照すればよく、各実施例について他の実施例との相違点を重点的に説明する。特に、方法実施例については、製品の実施形態と実質的に類似しているため、比較的簡単に説明したが、相関点は、製品実施例の部分説明を参照すればよい。
【0164】
特に定義されない限り、本開示で使用される技術用語又は科学用語は、本開示が属する分野において一般的な技能を有する者に理解される通常の意味であるべきである。本開示で使用される「第１」、「第２」及び類似の語は、順序、数、又は重要性を表すものではなく、異なる構成要素を区別するために使用されるものである。「含む」又は「有する」などの類似語は、その語の前に現れた要素又は物体が、他の要素又は物体を排除することなく、その語の後に列挙された要素又は物体及びそれらの同等をカバーすることを意味する。「接続」、「結合」又は「繋がる」などの類似語は、物理的又は機械的な接続に限定されるものではなく、直接的であれ間接的であれ、電気的な接続を含むことができる。「上」、「下」、「左」、「右」などは相対位置関係を表すためにのみ使用され、記述されたオブジェクトの絶対位置が変化すると、その相対位置関係もそれに応じて変化することがある。
【0165】
層、フィルム、領域又は基板などの要素が別の要素の「上」又は「下」に位置すると記載した場合、該素子は、別の素子の「上」又は「下」に「直接」位置してもよく、又は中間要素が存在してもよいことが理解されるだろう。
【0166】
上記実施形態の説明において、具体的な特徴、構造、材料又は特点は、任意の１つ又は複数の実施例又は例において適切な方法で結合され得る。
【0167】
以上の記載は、本開示の具体的な実施形態にすぎないが、本開示の保護範囲は、これに限定されるものではなく、本技術分野に詳しいいかなる技術員も、本開示で開示された技術の範囲内で、変更や置換を容易に思いつくことができ、本開示の保護範囲内に含まれるべきである。したがって、本開示の保護範囲は、特許請求の範囲に準じなければならない。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【国際調査報告】