特表 2024-530367 トランジスタ、電気デバイス、およびトランジスタを生産するための方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-08-19

(54)【発明の名称】トランジスタ、電気デバイス、およびトランジスタを生産するための方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240809BHJP

   H01L 21/8234 20060101ALI20240809BHJP

   H01L 29/12 20060101ALI20240809BHJP

   H01L 29/78 20060101ALI20240809BHJP

   H01L 21/338 20060101ALI20240809BHJP

【ＦＩ】

H01L29/78 301H

H01L27/088 B

H01L29/78 301X

H01L29/78 652T

H01L29/78 658E

H01L29/78 652H

H01L29/80 H

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024505172

(86)(22)【出願日】2022-07-12

(85)【翻訳文提出日】2024-01-29

(86)【国際出願番号】 EP2022069468

(87)【国際公開番号】W WO2023006410

(87)【国際公開日】2023-02-02

(31)【優先権主張番号】21188175.0

(32)【優先日】2021-07-28

(33)【優先権主張国・地域又は機関】EP

(81)【指定国・地域】

(71)【出願人】

【識別番号】520404964

【氏名又は名称】エピノバテック、アクチボラグ

【氏名又は名称原語表記】ＥＰＩＮＯＶＡＴＥＣＨ ＡＢ

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(74)【代理人】

【識別番号】100137523

【弁理士】

【氏名又は名称】出口 智也

(72)【発明者】

【氏名】マルティン、オルソン

【テーマコード（参考）】

5F048

5F102

5F140

【Ｆターム（参考）】

5F048AC03

5F048BA15

5F048BB05

5F048BF03

5F102GA03

5F102GB01

5F102GB04

5F102GC01

5F102GC03

5F102GD01

5F102GD10

5F102GJ02

5F102GJ03

5F102GJ10

5F102GL04

5F102GL08

5F102GM04

5F102GM08

5F102GQ05

5F102GQ09

5F102GQ10

5F102GR07

5F102GS09

5F102GT08

5F102HC01

5F102HC16

5F140AC23

5F140BA06

5F140BA16

5F140BB04

5F140BB18

5F140BB19

5F140BC12

5F140BF01

5F140BF04

5F140BK13

(57)【要約】

ソース（１０）、ボディ（１２）、およびドレイン（１４）を含むトランジスタ（１）であって、トランジスタ（１）は、複数の半導体層（２０）をさらに含み、複数の半導体層（２０）の層は、ＡｌＧａＮまたはＧａＮで作製され、複数の半導体層（２０）は、１つおきの層がそれらの層の隣接する互いに対向する層よりも低いアルミニウム含有量を有するようにアルミニウム含有量が各々の連続する層の間で変化するように構成され、トランジスタ（１）は、Ｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ（１’）であって、複数の半導体層（２０）の一部は、ｐドープされ、ＮＭＯＳトランジスタ（１’）のボディ（１２）の一部を形成する、Ｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ（１’）、またはＰチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタ（１’’）であって、複数の半導体層（２０）の一部は、Ｐドープされ、ＰＭＯＳトランジスタ（１’’）のソース（１０）もしくはドレイン（１４）の一部を形成する、Ｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタ（１’’）のいずれかである、トランジスタ（１）。

【特許請求の範囲】

【請求項1】

ソース（１０）、ボディ（１２）、およびドレイン（１４）を含むトランジスタ（１）であって、前記トランジスタ（１）は、
複数の半導体層（２０）をさらに含み、前記複数の半導体層（２０）の層は、ＡｌＧａＮまたはＧａＮで作製され、前記複数の半導体層（２０）は、１つおきの層がそれら層の隣接する互いに対向する層よりも低いアルミニウム含有量を有するようにアルミニウム含有量が各々の連続する層の間で変化するように構成され、前記トランジスタ（１）は、
Ｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ（１’）であって、前記複数の半導体層（２０）の一部は、ｐドープされ、前記ＮＭＯＳトランジスタ（１’）の前記ボディ（１２）の一部を形成する、Ｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ（１’）、または
Ｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタ（１’’）であって、前記複数の半導体層（２０）の一部は、ｐドープされ、前記ＰＭＯＳトランジスタ（１’’）の前記ソース（１０）もしくは前記ドレイン（１４）の一部を形成する、Ｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタ（１’’）のいずれかである、トランジスタ（１）。

【請求項2】

前記複数の半導体層（２０）は、一対の半導体層の繰り返しを含み、半導体層の各対は、
１０％未満のＡｌ含有量を有する、低Ａｌ含有層（２２）、および
１５％超のＡｌ含有量を有する、高Ａｌ含有層（２４）を含む、請求項１に記載のトランジスタ（１）。

【請求項3】

前記複数の半導体層（２０）の各層は、３ｎｍ～１０ｎｍの厚さを有する、請求項１または２に記載のトランジスタ（１）。

【請求項4】

前記トランジスタ（１）は、主に前記複数の半導体層（２０）の前記層に平行の方向に電流を流すように構成される、請求項１～３のいずれか一項に記載のトランジスタ（１）。

【請求項5】

前記トランジスタ（１）は、主に前記複数の半導体層（２０）の前記層に垂直の方向に電流を流すように構成される、請求項１～３のいずれか一項に記載のトランジスタ（１）。

【請求項6】

ナノワイヤ（４０）は、前記トランジスタ（１）の前記ボディ（１２）の少なくとも一部を閉じ込める、請求項５に記載のトランジスタ（１）。

【請求項7】

ゲートコンタクト（６２）は、前記トランジスタ（１）の前記ボディ（１２）の少なくとも一部を閉じ込める前記ナノワイヤ（４０）の周りを包み、これにより、前記ゲートコンタクト（６２）は、ラップアラウンドゲート（４２）を形成する、請求項６に記載のトランジスタ（１）。

【請求項8】

前記トランジスタ（１）の前記ボディ（１２）の少なくとも一部を閉じ込める前記ナノワイヤ（４０）はまた、前記トランジスタ（１）の前記ソース（１０）および前記ドレイン（１４）の少なくとも一部を閉じ込める、請求項６または７に記載のトランジスタ（１）。

【請求項9】

前記トランジスタ（１）のソース（１０）、ドレイン（１４）、およびボディ（１２）はすべて、前記複数の半導体層（２０）を含む、請求項１～８のいずれか一項に記載のトランジスタ（１）。

【請求項10】

前記トランジスタ（１）は、ＮＭＯＳトランジスタ（１’）であり、
前記ＮＭＯＳトランジスタ（１’）のソース（１０）は、ｎドープＧａＮ層（３０）を含み、
前記ＮＭＯＳトランジスタ（１’）のドレイン（１４）は、ｎドープＧａＮ層（３０）を含む、請求項１～９のいずれか一項に記載のトランジスタ（１）。

【請求項11】

電気デバイス（５０）であって、
少なくとも１つのＮチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ（１’）であって、前記少なくとも１つのＮＭＯＳトランジスタ（１’）は、複数の半導体層（２０）を含み、前記ＮＭＯＳトランジスタ（１’）の前記複数の半導体層（２０）の各層は、ＡｌＧａＮまたはＧａＮで作製され、前記ＮＭＯＳトランジスタ（１’）の前記複数の半導体層（２０）は、１つおきの層がそれらの層の隣接する互いに対向する層よりも低いアルミニウム含有量を有するように前記アルミニウム含有量が各々の連続する層の間で変化するように構成され、前記ＮＭＯＳトランジスタ（１’）の前記複数の半導体層（２０）は、前記ＮＭＯＳトランジスタ（１’）のｐドープされたボディ（１２）の一部を形成する、少なくとも１つのＮチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ（１’）と、
少なくとも１つのＰチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタ（１’）であって、前記少なくとも１つのＰＭＯＳトランジスタ（１’）は、複数の半導体層（２０）を含み、前記ＰＭＯＳトランジスタ（１’）の前記複数の半導体層（２０）の各層は、ＡｌＧａＮまたはＧａＮで作製され、前記ＰＭＯＳトランジスタ（１’）の前記複数の半導体層（２０）は、１つおきの層がそれらの層の隣接する互いに対向する層よりも低いアルミニウム含有量を有するように前記アルミニウム含有量が各々の連続する層の間で変化するように構成され、前記ＰＭＯＳトランジスタ（１’）の前記複数の半導体層（２０）は、前記ＰＭＯＳトランジスタ（１’）のｐドープされたソース（１０）またはドレイン（１４）の一部を形成する、少なくとも１つのＰチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタ（１’）と、を含み、
前記電気デバイス（５０）の前記少なくとも１つのＮＭＯＳトランジスタ（１’）および前記少なくとも１つのＰＭＯＳトランジスタ（１’’）は、相補型金属酸化物半導体（ＣＭＯＳ）回路（５２）を形成するために接続される、電気デバイス（５０）。

【請求項12】

前記ＣＭＯＳ回路（５２）の前記少なくとも１つのＮＭＯＳトランジスタ（１’）および前記少なくとも１つのＰＭＯＳトランジスタ（１’’）は、前記同じ複数の半導体層（２０）を共有する、請求項１１に記載の電気デバイス（５０）。

【請求項13】

前記電気デバイス（５０）の前記ＣＭＯＳ回路（５２）の前記少なくとも１つのＰＭＯＳトランジスタ（１’’）のうちの少なくとも１つおよび／または前記少なくとも１つのＮＭＯＳトランジスタ（１’）のうちの少なくとも１つは、請求項２～１０のいずれか一項に記載のトランジスタである、請求項１１または１２に記載の電気デバイス（５０）。

【請求項14】

トランジスタを生産するための方法（１００）であって、前記方法（１００）は、
ＡｌＧａＮまたはＧａＮの第１のｎドープ層をエピタキシャル成長させること（Ｓ１０２）と、
複数の半導体層（２０）をエピタキシャル成長させること（Ｓ１０４）であって、前記複数の半導体層（２０）は、前記第１のｎドープ層の上で成長し、前記複数の半導体層（２０）の各層は、ＡｌＧａＮまたはＧａＮで作製され、前記複数の半導体層（２０）は、１つおきの層がそれらの層の隣接する互いに対向する層よりも低いアルミニウム含有量を有するようにアルミニウム含有量が各々の連続する層の間で変化するように構成され、前記複数の半導体層（２０）は、成長したｐドープである、エピタキシャル成長させること（Ｓ１０４）と、
ＡｌＧａＮまたはＧａＮの第２のｎドープ層をエピタキシャル成長させること（Ｓ１０８）であって、前記第２のｎドープ層は、前記複数の半導体層（２０）の上で成長し、これにより前記第１のｎドープ層、前記複数の半導体層（２０）、および前記第２のｎドープ層は、半導体構造の一部を形成する、エピタキシャル成長させること（Ｓ１０８）を含み、前記方法（１００）は、
前記第１および第２のｎドープ層のうちの一方をソースコンタクト（６０）に、ならびに前記第１および第２のｎドープ層のうちの他方をドレインコンタクト（６４）に、電気的に接続すること（Ｓ１１０）であって、これによりトランジスタソース（１０）およびトランジスタドレイン（１４）が、前記第１および第２のｎドープ層によって形成される、電気的に接続すること（Ｓ１１０）と、
ゲートコンタクト（６２）を半導体構造の上に配置すること（Ｓ１１２）であって、前記ゲートコンタクト（６２）は、前記複数の半導体層（２０）を介した、前記ソース（１０）と前記ドレイン（１４）との間の電気伝導が、前記ゲートコンタクト（６２）によって制御可能であるように、電場を前記複数の半導体層（２０）に印加するように構成され、これによりトランジスタボディ（１２）が、前記複数の半導体層（２０）によって形成される、配置すること（Ｓ１１２）とをさらに含む、方法（１００）。

【請求項15】

前記複数の半導体層（２０）からナノワイヤ（４０）をエッチングすること（Ｓ１０６）をさらに含む、請求項１４に記載の方法（１００）。

【発明の詳細な説明】

【技術分野】

【0001】

本発明概念は、概して、トランジスタ、電気デバイス、およびトランジスタを生産するための方法に関する。

【背景技術】

【0002】

ＧａＮトランジスタは、多くの場合、高出力および／または高周波で動作する電気デバイスのために使用される。ＧａＮの大きいバンドギャップに起因して、そのようなトランジスタは、例えば、Ｓｉトランジスタよりも、高い温度で機能し得る。しかしながら、依然として更なる改善の余地がある。

【発明の概要】

【0003】

本発明概念の目的は、新規タイプのＧａＮベースのトランジスタを可能にすることである。本発明概念の更なる目的は、電力効率の良い電気デバイスを可能にすることである。本発明概念の更なる目的は、高出力および／または高周波で動作する電力効率の良い電気デバイスを可能にすることである。本発明概念のこれらおよび他の目的は、独立クレームに規定されるように本発明によって少なくとも部分的に満たされる。好ましい実施形態は、従属クレームに明記される。

【0004】

本文書においては、天然元素の略語が、周期表に従って使用される。例えば、Ａｌはアルミニウムを意味し、Ｇａはガリウムを意味し、Ａｓはヒ素を意味し、Ｍｇはマグネシウムを意味し、Ｏは酸素を意味し、Ｓｉはケイ素を意味する。

【0005】

第１の態様によると、ソース、ボディ、およびドレインを含むトランジスタであって、該トランジスタは、
複数の半導体層をさらに含み、複数の半導体層の層は、ＡｌＧａＮまたはＧａＮで作製され、複数の半導体層は、１つおきの層がそれらの層の隣接する互いに対向する層よりも低いアルミニウム含有量を有するようにアルミニウム含有量が各々の連続する層の間で変化するように構成され、トランジスタは、
Ｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタであって、複数の半導体層の一部は、ｐドープされ、ＮＭＯＳトランジスタのボディの一部を形成する、Ｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ、または
Ｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタであって、複数の半導体層の一部は、ｐドープされ、ＰＭＯＳトランジスタのソースもしくはドレインの一部を形成する、Ｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタのいずれかである、トランジスタが提供される。

【0006】

ＮＭＯＳトランジスタは、ドープされたｎ／ｐ／ｎ、例えば、ｎ＋／ｐ／ｎ＋であるソース／ボディ／ドレインを含み得る。故に、ソースは、ｎドープされ得（例えば、強ｎドープ、ｎ＋によって示される）、ボディは、ｐドープされ得、ドレインは、ｎドープされ得る（例えば、強ｎドープ、ｎ＋によって示される）。ＮＭＯＳトランジスタは、ゲートコンタクト、およびゲートコンタクトとボディとの間の電気絶縁体をさらに含み得る。ゲートコンタクトに対する印加バイアスは、電気絶縁体の下で、ボディ内に電場を作成し得る。印加バイアスは、以て、ボディを介したソースとドレインとの間の電子の伝導を制御し得る。

【0007】

ＰＭＯＳトランジスタは、ドープされたｐ／ｎ／ｐ、例えば、ｐ＋／ｎ／ｐ＋であるソース／ボディ／ドレインを含み得る。故に、ソースは、ｐドープされ得（例えば、強ｐドープ、ｐ＋によって示される）、ボディは、ｎドープされ得、ドレインは、ｐドープされ得る（例えば、強ｐドープ、ｐ＋によって示される）。ＰＭＯＳトランジスタは、ゲートコンタクト、およびゲートコンタクトとボディとの間の電気絶縁体をさらに含み得る。ゲートコンタクトに対する印加バイアスは、電気絶縁体の下で、ボディ内に電場を作成し得る。印加バイアスは、以て、ボディを介したソースとドレインとの間の正孔の伝導を制御し得る。

【0008】

Ｐドーピングは、ＧａＮベースの材料において達成するのが困難であり得る。Ｐドーピングのために使用されるＭｇなどのドーピング原子は、多くの場合、水素不純物または窒素空孔によって不動態化される。したがって、自由正孔濃度は、ドーピング濃度が高い場合でさえ低くなり得る。不動態化を除去する（またはドーピング原子を活性化する）ため、成長後のアニーリング、例えば、低水素濃度の雰囲気内での成長後のアニーリングが使用され得る。

【0009】

複数の半導体層は、ｐドープＧａＮベースの材料の成長後のアニーリングの必要性を除去または低減し得るということが認識である。これは、第１の態様によるＮＭＯＳおよびＰＭＯＳトランジスタなどの新規のタイプのトランジスタを可能にする。ｎドープおよびｐドープ両方の領域（ｎ／ｐ／ｎまたはｐ／ｎ／ｐドープされたソース／ボディ／ドレイン）を含むトランジスタは、成長後のアニーリング中に劣化し得る。例えば、成長後のアニーリングに起因する材料の拡散は、ドーピングプロファイルを変化させ得（ｎドーパントは、例えば、名目上ｐドープ領域へ拡散し得るか、またその逆）、および／または、材料プロファイルを変化させ得る（Ａｌは、Ａｌに富んだ領域からＧａに富んだ領域へ拡散し得るか、またはＧａは、Ｇａに富んだ領域からＡｌに富んだ領域へ拡散し得る）。

【0010】

複数の半導体層は、Kozodoyらの[Appl. Phys. Lett. 75,２444（1999)]によって説明されるように、価電子バンド端の変動を通じてｐドーピングを強化し得る。価電子バンド端の変動は、ここでは複数の半導体層内のＡｌ含有量の変動によって引き起こされる。バンド端がフェルミエネルギーをはるかに下回る場合、受容体はイオン化され得、バンド端がフェルミレベルに近い場合、結果として生じる正孔が蓄積し得る。価電子バンド端は、ここでは複数の半導体層の層に垂直の方向に変動し得る。価電子バンド端の変動の結果として、正孔濃度も変動し得る。しかしながら、平均正孔濃度は、価電子バンド端が変動しないバルク膜内よりも高くなり得る。価電子バンド端の変動は、複数の半導体層内の変動するバンドギャップ、ならびにバンド屈曲に起因する分極効果に起因し得るということを理解されたい。

【0011】

複数の半導体層は、Kozodoyらの[Appl. Phys. Lett. 75,２444-2446（1999)]によってさらに説明されるように、正孔移動度も強化し得る。

【0012】

第１の態様によるトランジスタは、従来のトランジスタに勝る１つまたは複数の利点を有し得る。成長後のアニーリングの必要性が除去または低減され得るため、トランジスタは、ｎドープ領域およびｐドープ領域の組み合わせに基づき得る。これは、トランジスタ設計に大きな柔軟性を与える。さらに、成長後のアニーリングの必要性が除去または低減され得るため、トランジスタのサイズは、トランジスタの性能を劣化させる拡散なしに、より小さくなり得る。特徴部が小さくなるほど、例えば、ドープ領域が小さくなるほど、拡散の影響はより深刻になり得る。

【0013】

さらに、複数の半導体層に起因するｐドープ領域内の高い正孔濃度は、トランジスタにとっていくつかの利点を有し得る。複数の半導体層の一部が、ｐドープされ、トランジスタのボディを形成する、ＮＭＯＳトランジスタの場合、トランジスタのボディ内の高い正孔濃度は、有利な効果を有し得る。Ziabariらの[Chinese Journal of Physics,５1(4), 844-853]によって説明されるように、トランジスタのボディ内の高い正孔濃度は、例えば、短チャンネル効果を改善し得る。複数の半導体層の一部が、ｐドープされ、トランジスタのソースまたはドレインを形成する、ＰＭＯＳトランジスタの場合、トランジスタのソースおよび／またはドレイン内の高い正孔濃度は、有利な効果を有し得る。高い正孔濃度は、上記ソースおよび／またはドレインへのオーミックコンタクトを作るのを促進し得る。

【0014】

さらに、高い正孔移動度は、トランジスタの高速スイッチングおよび／または高い動作周波数を促進し得る。スイッチング速度および／または高い動作周波数は、バリスティック輸送によってさらに改善され得る。バリスティック輸送により、移動度は、室温でバルクＧａＮ膜と比較して９桁改善され得る。バリスティック輸送は、ＡｌＧａＮの特定の合金組成でＡｌＧａＮ／ＧａＮヘテロ構造の超格子によって達成され得る。

【0015】

第１の態様によるＮＭＯＳまたはＰＭＯＳトランジスタは、電力効率の良い電気デバイスを提供し得る相補型金属酸化物半導体（ＣＭＯＳ）技術を促進するということが更なる認識である。ＣＭＯＳデバイスにおいては、ＰＭＯＳおよびＮＭＯＳトランジスタは、１つのタイプのトランジスタ（例えば、ＮＭＯＳ）がオンにされるとき、他のタイプのトランジスタ（例えば、ＰＭＯＳ）がオフにされ、またその逆も然りであるように、対で接続され得る。故に、電力は、主に、スイッチング中に消費され得、静的動作中には消費されない。ＣＭＯＳデバイスは、第１の態様によるＮＭＯＳトランジスタおよび第１の態様によるＰＭＯＳトランジスタから製造され得る。代替的に、ＣＭＯＳデバイスは、第１の態様によるＮＭＯＳトランジスタおよび任意のタイプのＰＭＯＳトランジスタから製造され得る。代替的に、ＣＭＯＳデバイスは、任意のタイプのＮＭＯＳトランジスタおよび第１の態様によるＰＭＯＳトランジスタから製造され得る。

【0016】

トランジスタのソース、ボディ、およびドレインは、同じ半導体構造の一部であり得るということを理解されたい。しかしながら、半導体構造は、複数の半導体層とは別の部分を含み得る。

【0017】

複数の半導体層は、一対の半導体層の繰り返しを含み得、半導体層の各対は、
１０％未満のＡｌ含有量を有する、低Ａｌ含有層、および
１５％超のＡｌ含有量を有する、高Ａｌ含有層を含む。

【0018】

故に、低Ａｌ含有層は、Ａｌ_ｘＧａ_１－ｘＮの層であってもよく、ｘ＜０．１である。同様に、高Ａｌ含有層は、Ａｌ_ｘＧａ_１－ｘＮの層であってもよく、ｘ＞０．１５である。すべての低Ａｌ含有層が同じ組成を有すること、およびそれらがゼロのＡｌ含有量を有すること、すなわち、それらがＧａＮを含むこと、すなわち、ｘ＝０であることが好ましい。すべての高Ａｌ含有層が同じ組成を有すること、およびそれらが２０％～４０％のＡｌ含有量を有すること、すなわち、それらがＡｌ_０．２Ｇａ_０．８ＮからＡｌ_０．４Ｇａ_０．６Ｎの範囲に及ぶ材料を含むこと、すなわち、０．２＜ｘ＜０．４であることが好ましい。４つの層を含む複数の半導体層の例は、Ａｌ_０．２Ｇａ_０．８Ｎ／ＧａＮ／Ａｌ_０．２Ｇａ_０．８Ｎ／ＧａＮ、またはＡｌ_０．３Ｇａ_０．７Ｎ／ＧａＮ／Ａｌ_０．３Ｇａ_０．７Ｎ／ＧａＮであり得る。

【0019】

代替案として、半導体層の各対は、低および高Ａｌ含有層を含み得るが、すべての低Ａｌ含有層は、必ずしも同じＡｌ含有量を有さなくてもよい。同様に、すべての高Ａｌ含有層は、必ずしも同じＡｌ含有量を有さなくてもよい。故に、複数の半導体層は、例えば、Ａｌ_０．２Ｇａ_０．８Ｎ／Ａｌ_０．０５Ｇａ_０．９５Ｎ／Ａｌ_０．１６Ｇａ_０．８４Ｎ／ＧａＮ、またはＡｌ_０．３Ｇａ_０．７Ｎ／Ａｌ_０．０９Ｇａ_０．９１Ｎ／Ａｌ_０．２２Ｇａ_０．７８Ｎ／Ａｌ_０．０２Ｇａ_０．９８Ｎ／Ａｌ_０．２Ｇａ_０．８Ｎ／Ａｌ_０．０７Ｇａ_０．９３Ｎであり得る。

【0020】

低Ａｌ含有量を有する層は、一次近似として、高Ａｌ含有量を有する層よりも小さいバンドギャップを有する。これは、価電子バンド端の変動を生じさせ得る。しかしながら、低Ａｌ含有層と高Ａｌ含有層との間の分極効果および／または歪み効果は、価電子バンド端の変動を修正し得る。例えば、変動する価電子バンド端における局所エネルギー最小値および局所エネルギー最大値は、高Ａｌ含有層と低Ａｌ含有層との間の界面に存在し得る。例示するために、水晶の表面が、基板から複数の半導体層を通って上方に進むＧａ面であると仮定して（これは、ＭＯＣＶＤがサファイア上での成長を開始するために使用される場合であり得る）、局所エネルギー最小値は、低Ａｌ含有層が高Ａｌ含有層へと遷移する伝導バンド内の界面（この領域をＡとラベル付けする）に現れ得、局所エネルギー最大値は、高Ａｌ含有層が低Ａｌ含有層へと遷移する界面（この領域をＢとラベル付けする）に現れ得る。上記説明は、参照により本明細書に含まれる[Appl. Phys. Lett. 75,2444-2446(1999)]の2445頁の説明と同様である。

【0021】

本文書が、複数の半導体層がｐドープされることに言及するとき、それは、複数の半導体層がＡ領域においてはｐドープされるがＢ領域においてはｐドープされないものとして構築され得るということに留意されたい。そのようなドーピングは、最も高い正孔移動度を生じさせ得る。しかしながら、それはまた、当然ながら、複数の半導体層が複数の半導体層の層全体を通してｐドープされるものとして構築され得る。

【0022】

トランジスタは、複数の半導体層の各層が、３ｎｍ～１０ｎｍの厚さを有するように構成され得る。層は、すべて同じ厚さを有し得、例えば、すべての層が３ｎｍの厚さを有するか、すべての層が６ｎｍの厚さを有するか、またはすべての層が１０ｎｍの厚さを有する。代替的に、複数の半導体層は、異なる厚さの層を含み得る。例えば、すべての低Ａｌ含有層は、３ｎｍ～１０ｎｍの厚さを有し得、すべての高Ａｌ含有層は、３ｎｍ～１０ｎｍの厚さを有し得、低Ａｌ含有層の厚さは、高Ａｌ含有層の厚さとは異なる。例えば、半導体層の各対は、例えば、６ｎｍ厚の低Ａｌ含有層および５ｎｍ厚の高Ａｌ含有層を含み得る。

【0023】

３～１０ｎｍの厚さ範囲において、ｐドーピングの強化が最も効率的であり得る。例えば、低Ａｌ含有層と高Ａｌ含有層との間の分極効果および／または歪み効果は、上記厚さ範囲において最も効果的であり得る。

【0024】

トランジスタは、主に複数の半導体層の層に平行の方向に電流を流すように構成され得る。故に、電流は、バンド端の任意の変動によって妨げられることなく流れ得る。そのようなトランジスタは、横型トランジスタと呼ばれ得る。横型トランジスタは、従来の処理技術、例えば、従来のＣＭＯＳ技術と互換性があり、したがって、費用対効果の高い様式で生産され得る。横型トランジスタは、ソースに接続されるソースコンタクト、ボディに接続されるゲートコンタクト、およびドレインに接続されるドレインコンタクトを含み得る。ソースコンタクト、ゲートコンタクト、およびドレインコンタクトは、トランジスタを含む半導体構造上に、横並びに、例えば、同じ平面内に配置され得る。

【0025】

代替的に、トランジスタは、主に複数の半導体層の層に直交の方向に電流を流すように構成され得る。電荷キャリアはここでは、例えば、熱活性化によって、複数の半導体層内の大きいバンドギャップ層の上を通り過ぎ得る。代替的に、または追加的に、電荷キャリアは、例えば、量子トンネリングによって、複数の半導体層内の大きなバンドギャップ層を通過し得る。故に、電流は、トランジスタを含む半導体構造の垂直方向に、すなわち、エピタキシャル成長方向に流れ得る。例えば、電流は、トランジスタを含む集積回路（ＩＣ）チップを通って垂直に流れ得る。そのようなトランジスタは、縦型トランジスタと呼ばれ得る。縦型トランジスタは、ソースコンタクト、ゲートコンタクト、およびドレインコンタクトを、横並びではない様式で配置するのが容易であり得るため、小フットプリントを有し得る。例えば、１つのコンタクトは、半導体構造の上側にあり得る一方、別のコンタクトは、半導体構造の裏側にあり得る。縦型トランジスタは横型トランジスタとは異なって製造され得るが、製造方法論は、依然として、大部分は従来のＣＭＯＳ技術に基づき得るということを理解されたい。

【0026】

さらに、トランジスタは、ナノワイヤがトランジスタのボディの少なくとも一部を閉じ込めるように構成され得る。例えば、ソース、ボディ、およびドレインを含む半導体構造が、エピタキシャル成長し得る。１つまたは複数のナノワイヤは、次いで、ボディの少なくとも一部を通って、上からエッチングされ得る。以て、トランジスタのボディは、ナノワイヤ内に閉じ込められ得る。したがって、ナノワイヤは、好ましくは、トップダウン製造されたナノワイヤであり得る。しかしながら、ナノワイヤは、代替的に、例えば、選択領域成長またはナノ粒子支援成長を通じて製造される、ボトムアップ製造されたナノワイヤであり得るということを理解され得たい。ドーピングプロファイル、材料界面、表面状態などは、ボトムアップナノワイヤよりもトップダウンナノワイヤにおいてより制御可能であり得る。ナノワイヤは、例えば、５ｎｍ～１００ｎｍまたは１０ｎｍ～５０ｎｍなど、１００ｎｍよりも小さい直径を有し得る。ナノワイヤの軸長は、２００～１０００ｎｍであり得る。２００ｎｍのバリスティック輸送が、室温での窒化ガリウム内で実証されている。そのような直径は、トランジスタのボディ内で量子閉じ込め効果を生じさせ得る。

【0027】

トランジスタのボディをナノワイヤに閉じ込めさせることは、有利であり得る。例えば、電荷キャリアは、量子閉じ込め効果に起因して、増加した移動度を有し得る。トランジスタは、以て、短いスイッチング時間を有し得、および／または高周波で動作され得る。さらに、トランジスタは、トランジスタのボディがナノワイヤに閉じ込められるとき、小フットプリントを有し得る。故に、多くのトランジスタが小さい領域内に設置され得る。

【0028】

ボディの一部を閉じ込めるナノワイヤを有するトランジスタの第１の例は、
ソース、ボディ、およびドレインを含むトランジスタであり、本トランジスタは、
複数の半導体層をさらに含み、複数の半導体層の層は、０％以上のアルミニウム含有量を有するＡｌＧａＮで作製され、複数の半導体層は、１つおきの層がそれらの層の隣接する互いに対向する層よりも低いアルミニウム含有量を有するようにアルミニウム含有量が各々の連続する層の間で変化するように構成され、複数の半導体層の一部は、ｐドープされ、トランジスタは、
Ｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタであり、複数の半導体層は、ＰＭＯＳトランジスタのソースまたはドレインの一部を形成し、トランジスタは、主に複数の半導体層の層に直交の方向に電流を流すように構成され、ナノワイヤは、トランジスタのボディの少なくとも一部を閉じ込める。第１の例は、例えば、図１０にあるように作製され得る。

【0029】

ボディの一部を閉じ込めるナノワイヤを有するトランジスタの第２の例は、
ソース、ボディ、およびドレインを含むトランジスタであり、本トランジスタは、
複数の半導体層をさらに含み、複数の半導体層の層は、０％以上のアルミニウム含有量を有するＡｌＧａＮで作製され、複数の半導体層は、アルミニウム含有量が各々の連続する層の間で変化し、その結果として１つおきの層がそれらの層の隣接する互いに対向する層よりも低いアルミニウム含有量を有するように構成され、複数の半導体層の一部は、ｐドープされ、トランジスタは、Ｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタであり、複数の半導体層は、ＮＭＯＳトランジスタのボディの一部を形成し、トランジスタは、主に複数の半導体層の層に直交の方向に電流を流すように構成され、ナノワイヤは、トランジスタのボディの少なくとも一部を閉じ込める。第２の例は、例えば、図９にあるように作製され得る。

【0030】

上記の第１および第２の例において、ナノワイヤは、追加的に、複数の半導体層の少なくとも一部を閉じ込め得る。故に、複数の半導体層における閉じ込め効果は、トランジスタの性能をさらに強化し得る。複数の半導体層の少なくとも一部をナノワイヤに閉じ込めることによって、電流は、量子閉じ込め効果により複数の半導体層に直交して流れることを支援され得る。ここでは、量子閉じ込め効果は、電荷キャリアのエネルギー状態を大きいバンドギャップ層のバンド端により近づけ得、その結果として、大きいバンドギャップ層がより容易に横断され得る。そのような強化は、複数の半導体層がトランジスタのソースまたはドレイン内に存在するとき、関連性がある。そのような強化はまた、複数の半導体層がトランジスタのボディ内に存在するとき、関連性がある。

【0031】

上記の第１および第２の例において、ナノワイヤは、複数の半導体層の層に直交の方向に延び得る。

【0032】

上記の第１および第２の例において、ナノワイヤは、追加的に、トランジスタのソースまたはドレインの少なくとも一部を閉じ込め得る。故に、トランジスタのソースまたはドレインにおける閉じ込め効果は、トランジスタの性能をさらに強化し得る。

【0033】

トランジスタのボディをナノワイヤに閉じ込めることの代替案は、トランジスタのボディをマイクロピラーに閉じ込めることであり得るということを理解されたい。マイクロピラーは、例えば、５ｎｍ～５００ｎｍなど、１μｍよりも小さい直径を有し得る。たとえ閉じ込め効果が小さいとしても、小フットプリントを有するトランジスタなど、他の利点が依然として存在し得る。

【0034】

トランジスタは、ゲートコンタクトが、トランジスタのボディの少なくとも一部を閉じ込めるナノワイヤの周りを包み、これにより、ゲートコンタクトが、ラップアラウンドゲートを形成するように構成され得る。ラップアラウンドゲートは、ナノワイヤの周囲に沿ってボディを取り囲み得る。故に、ラップアラウンドゲートは、ボディ内の電荷キャリアを効率的に制御し得る。ラップアラウンドゲートは、低い漏れ電流を確実にし得、および／または他の短チャンネル効果を克服し得る。

【0035】

トランジスタのボディの少なくとも一部を閉じ込めるナノワイヤはまた、トランジスタのソースおよびドレインの少なくとも一部を閉じ込め得る。ここでも、閉じ込め効果は、高移動度およびバリスティック輸送を生じさせることなど、利点を提供し得る。さらに、トランジスタのソースおよびドレインをナノワイヤに閉じ込めさせることは、トランジスタの小フットプリントを結果としてもたらし得る単一ナノワイヤトランジスタを促進し得る。

【0036】

トランジスタのソース、ドレイン、およびボディはすべて、複数の半導体層を含み得る。故に、トランジスタのｎドープ領域もまた、複数の半導体層を含み得る。複数の半導体層が、電子ならびに正孔に高移動度を生じさせ得るということが可能である。さらに、ＮＭＯＳトランジスタがボディ内に複数の半導体層を含み、ＰＭＯＳトランジスタがソースおよびドレイン内に複数の半導体層を含む、ＣＭＯＳ回路を製造するとき、材料構造がＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの両方について同じであることが有利であり得る。故に、例えば、複数の半導体層を含む１つの単一半導体構造が、エピタキシャル成長し得、ＮＭＯＳまたはＰＭＯＳトランジスタを作成することは、単に、どのドーピングシーケンスが選択されるか（例えば、ｎ／ｐ／ｎまたはｐ／ｎ／ｐ）の問題であり得る。ドーピングは、ここでは、エピタキシャル成長の後に行われ得る。結果的に、効率的な製造プロセスが達成され得る。

【0037】

トランジスタは、ＮＭＯＳトランジスタであってもよく、
ＮＭＯＳトランジスタのソースは、ｎドープＧａＮ層を含み、
ＮＭＯＳトランジスタのドレインは、ｎドープＧａＮ層を含む。

【0038】

そのようなトランジスタは、様々な利点を有し得る。例えば、ｎドープＧａＮへの高品質のオーミックコンタクトを作るのが容易であり得る。

【0039】

第２の態様によると、電気デバイスであって、
少なくとも１つのＮチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタであって、少なくとも１つのＮＭＯＳトランジスタは、複数の半導体層を含み、ＮＭＯＳトランジスタの複数の半導体層の各層は、ＡｌＧａＮまたはＧａＮで作製され、ＮＭＯＳトランジスタの複数の半導体層は、１つおきの層がそれらの層の隣接する互いに対向する層よりも低いアルミニウム含有量を有するようにアルミニウム含有量が各々の連続する層の間で変化するように構成され、ＮＭＯＳトランジスタの複数の半導体層は、ＮＭＯＳトランジスタのｐドープされたボディの一部を形成する、少なくとも１つのＮチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタと、
少なくとも１つのＰチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタであって、少なくとも１つのＰＭＯＳトランジスタは、複数の半導体層を含み、ＰＭＯＳトランジスタの複数の半導体層の各層は、ＡｌＧａＮまたはＧａＮで作製され、ＰＭＯＳトランジスタの複数の半導体層は、１つおきの層がそれらの層の隣接する互いに対向する層よりも低いアルミニウム含有量を有するようにアルミニウム含有量が各々の連続する層の間で変化するように構成され、ＰＭＯＳトランジスタの複数の半導体層は、ＰＭＯＳトランジスタのｐドープされたソースまたはドレインの一部を形成する、少なくとも１つのＰチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタと、を含み、
少なくとも１つのＮＭＯＳトランジスタおよび少なくとも１つのＰＭＯＳトランジスタは、相補型金属酸化物半導体（ＣＭＯＳ）回路を形成するために接続される、電気デバイスが提供される。

【0040】

故に、複数の半導体層（必ずしも同じ複数の半導体層ではないが）が、ｐドーピングを強化するためにＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの両方において使用されるＣＭＯＳ回路が提供され得る。上記ＰＭＯＳおよびＮＭＯＳトランジスタが、１つのタイプのトランジスタ（例えば、ＮＭＯＳ）がオンにされるとき、他のタイプのトランジスタ（例えば、ＰＭＯＳ）がオフにされ、またその逆も然りであるように、対で接続されるとき、少なくとも１つのＮＭＯＳトランジスタおよび少なくとも１つのＰＭＯＳトランジスタは、ＣＭＯＳ回路を形成するために接続され得る。故に、電力は、主に、スイッチング中に消費され得、静的動作中には消費されない。結果的に、第２の態様による電気デバイスは、電力効率の良い電気デバイスであり得る。

【0041】

利点は、複数の半導体層がｐドーピングを強化するためにＮＭＯＳトランジスタまたはＰＭＯＳトランジスタのいずれかにおいて使用されるＣＭＯＳ回路についても達成され得るということを理解されたい。そのようなＣＭＯＳ回路は、例えば、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタのいずれも複数の半導体層を含まない対応するＣＭＯＳ回路よりも電力効率が高い場合がある。

【0042】

本デバイスは、ＣＭＯＳ回路の少なくとも１つのＮＭＯＳトランジスタおよび少なくとも１つのＰＭＯＳトランジスタが同じ複数の半導体層を共有するように構成され得る。

【0043】

故に、例えば、複数の半導体層を含む１つの単一半導体構造がエピタキシャル成長し得、ＣＭＯＳ回路のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの両方が、同じ複数の半導体層から製造され得る。結果的に、効率的な製造プロセスが達成され得る。例えば、共有された複数の半導体層は、例えば、横型トランジスタにおいて、ＮＭＯＳトランジスタのソース、ボディ、およびドレイン、ならびにＰＭＯＳトランジスタのソース、ボディ、およびドレインを通り抜け得る。故に、各トランジスタのソース、ボディ、およびドレインは、複数の半導体層を共有し得、ＮＭＯＳおよびＰＭＯＳトランジスタもまた、複数の半導体層を共有する。代替的に、共有された複数の半導体層は、ＮＭＯＳトランジスタのボディおよびＰＭＯＳトランジスタのソースまたはドレインを通り抜け得る。故に、ＮＭＯＳおよびＰＭＯＳトランジスタは、各々個々のトランジスタでは、ソース、ボディ、およびドレインが必ずしも同じ複数の半導体層を含まないとしても、複数の半導体層を共有し得る。

【0044】

ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタは、共有された複数の半導体層が、元々は、１つの単一の複数の半導体層としてエピタキシャル成長する場合、同じ複数の半導体層を共有し得る。たとえトランジスタが、例えば、エッチングによって、それらの間の複数の半導体層の一部を除去することによって分離されているとしても、トランジスタは、依然として、同じ複数の半導体層を共有すると見なされ得る。

【0045】

電気デバイスのＣＭＯＳ回路の少なくとも１つのＰＭＯＳトランジスタのうちの少なくとも１つおよび／または少なくとも１つのＮＭＯＳトランジスタのうちの少なくとも１つは、第１の態様によるトランジスタであり得るということを理解されたい。

【0046】

第３の態様によると、トランジスタを生産するための方法であって、
ＡｌＧａＮまたはＧａＮの第１のｎドープ層をエピタキシャル成長させることと、
複数の半導体層をエピタキシャル成長させることであって、複数の半導体層は、第１のｎドープ層の上で成長し、複数の半導体層の各層は、ＡｌＧａＮまたはＧａＮで作製され、複数の半導体層は、１つおきの層がその層の隣接する互いに対向する層よりも低いアルミニウム含有量を有するようにアルミニウム含有量が各々の連続する層の間で変化するように構成され、複数の半導体層は、成長したｐドープである、エピタキシャル成長させることと、
ＡｌＧａＮまたはＧａＮの第２のｎドープ層をエピタキシャル成長させることであって、第２のｎドープ層は、複数の半導体層の上で成長し、これにより第１のｎドープ層、複数の半導体層、および第２のｎドープ層は、半導体構造の一部を形成する、エピタキシャル成長させることを含み、本方法は、
第１および第２のｎドープ層のうちの一方をソースコンタクトに、ならびに第１および第２のｎドープ層のうちの他方をドレインコンタクトに、電気的に接続することであって、これによりトランジスタソースおよびトランジスタドレインが、第１および第２のｎドープ層によって形成される、電気的に接続することと、
ゲートコンタクトを半導体構造の上に配置することであって、ゲートコンタクトは、複数の半導体層を介した、ソースとドレインとの間の電気伝導が、ゲートコンタクトによって制御可能であるように、電場を複数の半導体層に印加するように構成され、これによりトランジスタボディが、複数の半導体層によって形成される、配置することとをさらに含む、方法が提供される。

【0047】

本方法は、故に、ＮＭＯＳトランジスタを生産し得る。

【0048】

本構造は、有機金属気相成長（ＭＯＶＰＥ）によってエピタキシャル成長し得る。しかしながら、他のエピタキシャル成長方法、例えば、分子線エピタキシ（ＭＢＥ）が、代替的に使用され得る。本構造は、１回の成長セッションまたは数回のセッションにおいてエピタキシャル成長し得る。例えば、本構造の一部は、１回のセッションにおいてエピタキシャル成長し得、次いで、部分的にエッチングされ、次いで、エピタキシャル成長は、第２のセッションにおいて継続し得る。

【0049】

本方法は、複数の半導体層からナノワイヤをエッチングすることをさらに含み得る。

【0050】

故に、トランジスタボディ内の複数の半導体層は、ナノワイヤに閉じ込められ得る。

【0051】

例えば、ナノワイヤは、第２のｎドープ層、複数の半導体層、および第１のｎドープ層からエッチングされ得、その結果として、上記ナノワイヤは、第２のｎドープ層から、複数の半導体層を介して、第１のｎドープ層内へ延びる。

【0052】

故に、トランジスタのソースおよびドレインは、トランジスタのボディに加えて、ナノワイヤに閉じ込められ得る。

【0053】

第２の態様による電気デバイスは、第１の態様によるトランジスタと同じ利点、または同様の利点を有し得る。同様に、第３の態様による方法は、第１の態様によるトランジスタと同じ利点、または同様の利点を有し得る。

【0054】

本発明概念の上記の、ならびに追加の目的、特徴、および利点は、添付の図面を参照して、以下の例証的かつ非限定的な説明を通じてより良好に理解されるものとする。図面において、同じ参照番号は、別途記載のない限り、同じ要素に対して使用されるものとする。

【図面の簡単な説明】

【0055】

【図1】ＰＭＯＳトランジスタを例証する図である。

【図2】ＮＭＯＳトランジスタを例証する図である。

【図3】電気デバイスを例証する図である。

【図4】ＮＭＯＳトランジスタを例証する図である。

【図5】ＮＭＯＳトランジスタを例証する図である。

【図6】ＰＭＯＳトランジスタを例証する図である。

【図7】ソースおよびゲートコンタクトを例証する図である。

【図8】ソース、ドレイン、およびゲートコンタクトを例証する図である。

【図9】ＮＭＯＳトランジスタを例証する図である。

【図10】ＰＭＯＳトランジスタを例証する図である。

【図11】電気デバイスを例証する図である。

【図12】フローチャートを例証する図である。

【発明を実施するための形態】

【0056】

添付の図面と連携して、本発明の技術的内容および詳細な説明が、好ましい実施形態に従って以後説明されるが、これは特許請求される範囲を限定するために使用されない。本発明は、多くの異なる形態で具現化され得、本明細書に明記される実施形態に限定されるものと解釈されるべきではなく、むしろ、これらの実施形態は、徹底性および完全性のために提供され、当業者に本発明の範囲を完全に伝える。

【0057】

図１および図２は、横型トランジスタ１の断面図を例証する。図１は、ＮＭＯＳトランジスタ１’を例証し、図２は、ＰＭＯＳトランジスタ１’’を例証する。例証されたトランジスタ１の各々が、複数の半導体層２０を含む。複数の半導体層２０は、ＡｌＧａＮまたはＧａＮの層を含む。アルミニウム含有量は、１つおきの層がそれらの層の隣接する互いに対向する層よりも低いアルミニウム含有量を有するように各々の連続する層の間で変化する。１つおきの層、例えば、偶数の層は、低Ａｌ含有層２２であってもよく、間の層、例えば、奇数の層は、高Ａｌ含有層２４であってもよい。用語“高”および“低”は、本明細書内では相対的な語で解釈されるべきである。低Ａｌ含有層２２は、１０％未満のＡｌ含有量を有し得、高Ａｌ含有層２４は、１５％超のＡｌ含有量を有し得る。例えば、各低Ａｌ含有層２２は、ＧａＮ層またはＡ_{ｌ０．０５}Ｇａ_０．９５Ｎ層であってもよい。さらに、各高Ａｌ含有層２４は、Ａｌ_０．２Ｇａ_０．８Ｎ、またはＡｌ_０．３Ｇａ_０．７Ｎであってもよく、またはその間の任意の組成を有し得る。故に、複数の半導体層２０は、一対の半導体層の繰り返しを含み得、半導体層の各対は、低Ａｌ含有層２２および高Ａｌ含有層２４を含む。繰り返しは、周期的な繰り返しであってもよい。

【0058】

複数の半導体層２０の各層２２、２４は、３ｎｍ～１０ｎｍの厚さを有し得る。例えば、各層は、６ｎｍまたは８ｎｍの厚さを有し得る。

【0059】

図１および図２に例証される複数の半導体層２０は、例えば、ＭＯＶＰＥによって、基板（図示せず）、例えば、Ｓｉ、ＳｉＣ、またはサファイア基板上でエピタキシャル成長し得る。複数の半導体層２０は、エピタキシャル成長中、ｎ型またはｐ型ドーパントでドープされ得る。複数の半導体層２０は、エピタキシャル成長後、例えば、特定の領域において、さらにドープされ得る。特定の領域は、例えば、気相からの拡散を通じて、またはイオン注入を通じてドープされ得、そのような領域は、図１および図２内では破線で例証される。

【0060】

図１は、エピタキシャル成長中にｐドープされる複数の半導体層２０を含む半導体構造を例証する。ｎドープ領域は、その後、ＮＭＯＳトランジスタ１’のソース１０およびドレイン１４を形成するために、エピタキシャル成長後に作成されている。ｎドープ領域は、ＮＭＯＳトランジスタ１のボディ１２を形成するｐドープ領域によって分離される。ソースコンタクト６０は、ソース１０に電気的に接続し、ドレインコンタクト６４は、ドレイン１４に電気的に接続する。ゲートコンタクト６２は、半導体構造上に配置され、ボディ１２を介したソース１０とドレイン１４との間の電気伝導がゲートコンタクト６２によって制御可能であるように、ＮＭＯＳトランジスタ１’のボディ１２に電場を印加するように構成される。例証では、ソースコンタクト６０、ゲートコンタクト６２、およびドレインコンタクト６４は、ＮＭＯＳトランジスタ１’を含む半導体構造上に横並びに配置される。例証では、ゲートコンタクト６２は、ソースコンタクト６０とドレインコンタクト６４との間に配置される。ソースコンタクト６０およびドレインコンタクト６４は、金属、例えば、それぞれソース１０およびドレイン１４内へ部分的に拡散される金属を含み得る。ゲートコンタクト６２は、金属または別の導電性材料、例えば、ドープポリシリコンを含み得る。電気絶縁体、例えば、酸化物が、半導体構造をゲートコンタクト６２の金属（または他の導電性材料）から分離し得る。

【0061】

図２は、エピタキシャル成長中にｎドープされる複数の半導体層２０を含む半導体構造を例証する。ｐドープ領域は、その後、ＰＭＯＳトランジスタ１’’のソース１０およびドレイン１４を形成するために、エピタキシャル成長後に作成されている。ｐドープ領域は、ＮＭＯＳトランジスタ１’のボディ１２を形成するｎドープ領域によって分離される。ソースコンタクト６０は、ソース１０に電気的に接続し、ドレインコンタクト６４は、ドレイン１４に電気的に接続する。ゲートコンタクト６２は、半導体構造上に配置され、ボディ１２を介したソース１０とドレイン１４との間の電気伝導がゲートコンタクト６２によって制御可能であるように、ＰＭＯＳトランジスタ１’’のボディ１２に電場を印加するように構成される。例証では、ソースコンタクト６０、ゲートコンタクト６２、およびドレインコンタクト６４は、ＰＭＯＳトランジスタ１’’を含む半導体構造上に横並びに配置される。例証では、ゲートコンタクト６２は、ソースコンタクト６０とドレインコンタクト６４との間に配置される。ソースコンタクト６０およびドレインコンタクト６４は、金属、例えば、それぞれソース１０およびドレイン１４内へ部分的に拡散される金属を含み得る。ゲートコンタクト６２は、金属または別の導電性材料、例えば、ドープポリシリコンを含み得る。電気絶縁体、例えば、酸化物が、半導体構造をゲートコンタクト６２の金属（または他の導電性材料）から分離し得る。

【0062】

図１および図２において、トランジスタ１’、１’’のソース１０、ドレイン１４、およびボディ１２はすべて、複数の半導体層２０を含む。さらに、例証されたトランジスタ１’、１’’は、主に複数の半導体層２０の層に平行の方向に電流を流すように構成される。例えば、電流は、ソースコンタクト６０からソース１０に入り得る。電流の一部は、次いで、複数の半導体層２０の層に直交して少なくともいくらかの距離を流れ得、複数の半導体層２０の層の後は、電流は主に横に流れ得る。故に、電流は、主に、トランジスタ１’、１’’のボディを通って複数の半導体層２０の層に平行の方向に流れ得る。実際、電流は、トランジスタ１’、１’’のボディを通って複数の半導体層２０の層に平行の方向に流れ得る。電流は、ドレイン１４およびドレインコンタクト６４を通って出ることができる。電流の一部は、次いで、トランジスタ１’、１’’のドレイン１４内の複数の半導体層２０の層に直交して少なくともいくらかの距離を流れ得る。

【0063】

図３は、ＣＭＯＳ回路５２を含む電気デバイス５０の断面図を例証する。ＣＭＯＳ回路５２は、ＮＭＯＳトランジスタ１’およびＰＭＯＳトランジスタ１’’を含む。ＮＭＯＳトランジスタ１’は、複数の半導体層２０を含み、ＰＭＯＳトランジスタ１’’は、複数の半導体層２０を含む。例証において、ＣＭＯＳ回路５２のＮＭＯＳトランジスタ１’およびＰＭＯＳトランジスタ１’’は、同じ複数の半導体層２０を共有する。ＮＭＯＳトランジスタ１’およびＰＭＯＳトランジスタ１’’は、両方とも横型トランジスタである。例証において、共有された複数の半導体層２０の各層は、ＮＭＯＳトランジスタ１’およびＰＭＯＳトランジスタ１’’の両方を通り抜ける。さらに、ＣＭＯＳ回路５２の各トランジスタ１’、１’’内で、ソース１０、ボディ１２、およびドレイン１４は、複数の半導体層２０を共有する。

【0064】

図３におけるＣＭＯＳ回路５２内の共有された複数の半導体層２０は、ｎドープとしてエピタキシャル成長する複数の半導体層２０であってもよい。ＰＭＯＳトランジスタ１’’は、図２と併せて説明されるように、次いで、ソース１０およびドレイン１４をｐドープすることによって生産され得る。ＮＭＯＳトランジスタ１’は、図に示されるように、第一に、ＮＭＯＳトランジスタ１’のボディを形成するために、ある領域をｐドープし、第二に、ＮＭＯＳトランジスタ１’のソース１０およびドレイン１４を形成するために、上記ｐドープ領域内で、２つの領域をｎドープすることによって、生産され得る。

【0065】

図４～図６は、縦型トランジスタ１の断面図を例証する。図４および図５は、ＮＭＯＳトランジスタ１’を例証し、図６は、ＰＭＯＳトランジスタ１’’を例証する。

【0066】

図４は、ＮＭＯＳトランジスタ１’を例証し、ｐドープされたボディ１２は、様々なＡｌ含有量の複数の半導体層２０を含み、ｎドープされたソース１０およびドレイン１４は、複数の半導体層２０を含まない。代わりに、ソース１０およびドレイン１４は、１つの単一材料、例えば、ＧａＮを含み得る。故に、例証されるように、ＮＭＯＳトランジスタ１’のソース１０は、ｎドープＧａＮ層３０を含み得、
ＮＭＯＳトランジスタ１’のドレイン１４は、ｎドープＧａＮ層３０を含み得る。

【0067】

図５は、ＮＭＯＳトランジスタ１’を例証し、ｐドープされたボディ１２は、様々なＡｌ含有量の複数の半導体層２０を含み、ｎドープソース１０およびドレイン１４の両方も、同じ複数の半導体層２０を含む。

【0068】

図６は、ＰＭＯＳトランジスタ１’’を例証し、ｐドープされたソース１０およびドレイン１４の両方が、様々なＡｌ含有量の複数の半導体層２０を含み、ｎドープされたボディもまた、同じ複数の半導体層２０を含む。

【0069】

図４～図６に例証されるように、ナノワイヤ４０は、トランジスタ１のボディ１２の少なくとも一部を閉じ込め得る。図は、トランジスタ１のボディ１２内の複数のナノワイヤ４０を示す。ナノワイヤ４０は、ボディ１２を通る電流の少なくとも一部がナノワイヤ４０を通り抜けるように構成され得る。故に、複数のナノワイヤのうちのナノワイヤ４０は、トランジスタ１のボディ１２の少なくとも一部を閉じ込め得る。図４～図６の各々において、トランジスタ１のボディ１２は、複数のナノワイヤ４０によって閉じ込められているものとして見られ得る。ナノワイヤ４０は、エッチングされ得る、例えば、ボディ１２のエピタキシャル成長後、しかしながらソース１０またはドレイン１４のエピタキシャル成長前にエッチングされ得る。ナノワイヤ４０は、１００ｎｍよりも小さい直径を有し得る。ナノワイヤ４０の間の中間スペースは、電気絶縁材料、例えば、酸化物または鉄ドープ窒素ガリウムＧａＮ：Ｆｅで充填され得る。中間スペースのそのような充填は、ナノワイヤ４０をエッチングした後、および更なるエピタキシャル成長の後に行われ得る。図において、ナノワイヤ４０は、ボディ１２内にのみ延びる。代替的に、ナノワイヤ４０は、当然ながら、ソース１０および／またはドレイン１４内へも延び得る。図に見られるように、複数の半導体層２０は、ナノワイヤ４０の軸方向に積層され得る。

【0070】

図４～図６に例証されるトランジスタ１はすべて、主に複数の半導体層２０の層に直交の方向に電流を流すように構成される。図において、これは、ソースコンタクト６０およびドレインコンタクト６４を複数の半導体層２０の反対側に有することにより実装される。ゲートコンタクト６２は、次いで、ソースコンタクト６０またはドレインコンタクト６４と同じ側（図では、ソースコンタクト６０と同じ側）に配置され得る。それにもかかわらず、ゲートコンタクト６２は、複数の半導体層２０を介した、ソース１０とドレイン１４との間の、電流などの電気伝導がゲートコンタクトによって制御可能であるように、ボディ１２および（この場合は）ソースコンタクト６０の両方に近接して配置され得る。図において、ゲートコンタクト６２とソースコンタクト６０との近接性は、ゲートコンタクト６２によって作成される電場がソースコンタクト６０とドレインコンタクト６４との間の電流路を開閉し得るようなものであり得る。

【0071】

図７は、ゲートコンタクト６２および２つのソースコンタクト６０の上面図を例証する。コンタクトは、各コンタクトのフィンガーが他方のコンタクトのフィンガーと絡み合わされた状態で互いにかみ合わされる。図７は、図４～図６に示されるトランジスタ１のうちの任意の１つの上面図を例証するものとして見られ得る。図４～図６の断面図に示される２つのソースコンタクト６０は、図７の上面図に示されるかみ合わされたソースコンタクト６０のフィンガーのうちの２つの断面として見られ得る。同様に、図４～図６の断面図に示されるゲートコンタクト６２は、図７の上面図に示されるゲートコンタクト６２のフィンガーの断面として見られ得る。図７に示されるコンタクト構成への追加または代替として、ゲートコンタクト６２は、ソースコンタクト６０を取り囲み得る。

【0072】

図８は、ゲートコンタクト６２、ソースコンタクト６０、およびドレインコンタクト６４の上面図を例証する。コンタクトは、各コンタクトのフィンガーが他方のコンタクトのフィンガーと絡み合わされた状態で互いにかみ合わされる。図８は、図１～図２に示されるトランジスタ１のうちの任意の１つの上面図を例証するものとして見られ得る。

【0073】

図９および図１０は、それぞれ、トランジスタ１の断面図を例証し、ナノワイヤ４０がトランジスタ１のボディ１２を閉じ込める。故に、図において、ボディ１２は、単一ナノワイヤ４０の一部である。そのようなトランジスタ１は、単一ナノワイヤトランジスタと呼ばれ得る。さらに、図において、トランジスタ１のボディ１２を閉じ込めるナノワイヤ４０はまた、トランジスタ１のソース１０およびドレイン１４を閉じ込める。故に、図において、ソース１０、ボディ１２、およびドレイン１４は、単一ナノワイヤ４０の一部である。

【0074】

図９は、単一ナノワイヤＮＭＯＳトランジスタ１’を例証し、ｐドープされたボディ１２は、様々なＡｌ含有量の複数の半導体層２０を含み、ｎドープされたソース１０およびドレイン１４は、複数の半導体層２０を含まない。ソース１０およびドレイン１４は、１つの単一の材料、この場合は、ｎドープＧａＮ層３０をそれぞれ含み得る。代替案として、単一ナノワイヤＮＭＯＳトランジスタ１’の複数の半導体層２０は、当然ながら、ソース１０および／またはドレイン１４内へ延び得る。

【0075】

図１０は、単一ナノワイヤＰＭＯＳトランジスタ１’’を例証し、ｐドープされたソース１０およびドレイン１４の両方が、様々なＡｌ含有量の複数の半導体層２０を含み、ｎドープされたボディ１２は、複数の半導体層２０を含まない。例証において、ｎドープされたボディ１２は、単一層、例えば、ＧａＮ層を含む。代替的に、ｐドープされたボディ１２は、複数の半導体層２０を含み得る。

【0076】

図９および図１０は、トランジスタ１のボディ１２を閉じ込めるナノワイヤ４０の周りを包むゲートコンタクト６２をさらに例証する。故に、図９および図１０の両方において、ゲートコンタクト６２は、ラップアラウンドゲート４２である。図は、ソースコンタクト６０およびドレインコンタクト６４がナノワイヤ４０の周りを包むことをさらに示す。

【0077】

図１１は、ＣＭＯＳ回路５２を含む電気デバイス５０の断面図を例証する。ＣＭＯＳ回路５２は、ＮＭＯＳトランジスタ１’およびＰＭＯＳトランジスタ１’’を含む。ＮＭＯＳトランジスタ１’は、ｐドープされたボディ内に複数の半導体層２０を含み、ＰＭＯＳトランジスタ１’’は、ｐドープされたソース１０内に複数の半導体層２０およびｐドープされたドレイン１４内に複数の半導体層２０を含む。例証されたＣＭＯＳ回路５２は、インバータである。例証されたインバータなど、インバータは、ＮＭＯＳトランジスタ１’およびＰＭＯＳトランジスタ１’’を含み得る。さらに、入力が、ＮＭＯＳトランジスタ１’およびＰＭＯＳトランジスタ１’’両方のゲートコンタクト６２に接続され得る。ＮＭＯＳトランジスタ１’のソースコンタクト６０は、Ｖ_ｓｓに接続され得、ＰＭＯＳトランジスタ１’’のソースコンタクト６０は、Ｖ_ＤＤに接続され得る。ＮＭＯＳ１’およびＰＭＯＳ１’’トランジスタのドレインコンタクト６４は、互いに、および出力に接続され得る。故に、入力における信号は、出力においては反転され得る。

【0078】

図１２は、トランジスタ１を生産するための方法１００のフローチャートを例証する。方法１００は、本明細書ではステップＳ１０２～Ｓ１１２を含むものとして説明される。しかしながら、ステップのうちのいくつかは、図に示されるように、任意選択であるということを理解されたい。当業者には容易に理解されるように、ステップのうちの少なくともいくつかは、図に示されるものとは異なる順序で実施され得るということを理解されたい。方法１００は、例えば、図４、図５、または図９のＮＭＯＳトランジスタ１’のうちの任意の１つを生産するために使用され得る。

【0079】

本方法によると、第１のｎドープ層、複数の半導体層２０、および第２のｎドープ層は、例えば、ＭＯＶＰＥによってエピタキシャル成長する。エピタキシャル成長は、基板、例えば、Ｓｉ、ＳｉＣ、またはサファイア基板上で起こり得る。

【0080】

方法１００によると、ＡｌＧａＮまたはＧａＮの第１のｎドープ層は、エピタキシャル成長するＳ１０２。ｎ型のドーパントは、ＭＯＶＰＥの気相内に導入され得る。例えば、トリメチルガリウム（ＴＭＧ）、トリメチルアルミニウム（ＴＭＡ）、およびＮＨ_３などの前駆体が、成長のために使用され得る。

【0081】

複数の半導体層２０は、第１のｎドープ層の上でエピタキシャル成長しＳ１０４、複数の半導体層の各層２０は、ＡｌＧａＮまたはＧａＮで作製され、複数の半導体層２０は、１つおきの層がそれらの層の隣接する互いに対向する層よりも低いアルミニウム含有量を有するようにアルミニウム含有量が各々の連続する層の間で変化するように構成され、複数の半導体層２０は、成長したｐドープである。本明細書では、ｐ型のドーパントは、ＭＯＶＰＥの気相内に導入され得る。アルミニウム含有量は、エピタキシャル成長中に前駆体流を変化させることによって、例えば、ＴＭＧ／ＴＭＡ比を変化させることによって、変化され得る。

【0082】

この時点で、エピタキシャル成長は、任意選択的に、停止され得る。基板は、成長チャンバから除去され得る。１つまたは複数のナノワイヤ４０は、次いで、複数の半導体層２０からエッチングされ得るＳ１０６。１つまたは複数のナノワイヤ４０は、ナノワイヤ４０の軸が複数の半導体層２０に垂直であるように、複数の半導体層２０に垂直にエッチングされ得る。これは、例えば、ナノインプリントリソグラフィによって複数の半導体層２０の上面をリソグラフィパターニングし、次いで、露出した領域をエッチングすることによって行われ得る。エッチングは、例えば、フッ化水素酸を使用した、湿式エッチングによって、または、乾式エッチングによって、例えば、反応性イオンエッチングによって行われ得る。エッチングされたナノワイヤ４０は、ＮＭＯＳトランジスタ１’のボディ１２の一部を閉じ込め得る。

【0083】

ナノワイヤ４０が自立して使用されることになる場合、基板は、成長チャンバへと戻され得、エピタキシャル成長が継続し得る。場合によっては、継続したエピタキシャル成長の前に、ナノワイヤ４０を埋め込むこと、例えば、それらを酸化物または半絶縁性鉄ドープ窒素ガリウム内に埋め込むことが有利であり得る。継続したエピタキシャル成長中に成長する金属は、次いで、埋込材料によって支持され、図４～図６に例証されるように、いくつかのナノワイヤ４０を接続するため、例えば、いくつかのナノワイヤ４０を同じソース１０に接続するために横に広げられ得る。

【0084】

方法１００は、ＡｌＧａＮまたはＧａＮの第２のｎドープ層をエピタキシャル成長させることＳ１０８をさらに含み、第２のｎドープ層は、複数の半導体層２０の上で成長する。上記エピタキシャル成長Ｓ１０８は、故に、エッチングＳ１０６が実施されない場合、以前の成長ステップＳ１０２、Ｓ１０４と同じ成長セッションにおいて実施され得る。代替的に、エッチングＳ１０６が実施される場合、上記エピタキシャル成長Ｓ１０８は、別の成長セッションにおいて実施され得る。

【0085】

第１のｎドープ層、複数の半導体層２０、および第２のｎドープ層は、半導体構造の一部を形成する。

【0086】

エピタキシャル成長Ｓ１０２、Ｓ１０４、Ｓ１０８の後、第１および第２のｎドープ層のうちの一方は、ソースコンタクト６０に、第１および第２のｎドープ層農地の他方は、ドレインコンタクト６４に、電気的に接続されるＳ１１０。例えば、基板への裏側コンタクトは、第１のｎドープ層を電気的に接続するために使用され得る。代替的に、溝が第１のｎドープ層へ至るまでエッチングされ得、ソース６０またはドレイン６４コンタクトなどの電気的コンタクトは、溝の中に置かれ得る。第２のｎドープ層は、上から電気的に接続され得る。ｎドープ層を電気的に接続することは、１つまたは複数の好適な金属を上記ｎドープ層に蒸着またはスパッタリングさせることを含み得る。さらに、上記金属は、上記金属を上記ｎドープ層内へ拡散させるためにアニーリングされ得る。こうして、高品質のオーミックコンタクトがもたらされ得る。上記金属は、例えば、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ、Ａｌ、またはそれらの組み合わせであってもよい。例えば、Ｎｉ／ＡｕまたはＴｉ／Ａｌ／ＮｉＶが使用され得る。

【0087】

ゲートコンタクト６２は、半導体構造上に配置されＳ１１２、ゲートコンタクト６２は、複数の半導体層２０を介したソース１０とドレイン１４との間の電気伝導がゲートコンタクト６２によって制御可能であるように、複数の半導体層２０に電場を印加するように構成される。ゲートコンタクト６２を半導体構造上に配置することは、電気絶縁体、例えば、酸化物を、半導体構造上に堆積させ、次いで金属を上記絶縁体上に堆積させることを含み得る。

【0088】

ゲートコンタクト６２は、複数の半導体層２０上に配置され得る。例えば、複数の半導体層２０を閉じ込めるナノワイヤ４０の外側面上（例えば、ラップアラウンドゲートを形成するため）。代替的に、ゲートコンタクト６２は、ゲートから印加される電場が複数の半導体層内の電気伝導を制御するのに十分に強力であるように、複数の半導体層２０に近接して配置され得る。例えば、ゲートコンタクト６２は、複数の半導体層２０に近接して、第２のｎドープ層上、または半導体構造の上面に配置され得る。ゲートコンタクト６２はさらに、ソースコンタクト６０またはドレインコンタクト６４に近接して配置され得る。

【0089】

上に説明したトランジスタは、当業者により容易に理解されるように、多くの異なるやり方で実装され得る更なる指針として、以下について留意されたい。
ｐドーピングが記載されるとき、それは、例えば、前駆体ビス（シクロペンタジエニル）マグネシウム（Ｃｐ２Ｍｇ）からのＭｇによってドープされることを指し得るということを理解されたい。ドーピング強化は、複数の半導体層２０がＭｇによってｐドープされるときに見られ得る。しかしながら、同じ強化機構が他のｐドーパントにも当てはまり得る。

【0090】

ｎドーピングが記載されるとき、それは、例えば、前駆体ＳｉＨ_４からのＳｉによってドープされることを指し得るということを理解されたい。しかしながら、ＧａＮベースの材料は、少なくともいくつかの状況においては、本質的にｎ型であり得る。故に、ｎドープ領域は、必ずしも活発にドープされなくてもよい。

【0091】

ｎドープ領域へのソースコンタクト６０およびドレインコンタクト６４は、１つまたは複数の金属を含み得る。そのようなコンタクトの１つの例は、Ｔｉ／Ａｌ／ＮｉＶである。そのようなコンタクトの別の例は、ＴｉまたはＴａのコンタクト層、５重量％未満の銅を有するＡｌまたはアルミニウム‐銅合金による被覆層、Ｎｉ、Ｔｉ、Ｐｔ、Ｐｄ、Ｍｏのバリア層、およびＡｕのキャップ層を伴う多層である。

【0092】

ｐドープ領域へのソースコンタクト６０およびドレインコンタクト６４は、Ｎｉ／Ａｕ二重層またはＮｉ／Ｔｉ／Ａｕなど、１つまたは複数の金属を含み得る。

【0093】

ｎ－ＧａＮへのゲートコンタクト６２は、例えば、Ｔｉ／Ａｌ／ＮｉＶを含み得、ｐ－ＧａＮへのゲートコンタクトは、Ｎｉ／Ａｕ二重層またはＮｉ／Ｔｉ／Ａｕを含み得る。しかしながら、別の導電性材料、例えば、ドープポリシリコンが使用され得るということを理解されたい。電気絶縁体、例えば、酸化物が、半導体構造をゲートコンタクトの金属（または他の導電性材料）から分離し得る。電気絶縁体は、例えば、Ａｌ_２Ｏ_３、ＨｆＯ_２、またはＹ_２Ｏ_３であってもよい。

【0094】

上記において、本発明概念は主に、限られた数の例を参照して説明されている。しかしながら、当業者により容易に理解されるように、上に開示されるものとは別の例が、添付のクレームによって規定されるように、本発明概念の範囲内で等しく可能である。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【国際調査報告】