特表 2024-530371 半導体パッケージアセンブリ及び製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-08-21

(54)【発明の名称】半導体パッケージアセンブリ及び製造方法

(51)【国際特許分類】

   H01L 23/538 20060101AFI20240814BHJP

   H01L 25/07 20060101ALI20240814BHJP

   H05K 1/18 20060101ALI20240814BHJP

   H01L 23/52 20060101ALI20240814BHJP

【ＦＩ】

H01L23/52 A

H01L25/08 E

H05K1/18 J

H01L23/52 C

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022562492

(86)(22)【出願日】2022-08-04

(85)【翻訳文提出日】2022-10-13

(86)【国際出願番号】 CN2022110303

(87)【国際公開番号】W WO2024007407

(87)【国際公開日】2024-01-11

(31)【優先権主張番号】202210806540.3

(32)【優先日】2022-07-08

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】スン シャオフェイ

【テーマコード（参考）】

5E336

【Ｆターム（参考）】

5E336AA04

5E336BB17

5E336CC31

5E336CC55

5E336EE05

5E336GG30

(57)【要約】

本開示の実施例では、半導体パッケージアセンブリ及び製造方法を開示し、前記半導体パッケージアセンブリは、第１面を有する基板と、前記基板上に位置し、且つ前記基板の第１面に電気的に接続される第１チップ構造と、第１相互接続面を有する中間層であって、前記第１相互接続面は、第１相互接続領域及び第２相互接続領域を有し、前記第１相互接続領域上には、第１半田ボールが形成され、前記第２相互接続領域上には、第１パッドが形成され、前記中間層は、前記第１パッドを介して前記基板の第１面に電気的に接続される、中間層と、前記第１チップ構造、前記中間層、及び前記基板の第１面を封止するための成形材料と、を含み、前記第１半田ボールは、前記成形材料に露出された表面を有し、前記第１半田ボールの露出された表面と前記中間層の第１相互接続面との間に所定の高さを有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体パッケージアセンブリであって、
第１面を有する基板と、
前記基板上に位置し、且つ前記基板の第１面に電気的に接続される第１チップ構造と、
第１相互接続面を有する中間層であって、前記第１相互接続面は、第１相互接続領域及び第２相互接続領域を有し、前記第１相互接続領域上には、第１半田ボールが形成され、前記第２相互接続領域上には、第１パッドが形成され、前記中間層は、前記第１パッドを介して前記基板の第１面に電気的に接続される、中間層と、
前記第１チップ構造、前記中間層、及び前記基板の第１面を封止するための成形材料と、を含み、前記第１半田ボールは、前記成形材料に露出された表面を有し、前記第１半田ボールの露出された表面と前記中間層の第１相互接続面との間に所定の高さを有する、半導体パッケージアセンブリ。

【請求項2】

前記第１チップ構造は、前記基板に垂直な方向に沿って順次積層された複数の第１半導体チップを含み、
前記中間層は、前記第１チップ構造上に位置する、
請求項１に記載の半導体パッケージアセンブリ。

【請求項3】

前記半導体パッケージアセンブリはさらに、
第１導電線であって、各前記第１半導体チップは、前記第１導電線を介して前記基板に電気的に接続される、第１導電線と、
第２導電線であって、前記第２相互接続領域は、前記第２導電線を介して前記基板に電気的に接続される、第２導電線と、を含む、
請求項２に記載の半導体パッケージアセンブリ。

【請求項4】

前記第１相互接続領域上には、複数の第２パッドが形成され、前記第１パッドの数は、前記第２パッドの数より大きく、前記第１パッドの面積は、前記第２パッドの面積より小さい、
請求項２に記載の半導体パッケージアセンブリ。

【請求項5】

前記第１チップ構造は、前記基板に平行な方向に沿って順次配置された複数の第１半導体チップを含み、
前記第１チップ構造は、前記中間層上に位置する、
請求項１に記載の半導体パッケージアセンブリ。

【請求項6】

前記半導体パッケージアセンブリはさらに、
前記第１半導体チップと前記中間層との間に位置する第１導電ブロックであって、各前記第１半導体チップは、前記第１導電ブロックを介して前記基板に電気的に接続される、第１導電ブロックと、
前記中間層と前記基板との間に位置する第２導電ブロックであって、前記中間層は、前記第２導電ブロックを介して前記基板に電気的に接続される、第２導電ブロックと、を含む、
請求項５に記載の半導体パッケージアセンブリ。

【請求項7】

前記半導体パッケージアセンブリはさらに、
第２半田ボールを含む第２パッケージ構造を含み、前記第２パッケージ構造は、前記第２半田ボールを介して前記第１半田ボールに電気的に接続される、
請求項１に記載の半導体パッケージアセンブリ。

【請求項8】

前記第１半田ボールの体積は、前記第２半田ボールの体積より大きい、
請求項７に記載の半導体パッケージアセンブリ。

【請求項9】

前記基板に垂直な方向において、前記成形材料は、第１厚さを有し、
前記第２パッケージ構造は、第２成形材料を含み、前記基板に垂直な方向において、前記第２成形材料は、第２厚さを有し、前記第１厚さは、前記第２厚さ以上である、
請求項７に記載の半導体パッケージアセンブリ。

【請求項10】

半導体パッケージアセンブリの製造方法であって、
第１面を有する基板を提供することと、
前記基板上に第１チップ構造を形成することであって、前記第１チップ構造は、前記基板の第１面に電気的に接続される、ことと、
第１相互接続面を有する中間層を形成することであって、前記第１相互接続面は、第１相互接続領域及び第２相互接続領域を有し、前記第１相互接続領域上には、第１半田ボールが形成され、前記第２相互接続領域上には、第１パッドが形成され、前記中間層は、前記第１パッドを介して前記基板の第１面に電気的に接続される、ことと、
前記第１チップ構造、前記中間層、及び前記基板の第１面を封止するための成形材料を形成することと、を含み、前記第１半田ボールは、前記成形材料に露出された表面を有し、前記第１半田ボールの露出された表面と前記中間層の第１相互接続面との間に所定の高さを有する、半導体パッケージアセンブリの製造方法。

【請求項11】

前記成形材料を形成することは、
第１パッケージモールドを形成することであって、前記第１パッケージモールドの表面は、前記基板の表面に平行であり、前記第１パッケージモールドは、前記第１チップ構造及び前記中間層の上方に位置し、且つ前記第１チップ構造及び前記中間層から一定の距離がある、ことと、
前記第１パッケージモールドをマスクとして、成形材料プレ層を形成することと、
成形材料プレ層の一部を除去して、成形材料を形成し、前記第１半田ボールの表面を露出させることと、を含む、
請求項１０に記載の半導体パッケージアセンブリの製造方法。

【請求項12】

前記第１チップ構造を形成することは、前記基板に垂直な方向に沿って、順次積層された複数の第１半導体チップを形成することと、
前記第１チップ構造上に中間層を形成することと、を含む、
請求項１０に記載の半導体パッケージアセンブリの製造方法。

【請求項13】

前記半導体パッケージアセンブリの製造方法は、
中間層を形成した後、
第１導電線を形成することであって、各前記第１半導体チップは、前記第１導電線を介して前記基板に電気的に接続される、ことと、
第２導電線を形成することであって、前記第２相互接続領域は、前記第２導電線を介して前記基板に電気的に接続される、ことと、を更に含む、
請求項１２に記載の半導体パッケージアセンブリの製造方法。

【請求項14】

前記半導体パッケージアセンブリの製造方法は、
前記第１相互接続領域上に複数の第２パッドを形成することを更に含み、前記第１パッドの数は、前記第２パッドの数より大きく、前記第１パッドの面積は、前記第２パッドの面積より小さい、
請求項１２に記載の半導体パッケージアセンブリの製造方法。

【請求項15】

前記第１チップ構造は前記中間層上に形成され、
前記第１チップ構造を形成することは、前記基板に平行な方向に沿って、順次配置された複数の第１半導体チップを形成することを含む、
請求項１０に記載の半導体パッケージアセンブリの製造方法。

【請求項16】

前記半導体パッケージアセンブリの製造方法は、
基板を形成した後、前記基板上に第２導電ブロックを形成し、前記第２導電ブロック上に中間層を形成することであって、前記中間層は、前記第２導電ブロックを介して前記基板に電気的に接続される、ことと、
中間層を形成した後、前記中間層上に第１導電ブロックを形成し、前記第１導電ブロック上に第１チップ構造を形成するであって、各前記第１半導体チップは、前記第１導電ブロックを介して前記基板に電気的に接続される、ことと、を更に含む、
請求項１５に記載の半導体パッケージアセンブリの製造方法。

【請求項17】

前記半導体パッケージアセンブリの製造方法は、
第２半田ボールを含む第２パッケージ構造を形成することを更に含み、前記第２パッケージ構造は、前記第２半田ボールを介して前記第１半田ボールに電気的に接続される、
請求項１０に記載の半導体パッケージアセンブリの製造方法。

【請求項18】

前記第１半田ボールの体積は、前記第２半田ボールの体積より大きい、
請求項１７に記載の半導体パッケージアセンブリの製造方法。

【請求項19】

前記基板に垂直な方向において、前記成形材料は、第１厚さを有し、
前記第２パッケージ構造は、第２成形材料を含み、前記基板に垂直な方向において、前記第２成形材料は、第２厚さを有し、前記第１厚さは、前記第２厚さ以上である、
請求項１７に記載の半導体パッケージアセンブリの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願への相互参照）
本願は、２０２２年０７月０８日に中国特許局に提出された、出願番号が２０２２１０８０６５４０．３であり、発明の名称が「半導体パッケージアセンブリ及び製造方法」である中国特許出願の優先権を主張し、その内容の全てが引用により本願に組み込まれる。

【0002】

本開示は、半導体の技術分野に関し、特に、半導体パッケージアセンブリ及び製造方法に関する。

【背景技術】

【0003】

すべてのセクター、業界、地域において、エレクトロニクス業界は、より軽く、より速く、より小さく、多機能、より信頼性が高く、より費用対効果の高い製品を継続的に求めている。多くの異なる消費者からのこれらの高まる要求を満たすためには、より多くの回路を統合することで必要な機能を提供する必要がある。ほとんどすべてのアプリケーションで、サイズの縮小、性能の向上、及び集積回路の機能の向上に対するニーズが高まっている。

【発明の概要】

【発明が解決しようとする課題】

【0004】

これを鑑みて、本開示の実施例は、半導体パッケージアセンブリ及び製造方法を提供する。

【課題を解決するための手段】

【0005】

本開示の実施例の第１態様によれば、半導体パッケージアセンブリを提供し、前記半導体パッケージアセンブリは、
第１面を有する基板と、
前記基板上に位置し、且つ前記基板の第１面に電気的に接続される、第１チップ構造と、
第１相互接続面を有する中間層であって、前記第１相互接続面は、第１相互接続領域及び第２相互接続領域を有し、前記第１相互接続領域上には、第１半田ボールが形成され、前記第２相互接続領域上には、第１パッドが形成され、前記中間層は、前記第１パッドを介して前記基板の第１面に電気的に接続される、中間層と、
前記第１チップ構造、前記中間層、及び前記基板の第１面を封止するための成形材料と、を含み、ここで、前記第１半田ボールは、前記成形材料に露出された表面を有し、前記第１半田ボールの露出された表面と前記中間層の第１相互接続面との間に所定の高さを有する。

【0006】

いくつかの実施例では、前記第１チップ構造は、前記基板に垂直な方向に沿って順次積層された複数の第１半導体チップを含み、
前記中間層は、前記第１チップ構造上に位置する。

【0007】

いくつかの実施例では、前記半導体パッケージアセンブリはさらに、
第１導電線であって、各前記第１半導体チップは、前記第１導電線を介して前記基板に電気的に接続される、第１導電線と、
第２導電線であって、前記第２相互接続領域は、前記第２導電線を介して前記基板に電気的に接続される、第２導電線と、を含む。

【0008】

いくつかの実施例では、前記第１相互接続領域上には、複数の第２パッドが形成され、ここで、前記第１パッドの数は、前記第２パッドの数より大きく、前記第１パッドの面積は、前記第２パッドの面積より小さい。

【0009】

いくつかの実施例では、前記第１チップ構造は、前記基板に平行な方向に沿って順次配置された複数の第１半導体チップを含み、
前記第１チップ構造は、前記中間層上に位置する。

【0010】

いくつかの実施例では、前記半導体パッケージアセンブリはさらに、
前記第１半導体チップと前記中間層との間に位置する第１導電ブロックであって、各前記第１半導体チップは、前記第１導電ブロックを介して前記基板に電気的に接続される、第１導電ブロックと、
前記中間層と前記基板との間に位置する第２導電ブロックであって、前記中間層は、前記第２導電ブロックを介して前記基板に電気的に接続される、第２導電ブロックと、を含む。

【0011】

いくつかの実施例では、前記半導体パッケージアセンブリはさらに、
第２半田ボールを含む第２パッケージ構造を含み、前記第２パッケージ構造は、前記第２半田ボールを介して前記第１半田ボールに電気的に接続される。

【0012】

いくつかの実施例では、前記第１半田ボールの体積は、前記第２半田ボールの体積より大きい。

【0013】

いくつかの実施例では、前記基板に垂直な方向において、前記成形材料は、第１厚さを有し、
前記第２パッケージ構造は、第２成形材料を含み、前記基板に垂直な方向において、前記第２成形材料は、第２厚さを有し、ここで、前記第１厚さは、前記第２厚さ以上である。

【0014】

本開示の実施例の第２態様によれば、半導体パッケージアセンブリの製造方法を提供し、前記方法は、
第１面を有する基板を提供することと、
前記基板上に第１チップ構造を形成することであって、前記第１チップ構造は、前記基板の第１面に電気的に接続される、ことと、
第１相互接続面を有する中間層を形成することであって、前記第１相互接続面は、第１相互接続領域及び第２相互接続領域を有し、前記第１相互接続領域上には、第１半田ボールが形成され、前記第２相互接続領域上には、第１パッドが形成され、前記中間層は、前記第１パッドを介して前記基板の第１面に電気的に接続される、ことと、
前記第１チップ構造、前記中間層、及び前記基板の第１面を封止するための成形材料を形成することと、を含み、ここで、前記第１半田ボールは、前記成形材料に露出された表面を有し、前記第１半田ボールの露出された表面と前記中間層の第１相互接続面との間に所定の高さを有する。

【0015】

いくつかの実施例では、前記成形材料を形成することは、
第１パッケージモールドを形成することであって、前記第１パッケージモールドの表面は、前記基板の表面に平行であり、前記第１パッケージモールドは、前記第１チップ構造及び前記中間層の上方に位置し、且つ前記第１チップ構造及び前記中間層から一定の距離がある、ことと、
前記第１パッケージモールドをマスクとして、成形材料プレ層を形成することと、
成形材料プレ層の一部を除去して、成形材料を形成し、前記第１半田ボールの表面を露出させることと、を含む。

【0016】

いくつかの実施例では、前記第１チップ構造を形成することは、前記基板に垂直な方向に沿って、順次積層された複数の第１半導体チップを形成することと、
前記第１チップ構造上に中間層を形成することと、を含む。

【0017】

いくつかの実施例では、前記半導体パッケージアセンブリの製造方法は、
中間層を形成した後、
第１導電線を形成することであって、各前記第１半導体チップは、前記第１導電線を介して前記基板に電気的に接続されることと、
第２導電線を形成することであって、前記第２相互接続領域は、前記第２導電線を介して前記基板に電気的に接続される、ことと、を更に含む。

【0018】

いくつかの実施例では、前記半導体パッケージアセンブリの製造方法は、
前記第１相互接続領域上に複数の第２パッドを形成することを更に含み、ここで、前記第１パッドの数は、前記第２パッドの数より大きく、前記第１パッドの面積は、前記第２パッドの面積より小さい。

【0019】

いくつかの実施例では、前記第１チップ構造は前記中間層上に形成され、
前記第１チップ構造を形成することは、前記基板に平行な方向に沿って、順次配置された複数の第１半導体チップを形成することを含む。

【0020】

いくつかの実施例では、前記半導体パッケージアセンブリの製造方法は、
基板を形成した後、前記基板上に第２導電ブロックを形成し、前記第２導電ブロック上に中間層を形成することであって、前記中間層は、前記第２導電ブロックを介して前記基板に電気的に接続される、ことと、
中間層を形成した後、前記中間層上に第１導電ブロックを形成し、前記第１導電ブロック上に第１チップ構造を形成することであって、各前記第１半導体チップは、前記第１導電ブロックを介して前記基板に電気的に接続される、ことと、を更に含む。

【0021】

いくつかの実施例では、前記半導体パッケージアセンブリの製造方法は、
第２半田ボールを含む第２パッケージ構造を形成することを更に含み、前記第２パッケージ構造は、前記第２半田ボールを介して前記第１半田ボールに電気的に接続される。

【0022】

いくつかの実施例では、前記第１半田ボールの体積は、前記第２半田ボールの体積より大きい。

【0023】

いくつかの実施例では、前記基板に垂直な方向において、前記成形材料は、第１厚さを有し、
前記第２パッケージ構造は、第２成形材料を含み、前記基板に垂直な方向において、前記第２成形材料は、第２厚さを有し、ここで、前記第１厚さは、前記第２厚さ以上である。

【0024】

本開示の実施例では、中間層を設置することにより、後続の第２パッケージ構造は、中間層上の第１半田ボールを介して第１チップ構造及び基板に接続することができ、このようにして、異なるタイプ又は異なる仕様の構造間の相互接続を実現できるので、異なる構造間の組み合わせがより柔軟になる。同時に、第１チップ構造及び第２パッケージ構造は独立してパッケージされるので、テストや故障解析もより容易になる。また、第１半田ボールの上面と第１相互接続面との間に所定の高さがあるので、パッケージ構造全体が比較的に薄い全厚を有することを保証することに基づいて、後続の第２パッケージ構造との良好な結合力を有することもできる。

【図面の簡単な説明】

【0025】

【図1】本開示の実施例による半導体パッケージアセンブリの概略構造図である。

【図2】本開示の実施例による基板の概略構造図である。

【図3】本開示の別の実施例による半導体パッケージアセンブリの概略構造図である。

【図4】本開示の実施例による半導体パッケージアセンブリの製造方法のフローチャートである。

【図5a】本開示の実施例による製造工程における半導体パッケージアセンブリのデバイス構造の概略図である。

【図5b】本開示の実施例による製造工程における半導体パッケージアセンブリのデバイス構造の概略図である。

【図5c】本開示の実施例による製造工程における半導体パッケージアセンブリのデバイス構造の概略図である。

【図5d】本開示の実施例による製造工程における半導体パッケージアセンブリのデバイス構造の概略図である。

【図5e】本開示の実施例による製造工程における半導体パッケージアセンブリのデバイス構造の概略図である。

【図5f】本開示の実施例による製造工程における半導体パッケージアセンブリのデバイス構造の概略図である。

【図5g】本開示の実施例による製造工程における半導体パッケージアセンブリのデバイス構造の概略図である。

【図5h】本開示の実施例による製造工程における半導体パッケージアセンブリのデバイス構造の概略図である。

【図6a】本開示の別の実施例による製造工程における半導体パッケージアセンブリのデバイス構造の概略図である。

【図6b】本開示の別の実施例による製造工程における半導体パッケージアセンブリのデバイス構造の概略図である。

【図6c】本開示の別の実施例による製造工程における半導体パッケージアセンブリのデバイス構造の概略図である。

【図6d】本開示の別の実施例による製造工程における半導体パッケージアセンブリのデバイス構造の概略図である。

【図6e】本開示の別の実施例による製造工程における半導体パッケージアセンブリのデバイス構造の概略図である。

【図6f】本開示の別の実施例による製造工程における半導体パッケージアセンブリのデバイス構造の概略図である。

【発明を実施するための形態】

【0026】

本開示の実施例又は従来技術における技術的解決策をより明確に説明するために、以下では、実施例の説明で使用される図面について簡単に紹介する。明らかに、以下に説明される図面は、本開示のいくつかの実施例に過ぎず、当業者にとっては、創造的な作業なしに、これらの図面に基づいて他の関連図面を得ることもできる。

【0027】

以下では、図面を参照して、本開示によって開示された例示的な実施形態についてより詳細に説明する。本開示の例示的な実施形態が図面に示されているが、本開示は、様々な形態で実装され得、本明細書に記載の特定の実施形態によって限定されるべきではないことを理解されたい。むしろ、これらの実施形態は、本開示がより完全に理解され、本開示の範囲を当業者に完全に伝えるように提供される。

【0028】

以下の説明では、本開示のより完全な理解を提供するために、多くの特定の詳細が示される。しかし、当業者には、本開示がこれらの詳細のうちの１つ又は複数なしで実施され得ることが明らかである。他の例では、本開示との混同を避けるために、当技術分野でよく知られているいくつかの技術的特徴は説明されていなく、即ち、実際の実施形態のすべての特徴が本明細書に記載されているわけではなく、周知の機能及び構成が詳細に記載されているわけでもない。

【0029】

図面において、明確にするために、層、領域、要素のサイズ、及びそれらの相対的なサイズは、誇張される可能性がある。全体を通して、同じ参照番号は同じ要素を指す。

【0030】

要素又は層が、「…上にある」、「…に隣接する」、他の要素又は層に「接続される」又は「結合される」と呼ばれる場合、それは、他の要素又は層の上に直接あり、他の要素又は層に直接隣接し、他の要素又は層に直接接続又は結合され得、又は介在する要素又は層が存在し得ることを理解されたい。逆に、要素又は層が「直接…上にある」、「…に直接隣接する」、他の要素又は層に「直接接続される」又は「直接結合される」と呼ばれる場合、介在する要素又は層は存在しない。第１、第２、第３などの用語は、様々な要素、コンポーネント、領域、層及び／又はセクションを説明するために使用され得るが、これらの要素、コンポーネント、領域、層及び／又はセクションは、これらの用語によって制限されないことを理解されたい。これらの用語は、１つの要素、コンポーネント、領域、層、又はセクションを、別の要素、コンポーネント、領域、層、又はセクションと区別するためにのみ使用される。したがって、以下で論じられる第１の要素、コンポーネント、領域、層又はセクションは、本開示の教示から逸脱することなく、第２の要素、コンポーネント、領域、層又はセクションと呼ばれることができる。しかしながら、第２の要素、コンポーネント、領域、層又はセクションの説明は、第１の要素、コンポーネント、領域、層又はセクションが本開示に必ずしも存在することを意味するものではない。

【0031】

「…の下」、「…の下部」、「下の」、「…の下にある」、「…の上にある」、「上の」などの空間的関係用語は、本明細書では、説明の便宜上、図面に示される１つの要素又は特徴を他の要素又は特徴と関連させて説明するために使用され得る。空間的関係用語は、図示されている向きに加えて、使用中及び動作中のデバイスの異なる向きを包含することを意図していることを理解されたい。例えば、図面中のデバイスをひっくり返し、次に、「他の要素の下」又は「その下方」又は「その下」の要素又は特徴として記述されている要素又は特徴の向きは、他の要素又は特徴の「上」である。したがって、「…の下部」及び「…の下」という例示的な用語は、上及び下の両方の向きを包含することができる。デバイスは、別の向き（９０度又は他の向きに回転）であり得、本明細書で使用される空間記述はそれに応じて解釈される。

【0032】

本明細書で使用される用語は、特定の実施形態を説明することのみを目的としており、本開示を限定することを意図するものではない。本明細書で使用される場合、単数形「一」、「１つ」、及び「前記／当該」は、文脈で明確に別の方式を示さない限り、複数形も含むことを意図している。また、「構成」及び／又は「含む」という用語は、本明細書で使用される場合、前記特徴、整数、ステップ、動作、要素及び／又はコンポーネントの存在を決定するが、１つ又は複数の他の機能、整数、ステップ、動作、要素、コンポーネント、及び／又はグループの存在又は追加は除外されない。本明細書で使用される場合、「及び／又は」という用語は、関連するリストされたアイテムの任意及びすべての組み合わせを含む。

【0033】

本開示を完全に理解するようにするために、詳細なステップ及び詳細な構造を以下の説明に提示することにより、本開示の技術的解決策を説明する。本開示の好ましい実施例を以下に詳細に説明するが、本開示は、これらの詳細な説明に加えて他の実施形態も可能である。

【0034】

これに基づき、本開示の実施例は、半導体パッケージアセンブリを提供する。図１は、本開示の実施例による半導体パッケージアセンブリの概略構造図である。

【0035】

図１を参照すると、前記半導体パッケージアセンブリは、
第１面１０１を有する基板１０と、
前記基板１０上に位置し、且つ前記基板１０の第１面１０１に電気的に接続される、第１チップ構造２０と、
第１相互接続面３０１を有する中間層３０であって、前記第１相互接続面３０１は、第１相互接続領域３１及び第２相互接続領域３２を有し、前記第１相互接続領域３１上には、第１半田ボール３１２が形成され、前記第２相互接続領域３２上には、第１パッド３２１が形成され、前記中間層３０は、前記第１パッド３２１を介して前記基板の第１面１０１に電気的に接続される、中間層３０と、
前記第１チップ構造２０、前記中間層３０、及び前記基板１０の第１面１０１を封止するための成形材料４０と、を含み、ここで、前記第１半田ボール３１２は、前記成形材料４０に露出された表面を有し、前記第１半田ボール３１２の露出された表面と前記中間層３０の第１相互接続面３０１との間に所定の高さｈを有する。

【0036】

本開示の実施例では、中間層を設置することにより、後続の第２パッケージ構造は、中間層上の第１半田ボールを介して第１チップ構造及び基板に接続することができ、本開示の実施例では、中間層は、シリコン中間層などの非有機材料、又は任意の１つ又は複数の有機材料を含む構造であり得る。中間層を設置することにより、異なるタイプ又は異なる仕様の構造間の相互接続を実現できるので、異なる構造間の組み合わせがより柔軟になる。同時に、第１チップ構造及び第２パッケージ構造は独立してパッケージされるので、テストや故障解析もより容易になる。

【0037】

本開示の一実施例では、第１半田ボールの上面と第１相互接続面との間には所定の高さｈがあり、所定の高さｈは、中間層の厚さの１／５～１／２以上であり、いくつかの実施例では、中間層の厚さが１００～２００μｍである場合、所定の高さｈは、５０～１２０μｍであり、このような設定により、成形材料と中間層との間の熱膨張係数の不一致による応力問題を効果的に抑制でき、パッケージ構造全体が比較的に薄い全厚を有することを保証することに基づいて、後続の第２パッケージ構造との良好な結合力を有することもできる。

【0038】

図２は、本開示の実施例による基板の概略構造図である。

【0039】

いくつかの実施例では、前記基板１０は、プリント回路基板（ＰＣＢ）又は再分配基板であってもよい。

【0040】

図２を参照すると、前記基板１０は、基板ベース１１と、前記基板ベース１１の上面及び下面にそれぞれ設置された基板上部絶縁誘電体層１２及び基板下部絶縁誘電体層１３と、を含む。

【0041】

前記基板ベース１１は、シリコンベース、ゲルマニウムベース、シリコンゲルマニウムベース、炭化ケイ素ベース、絶縁体シリコン（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベース又は絶縁体ゲルマニウム（ＧＯＩ：Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベースなどであってもよく、ガラスベースやＩＩＩ－Ｖ族化合物ベース（窒化ガリウムベースやガリウムヒ素ベースなど）など、他の元素半導体や化合物半導体を含むベースであってもよく、Ｓｉ／ＳｉＧｅなどの積層構造であってもよく、ＳｉＧｅオンインシュレータ（ＳＧＯＩ：Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）などの他のエピタキシャル構造であってもよい。

【0042】

前記基板上部絶縁誘電体層１２及び前記基板下部絶縁誘電体層１３は、ソルダーマスクであり得、例えば、前記基板上部絶縁誘電体層１２及び前記基板下部絶縁誘電体層１３の材料は、グリーンペイントであり得る。

【0043】

本開示の実施例では、前記基板１０の第１面１０１は、前記基板上部絶縁誘電体層１２の上面である。前記基板１０はさらに、前記第１面１０１と互いに離れている第２面１０２を更に含み、前記第２面１０２は、前記基板下部絶縁誘電体層１３の下面である。

【0044】

前記基板１０はさらに、前記基板上部絶縁誘電体層１２内に位置する基板上部接続パッド１４、前記基板下部絶縁誘電体層１３内に位置する基板下部接続パッド１５、及び前記基板ベース１１を貫通し、前記基板上部接続パッド１４と前記基板下部接続パッド１５とを相互接続する基板接続ビア１６、を含む。

【0045】

前記基板上部接続パッド１４及び前記基板下部接続パッド１５の材料は、アルミニウム、銅、ニッケル、タングステン、白金、及び金のうちの少なくとも１つを含み得る。前記基板接続ビア１６は、シリコン貫通ビア（ＴＳＶ：Ｔｈｒｏｕｇｈ－Ｓｉｌｉｃｏｎ－Ｖｉａ）であり得る。

【0046】

前記基板１０はさらに、基板接続バンプ１７を含み、前記基板接続バンプ１７は、前記基板１０の第２面１０２上に位置する。前記基板接続バンプ１７は、半導体パッケージアセンブリを外部装置に電気的に接続させることができ、外部装置から第１チップ構造を動作させるための制御信号、電力信号、及び接地信号のうちの少なくとも１つを受信するか、又は外部装置から第１チップ構造内に記憶されるデータ信号を受信することができ、また、第１チップ構造内のデータを外部装置に提供することもできる。

【0047】

前記基板接続バンプ１７は、導電性材料を含む。本開示の実施例では、前記基板接続バンプ１７は、半田ボールであり、本開示の実施例で提供される基板接続バンプの形状は、本開示の実施例における低レベルで実行可能な特定の実施形態に過ぎず、本開示を限定するものではなく、前記基板接続バンプは、他の形状構造であり得ることが理解できる。基板接続バンプの数、間隔、及び位置は、特定の配置に限定されず、様々な修正を行うことができる。

【0048】

引き続き図２を参照すると、前記基板１０はさらに、前記基板１０の対向する両側にそれぞれ位置する第１信号伝送領域１１０及び第２信号伝送領域１２０を含む。前記第１信号伝送領域１１０は、第１チップ構造２０に電気的に接続され、前記第２信号伝送領域１２０は、前記中間層３０に電気的に接続される。

【0049】

前記基板１０はさらに、前記第１信号伝送領域１１０と第２信号伝送領域１２０との間に位置する第３信号伝送領域１３０を含み、前記第１チップ構造２０は、前記第３信号伝送領域１３０上に位置する。

【0050】

本開示の実施例では、前記第１チップ構造と前記中間層の位置関係には、２つの状況があり、１つは、図１に示すように、前記中間層３０が前記第１チップ構造２０の上方に位置する場合であり、もう１つは、図３に示すように、前記第１チップ構造２０が前記中間層３０の上方に位置する場合である。

【0051】

図１に示す実施例では、前記第１チップ構造２０は、前記基板１０に垂直な方向に沿って順次積層された複数の第１半導体チップ２１を含み、前記中間層３０は、前記第１チップ構造２０上に位置する。

【0052】

この実施例では、複数の第１半導体チップを上方に順次積層することにより、半導体パッケージアセンブリの水平面積を節約することができる。

【0053】

前記第１半導体チップは、ＤＲＡＭチップ又は他のタイプの半導体チップであり得る。

【0054】

引き続き図１を参照すると、前記半導体パッケージアセンブリはさらに、
第１導電線５１であって、各前記第１半導体チップ２１は、前記第１導電線５１を介して前記基板１０に電気的に接続される、第１導電線５１と、
第２導電線５２と、を含み、前記第２相互接続領域３２は、前記第２導電線５２を介して前記基板１０に電気的に接続される。

【0055】

具体的には、前記第１半導体チップ２１は、第１接続端部２１１を有し、前記第１接続端部２１１は、前記第１信号伝送領域１１０と同じ側に位置し、第１導電線５１は、前記第１接続端部２１１から前記第１伝送領域１１０まで引き出されて、第１半導体チップ２１と前記基板１０との間の電気的接続を実現する。

【0056】

前記第２相互接続領域３２上には、第１パッド３２１が形成され、第２導電線５２は、前記第１パッド３２１から前記第２伝送領域１２０まで引き出されて、中間層３０と基板１０との間の電気的接続を実現する。

【0057】

本開示の実施例では、ワイヤボンディング方式による前記第１チップ構造と前記基板との電気的に接続には、オーバーハング（Ｏｖｅｒｈａｎｇ）方式及びフィルムオンワイヤ（ＦＯＷ：Ｆｉｌｍ ｏｎ ｗｉｒｅ）方式が含まれる。

【0058】

図１に示す実施例では、オーバーハング方式を使用してワイヤボンディングを実行する。隣接する２つの第１半導体チップ２１の間は、接着膜６０によって接続され、前記接着膜６０は、その下層の第１半導体チップ２１上の第１接続端部２１１及び第１導電線５１を覆わず、前記接着膜６０は、その下層の前記第１半導体チップ２１とは、千鳥状に設置される。

【0059】

別のいくつかの実施例では、フィルムオンワイヤ方式を使用してワイヤボンディング（図示せず）を実行する。複数の前記第１半導体チップは、前記基板に垂直な方向に沿って整列に設置され、隣接する２つの第１半導体チップの間の接着膜は、その下層の第１半導体チップ上の第１接続端部及び第１導電線を覆う。

【0060】

本開示の実施例におけるリード線を使用する方式で電気的接続を実行することは、本開示の実施例における低レベルで実行可能な特定の実施形態に過ぎず、本開示を限定するものではなく、ハイブリッドボンディング又はバンプ相互接続など、他の電気的接続方式も使用できることが理解できる。

【0061】

引き続き図１を参照すると、前記中間層３０は、中間ベース３３と、前記中間ベース３３の上面及び下面にそれぞれ設置された中間上部絶縁誘電体層３４及び中間下部絶縁誘電体層３５とを含む。

【0062】

前記中間ベース３３は、シリコンベース、ゲルマニウムベース、シリコンゲルマニウムベース、炭化ケイ素ベース、絶縁体シリコン（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベース又は絶縁体ゲルマニウム（ＧＯＩ：Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベースなどであってもよく、ガラスベースやＩＩＩ－Ｖ族化合物ベース（窒化ガリウムベースやガリウムヒ素ベースなど）など、他の元素半導体や化合物半導体を含むベースであってもよく、Ｓｉ／ＳｉＧｅなどの積層構造であってもよく、ＳｉＧｅオンインシュレータ（ＳＧＯＩ：Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）などの他のエピタキシャル構造であってもよい。

【0063】

前記中間上部絶縁誘電体層３４及び前記中間下部絶縁誘電体層３５は、ソルダーマスクであり得、例えば、前記中間上部絶縁誘電体層３４及び前記中間下部絶縁誘電体層３５の材料は、グリーンペイントであり得る。

【0064】

前記中間層３０の前記第１相互接続領域３１上には、複数の第２パッド３１１が形成され、ここで、前記第１パッド３２１の数は、前記第２パッド３１１の数より大きく、前記第１パッド３２１の面積は、前記第２パッド３１１の面積より小さい。

【0065】

第２パッドは、後で第２パッケージ構造にマッチングさせて相互接続する必要があるため、レイアウト設計は比較的固定されており、第１パッドは、第２パッケージ構造と基板との間の相互接続を運ぶので、レイアウト設計はより柔軟になり、第１パッドの数を増やして面積を小さく設計することで、信号の伝送効率を向上させることができる。

【0066】

前記第１パッド３２１及び前記第２パッド３１１の材料は、アルミニウム、銅、ニッケル、タングステン、白金、及び金のうちの少なくとも１つを含み得る。

【0067】

図３に示す実施例では、前記第１チップ構造２０は、前記基板１０に平行な方向に沿って順次配置された複数の第１半導体チップ２１を含み、前記第１チップ構造２０は、前記中間層３０上に位置する。

【0068】

この実施例では、複数の第１半導体チップを水平方向に順次設置することにより、半導体パッケージアセンブリのパッケージ高さを低減することができる。

【0069】

引き続き図３を参照すると、前記半導体パッケージアセンブリはさらに、前記第１半導体チップ２１と前記中間層３０との間に位置する第１導電ブロック２０１であって、各前記第１半導体チップ２１は、前記第１導電ブロック２０１を介して前記基板１０に電気的に接続される、第１導電ブロック２０１と、前記中間層３０と前記基板１０との間に位置する第２導電ブロック３２２と、を含み、前記中間層３０は、前記第２導電ブロック３２２を介して前記基板１０に電気的に接続される。

【0070】

本実施例では、第１半導体チップは、第１導電ブロックを介して中間層と相互接続され、中間層は、基板と相互接続されるので、第１半導体チップは、第１導電ブロック及び中間層を介して基板に接続される。

【0071】

一実施例では、前記第１パッド３２１の面積は、前記第２パッド３１１の面積より大きい。

【0072】

図３に示す実施例では、中間層が基板と直接相互接続されるので、第２相互接続領域は、他のパッケージ構造と基板との間の通信を主に行わなくなり、したがって、第１パッドは、大面積の金属を使用して、放熱面積を増やし、放熱効率を向上させることができる。

【0073】

一実施例では、図１を参照すると、前記半導体パッケージアセンブリはさらに、第２パッケージ構造７０を含み、前記第２パッケージ構造７０は、第２半田ボール７１を含み、前記第２パッケージ構造７０は、前記第２半田ボール７１を介して前記第１半田ボール３１２に電気的に接続される。

【0074】

一実施例では、前記第１半田ボール３１２の体積は、前記第２半田ボール７１の体積より大きい。このような構成により、第１半田ボール３１２及び第２半田ボール７１は、その後のリフロー半田付け工程中に、半田の横方向の流れを防止し、隣接する半田ボール間の短絡のリスクを低減し、第１半田ボールと第２半田ボールとの接合強度を向上させる。

【0075】

前記基板１０に垂直な方向において、前記成形材料４０は、第１厚さを有し、前記第２パッケージ構造７０は、第２成形材料７３を含み、前記基板１０に垂直な方向において、前記第２成形材料７３は、第２厚さを有し、ここで、前記第１厚さは、前記第２厚さ以上である。成形材料４０の厚さが比較的に大きいので、第２パッケージ構造を完全に支持し、第２パッケージ構造に向かう第１パッケージ構造の反りを防ぐことができる。

【0076】

前記第２パッケージ構造７０はさらに、第２基板７２を含み、前記第２基板７２の構造は、前記基板１０の構造と同じであっても、異なってもよく、ここでは繰り返して説明しない。

【0077】

前記第２パッケージ構造は、第２チップ構造（図示せず）を含み、前記第２チップ構造は、汎用フラッシュメモリチップ（ＵＦＳ：Ｕｎｉｖｅｒｓａｌ Ｆｉｌｅ Ｓｔｏｒｅ）であり得る。

【0078】

本開示の実施例によって提供される半導体パッケージアセンブリは、パッケージオンパッケージ（ＰｏＰ：Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）構造のマルチチップパッケージ（ＵＭＣＰ：ＵＦＳ Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）に適用され得る。

【0079】

本開示の実施例では、前記成形材料の上面は、前記第１半田ボールの上面と同一平面上にあるので、成形材料を形成するとき、特殊な形状のパッケージモールドを使用する必要がなく、通常のパッケージモールドをパッケージングに使用することができ、特殊な形状のパッケージモールドは、製造コストが高く、工程がより複雑であり、したがって、本開示の実施例によって提供される半導体パッケージアセンブリは、コストを削減でき、同時に、形成工程も簡単である。

【0080】

本開示の実施例は、半導体パッケージアセンブリの製造方法を提供し、詳細については、図４を参照でき、図に示すように、前記方法は、以下のステップを含む。

【0081】

ステップ４０１において、第１面を有する基板を提供する。

【0082】

ステップ４０２において、前記基板上に第１チップ構造を形成し、前記第１チップ構造は、前記基板の第１面に電気的に接続される。

【0083】

ステップ４０３において、第１相互接続面を有する中間層を形成し、前記第１相互接続面は、第１相互接続領域及び第２相互接続領域を有し、前記第１相互接続領域上には、第１半田ボールが形成され、前記第２相互接続領域上には、第１パッドが形成され、前記中間層は、前記第１パッドを介して前記基板の第１面に電気的に接続される。

【0084】

ステップ４０４において、前記第１チップ構造、前記中間層、及び前記基板の第１面を封止するための成形材料を形成し、ここで、前記第１半田ボールは、前記成形材料に露出された表面を有し、前記第１半田ボールの露出された表面と前記中間層の第１相互接続面との間に所定の高さを有する。

【0085】

以下では、具体的な実施例を参照して、本開示の実施例によって提供される半導体パッケージアセンブリの製造方法について更に詳細に説明する。

【0086】

図５ａ～図５ｈは、本開示の実施例による製造工程における半導体パッケージアセンブリのデバイス構造の概略図であり、図６ａ～図６ｅは、本開示の別の実施例による製造工程における半導体パッケージアセンブリのデバイス構造の概略図である。図５ａ～図５ｈに示す半導体パッケージアセンブリの製造方法では、まず、第１チップ構造を形成し、次に、中間層を形成するのに対し、図６ａ～図６ｅに示す半導体パッケージアセンブリの製造方法では、まず、中間層を形成し、次に、第１チップ構造を形成することに留意されたい。

【0087】

まず図５ａ～図５ｈを参照して、前記半導体パッケージアセンブリの製造方法のうちの１つの実施例について詳細に説明する。

【0088】

まず、図５ａを参照すると、ステップ４０１を実行し、具体的には、第１面１０１を有する基板１０を提供する。

【0089】

いくつかの実施例では、前記基板１０は、プリント回路基板（ＰＣＢ）又は再分配基板であってもよい。

【0090】

前記基板１０は、基板ベース１１と、前記基板ベース１１の上面及び下面にそれぞれ設置された基板上部絶縁誘電体層１２及び基板下部絶縁誘電体層１３と、を含む。

【0091】

前記基板ベース１１は、シリコンベース、ゲルマニウムベース、シリコンゲルマニウムベース、炭化ケイ素ベース、絶縁体シリコン（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベース又は絶縁体ゲルマニウム（ＧＯＩ：Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベースなどであってもよく、ガラスベースやＩＩＩ－Ｖ族化合物ベース（窒化ガリウムベースやガリウムヒ素ベースなど）など、他の元素半導体や化合物半導体を含むベースであってもよく、Ｓｉ／ＳｉＧｅなどの積層構造であってもよく、ＳｉＧｅオンインシュレータ（ＳＧＯＩ：Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）などの他のエピタキシャル構造であってもよい。

【0092】

前記基板上部絶縁誘電体層１２及び前記基板下部絶縁誘電体層１３は、ソルダーマスクであり得、例えば、前記基板上部絶縁誘電体層１２及び前記基板下部絶縁誘電体層１３の材料は、グリーンペイントであり得る。

【0093】

本開示の実施例では、前記基板１０の第１面１０１は、前記基板上部絶縁誘電体層１２の上面である。前記基板１０はさらに、前記第１面１０１と互いに離れている第２面１０２を更に含み、前記第２面１０２は、前記基板下部絶縁誘電体層１３の下面である。

【0094】

前記基板１０はさらに、前記基板上部絶縁誘電体層１２内に位置する基板上部接続パッド１４、前記基板下部絶縁誘電体層１３内に位置する基板下部接続パッド１５、及び前記基板ベース１１を貫通し、前記基板上部接続パッド１４と前記基板下部接続パッド１５とを相互接続する基板接続ビア１６、を含む。

【0095】

前記基板上部接続パッド１４及び前記基板下部接続パッド１５の材料は、アルミニウム、銅、ニッケル、タングステン、白金、及び金のうちの少なくとも１つを含み得る。前記基板接続ビア１６は、シリコン貫通ビア（ＴＳＶ）であり得る。

【0096】

前記基板１０はさらに、前記基板１０の対向する両側にそれぞれ位置する第１信号伝送領域１１０及び第２信号伝送領域１２０を含む。前記第１信号伝送領域１１０は、その後に形成される第１チップ構造に電気的に接続され、前記第２信号伝送領域１２０は、その後に形成される中間層３０に電気的に接続される。

【0097】

いくつかの実施例では、第１信号伝送領域１１０及び第２信号伝送領域１２０は、相互接続されていない。

【0098】

前記基板１０はさらに、前記第１信号伝送領域１１０と第２信号伝送領域１２０との間に位置する第３信号伝送領域１３０を含み、第１チップ構造は、前記第３信号伝送領域１３０上に位置する。

【0099】

いくつかの実施例では、第１信号伝送領域１１０と第３信号伝送領域１３０は相互接続され、第３信号伝送領域１３０と第２信号伝送領域１２０は相互接続されない。

【0100】

次に、図５ｂを参照すると、ステップ４０２を実行し、具体的には、前記基板１０上に第１チップ構造２０を形成し、前記第１チップ構造２０は、前記基板１０の第１面１０１に電気的に接続される。

【0101】

一実施例では、前記第１チップ構造２０を形成することは、前記基板１０に垂直な方向に沿って、順次積層された複数の第１半導体チップ２１を形成することを含む。この実施例では、複数の第１半導体チップを上方に順次積層することにより、半導体パッケージアセンブリの水平面積を節約することができる。

【0102】

具体的には、まず、前記基板１０上に接着膜６０を形成し、次に、前記接着膜６０上に第１チップ構造２０を形成する。隣接する２つの第１半導体チップ２１の間は、接着膜６０によって接続される。

【0103】

次に、図５ｃ～図５ｄを参照すると、ステップ４０３を実行し、具体的には、第１相互接続面３０１を有する中間層３０を形成し、前記第１相互接続面３０１は、第１相互接続領域３１及び第２相互接続領域３２を有し、前記第１相互接続領域３１上には、第１半田ボール３１２が形成され、前記第２相互接続領域３２上には、第１パッド３２１が形成され、前記中間層３０は、前記第１パッド３２１を介して前記基板１０の第１面１０１に電気的に接続される。

【0104】

具体的には、まず図５ｃを参照すると、リング１上にキャリアテープ２を接着し、次に、キャリアテープ２上に接着膜６０を接着し、次に、中間層を接着膜６０上に接着し、このときの中間層は、一片のストリップの形状であり、中間層を切断して、図５ｃに示されるような１つずつのユニットを形成する。

【0105】

次に、図５ｄを参照すると、前記チップ積層構造２０上に中間層３０を形成する。

【0106】

具体的には、図５ｃで形成された単一の中間層３０は、前記第１チップ構造２０上に接着される。

【0107】

本開示の一実施例では、図５ｄに示すように、まず、前記中間層３０の第１相互接続領域３１上に初期第１半田ボール３１２’を形成し、その後エッチング又は研削後に第１半田ボール３１２として形成される。前記初期第１半田ボール３１２’は、中間層３０に垂直な方向に初期高さを有する。

【0108】

前記中間層３０は、中間ベース３３と、前記中間ベース３３の上面及び下面にそれぞれ設置された中間上部絶縁誘電体層３４及び中間下部絶縁誘電体層３５とを含む。

【0109】

前記中間ベース３３は、シリコンベース、ゲルマニウムベース、シリコンゲルマニウムベース、炭化ケイ素ベース、絶縁体シリコン（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベース又は絶縁体ゲルマニウム（ＧＯＩ：Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベースなどであってもよく、ガラスベースやＩＩＩ－Ｖ族化合物ベース（窒化ガリウムベースやガリウムヒ素ベースなど）など、他の元素半導体や化合物半導体を含むベースであってもよく、Ｓｉ／ＳｉＧｅなどの積層構造であってもよく、ＳｉＧｅオンインシュレータ（ＳＧＯＩ：Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）などの他のエピタキシャル構造であってもよい。

【0110】

前記中間上部絶縁誘電体層３４及び前記中間下部絶縁誘電体層３５は、ソルダーマスクであり得、例えば、前記中間上部絶縁誘電体層３４及び前記中間下部絶縁誘電体層３５の材料は、グリーンペイントであり得る。

【0111】

引き続き図５ｄを参照すると、前記半導体パッケージアセンブリの製造方法は、前記第１相互接続領域３１上に複数の第２パッド３１１を形成することを更に含み、ここで、前記第１パッド３２１の数は、前記第２パッド３１１の数より大きく、前記第１パッド３２１の面積は、前記第２パッド３１１の面積より小さい。

【0112】

第２パッドは、後で第２パッケージ構造にマッチングさせて相互接続する必要があるため、レイアウト設計は比較的固定されており、第１パッドは、第２パッケージ構造と基板との間の相互接続を運ぶので、レイアウト設計はより柔軟になり、第１パッドの数を増やして面積を小さく設計することで、信号の伝送効率を向上させることができる。

【0113】

前記第１パッド３２１及び前記第２パッド３１１の材料は、アルミニウム、銅、ニッケル、タングステン、白金、及び金のうちの少なくとも１つを含み得る。

【0114】

引き続き図５ｄを参照すると、前記半導体パッケージアセンブリの製造方法は、中間層３０を形成した後、第１導電線５１を形成することであって、各前記第１半導体チップ２１は、前記第１導電線５１を介して前記基板１０に電気的に接続されることと、第２導電線５２を形成することと、を更に含み、前記第２相互接続領域３２は、前記第２導電線５２を介して前記基板１０に電気的に接続される。

【0115】

具体的には、前記第１半導体チップ２１上に第１接続端部２１１を形成し、前記第１接続端部２１１は、前記第１信号伝送領域１１０と同じ側に位置し、第１導電線５１は、前記第１接続端部２１１から前記第１伝送領域１１０まで引き出されて、第１半導体チップ２１と前記基板１０との間の電気的接続を実現する。

【0116】

前記第２相互接続領域３２上には、第１パッド３２１が形成され、第２導電線５２は、前記第１パッド３２１から前記第２伝送領域１２０まで引き出されて、中間層３０と基板１０との間の電気的接続を実現する。

【0117】

次に、図５ｅ～図５ｇを参照すると、ステップ４０４を実行し、前記第１チップ構造２０、前記中間層３０、及び前記基板１０の第１面１０１を封止するための成形材料４０と、を含み、ここで、前記第１半田ボール３１２は、前記成形材料４０に露出された表面を有し、前記第１半田ボール３１２の露出された表面と前記中間層３０の第１相互接続面３０１との間に所定の高さｈを有する。

【0118】

前記成形材料４０を形成することは、
第１パッケージモールド９１を形成することであって、前記第１パッケージモールド９１の表面は、前記基板１０の表面に平行であり、前記第１パッケージモールド９１は、前記第１チップ構造２０及び前記中間層３０の上方に位置し、且つ前記第１チップ構造２０及び前記中間層３０から一定の距離があることと、
前記第１パッケージモールド９１をマスクとして、成形材料プレ層４００を形成することと、
成形材料プレ層４００の一部をエッチングして除去して、成形材料４０を形成し、前記第１半田ボール３１２の表面を露出させることと、を含む。

【0119】

具体的には、まず図５ｅを参照すると、前記第１チップ構造２０及び前記中間層３０上に第１パッケージモールド９１を形成し、前記基板１０の下方に第２パッケージモールド９２を形成し、前記第２パッケージモールド９２は、前記基板１０の表面に平行である。

【0120】

次に、図５ｆを参照すると、第１パッケージモールド９１及び第２パッケージモールド９２をマスクとして、第１パッケージモールド９１と第２パッケージモールド９２との間に成形材料プレ層４００を形成する。

【0121】

前記成形材料プレ層４００は、前記基板１０の第１面、前記第１チップ構造２０、前記中間層３０、及び中間層３０上の初期第１半田ボール３１２’を完全に覆う。

【0122】

前記半導体パッケージアセンブリの製造方法は、成形材料プレ層４００を形成した後、第１パッケージモールド９１及び第２パッケージモールド９２を除去することを更に含む。

【0123】

次に、図５ｇを参照すると、成形材料プレ層４００の一部を除去して、成形材料４０を形成し、前記第１半田ボール３１２の表面を露出させる。

【0124】

具体的には、砥石車を使用して前記成形材料の表面を研削することで、成形材料プレ層４００一部を除去し、初期第１半田ボール３１２’の一部を除去して、所定の高さｈを有する第１半田ボール３１２を形成することができる。

【0125】

本開示の実施例では、第１相互接続領域上に第１半田ボールが形成されるので、第１相互接続領域を露出させる必要がなく、特殊な形状のパッケージモールドを使用する必要もなく、通常の第１パッケージモールドを使用するだけでよく、第１パッケージモールドは、単純な形状であるので、製造工程が簡単で、コストが低い。

【0126】

引き続き図５ｇを参照すると、成形材料４０を形成した後、前記基板１０の第２面１０２上に基板接続バンプ１７を形成し、前記基板接続バンプ１７は、導電性材料を含む。

【0127】

次に、図５ｈを参照すると、第２パッケージ構造７０を形成し、前記第２パッケージ構造７０は、第２半田ボール７１を含み、前記第２パッケージ構造７０は、前記第２半田ボール７１を介して前記第１半田ボール３１２に電気的に接続される。

【0128】

一実施例では、前記第１半田ボール３１２の体積は、前記第２半田ボール７１の体積より大きい。このような構成により、第１半田ボール３１２及び第２半田ボール７１は、その後のリフロー半田付け工程中に、半田の横方向の流れを防止し、隣接する半田ボール間の短絡のリスクを低減し、第１半田ボールと第２半田ボールとの接合強度を向上させる。

【0129】

前記基板１０に垂直な方向において、前記成形材料４０は、第１厚さを有し、前記第２パッケージ構造７０は、第２成形材料７３を含み、前記基板１０に垂直な方向において、前記第２成形材料７３は、第２厚さを有し、ここで、前記第１厚さは、前記第２厚さ以上である。成形材料４０の厚さが比較的に大きいので、第２パッケージ構造を完全に支持し、第２パッケージ構造に向かう第１パッケージ構造の反りを防ぐことができる。

【0130】

前記第２パッケージ構造７０はさらに、第２基板７２を含み、前記第２基板７２の構造は、前記基板１０の構造と同じであっても、異なってもよく、ここでは繰り返して説明しない。

【0131】

次に、図６ａ～図６ｆを参照して、前記半導体パッケージアセンブリの製造方法の別の実施例について詳細に説明する。

【0132】

図６ａ～６ｆの基板は、図５ａ～５ｈの基板と同様であり、ここでは繰り返して説明しないことに留意されたい。

【0133】

まず、図６ａを参照すると、基板１０を形成した後、前記基板１０上に第２導電ブロック３２２を形成し、前記第２導電ブロック３２２上に中間層３０を形成し、前記中間層３０は、前記第２導電ブロック３２２を介して前記基板１０に電気的に接続される。

【0134】

一実施例では、前記第１パッド３２１の面積は、前記第２パッド３１１の面積より大きい。

【0135】

図３に示す実施例では、中間層が基板と直接相互接続されるので、第２相互接続領域は、他のパッケージ構造と基板との間の通信を主に行わなくなり、したがって、第１パッドは、大面積の金属を使用して、放熱面積を増やし、放熱効率を向上させることができる。

【0136】

次に、図６ｂを参照すると、前記中間層３０上に第１チップ構造２０を形成し、前記第１チップ構造２０を形成することは、前記基板１０に平行な方向に沿って、順次配置された複数の第１半導体チップ２１を形成することを含む。

【0137】

具体的には、中間層３０を形成した後、前記中間層３０上に第１導電ブロック２０１を形成し、前記第１導電ブロック２０１上に第１チップ構造２０を形成し、各前記第１半導体チップ２１は、前記第１導電ブロック２０１を介して前記基板１０に電気的に接続される。

【0138】

次に、図６ｃを参照すると、第１パッケージモールド９１及び第２パッケージモールド９２を形成する。本実施例における第１パッケージモールド及び第２パッケージモールドは、図５ａ～５ｈにおける第１パッケージモールド及び第２パッケージモールドと同様であり、ここでは繰り返して説明しない。

【0139】

次に、図６ｄを参照すると、第１パッケージモールド９１及び第２パッケージモールド９２をマスクとして、成形材料プレ層４００を形成する。前記成形材料プレ層４００は、前記基板１０の第１面、前記第１チップ構造２０、前記中間層３０、及び中間層３０上の初期第１半田ボール３１２’を完全に覆う。

【0140】

成形材料プレ層４００を形成した後、前記第１パッケージモールド９１及び第２パッケージモールド９２を除去する。

【0141】

次に、図６ｅを参照すると、成形材料プレ層４００一部を除去して、成形材料４０を形成し、初期第１半田ボール３１２’の一部を除去して、所定の高さｈを有する第１半田ボール３１２を形成する。

【0142】

引き続き図６ｅを参照すると、成形材料４０を形成した後、前記基板１０の第２面１０２上に基板接続バンプ１７を形成し、前記基板接続バンプ１７は、導電性材料を含む。

【0143】

次に、図６ｆを参照すると、第２パッケージ構造７０を形成し、前記第２パッケージ構造７０は、第２半田ボール７１を含み、前記第２パッケージ構造７０は、前記第２半田ボール７１を介して前記第１半田ボール３１２に電気的に接続される。

【0144】

本実施例における第２パッケージ構造は、図５ａ～５ｈにおける第２パッケージ構造と同様であり、ここでは繰り返して説明しない。

【0145】

上記は、本開示の好ましい実施例に過ぎず、本開示の保護範囲を限定することを意図するものではない。本開示の精神や原則内で行われるいかなる修正、同等置換、改善なども、すべて本開示の保護範囲内に含まれるべきである。

【産業上の利用可能性】

【0146】

本開示の実施例では、中間層を設置することにより、後続の第２パッケージ構造は、中間層上の第１半田ボールを介して第１チップ構造及び基板に接続することができ、このようにして、異なるタイプ又は異なる仕様の構造間の相互接続を実現できるので、異なる構造間の組み合わせがより柔軟になる。同時に、第１チップ構造及び第２パッケージ構造は独立してパッケージされるので、テストや故障解析もより容易になる。また、第１半田ボールの上面と第１相互接続面との間に所定の高さがあるので、パッケージ構造全体が比較的に薄い全厚を有することを保証することに基づいて、後続の第２パッケージ構造との良好な結合力を有することもできる。

【符号の説明】

【0147】

１ リング
２ キャリアテープ
１０ 基板
１０１ 第１面
１０２ 第２面
１１ 基板ベース
１２ 基板上部絶縁誘電体層
１３ 基板下部絶縁誘電体層
１４ 基板上部接続パッド
１５ 基板下部接続パッド
１６ 基板接続ビア
１７ 基板接続バンプ
２０ 第１チップ構造
２１ 第１半導体チップ
２１１ 第１接続端部
２０１ 第１導電ブロック
３０ 中間層
３０１ 第１相互接続面
３１ 第１相互接続領域
３２ 第２相互接続領域
３１１ 第２パッド
３１２ 第１半田ボール
３１２’ 初期第１半田ボール
３２１ 第１パッド
３３ 中間ベース
３４ 中間上部絶縁誘電体層
３５ 中間下部絶縁誘電体層
３２２ 第２導電ブロック
４０ 成形材料
５１ 第１導電線
５２ 第２導電線
６０ 接着膜
７０ 第２パッケージ構造
７１ 第２半田ボール
７２ 第２基板
７３ 第２成形材料
９１ 第１パッケージモールド
９２ 第２パッケージモールド

【図1】

【図2】

【図3】

【図4】

【図5a】

【図5b】

【図5c】

【図5d】

【図5e】

【図5f】

【図5g】

【図5h】

【図6a】

【図6b】

【図6c】

【図6d】

【図6e】

【図6f】

【手続補正書】

【提出日】2022-10-13

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

半導体パッケージアセンブリであって、
第１面を有する基板と、
前記基板上に位置し、且つ前記基板の第１面に電気的に接続される第１チップ構造と、
第１相互接続面を有する中間層であって、前記第１相互接続面は、第１相互接続領域及び第２相互接続領域を有し、前記第１相互接続領域上には、第１半田ボールが形成され、前記第２相互接続領域上には、第１パッドが形成され、前記中間層は、前記第１パッドを介して前記基板の第１面に電気的に接続される、中間層と、
前記第１チップ構造、前記中間層、及び前記基板の第１面を封止するための成形材料と、を含み、前記第１半田ボールは、前記成形材料に露出された表面を有し、前記第１半田ボールの露出された表面と前記中間層の第１相互接続面との間に所定の高さを有する、半導体パッケージアセンブリ。

【請求項2】

前記第１チップ構造は、前記基板に垂直な方向に沿って順次積層された複数の第１半導体チップを含み、
前記中間層は、前記第１チップ構造上に位置し、
前記半導体パッケージアセンブリはさらに、
第１導電線であって、各前記第１半導体チップは、前記第１導電線を介して前記基板に電気的に接続される、第１導電線と、
第２導電線であって、前記第２相互接続領域は、前記第２導電線を介して前記基板に電気的に接続される、第２導電線と、を含む、
請求項１に記載の半導体パッケージアセンブリ。

【請求項3】

前記第１相互接続領域上には、複数の第２パッドが形成され、前記第１パッドの数は、前記第２パッドの数より大きく、前記第１パッドの面積は、前記第２パッドの面積より小さい、
請求項２に記載の半導体パッケージアセンブリ。

【請求項4】

前記第１チップ構造は、前記基板に平行な方向に沿って順次配置された複数の第１半導体チップを含み、
前記第１チップ構造は、前記中間層上に位置し、
前記半導体パッケージアセンブリはさらに、
前記第１半導体チップと前記中間層との間に位置する第１導電ブロックであって、各前記第１半導体チップは、前記第１導電ブロックを介して前記基板に電気的に接続される、第１導電ブロックと、
前記中間層と前記基板との間に位置する第２導電ブロックであって、前記中間層は、前記第２導電ブロックを介して前記基板に電気的に接続される、第２導電ブロックと、を含む、
請求項１に記載の半導体パッケージアセンブリ。

【請求項5】

前記半導体パッケージアセンブリはさらに、
第２半田ボールを含む第２パッケージ構造を含み、前記第２パッケージ構造は、前記第２半田ボールを介して前記第１半田ボールに電気的に接続され、
前記第１半田ボールの体積は、前記第２半田ボールの体積より大きい、
請求項１に記載の半導体パッケージアセンブリ。

【請求項6】

前記基板に垂直な方向において、前記成形材料は、第１厚さを有し、
前記第２パッケージ構造は、第２成形材料を含み、前記基板に垂直な方向において、前記第２成形材料は、第２厚さを有し、前記第１厚さは、前記第２厚さ以上である、
請求項５に記載の半導体パッケージアセンブリ。

【請求項7】

半導体パッケージアセンブリの製造方法であって、
第１面を有する基板を提供することと、
前記基板上に第１チップ構造を形成することであって、前記第１チップ構造は、前記基板の第１面に電気的に接続される、ことと、
第１相互接続面を有する中間層を形成することであって、前記第１相互接続面は、第１相互接続領域及び第２相互接続領域を有し、前記第１相互接続領域上には、第１半田ボールが形成され、前記第２相互接続領域上には、第１パッドが形成され、前記中間層は、前記第１パッドを介して前記基板の第１面に電気的に接続される、ことと、
前記第１チップ構造、前記中間層、及び前記基板の第１面を封止するための成形材料を形成することと、を含み、前記第１半田ボールは、前記成形材料に露出された表面を有し、前記第１半田ボールの露出された表面と前記中間層の第１相互接続面との間に所定の高さを有する、半導体パッケージアセンブリの製造方法。

【請求項8】

前記成形材料を形成することは、
第１パッケージモールドを形成することであって、前記第１パッケージモールドの表面は、前記基板の表面に平行であり、前記第１パッケージモールドは、前記第１チップ構造及び前記中間層の上方に位置し、且つ前記第１チップ構造及び前記中間層から一定の距離がある、ことと、
前記第１パッケージモールドをマスクとして、成形材料プレ層を形成することと、
成形材料プレ層の一部を除去して、成形材料を形成し、前記第１半田ボールの表面を露出させることと、を含む、
請求項７に記載の半導体パッケージアセンブリの製造方法。

【請求項9】

前記第１チップ構造を形成することは、前記基板に垂直な方向に沿って、順次積層された複数の第１半導体チップを形成することと、
前記第１チップ構造上に中間層を形成することと、を含み、
前記半導体パッケージアセンブリの製造方法は、
中間層を形成した後、
第１導電線を形成することであって、各前記第１半導体チップは、前記第１導電線を介して前記基板に電気的に接続される、ことと、
第２導電線を形成することであって、前記第２相互接続領域は、前記第２導電線を介して前記基板に電気的に接続される、ことと、を更に含む、
請求項７に記載の半導体パッケージアセンブリの製造方法。

【請求項10】

前記半導体パッケージアセンブリの製造方法は、
前記第１相互接続領域上に複数の第２パッドを形成することを更に含み、前記第１パッドの数は、前記第２パッドの数より大きく、前記第１パッドの面積は、前記第２パッドの面積より小さい、
請求項９に記載の半導体パッケージアセンブリの製造方法。

【請求項11】

前記第１チップ構造は前記中間層上に形成され、
前記第１チップ構造を形成することは、前記基板に平行な方向に沿って、順次配置された複数の第１半導体チップを形成することを含み、
前記半導体パッケージアセンブリの製造方法は、
基板を形成した後、前記基板上に第２導電ブロックを形成し、前記第２導電ブロック上に中間層を形成することであって、前記中間層は、前記第２導電ブロックを介して前記基板に電気的に接続される、ことと、
中間層を形成した後、前記中間層上に第１導電ブロックを形成し、前記第１導電ブロック上に第１チップ構造を形成するであって、各前記第１半導体チップは、前記第１導電ブロックを介して前記基板に電気的に接続される、ことと、を更に含む、
請求項７に記載の半導体パッケージアセンブリの製造方法。

【請求項12】

前記半導体パッケージアセンブリの製造方法は、
第２半田ボールを含む第２パッケージ構造を形成することを更に含み、前記第２パッケージ構造は、前記第２半田ボールを介して前記第１半田ボールに電気的に接続され、
前記第１半田ボールの体積は、前記第２半田ボールの体積より大きい、
請求項７に記載の半導体パッケージアセンブリの製造方法。

【請求項13】

前記基板に垂直な方向において、前記成形材料は、第１厚さを有し、
前記第２パッケージ構造は、第２成形材料を含み、前記基板に垂直な方向において、前記第２成形材料は、第２厚さを有し、前記第１厚さは、前記第２厚さ以上である、
請求項１２に記載の半導体パッケージアセンブリの製造方法。

【国際調査報告】