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特表2024-530372ワード線駆動回路及びワード線ドライバー、記憶装置

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-08-21

(54)【発明の名称】ワード線駆動回路及びワード線ドライバー、記憶装置

(51)【国際特許分類】

G11C 11/408 20060101AFI20240814BHJP

H10B 12/00 20230101ALI20240814BHJP

H01L 21/8238 20060101ALI20240814BHJP

G11C 8/08 20060101ALI20240814BHJP

【ＦＩ】

G11C11/408 120

H10B12/00 601

H01L27/092 K

H01L27/092 D

H01L27/092 Z

G11C8/08

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022564085

(86)(22)【出願日】2022-07-08

(85)【翻訳文提出日】2022-10-20

(86)【国際出願番号】 CN2022104750

(87)【国際公開番号】W WO2023245746

(87)【国際公開日】2023-12-28

(31)【優先権主張番号】202210731404.2

(32)【優先日】2022-06-24

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシンメモリーテクノロジーズインコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮＭＥＭＯＲＹＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100145403

【弁理士】

【氏名又は名称】山尾憲人

(74)【代理人】

【識別番号】100189555

【弁理士】

【氏名又は名称】徳山英浩

(72)【発明者】

【氏名】王路広

【テーマコード（参考）】

5F048

5F083

5M024

【Ｆターム（参考）】

5F048AA01

5F048AB01

5F048AB04

5F048AC03

5F048BA01

5F048BB01

5F048BB05

5F048BB09

5F083AD00

5F083GA01

5F083GA05

5F083GA09

5F083KA03

5F083KA05

5F083LA16

5M024AA52

5M024BB08

5M024CC22

5M024PP03

5M024PP10

(57)【要約】

本開示の実施例は、ワード線駆動回路及びワード線ドライバー、記憶装置に関する。ワード線駆動回路は、少なくとも２つのサブワード線ドライバーを含み、各サブワード線ドライバーは、メインワード線及びサブワード線に接続され、メインワード線は、イネーブル信号を提供するために用いられ、サブワード線ドライバーは、保持トランジスタを含み、保持トランジスタの第１端部及び第２端部は、それぞれ異なるサブワード線に接続され、保持トランジスタのゲート電極は、第２駆動信号を受信し、サブワード線ドライバーは、第１駆動信号及びイネーブル信号に応答して、選択されたサブワード線に第１駆動信号を提供し、選択されたサブワード線は保持トランジスタの第１端部又は第２端部に接続されたサブワード線であり、第１駆動信号、イネーブル信号及び第２駆動信号に応答して、保持トランジスタの第１端部及び第２端部を導通させるように構成される。

【特許請求の範囲】

【請求項1】

ワード線駆動回路であって、
少なくとも２つのサブワード線ドライバーを含み、各前記サブワード線ドライバーは、メインワード線及びサブワード線に接続され、前記メインワード線は、イネーブル信号を提供するために用いられ、
前記サブワード線ドライバーは、保持トランジスタを含み、前記保持トランジスタの第１端部及び第２端部は、それぞれ異なる前記サブワード線に接続され、前記保持トランジスタのゲート電極は、第２駆動信号を受信し、
前記サブワード線ドライバーは、第１駆動信号及び前記イネーブル信号に応答して、選択された前記サブワード線に前記第１駆動信号を提供し、選択された前記サブワード線が前記保持トランジスタの第１端部又は第２端部に接続された前記サブワード線であり、前記第１駆動信号、前記イネーブル信号及び前記第２駆動信号に応答して、前記保持トランジスタの第１端部及び第２端部を導通させるように構成される、ワード線駆動回路。

【請求項2】

同一の前記メインワード線は、少なくとも２つの前記サブワード線ドライバーに接続され、同一の前記メインワード線は、少なくとも２本の前記サブワード線に対応し、前記第１端部及び前記第２端部に接続された２本の前記サブワード線は、それぞれ同一の前記メインワード線に対応していることを特徴とする請求項１に記載のワード線駆動回路。

【請求項3】

少なくとも２つのメインワード線ドライバーは、それぞれ異なる前記メインワード線に接続され、異なる前記メインワード線は、異なる前記サブワード線に対応し、前記第１端部及び前記第２端部に接続された２本の前記サブワード線は、それぞれ異なる前記メインワード線に対応していることを特徴とする請求項１に記載のワード線駆動回路。

【請求項4】

前記保持トランジスタは、ＮＭＯＳ（Ｎ－ｔｙｐｅＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを含むことを特徴とする請求項１－３のいずれか一項に記載のワード線駆動回路。

【請求項5】

前記サブワード線ドライバーは、
プルアップトランジスタであって、ゲート電極が前記メインワード線に接続され、ソース電極が前記第１駆動信号を受信し、ドレイン電極が前記サブワード線及び前記保持トランジスタの第１端部又は第２端部に接続される、プルアップトランジスタと、
プルダウントランジスタであって、ゲート電極が前記メインワード線に接続され、ドレイン電極が前記プルアップトランジスタのドレイン電極に接続され、ソース電極が第３駆動信号を受信する、プルダウントランジスタと、を含むことを特徴とする請求項１－３のいずれか一項に記載のワード線駆動回路。

【請求項6】

前記プルアップトランジスタは、ＰＭＯＳ（Ｐ－ｔｙｐｅＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを含み、前記プルダウントランジスタは、ＮＭＯＳトランジスタを含むことを特徴とする請求項５に記載のワード線駆動回路。

【請求項7】

ワード線ドライバーであって、
ＰＭＯＳ（Ｐ－ｔｙｐｅＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）領域であって、第１方向に沿って延在する複数の第１アクティブ領域を含み、前記第１アクティブ領域は、第１チャネル領域と、前記第１チャネル領域の対向している両側にそれぞれ位置する第１ソース領域及び第１ドレイン領域とを含む、ＰＭＯＳ領域と、
ＮＭＯＳ（Ｎ－ｔｙｐｅＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）領域であって、前記ＰＭＯＳ領域と共に第２方向に沿って配列され、前記第１方向に沿って延在する複数の第２アクティブ領域を含み、前記第２アクティブ領域は、第２チャネル領域と、前記第２チャネル領域の対向している両側にそれぞれ位置する第２ソース領域及び第２ドレイン領域とを含み、前記第２アクティブ領域は、第３チャネル領域と、前記第３チャネル領域の対向している両側にそれぞれ位置する第３ソース領域及び第３ドレイン領域とをさらに含む、ＮＭＯＳ領域と、
第１ゲート電極であって、各前記第１ゲート電極が前記第２方向に沿って延在して複数の前記第１チャネル領域及び複数の前記第２チャネル領域を覆い、前記第１ゲート電極がメインワード線に電気的に接続され、前記第１ゲート電極、前記第１ソース領域及び前記第１ドレイン領域がプルアップトランジスタを構成し、前記第１ゲート電極、前記第２ソース領域及び前記第２ドレイン領域がプルダウントランジスタを構成する、第１ゲート電極と、
複数の第２ゲート電極であって、各前記第２ゲート電極が対応する前記第３チャネル領域を覆い、前記第２ゲート電極、前記第３ソース領域及び前記第３ドレイン領域が保持トランジスタを構成する、複数の第２ゲート電極と、を含み、
ここで、一つの前記プルアップトランジスタの前記第１ドレイン領域は、一つの前記プルダウントランジスタの前記第２ドレイン領域に電気的に接続され、対応するサブワード線に電気的に接続され、
同一の前記保持トランジスタの前記第３ドレイン領域は、一つの前記プルダウントランジスタの前記第２ドレイン領域に電気的に接続され、前記第３ソース領域は、別の一つの前記プルダウントランジスタの前記第２ドレイン領域に電気的に接続される、ワード線ドライバー。

【請求項8】

各前記第１ゲート電極は、
前記第１方向に沿って離間して配列され、前記第２方向に沿って延在して複数の前記第１チャネル領域及び複数の前記第２チャネル領域を覆う少なくとも２つの延在部と、
前記第１方向に沿って隣接して配列された前記延在部に接続された接続部と、を含むことを特徴とする請求項７に記載のワード線ドライバー。

【請求項9】

前記接続部は、隣接する前記第１アクティブ領域の間の領域を覆い、かつ前記第１アクティブ領域と前記第２アクティブ領域との間の領域をさらに覆うことを特徴とする請求項８に記載のワード線ドライバー。

【請求項10】

前記第１方向において、前記ＮＭＯＳ領域の隣接する前記延在部の間の距離は、一部の前記ＰＭＯＳ領域の隣接する前記延在部の間の距離よりも大きく、前記第２ゲート電極は、隣接する前記延在部の間に位置することを特徴とする請求項８に記載のワード線ドライバー。

【請求項11】

前記ＰＭＯＳ領域は、
前記第２方向に沿って配列された第１ＰＭＯＳ領域及び第２ＰＭＯＳ領域を含み、前記第２ＰＭＯＳ領域は、前記第１ＰＭＯＳ領域と前記ＮＭＯＳ領域との間に位置し、
同一の前記第１ゲート電極の２つの前記延在部は、前記第１ＰＭＯＳ領域の同一の前記第１アクティブ領域を覆い、かつ２つの前記延在部は、さらに前記第２ＰＭＯＳ領域の前記第１方向に沿って配列された２つの前記第１アクティブ領域をそれぞれ覆い、
ここで、前記第１方向において、前記第１ＰＭＯＳ領域の隣接する前記延在部の間の距離は、前記第２ＰＭＯＳ領域の隣接する前記延在部の間の距離よりも小さいことを特徴とする請求項１０に記載のワード線ドライバー。

【請求項12】

前記第１方向において、前記ＮＭＯＳ領域の隣接する前記延在部の間の距離は、一部の前記ＰＭＯＳ領域の隣接する前記延在部の間の距離よりも小さく、前記第２ゲート電極は、２つの前記延在部によって囲まれた領域の外側に位置することを特徴とする請求項８に記載のワード線ドライバー。

【請求項13】

前記ＰＭＯＳ領域は、
前記第２方向に沿って配列された第１ＰＭＯＳ領域及び第２ＰＭＯＳ領域を含み、前記第２ＰＭＯＳ領域は、前記第１ＰＭＯＳ領域と前記ＮＭＯＳ領域との間に位置し、
同一の前記第１ゲート電極の２つの前記延在部は、前記第２ＰＭＯＳ領域の同一の前記第１アクティブ領域を覆い、かつ２つの前記延在部は、さらに前記第１ＰＭＯＳ領域の前記第１方向に沿って配列された２つの前記第１アクティブ領域をそれぞれ覆い、
ここで、前記第１方向において、前記第１ＰＭＯＳ領域の隣接する前記延在部の間の距離は、前記第２ＰＭＯＳ領域の隣接する前記延在部の間の距離よりも大きいことを特徴とする請求項１１に記載のワード線ドライバー。

【請求項14】

前記第３チャネル領域と少なくとも１つの前記第２チャネル領域は、同一の前記第２アクティブ領域に属することを特徴とする請求項７に記載のワード線ドライバー。

【請求項15】

同一の前記第１ゲート電極に対応する一つの前記プルダウントランジスタの前記第２ドレイン領域は、前記保持トランジスタの前記第３ドレイン領域と共有され、同一の前記第１ゲート電極に対応する別の一つの前記プルダウントランジスタの前記第２ドレイン領域は、同一の前記保持トランジスタの前記第３ソース領域と共有されることを特徴とする請求項１４に記載のワード線ドライバー。

【請求項16】

一つの前記第１ゲート電極に対応する一つの前記プルダウントランジスタの前記第２ドレイン領域は、前記保持トランジスタの前記第３ドレイン領域と共有され、別の一つの前記第１ゲート電極に対応する一つの前記プルダウントランジスタの前記第２ドレイン領域は、同一の前記保持トランジスタの前記第３ソース領域と共有されることを特徴とする請求項１４に記載のワード線ドライバー。

【請求項17】

各前記第１ゲート電極は、４×Ｎ個の前記第１チャネル領域及び４×Ｎ個の前記第２チャネル領域を覆い、各前記第１ゲート電極で構成された前記プルアップトランジスタ及び前記プルダウントランジスタは、２×Ｎ個の前記保持トランジスタに電気的に接続され、Ｎが１以上の正の整数であることを特徴とする請求項７に記載のワード線ドライバー。

【請求項18】

複数の前記第１アクティブ領域は、前記ＮＭＯＳ領域に近く設けられた少なくとも２つの前記第１アクティブ領域を含み、２つの前記第１アクティブ領域は、前記第１方向に沿って離間して配列され、かつスペーサ領域を有し、前記第２ゲート電極と前記スペーサ領域は、前記第２方向に沿って対向して設けられていることを特徴とする請求項７に記載のワード線ドライバー。

【請求項19】

記憶装置であって、
複数本のサブワード線及び複数本のビット線に接続された複数の記憶ユニットを含む記憶ユニットアレイと、
請求項１－６のいずれか一項に記載のワード線駆動回路、又は、請求項７－１８のいずれか一項に記載のワード線ドライバーと、を含む、記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願への相互参照）
本開示は、２０２２年６月２４日に提出された、名称が「ワード線駆動回路及びワード線ドライバー、記憶装置」であり、出願番号が２０２２１０７３１４０４．２である中国特許出願の優先権を主張し、当該中国特許出願で開示された全内容が参照により本明細書に組み込まれる。

【0002】

本開示の実施例は、半導体分野に関し、特にワード線駆動回路及びワード線ドライバー、記憶装置に関する。

【背景技術】

【0003】

メモリは、一般的な半導体構造であり、半導体構造のサイズの連続的な縮小に伴い、より多くのメモリをチップに組み込むことが可能になり、それによって製品容量の増加に役立つ。動的ランダムアクセスメモリ（ＤＲＡＭ：ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）では、ワード線とビット線を用いてメモリユニットに／メモリユニットからデータを書き込み／読み取り、ワード線に印加された電圧に基づいて動作する必要がある。

【0004】

ＤＲＡＭの容量の増大に伴い、１本のワード線に接続されるメモリユニットの数が増加し、かつワード線間の距離が小さくなるため、速度遅延の問題が発生する可能性がある。ワード線電圧の遅延を改善するために、１本のワード線を複数のサブワード線に分割し、サブワード線ドライバー（ＳＷＤ：ｓｕｂｗｏｒｄ－ｌｉｎｅｄｒｉｖｅｒ）を用いて各サブワード線を駆動することができ、サブワード線ドライバーは、ワード線駆動回路に設けられてもよい。

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、現在のワード線駆動回路のレイアウト面積が大きいため、メモリの集積度は低い。

【課題を解決するための手段】

【0006】

本開示の実施例は、少なくとも２つのサブワード線ドライバーを含み、各サブワード線ドライバーがメインワード線及びサブワード線に接続され、メインワード線がイネーブル信号を提供するために用いられ、サブワード線ドライバーが保持トランジスタを含み、保持トランジスタの第１端部及び第２端部がそれぞれ異なるサブワード線に接続され、保持トランジスタのゲート電極が第２駆動信号を受信し、サブワード線ドライバーは、第１駆動信号及びイネーブル信号に応答して、選択されたサブワード線に第１駆動信号を提供し、選択されたサブワードが保持トランジスタの第１端部又は第２端部に接続されたサブワード線であり、第１駆動信号、イネーブル信号及び第２駆動信号に応答して、保持トランジスタの第１端部及び第２端部を導通させるように構成される、ワード線駆動回路を提供する。

【0007】

幾つかの実施例では、同一のメインワード線は、少なくとも２つのサブワード線ドライバーに接続され、同一のメインワード線は、少なくとも２本のサブワード線に対応し、第１端部及び第２端部に接続された２本のサブワード線は、それぞれ同一のメインワード線に対応している。

【0008】

幾つかの実施例では、少なくとも２つのメインワード線ドライバーは、それぞれ異なるメインワード線に接続され、異なるメインワード線は、異なるサブワード線に対応し、第１端部及び第２端部に接続された２本のサブワード線は、それぞれ異なるメインワード線に対応している。

【0009】

幾つかの実施例では、保持トランジスタは、ＮＭＯＳ（Ｎ－ｔｙｐｅＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを含む。

【0010】

幾つかの実施例では、サブワード線ドライバーは、プルアップトランジスタであって、ゲート電極がメインワード線に接続され、ソース電極が第１駆動信号を受信し、ドレイン電極がサブワード線及び保持トランジスタの第１端部又は第２端部に接続される、プルアップトランジスタと、プルダウントランジスタであって、ゲート電極がメインワード線に接続され、ドレイン電極がプルアップトランジスタのドレイン電極に接続され、ソース電極が第３駆動信号を受信する、プルダウントランジスタと、を含む。

【0011】

幾つかの実施例では、プルアップトランジスタは、ＰＭＯＳ（Ｐ－ｔｙｐｅＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを含み、プルダウントランジスタは、ＮＭＯＳトランジスタを含む。

【0012】

それに応じて、本開示の実施例は、ＰＭＯＳ領域であって、第１方向に沿って延在する複数の第１アクティブ領域を含み、第１アクティブ領域は、第１チャネル領域と、第１チャネル領域の対向している両側にそれぞれ位置する第１ソース領域及び第１ドレイン領域とを含む、ＰＭＯＳ領域と、ＮＭＯＳ領域であって、ＰＭＯＳ領域と共に第２方向に沿って配列され、第１方向に沿って延在する複数の第２アクティブ領域を含み、第２アクティブ領域は、第２チャネル領域と、第２チャネル領域の対向している両側にそれぞれ位置する第２ソース領域及び第２ドレイン領域とを含み、第２アクティブ領域は、第３チャネル領域と、第３チャネル領域の対向している両側にそれぞれ位置する第３ソース領域及び第３ドレイン領域とをさらに含む、ＮＭＯＳ領域と、第１ゲート電極であって、各々が第２方向に沿って延在して複数の第１チャネル領域及び複数の第２チャネル領域を覆い、メインワード線に電気的に接続され、第１ゲート電極、第１ソース領域及び第１ドレイン領域がプルアップトランジスタを構成し、第１ゲート電極、第２ソース領域及び第２ドレイン領域がプルダウントランジスタを構成する、第１ゲート電極と、複数の第２ゲート電極であって、各々が対応する第３チャネル領域を覆い、第２ゲート電極、第３ソース領域及び第３ドレイン領域が保持トランジスタを構成する、複数の第２ゲート電極と、を含み、一つのプルアップトランジスタの第１ドレイン領域は、一つのプルダウントランジスタの第２ドレイン領域に電気的に接続され、かつ対応するサブワード線に電気的に接続され、同一の保持トランジスタの第３ドレイン領域は、一つのプルダウントランジスタの第２ドレイン領域に電気的に接続され、第３ソース領域は、別の一つのプルダウントランジスタの第２ドレイン領域に電気的に接続される、ワード線ドライバーをさらに提供する。

【0013】

幾つかの実施例では、各第１ゲート電極は、第１方向に沿って離間して配列され、第２方向に沿って延在して複数の第１チャネル領域及び複数の第２チャネル領域を覆う少なくとも２つの延在部と、第１方向に沿って隣接して配列された延在部に接続された接続部と、を含む。

【0014】

幾つかの実施例では、接続部は、隣接する第１アクティブ領域間の領域を覆い、かつ第１アクティブ領域と第２アクティブ領域との間の領域をさらに覆う。

【0015】

幾つかの実施例では、第１方向において、ＮＭＯＳ領域の隣接する延在部の間の距離は、一部のＰＭＯＳ領域の隣接する延在部の間の距離よりも大きく、第２ゲート電極は、隣接する延在部の間に位置する。

【0016】

幾つかの実施例では、ＰＭＯＳ領域は、第２方向に沿って配列された第１ＰＭＯＳ領域及び第２ＰＭＯＳ領域を含み、第２ＰＭＯＳ領域は、第１ＰＭＯＳ領域とＮＭＯＳ領域との間に位置し、同一の第１ゲート電極の２つの延在部は、第１ＰＭＯＳ領域の同一の第１アクティブ領域を覆い、かつ２つの延在部は、さらに第２ＰＭＯＳ領域の第１方向に沿って配列された２つの第１アクティブ領域をそれぞれ覆い、第１方向に沿い、第１ＰＭＯＳ領域の隣接する延在部間の距離は、第２ＰＭＯＳ領域の隣接する延在部間の距離よりも小さい。

【0017】

幾つかの実施例では、第１方向において、ＮＭＯＳ領域の隣接する延在部間の距離は、一部のＰＭＯＳ領域の隣接する延在部間の距離よりも小さく、第２ゲート電極は、２つの延在部分によって囲まれる領域の外側に位置する。

【0018】

幾つかの実施例では、ＰＭＯＳ領域は、第２方向に沿って配列された第１ＰＭＯＳ領域及び第２ＰＭＯＳ領域を含み、第２ＰＭＯＳ領域は、第１ＰＭＯＳ領域とＮＭＯＳ領域との間に位置し、同一の第１ゲート電極の２つの延在部は、第２ＰＭＯＳ領域の同一の第１アクティブ領域を覆い、かつ２つの延在部は、さらに第１ＰＭＯＳ領域の第１方向に沿って配列された２つの第１アクティブ領域をそれぞれ覆い、第１方向に沿い、第１ＰＭＯＳ領域の隣接する延在部間の距離が第２ＰＭＯＳ領域の隣接する延在部間の距離よりも大きい。

【0019】

幾つかの実施例では、第３チャネル領域と少なくとも１つの第２チャネル領域は、同一の第２アクティブ領域に属する。

【0020】

幾つかの実施例では、同一の第１ゲート電極に対応する一つのプルダウントランジスタの第２ドレイン領域は、保持トランジスタの第３ドレイン領域と共有され、同一の第１ゲート電極に対応する別の一つのプルダウントランジスタの第２ドレイン領域は、同一の保持トランジスタの第３ソース領域と共有される。

【0021】

幾つかの実施例では、一つの第１ゲート電極に対応する一つのプルダウントランジスタの第２ドレイン領域は、保持トランジスタの第３ドレイン領域と共有され、別の一つの第１ゲート電極に対応する一つのプルダウントランジスタの第２ドレイン領域は、同一の保持トランジスタの第３ドレイン領域と共有される。

【0022】

幾つかの実施例では、各第１ゲート電極は、４×Ｎ個の第１チャネル領域及び４×Ｎ個の第２チャネル領域を覆い、各第１ゲート電極で構成されたプルアップトランジスタ及びプルダウントランジスタは、２×Ｎ個の保持トランジスタに電気的に接続され、Ｎが１以上の正の整数である。

【0023】

幾つかの実施例では、複数の第１アクティブ領域は、ＮＭＯＳ領域に近く設けられた少なくとも２つの第１アクティブ領域を含み、２つの第１アクティブ領域は、第１方向に沿って離間して配置され、かつスペーサ領域を有し、第２ゲート電極とスペーサ領域は、第２方向に沿って対向して設けられている。

【0024】

それに応じて、本開示の実施例は、複数本のサブワード線及び複数本のビット線に接続された複数の記憶ユニットを含む記憶ユニットアレイと、上記のいずれか一項によって提供されるワード線駆動回路、又は、上記のいずれか一項によって提供されるワード線ドライバーと、を含む、記憶装置をさらに提供する。

【0025】

本開示の実施例で提供されるワード線駆動回路の技術案では、少なくとも２つのサブワード線ドライバーを含み、各サブワード線ドライバーがメインワード線及びサブワード線に接続されるため、サブワード線ドライバーは、メインワード線によって受信されたイネーブル信号に基づいてサブワード線を駆動することができる。サブワード線ドライバーは、保持トランジスタを含み、かつ保持トランジスタの第１端部及び第２端部は、それぞれ異なるサブワード線に接続され、即ち２本のサブワード線は、同一の保持トランジスタを共有し、サブワード線ドライバーは、第１駆動信号及びイネーブル信号に応答して、保持トランジスタの一方の端部に接続されたサブワード線を駆動することができ、かつ保持トランジスタは、第１駆動信号、イネーブル信号及び第２駆動信号に基づいて保持トランジスタの他方の端部に接続されたサブワード線を、選択されていない状態に維持することもできる。つまり、２本のサブワード線が１つの保持トランジスタを共有するように設けられることにより、保持トランジスタの一方の端部に接続された１本のサブワード線を駆動するとともに、保持トランジスタの他方の端部に接続された別のサブワード線を、選択されていない状態（未選択状態）にすることができ、これにより、ワード線駆動回路の性能を維持したまま、ワード線駆動回路の占有面積を削減することができ、それによってワード線駆動回路のレイアウト面積を削減することができる。

【図面の簡単な説明】

【0026】

【図1】ワード線駆動回路の回路図である。

【図2】サブワード線システムアーキテクチャ図である。

【図3】本開示の実施例によるワード線駆動回路の回路図である。

【図4】本開示の実施例による別のワード線駆動回路の回路図である。

【図5】本開示の実施例によるさらなる別のワード線駆動回路の回路図である。

【図6】本開示の実施例によるさらなる別のワード線駆動回路の回路図である。

【図7】本開示の実施例によるワード線駆動回路の各信号のタイミング図である。

【図8】本開示の実施例による第１ワード線ドライバーのレイアウト構造図である。

【図9】本開示の実施例による第２ワード線ドライバーのレイアウト構造図である。

【図10】本開示の実施例による第３ワード線ドライバーのレイアウト構造図である。

【図11】本開示の実施例による第４ワード線ドライバーのレイアウト構造図である。

【図12】本開示の実施例による第５ワード線ドライバーのレイアウト構造図である。

【発明を実施するための形態】

【0027】

１つ又は複数の実施例は、それに対応する添付図面におけるピクチャで例示的に説明されており、これらの例示的な説明は、実施例に対する限定を構成するものではなく、特に明記しない限り、添付図面の図面は、縮尺の限定を構成しない。本開示の実施例又は従来技術における技術案をより明確に説明するために、以下に実施例に必要な添付図面を簡単に紹介する。明らかに、以下の説明における図面は、本開示の幾つかの実施例に過ぎず、当業者にとって、創造的な労力をせずに、これらの図面に基づいて他の図面を得ることができる。

【0028】

背景技術から、現在のワード線駆動回路のレイアウト面積が大きい問題があることがわかる。分析により、現在のワード線駆動回路のレイアウト面積が大きい問題の原因の１つは、図１及び図２を参照すると、現在、ワード線駆動回路には、少なくとも１つのサブワード線ドライバーが含まれることであることがわかり、サブワード線ドライバーは、メインワード線ＭＷＬｂ及びサブワード線ＷＬに接続され、サブワード線ドライバーは、保持トランジスタをさらに含み、保持トランジスタ１の第１端部は、サブワード線ＷＬに接続され、他方の端部は、低レベルのＶＫＫに結合される。サブワード線ドライバーは、イネーブル信号及び駆動信号ＰＸＩＤを受信し、サブワード線ＷＬに駆動信号ＰＸＩＤを提供して当該サブワード線ＷＬを駆動する。サブワード線ＷＬを選択する必要がない場合、イネーブル信号、駆動信号ＰＸＩＤ及び駆動信号ＰＸＩＢに応答して保持トランジスタの第１端部及び第２端部を導通させることができ、これにより、保持トランジスタ１の第１端部は、低レベルのＶＫＫに結合され、さらに保持トランジスタ１の第１端部に接続されたサブワード線ＷＬは、サブワード線ＷＬをオフにするように、低レベルのＶＫＫにプルダウンされる。つまり、１つの保持トランジスタは、サブワード線を選択されていない状態に維持させるように、１本のサブワード線のみを制御するために用いられる。図２を参照して分かるように、ワード線駆動回路には、ＭＷＬｂ１及びＭＷＬｂ２としてそれぞれ表記される２本のメインワード線があり、かつ各メインワード線は、２つのサブワード線ドライバーＳＷＤにそれぞれ対応し、各保持トランジスタは、サブワード線に電気的に接続され（図では、複数本のサブワード線がそれぞれＷＬ０からＷＬ１５として表記されている）、これにより、サブワード線ドライバーは、対応する駆動信号ＰＸＩＢ、対応する駆動信号ＰＸＩＤにそれぞれ応答して、サブワード線のオフを制御し、これは、ワード線駆動回路のレイアウトでより多くの空間を占有している。

【0029】

本開示の実施例は、ワード線駆動回路及びワード線ドライバー、記憶装置を提供する。ワード線駆動回路は、少なくとも２つのワード線ドライバーを含み、かつ各ワード線ドライバーは、メインワード線及びサブワード線に接続されている。サブワード線ドライバー内の保持トランジスタの第１端部及び第２端部は、それぞれ２つのサブワード線に接続され、即ち２本のサブワード線は、同一の保持トランジスタを共有する。保持トランジスタの一端に接続されたサブワード線が駆動される場合、保持トランジスタは、保持トランジスタの他端に接続されたサブワード線を選択されていない状態にすることができ、これにより、ワード線駆動回路の性能を維持したまま、ワード線駆動回路の占有面積を小さくし、ワード線駆動回路のレイアウト面積を削減する。

【0030】

以下に図面を参照して本開示の各実施例を詳細に説明する。しかしながら、当業者は、本開示の各実施例において、読者が本開示をよりよく理解するために多くの技術的詳細が提供されることを理解することができる。しかし、これらの技術的詳細、及び以下の各実施例に基づく様々な変更及び修正がなくても、本開示で保護が要求される技術案を実現することができる。

【0031】

図３は本開示の実施例によるワード線駆動回路の回路図である。

【0032】

図３から図６を参照すると、ワード線駆動回路は、少なくとも２つのサブワード線ドライバー１００を含み、各サブワード線ドライバー１００は、メインワード線ＭＷＬ及びサブワード線に接続され、メインワード線ＭＷＬは、イネーブル信号を提供するために用いられ、サブワード線ドライバー１００は、保持トランジスタ１０１を含み、保持トランジスタ１０１の第１端部及び第２端部は、それぞれ異なるサブワード線に接続され、保持トランジスタ１０１のゲート電極は、第２駆動信号を受信し、サブワード線ドライバー１００は、第１駆動信号ＰＸＩＤ及びイネーブル信号に応答して、選択されたサブワード線に第１駆動信号ＰＸＩＤを提供し、選択されたサブワード線が保持トランジスタ１０１の第１端部又は第２端部に接続されたサブワード線であり、第１駆動信号ＰＸＩＤ、イネーブル信号及び第２駆動信号ＰＸＩＢに応答して、保持トランジスタ１０１の第１端部及び第２端部を導通させるように構成される。

【0033】

保持トランジスタ１０１の第１端部及び第２端部がそれぞれ異なるサブワード線に接続されるように設けられ、即ち２つのサブワード線は、同一の保持トランジスタ１０１を共有し、ワード線ドライバーが第１駆動信号ＰＸＩＤ及びイネーブル信号に応答して、選択されたサブワード線に第１駆動信号ＰＸＩＤを提供する場合、保持トランジスタ１０１の第１端部又は第２端部に接続されたサブワード線は、選択され、保持トランジスタ１０１に接続された別のサブワード線は、選択されていなく、ワード線ドライバーが第１駆動信号ＰＸＩＤ、イネーブル信号及び第２駆動信号ＰＸＩＢに応答して、保持トランジスタ１０１の第１端部及び第２端部を導通させる場合、選択されたサブワード線のレベルは、当該選択されたワード線をオフにするために、選択されていないサブワード線のレベルと一致するようにプルされる。即ち、保持トランジスタ１０１の一端に接続されたサブワード線が駆動される場合、保持トランジスタ１０１は、保持トランジスタ１０１の他端に接続されたサブワード線を選択されていない状態にすることができ、これにより、ワード線駆動回路の性能を維持したまま、ワード線駆動回路の占有面積を小さくし、ワード線駆動回路のレイアウト面積を削減する。

【0034】

図３及び図４を参照すると、幾つかの実施例では、同一のメインワード線ＭＷＩは、少なくとも２つのサブワード線ドライバー１００に接続され、同一のメインワード線ＭＷＩは、少なくとも２本のサブワード線に対応し、第１端部及び第２端部に接続された２本のサブワード線は、それぞれ同一のメインワード線ＭＷＩに対応している。つまり、同一のメインワード線ＭＷＬによって提供されるイネーブル信号は、対応する複数本のサブワード線を駆動するために用いられてもよい。図４に示すように、１本のメインワード線ＭＷＬは、８つのサブワード線ドライバー１００に接続されてもよく、１本のメインワード線ＭＷＬは、８本のサブワード線に対応し、かつ１本のメインワード線ＭＷＬは、４つの保持トランジスタ１０１のみに対応し、即ち１本のメインワード線ＭＷＬは、４つの保持トランジスタ１０１を共有することができ、メインワード線ＭＷＬが２本である場合、合計１６本のサブワード線を駆動することができるが、保持トランジスタ１０１の数は、８個だけでよい。１本のメインワード線ＭＷＬが８つの保持トランジスタ１０１に対応している場合と比較して、サブワード線ドライバー１００の占有面積が大幅に縮小されるため、ワード線駆動回路のレイアウト面積を大幅に削減させることができる。

【0035】

図５及び図６を参照すると、他の幾つかの実施例では、少なくとも２つのメインワード線ＭＷＬドライバーは、それぞれ異なるメインワード線ＭＷＬに接続され、異なるメインワード線ＭＷＬは、異なるサブワード線に対応し、第１端部及び第２端部に接続された２本のサブワード線は、それぞれ異なるメインワード線ＭＷＬに対応している。図６に示すように、メインワード線ＭＷＬの数は、２本であってもよく、各メインワード線ＭＷＬは、それぞれ８つのサブワード線ドライバー１００に接続され、１本のメインワード線ＭＷＬは、８つの保持トランジスタ１０１に対応している。ここで、異なるメインワード線ＭＷＬに接続された２つのサブワード線ドライバー１００が同一の保持トランジスタ１０１を共有するため、２本のメインワード線ＭＷＬは、８つの保持トランジスタ１０１を共有する。つまり、２本のメインワード線ＭＷＬは、合計１６本のサブワード線を駆動することができるが、保持トランジスタ１０１の数は、依然として８個だけでよく、これにより、サブワード線ドライバー１００内の保持トランジスタ１０１の数を減らすことができ、ワード線駆動回路のレイアウトの面積は、小さくなる。

【0036】

１本のメインワード線ＭＷＬが幾つかのサブワード線ドライバー１００に接続されるかに関わらず、かつ１本のメインワード線ＭＷＬが４つの保持トランジスタ１０１を共有するか、２本のメインワード線ＭＷＬが８つの保持トランジスタ１０１を共有するかに関わらず、１つのサブワード線駆動回路において、同一の時点で１本のサブワード線のみを駆動することができ、残りのサブワード線は、すべて選択されていない状態である。

【0037】

サブワード線ドライバー１００は、メインワード線ＭＷＬによって提供されたイネーブル信号、サブワード線ドライバー１００に入力された第１駆動信号ＰＸＩＤ及び第２駆動信号ＰＸＩＢに応答して、選択されたサブワード線を活性化又はプリチャージすることができ、イネーブル信号、第１駆動信号ＰＸＩＤ及び第２駆動信号ＰＸＩＢは、外部回路によって提供されてもよい。幾つかの実施例では、第１駆動信号ＰＸＩＤは、高電圧レベルであってもよく、サブワード線ドライバー１００は、サブワード線を高電圧で駆動することができる。それに応じて、高電圧レベルがサブワード線を駆動するために用いられる場合、低電圧レベルは、サブワード線をオンにするために用いられてもよい。

【0038】

図３及び図５を参照すると、１つのサブワード線ドライバー１００は、１つのサブワード線に接続されるが、１つの保持トランジスタ１０１は、それぞれ２本の異なるサブワード線に接続される。したがって、ワード線駆動回路において、サブワード線ドライバー１００の数は、保持トランジスタ１０１の数の２倍であり、即ち１つの保持トランジスタ１０１に接続された２本のサブワード線は、それぞれ２つのサブワード線ドライバー１００にも接続されている。

【0039】

ワード線駆動回路において、その中の１つのワード線ドライバーがそれに接続されたサブワード線を駆動する場合、残りのサブワード線ドライバー１００に接続されたサブワード線は、すべて選択されていない状態にあり、即ちワード線駆動回路において、同一の時点で１本のサブワード線のみを選択することができる。これにより、保持トランジスタ１０１の第１端部又は第２端部のうちの一方に接続されたサブワード線が選択されると、保持トランジスタ１０１の第１端部又は第２端部の他方に接続されたサブワード線は、選択されていない状態にあることがわかる。これにより、保持トランジスタ１０１の第１端部及び第２端部がオンになる場合、保持トランジスタ１０１の第１端部に接続されたサブワード線のレベルが保持トランジスタ１０１の第２端部に接続されたサブワード線のレベルと一致するようにプルされるため、選択されたサブワード線のレベルは、選択されていないサブワード線のレベルと一致するようにプルダウンされてもよく、選択されたサブワード線は、オフ状態になる。

【0040】

幾つかの実施例では、保持トランジスタ１０１は、ＮＭＯＳトランジスタを含む。第２駆動信号ＰＸＩＢは、高レベル信号であってもよく、保持トランジスタ１０１は、高レベル信号に応答してオンになり、保持トランジスタ１０１の第１端部及び第２端部をオンにし、第１端部と第２端部がオンになる場合、第１端部及び第２端部に接続された２つのサブワード線のレベルは一致する。具体的には、保持トランジスタ１０１の第１端部に接続されたサブワード線が選択されると、保持トランジスタ１０１の第２端部に接続されたサブワード線は、選択されていない状態にある。サブワード線が高電圧レベルに応答して駆動される場合、保持トランジスタ１０１の第１端部のノードは、高電圧レベルにあり、第２端部のノードは、低電圧レベルにある。保持トランジスタ１０１の第１端部及び第２端部がオンになる場合、保持トランジスタ１０１の第１端部のノードのレベルが第２端部のノードのレベルと一致するようにプルダウンされ、即ち保持トランジスタ１０１の第１端部のノードは、負の電圧レベルを有し、これは、保持トランジスタ１０１の第１端部に接続されたサブワード線を負の電圧でプリチャージすることに相当し、トランジスタの第１端部に接続されたサブワード線がオンになることが保証される。

【0041】

明らかに、本開示の実施例において、保持トランジスタ１０１の第１端部及び第２端部がそれぞれ２本のサブワード線に接続されるように設けられるため、保持トランジスタ１０１の第１端部及び第２端部がオンになると、第１端部のノードのレベルが第２端部のノードのレベルと一致し、即ち選択されたワード線の電圧と選択されていないワード線の電圧が一致することを保証し、それによって選択されたワード線がオフにされ得ることを確保することができる。

【0042】

幾つかの実施例では、サブワード線ドライバー１００は、ゲート電極がメインワード線ＭＷＬに接続され、ソース電極が第１駆動信号ＰＸＩＤを受信し、ドレイン電極がサブワード線及び保持トランジスタ１０１の第１端部又は第２端部に接続されるプルアップトランジスタ１０２と、ゲート電極がメインワード線ＭＷＬに接続され、ドレイン電極がプルアップトランジスタ１０２のドレイン電極に接続され、ソース電極が第３駆動信号ＶＫＫを受信するプルダウントランジスタ１０３と、を含む。プルアップトランジスタ１０２は、イネーブル信号及び第１駆動信号ＰＸＩＤに応答してサブワード線を第１駆動信号ＰＸＩＤのレベルにプルアップし、サブワード線は、第１駆動信号ＰＸＩＤに応答して駆動され、プルダウントランジスタ１０３は、イネーブル信号に応答してサブワード線を第３駆動信号ＶＫＫのレベルにプルダウンし、サブワード線は、第３駆動信号ＶＫＫに応答してオフになる。幾つかの実施例において、第１駆動信号ＰＸＩＤは、高レベルであってもよく、第３駆動信号ＶＫＫは、低レベルであってもよく、例えば、第３駆動信号ＶＫＫの電圧は、０又は０未満であってもよい。

【0043】

具体的には、サブワード線ドライバー１００がサブワード線を駆動する場合、プルアップトランジスタ１０２のゲート電極は、イネーブル信号に応答してプルアップトランジスタ１０２をオンにし、第１駆動信号ＰＸＩＤは、プルアップトランジスタ１０２のソース電極からドレイン電極に伝送される。プルアップトランジスタ１０２のドレイン電極がサブワード線に接続されているため、第１駆動信号ＰＸＩＤは、サブワード線のレベルを第１駆動信号ＰＸＩＤのレベルにプルアップさせるように、プルアップトランジスタ１０２のドレイン電極からサブワード線に伝送される。

【0044】

サブワード線ドライバー１００がサブワード線をオフにする場合、プルダウントランジスタ１０３のゲート電極は、イネーブル信号に応答してプルダウントランジスタ１０３をオンにし、第３駆動信号ＶＫＫは、プルダウントランジスタ１０３のソース電極からドレイン電極に伝送されるが、プルダウントランジスタ１０３のドレイン電極は、プルアップトランジスタ１０２のドレイン電極に接続され、かつプルアップトランジスタ１０２のドレイン電極は、サブワード線に接続され、それによって第３駆動信号ＶＫＫは、サブワード線のレベルを第３駆動信号ＶＫＫにプルダウンさせるように、プルダウントランジスタ１０３のドレイン電極からサブワード線に伝送される。

【0045】

なお、イネーブル信号又は第３駆動信号ＶＫＫに不安定の問題が存在する可能性があるため、又は、ワード線駆動回路が外部ノイズに干渉されるため、サブワード線のレベルが０よりも小さくない可能性があり、したがって、第３駆動信号ＶＫＫのみに頼ってサブワード線を完全にオフにすることができない可能性がある。本開示の実施例において、保持トランジスタ１０１の第１端部及び第２端部が２本のサブワード線に接続されるように設けられるため、保持トランジスタ１０１の第１端部及び第２端部がオンになる場合、選択されたワード線の電圧は、選択されていないワード線の電圧と一致するようにプルダウンされる。即ち、保持トランジスタ１０１は、選択されたワード線の電圧を負電圧のレベルに結合させて、オフにされることができる。したがって、イネーブル信号又は第３駆動信号ＶＫＫのレベルがどのように変化するかに関わらず、選択されていないワード線は、すべて安定した電圧値を維持することができる。

【0046】

幾つかの実施例では、プルアップトランジスタ１０２は、ＰＭＯＳ（Ｐ－ｔｙｐｅＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを含み、プルダウントランジスタ１０３は、ＮＭＯＳ（Ｎ－ｔｙｐｅＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを含む。つまり、プルアップトランジスタ１０２は、低レベル信号に応答してオンになり、プルダウントランジスタ１０３は、高レベル信号に応答してオンになり、それによってプルアップトランジスタ１０２とプルダウントランジスタ１０３は、互いに干渉しないことを達成し、サブワード線の駆動及びオフをそれぞれ制御することができる。

【0047】

具体的には、プルアップトランジスタ１０２がＰＭＯＳトランジスタであり、プルダウントランジスタ１０３がＮＭＯＳトランジスタである場合、ワード線駆動回路の動作原理は以下の通りである：

【0048】

２つのサブワード線ドライバー１００を第２サブワード線ドライバー、第２サブワード線ドライバーとしてそれぞれ表記し、かつ保持トランジスタ１０１の第１端部に接続されたサブワード線を第１サブワード線ＷＬ１として表記し、保持トランジスタ１０１の第２端部に接続されたサブワード線を第２サブワード線ＷＬ２として表記する。ここで、第１サブワード線ＷＬ１は、第２サブワード線ドライバーに接続され、第２サブワード線ＷＬ２は、第２サブワード線ドライバーに接続される。

【0049】

第２サブワード線ドライバーは、第１サブワード線ＷＬ１を駆動し、このとき、第２サブワード線ＷＬ２は、選択されていない状態にある。

【0050】

第２サブワード線ドライバーは、低レベルのイネーブル信号、高レベルの第１駆動信号ＰＸＩＤ及び低レベルの第２駆動信号ＰＸＩＢに応答して、第１サブワード線ＷＬ１を駆動し、具体的には、プルアップトランジスタ１０２は、低レベルのイネーブル信号に応答してオンになり、高レベルの第１駆動信号ＰＸＩＤは、プルアップトランジスタ１０２のソース電極からプルアップトランジスタ１０２のドレイン電極に伝送され、同時に、保持トランジスタ１０１は、低レベルの第２駆動信号ＰＸＩＢに応答してオフになり、これにより、第１サブワード線ＷＬ１のレベルは、第１駆動信号ＰＸＩＤにプルアップされ、高レベルを有し、それによって駆動される。

【0051】

第２サブワード線ドライバーは、高レベルのイネーブル信号、低レベルの第１駆動信号ＰＸＩＤ及び高レベルの第２駆動信号ＰＸＩＢに応答して、第１サブワード線ＷＬ１をオフにする。プルダウントランジスタ１０３は、高レベルのイネーブル信号に応答してオンになり、プルアップトランジスタ１０２は、低レベルのイネーブル信号に応答してオフになり、第３駆動信号ＶＫＫは、第１サブワード線ＷＬ１のレベルを低レベルの第３駆動信号ＶＫＫにプルダウンさせるように、プルダウントランジスタ１０３のソース電極からプルダウントランジスタ１０３のドレイン電極に伝送される。それと同時に、保持トランジスタ１０１は、第１サブワード線ＷＬ１のレベルを第２サブワード線ＷＬ２のレベルに一致させるように、高レベルの第２駆動信号ＰＸＩＢに応答してオンになるが、第２サブワード線ＷＬ２が選択されていない状態にあるため、第１サブワード線ＷＬ１がオフにあり、選択されていない状態になることを保証することができる。

【0052】

第２サブワード線ドライバーによる第２サブワード線ＷＬ２の駆動及びサブワード線のオフの原理は、第２サブワード線ドライバーと同じであるため、以下に説明が省略される。なお、第２サブワード線ドライバーと第２サブワード線ドライバーが同一の保持トランジスタ１０１に対応するため、選択された第２サブワード線ＷＬ２をオフにする必要がある場合、第２サブワード線ＷＬ２のレベルを第１サブワード線ＷＬ１にプルダウンさせるように、保持トランジスタ１０１の第１端部及び第２端部を導通させることにより、第２サブワード線ＷＬ２をオフにすることができる。つまり、２本のサブワード線のオフの制御を達成するために、１つの保持トランジスタ１０１は、２本の異なるサブワード線に接続されるように設けられてもよい。

【0053】

図３を参照すると、幾つかの実施例では、第２サブワード線ドライバー及び第２サブワード線ドライバーは、同一のメインワード線ＭＷＬに接続され、このとき、メインワード線ＭＷＬにイネーブル信号が入力されると、第２サブワード線ドライバーの上部トランジスタ及び下部トランジスタのゲート電極、第２サブワード線ドライバーのプルアップトランジスタ１０２のゲート電極は、メインワード線ＭＷＬからのイネーブル信号を同時に受信する。したがって、１つのサブワード線のみを駆動できることを考慮するため、２本のサブワード線が同時になることを防止するために、第２サブワード線ドライバーのプルアップトランジスタ１０２のソース電極によって受信される第１駆動信号ＰＸＩＤは、第２サブワード線ドライバーのプルアップトランジスタ１０２のソース電極によって受信される第１駆動信号ＰＸＩＤのレベルと異なるように設けられてもよい。

【0054】

図５を参照すると、幾つかの実施例では、第２サブワード線ドライバー及び第２サブワード線ドライバーは、それぞれ異なるメインワード線ＭＷＬに接続され、例えば、第１ワード線ドライバーは、第１メインワード線ＭＷＬ１に接続され、第２ワード線ドライバーは、第２メインワード線ＭＷＬ２に接続され、これにより、第１ワード線ドライバー及び第２ワード線ドライバーは、第１メインワード線ＭＷＬ１からのイネーブル信号及び第２メインワード線ＭＷＬ２からのイネーブル信号にそれぞれ応答して、接続されたサブワード線をそれぞれ駆動することができる。

【0055】

図７を参照すると、図７は本開示の実施例によるワード線駆動回路の各信号のタイミング図である。

【0056】

サブワード線が駆動される場合、まず、第１駆動信号ＰＸＩＤのレベルがプルアップされ、第１駆動信号ＰＸＩＤのレベルがプルアップされると同時に、第２駆動信号ＰＸＩＢのレベルがプルダウンされ、次にイネーブル信号のレベルがプルダウンされ、それによってサブワード線が駆動される。

【0057】

サブワード線がオフになる場合、まず、第１駆動信号ＰＸＩＤのレベルがプルダウンされ、第１駆動信号ＰＸＩＤのレベルが一定期間プルダウンされた後、第２駆動信号ＰＸＩＢのレベルがプルアップされ、即ち第２駆動信号ＰＸＩＢのレベルがプルアップされる時点は、第１駆動信号ＰＸＩＤのレベルがプルダウンされる時点よりも遅くなる。第２駆動信号ＰＸＩＢが高レベルである場合、保持トランジスタは、オフ状態にあり、これにより、保持トランジスタをより長い時間オフにすることができ、保持トランジスタのエージング速度を遅くすることができる。

【0058】

上記の開示された実施例で提供されるワード線駆動回路の技術案では、ワード線駆動回路は、少なくとも２つのワード線ドライバーを含み、かつ各ワード線ドライバーは、メインワード線ＭＷＬ及びサブワード線に接続される。サブワード線ドライバー１００の保持トランジスタ１０１の第１端部及び第２端部は、２本のサブワード線にそれぞれ接続され、即ち、２本のサブワード線は、同一の保持トランジスタ１０１を共有している。保持トランジスタ１０１の一端に接続されたサブワード線が駆動される場合、保持トランジスタ１０１は、保持トランジスタ１０１の他端に接続されたサブワード線を選択されていない状態にすることができ、これにより、ワード線駆動回路の性能を維持したまま、ワード線駆動回路の占有面積を小さくし、ワード線駆動回路のレイアウト面積を削減する。

【0059】

それに応じて、本開示の実施例は、前の実施例で提供されるワード線駆動回路を形成するために利用可能なワード線ドライバーをさらに提供する。以下に本開示で提供されるワード線ドライバーを詳細に説明する。

【0060】

図８を参照すると、ワード線ドライバーは、第１方向Ｘに沿って延在する複数の第１アクティブ領域１１０を含み、第１アクティブ領域１１０が第１チャネル領域、第１チャネル領域の対向している両側にそれぞれ位置する第１ソース領域１２及び第１ドレイン領域１３を含むＰＭＯＳ領域１０と、ＰＭＯＳ領域１０と共に第２方向Ｙに沿って配列され、第１方向Ｘに沿って延在する複数の第２アクティブ領域１２０を含み、第２アクティブ領域１２０が第２チャネル領域１４、第２チャネル領域１４の対向している両側にそれぞれ位置する第２ソース領域１５及び第２ドレイン領域１６を含み、第２アクティブ領域１２０が第３チャネル領域、第３チャネル領域の対向している両側にそれぞれ位置する第３ソース領域１７及び第３ドレイン領域をさらに含むＮＭＯＳ領域１１と、各々が第２方向Ｙに沿って延在して複数の第１チャネル領域及び複数の第２チャネル領域１４を覆い、メインワード線ＭＷＬに電気的に接続される第１ゲート電極１３０であって、第１ゲート電極１３０、第１ソース領域１２及び第１ドレイン領域１３がプルアップトランジスタを構成する第１ゲート電極１３０と、各々が対応する第３チャネル領域を覆う複数の第２ゲート電極１４０であって、第２ゲート電極１４０、第３ソース領域１７及び第３ドレイン領域が保持トランジスタを構成する複数の第２ゲート電極１４０と、を含み、プルアップトランジスタの第１ドレイン領域１３は、プルダウントランジスタの第２ドレイン領域１６に電気的に接続され、かつ対応するサブワード線に電気的に接続され、同一の保持トランジスタの第３ドレイン領域は、プルダウントランジスタの第２ドレイン領域１６に電気的に接続され、第３ソース領域１７は、別のプルダウントランジスタの第２ドレイン領域１６に電気的に接続される。

【0061】

ＰＭＯＳ領域１０は、ＰＭＯＳトランジスタを形成するために用いられ、プルアップトランジスタは、ＰＭＯＳ領域１０内に位置し、即ちプルアップトランジスタは、ＰＭＯＳトランジスタであり、ＮＭＯＳ領域１１は、ＮＭＯＳトランジスタを形成するために用いられ、プルダウントランジスタは、ＮＭＯＳ領域１１内に位置し、これにより、プルダウントランジスタは、ＮＭＯＳトランジスタである。第１ドレイン領域１３は、プルアップトランジスタのドレイン電極を形成するために用いられ、第２ドレイン領域１６は、プルダウントランジスタのドレイン電極を形成するために用いられ、プルアップトランジスタ１０２の第１ドレイン領域１３は、プルダウントランジスタの第２ドレイン領域１６に電気的に接続され、かつ第１ドレイン領域１３及び第２ドレイン領域１６は、それぞれサブワード線にも電気的に接続される。このように、サブワード線を駆動するための駆動信号は、プルアップトランジスタのソース電極を介してプルアップトランジスタのドレイン電極に伝送され、サブワード線に入力されて、サブワード線の駆動を制御することができ、サブワード線をオフにするための駆動信号は、プルダウントランジスタのソース電極を介してプルダウントランジスタのドレイン電極に伝送され、サブワード線に入力されてサブワード線のオフを制御することができる。また、プルアップトランジスタとプルダウントランジスタが異なるタイプのトランジスタであるため、プルアップトランジスタがオンになると、プルダウントランジスタがオフになり、それによってプルアップトランジスタは、サブワード線を駆動するために用いられてもよく、プルダウントランジスタがオンになると、プルアップトランジスタがオフになり、それによってプルダウントランジスタは、サブワード線を駆動するために用いられてもよい。即ち、プルアップトランジスタとプルダウントランジスタは、それぞれサブワード線を駆動及びオフにするために用いられてもよい。

【0062】

１つのプルアップトランジスタと１つのプルダウントランジスタは、１本のサブワード線の駆動及びオフのための１つのサブワード線ドライバーを形成するために用いられてもよいことが理解できる。プルアップトランジスタとプルダウントランジスタが異なるタイプのトランジスタであり、プルアップトランジスタがＰＭＯＳ領域１０に位置し、プルダウントランジスタがＮＭＯＳ領域１１に位置するため、幾つかの実施例において、金属層も含むことができ、金属層は、プルアップトランジスタの第１ドレイン領域１３及びプルダウントランジスタの第２ドレイン領域１６を電気的に接続するために用いられる。

【0063】

図８を参照すると、幾つかの実施例において、第１ドレイン領域１３の数が８個であり、かつ第２ドレイン領域１６が８個である場合、ＰＭＯＳ領域１０に位置する第１ドレイン領域１３の記号は、それぞれ（１）、（２）、（３）、（４）、（５）、（６）、（７）、（８）として表記され、ＮＭＯＳ領域１１に位置する第２ドレイン領域１６の記号は、それぞれ（１）、（２）、（３）、（４）、（５）、（６）、（７）、（８）として表記される。金属層を用いて第１ドレイン領域１３と第２ドレイン領域１６とを電気的に接続する場合、金属層は、同じ記号を有する第１ドレイン領域１３と第２ドレイン領域１６に接続されるように設けられてもよく、例えば、金属層は、ＰＭＯＳ領域１０内の記号（１）の第１ドレイン領域１３及びＮＭＯＳ領域１１内の記号（１）の第２ドレイン領域１６に電気的に接続されてもよい。このように、複数の金属層が第１ドレイン領域１３及び第２ドレイン領域１６に接続された後、複数の金属層の延在方向が一致し、即ち第２方向Ｙに沿って延在し、これは、レイアウトの複雑さを簡素化することに役立つ。他の幾つかの実施例では、金属層は、異なる記号を有する第１ドレイン領域１３と第２ドレイン領域１６に接続されるように設けられてもよく、例えば、金属層は、ＰＭＯＳ領域１０の記号（１）の第１ドレイン領域１３及びＮＭＯＳ領域１１内の記号（２）の第２ドレイン領域１６に電気的に接続されてもよく、金属層が１つの第１ドレイン領域１３と１つの第２ドレイン領域１６とを対応して接続させることを満足するだけでよい。

【0064】

具体的には、幾つかの実施例において、金属層は、導電性プラグを介して第１ドレイン領域１３及び第２ドレイン領域１６に電気的に接続される。

【0065】

第１ゲート電極１３０は、メインワード線ＭＷＬとして用いられ、同時に複数のプルアップトランジスタ及びプルダウントランジスタのゲート電極として用いられることができ、これにより、複数のプルアップトランジスタ及びプルダウントランジスタは、第１ゲート電極１３０によって提供されたイネーブルタイプに応答して複数本のサブワード線を駆動することができる。

【0066】

第３ドレイン領域は、保持トランジスタのドレイン電極として用いられ、第３ソース領域１７は、保持トランジスタのソース電極として用いられ、同一の保持トランジスタの第３ソース領域１７と第３ドレイン領域は、それぞれ２つの異なるプルダウントランジスタの第２ドレイン領域１６に接続され、即ち同一の保持トランジスタのソース電極及びドレイン電極は、それぞれ２つの異なるプルダウントランジスタのドレイン電極に接続される。２つの異なるプルダウントランジスタのドレイン電極が２本の異なるサブワード線にも接続されるため、同一の保持トランジスタのソース電極及びドレイン電極は、それぞれ２本の異なるサブワード線にも電気的に接続され、このように、１つの保持トランジスタは、２本の異なるサブワード線の電圧を安定に維持する役割を果たすことができる。これは、同一の時点で、ワード線ドライバーが１本のサブワード線のみを駆動することができるためであり、例えば、サブワード線の数が２である場合、保持トランジスタに接続された１つのサブワード線が選択されると、別のサブワード線は、選択されていない状態にある。選択されたサブワード線をオフにする必要がある場合、保持トランジスタのソース電極及びドレイン電極がオンになるため、選択されたサブワード線のレベルは、選択されていないサブワード線のレベルと一致するようにプルされ、これにより、選択されたサブワード線を完全にオフにすることができることを保証することができる。

【0067】

１つの保持トランジスタが１本のサブワード線を制御するために用いられる場合と比較して、本開示の実施例では、１つの保持トランジスタのソース電極及びドレイン電極は、２つのサブワード線を制御するために、それぞれ電気的に接続されるように設けられ、これにより、ワード線ドライバー内の保持トランジスタの数を大幅に減らし、さらにワード線ドライバーのレイアウト面積を削減させることができる。

【0068】

幾つかの実施例では、各第１ゲート電極１３０は、第１方向Ｘに沿って離間して配列され、第２方向Ｙに沿って延在して複数の第１チャネル領域及び複数の第２チャネル領域１４を覆う少なくとも２つの延在部と、第１方向Ｘに沿って隣接して配列された延在部に接続された接続部１３１と、を含む。２つの延在部は、複数の第１チャネル領域及び第２チャネル領域１４を覆い、その結果、１つの第１ゲート電極１３０は、複数のプルアップトランジスタ及びプルダウントランジスタのオンを制御するために、複数の第１チャネル領域及び複数の第２チャネル領域１４に電気的に接続され、それによってプルアップトランジスタとプルダウントランジスタは、それぞれサブワード線の駆動及びオフに用いられてもよい。接続部１３１が第１方向Ｘにおいて、隣接して配列された延在部に接続されるため、離間して配列された２つの延在部は、電気的に接続されて、複数のプルアップトランジスタ及び第２プルダウントランジスタのオンを制御するための１本のメインワード線ＭＷＬを形成する。

【0069】

幾つかの実施例では、第１ゲート電極１３０の材料は、ポリシリコン又は金属のうちの少なくとも１つを含むことができる。

【0070】

幾つかの実施例では、接続部１３１は、隣接する第１アクティブ領域１１０間の領域を覆い、かつ第１アクティブ領域１１０と第２アクティブ領域１２０の間の領域をさらに覆う。接続部１３１が第１アクティブ領域１１０と第２アクティブ領域１２０の間の領域のみを覆う場合と比較して、接続部１３１は、第１アクティブ領域１１０及び第２アクティブ領域１２０の間の領域を同時に覆うように設けられ、その結果、接続部１３１の体積が増加し、これにより、接続部１３１の抵抗を小さくすることができ、これは、信号遅延を減少させることに役立ち、それによってワード線ドライバーの性能を向上させる。

【0071】

具体的には、幾つかの実施例では、第１アクティブ領域１１０の数が複数である場合、接続部１３１は、隣接する各第１アクティブ領域１１０間の領域を覆うことができ、そのうちの１つの隣接する第１アクティブ領域１１０の間の領域のみを覆うこともできる。

【0072】

他の幾つかの実施例では、接続部１３１は、第１アクティブ領域１１０と第２アクティブ領域１２０との間の領域のみを覆うことができ、これにより、工程の複雑さを低下させ、接続部１３１を形成するための材料を節約することができる。

【0073】

図８を参照すると、幾つかの実施例では、第１方向Ｘに沿って、ＮＭＯＳ領域１１の隣接する延在部間の距離は、一部のＰＭＯＳ領域１０の隣接する延在部間の距離よりも大きく、第２ゲート電極１４０は、隣接する延在部の間に位置する。つまり、一部のＰＭＯＳ領域１０の隣接する延在部間の距離が小さく、第２ゲート電極１４０の占有面積を削減することにより、ワード線ドライバーのレイアウト面積を削減させることに役立つ。第２ゲート電極１４０の両側に位置する延在部は、２つの異なるプルアップトランジスタのゲート電極として用いられてもよく、保持トランジスタの第３ドレイン領域及び保持トランジスタの第３ソース領域１７は、それぞれ２つの異なるプルダウントランジスタの第２ドレイン領域１６に電気的に接続される。したがって、第２ゲート電極１４０が２つの延在部の間に位置する場合、保持トランジスタと両側の異なるプルダウントランジスタの第２ドレイン領域１６との間の電気的接続を形成することに役立ち、それによってレイアウトの合理性が向上する。

【0074】

第２ゲート電極１４０の両側に位置する延在部は、同一の第１ゲート電極１３０に属し、つまり、同一のメインワード線は、２つのサブワード線ドライバーに接続され、２つのサブワード線ドライバーは、同一の保持トランジスタを共有し、即ち１本のメインワード線は、１つの保持トランジスタのみに対応する。具体的には、対応する回路図について図３及び図４を参照することができ、同一のメインワード線ＭＷＬは、少なくとも２つのサブワード線ドライバー１００に接続され、同一のメインワード線ＭＷＬは、少なくとも２本のサブワード線に対応し、第１端部及び第２端部に接続された２本のサブワード線は、それぞれ同一のメインワード線ＭＷＬに対応している。サブワード線ドライバー１００の数が８個である場合、１本のメインワード線ＭＷＬは、８つのサブワード線ドライバー１００に接続されてもよく、１本のメインワード線ＭＷＬは、８本のサブワード線に対応し、かつ２本のサブワード線は、１つのサブワード線ドライバー１００を共有し、即ち１本のメインワード線ＭＷＬは、４つの保持トランジスタ１０１のみに対応し、これにより、メインワード線ＭＷＬが２本である場合、１６本のサブワード線を駆動することができるが、保持トランジスタ１０１は８個だけでよく、それによってワード線ドライバーのレイアウト面積を大幅に削減させることができる。

【0075】

具体的には、第２ゲート電極１４０が隣接する２つの延在部の間に位置する場合、ワード線ドライバーによるサブワード線の駆動及びサブワード線のオフの原理は、次のとおりである：第１ゲート電極１３０が２つのプルアップトランジスタのゲート電極及び２つのプルダウントランジスタのゲート電極であることを例とし、２つのプルアップトランジスタがそれぞれ第１プルアップトランジスタ及び第２プルアップトランジスタとして表記され、プルダウントランジスタは、それぞれ第１プルダウントランジスタ及び第２プルダウントランジスタとして表記され、ここで、第１プルダウントランジスタは、保持トランジスタ１０１のソース電極に電気的に接続され、第２プルダウントランジスタは、保持トランジスタのドレイン電極に電気的に接続される。

【0076】

第１プルアップトランジスタに接続されたサブワード線を駆動する原理は次のとおりである：第１ゲート電極１３０にイネーブル信号が入力され、第１プルアップトランジスタ及び第２プルアップトランジスタのゲート電極は、イネーブル信号に応答してオンになり、保持トランジスタは、低レベルの第２駆動信号ＰＸＩＢに応答してオフになり、第１プルアップトランジスタのソース電極に高レベルの第１駆動信号ＰＸＩＤが入力され、第２プルアップトランジスタのソース電極に低レベルの第１駆動信号ＰＸＩＤが入力され、これにより、第１プルアップトランジスタに接続されたサブワード線は、高レベルを有して駆動され、第２プルアップトランジスタに接続されたサブワード線は、低レベルを有してオフになる。

【0077】

第１プルアップトランジスタに接続されたサブワード線をオフにする原理は、次のとおりである：第１ゲート電極１３０にイネーブル信号が入力され、第１プルダウントランジスタ及び第２プルダウントランジスタのゲート電極は、イネーブル信号に応答してオンになり、保持トランジスタは、高レベルの第２駆動信号ＰＸＩＢに応答してオンになり、第１プルダウントランジスタのソース電極に低レベルの第３駆動信号ＶＫＫが入力され、これにより、第１プルダウントランジスタのドレイン電極に接続されたサブワード線は、低レベルを有するが、保持トランジスタのソース電極及びドレイン電極は、それぞれ異なるプルダウントランジスタに接続され、したがって、第１プルダウントランジスタに接続されたサブワード線のレベルは、第２プルダウントランジスタに接続されたサブワード線のレベルにプルダウンされ、それによって第１ダウントランジスタに接続されたサブワード線は、オフになる。

【0078】

第２プルダウントランジスタに接続されたサブワード線を駆動し、及び第２プルダウントランジスタに接続されたサブワード線をオフにするプロセスは、上記プロセスと同じであるため、ここで説明が省略される。

【0079】

幾つかの実施例では、各第１ゲート電極１３０は、４×Ｎ個の第１チャネル領域及び４×Ｎ個の第２チャネル領域１４を覆い、各第１ゲート電極１３０で構成されたプルアップトランジスタ及びプルダウントランジスタは、２×Ｎ個の保持トランジスタに電気的に接続され、Ｎが１以上の正の整数である。つまり、第１チャネル領域の数と第２チャネル領域１４の数が等しく維持されるため、プルアップトランジスタの数は、プルダウントランジスタの数と同じであり、各々のプルアップトランジスタ及びプルダウントランジスタ１０３は、１つのサブワード線ドライバーを構成する。保持トランジスタの数がプルアップトランジスタ又はプルダウントランジスタ１０３の数の半分であるため、２つのサブワード線ドライバーは、１つの保持トランジスタを共有することができ、それによってワード線ドライバー内の保持トランジスタの数を減らし、さらにワード線ドライバーのレイアウト面積を削減することに役立つ。

【0080】

具体的には、図８及び図４を参照すると、幾つかの実施例において、Ｎは２であり、延在部は２つであり、１つの延在部は、４個の第１チャネル領域を覆い、かつ１つの延在部は、４つの第２チャネル領域１４をさらに覆う。これに基づき、プルアップトランジスタ１０２の数は８個であり、プルダウントランジスタ１０３の数は、８個であり、８個のサブワード線ドライバー１００が構成され、各サブワード線ドライバー１００は、１本のサブワード線に対応し、保持トランジスタ１０１の数は、４個であり、即ち１つの保持トランジスタ１０１は、２本のサブワード線を制御するために用いられ、さらに第１ゲート電極１３０によって形成された１本のメインワード線ＭＷＬは、８本のサブワード線を制御するために用いられ、第１ゲート電極１３０の数が２である場合、２本のメインワード線ＭＷＬは、８本のサブワード線を制御するために用いられる。

【0081】

他の幾つかの実施例では、図９を参照すると、Ｎは３であってもよく、延在部は３つであり、１つの延在部は、４つの第１チャネル領域を覆い、かつ１つの延在部は、４つの第２チャネル領域１４をさらに覆う。これに基づき、プルアップトランジスタの数は１２個であり、プルダウントランジスタの数は、１２個であり、１２個のサブワード線ドライバーが構成され、各サブワード線ドライバーは、１本のサブワード線に対応し、保持トランジスタの数は、６個であり、即ち１つの保持トランジスタは、２本のサブワード線を制御するために用いられ、さらに第１ゲート電極１３０によって形成された１本のメインワード線は、１２本のサブワード線を制御するために用いられ、第１ゲート電極１３０の数が２である場合、２本のメインワード線は、２４本のサブワード線を制御するために用いられる。

【0082】

幾つかの実施例では、ＰＭＯＳ領域１０は、第２方向Ｙに沿って配列された第１ＰＭＯＳ領域２１及び第２ＰＭＯＳ領域２２を含み、第２ＰＭＯＳ領域２２は、第１ＰＭＯＳ領域２１とＮＭＯＳ領域１１との間に位置し、同一の第１ゲート電極１３０の２つの延在部は、第１ＰＭＯＳ領域２１の同一の第１アクティブ領域１１０を覆い、かつ２つの延在部は、第２ＰＭＯＳ領域２２の第１方向Ｘに沿って配列された２つの第１アクティブ領域１１０をそれぞれ覆い、ここで、第１方向Ｘに沿い、第１ＰＭＯＳ領域２１の隣接する延在部間の距離は、第２ＰＭＯＳ領域の隣接する延在部間の距離よりも小さい。

【0083】

同一の第１ゲート電極１３０の２つの延在部が第１ＰＭＯＳ領域２１の同一の第１アクティブ領域１１０を覆うため、形成された第１ゲート電極１３０の２つの延在部は、第１ＰＭＯＳ領域２１の同一の第１アクティブ領域１１０に電気的に接続され、それによって２つのプルアップトランジスタを形成する。２つの延在部は、第２ＰＭＯＳ領域２２の第１方向Ｘに沿って配列された２つの第１アクティブ領域１１０をそれぞれ覆い、これにより、２つの延在部は、それぞれ２つの第１アクティブ領域１１０に電気的に接続され、２つのプルアップトランジスタを形成する。第１ゲート電極１３０の２つの延在部が同一のアクティブ領域に位置するため、第１ＰＭＯＳ領域２１の隣接する延在部の間の距離が小さく、これにより、第１ゲート電極１３０の占有面積を小さくし、さらにレイアウト面積を削減することができる。

【0084】

具体的には、幾つかの実施例では、第１ＰＭＯＳ領域２１の第１アクティブ領域１１０において、各延在部は、第１チャンネル領域を覆い、第１ソース領域１２は、２つの第１延在部の間に位置し、第１駆動信号ＰＸＩＤを入力するために用いられる。第１ドレイン領域１３は、チャネル領域の第１延在部から離れた側に位置し、プルアップトランジスタを形成するために用いられる。ここで、２つの第１延在部の間に位置する第１ソース領域１２の数は、１つであってもよく、第１ドレイン領域１３の数は、２つであってもよく、即ち２つのプルアップトランジスタは、同一の第１ソース領域１２を共有し、これにより、形成されたワード線ドライバーの集積度を向上させ、レイアウト面積をさらに小さくすることに役立つ。

【0085】

第２ＰＭＯＳ領域２２の第１アクティブ領域１１０において、各延在部は、第１チャンネル領域を覆い、第１ソース領域１２及び第１ドレイン領域１３は、第１チャネル領域の両側に位置する。ここで、第１ドレイン領域１３は、２つの延在部の間に位置することができ、第１ソース領域１２は、別の第１ゲート電極１３０に対応するプルアップトランジスタのソース電極としても用いられてもよく、これにより、複数本の第１ゲート電極１３０がある場合、アクティブ領域全体のサイズを小さくし、それによってレイアウト面積を削減することができる。

【0086】

図１０を参照すると、幾つかの実施例では、第１方向Ｘに沿って、ＮＭＯＳ領域１１の隣接する延在部間の距離は、一部のＰＭＯＳ領域１０の隣接する延在部間の距離よりも小さく、第２ゲート電極１４０は、２つの延在部によって囲まれる領域の外側に位置する。これにより、離間して配列された複数本の第１ゲート電極１３０がある場合、ＮＭＯＳ領域１１のうちの異なる第１ゲート電極１３０の延在部の間の距離が大きく、第２ゲート電極１４０を形成するために多くの空間を提供する。第２ゲート電極１４０の両側に位置する延在部は、それぞれ２つの異なるプルアップトランジスタのゲート電極として用いられ、第２ゲート電極１４０の両側に位置する延在部は、異なる第１ゲート電極１３０に属し、これにより、形成された同一の保持トランジスタは、異なるメインワード線ＭＷＬに対応している。

【0087】

対応する回路図について図５及び図６を参照することができ、異なるメインワード線ＭＷＬに接続された２つのサブワード線ドライバー１００は、同一の保持トランジスタ１０１を共有する。同一のメインワード線ＭＷＬに８つのサブワード線ドライバー１００が接続される場合、１本のメインワード線ＭＷＬは、８つの保持トランジスタ１０１に対応し、かつ２本のメインワード線ＭＷＬは、８つの保持トランジスタ１０１を共有する。つまり、２本のメインワード線ＭＷＬは、合計１６本のサブワード線を駆動することができるが、保持トランジスタ１０１の数は、依然として８個だけでよく、これにより、サブワード線ドライバー１００内の保持トランジスタ１０１の数を減らすことができ、ワード線駆動回路のレイアウトの面積は、小さくなる。２本の異なるメインワード線ＭＷＬに接続されたサブワード線ドライバー１００が接続されたサブワード線を駆動する場合、異なるメインワード線ＭＷＬからのイネーブル信号にそれぞれ応答し、接続されたサブワード線をそれぞれ駆動することができる。

【0088】

幾つかの実施例では、ＰＭＯＳ領域１０は、第２方向Ｙに沿って配列された第１ＰＭＯＳ領域２１及び第２ＰＭＯＳ領域２２を含み、第２ＰＭＯＳ領域２２は、第１ＰＭＯＳ領域２１とＮＭＯＳ領域１１との間に位置し、同一の第１ゲート電極１３０の２つの延在部は、第２ＰＭＯＳ領域２２の同一の第１アクティブ領域１１０を覆い、かつ２つの延在部は、第１ＰＭＯＳ領域２１の第１方向Ｘに沿って配列された２つの第１アクティブ領域１１０をそれぞれ覆い、ここで、第１方向Ｘに沿い、第１ＰＭＯＳ領域２１の隣接する延在部間の距離は、第２ＰＭＯＳ領域２２の隣接する延在部間の距離よりも大きい。つまり、第１ＰＭＯＳ領域２１に沿って第２ＰＭＯＳ領域２２に向かう方向において、同一の第１ゲート電極１３０の２つの延在部の間の距離は、小さくなる傾向にあり、第２ＰＭＯＳ領域と隣接するＮＭＯＳ領域１１において、同一の第１ゲート電極１３０の２つの延在部の間の距離も小さく、これにより、第２ＰＭＯＳ領域２２に位置する２つの延在部の方向は、ＮＭＯＳ領域１１の２つの延在部の方向と類似又は同じであり、レイアウト設計の複雑さを低下させることに役立つ。

【0089】

具体的には、第１ＰＭＯＳ領域２１の第１アクティブ領域１１０において、各延在部は、第１チャネル領域を覆い、第１ソース領域１２及び第１ドレイン領域１３は、第１チャネル領域の両側に位置する。ここで、第１ドレイン領域１３は、２つの延在部の間に位置することができ、第１ソース領域１２は、別の第１ゲート電極１３０によって形成されたプルアップトランジスタのソース電極としても用いられてもよく、これにより、複数本の第１ゲート電極１３０がある場合、アクティブ領域全体のサイズを小さくし、それによってレイアウト面積を削減することができる。

【0090】

第２ＰＭＯＳ領域２２の第１アクティブ領域１１０において、各延在部は、第１チャネル領域を覆い、第１ソース領域１２は、２つの第１延在部の間に位置し、第１駆動信号ＰＸＩＤを入力するために用いられる。第１ドレイン領域１３は、チャネル領域の第１延在部から離れた側に位置し、プルアップトランジスタを形成するために用いられる。ここで、２つの第１延在部の間に位置する第１ソース領域１２の数は、１つであってもよく、第１ドレイン領域１３の数は、２つであってもよく、即ち２つのプルアップトランジスタは、同一の第１ソース領域１２を共有し、これにより、形成されたワード線ドライバーの集積度を向上させ、レイアウト面積をさらに小さくすることに役立つ。

【0091】

図１０を参照すると、幾つかの実施例において、同一の第１ゲート電極１３０の２つの延在部の間に接続部１３１があり、接続部１３１は、第２ＰＭＯＳ領域２２のうち、隣接する２つの第１アクティブ領域１１０の間に位置し、かつ隣接する第１アクティブ領域１１０と第２アクティブ領域１２０との間に位置する。これにより、第１ゲート電極１３０の体積を大きくすることができるだけでなく、第２ＰＭＯＳ領域２２内の隣接する２つの延在部の間の距離が小さいため、接続部１３１の長さを短く設定することができ、電気信号が接続部１３１を介して伝送される場合、遅延を低減することができる。

【0092】

図１１を参照すると、他の幾つかの実施例において、接続部１３１は、第１ＰＭＯＳ領域２１内の隣接する２つの第１アクティブ領域１１０の間に位置することもでき、第１ゲート電極１３０の体積をさらに増加させることができ、それによって第１ゲート電極１３０の抵抗が小さくなり、これは電気信号の伝送を改善することに役立つ。

【0093】

幾つかの実施例では、第３チャネル領域と少なくとも１つの第２チャネル領域１４は、同一の第２アクティブ領域１２０に属する。第３チャネル領域と第２チャネル領域１４の両方は、ＮＭＯＳ領域１１に位置し、即ち第３チャネル領域に対応する第２アクティブ領域１２０のドーパントイオンタイプは、第２チャネル領域１４に対応する第２アクティブ領域１２０のドーパントイオンタイプと同じであり、したがって、第３チャネル領域と第２チャネル領域が同一の第２アクティブ領域１２０を共有するように設けられることにより、プロセスフローを簡素化することに役立つだけでなく、第２アクティブ領域１２０の空間を節約し、ワード線ドライバーのレイアウト構造の集積度を向上させ、レイアウト構造の面積を削減することもできる。

【0094】

具体的には、図８を参照すると、幾つかの実施例では、第２ゲート電極１４０が同一の第１ゲート電極１３０の隣接する延在部の間に位置する場合、同一の第１ゲート電極１３０に対応するプルダウントランジスタの第２ドレイン領域１６は、保持トランジスタの第３ドレイン領域と共有され、同一の第１ゲート電極１３０に対応する別のプルダウントランジスタの第２ドレイン領域１６は、同一の保持トランジスタの第３ドレイン領域と共有される。第２ゲート電極１４０は、形成された第２ゲート電極１４０が第３チャネル領域に電気的に接続されるように、第３チャネル領域の表面に覆われ、第２ゲート電極１４０は、保持トランジスタのゲート電極として用いられ、第３チャネル領域の両側の第３ドレイン領域及び第３ソース領域１７は、保持トランジスタのドレイン電極及びソース電極として用いられる。第２ゲート電極１４０の両側に位置する２つの延在部は、それぞれ２つの異なるプルダウントランジスタのゲート電極として第３駆動信号ＶＫＫを提供するために用いられる。ここで、第３ドレイン領域は、その中の１つのプルダウントランジスタのドレイン電極として用いられてもよく、第３ソース領域１７は、別のプルダウントランジスタのドレイン電極として用いられてもよい。２つのプルダウントランジスタの第２ソース領域１５は、延在部の第３ゲート電極から離れた側に位置し、プルダウントランジスタのソース電極として用いられる。幾つかの実施例では、第２ソース領域１５は、別の第１ゲート電極１３０に対応するプルダウントランジスタのソース電極として用いられてもよい。つまり、同一のプルダウントランジスタの第２ドレイン領域１６は、保持トランジスタの第３ドレイン領域と共有され、第２ソース領域１５は、別の第１ゲート電極１３０に対応するプルダウントランジスタの第２ソース領域１５と共有され、これにより、第２アクティブ領域１２０の占有面積を大幅に小さくすることができ、それによってワード線ドライバーの集積度が向上する。

【0095】

図１０を参照すると、他の幾つかの実施例では、第２ゲート電極１４０が２つの延在部によって囲まれた領域の外側に位置し、即ち第２ゲート電極１４０が２本の隣接する第１ゲート電極１３０の間に位置する場合、第１ゲート電極１３０に対応するプルダウントランジスタ１０３の第２ドレイン領域１６は、保持トランジスタ１０１の第３ドレイン領域と共有され、別の第１ゲート電極１３０に対応するプルダウントランジスタ１０３の第２ドレイン領域１６は、同一の保持トランジスタ１０１の第３ドレイン領域１７と共有される。第２ゲート電極１４０の両側に位置する２つの延在部は、それぞれ異なる第１ゲート電極１３０に属し、異なるプルダウントランジスタを形成するために用いられ、即ち保持トランジスタは、２本の異なる第１ゲート電極１３０に対応するプルダウントランジスタに電気的に接続される。第３チャネル領域の一側に位置する第３ドレイン領域は、１つの第１ゲート電極１３０に対応するプルダウントランジスタのドレイン電極として用いられてもよく、第３チャネル領域の他方の側に位置する第３ソース領域１７は、別の第１ゲート電極１３０に対応するプルダウントランジスタのドレイン電極として用いられてもよい。ここで、２つの異なる第１ゲート電極１３０に対応するプルダウントランジスタの第２ソース領域１５は、延在部の第２ゲート電極１４０から離れた一側に位置し、幾つかの実施例において、同一の第１ゲート電極１３０に対応する２つの隣接するダウントランジスタは、第２ソース領域１５を共有することもでき、これにより、第２アクティブ領域１２０の占有面積を小さくし、さらにワード線ドライバーのレイアウト面積を削減させることができる。

【0096】

２つのドーピングタイプが異なるアクティブ領域が隣接する場合、ホットエレクトロン誘起パンチスルー（ＨＥＩＰ：Ｈｏｔ－Ｅｌｅｃｔｒｏｎ－ＩｎｄｕｃｅｄＰｕｎｃｈｔｈｒｏｕｇｈ）効果が発生することが理解できる。ホットエレクトロン誘起パンチスルー効果は、具体的には次のとおりである：２つのドーピングタイプが異なるアクティブ領域によって形成された回路がアナログ回路である場合、電位が互いに異なる可能性があり、２つのアクティブ領域の電位差が十分に大きい場合、アクティブ領域のディプレッション領域が外側に広がり、それによって２つのアクティブ領域間にパンチスルー電流が形成されて電気的干渉が発生する。これに基づき、幾つかの実施例では、複数の第１アクティブ領域１１０は、ＮＭＯＳ領域１１に近く設けられた少なくとも２つの第１アクティブ領域１１０を含み、２つの第１アクティブ領域１１０は、第１方向Ｘに沿って離間して配列され、かつスペーサ領域を有し、第２ゲート電極１４０とスペーサ領域は、第２方向Ｙに沿って対向して設けられている。即ち、第２ゲート電極１４０の延在方向は、スペーサ領域の延在方向と同じであり、かつ第２ゲート電極１４０は、スペーサ領域の延在線上に位置する。第２ゲート電極１４０は、第３チャネル領域を覆うために用いられ、即ち第３チャネル領域は、スペーサ領域に対向している。スペーサ領域は、離間して配列された２つの第１アクティブ領域１１０の間の隔離構造を形成するために用いられる。したがって、第２ゲート電極１４０は、隔離構造に対向するように設けられ、これにより、第２ソース領域１５の第３チャネル領域は、第１ソース領域の第１チャネル領域に隣接しなく、これは、パンチスルー効果を向上させることに役立つ。

【0097】

上記実施例で提供されるワード線ドライバーでは、同一の保持トランジスタの第３ソース領域１７及び第３ドレイン領域は、それぞれ２つの異なるプルダウントランジスタの第２ドレイン領域１６に接続され、即ち同一の保持トランジスタのソース電極及びドレイン電極は、それぞれ２つの異なるプルダウントランジスタのドレイン電極に接続される。２つの異なるプルダウントランジスタのドレイン電極が２本の異なるサブワード線にも接続されるため、１つの保持トランジスタ１０１は、２本のサブワード線を制御するために用いられる。１つの保持トランジスタが１本のサブワード線を制御するために用いられる場合と比較して、ワード線ドライバー内の保持トランジスタの数を大幅に減らすことができ、さらにワード線ドライバーのレイアウト面積を削減することができる。

【0098】

それに応じて、本開示の実施例は、複数本のサブワード線及び複数本のビット線に接続された複数の記憶ユニットを含む記憶ユニットアレイと、上記のいずれか一項によって提供されるワード線駆動回路、又は、上記のいずれか一項によって提供されるワード線ドライバーと、を含む、記憶装置をさらに提供する。幾つかの実施例では、記憶ユニットは、ＤＲＡＭ記憶ユニットであってもよい。

【0099】

当業者は、上記の各実施形態が本開示を実現するための具体的な実施例であり、実際の適用において、本開示の精神及び範囲から逸脱することなく、形態又は詳細における様々な変更を行うことができることを理解することができる。当業者であれば、本開示の精神及び範囲から逸脱することなく、様々な変更及び修正を行うことができ、したがって、本開示の保護範囲は、特許請求の範囲によって限定された範囲に準ずるべきである。

【図1】