特表 2024-530373 半導体パッケージアセンブリ及び製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-08-21

(54)【発明の名称】半導体パッケージアセンブリ及び製造方法

(51)【国際特許分類】

   H01L 23/28 20060101AFI20240814BHJP

   H01L 25/07 20060101ALI20240814BHJP

   H05K 1/14 20060101ALI20240814BHJP

   H05K 1/18 20060101ALI20240814BHJP

   H01L 25/10 20060101ALI20240814BHJP

【ＦＩ】

H01L23/28 J

H01L25/08 E

H05K1/14 A

H05K1/18 G

H01L25/08 H

H01L25/14 Z

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022564372

(86)(22)【出願日】2022-08-08

(85)【翻訳文提出日】2022-10-21

(86)【国際出願番号】 CN2022110774

(87)【国際公開番号】W WO2024007412

(87)【国際公開日】2024-01-11

(31)【優先権主張番号】202210806367.7

(32)【優先日】2022-07-08

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100145403

【弁理士】

【氏名又は名称】山尾 憲人

(74)【代理人】

【識別番号】100189555

【弁理士】

【氏名又は名称】徳山 英浩

(74)【代理人】

【識別番号】100125922

【弁理士】

【氏名又は名称】三宅 章子

(72)【発明者】

【氏名】孫 暁飛

(72)【発明者】

【氏名】全 昌鎬

【テーマコード（参考）】

4M109

5E336

5E344

【Ｆターム（参考）】

4M109AA01

4M109BA03

4M109DA06

5E336AA04

5E336BB17

5E336CC31

5E336CC55

5E336EE05

5E336GG30

5E344AA01

5E344AA22

5E344AA23

5E344BB03

5E344BB06

5E344BB07

5E344CC24

5E344DD02

5E344DD10

5E344EE30

(57)【要約】

本開示の実施例は、半導体パッケージアセンブリ及び製造方法を開示し、前記半導体パッケージアセンブリは、第１面を有する基板と、前記基板の上に位置するチップ積層構造であって、前記チップ積層構造は、前記基板に垂直な方向に沿って順次積層された複数のチップを含み、前記チップ積層構造は、前記基板の第１面に電気的に接続される、チップ積層構造と、前記チップ積層構造の上に位置する中間層であって、前記中間層は、第１相互接続面を有し、前記第１相互接続面は、第１相互接続領域及び第２相互接続領域を有し、前記第１相互接続領域は、前記基板に電気的に接続される、中間層と、前記チップ積層構造、前記中間層、及び前記基板の第１面を封止するためのパッケージ材料と、を含み、前記第１相互接続領域は、前記パッケージ材料によって封止されず、前記第２相互接続領域は、前記パッケージ材料によって封止され、且つ前記第２相互接続領域の前記パッケージ材料の上面と前記第１相互接続領域との間に所定の高さを有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体パッケージアセンブリであって、
第１面を有する基板と、
前記基板の上に位置するチップ積層構造であって、前記チップ積層構造は、前記基板に垂直な方向に沿って順次積層された複数のチップを含み、前記チップ積層構造は、前記基板の第１面に電気的に接続される、チップ積層構造と、
前記チップ積層構造の上に位置する中間層であって、前記中間層は、第１相互接続面を有し、前記第１相互接続面は、第１相互接続領域及び第２相互接続領域を有し、前記第１相互接続領域は、前記基板に電気的に接続される、中間層と、
前記チップ積層構造、前記中間層、及び前記基板の第１面を封止するためのパッケージ材料と、を含み、前記第１相互接続領域は、前記パッケージ材料によって封止されず、前記第２相互接続領域は、前記パッケージ材料によって封止され、且つ前記第２相互接続領域の前記パッケージ材料の上面と前記第１相互接続領域との間に所定の高さを有する、半導体パッケージアセンブリ。

【請求項2】

前記半導体パッケージアセンブリはさらに、
第１導電線であって、各前記チップは、前記第１導電線を介して前記基板に電気的に接続される、第１導電線と、
第２導電線であって、前記第２相互接続領域は、前記第２導電線を介して前記基板に電気的に接続される、第２導電線と、を含む、
請求項１に記載の半導体パッケージアセンブリ。

【請求項3】

前記第１相互接続領域は、複数の第１パッドを含み、前記第２相互接続領域は、複数の第２パッドを含み、前記第２パッドの数は、前記第１パッドの数より大きく、前記第２パッドの面積は、前記第１パッドの面積より小さい、
請求項１に記載の半導体パッケージアセンブリ。

【請求項4】

前記パッケージ材料の上面と前記第１相互接続領域との間の側壁と、前記基板に垂直な方向との間の夾角は第１夾角であり、前記第１夾角は、０°以上９０°未満である、
請求項１に記載の半導体パッケージアセンブリ。

【請求項5】

前記中間層は、電磁シールド層を有するベースを含む、
請求項１に記載の半導体パッケージアセンブリ。

【請求項6】

前記基板に垂直な方向において、前記基板は、第１厚さを有し、前記中間層は、第２厚さを有し、前記第１厚さは、前記第２厚さより大きい、
請求項１に記載の半導体パッケージアセンブリ。

【請求項7】

前記半導体パッケージアセンブリはさらに、第２パッケージ構造を含み、
前記第２パッケージ構造は、第１半田ボールを含み、前記第１半田ボールは、前記第１相互接続領域に電気的に接続され、前記第１半田ボールの高さは、前記所定の高さより大きい、
請求項１に記載の半導体パッケージアセンブリ。

【請求項8】

半導体パッケージアセンブリの製造方法であって、
第１面を有する基板を提供することと、
前記基板の上にチップ積層構造を形成することであって、前記チップ積層構造は、前記基板に垂直な方向に沿って順次積層された複数のチップを含み、前記チップ積層構造は、前記基板の第１面に電気的に接続されることと、
前記チップ積層構造の上に中間層を形成することであって、前記中間層は、第１相互接続面を有し、前記第１相互接続面は、第１相互接続領域及び第２相互接続領域を有し、前記第１相互接続領域は、前記基板に電気的に接続されることと、
前記チップ積層構造、前記中間層、及び前記基板の第１面を封止するためのパッケージ材料を形成することと、を含み、前記第１相互接続領域は、前記パッケージ材料によって封止されず、前記第２相互接続領域は、前記パッケージ材料によって封止され、且つ前記第２相互接続領域の前記パッケージ材料の上面と前記第１相互接続領域との間に所定の高さを有する、半導体パッケージアセンブリの製造方法。

【請求項9】

前記チップ積層構造の上に中間層を形成することは、
底部に接着層を有する中間層を提供することを含み、前記中間層は、前記接着層を介して前記チップ積層構造に接着される、
請求項８に記載の半導体パッケージアセンブリの製造方法。

【請求項10】

前記半導体パッケージアセンブリの製造方法は、
中間層を形成した後、
第１導電線を形成することであって、各前記チップは、前記第１導電線を介して前記基板に電気的に接続されることと、
第２導電線を形成することと、を更に含み、前記第２相互接続領域は、前記第２導電線を介して前記基板に電気的に接続される、
請求項８に記載の半導体パッケージアセンブリの製造方法。

【請求項11】

前記半導体パッケージアセンブリの製造方法は、
前記第１相互接続領域に複数の第１パッドを形成し、前記第２相互接続領域に複数の第２パッドを形成することを更に含み、前記第２パッドの数は、前記第１パッドの数より大きく、前記第２パッドの面積は、前記第１パッドの面積より小さい、
請求項８に記載の半導体パッケージアセンブリの製造方法。

【請求項12】

前記半導体パッケージアセンブリの製造方法は、
中間層を形成した後、前記中間層の第１相互接続領域に、前記所定の高さを有するカバー層を形成することを更に含み、前記カバー層の側壁と前記基板に垂直な方向との間の夾角は第１夾角であり、前記第１夾角は、０°以上９０°未満である、
請求項８に記載の半導体パッケージアセンブリの製造方法。

【請求項13】

前記半導体パッケージアセンブリの製造方法は、
カバー層を形成した後、第１パッケージモールドを形成することを更に含み、前記第１パッケージモールドの表面は、前記基板の表面に平行しており、前記第１パッケージモールドは、前記カバー層の上方に位置し、且つ前記カバー層と一定の距離がある、
請求項１２に記載の半導体パッケージアセンブリの製造方法。

【請求項14】

前記半導体パッケージアセンブリの製造方法は、
第１パッケージモールドをマスクフィルムとして、前記チップ積層構造、前記中間層、前記カバー層、及び前記基板の第１面を封止するためのパッケージ材料暫定層を形成することと、
前記パッケージ材料暫定層の一部を除去して、前記カバー層を露出させることと、
前記カバー層を除去して、前記第１相互接続領域を露出させることと、を更に含む、
請求項１３に記載の半導体パッケージアセンブリの製造方法。

【請求項15】

前記半導体パッケージアセンブリの製造方法は、
第２パッケージ構造を形成し、第１半田ボールが前記第１相互接続領域に電気的に接続されるように、前記第２パッケージ構造に第１半田ボールを形成することを更に含み、前記第１半田ボールの高さは、前記所定の高さより大きい、
請求項８に記載の半導体パッケージアセンブリの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願への相互参照）
本願は、２０２２年０７月０８日に中国特許局に提出された、出願番号が２０２２１０８０６３６７．７であり、発明の名称が「半導体パッケージアセンブリ及び製造方法」である中国特許出願の優先権を主張し、その内容の全てが引用により本願に組み込まれる。

【0002】

本開示は、半導体の技術分野に関し、特に、半導体パッケージアセンブリ及び製造方法に関する。

【背景技術】

【0003】

すべての部門、業界、地域において、エレクトロニクス業界は、より軽く、より速く、より小さく、多機能であり、より信頼性が高く、より費用対効果の高い製品を積極的に探求している。多くの異なる消費者からのこれらの高まる要望を満たすためには、より多くの回路を集積することで必要な機能を提供する必要がある。ほとんどすべての適用において、サイズの縮小、性能向上、及び集積回路の機能向上に対するニーズが高まっている。

【発明の概要】

【0004】

これを鑑みて、本開示の実施例は、半導体パッケージアセンブリ及び製造方法を提供する。

【0005】

本開示の実施例の第１態様によれば、半導体パッケージアセンブリを提供し、前記半導体パッケージアセンブリは、
第１面を有する基板と、
前記基板の上に位置するチップ積層構造であって、前記チップ積層構造は、前記基板に垂直な方向に沿って順次積層された複数のチップを含み、前記チップ積層構造は、前記基板の第１面に電気的に接続される、チップ積層構造と、
前記チップ積層構造の上に位置する中間層であって、前記中間層は、第１相互接続面を有し、前記第１相互接続面は、第１相互接続領域及び第２相互接続領域を有し、前記第１相互接続領域は、前記基板に電気的に接続される、中間層と、
前記チップ積層構造、前記中間層、及び前記基板の第１面を封止するためのパッケージ材料と、を含み、前記第１相互接続領域は、前記パッケージ材料によって封止されず、前記第２相互接続領域は、前記パッケージ材料によって封止され、且つ前記第２相互接続領域の前記パッケージ材料の上面と前記第１相互接続領域との間に所定の高さを有する。

【0006】

いくつかの実施例では、前記半導体パッケージアセンブリは、
第１導電線であって、各前記チップは、前記第１導電線を介して前記基板に電気的に接続される、第１導電線と、
第２導電線と、を含み、前記第２相互接続領域は、前記第２導電線を介して前記基板に電気的に接続される。

【0007】

いくつかの実施例では、前記第１相互接続領域は、複数の第１パッドを含み、前記第２相互接続領域は、複数の第２パッドを含み、ここで、前記第２パッドの数は、前記第１パッドの数より大きく、前記第２パッドの面積は、前記第１パッドの面積より小さい。

【0008】

いくつかの実施例では、前記パッケージ材料の上面と前記第１相互接続領域との間の側壁と、前記基板に垂直な方向との間の夾角は第１夾角であり、前記第１夾角は、０°以上９０°未満である。

【0009】

いくつかの実施例では、前記中間層は、電磁シールド層を有するベースを含む。
いくつかの実施例では、前記基板に垂直な方向において、前記基板は、第１厚さを有し、前記中間層は、第２厚さを有し、ここで、前記第１厚さは、前記第２厚さより大きい。

【0010】

いくつかの実施例では、前記半導体パッケージアセンブリは、
第２パッケージ構造を含み、前記第２パッケージ構造は、第１半田ボールを含み、前記第１半田ボールは、前記第１相互接続領域に電気的に接続され、ここで、前記第１半田ボールの高さは、前記所定の高さより大きい。

【0011】

本開示の実施例の第２態様によれば、半導体パッケージアセンブリの製造方法を提供し、前記方法は、
第１面を有する基板を提供することと、
前記基板の上にチップ積層構造を形成することであって、前記チップ積層構造は、前記基板に垂直な方向に沿って順次積層された複数のチップを含み、前記チップ積層構造は、前記基板の第１面に電気的に接続されることと、
前記チップ積層構造の上に中間層を形成することであって、前記中間層は、第１相互接続面を有し、前記第１相互接続面は、第１相互接続領域及び第２相互接続領域を有し、前記第１相互接続領域は、前記基板に電気的に接続されることと、
前記チップ積層構造、前記中間層、及び前記基板の第１面を封止するためのパッケージ材料を形成することと、を含み、ここで、前記第１相互接続領域は、前記パッケージ材料によって封止されず、前記第２相互接続領域は、前記パッケージ材料によって封止され、且つ前記第２相互接続領域の前記パッケージ材料の上面と前記第１相互接続領域との間に所定の高さを有する。

【0012】

いくつかの実施例では、前記チップ積層構造の上に中間層を形成することは、
底部に接着層を有する中間層を提供することを含み、前記中間層は、前記接着層を介して前記チップ積層構造に接着される。

【0013】

いくつかの実施例では、前記半導体パッケージアセンブリの製造方法は、
中間層を形成した後、
第１導電線を形成することであって、各前記チップは、前記第１導電線を介して前記基板に電気的に接続されることと、
第２導電線を形成することと、を更に含み、前記第２相互接続領域は、前記第２導電線を介して前記基板に電気的に接続される。

【0014】

いくつかの実施例では、前記半導体パッケージアセンブリの製造方法は、
前記第１相互接続領域に複数の第１パッドを形成し、前記第２相互接続領域に複数の第２パッドを形成することを更に含み、ここで、前記第２パッドの数は、前記第１パッドの数より大きく、前記第２パッドの面積は、前記第１パッドの面積より小さい。

【0015】

いくつかの実施例では、前記半導体パッケージアセンブリの製造方法は、
中間層を形成した後、前記中間層の第１相互接続領域に、前記所定の高さを有するカバー層を形成することを更に含み、前記カバー層の側壁と前記基板に垂直な方向との間の夾角は第１夾角であり、前記第１夾角は、０°以上９０°未満である。

【0016】

いくつかの実施例では、前記半導体パッケージアセンブリの製造方法は、
カバー層を形成した後、第１パッケージモールドを形成することを更に含み、前記第１パッケージモールドの表面は、前記基板の表面に平行しており、前記第１パッケージモールドは、前記カバー層の上方に位置し、且つ前記カバー層と一定の距離がある。

【0017】

いくつかの実施例では、前記半導体パッケージアセンブリの製造方法は、
第１パッケージモールドをマスクフィルムとして、前記チップ積層構造、前記中間層、前記カバー層、及び前記基板の第１面を封止するためのパッケージ材料暫定層を形成することと、
前記パッケージ材料暫定層の一部を除去して、前記カバー層を露出させることと、
前記カバー層を除去して、前記第１相互接続領域を露出させることと、を更に含む。

【0018】

いくつかの実施例では、前記半導体パッケージアセンブリの製造方法は、
第２パッケージ構造を形成し、前記第１半田ボールが前記第１相互接続領域に電気的に接続されるように、前記第２パッケージ構造に第１半田ボールを形成することを更に含み、ここで、前記第１半田ボールの高さは、前記所定の高さより大きい。

【0019】

本開示の実施例では、中間層を設けることにより、第２パッケージ構造は、後で中間層上の第１相互接続領域を介してチップ積層構造及び基板に接続することができ、このようにして、異なるタイプ又は異なる規格のチップ構造間の相互接続を実現することができるため、異なるチップ構造間の組み合わせがより柔軟になる。同時に、チップ積層構造と、後でチップ積層構造に接続される第２パッケージ構造は独立してパッケージングされるため、テストや故障解析もより容易になる。また、中間層の第１相互接続領域とパッケージ材料の上面との間に所定の高さがあるため、第２パッケージ構造を、パッケージ材料によって囲まれた領域内の第１相互接続領域に設けることができ、それによって構造全体の高さ及びサイズを減少させる。

【図面の簡単な説明】

【0020】

【図1】本開示の実施例による半導体パッケージアセンブリの概略構造図である。

【図2】本開示の実施例による基板の概略構造図である。

【図3】本開示の実施例による中間層の概略構造図である。

【図4】本開示の別の実施例による半導体パッケージアセンブリの概略構造図である。

【図5】本開示の実施例による半導体パッケージアセンブリの製造方法のフローチャートである。

【図6a】本開示の実施例による製造工程における半導体パッケージアセンブリのデバイス構造の概略図である。

【図6b】本開示の実施例による製造工程における半導体パッケージアセンブリのデバイス構造の概略図である。

【図6c】本開示の実施例による製造工程における半導体パッケージアセンブリのデバイス構造の概略図である。

【図6d】本開示の実施例による製造工程における半導体パッケージアセンブリのデバイス構造の概略図である。

【図6e】本開示の実施例による製造工程における半導体パッケージアセンブリのデバイス構造の概略図である。

【図6f】本開示の実施例による製造工程における半導体パッケージアセンブリのデバイス構造の概略図である。

【図6g】本開示の実施例による製造工程における半導体パッケージアセンブリのデバイス構造の概略図である。

【図6h】本開示の実施例による製造工程における半導体パッケージアセンブリのデバイス構造の概略図である。

【図6i】本開示の実施例による製造工程における半導体パッケージアセンブリのデバイス構造の概略図である。

【発明を実施するための形態】

【0021】

本開示の実施例又は従来技術における技術的解決策をより明確に説明するために、上記で、実施例の説明で使用される図面について簡単に紹介する。明らかに、上記の図面は、本開示のいくつかの実施例に過ぎず、当業者にとっては、創造的な労力を払わなくても、これらの図面に基づいて他の関連図面を得ることもできる。

【0022】

以下では、図面を参照して、本開示によって開示された例示的な実施形態についてより詳細に説明する。本開示の例示的な実施形態が図面に示されているが、理解すべきこととして、本開示は、様々な形態で実現することができ、本明細書に記載の具体的な実施形態によって限定されるべきではない。本文に提供される実施形態は、本開示がより完全に理解され、本開示の範囲を当業者に完全に伝えるためである。

【0023】

下記において、本開示をより完全に理解させるために、多くの特定の詳細が示されている。しかし、本開示がこれらの詳細のうちの１つ又は複数なくても実施することができると当業者にとって明らかである。他の例では、本開示との混同を避けるために、当技術分野でよく知られているいくつかの技術的特徴は説明されていなく、即ち、実際の実施形態のすべての特徴が本明細書に記載されておらず、周知の機能及び構成も詳細に記載されていない。

【0024】

図面において、明確にするために、層、領域、要素のサイズ、及びそれらの相対的なサイズは、誇張される可能性がある。全体を通して、同じ参照番号は同じ要素を指す。

【0025】

要素又は層が、「…上にある」、「…に隣接する」、他の要素又は層に「接続される」又は「結合される」と呼ばれる場合、それは、他の要素又は層の上に直接あり、他の要素又は層に直接隣接し、他の要素又は層に直接接続又は結合され得、又は介在する要素又は層が存在し得ることを理解されたい。逆に、要素又は層が「直接…上にある」、「…に直接隣接する」、他の要素又は層に「直接接続される」又は「直接結合される」と記載された場合、介在する要素又は層は存在しないことである。第１、第２、第３などの用語は、様々な要素、コンポーネント、領域、層及び／又はセクションを説明するために使用され得るが、これらの要素、コンポーネント、領域、層及び／又はセクションは、これらの用語によって制限されないことを理解されたい。これらの用語は、１つの要素、コンポーネント、領域、層、又はセクションを、別の要素、コンポーネント、領域、層、又はセクションと区別するためにのみ使用される。したがって、以下で論じられる第１の要素、コンポーネント、領域、層又はセクションは、本開示の教示から逸脱することなく、第２の要素、コンポーネント、領域、層又はセクションと呼ばれることもできる。しかしながら、第２の要素、コンポーネント、領域、層又はセクションの説明は、第１の要素、コンポーネント、領域、層又はセクションが本開示に必ずしも存在するわけではない。

【0026】

「…の下」、「…の下部」、「下の」、「…の下にある」、「…の上にある」、「上の」などの空間的関係用語は、本明細書では、説明の便宜上、図面に示される１つの要素又は特徴を他の要素又は特徴と関連させて説明するために使用され得る。空間的関係用語は、図示されている向きに加えて、使用中及び動作中のデバイスの異なる向きを包含することを意図していることを理解されたい。例えば、図面中のデバイスをひっくり返してから、「他の要素の下」又は「その下方」又は「その下」の要素又は特徴と記載されている要素又は特徴の向きは、他の要素又は特徴の「上」になる。したがって、「…の下部」及び「…の下」という例示的な用語は、上及び下の両方の向きを包含することができる。デバイスは、別の向き（９０度又は他の向きに回転）であり得、本明細書で使用される空間記述はそれに応じて解釈される。

【0027】

本明細書で使用される用語は、具体的な実施形態を説明することのみを目的としており、本開示を限定することを意図するものではない。本明細書で使用される場合、単数形「一」、「１つ」、及び「前記／当該」は、文脈で明確に別の方式を示さない限り、複数形も含むことを意図している。また、「構成」及び／又は「含む」という用語は、本明細書で使用される場合、前記特徴、整数、ステップ、動作、要素及び／又はコンポーネントの存在を決定するが、１つ又は複数の他の機能、整数、ステップ、動作、要素、コンポーネント、及び／又はグループの存在又は追加は除外されない。本明細書で使用される場合、「及び／又は」という用語は、関連するリストされたアイテムの任意及びすべての組み合わせを含む。

【0028】

本開示を完全に理解するようにするために、詳細なステップ及び詳細な構造を以下の説明に提示することにより、本開示の技術的解決策を説明する。本開示の好ましい実施例を以下に詳細に説明するが、本開示は、これらの詳細な説明に加えて他の実施形態も可能である。

【0029】

本開示の実施例は、半導体パッケージアセンブリを提供する。図１は、本開示の実施例による半導体パッケージアセンブリの概略構造図である。

【0030】

図１に示すように、前記半導体パッケージアセンブリは、
第１面１０１を有する基板１０と、
前記基板１０の上に位置するチップ積層構造２０であって、前記チップ積層構造２０は、前記基板１０に垂直な方向に沿って順次積層された複数のチップ２１を含み、前記チップ積層構造２０は、前記基板１０の第１面１０１に電気的に接続される、チップ積層構造２０と、
前記チップ積層構造２０の上に位置する中間層３０であって、前記中間層３０は、第１相互接続面３０１を有し、前記第１相互接続面３０１は、第１相互接続領域３１及び第２相互接続領域３２を有し、前記第１相互接続領域３１は、前記基板１０に電気的に接続される、中間層３０と、
前記チップ積層構造２０、前記中間層３０、及び前記基板１０の第１面１０１を封止するためのパッケージ材料４０と、を含み、前記第１相互接続領域３１は、前記パッケージ材料４０によって封止されず、前記第２相互接続領域３２は、前記パッケージ材料４０によって封止され、且つ前記第２相互接続領域３２上の前記パッケージ材料４０の上面４０１と前記第１相互接続領域３１との間に所定の高さｈを有する。

【0031】

本開示の実施例では、中間層を設けることにより、後述の第２パッケージ構造は、中間層上の第１相互接続領域を介してチップ積層構造及び基板に接続することができ、このようにして、異なるタイプ又は異なる規格のチップ構造間の相互接続を実現することができるため、異なるチップ構造間の組み合わせがより柔軟になる。同時に、チップ積層構造と、後でチップ積層構造に接続される第２パッケージ構造が独立してパッケージされるため、テストや故障解析もより容易になる。また、中間層の第１相互接続領域とパッケージ材料の上面との間に所定の高さがあるため、第２パッケージ構造を、パッケージ材料によって囲まれた領域内の第１相互接続領域に設けることができ、それによって構造全体の高さ及びサイズを減少させる。

【0032】

図２は、本開示の実施例による基板の概略構造図である。

【0033】

いくつかの実施例では、前記基板１０は、プリント回路基板（ＰＣＢ）又は再配線基板であってもよい。

【0034】

図２に示すように、前記基板１０は、基板ベース１１と、前記基板ベース１１の上面及び下面にそれぞれ設けられた基板上部絶縁誘電体層１２及び基板下部絶縁誘電体層１３と、を含む。

【0035】

前記基板ベース１１は、シリコンベース、ゲルマニウムベース、シリコンゲルマニウムベース、炭化ケイ素ベース、絶縁体シリコン（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベース又は絶縁体ゲルマニウム（ＧＯＩ：Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベースなどであってもよく、ガラスベースやＩＩＩ－Ｖ族化合物ベース（窒化ガリウムベースやガリウムヒ素ベースなど）など、他の元素半導体や化合物半導体を含むベースであってもよく、Ｓｉ／ＳｉＧｅなどの積層構造であってもよく、ＳｉＧｅオンインシュレータ（ＳＧＯＩ：Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）などの他のエピタキシャル構造であってもよい。

【0036】

前記基板上部絶縁誘電体層１２及び前記基板下部絶縁誘電体層１３は、ソルダーマスクフィルムであり得、例えば、前記基板上部絶縁誘電体層１２及び前記基板下部絶縁誘電体層１３の材料は、グリーンペイントであり得る。

【0037】

本開示の実施例では、前記基板１０の第１面１０１は、前記基板上部絶縁誘電体層１２の上面である。前記基板１０はさらに、前記基板下部絶縁誘電体層１３の下面である第２面１０２を含む。

【0038】

前記基板１０はさらに、前記基板上部絶縁誘電体層１２内に位置する基板上部接続パッド１４、前記基板下部絶縁誘電体層１３内に位置する基板下部接続パッド１５、及び前記基板ベース１１を貫通し、前記基板上部接続パッド１４と前記基板下部接続パッド１５とを互に接続する基板接続ビア１６、を含む。

【0039】

前記基板上部接続パッド１４及び前記基板下部接続パッド１５の材料は、アルミニウム、銅、ニッケル、タングステン、白金、及び金のうちの少なくとも１つを含み得る。前記基板接続ビア１６は、シリコン貫通ビア（ＴＳＶ）であり得る。

【0040】

前記基板１０はさらに、基板接続バンプ１７を含み、前記基板接続バンプ１７は、半導体パッケージアセンブリを外部装置に電気的に接続させることができ、外部装置からチップ積層構造を動作させるための制御信号、電力信号、及び接地信号のうちの少なくとも１つを受信するか、又は外部装置からチップ積層構造内に記憶されるデータ信号を受信することができ、また、チップ積層構造内のデータを外部装置に提供することもできる。

【0041】

前記基板接続バンプ１７は、導電性材料を含む。本開示の実施例では、前記基板接続バンプ１７は、半田ボールであり、本開示の実施例で提供される基板接続バンプの形状は、本開示の実施例における下位の、実行可能な具体的な実施形態に過ぎず、本開示を限定するものではなく、前記基板接続バンプは、他の形状構造であり得ることが理解できる。基板接続バンプの数、間隔、及び位置は、特定の配置に限定されず、様々な変更を行うことができる。

【0042】

引き続き図２を参照すると、前記基板１０はさらに、前記基板１０の対向する両側にそれぞれ位置する第１信号伝送領域１１０及び第２信号伝送領域１２０を含む。前記第１信号伝送領域１１０は、チップ積層構造２０に電気的に接続され、前記第２信号伝送領域１２０は、前記中間層３０に電気的に接続される。

【0043】

前記基板１０はさらに、前記第１信号伝送領域１１０と第２信号伝送領域１２０との間に位置する第３信号伝送領域１３０を含み、前記チップ積層構造２０は、前記第３信号伝送領域１３０の上に位置する。

【0044】

引き続き図１を参照すると、前記チップ積層構造２０は、前記基板１０に垂直な方向に沿って順次積層された複数のチップ２１を含む。本実施例では、複数のチップを上方に向けて順次積層する方法を利用することにより、半導体パッケージアセンブリの水平面積を節約することができる。

【0045】

本開示の一実施例では、前記チップは、ＤＲＡＭチップであり得る。

【0046】

図３は、本開示の実施例による中間層の概略構造図である。

【0047】

図３に示すように、前記中間層３０は、ベース３３と、前記ベース３３の上面及び下面にそれぞれ設けられた中間上部絶縁誘電体層３４及び中間下部絶縁誘電体層３５を含む。

【0048】

前記ベース３３は、シリコンベース、ゲルマニウムベース、シリコンゲルマニウムベース、炭化ケイ素ベース、絶縁体シリコン（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベース又は絶縁体ゲルマニウム（ＧＯＩ：Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベースなどであってもよく、ガラスベースやＩＩＩ－Ｖ族化合物ベース（窒化ガリウムベースやガリウムヒ素ベースなど）など、他の元素半導体や化合物半導体を含むベースであってもよく、Ｓｉ／ＳｉＧｅなどの積層構造であってもよく、ＳｉＧｅオンインシュレータ（ＳＧＯＩ：Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）などの他のエピタキシャル構造であってもよい。

【0049】

前記中間上部絶縁誘電体層３４及び前記中間下部絶縁誘電体層３５は、ソルダーマスクフィルムであり得、例えば、前記中間上部絶縁誘電体層３４及び前記中間下部絶縁誘電体層３５の材料は、グリーンペイントであり得る。

【0050】

一実施例では、前記中間層３０のベース３３は、電磁シールド層（図示せず）を有する。中間層のベース内に電磁シールド層を設けることにより、デバイスの動作に影響を与える、第２パッケージ構造とチップ積層構造との間の情報の干渉を防止することができる。

【0051】

前記中間層３０は、第１相互接続領域３１及び第２相互接続領域３２を含み、前記第１相互接続領域３１は、複数の第１パッド３１１を含み、前記第２相互接続領域３２は、複数の第２パッド３２１を含み、ここで、前記第２パッド３２１の数は、前記第１パッド３１１の数より大きく、前記第２パッド３２１の面積は、前記第１パッド３１１の面積より小さい。

【0052】

第１パッドは、後で第２パッケージ構造にマッチングさせて相互接続する必要があるため、レイアウト設計は比較的に固定であり、第２パッドは、第２パッケージ構造と基板との間の相互接続を担うため、レイアウト設計はより柔軟であり、第２パッドの数を増やして面積を小さく設計することで、信号の伝送効率を向上させることができる。

【0053】

前記第１パッド３１１及び前記第２パッド３２１の材料は、アルミニウム、銅、ニッケル、タングステン、白金、及び金のうちの少なくとも１つを含み得る。

【0054】

一実施例では、前記基板１０に垂直な方向において、前記基板１０は、第１厚さを有し、前記中間層３０は、第２厚さを有し、ここで、前記第１厚さは、前記第２厚さより大きい。

【0055】

引き続き図１を参照すると、前記半導体パッケージアセンブリはさらに、第１導電線５１であって、各前記チップ２１は、前記第１導電線５１を介して前記基板１０に電気的に接続される、第１導電線５１と、第２導電線５２と、を含み、前記第２相互接続領域３２は、前記第２導電線５２を介して前記基板１０に電気的に接続される。

【0056】

具体的には、前記チップ２１は、第１接続端部２０１を有し、前記第１接続端部２０１は、前記第１信号伝送領域１１０と同じ側に位置し、第１導電線５１を前記第１接続端部２０１から第１伝送領域１１０まで引き出すことによって、前記チップ２１と前記基板１０との間の電気的接続を実現する。

【0057】

第２パッド３２１は、前記第２相互接続領域３２上に形成され、第２導電線５２を第２パッド３２１から第２伝送領域１２０まで引き出すことによって、前記中間層３０と前記基板１０との間の電気的接続を実現する。

【0058】

本開示の実施例では、前記チップ積層構造と前記基板とは、ワイヤーボンディング方式によって電気的に接続され、ここで、ワイヤーボンディング方式は、オーバーハング（Ｏｖｅｒｈａｎｇ）方式及びフィルムオンワイヤ（ＦＯＷ：Ｆｉｌｍ ｏｎ ｗｉｒｅ）方式を含む。

【0059】

図１に示す実施例では、オーバーハング方式を使用してワイヤーボンディングを行う。隣接する２つのチップ２１同士は、接着膜６０によって接続され、前記接着膜６０は、その下層のチップ２１上の第１接続端部２０１及び第１導電線５１を覆わず、前記接着膜６０とその下層の前記チップ２１とは、位置をずらして設置される。

【0060】

別のいくつかの実施例では、フィルムオンワイヤ方式を使用してワイヤボンディング（図示せず）を行う。複数の前記チップは、前記基板に垂直な方向に沿って位置合わせで設置され、隣接する２つのチップの間の接着膜は、その下層のチップ上の第１接続端部及び第１導電線を覆う。

【0061】

本開示の実施例におけるリード線を使用する方式で電気的接続を行うことは、本開示の実施例における下位の、実行可能な具体的な実施形態に過ぎず、本開示を限定するものではなく、ハイブリッドボンディング又はバンプ相互接続など、他の電気的接続方式も使用できることが理解できる。

【0062】

一実施例では、前記パッケージ材料４０の上面４０１と前記第１相互接続領域３１との間の側壁と、前記基板１０に垂直な方向との間の夾角は第１夾角であり、前記第１夾角は、０°以上９０°未満である。

【0063】

例えば、図１に示す実施例では、前記パッケージ材料４０の上面４０１と前記第１相互接続領域３１との間の側壁と、前記基板１０に垂直な方向との夾角は、０°であり、即ち、パッケージ材料４０の上面４０１と前記第１相互接続領域３１との間の側壁は、前記基板１０に垂直する。パッケージ材料の側壁を垂直形状に設けることで、工程がより簡単になる。

【0064】

図４に示す実施例では、前記パッケージ材料４０の上面４０１と前記第１相互接続領域３１との間の側壁と、前記基板１０に垂直な方向との夾角は、角ａであり、ここで、角ａは、０°より大きく、且つ９０°より小さい。パッケージ材料の側壁を非垂直形に設置し、このようにして、その後の第２パッケージ構造との相互接続は、より便利になり得る。

【0065】

一実施例では、前記半導体パッケージアセンブリはさらに、第２パッケージ構造７０を含み、前記第２パッケージ構造７０は、第１半田ボール７１を含み、前記第１半田ボール７１は、前記第１相互接続領域３１に電気的に接続され、ここで、前記第１半田ボール７１の高さＨは、前記所定の高さｈより大きい。

【0066】

本開示の実施例では、第１半田ボールの高さを、パッケージ材料の上面と第１相互接続領域との間の高さより大きく設けることにより、第２パッケージ構造は、中間層としっかりと接続でき、同時に、第２パッケージ構造が中間層に接続された後、第２パッケージ構造とパッケージ材料との間に隙間があり得、このようにして、コントローラの放熱効率を高め、チップへの熱の影響を低減することができる。

【0067】

前記第２パッケージ構造７０はさらに、第２基板７２を含み、前記第２基板７２の構造は、前記基板１０の構造と同じであっても、異なってもよく、ここでは繰り返して説明しない。

【0068】

一実施例では、前記基板１０に垂直な方向において、前記パッケージ材料４０は、第１厚さを有し、前記第２パッケージ構造７０は、第２パッケージ材料７３を含み、前記基板１０に垂直な方向において、前記第２パッケージ材料７３は、第２厚さを有し、ここで、前記第１厚さは、前記第２厚さ以上である。

【0069】

前記第２パッケージ構造７０はさらに、少なくとも１つの第２チップ構造（図示せず）を含み、前記第２チップ構造は、前記チップ積層構造２０内のチップ２１と同じ又は異なるタイプである。

【0070】

本開示の一実施例では、前記第２パッケージ構造７０は、積層された複数の第２チップ構造を含み、各第２チップ構造の積層方式は、前記チップ積層構造２０内のチップ２１の積層方式と同じであり、このような設置により、第２パッケージ構造７０とチップ積層構造２０との間の機械的適合性を向上させ、パッケージ本体の安定性を向上させる。

【0071】

例えば、前記第２チップ構造は、汎用フラッシュメモリチップ（ＵＦＳ：Ｕｎｉｖｅｒｓａｌ Ｆｉｌｅ Ｓｔｏｒｅ）であり得る。

【0072】

本開示の実施例によって提供される半導体パッケージアセンブリは、パッケージオンパッケージ（ＰｏＰ：Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）構造のマルチチップパッケージ（ＵＭＣＰ：ＵＦＳ Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）に適用され得る。

【0073】

本開示の実施例は、半導体パッケージアセンブリの製造方法を提供し、詳細については、図５を参照でき、図に示すように、前記方法は、以下のステップを含む。

【0074】

ステップ５０１において、第１面を有する基板を提供する。

【0075】

ステップ５０２において、前記基板の上にチップ積層構造を形成し、前記チップ積層構造は、前記基板に垂直な方向に沿って順次積層された複数のチップを含み、前記チップ積層構造は、前記基板の第１面に電気的に接続される。

【0076】

ステップ５０３において、前記チップ積層構造の上に中間層を形成し、前記中間層は、第１相互接続面を有し、前記第１相互接続面は、第１相互接続領域及び第２相互接続領域を有し、前記第１相互接続領域は、前記基板に電気的に接続される。

【0077】

ステップ５０４において、前記チップ積層構造、前記中間層、及び前記基板の第１面を封止するためのパッケージ材料を形成し、ここで、前記第１相互接続領域は、前記パッケージ材料によって封止されず、前記第２相互接続領域は、前記パッケージ材料によって封止され、且つ前記第２相互接続領域の前記パッケージ材料の上面と前記第１相互接続領域との間に所定の高さを有する。

【0078】

以下では、具体的な実施例を参照して、本開示の実施例によって提供される半導体パッケージアセンブリの製造方法について更に詳細に説明する。

【0079】

図６ａ～図６ｉは、本開示の実施例による製造工程における半導体パッケージアセンブリの概略構造図である。

【0080】

まず、図６ａを参照すると、ステップ５０１を実行し、具体的には、第１面１０１を有する基板１０を提供する。

【0081】

いくつかの実施例では、前記基板１０は、プリント回路基板（ＰＣＢ）又は再配線基板であってもよい。

【0082】

図２に示すように、前記基板１０は、基板ベース１１と、前記基板ベース１１の上面及び下面にそれぞれ設けられた基板上部絶縁誘電体層１２及び基板下部絶縁誘電体層１３と、を含む。

【0083】

前記基板ベース１１は、シリコンベース、ゲルマニウムベース、シリコンゲルマニウムベース、炭化ケイ素ベース、絶縁体シリコン（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベース又は絶縁体ゲルマニウム（ＧＯＩ：Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベースなどであってもよく、ガラスベースやＩＩＩ－Ｖ族化合物ベース（窒化ガリウムベースやガリウムヒ素ベースなど）など、他の元素半導体や化合物半導体を含むベースであってもよく、Ｓｉ／ＳｉＧｅなどの積層構造であってもよく、ＳｉＧｅオンインシュレータ（ＳＧＯＩ：Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）などの他のエピタキシャル構造であってもよい。

【0084】

前記基板上部絶縁誘電体層１２及び前記基板下部絶縁誘電体層１３は、ソルダーマスクフィルムであり得、例えば、前記基板上部絶縁誘電体層１２及び前記基板下部絶縁誘電体層１３の材料は、グリーンペイントであり得る。

【0085】

本開示の実施例では、前記基板１０の第１面１０１は、前記基板上部絶縁誘電体層１２の上面である。前記基板１０はさらに、前記基板下部絶縁誘電体層１３の下面である第２面１０２を含む。

【0086】

前記基板１０はさらに、前記基板上部絶縁誘電体層１２内に位置する基板上部接続パッド１４、前記基板下部絶縁誘電体層１３内に位置する基板下部接続パッド１５、及び前記基板ベース１１を貫通し、前記基板上部接続パッド１４と前記基板下部接続パッド１５とを互に接続する基板接続ビア１６、を含む。

【0087】

前記基板上部接続パッド１４及び前記基板下部接続パッド１５の材料は、アルミニウム、銅、ニッケル、タングステン、白金、及び金のうちの少なくとも１つを含み得る。前記基板接続ビア１６は、シリコン貫通ビア（ＴＳＶ）であり得る。

【0088】

前記基板１０はさらに、前記基板１０の対向する両側にそれぞれ位置する第１信号伝送領域１１０及び第２信号伝送領域１２０を含む。前記第１信号伝送領域１１０は、後で形成されるチップ積層構造２０に電気的に接続され、前記第２信号伝送領域１２０は、後で形成される中間層３０に電気的に接続される。

【0089】

いくつかの実施例では、第１信号伝送領域１１０及び第２信号伝送領域１２０は、相互接続されていない。

【0090】

前記基板１０はさらに、前記第１信号伝送領域１１０と第２信号伝送領域１２０との間に位置する第３信号伝送領域１３０を含み、後でチップ積層構造２０は、前記第３信号伝送領域１３０に形成される。

【0091】

いくつかの実施例では、第１信号伝送領域１１０と第３信号伝送領域１３０は相互接続され、第３信号伝送領域１３０と第２信号伝送領域１２０は相互接続されない。

【0092】

次に、図６ｂを参照すると、ステップ５０２を実行し、具体的には、前記基板１０の上にチップ積層構造２０を形成し、前記基板１０に垂直な方向に沿って順次積層された複数のチップ２１を含み、前記チップ積層構造２０は、前記基板１０の第１面１０１に電気的に接続される。

【0093】

本開示の実施例では、複数のチップを上方に向けて順次積層する方法を利用することにより、半導体パッケージアセンブリの水平面積を節約することができる。

【0094】

隣接する２つの前記チップ２１同士は、接着膜６０によって接続され、前記チップ積層構造２０と基板１０との間も接着膜６０によって接続され、本開示の一実施例では、接着膜６０は、ＤＡＦであり得る。

【0095】

次に、図６ｃ～図６ｄを参照すると、ステップ５０３を実行し、具体的には、前記チップ積層構造２０の上に中間層３０を形成し、前記中間層３０は、第１相互接続面３０１を有し、前記第１相互接続面３０１は、第１相互接続領域３１及び第２相互接続領域３２を有し、前記第１相互接続領域３１は、前記基板１０に電気的に接続される。

【0096】

具体的には、まず、図６ｃを参照すると、リング１の上にキャリアテープ２を接着し、次に、キャリアテープ２の上に接着膜６０を接着し、次に、中間層を接着膜６０の上に接着し、このときの中間層は、一片のストリップの形状であり、中間層を切断して、図６ｃに示されるような１つずつのユニットを形成する。

【0097】

図６ｃ及び図６ｄを参照すると、中間層３０を形成した後、前記中間層３０の第１相互接続領域３１に、基板１０に垂直な方向に所定の高さｈを有するカバー層８０を形成し、前記カバー層８０の側壁と前記基板１０に垂直な方向との夾角は第１夾角であり、前記第１夾角は、０°以上９０°未満である。

【0098】

本開示の一実施例では、カバー層の材料は、ポリイミド、ポリエステル素材、ポリエチレンテレフタレートフィルムなどであり得る。

【0099】

図６ｄに示す実施例では、前記カバー層８０の側壁と前記基板１０に垂直な方向との間の夾角は０°であり、形成されたパッケージ材料の構造は、図１に示す通りであり、別の実施例では、前記カバー層の側壁と前記基板に垂直な方向との間の夾角は０°より大きく、且つ９０°より小さく、形成されたパッケージ材料の構造は、図４に示す通りである。

【0100】

本開示の実施例では、前記中間層の第１相互接続領域にカバー層を形成することにより、その後でパッケージ材料を形成した後、パッケージング工程中のパッケージ材料による第１相互接続領域の汚染を回避できるだけでなく、中間層３０上の所定の厚さのカバー層を介して中間層３０上の第１相互接続領域の露出高さを設定することもでき、それによって、第１相互接続領域的所定の高さの設計はより柔軟になり、また、カバー層を使用することにより、樹脂封止時に特殊な形状のパッケージモールドを使用する必要がなくなり、カバー層を直接除去する方式で、第１相互接続領域を露出させることができ、コストを削減し、形成工程もより簡単になる。

【0101】

カバー層８０を形成した後、前記リング１に接着された中間層は、中間層が汚れて半導体パッケージアセンブリの性能に影響を与えるのを防ぐために、洗浄して不純物やほこりを除去する必要がある。

【0102】

次に、引き続き図６ｄを参照すると、前記チップ積層構造２０の上に中間層３０を形成する。

【0103】

具体的には、中間層３０をキャリアテープ２から分離し、中間層３０底部の接着膜６０を利用して、中間層３０をチップ積層構造２０の頂部のチップに接着する。

【0104】

図３に示すように、前記中間層３０は、ベース３３と、前記ベース３３の上面及び下面にそれぞれ設けられた中間上部絶縁誘電体層３４及び中間下部絶縁誘電体層３５を含む。

【0105】

前記ベース３３は、シリコンベース、ゲルマニウムベース、シリコンゲルマニウムベース、炭化ケイ素ベース、絶縁体シリコン（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベース又は絶縁体ゲルマニウム（ＧＯＩ：Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ベースなどであってもよく、ガラスベースやＩＩＩ－Ｖ族化合物ベース（窒化ガリウムベースやガリウムヒ素ベースなど）など、他の元素半導体や化合物半導体を含むベースであってもよく、Ｓｉ／ＳｉＧｅなどの積層構造であってもよく、ＳｉＧｅオンインシュレータ（ＳＧＯＩ：Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）などの他のエピタキシャル構造であってもよい。

【0106】

前記中間上部絶縁誘電体層３４及び前記中間下部絶縁誘電体層３５は、ソルダーマスクフィルムであり得、例えば、前記中間上部絶縁誘電体層３４及び前記中間下部絶縁誘電体層３５の材料は、グリーンペイントであり得る。

【0107】

一実施例では、前記中間層３０のベース３３は、電磁シールド層（図示せず）を有する。中間層のベース内に電磁シールド層を設けることにより、デバイスの動作に影響を与える、第２パッケージ構造とチップ積層構造との間の情報の干渉を防止することができる。

【0108】

引き続き図６ｄを参照すると、前記半導体パッケージアセンブリの製造方法は、前記第１相互接続領域３１に複数の第１パッド３１１を形成し、前記第２相互接続領域３２に複数の第２パッド３２１を形成することを更に含み、ここで、前記第２パッド３２１の数は、前記第１パッド３１１の数より大きく、前記第２パッド３２１の面積は、前記第１パッド３１１の面積より小さい。

【0109】

第１パッドは、後で第２パッケージ構造にマッチングさせて相互接続する必要があるため、レイアウト設計は比較的固定されており、第２パッドは、第２パッケージ構造と基板との間の相互接続を担うため、レイアウト設計はより柔軟になり、第２パッドの数を増やして面積を小さく設計することで、信号の伝送効率を向上させることができる。

【0110】

前記第１パッド３１１及び前記第２パッド３２１は、前記中間上部絶縁誘電体層３４内に位置する。

【0111】

前記第１パッド３１１及び前記第２パッド３２１の材料は、アルミニウム、銅、ニッケル、タングステン、白金、及び金のうちの少なくとも１つを含み得る。

【0112】

一実施例では、前記基板１０に垂直な方向において、前記基板１０は、第１厚さを有し、前記中間層３０は、第２厚さを有し、ここで、前記第１厚さは、前記第２厚さより大きい。

【0113】

引き続き図６ｄを参照すると、前記半導体パッケージアセンブリの製造方法は、中間層３０を形成した後、
第１導電線５１を形成することであって、各前記チップ２１は、前記第１導電線５１を介して前記基板１０に電気的に接続されることと、
第２導電線５２を形成することと、を含み、前記第２相互接続領域３２は、前記第２導電線５２を介して前記基板１０に電気的に接続される。

【0114】

具体的には、前記チップ２１は、第１接続端部２０１を有し、前記第１接続端部２０１は、前記第１信号伝送領域１１０と同じ側に位置し、第１導電線５１を前記第１接続端部２０１から前記第１伝送領域１１０まで引き出すことによって、前記チップ２１と前記基板１０との間の電気的接続を実現する。

【0115】

第２パッド３２１は、前記第２相互接続領域３２上に形成され、第２導電線５２を第２パッド３２１から前記第２伝送領域１２０まで引き出すことによって、前記中間層３０と前記基板１０との間の電気的接続を実現する。本開示の実施例では、前記チップ積層構造と前記基板とは、ワイヤーボンディング方式によって電気的に接続され、ここで、ワイヤーボンディング方式は、オーバーハング（Ｏｖｅｒｈａｎｇ）方式及びフィルムオンワイヤ（ＦＯＷ：Ｆｉｌｍ ｏｎ ｗｉｒｅ）方式を含む。

【0116】

図６ｄに示す実施例では、オーバーハング方式を使用してワイヤーボンディングを行う。隣接する２つのチップ２１同士は、接着膜６０によって接続され、前記接着膜６０は、その下層のチップ２１上の第１接続端部２０１及び第１導電線５１を覆わず、前記接着膜６０とその下層の前記チップ２１とは、位置をずらして設置される。

【0117】

別のいくつかの実施例では、フィルムオンワイヤ方式を使用してワイヤボンディング（図示せず）を行う。複数の前記チップは、前記基板に垂直な方向に沿って位置合わせで設置され、隣接する２つのチップの間の接着膜は、その下層のチップ上の第１接続端部及び第１導電線を覆う。

【0118】

次に、図６ｅ～６Ｈを参照すると、ステップ５０４を実行し、具体的には、前記チップ積層構造２０、前記中間層３０、及び前記基板１０の第１面１０１を封止するためのパッケージ材料４０を形成し、ここで、前記第１相互接続領域３１は、前記パッケージ材料４０によって封止されず、前記第２相互接続領域３２は、前記パッケージ材料４０によって封止され、且つ前記第２相互接続領域３２上の前記パッケージ材料４０の上面４０１と前記第１相互接続領域３１との間に所定の高さｈを有する。

【0119】

具体的には、まず、図６ｅを参照すると、前記半導体パッケージアセンブリの製造方法は、カバー層８０を形成した後、第１パッケージモールド９１を形成することを更に含み、前記第１パッケージモールド９１の表面は、前記基板１０の表面に平行しており、前記第１パッケージモールド９１は、前記カバー層８０の上方に位置し、且つ前記カバー層８０と一定の距離がある。

【0120】

引き続き図６ｅを参照すると、前記半導体パッケージアセンブリの製造方法は、第２パッケージモールド９２を形成することを更に含み、前記第２パッケージモールド９２は、前記基板１０の下方に位置し、且つ前記基板１０の表面に平行する。

【0121】

次に、図６ｆを参照すると、前記半導体パッケージアセンブリの製造方法は、第１パッケージモールド９１をマスクフィルムとして、前記チップ積層構造２０、前記中間層３０、前記カバー層８０、及び前記基板１０の第１面１０１を封止するためのパッケージ材料暫定層４００を形成することを更に含む。

【0122】

具体的には、第１パッケージモールド９１及び第２パッケージモールド９２をマスクフィルムとして、パッケージ材料暫定層４００を形成する。

【0123】

パッケージ材料暫定層４００を形成した後、前記第１パッケージモールド９１及び前記第２パッケージモールド９２を除去する。

【0124】

次に、図６ｇを参照すると、前記パッケージ材料暫定層４００の一部を除去して、前記カバー層８０を露出させる。

【0125】

具体的には、砥石車を使用して前記パッケージ材料暫定層４００の表面を研削することで、パッケージ材料暫定層４００の一部を除去して、パッケージ材料４０を形成することができる。本開示の一実施例では、パッケージ材料４０は、ＥＭＣであり得る。

【0126】

本開示の一実施例では、前記第１パッケージモールド９１及び第２パッケージモールド９２を形成した後、前記半導体パッケージアセンブリの製造方法は、基板下方のパッケージ材料暫定層を除去して、基板の第２面を露出させることを更に含む。

【0127】

本開示の一実施例では、基板の下方のパッケージ材料暫定層を除去して、基板の第２面を露出させた後、中間層の前記パッケージ材料暫定層の一部を除去して、前記カバー層８０を露出させる。このように、余分なパッケージ材料暫定層を除去するステップにより、パッケージング工程中の応力を効果的に抑え、パッケージの安定性に影響を与える、基板、チップ積層構造、及び中間層間の反りを防止することができる。

【0128】

次に、図６ｈを参照すると、前記カバー層８０を除去して、前記第１相互接続領域３１を露出させる。

【0129】

具体的には、前記カバー層８０を除去することは、化学溶液を使用して前記カバー層８０を除去することを含み、使用される化学溶液は、前記カバー層を溶解できるが、チップやパッケージ材料などの構造に損傷を与えることはない。

【0130】

引き続き図６ｈを参照すると、パッケージ材料４０を形成した後、前記基板１０の第２面１０２に基板接続バンプ１７を形成し、前記基板接続バンプ１７は、導電性材料を含む。

【0131】

次に、図６ｉを参照すると、前記半導体パッケージアセンブリの製造方法は、第２パッケージ構造７０を形成し、前記第１半田ボール７１が前記第１相互接続領域３１に電気的に接続されるように、前記第２パッケージ構造７０に第１半田ボール７１を形成することを更に含み、ここで、前記第１半田ボール７１の高さＨは、前記所定の高さｈより大きい。

【0132】

本開示の実施例では、第１半田ボールの高さをパッケージ材料の上面と第１相互接続領域との間の高さより大きく設けることにより、第２パッケージ構造は、中間層としっかりと接続でき、同時に、第２パッケージ構造が中間層に接続された後、第２パッケージ構造とパッケージ材料との間に隙間があり得、このようにして、コントローラの放熱効率を高め、チップへの熱の影響を低減することができる。

【0133】

前記第２パッケージ構造７０はさらに、第２基板７２を含み、前記第２基板７２の構造は、前記基板１０の構造と同じであり、ここでは繰り返して説明しない。

【0134】

一実施例では、前記基板１０に垂直な方向において、前記パッケージ材料４０は、第１厚さを有し、前記第２パッケージ構造７０は、第２パッケージ材料７３を含み、前記基板１０に垂直な方向において、前記第２パッケージ材料７３は、第２厚さを有し、ここで、前記第１厚さは、前記第２厚さ以上である。

【0135】

前記第２パッケージ構造７０はさらに、第２チップ構造（図示せず）を含み、前記第２チップ構造は、前記チップ積層構造２０と同じ又は異なるタイプである。

【0136】

例えば、前記第２チップ構造は、汎用フラッシュメモリチップ（ＵＦＳ：Ｕｎｉｖｅｒｓａｌ Ｆｉｌｅ Ｓｔｏｒｅ）であり得る。

【0137】

上記は、本開示の好ましい実施例に過ぎず、本開示の保護範囲を限定することを意図するものではない。本開示の精神や原則内で行われるいかなる修正、同等置換、改善なども、すべて本開示の保護範囲内に含まれるべきである。

【産業上の利用可能性】

【0138】

本開示の実施例では、中間層を設けることにより、第２パッケージ構造は、後で中間層上の第１相互接続領域を介してチップ積層構造及び基板に接続することができ、このようにして、異なるタイプ又は異なる規格のチップ構造間の相互接続を実現することができるため、異なるチップ構造間の組み合わせがより柔軟になる。同時に、チップ積層構造と、後でチップ積層構造に接続される第２パッケージ構造は独立してパッケージングされるため、テストや故障解析もより容易になる。また、中間層の第１相互接続領域とパッケージ材料の上面との間に所定の高さがあるため、第２パッケージ構造を、パッケージ材料によって囲まれた領域内の第１相互接続領域に設けることができ、それによって構造全体の高さ及びサイズを減少させる。

【符号の説明】

【0139】

１ リング
２ キャリアテープ
１０ 基板
１０１ 第１面
１０２ 第２面
１１ 基板ベース
１２ 基板上部絶縁誘電体層
１３ 基板下部絶縁誘電体層
１４ 基板上部接続パッド
１５ 基板下部接続パッド
１６ 基板接続ビア
１７ 基板接続バンプ
１１０ 第１信号伝送領域
１２０ 第２信号伝送領域
１３０ 第３信号伝送領域
２０ チップ積層構造
２１ チップ
２０１ 第１接続端部
３０ 中間層
３１ 第１相互接続領域
３２ 第２相互接続領域
３０１ 第１相互接続面
３１１ 第１パッド
３２１ 第２パッド
３３ ベース
３４ 中間上部絶縁誘電体層
３５ 中間下部絶縁誘電体層
４０ パッケージ材料
４０１ 上面
４００ パッケージ材料暫定層
５１ 第１導電線
５２ 第２導電線
６０ 接着膜
７０ 第２パッケージ構造
７１ 第１半田ボール
７２ 第２基板
７３ 第２パッケージ材料
８０ カバー層
９１ 第１パッケージモールド
９２ 第２パッケージモールド

【図1】

【図2】

【図3】

【図4】

【図5】

【図6a】

【図6b】

【図6c】

【図6d】

【図6e】

【図6f】

【図6g】

【図6h】

【図6i】

【手続補正書】

【提出日】2022-10-21

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

半導体パッケージアセンブリであって、
第１面を有する基板と、
前記基板の上に位置するチップ積層構造であって、前記チップ積層構造は、前記基板に垂直な方向に沿って順次積層された複数のチップを含み、前記チップ積層構造は、前記基板の第１面に電気的に接続される、チップ積層構造と、
前記チップ積層構造の上に位置する中間層であって、前記中間層は、第１相互接続面を有し、前記第１相互接続面は、第１相互接続領域及び第２相互接続領域を有し、前記第１相互接続領域は、前記基板に電気的に接続される、中間層と、
前記チップ積層構造、前記中間層、及び前記基板の第１面を封止するためのパッケージ材料と、を含み、前記第１相互接続領域は、前記パッケージ材料によって封止されず、前記第２相互接続領域は、前記パッケージ材料によって封止され、且つ前記第２相互接続領域の前記パッケージ材料の上面と前記第１相互接続領域との間に所定の高さを有する、半導体パッケージアセンブリ。

【請求項2】

前記半導体パッケージアセンブリはさらに、
第１導電線であって、各前記チップは、前記第１導電線を介して前記基板に電気的に接続される、第１導電線と、
第２導電線であって、前記第２相互接続領域は、前記第２導電線を介して前記基板に電気的に接続される、第２導電線と、を含む、
請求項１に記載の半導体パッケージアセンブリ。

【請求項3】

前記第１相互接続領域は、複数の第１パッドを含み、前記第２相互接続領域は、複数の第２パッドを含み、前記第２パッドの数は、前記第１パッドの数より大きく、前記第２パッドの面積は、前記第１パッドの面積より小さい、
請求項１に記載の半導体パッケージアセンブリ。

【請求項4】

前記パッケージ材料の上面と前記第１相互接続領域との間の側壁と、前記基板に垂直な方向との間の夾角は第１夾角であり、前記第１夾角は、０°以上９０°未満である、
請求項１に記載の半導体パッケージアセンブリ。

【請求項5】

前記中間層は、電磁シールド層を有するベースを含む、
請求項１に記載の半導体パッケージアセンブリ。

【請求項6】

前記基板に垂直な方向において、前記基板は、第１厚さを有し、前記中間層は、第２厚さを有し、前記第１厚さは、前記第２厚さより大きい、
請求項１に記載の半導体パッケージアセンブリ。

【請求項7】

前記半導体パッケージアセンブリはさらに、第２パッケージ構造を含み、
前記第２パッケージ構造は、第１半田ボールを含み、前記第１半田ボールは、前記第１相互接続領域に電気的に接続され、前記第１半田ボールの高さは、前記所定の高さより大きい、
請求項１に記載の半導体パッケージアセンブリ。

【請求項8】

半導体パッケージアセンブリの製造方法であって、
第１面を有する基板を提供することと、
前記基板の上にチップ積層構造を形成することであって、前記チップ積層構造は、前記基板に垂直な方向に沿って順次積層された複数のチップを含み、前記チップ積層構造は、前記基板の第１面に電気的に接続されることと、
前記チップ積層構造の上に中間層を形成することであって、前記中間層は、第１相互接続面を有し、前記第１相互接続面は、第１相互接続領域及び第２相互接続領域を有し、前記第１相互接続領域は、前記基板に電気的に接続されることと、
前記チップ積層構造、前記中間層、及び前記基板の第１面を封止するためのパッケージ材料を形成することと、を含み、前記第１相互接続領域は、前記パッケージ材料によって封止されず、前記第２相互接続領域は、前記パッケージ材料によって封止され、且つ前記第２相互接続領域の前記パッケージ材料の上面と前記第１相互接続領域との間に所定の高さを有する、半導体パッケージアセンブリの製造方法。

【請求項9】

前記半導体パッケージアセンブリの製造方法は、
中間層を形成した後、前記中間層の第１相互接続領域に、前記所定の高さを有するカバー層を形成することを更に含み、前記カバー層の側壁と前記基板に垂直な方向との間の夾角は第１夾角であり、前記第１夾角は、０°以上９０°未満である、
請求項８に記載の半導体パッケージアセンブリの製造方法。

【請求項10】

前記半導体パッケージアセンブリの製造方法は、
カバー層を形成した後、第１パッケージモールドを形成することを更に含み、前記第１パッケージモールドの表面は、前記基板の表面に平行しており、前記第１パッケージモールドは、前記カバー層の上方に位置し、且つ前記カバー層と一定の距離がある、
請求項９に記載の半導体パッケージアセンブリの製造方法。

【請求項11】

前記半導体パッケージアセンブリの製造方法は、
第１パッケージモールドをマスクフィルムとして、前記チップ積層構造、前記中間層、前記カバー層、及び前記基板の第１面を封止するためのパッケージ材料暫定層を形成することと、
前記パッケージ材料暫定層の一部を除去して、前記カバー層を露出させることと、
前記カバー層を除去して、前記第１相互接続領域を露出させることと、を更に含む、
請求項１０に記載の半導体パッケージアセンブリの製造方法。

【請求項12】

前記半導体パッケージアセンブリの製造方法は、
第２パッケージ構造を形成し、第１半田ボールが前記第１相互接続領域に電気的に接続されるように、前記第２パッケージ構造に第１半田ボールを形成することを更に含み、前記第１半田ボールの高さは、前記所定の高さより大きい、
請求項８に記載の半導体パッケージアセンブリの製造方法。

【国際調査報告】