特表 2024-531023 メモリに適用されるライトレベリング回路及びその制御方法、制御装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-08-29

(54)【発明の名称】メモリに適用されるライトレベリング回路及びその制御方法、制御装置

(51)【国際特許分類】

   G11C 7/22 20060101AFI20240822BHJP

   G06F 12/00 20060101ALI20240822BHJP

   G11C 7/10 20060101ALI20240822BHJP

   G11C 11/4096 20060101ALI20240822BHJP

   G11C 11/4076 20060101ALI20240822BHJP

【ＦＩ】

G11C7/22 100

G06F12/00 564D

G11C7/10 460

G11C11/4096 550

G11C11/4076

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023572041

(86)(22)【出願日】2022-11-17

(85)【翻訳文提出日】2023-11-20

(86)【国際出願番号】 CN2022132673

(87)【国際公開番号】W WO2024036796

(87)【国際公開日】2024-02-22

(31)【優先権主張番号】202210982417.7

(32)【優先日】2022-08-16

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】チャン ジーチャン

(72)【発明者】

【氏名】タン ユーリン

【テーマコード（参考）】

5B160

5M024

【Ｆターム（参考）】

5B160CC01

5M024AA49

5M024BB34

5M024DD83

5M024JJ03

5M024JJ04

5M024JJ34

5M024PP01

5M024PP07

(57)【要約】

本開示は、メモリに適用されるライトレベリング回路及びその制御方法、制御装置を提供し、前記ライトレベリング回路は、書き込み信号生成ユニットと、遅らせユニットと、サンプリングユニットと、を備え、前記書き込み信号生成ユニットは、受信した第１クロック信号に基づいて、第１書き込み信号に対して遅延処理を行い、第２書き込み信号を出力するように構成され、前記遅らせユニットは、受信した第１データストローブ信号に対して遅延処理を行い、第２データストローブ信号を出力するように構成され、前記サンプリングユニットは、遅らせユニット、書き込み信号生成ユニットにそれぞれ接続され、受信した第２データストローブ信号及び第２書き込み信号に基づいて、第１サンプリング信号を出力するように構成され、前記サンプリングユニットはさらに、第１データストローブ信号を受信し、第１データストローブ信号及び第２書き込み信号に基づいて、第２サンプリング信号を出力するように構成される。さらに、メモリ外部に対応するコントローラは、上記のライトレベリング回路から出力される第１サンプリング信号及び第２サンプリング信号に基づいて、コントローラから当該メモリに送信される信号を調整することにより、メモリがデータを正確に書き込めるようにする。
【選択図】図２

【特許請求の範囲】

【請求項1】

メモリに適用されるライトレベリング回路であって、書き込み信号生成ユニットと、遅らせユニットと、サンプリングユニットと、を備え、
前記書き込み信号生成ユニットは、受信した第１クロック信号に基づいて、第１書き込み信号に対して遅延処理を行い、第２書き込み信号を出力するように構成され、
前記遅らせユニットは、受信した第１データストローブ信号に対して遅延処理を行い、第２データストローブ信号を出力するように構成され、
前記サンプリングユニットは、前記遅らせユニット、前記書き込み信号生成ユニットにそれぞれ接続され、前記遅らせユニットから出力される前記第２データストローブ信号及び前記書き込み信号生成ユニットから出力される第２書き込み信号を受信し、前記第２データストローブ信号及び前記第２書き込み信号に基づいて、第１サンプリング信号を出力するように構成され、前記サンプリングユニットはさらに、前記第１データストローブ信号及び前記書き込み信号生成ユニットから出力される第２書き込み信号を受信し、前記第１データストローブ信号及び前記第２書き込み信号に基づいて、第２サンプリング信号を出力するように構成される、ライトレベリング回路。

【請求項2】

前記書き込み信号生成ユニットは、デコーダと、第１遅らせモジュールと、を備え、
前記デコーダは、受信した書き込み命令を復号化処理して、前記第１書き込み信号を出力するように構成され、
前記第１遅らせモジュールは、前記デコーダに接続され、受信した前記第１クロック信号に基づいて、前記第１書き込み信号に対して遅延処理を行い、前記第２書き込み信号を出力するように構成される、
請求項１に記載のライトレベリング回路。

【請求項3】

前記第１遅らせモジュールは、
受信した前記第１クロック信号、前記メモリのＣＡＳライトレイテンシ及び第１指示信号に基づいて、前記第１書き込み信号に対して遅延処理を行い、前記第２書き込み信号を出力するように構成され、前記第１指示信号は、メモリのＣＡＳライトレイテンシの短縮時間を示すために使用される、
請求項２に記載のライトレベリング回路。

【請求項4】

前記書き込み信号生成ユニットは、信号変換モジュールをさらに備え、前記デコーダは、前記信号変換モジュールを介して前記第１遅らせモジュールに接続され、
前記信号変換モジュールは、前記デコーダから出力される第１書き込み信号に対して、パルスストレッチ処理を行い、ストレッチ後の書き込み信号を前記第１遅らせモジュールに出力するように構成される、
請求項２又は３に記載のライトレベリング回路。

【請求項5】

前記サンプリングユニットは、第１フリップフロップと、第２フリップフロップと、データセレクタと、を備え、
前記第１フリップフロップのデータ端子は、前記書き込み信号生成ユニットに接続され、前記書き込み信号生成ユニットから出力される第２書き込み信号を受信するために使用され、前記第１フリップフロップのクロック端子は、前記遅らせユニットの出力端子に接続され、前記遅らせユニットから出力される第２データストローブ信号を受信するために使用され、前記第１フリップフロップは、前記第２書き込み信号及び前記第２データストローブ信号に基づいて、第１サンプリング信号を出力するために使用され、
前記第２フリップフロップのデータ端子は、前記書き込み信号生成ユニットに接続され、前記書き込み信号生成ユニットから出力される第２書き込み信号を受信するために使用され、前記第２フリップフロップのクロック端子は、前記第１データストローブ信号を受信するために使用され、前記第２フリップフロップは、前記第２書き込み信号及び前記第１データストローブ信号に基づいて、第２サンプリング信号を出力するために使用され、
前記第１フリップフロップの出力端子は、前記データセレクタの第１端子に接続され、前記第２フリップフロップの出力端子は、前記データセレクタの第２端子に接続される、
請求項１～４のいずれか一項に記載のライトレベリング回路。

【請求項6】

前記ライトレベリング回路は、第１コンバータをさらに備え、
前記第１コンバータは、前記遅らせユニット及び前記サンプリングユニットにそれぞれ接続され、受信した第３データストローブ信号に対してロジックレベル変換処理を行い、前記第１データストローブ信号を得るように構成され、前記第３データストローブ信号のレベルは、カレントモードロジックレベルであり、前記第１データストローブ信号のレベルは、ＣＭＯＳレベルである、
請求項１～５のいずれか一項に記載のライトレベリング回路。

【請求項7】

前記ライトレベリング回路は、第２コンバータをさらに備え、
前記第２コンバータは、前記書き込み信号生成ユニットに接続され、受信した第２クロック信号に対してロジックレベル変換処理を行い、前記第１クロック信号を得るように構成され、前記第２クロック信号のレベルは、カレントモードロジックレベルであり、前記第１クロック信号のレベルは、ＣＭＯＳレベルである、
請求項１～６のいずれか一項に記載のライトレベリング回路。

【請求項8】

前記第１サンプリング信号は、前記第１クロック信号の有効エッジと前記第１データストローブ信号の有効エッジとが位置合わせされているか否かを表す、
請求項１～７のいずれか一項に記載のライトレベリング回路。

【請求項9】

前記第１サンプリング信号は、前記第１サンプリング信号が前記第１クロック信号の有効エッジと前記第１データストローブ信号の有効エッジとが位置合わせされていないことを表す場合、前記第１データストローブ信号の遅延を調整するように指示するために使用される、
請求項８に記載のライトレベリング回路。

【請求項10】

前記第２サンプリング信号は、前記第１データストローブ信号の有効エッジと前記第２書き込み信号の有効エッジとが位置合わせされているか否かを表す、
請求項１～９のいずれか一項に記載のライトレベリング回路。

【請求項11】

前記第２サンプリング信号は、前記第１サンプリング信号が、前記第１クロック信号の有効エッジと前記第１データストローブ信号の有効エッジとが位置合わせされており、且つ前記第１データストローブ信号の有効エッジと前記第２書き込み信号の有効エッジとが位置合わせされていないことを表す場合、前記第１書き込み信号の遅延又は前記第１データストローブ信号の遅延を調整するように指示するために使用される、
請求項１０に記載のライトレベリング回路。

【請求項12】

請求項１に記載の回路に適用される、メモリに適用されるライトレベリング回路の制御方法であって、
前記第１サンプリング信号が前記第１クロック信号の有効エッジと前記第１データストローブ信号の有効エッジとが位置合わせされていないことを表すと決定した場合、前記サンプリングユニットから出力された第１サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとが位置合わせされたと決定するまで、前記第１データストローブ信号の遅延を調整することを繰り返すことと、
前記第１サンプリング信号が前記第１クロック信号の有効エッジと前記第１データストローブ信号の有効エッジとが位置合わせされていることを表すと決定した場合、前記第１データストローブ信号の遅延を第１所定時間減少させることを制御し、減少後の信号を前記サンプリングユニットで現在受信された第１データストローブ信号とすることと、
前記第２サンプリング信号が第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされていないことを表すと決定した場合、前記サンプリングユニットから出力される第２サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされたと決定するまで、第１データストローブ信号の遅延又は前記第１書き込み信号の遅延を調整することを繰り返すことと、を含む、ライトレベリング回路の制御方法。

【請求項13】

前記ライトレベリング回路の制御方法は、
第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされた場合、前記第１データストローブ信号の遅延を第２所定時間延長し、延長後の信号を前記メモリが書き込み動作を行うときに受信されるデータストローブ信号として決定することをさらに含む、
請求項１２に記載のライトレベリング回路の制御方法。

【請求項14】

前記サンプリングユニットから出力された第１サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとが位置合わせされたと決定することは、
前記サンプリングユニットから出力される第１サンプリング信号のレベル値が第１レベル値から第２レベル値に変化した場合、第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとが位置合わせされたと決定することを含む、
請求項１２又は１３に記載のライトレベリング回路の制御方法。

【請求項15】

前記サンプリングユニットから出力される第２サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされたと決定することは、
前記サンプリングユニットから出力される第２サンプリング信号のレベル値が前記第２レベル値から前記第１レベル値に変化した場合、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされたと決定することを含む、
請求項１４に記載のライトレベリング回路の制御方法。

【請求項16】

前記書き込み信号生成ユニットは、デコーダと、第１遅らせモジュールと、を備え、前記デコーダは、受信した書き込み命令を復号化処理して、前記第１書き込み信号を出力するように構成され、前記第１遅らせモジュールは、前記デコーダに接続され、受信した前記第１クロック信号に基づいて、前記第１書き込み信号に対して遅延処理を行い、前記第２書き込み信号を出力するように構成され、前記第１遅らせモジュールは、受信した前記第１クロック信号、前記メモリのＣＡＳライトレイテンシ、第１指示信号に基づいて、前記第１書き込み信号に対して遅延処理を行い、前記第２書き込み信号を出力するように構成され、前記第１指示信号は、メモリのＣＡＳライトレイテンシの短縮時間を示すために使用され、
前記第２サンプリング信号が第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされていないことを表すと決定した場合、前記サンプリングユニットから出力される第２サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされたと決定するまで、第１データストローブ信号の遅延又は前記第１書き込み信号の遅延を調整することを繰り返すことは、
前記サンプリングユニットから出力される第２サンプリング信号のレベル値が前記第１レベル値であると決定した場合、前記サンプリングユニットから出力される第２サンプリング信号のレベル値が前記第１レベル値から前記第２レベル値に切り替わるまで、前記第１遅らせモジュールで受信された第１指示信号を調整することによって、前記第１指示信号に示されるメモリのＣＡＳライトレイテンシの短縮時間を増大させ、前記デコーダに書き込み命令を送信し、前記第１遅らせモジュールに調整後の第１指示信号を送信することを繰り返すことと、
前記サンプリングユニットから出力される第２サンプリング信号のレベル値が前記第２レベル値から前記第１レベル値に切り替わるまで、前記サンプリングユニットで受信された第１データストローブ信号の遅延を減少させ、前記デコーダに書き込み命令を送信し、前記第１遅らせモジュールに遅らせ信号を送信することを繰り返すことであって、前記遅らせ信号は、前記サンプリングユニットから出力される第２サンプリング信号が第１レベル値から第２レベル値に切り替わるときに、前記第１遅らせモジュールが受信した第１指示信号である、ことと、を含む、
請求項１５に記載のライトレベリング回路の制御方法。

【請求項17】

前記サンプリングユニットは、第１フリップフロップと、第２フリップフロップと、データセレクタと、を備え、前記第１フリップフロップのデータ端子は、前記書き込み信号生成ユニットに接続され、前記書き込み信号生成ユニットから出力される第２書き込み信号を受信するために使用され、前記第１フリップフロップのクロック端子は、前記遅らせユニットの出力端子に接続され、前記遅らせユニットから出力される第２データストローブ信号を受信するために使用され、前記第１フリップフロップは、前記第２書き込み信号及び前記第２データストローブ信号に基づいて、第１サンプリング信号を出力するために使用され、前記第２フリップフロップのデータ端子は、前記書き込み信号生成ユニットに接続され、前記書き込み信号生成ユニットから出力される第２書き込み信号を受信するために使用され、前記第２フリップフロップのクロック端子は、前記第１データストローブ信号を受信するために使用され、前記第２フリップフロップは、前記第２書き込み信号及び前記第１データストローブ信号に基づいて、第２サンプリング信号を出力するために使用され、前記第１フリップフロップの出力端子は、前記データセレクタの第１端子に接続され、前記第２フリップフロップの出力端子は、前記データセレクタの第２端子に接続され、
前記第１サンプリング信号が前記第１クロック信号の有効エッジと前記第１データストローブ信号の有効エッジとが位置合わせされていないことを表すと決定した場合、前記第１データストローブ信号の遅延を調整する前に、前記ライトレベリング回路の制御方法は、
前記データセレクタに第１制御信号を送信することをさらに含み、前記第１制御信号は、第１サンプリング信号を出力するように前記データセレクタに指示するために使用され、
前記サンプリングユニットから出力された第１サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとが位置合わせされたと決定した後、前記ライトレベリング回路の制御方法は、
前記データセレクタに第２制御信号を送信することをさらに含み、前記第２制御信号は、第２サンプリング信号を出力するように前記データセレクタに指示するために使用される、
請求項１２～１６のいずれか一項に記載のライトレベリング回路の制御方法。

【請求項18】

請求項１に記載の回路に適用される、メモリに適用されるライトレベリング回路の制御装置であって、第１調整ユニットと、第１制御ユニットと、第２調整ユニットと、を備え、
前記第１調整ユニットは、前記第１サンプリング信号が前記第１クロック信号の有効エッジと前記第１データストローブ信号の有効エッジとが位置合わせされていないことを表すと決定した場合、前記第１データストローブ信号の遅延を調整するように構成され、前記第１調整ユニットが前記サンプリングユニットから出力された第１サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとが位置合わせされたと決定するまで、前記第１調整ユニットを繰り返して実行し、
前記第１制御ユニットは、前記第１サンプリング信号が前記第１クロック信号と前記第１データストローブ信号とが位置合わせされたことを表すと決定した場合、前記第１データストローブ信号の遅延を第１所定時間減少させることを制御し、減少後の信号を前記サンプリングユニットで現在受信された第１データストローブ信号とするように構成され、
前記第２調整ユニットは、前記第２サンプリング信号が第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされていないことを表すと決定した場合、第１データストローブ信号の遅延又は前記第１書き込み信号の遅延を調整するように構成され、前記第２調整ユニットが前記サンプリングユニットから出力される第２サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされたと決定するまで、前記第２調整ユニットを繰り返して実行する、ライトレベリング回路の制御装置。

【請求項19】

請求項１～１２のいずれか一項に記載のライトレベリング回路を含む、メモリ。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願への相互参照）
本願は、２０２２年０８月１６日に中国特許局に提出された、出願番号が２０２２１０９８２４１７．７であり、発明の名称が「メモリに適用されるライトレベリング回路及びその制御方法、制御装置」である中国特許出願の優先権を主張し、その内容の全てが引用により本願に組み込まれる。

【0002】

本願は、メモリの技術分野に関し、特に、メモリに適用されるライトレベリング回路及びその制御方法、制御装置に関するものである。

【背景技術】

【0003】

現在、メモリは各種電子機器において非常に重要な役割を果たしている。メモリにデータを書き込むとき、通常、データストローブ信号（ＤＱＳ：Ｄａｔａ Ｓｔｒｏｂｅ Ｓｉｇｎａｌ）に基づいて、クロック信号のどの周期でデータの書き込みを行うかを決定する。電子機器におけるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ｍｅｍｏｒｙ）とメモリのコントローラとの間の配線がｆｌｙ－ｂｙトポロジを採用している場合、電子機器における各ＤＲＡＭで受信されるクロック信号と、データストローブ信号との間にズレが存在し得るため、データがメモリに正確に書き込まれるように、メモリで受信されたデータストローブ信号を調整する必要がある。

【0004】

ライトレベリング回路を制御してメモリで受信されたデータストローブ信号を調整するために、ライトレベリング（Ｗｒｉｔｅ Ｌｅｖｅｌｉｎｇ）回路をどのように設計するかが早急に解決すべき課題となっている。

【発明の概要】

【0005】

本開示は、メモリのライトレベリング調整をどのように行うかという課題を解決するための、メモリに適用されるライトレベリング回路及びその制御方法、制御装置を提供する。

【0006】

第１態様では、本開示は、メモリに適用されるライトレベリング回路を提供し、前記ライトレベリング回路は、書き込み信号生成ユニットと、遅らせユニットと、サンプリングユニットと、を備え、
前記書き込み信号生成ユニットは、受信した第１クロック信号に基づいて、第１書き込み信号に対して遅延処理を行い、第２書き込み信号を出力するように構成され、
前記遅らせユニットは、受信した第１データストローブ信号に対して遅延処理を行い、第２データストローブ信号を出力するように構成され、
前記サンプリングユニットは、前記遅らせユニット、前記書き込み信号生成ユニットにそれぞれ接続され、前記遅らせユニットから出力される前記第２データストローブ信号及び前記書き込み信号生成ユニットから出力される第２書き込み信号を受信し、前記第２データストローブ信号及び前記第２書き込み信号に基づいて、第１サンプリング信号を出力するように構成され、前記サンプリングユニットはさらに、前記第１データストローブ信号及び前記書き込み信号生成ユニットから出力される第２書き込み信号を受信し、前記第１データストローブ信号及び前記第２書き込み信号に基づいて、第２サンプリング信号を出力するように構成される。

【0007】

第２態様では、本開示は、第１態様に記載の回路に適用される、メモリに適用されるライトレベリング回路の制御方法を提供し、前記方法は、
前記第１サンプリング信号が前記第１クロック信号の有効エッジと前記第１データストローブ信号の有効エッジとが位置合わせされていないことを表すと決定した場合、前記サンプリングユニットから出力された第１サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとが位置合わせされたと決定するまで、前記第１データストローブ信号の遅延を調整することを繰り返すことと、
前記第１サンプリング信号が前記第１クロック信号の有効エッジと前記第１データストローブ信号の有効エッジとが位置合わせされていることを表すと決定した場合、前記第１データストローブ信号の遅延を第１所定時間減少させることを制御し、減少後の信号を前記サンプリングユニットで現在受信された第１データストローブ信号とすることと、
前記第２サンプリング信号が第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされていないことを表すと決定した場合、前記サンプリングユニットから出力される第２サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされたと決定するまで、第１データストローブ信号の遅延又は前記第１書き込み信号の遅延を調整することを繰り返すことと、を含む。

【0008】

第３態様では、本開示は、第１態様に記載の回路に適用される、メモリに適用されるライトレベリング回路の制御装置を提供し、前記装置は、第１調整ユニットと、第１制御ユニットと、第２調整ユニットと、を備え、
前記第１調整ユニットは、前記第１サンプリング信号が前記第１クロック信号の有効エッジと前記第１データストローブ信号の有効エッジとが位置合わせされていないことを表すと決定した場合、前記第１データストローブ信号の遅延を調整するように構成され、前記第１調整ユニットが前記サンプリングユニットから出力された第１サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとが位置合わせされたと決定するまで、前記第１調整ユニットを繰り返して実行し、
前記第１制御ユニットは、前記第１サンプリング信号が前記第１クロック信号と前記第１データストローブ信号とが位置合わせされたことを表すと決定した場合、前記第１データストローブ信号の遅延を第１所定時間減少させることを制御し、減少後の信号を前記サンプリングユニットで現在受信された第１データストローブ信号とするように構成され、
前記第２調整ユニットは、前記第２サンプリング信号が第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされていないことを表すと決定した場合、第１データストローブ信号の遅延又は前記第１書き込み信号の遅延を調整するように構成され、前記第２調整ユニットが前記サンプリングユニットから出力される第２サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされたと決定するまで、前記第２調整ユニットを繰り返して実行する。

【0009】

第４態様では、本開示は、第１態様のいずれかに記載のライトレベリング回路を含むメモリを提供する。

【0010】

第５態様では、本開示は、プロセッサと、前記プロセッサと通信可能に接続されたメモリと、を備える電子機器を提供し、
前記メモリは、コンピュータ実行命令を記憶し、
前記プロセッサは、前記メモリに記憶されたコンピュータ実行命令を実行することにより、第２態様のいずれかに記載の方法を実現する。

【0011】

第６態様では、本開示は、コンピュータ実行命令が記憶されたコンピュータ可読記憶媒体を提供し、前記コンピュータ実行命令は、プロセッサによって実行されるときに、第２態様のいずれかに記載の方法を実現する。

【0012】

第７態様では、本開示は、コンピュータプログラムを含むコンピュータプログラム製品を提供し、当該コンピュータプログラムは、プロセッサによって実行されるときに、第２態様のいずれかに記載の方法を実現する。

【0013】

本開示は、メモリに適用されるライトレベリング回路及びその制御方法、制御装置を提供し、当該ライトレベリング回路は、書き込み信号生成ユニットと、遅らせユニットと、サンプリングユニットと、を備え、前記書き込み信号生成ユニットは、受信した第１クロック信号に基づいて、第１書き込み信号に対して遅延処理を行い、第２書き込み信号を出力するように構成され、前記遅らせユニットは、受信した第１データストローブ信号に対して遅延処理を行い、第２データストローブ信号を出力するように構成され、前記サンプリングユニットは、前記遅らせユニット、前記書き込み信号生成ユニットにそれぞれ接続され、前記遅らせユニットから出力される前記第２データストローブ信号及び前記書き込み信号生成ユニットから出力される第２書き込み信号を受信し、前記第２データストローブ信号及び前記第２書き込み信号に基づいて、第１サンプリング信号を出力するように構成され、前記サンプリングユニットはさらに、前記第１データストローブ信号及び前記書き込み信号生成ユニットから出力される第２書き込み信号を受信し、前記第１データストローブ信号及び前記第２書き込み信号に基づいて、第２サンプリング信号を出力するように構成される。さらに、メモリ外部に対応するコントローラは、ライトレベリング回路におけるサンプリングユニットから出力される第１サンプリング信号及び第２サンプリング信号に基づいて、コントローラから当該メモリに送信される信号を調整することにより、メモリで受信されたデータストローブ信号の有効エッジとクロック信号の有効エッジとの時間差にメモリの規格要件を満たさせ、それによって、メモリがデータを正確に書き込むことができる。

【図面の簡単な説明】

【0014】

【図1】本開示で提供されるメモリの配線レイアウトの概略図である。

【図2】本開示の実施例による、メモリに適用されるライトレベリング回路の構成を示す模式図である。

【図3】本開示の実施例による、メモリに適用されるライトレベリング回路の別の構成を示す模式図である。

【図4】本開示の実施例による、メモリに適用されるライトレベリング回路のさらに別の構成を示す模式図である。

【図5】本開示の実施例による、メモリに適用されるライトレベリング回路のさらに別の構成を示す模式図である。

【図6】本開示の実施例による、メモリに適用されるライトレベリング回路のさらに別の構成を示す模式図である。

【図7】本開示の実施例による、メモリに適用されるライトレベリング回路の制御方法のフロチャートである。

【図8】本開示の実施例による、メモリに適用されるライトレベリング回路の別の制御方法のフロチャートである。

【図9】本開示の実施例による信号変化を示す図である。

【図10】本開示の実施例による別の信号変化を示す図である。

【図11】本開示で提供される、メモリに適用されるライトレベリング回路の制御装置の構成を示す模式図である。

【図12】本開示で提供される、メモリに適用されるライトレベリング回路の別の制御装置の構成を示す模式図である。

【図13】本開示の実施例による電子機器の例示的な構造図である。

【発明を実施するための形態】

【0015】

ここで、例示的な実施例について詳細に説明するが、その例は図面に示されている。以下の説明が図面に関連する場合、特に明記しない限り、異なる図面の同じ数字は同じ又は類似の要素を表す。以下の例示的な実施例で説明される実施形態は、本開示と一致するすべての実施形態を表すものではない。むしろ、それらは、本開示の特定の態様と一致する装置及び方法の一例のみである。

【0016】

現在、電子機器では、電子機器におけるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ｍｅｍｏｒｙ）とメモリのコントローラとの間の配線を減らすために、電子機器に複数のＤＲＡＭが含まれる場合、通常、ｆｌｙ－ｂｙ配線トポロジを採用する。図１に示すように、図１は、本開示の実施例で提供されるメモリの配線レイアウトの概略図であり、ここで、各ＤＲＡＭに対応するコントローラにおけるクロック信号出力ポートは、直列に接続された複数のＤＲＡＭのうちの先頭のＤＲＡＭに接続され、先頭のＤＲＡＭにクロック信号を伝送する。直列に接続された複数のＤＲＡＭのうちの他のＤＲＡＭで受信されたクロック信号は、直列に接続された一つ前のＤＲＡＭから出力されるものである。また、コントローラからのデータストローブ信号を受信するために、複数のＤＲＡＭの各ＤＲＡＭのデータ端子はそれぞれコントローラに直接接続され、且つ各ＤＲＡＭとコントローラとの間でデータストローブ信号を伝送するための配線の長さは同じである。

【0017】

上記の配線トポロジを採用してコントローラと複数のＤＲＡＭを接続する場合、データストローブ信号が各ＤＲＡＭに到達する時間は同じであるが、各ＤＲＡＭで受信されたクロック信号の時間にズレがあり、各ＤＲＡＭで受信されたクロック信号の時間とデータストローブ信号の時間との間でのズレが異なる。したがって、各ＤＲＡＭにおいて、それで受信されたＤＱＳ信号の遅延に対して調整を行う必要があり、それによって、各ＤＲＡＭで受信されたＤＱＳ信号の有効エッジとクロック信号の有効エッジとの時間差にメモリ規格要件を満たさせる。例えば、時間差が［－０．５ｔｃｋ，０．５ｔｃｋ］の間にある場合、コントローラから送信されたＤＱＳ信号が当該ＤＲＡＭの規格要件を満たしていると見なし、これにより、データは当該ＤＲＡＭに正確に書き込まれることができ、ここで、ｔｃｋは、クロック信号のクロック周期を表すためのものである。

【0018】

一例では、メモリで受信されたデータストローブ信号の有効エッジとクロック信号の有効エッジとを位置合せするために、メモリ内にライトレベリング回路を設けることができる。当該ライトレベリング回路に、第１受信機及び第２受信機が設けられ、メモリピンに入力されるクロック信号及びデータストローブ信号をそれぞれ受信するように構成される。また、第１受信機に続いて、遅らせモジュールがさらに設けられ、当該遅らせモジュールは、第１受信機から出力されるデータストローブ信号に対して遅延処理（遅らせる処理）を行ってから、遅延処理後の信号をフリップフロップの一端に出力するように構成される。ライトレベリング回路は、書き込み信号生成ユニットをさらに備え、書き込み信号生成ユニットは、第２受信機から出力されるクロック信号に基づいて、書き込み信号を生成し、生成された書き込み信号をフリップフロップの他端に出力することにより、フリップフロップは、受信された書き込み信号生成ユニットから出力される書き込み信号の有効エッジと、遅らせモジュールから出力される遅らせた信号の有効エッジとが位置合わせされているか否かを比較し、それによって、メモリで受信されたクロック信号の有効エッジとデータストローブ信号の有効エッジとが位置合わせされているか否かを決定することができる。

【0019】

信号（データストローブ信号、書き込み信号など）がメモリ内部で伝送されるときの遅延が大きい場合、メモリの読み書き速度が速くなるにつれて、信号がメモリ内で伝送されるときの消費電力及び信号ジッターも大きくなる。

【0020】

したがって、新しいライトレベリング（Ｗｒｉｔｅ Ｌｅｖｅｌｉｎｇ）回路をどのように設計して、当該ライトレベリング回路を制御することによって、メモリで受信されたデータストローブ信号の調整を容易にするのが早急に解決すべき課題となっている。

【0021】

本開示で提供される、メモリに適用されるライトレベリング回路及びその制御方法、制御装置は、従来技術の上記技術的課題を解決することを目的とする。

【0022】

以下では、本開示の技術的解決策と、本開示の技術的解決策が上記技術的課題をどのように解決するかについて、具体的な実施例を挙げて詳細に説明する。以下のいくつかの具体的な実施例は互いに結合することができ、同一又は類似の概念又はプロセスについては、いくつかの実施例では繰り返して説明しない可能性がある。以下では、図面を参照して、本開示の実施例について説明する。

【0023】

図２は、本開示の実施例による、メモリに適用されるライトレベリング回路の構成を示す模式図であり、図２に示すように、当該ライトレベリング回路は、書き込み信号生成ユニット２１と、遅らせユニット２２と、サンプリングユニット２３と、を備え、書き込み信号生成ユニット２１は、受信した第１クロック信号に基づいて、第１書き込み信号に対して遅延処理を行い、第２書き込み信号を出力するように構成され、遅らせユニット２２は、受信した第１データストローブ信号に対して遅延処理を行い、第２データストローブ信号を出力するように構成され、サンプリングユニット２３は、遅らせユニット２２、書き込み信号生成ユニット２１にそれぞれ接続され、遅らせユニット２２から出力される第２データストローブ信号及び書き込み信号生成ユニット２１から出力される第２書き込み信号を受信し、第２データストローブ信号及び第２書き込み信号に基づいて、第１サンプリング信号を出力するように構成され、サンプリングユニット２３はさらに、第１データストローブ信号及び書き込み信号生成ユニット２１から出力される第２書き込み信号を受信し、第１データストローブ信号及び第２書き込み信号に基づいて、第２サンプリング信号を出力するように構成される。

【0024】

例示的に、本実施例では、ライトレベリング回路に、書き込み信号生成ユニット２１、遅らせユニット２２及びサンプリングユニット２３が含まれる。ここで、書き込み信号生成ユニット２１は、受信した第１クロック信号に基づいて、書き込み信号生成ユニット２１で生成された第１書き込み信号に対して遅延処理を行い、第２書き込み信号を得、得られた第２書き込み信号を書き込み信号生成ユニット２１に接続されたサンプリングユニット２３に出力するように構成される。

【0025】

また、ライトレベリング回路に、遅らせユニット２２がさらに設けられ、当該遅らせユニット２２は、受信した第１データストローブ信号に対して遅延処理を行い、第２データストローブ信号を得、第２データストローブ信号を遅らせユニット２２に接続されたサンプリングユニット２３に送信するように構成される。ここで、当該ライトレベリング回路がメモリ内部に設けられている場合、遅らせユニット２２で受信された第１データストローブ信号がメモリ内部で伝送されるデータストローブ信号であると考えられ、当該信号は、メモリピンで受信されたデータストローブ信号から変換して得ることができる。書き込み信号生成ユニット２１で受信された第１クロック信号がメモリの内部で伝送されるクロック信号であると考えられ、当該信号は、メモリピンで受信されたクロック信号から変換して得ることができる。説明すべきこととして、本開示では、メモリのメモリ規格は特に限定されず、ＤＤＲ５メモリ規格のメモリであってもよく、それ以外のメモリ規格のメモリであってもよい。

【0026】

また、本実施例におけるサンプリングユニット２３は、それに接続された書き込み信号生成ユニット２１から出力される第２書き込み信号及びそれぞれに接続された遅らせユニット２２から出力される第２データストローブ信号に基づいて、第１サンプリング信号を生成するように構成される。また、当該サンプリングユニット２３はさらに、第１データストローブ信号を受信し、受信した第１データストローブ信号及びそれに接続された書き込み信号生成ユニット２１から出力される第２書き込み信号に基づいて、第２サンプリング信号を生成するように構成される。

【0027】

ライトレベリング回路におけるサンプリングユニット２３が第１サンプリング信号及び第２サンプリング信号を生成した後、いくつかの実施例では、メモリ内のライトレベリング回路は、第１サンプリング信号及び第２サンプリング信号を当該メモリに対応するコントローラに同時に出力することにより、コントローラが、受信した第１サンプリング信号及び第２サンプリング信号に基づいて、コントローラからメモリに送信される信号に対して調整し、それによってメモリで受信されたデータストローブ信号の有効エッジとクロック信号の有効エッジとの時間差にメモリに規定された時間差範囲を満たさせることができる。ここで、コントローラは、メモリに送信される信号を調整するときに、メモリに送信されるデータストローブ信号の遅延を調整しても良く、ここでは特に限定しない。また、本開示で言及される信号の有効エッジは、当該信号の立ち上がりエッジであってもよいし、当該信号の立ち下がりエッジであってもよい。

【0028】

本実施例では、メモリに適用可能なライトレベリング回路を提供し、ライトレベリング回路にサンプリングユニット２３、遅らせユニット２２及び書き込み信号生成ユニット２１を設けることにより、サンプリングユニット２３は、遅らせユニット２２から出力される第２データストローブ信号及び書き込み信号生成ユニット２１から出力される第２書き込み信号に基づいて、第１サンプリング信号を出力することができ、また、サンプリングユニット２３はさらに、受信した第１データストローブ信号及び書き込み信号生成ユニット２１から出力される第２書き込み信号に基づいて、第２サンプリング信号を出力し、それによって、メモリ外部に対応するコントローラが、ライトレベリング回路におけるサンプリングユニット２３から出力される第１サンプリング信号及び第２サンプリング信号に基づいて、コントローラから当該メモリに送信される信号に対して調整し、メモリで受信されたデータストローブ信号の有効エッジとクロック信号の有効エッジとの時間差にメモリの規格要件を満たさせ、メモリがデータを正確に書き込めるように保証する。

【0029】

いくつかの実施例では、図３は、本開示の実施例による、メモリに適用されるライトレベリング回路の別の構成を示す模式図であり、図２に示す装置の構成に基づき、本実施例における書き込み信号生成ユニットは、デコーダ２１１と、第１遅らせモジュール２１２と、を備え、デコーダ２１１は、受信した書き込み命令を復号化処理して、第１書き込み信号を出力するように構成され、第１遅らせモジュール２１２は、デコーダ２１１に接続され、受信した第１クロック信号に基づいて、第１書き込み信号に対して遅延処理を行い、第２書き込み信号を出力するように構成される。

【0030】

例示的に、図３に示すように、本実施例における書き込み信号生成ユニットは、デコーダ２１１及び第１遅らせモジュール２１２を備える。ここで、デコーダ２１１で受信された書き込み命令は、内部に当該書き込み信号生成ユニットを備えているメモリの外部に対応するコントローラから送信された書き込み命令、即ち、コントローラからメモリピンに送信された書き込み命令であり、当該書き込み命令は、メモリに、現在書き込み動作を行うことを指示するために使用される。

【0031】

書き込み信号生成ユニットにおけるデコーダ２１１は、書き込み命令を受信した後、書き込み命令を復号化処理して、メモリ内部のデバイスの認識可能な、現在書き込み動作を行う必要があることを表すための第１書き込み信号を得ることができ、その後、デコーダ２１１は、得られた第１書き込み信号をデコーダ２１１に接続された第１遅らせモジュール２１２に送信し、第１遅らせモジュール２１２は、第１クロック信号に基づいて、受信した第１書き込み信号に対して遅延処理を行い、それによって、第２書き込み信号を得、第２書き込み信号を第１遅らせモジュール２１２に接続されたサンプリングユニット２３に出力する。

【0032】

理解可能なこととして、本実施例では、書き込み信号生成ユニット２１にデコーダ２１１を設けることにより、デコーダ２１１が受信した書き込み命令を復号化処理して、それによって、メモリ内のデバイスが、現在メモリが書き込み動作を行う必要であることを正確に決定することができる。また、後続にコントローラは当該ライトレベリング回路に基づいて信号調整を行う時に、当該メモリに必要なデータストローブ信号をより正確に決定し、メモリのデータ書き込みの精度を向上させることができる。

【0033】

いくつかの実施例では、図３に示す構成に基づき、本実施例における書き込み信号生成ユニット２１の第１遅らせモジュール２１２は、具体的に、受信した第１クロック信号、メモリのＣＡＳライトレイテンシ及び第１指示信号に基づいて、第１書き込み信号に対して遅延処理を行い、第２書き込み信号を出力するように構成され、ここで、第１指示信号は、メモリのＣＡＳライトレイテンシの短縮時間を示すために使用される。

【0034】

例示的に、本実施例における第１遅らせモジュール２１２が、デコーダ２１１から出力される第１書き込み信号に対して遅延処理を行い、第２書き込み信号を得るプロセスにおいて、具体的に、第１遅らせモジュール２１２は、受信した第１指示信号によって示されるメモリのＣＡＳライトレイテンシ（ＣＷＬ：Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ Ｗｒｉｔｅ Ｌａｔｅｎｃｙ）の短縮時間、第１クロック信号、及びメモリのＣＡＳライトレイテンシに基づいて、第１書き込み信号に対して遅延処理を行うことができる。

【0035】

例えば、一可能な実施形態では、第１遅らせモジュール２１２は、メモリのＣＡＳライトレイテンシと、第１指示信号に示される短縮時間とを差分処理し、差分処理後の結果に示される遅らせ時間を、遅らせユニット２２での第１書き込み信号の遅延処理時の第１書き込み信号と第２書き込み信号との時間差とする。ここで、第１クロック信号のクロック周期は、差分処理後に示される遅らせ時間の時間基準とすることができ、例えば、差分結果が０．５ｔｃｋであれば、得られた第１書き込み信号と第２書き込み信号との遅らせ時間は、０．５×第１クロック信号のクロック周期である。

【0036】

説明すべきこととして、第１遅らせモジュール２１２で取得されたメモリのＣＡＳライトレイテンシは、第１遅らせモジュール２１２に予め記憶されたものであってもよく、受信した第３指示信号により第１遅らせモジュール２１２によって決定されるものであってもよく、ここで、第３指示信号は、メモリに現在要求されているＣＡＳライトレイテンシを示すために使用され得る。また、メモリのＣＡＳライトレイテンシは、ユーザが所望するメモリの読み書き速度に基づいて調整されることができる。例えば、コントローラは、要求されるメモリの読み書き速度に基づいて、当該読み書き速度に対応するＣＡＳライトレイテンシの指示信号を探し出し、当該指示信号をメモリ内部の第１遅らせモジュール２１２に送信することにより、第１遅らせモジュール２１２は、受信した第１書き込み信号に対して遅延処理を行うことができる。

【0037】

また、一可能な実施形態では、書き込み信号生成ユニット２１における第１書き込み信号と、書き込み信号生成ユニット２１から出力される第２書き込み信号との遅延は、メモリのＣＡＳライトレイテンシと第１指示信号に示される短縮時間との差だけでなく、遅延処理を行った後に第１書き込み信号がサンプリングユニット２３に伝送される過程で、信号伝送品質を向上させるために設けられたインバータなどの電子デバイスによる信号の遅延も含む。

【0038】

理解可能なこととして、本実施例では、第１遅らせモジュール２１２は、デコーダ２１１から出力される第１書き込み信号に対して遅延処理を行うときに、メモリのＣＡＳライトレイテンシ、及び第１指示信号に示されるＣＡＳライトレイテンシの短縮時間を考慮して、第１書き込み信号に対して遅延処理を行う。それによって、当該ライトレベリング回路を含むメモリの外部のコントローラが、ライトレベリング回路によって当該メモリの受信しようとするデータストローブ信号を決定した場合、第１指示信号に示される短縮時間を調整することにより、メモリ内部で受信された第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとを位置合わせする。

【0039】

いくつかの実施例では、図４は、本開示の実施例による、メモリに適用されるライトレベリング回路のさらに別の構成を示す模式図である。図３に示す装置の構成を基に、本実施例では、書き込み信号生成ユニット２１は、信号変換モジュール２１３をさらに備え、デコーダ２１１は、信号変換モジュール２１３を介して第１遅らせモジュール２１２に接続され、信号変換モジュール２１３は、デコーダ２１１から出力される第１書き込み信号に対して、パルスストレッチ処理を行い、ストレッチ後の書き込み信号を第１遅らせモジュール２１２に出力するように構成される。

【0040】

例示的に、図４に示すように、本実施例では、ライトレベリング回路における書き込み信号生成ユニット２１は、デコーダ２１１、信号変換モジュール２１３及び第１遅らせモジュール２１２を備える。ここで、デコーダ２１１は、書き込み命令を受信し、書き込み命令を復号化処理して、復号化処理後の信号をデコーダ２１１に接続された信号変換モジュール２１３に送信するように構成される。その後、信号変換モジュール２１３は、デコーダ２１１から出力される復号化処理後の信号に対してパルスストレッチ処理を行い、パルスストレッチ処理後の信号を第１書き込み信号として、それに接続される第１遅らせモジュール２１２に出力することにより、第１遅らせモジュール２１２が、受信した第１書き込み信号に対して遅延処理を行い、それによって第２書き込み信号を得ることができる。

【0041】

理解可能なこととして、本実施例における書き込み信号生成ユニット２１の信号変換モジュール２１３は、デコーダ２１１から信号変換モジュール２１３に出力された信号に対してパルスストレッチ処理を行うことにより、メモリに対応する規格要件（例えば、ＳＰＥＣ要件）を満たす。

【0042】

上記実施例のいずれかに基づき、本実施例によって提供されるライトレベリング回路におけるサンプリングユニット２３は、第１フリップフロップ２３１と、第２フリップフロップ２３２と、データセレクタ２３３とを備え、第１フリップフロップ２３１のデータ端子は、書き込み信号生成ユニット２１に接続され、書き込み信号生成ユニット２１から出力される第２書き込み信号を受信するように構成され、第１フリップフロップ２３１のクロック端子は、遅らせユニット２２の出力端子に接続され、遅らせユニット２２から出力される第２データストローブ信号を受信するように構成され、第１フリップフロップ２３１は、第２書き込み信号及び第２データストローブ信号に基づいて、第１サンプリング信号を出力するように構成され、第２フリップフロップ２３２のデータ端子は、書き込み信号生成ユニット２１に接続され、書き込み信号生成ユニット２１から出力される第２書き込み信号を受信するように構成され、第２フリップフロップ２３２のクロック端子は、第１データストローブ信号を受信するように構成され、第２フリップフロップ２３２は、第２書き込み信号及び第１データストローブ信号に基づいて、第２サンプリング信号を出力するように構成され、第１フリップフロップ２３１の出力端子は、データセレクタ２３３の第１端子に接続され、第２フリップフロップ２３２の出力端子は、データセレクタ２３３の第２端子に接続される。

【0043】

例示的に、図５に示すように、図５は、本開示の実施例による、メモリに適用されるライトレベリング回路のさらに別の構成を示す模式図であり、図２に示す構成を基に、本実施例におけるライトレベリング回路は、第１フリップフロップ２３１と、第２フリップフロップ２３２と、データセレクタ２３３とを備える。ここで、第１フリップフロップ２３１のクロック端子とデータ端子は、それぞれ遅らせユニット２２及び書き込み信号生成ユニット２１に接続され、さらに、第１フリップフロップ２３１は、それのクロック端子で受信された、それに接続された遅らせユニット２２から送信される第２データストローブ信号の有効エッジに基づいて、第１フリップフロップ２３１のデータ端子で受信された、それに接続された書き込み信号生成ユニット２１から出力される第２書き込み信号に対してサンプリングを行い、サンプリング結果を第１サンプリング信号として、第１フリップフロップ２３１に接続されたデータセレクタ２３３に出力する。

【0044】

また、第２フリップフロップ２３２クロック端子は、第１データストローブ信号を受信するために使用され、第２フリップフロップ２３２のデータ端子は、書き込み信号生成ユニット２１に接続され、書き込み信号生成ユニット２１から出力される第２書き込み信号を受信するために使用され、その後、第２フリップフロップ２３２は、受信した第１データストローブ信号の有効エッジに基づいて、第２フリップフロップ２３２で受信された第２書き込み信号に対してサンプリングを行い、サンプリング結果を第２サンプリング信号として、第２フリップフロップ２３２に接続されたデータセレクタ２３３に出力する。

【0045】

データセレクタ２３３は、それに接続された第１フリップフロップ２３１から送信された第１サンプリング信号及びそれに接続された第２フリップフロップ２３２から送信された第２サンプリング信号を受信した後、そのうちの１つのサンプリング信号を選択して出力することにより、メモリ外部のコントローラが、受信した第１サンプリング信号又は第２サンプリング信号に基づいて、コントローラから当該メモリへの信号を調整することができる。

【0046】

理解可能なこととして、本実施例では、サンプリングユニット２３に第１フリップフロップ２３１、第２フリップフロップ２３２及びデータセレクタ２３３を設けることにより、第１サンプリング信号及び第２サンプリング信号を同時にコントローラに送信することと比較して、本実施例で提供されるサンプリングユニット２３の装置は、コントローラ上のデータ受信ポートの占有率を低減することができ、ライトレベリング回路がメモリにパッケージングされる場合に、メモリ上のピン占有率も低減することができる。

【0047】

上記実施例のいずれかで提供される、メモリに適用されるライトレベリング回路の構成を基に、本実施例では、ライトレベリング回路は、第１コンバータ２４をさらに備え、第１コンバータ２４は、遅らせユニット２２及びサンプリングユニット２３にそれぞれ接続され、受信した第３データストローブ信号に対してロジックレベル変換処理を行い、第１データストローブ信号を得るように構成される。ここで、第３データストローブ信号のレベルは、カレントモードロジックレベルであり、第１データストローブ信号のレベルは、金属酸化物半導体（ＣＭＯＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ）レベルである。

【0048】

例示的に、本実施例で提供されるライトレベリング回路は、第１コンバータ２４をさらに含む。ここで、第１コンバータ２４で受信された第３データストローブ信号は、実際の適用では、メモリ外部のコントローラからメモリのピンに送信されたデータストローブ信号と考えられる。コントローラがメモリに第３データストローブ信号を送信するときに、信号の伝送効率を向上させるために、通常、カレントモードロジック（ＣＭＬ：Ｃｕｒｒｅｎｔ Ｍｏｄｅｌ Ｌｏｇｉｃ）レベルの伝送形式を採用する。一方、メモリ内部では、通常、ＣＭＯＳレベルの伝送形式を採用して信号伝送を行う。したがって、ライトレベリング回路における第１コンバータ２４は、ピンで第３データストローブ信号を取得した後、ＣＭＬレベル伝送形式によって伝送された第３データストローブ信号を、ＣＭＯＳレベル伝送形式によって伝送された第１データストローブ信号に変換することにより、メモリ内のライトレベリング回路における各デバイスが当該第１データストローブ信号を正確に識別することができる。

【0049】

上記実施例のいずれかで提供される、メモリに適用されるライトレベリング回路の構成を基に、本実施例では、ライトレベリング回路は、第２コンバータ２５をさらに備え、第２コンバータ２５は、書き込み信号生成ユニット２１に接続され、受信した第２クロック信号に対してロジックレベル変換処理を行い、第１クロック信号を得るように構成される。ここで、第２クロック信号のレベルは、カレントモードロジックレベルであり、第１クロック信号のレベルは、ＣＭＯＳレベルである。

【0050】

例示的に、本実施例では、本実施例で提供されるライトレベリング回路は、第２コンバータ２５をさらに含む。ここで、第２コンバータ２５で受信された第２クロック信号は、実際の適用では、メモリ外部のコントローラ又はそれぞれに直列接続された１つ前のメモリから当該メモリのピンに送信されたクロック信号であると考えられる。一方、コントローラがメモリにクロック信号を送信するとき又はメモリ間でクロック信号を送信するとき、信号の伝送効率を向上させるために、通常、カレントモードロジック（ＣＭＬ：Ｃｕｒｒｅｎｔ Ｍｏｄｅｌ Ｌｏｇｉｃ）レベルの伝送形式を採用する。一方、メモリ内部では、通常、ＣＭＯＳレベルの伝送形式を採用して信号伝送を行う。したがって、ライトレベリング回路における第２コンバータ２５は、ピンで第２クロック信号を取得した後、ＣＭＬレベル伝送形式によって伝送された第２クロック信号を、ＣＭＯＳレベル伝送形式によって伝送された第１クロック信号に変換することにより、メモリ内のライトレベリング回路における各デバイスが当該第１クロック信号を正確に識別することができる。

【0051】

図６は、本開示の実施例による、メモリに適用されるライトレベリング回路のさらに別の構成を示す模式図である。図示するように、本実施例では、ライトレベリング回路がメモリ内部に設けられ、且つメモリに上方データストローブ信号受信ピン及び下方データストローブ信号受信ピンが設けられている場合、ライトレベリング回路における第１コンバータ２４は、メモリの下方データストローブ信号受信ピンからの第３データストローブ信号を受信し、当該第３データストローブ信号に対してロジックレベル変換処理を行い、さらに、得られた第１データストローブ信号を、第１コンバータ２４に接続された遅らせユニット２２及びサンプリングユニット２３の第２フリップフロップ２３２にそれぞれ伝送するように構成され得る。

【0052】

遅らせユニット２２は、第１データストローブ信号を受信した後、第１データストローブ信号に対して遅延処理を行い、その後、遅延処理して得た第２データストローブ信号を遅らせユニット２２に接続されたサンプリングユニット２３の第１フリップフロップ２３１に伝送する。

【0053】

また、ライトレベリング回路は、第２コンバータ２５をさらに含み、ここで、第２コンバータ２５は、メモリピンから入力される第２クロック信号を受信し、第２クロック信号に対してロジックレベル変換処理を行い、その後、処理して得られた第１クロック信号を第２コンバータ２５に接続された書き込み信号生成ユニット２１の信号変換モジュール２１３に伝送するように構成される。

【0054】

書き込み信号生成ユニット２１のデコーダ２１１は、受信した書き込み命令に基づいて、第１書き込み信号を生成し、その後、生成された第１書き込み信号をデコーダ２１１に接続された信号変換モジュール２１３に伝送するように構成される。信号変換モジュール２１３は、第１書き込み信号を受信した後、パルスストレッチ処理を行い、ストレッチ処理後の信号を信号変換モジュール２１３に接続された第１遅らせモジュール２１２に送信し、第１遅らせモジュール２１２は、ストレッチ後の信号に対して遅延処理を行い、第２書き込み信号を得る。その後、第１遅らせモジュール２１２は、得られた第２書き込み信号を、第１遅らせモジュール２１２に接続された第１フリップフロップ２３１及び第２フリップフロップ２３２にそれぞれ伝送する。

【0055】

サンプリングユニット２３において、第１フリップフロップ２３１は、それのデータ端子で受信された、第１遅らせモジュール２１２から出力される第２書き込み信号及びそれのクロック端子で受信された、遅らせユニット２２から出力される第２データストローブ信号に基づいて、サンプリングを行い、第１サンプリング信号を生成し、第１フリップフロップ２３１に接続されたデータセレクタ２３３に出力する。同様に、第２フリップフロップ２３２は、それのデータ端子で受信された、第１遅らせモジュール２１２から出力される第２書き込み信号及びそれのクロック端子で受信された、第１受信機２４から出力される第１データストローブ信号に基づいて、サンプリングを行い、第２サンプリング信号を生成し、第２フリップフロップ２３２に接続されたデータセレクタ２３３に出力する。

【0056】

理解可能なこととして、上記の第１コンバータ２４で受信された第３データストローブ信号が下方データストローブ信号であり、且つメモリのピンに上方データストローブ信号受信ピンがさらに含まれる場合、ライトレベリング回路に第３コンバータ２６を設けることもでき、ここで、第３コンバータ２６は、受信した上方データストローブ信号に対してロジックレベル変換処理を行い、ロジックレベル変換後の信号を第３コンバータ２６に接続された上方遅らせユニット２７及び第３コンバータ２６に接続された第４フリップフロップ２８２にそれぞれ送信するように構成される。本実施例における上方遅らせユニット２７は、遅らせユニット２２と同様の機能を有し、受信したデータストローブ信号に対して遅延処理を行い、遅延処理後の信号を上方遅らせユニット２７に接続された第３フリップフロップ２８１に送信するように構成される。

【0057】

また、ライトレベリング回路に、第２遅らせモジュール２１４がさらに設けられ、第２遅らせモジュール２１４は、それに接続された信号変換モジュール２１３から出力されるパルスストレッチ処理後の信号に対して遅延処理を行い、遅延処理後の信号を、第２遅らせモジュール２１４に接続された第３フリップフロップ２８１及び第４フリップフロップ２８２にそれぞれ送信するように構成される。

【0058】

上位サンプリングユニット２８において、第３フリップフロップ２８１は、それのデータ端子で受信された、第２遅らせモジュール２１４から出力される信号及びそれのクロック端子で受信された、上方遅らせユニット２７から出力される信号に基づいて、サンプリングを行い、第３サンプリング信号を生成し、第３フリップフロップ２８に接続された上方データセレクタ２８３に出力する。同様に、第４フリップフロップ２８２は、それのデータ端子で受信された、第２遅らせモジュール２１４から出力される信号及びそれのクロック端子で受信された、第３受信機２６から出力される信号に基づいて、サンプリングを行い、第４サンプリング信号を生成し、第４フリップフロップ２８２に接続された上方データセレクタ２８３に出力する。

【0059】

理解可能なこととして、メモリに下方データストローブ信号受信ピン及び上方データストローブ信号受信ピンが含まれる場合、受信した下方データストローブ信号の有効エッジとクロック信号の有効エッジとの時間差にメモリの規格設定を満たさせる必要があり、また、受信した上方データストローブ信号の有効エッジとクロック信号の有効エッジとの時間差にメモリの規格設定を満たさせる必要がある。したがって、メモリ内のライトレベリング回路に、受信したデータストローブ信号に対してロジックレベル変換処理を行う２つのコンバータ（即ち、図内の第１コンバータ２４及び第３コンバータ２６）、２つの遅らせユニット（即ち、図内の遅らせユニット２２及び遅らせユニット２７）、及び２つのサンプリングユニット（即ち、図内のサンプリングユニット２３及び上位サンプリングユニット２８）が設けられてもよい。上記のライトレベリング回路の設計により、メモリ外部のコントローラがメモリに送信された信号を調整した後、メモリで受信された下方データストローブ信号の有効エッジとクロック信号の有効エッジとの時間差にメモリの規格設定を満たさせ、また、メモリで受信された上方データストローブ信号の有効エッジとクロック信号の有効エッジとの時間差にメモリの規格設定を満たさせ、メモリのデータ書き込みの精度を向上させることができる。例えば、コントローラは、第１コンバータ２４で受信されたデータストローブ信号、又は第１遅らせモジュールによる遅延処理時の遅延を調整することにより、メモリで受信された下方データストローブ信号の有効エッジとクロック信号の有効エッジとの時間差にメモリの規格設定を満たさせることができる。また、コントローラは、第３コンバータ２６で受信されたデータストローブ信号、又は第２遅らせモジュールによる遅延処理時の遅延を調整することにより、メモリで受信された上方データストローブ信号の有効エッジとクロック信号の有効エッジとの時間差にメモリの規格設定を満たさせることができる。

【0060】

上記実施例のいずれかに基づき、本実施例における第１サンプリング信号は、第１クロック信号の有効エッジと第１データストローブ信号の有効エッジとが位置合わせされているか否かを表す。

【0061】

例示的に、メモリのライトレベリングプロセスは、通常、外部ライトレベリング及び内部ライトレベリングに分けられ、ここで、外部ライトレベリングは、メモリピンで受信したデータストローブ信号とクロック信号とを位置合わせするために使用される。本実施例では、サンプリングユニット２３から出力される第１サンプリング信号に、第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとが位置合わせされているか否かを表させることができるために、遅らせユニット２２による第１データストローブ信号の遅延処理時の遅延を、書き込み信号生成ユニットが第１クロック信号を受信する時に第１書き込み信号に対して遅延処理を行って第２書き込み信号を得るときの遅延と等価にすることにより、サンプリングユニット２３から出力される第１サンプリング信号に表される、受信された第２データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされているか否かとの結果を、第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとが位置合わせされているか否かとの結果と常に一致させる。遅らせユニット２２の遅延の上記設定により、サンプリングユニット２３から出力される第１サンプリング信号に基づいて、メモリの外部ライトレベリングの目的を達成しているか否かを決定することができる。

【0062】

いくつかの実施例では、上記実施例のいずれかに基づき、第１サンプリング信号が、具体的に、第１サンプリング信号が第１クロック信号の有効エッジと第１データストローブ信号の有効エッジとが位置合わせされていないことを表す場合、第１データストローブ信号の遅延を調整するように指示するために使用される。

【0063】

例示的に、本実施例では、メモリ外部ライトレベリングを実現するために、メモリ外部のコントローラが、第１サンプリング信号が第１クロック信号の有効エッジと第１データストローブ信号の有効エッジとが位置合わせされていないことを表すと決定した場合、コントローラは、メモリに送信されるデータストローブ信号の遅延を継続的に調整することができ、即ち、第１データストローブ信号の遅延を継続的に調整することにより、第１クロック信号の有効エッジと第１データストローブ信号の有効エッジとを位置合わせする。

【0064】

説明すべきこととして、本開示における２つの信号の有効エッジが位置合わせしているか否かを判断することは、２つの信号の有効エッジに対応する時間の間の時間差が、所定差の範囲内にあるか否かを判断することによって決定することができ、時間差が所定差以内にある場合、２つの信号の有効エッジが位置合わせしていることを表す。

【0065】

いくつかの実施例では、第２サンプリング信号は、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされているか否かを表す。

【0066】

例示的に、メモリのライトレベリングプロセスは、内部ライトレベリングも含み、内部ライトレベリングの主な目的は、メモリ内部で伝送されるデータストローブ信号の伝送経路を減少させる上で、メモリ内部で受信された第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされることを確保することである。

【0067】

外部レベリング処理では、メモリに、遅らせユニット２２が設けられ、受信した第１データストローブ信号に対して遅延処理を行うが、遅らせユニット２２で遅延処理に対応する遅延が長くなるほど、このときのライトレベリング回路の消費電力及びジッターも大きくなる。したがって、メモリ内部におけるデータストローブ信号の伝送経路を減少させるために、内部ライトレベリングプロセスでは、サンプリングユニット２３は、直接第１データストローブ信号及びサンプリングユニットに接続された書き込み信号生成ユニットから生成された第２書き込み信号に基づいて、第２サンプリング信号を出力することにより、第２サンプリング信号によって、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされているか否かを決定する。例えば、サンプリングユニット２３は、第１データストローブ信号の各有効エッジに対応する時間と、第２書き込み信号の各有効エッジに対応する時間とを差分処理することにより、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされているか否かを決定することができる。

【0068】

いくつかの実施例では、第２サンプリング信号は、具体的に、第１サンプリング信号が、第１クロック信号の有効エッジと第１データストローブ信号の有効エッジとが位置合わせされており、且つ第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされていないことを表す場合、第１書き込み信号の遅延又は第１データストローブ信号の遅延を調整するように指示するために使用される。

【0069】

例示的に、内部ライトレベリングプロセスでは、メモリ内部信号伝送時の消費電力が大きいという問題を回避するために、以下のような調整を行うことができる。本実施例では、外部ライトレベリングプロセスが完了した後、即ち、第１サンプリング信号が、第１クロック信号の有効エッジと第１データストローブ信号の有効エッジとが位置合わせされており、且つ第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされていないことを表す場合、第１書き込み信号の遅延又は第１データストローブ信号の遅延を調整することにより、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとを位置合わせすることができる。

【0070】

理解可能なこととして、外部ライトレベリングプロセスにおいて遅らせユニットの遅延処理を行ってから第１データストローブ信号を出力する必要がある方式と比較して、内部ライトレベリングプロセスでは、第１データストローブ信号に対して遅延処理を行う必要がないため、第１データストローブ信号がメモリ内部で伝送されるときの遅延を減少することに相当し、その後、さらに第１書き込み信号の遅延を調整することにより、第１書き込み信号の伝送時に生じる消費電力を低減することもでき、その後、第１書き込み信号の遅延又は第１データストローブ信号の遅延を継続的に調整することにより、内部ライトレベリングの目的の達成を保証する。

【0071】

図７は、本開示の実施例による、メモリに適用されるライトレベリング回路の制御方法のフロチャートであり、本実施例で提供される方法は、図２に示すライトレベリング回路に適用され、当該方法は、以下のステップを含む。

【0072】

ステップＳ７０１において、第１サンプリング信号が第１クロック信号の有効エッジと第１データストローブ信号の有効エッジとが位置合わせされていないことを表すと決定した場合、第１データストローブ信号の遅延を調整する。

【0073】

サンプリングユニットから出力された第１サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとが位置合わせされたと決定するまで、ステップＳ７０１を繰り返して実行する。

【0074】

例示的に、本実施例の実行主体は、メモリ外部のコントローラ又はその他の電子機器であってもよく、本開示は特に限定しない。以下では、コントローラが本開示の実行主体である場合を例として説明する。

【0075】

メモリのライトレベリングプロセスにおいて、まず、コントローラは、ライトレベリング回路から出力される第１サンプリング信号を受信し、コントローラが第１サンプリング信号に基づいて、第１クロック信号の有効エッジと第１データストローブ信号の有効エッジとが位置合わせされていないと決定した場合、コントローラは、メモリに送信されるデータストローブ信号の遅延を継続的に調整し、即ち、第１データストローブ信号の遅延を継続的に変更することにより、第１データストローブ信号と第１クロック信号とを位置合わせする。説明すべきこととして、本実施例では、コントローラが毎回データストローブ信号の遅延を調整する大きさは、同じ値であってもよく、異なる値であってもよく、本実施例は特に限定しない。

【0076】

また、説明すべきこととして、本実施例では、第１サンプリング信号は、ライトレベリング回路におけるサンプリングユニットが、遅らせユニットから出力される第２データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされているか否かを比較することにより生成されるものであり、且つ、遅らせユニットによる第１データストローブ信号の遅延処理時の遅延が、書き込み信号生成ユニットの第１クロック信号の受信時に第１書き込み信号に対して遅延処理を行って第２書き込み信号を得るときの遅延と等価であるため、第２データストローブ信号有効エッジと第２書き込み信号の有効エッジとが位置合わせされているか否かを比較することにより生成された第１サンプリング信号は、第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとが位置合わせされているか否かを表すことができる。

【0077】

一例では、第１サンプリング信号は、サンプリングユニットが第２データストローブ信号の有効エッジを受信した時間が、サンプリングユニットが第２書き込み信号の有効エッジを受信した時間との時間差であり得、コントローラは、当該時間差と所定時間差範囲とを比較することにより、２つの信号の有効エッジが位置合わせしているか否かを決定する。

【0078】

ステップＳ７０２において、第１サンプリング信号が第１クロック信号と第１データストローブ信号とが位置合わせされていることを表すと決定した場合、第１データストローブ信号の遅延を第１所定時間減少させることを制御し、減少後の信号をサンプリングユニットで現在受信された第１データストローブ信号とする。

【0079】

例示的に、コントローラが第１サンプリング信号に基づいて、第１クロック信号と第１データストローブ信号とが位置合わせされていると決定した場合、即ち、メモリのライトレベリングプロセスにおける外部ライトレベリングプロセスが完了したことを表す。その後、コントローラは、位置合わせする時の第１データストローブ信号の遅延を第１所定時間減少させ、その後、遅延が第１所定時間減少された第１データストローブ信号を、メモリの内部ライトレベリングプロセス時に、ライトレベリング回路におけるサンプリングユニットに最初に入力される第１データストローブ信号とする。

【0080】

説明すべきこととして、本実施例における第１所定時間は、ライトプリアンブル（ｗｒｉｔｅ ｐｒｅａｍｂｌｅ）信号及びライトプリアンブル信号と第１所定時間長との対応関係に基づいて決定され得る。

【0081】

ステップＳ７０３において、第２サンプリング信号が第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされていないことを表すと決定した場合、第１データストローブ信号の遅延又は第１書き込み信号の遅延を調整する。

【0082】

サンプリングユニットから出力される第２サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされたと決定するまで、ステップＳ７０３を繰り返して実行する。

【0083】

例示的に、メモリに対して内部ライトレベリングを行うとき、まず、コントローラが第２サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされていないと決定した場合、コントローラは、第１データストローブ信号及び第１書き込み信号の遅延を調整することにより、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとを位置合わせし、即ち、メモリ内部のメモリユニット部で受信されたデータストローブ信号と書き込み信号との位置合わせを保証する。

【0084】

理解可能なこととして、本実施例は、メモリに適用されるライトレベリング回路の制御方法を提供し、コントローラは、ライトレベリング回路から出力される第１サンプリング信号及び第２サンプリング信号に基づいて、ライトレベリング回路を制御することにより、メモリのライトレベリングの目的を達成することができる。また、制御プロセスにおいて、まず、コントローラは、第１サンプリング信号によって表される信号の有効エッジが位置合わせしているか否かに基づいて、第１データストローブ信号の遅延を調整するか否かを決定することにより、メモリの外部ライトレベリングプロセスを遂行することができる。また、データストローブ信号及び書き込み信号がメモリ内部で伝送されるときに生じる消費電力及び遅延を低減するために、内部ライトレベリングプロセスでは、コントローラはさらに、受信した第２サンプリング信号に基づいて、第１データストローブ信号の遅延又は第１書き込み信号の遅延を継続的に調整することにより、メモリのライトレベリングプロセスを最終的に完了し、メモリがデータを正確に書き込めるようにする。

【0085】

いくつかの実施例では、図７に示す方法を基に、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされていると決定した場合、第１データストローブ信号の遅延を第２所定時間延長し、延長後の信号をメモリが書き込み動作を行うときに受信されるデータストローブ信号として決定する。

【0086】

例示的に、本実施例では、上記の図７に示すライトレベリング回路の制御方法を基に、さらに、メモリピンで受信されるデータストローブ信号の有効エッジとピンで受信されるクロック信号の有効エッジとの時間差がメモリの規格要件を満たすことを確保するために、本実施例では、コントローラは、第２サンプリング信号が第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされていると決定した場合、位置合わせする時の第１データストローブ信号の遅延を第２所定時間延長し、延長後のデータストローブ信号をメモリが書き込み動作を行うときに受信される第１データストローブ信号とする。また、このとき第２所定時間延長した後の第１データストローブ信号の有効エッジと、位置合わせする時のメモリピンで受信された第１クロック信号の有効エッジとの時間差は、メモリ規格に要求される時間差（例えば、メモリのｔＤＱＳｏｆｆｓｅｔ）に適合する。

【0087】

説明すべきこととして、本開示における第２所定時間は、ライトプリアンブル（ｗｒｉｔｅ ｐｒｅａｍｂｌｅ）信号、及びライトプリアンブル信号と第２所定時間長との対応関係に基づいて決定され得る。

【0088】

理解可能なこととして、本実施例では、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとを位置合わせする時の第１データストローブ信号の遅延を第２所定時間延長することにより、さらに、メモリピン端で最終的に受信すべきデータストローブ信号を決定して、メモリがデータを正確に書き込むことができる。

【0089】

いくつかの実施例では、サンプリングユニットから出力された第１サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとが位置合わせされたと決定することは、サンプリングユニットから出力される第１サンプリング信号のレベル値が第１レベル値から第２レベル値に変化した場合、第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとが位置合わせされたと決定することを含む。

【0090】

例示的に、本実施例では、ライトレベリング回路におけるサンプリングユニットから生成される第１サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとが位置合わせされているか否かを決定するときに、第１サンプリング信号のレベル値を検出することによって決定することができる。具体的に、本実施例では、遅らせユニットによる第１データストローブ信号の遅延処理時の遅延が、書き込み信号生成ユニットの第１クロック信号の受信時に第１書き込み信号に対して遅延処理を行って第２書き込み信号を得るときの遅延と等価である場合、第２データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされているか否かとの結果は、第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとが位置合わせされているか否かとの結果と常に一致する。このとき、サンプリングユニットは、第２データストローブ信号の有効エッジで第２書き込み信号のレベル値に対してサンプリングを行い、サンプリング後の結果を第１サンプリング信号として出力することができ、コントローラが、出力した第１サンプリング信号のレベル値が第１レベル値から第２レベル値に切り替わったと決定した場合、第２データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされたことを表し、同様に、このとき、第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとは位置合わせ状態にある。

【0091】

理解可能なこととして、本実施例では、サンプリングユニットから出力される第１サンプリング信号が、第２データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされているか否かを表すことができ、当該位置合わせ結果が第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとが位置合わせされているか否かとの位置合わせ結果と同じである場合、第１サンプリング信号から出力される信号レベル値が第１レベル値から第２レベル値に切り替わったか否かを検出することにより、第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとが位置合わせされたか否かを決定することができる。本実施例によって提供される方法は簡単で、実装が容易であり、信号有効エッジ間の時間差を何回も繰り返して計算する必要がない。

【0092】

いくつかの実施例では、上記実施例を基に、サンプリングユニットから出力される第２サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされたと決定することは、サンプリングユニットから出力される第２サンプリング信号のレベル値が第２レベル値から第１レベル値に変化した場合、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされたと決定することを含む。

【0093】

例示的に、本実施例では、サンプリングユニットが、第１データストローブ信号及び書き込み信号生成ユニットから出力される第２書き込み信号を受信した後に、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされているか否か決定するために、第１データストローブ信号の有効エッジで第２書き込み信号のレベル値に対してサンプリングを行い、サンプリング結果をサンプリングユニットから出力される第２サンプリング信号とすることにより、第２サンプリング信号のレベル値の変化を常に監視することができ、第２サンプリング信号のレベル値が第２レベル値から第１レベル値に切り替わった場合、第２書き込み信号の有効エッジと第１データストローブ信号の有効エッジとが位置合わせされたことを表す。

【0094】

理解可能なこととして、本実施例では、第２サンプリング信号のレベル値変化が第２レベル値から第１レベル値に切り替わったか否かを検出することにより、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされているか否かを決定することができる。本実施例によって提供される方法は簡単で、実装が容易であり、信号有効エッジ間の時間差を何回も繰り返して計算する必要がない。

【0095】

図８は、本開示の実施例による、メモリに適用されるライトレベリング回路の別の制御方法のフロチャートであり、本実施例で提供される方法は、図３に示すライトレベリング回路に適用され、ここで、ライトレベリング回路における書き込み信号生成ユニットは、デコーダと、第１遅らせモジュールと、を備え、デコーダは、受信した書き込み命令を復号化処理して、第１書き込み信号を出力するように構成され、第１遅らせモジュールは、デコーダに接続され、受信した第１クロック信号に基づいて、第１書き込み信号に対して遅延処理を行い、第２書き込み信号を出力するように構成され、第１遅らせモジュールは、具体的に、受信した第１クロック信号、メモリのＣＡＳライトレイテンシ、第１指示信号に基づいて、第１書き込み信号に対して遅延処理を行い、第２書き込み信号を出力するように構成され、ここで、第１指示信号は、メモリのＣＡＳライトレイテンシの短縮時間を示すために使用される。上記実施例を基に、当該方法は、次のステップを含む。

【0096】

ステップＳ８０１において、サンプリングユニットから出力される第１サンプリング信号のレベル値が第１レベル値から第２レベル値に変化していないと決定した場合、第１クロック信号の有効エッジと第１データストローブ信号の有効エッジとが位置合わせされていないと決定し、第１データストローブ信号の遅延を調整する。

【0097】

サンプリングユニットから出力される第１サンプリング信号のレベル値が第１レベル値から第２レベル値に変化するまで、ステップＳ８０１を繰り返して実行する。

【0098】

例示的に、ステップＳ８０１の具体的な原理は、ステップＳ７０１と上記実施例の具体的な原理を参照することができ、ここでは繰り返して説明しない。

【0099】

ステップＳ８０２において、サンプリングユニットから出力される第１サンプリング信号のレベル値が第１レベル値から第２レベル値に変化したと決定した場合、第１クロック信号の有効エッジと第１データストローブ信号の有効エッジとが位置合わせされたと決定し、第１データストローブ信号の遅延を第１所定時間減少させることを制御し、減少後の信号をサンプリングユニットで現在受信される第１データストローブ信号とする。

【0100】

例示的に、ステップＳ８０２の具体的な原理は、ステップＳ７０２と上記実施例の具体的な原理を参照することができ、ここでは繰り返して説明しない。

【0101】

ステップＳ８０３において、サンプリングユニットから出力される第２サンプリング信号のレベル値が第１レベル値であると決定した場合、第１遅らせモジュールで受信された第１指示信号を調整することによって、第１指示信号に示されるメモリのＣＡＳライトレイテンシの短縮時間を増大させ、デコーダに書き込み命令を送信し、第１遅らせモジュールに調整後の第１指示信号を送信する。

【0102】

サンプリングユニットから出力される第２サンプリング信号のレベル値が第１レベル値から第２レベル値に切り替わるまで、ステップＳ８０３を繰り返して実行する。

【0103】

例示的に、本実施例では、ステップＳ８０１によりメモリの外部ライトレベリングを完了した後、データストローブ信号及び書き込み信号がメモリ内部で伝送されるときに生じる消費電力及び遅延を低減するために、外部ライトレベリングの後、メモリ内部ライトレベリングの調整処理を引き続き実行する。まず、内部ライトレベリングのときに、第１クロック信号の有効エッジと第１データストローブ信号の有効エッジとが位置合わせされる時の第１データストローブ信号の遅延を第１所定時間減少させる。第１データストローブ信号が変化した後、このとき、書き込み信号生成ユニットの第１遅らせモジュールを継続的に調整することによって、デコーダから出力される第１書き込み信号の遅延を継続的に短縮させることにより、第１データストローブ信号の有効エッジと、書き込み信号生成ユニットから出力される第２書き込み信号の有効エッジとをメモリ内部で位置合わせする。

【0104】

第１書き込み信号の遅延の短縮を制御するときに、本実施例では、第１遅らせモジュールに送信する、第１指示信号に示されるＣＡＳライトレイテンシの短縮時間を増大させることができ、短縮時間が継続的に増大するにつれ、ＣＡＳライトレイテンシと短縮時間との差（即ち、第１遅らせモジュールによる第１書き込み信号の遅延処理時の遅延）も継続的に減少する。

【0105】

つまり、内部ライトレベリングプロセスでは、まず、調整する度に、ライトレベリング回路におけるデコーダに書き込み命令を送信し、また、第１遅らせモジュールに調整後の第１指示信号を送信し、同時に、第１データストローブ信号が不変である（このときの第１データストローブ信号は、第１クロック信号の有効エッジと第１データストローブ信号の有効エッジとを位置合わせした時の第１データストローブ信号の遅延が第１所定時間減少した時に対応するデータストローブ信号である）ことを保証しながら、サンプリングユニットから出力される第２サンプリング信号を取得し、第２サンプリング信号に示されるレベル値が第１レベル値である場合、この時に引き続き第１書き込み信号の遅延を短縮する必要があることを意味する。

【0106】

説明すべきこととして、メモリ内のレジスタの制限により、第１指示信号に示されるＣＡＳライトレイテンシの短縮時間を調整するときに、ＣＡＳライトレイテンシの短縮時間は、第１クロック信号の時間周期の値の整数倍しか取ることができないため、第１書き込み信号の遅延を調整するときに、毎回の遅延の変更値は、時間周期の整数倍しかあり得ない。第２サンプリング信号によって出力されたサンプリング値が第１レベル値から第２レベル値に切り替わった場合、この時は、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされていない可能性があり、第１データストローブ信号の有効エッジに対応する時間が第２書き込み信号の有効エッジに対応する時間より遅くなる現象が生じるため、第１データストローブ信号の遅延を調整する必要がある。

【0107】

ステップＳ８０４において、サンプリングユニットで受信された第１データストローブ信号の遅延を減少させ、デコーダに書き込み命令を送信し、第１遅らせモジュールに遅らせ信号を送信し、ここで、遅らせ信号は、サンプリングユニットから出力される第２サンプリング信号が第１レベル値から第２レベル値に切り替わるときに、第１遅らせモジュールが受信した第１指示信号である。

【0108】

サンプリングユニットから出力される第２サンプリング信号のレベル値が第２レベル値から第１レベル値に切り替わるまで、ステップＳ８０４を繰り返して実行する。

【0109】

例示的に、上記のステップＳ８０３における調整を完了した後、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとを位置合わせするために、本ステップでは、また、第１データストローブ信号の遅延を調整する。第１データストローブ信号の遅延がメモリ規格に制限されせず、遅延を調整する度の変化量は、第１クロック信号のクロック周期の整数倍である必要がないため、本ステップでは、第１データストローブ信号の遅延を継続的に調整することにより、第１データストローブ信号の有効エッジと第２データストローブ信号の有効エッジとを位置合わせすることができる。また、調整処理する度に、デコーダに書き込み命令を送信し、第１遅らせモジュールに遅らせ信号を送信する必要があり、それによってデコーダが第１書き込み信号を出力することができ、第１遅らせモジュールは、それに接続されたデコーダから出力される第１書き込み信号に対して遅延処理を行うことができ、遅延処理の時間長は、第１遅らせモジュールで受信される遅らせ信号によって決定され、このときの遅らせ信号は、第２サンプリング信号が第１レベル値から第２レベル値に切り替わるときに、第１遅らせモジュールで受信された第１指示信号、即ち、ステップＳ８０３の繰り返しが終了する時に、第１遅らせモジュールが受信した第１指示信号である。

【0110】

理解可能なこととして、本実施例では、メモリの内部調整処理時に、まず、第１書き込み信号遅延処理時の遅延を減少することにより、第１書き込み信号の伝送時の消費電力及び遅延を低減する。その後、第１データストローブ信号の遅延を調整することにより、第１データストローブ信号と第２書き込み信号の有効エッジとを位置合わせし、それによって、メモリが書き込み動作を行うときに、データを正確に書き込むことができ、書き込み動作時のメモリ内部信号伝送時の消費電力を低減することもできる。

【0111】

いくつかの実施例では、ライトレベリング回路におけるサンプリングユニットは、第１フリップフロップと、第２フリップフロップと、データセレクタとを備え、第１フリップフロップのデータ端子は、書き込み信号生成ユニットに接続され、書き込み信号生成ユニットから出力される第２書き込み信号を受信するために使用され、第１フリップフロップのクロック端子は、遅らせユニットの出力端子に接続され、遅らせユニットから出力される第２データストローブ信号を受信するために使用され、第１フリップフロップは、第２書き込み信号及び第２データストローブ信号に基づいて、第１サンプリング信号を出力するように構成され、第２フリップフロップのデータ端子は、書き込み信号生成ユニットに接続され、書き込み信号生成ユニットから出力される第２書き込み信号を受信するために使用され、第２フリップフロップのクロック端子は、第１データストローブ信号を受信するように構成され、第２フリップフロップは、第２書き込み信号及び第１データストローブ信号に基づいて、第２サンプリング信号を出力するために使用され、第１フリップフロップの出力端子は、データセレクタの第１端子に接続され、第２フリップフロップの出力端子は、データセレクタの第２端子に接続される。

【0112】

この場合、当該ライトレベリング回路を制御するときに、第１サンプリング信号が第１クロック信号の有効エッジと第１データストローブ信号の有効エッジとが位置合わせされていないことを表すと決定した場合、第１データストローブ信号の遅延を調整する前に、ライトレベリング回路の制御方法は、
データセレクタに第１制御信号を送信することであって、第１制御信号は、第１サンプリング信号を出力するようにデータセレクタに指示するために使用されることと、データセレクタから出力される第１サンプリング信号を受信することと、をさらに含む。

【0113】

サンプリングユニットから出力された第１サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとが位置合わせされたと決定した後、ライトレベリング回路の制御方法は、データセレクタに第２制御信号を送信することをさらに含み、第２制御信号は、第２サンプリング信号を出力するようにデータセレクタに指示するために使用される。

【0114】

例示的に、本実施例の実行主体は、メモリ外部のコントローラ又はその他の電子機器であってもよく、本開示は特に限定しない。以下では、コントローラが本開示の実行主体である場合を例として説明する。

【0115】

ライトレベリング回路におけるサンプリングユニットが、第１フリップフロップ、第２フリップフロップ及びデータセレクタを含む場合、ライトレベリングプロセスでは、コントローラは、データセレクタに制御信号を送信する必要があり、これにより、データセレクタがそれに接続された第１フリップフロップから出力される第１サンプリング信号及び第２フリップフロップから出力される第２サンプリング信号の中から、現在必要なサンプリング信号を選択できる。

【0116】

第１に、ライトレベリングプロセスでは、まず、コントローラは、データセレクタに第１制御信号を送信する必要があり、これにより、データセレクタは、コントローラが第１サンプリング信号に基づいて、第１クロック信号の有効エッジと第１データストローブ信号の有効エッジとが位置合わせされたと決定するまで、第１サンプリング信号をコントローラに出力することができ、このとき、ライトレベリングプロセスにおける外部ライトレベリングプロセスは終了する。

【0117】

また、コントローラが第１クロック信号の有効エッジと第１データストローブ信号の有効エッジとが位置合わせされたと決定した場合、コントローラは、データセレクタに送信される第１制御信号を第２制御信号に切り替えることにより、データセレクタが第２制御信号を受信した後、それに接続された第２フリップフロップで生成された第２サンプリング信号を出力することができる。

【0118】

理解可能なこととして、ライトレベリング回路におけるサンプリングユニットに、第１フリップフロップ、第２フリップフロップ及びデータセレクタが含まれる場合、コントローラは、データセレクタに送信する制御信号を変更することによって、データセレクタから出力されるサンプリング信号を変更し、これにより、外部ライトレベリングと内部ライトレベリングのいずれかの時にも、コントローラは、必要な第１サンプリング信号又は第２サンプリング信号を正確に受信することができる。

【0119】

図９は、本開示の実施例による信号変化を示す図である。図９に示す信号変化を示す図は、ライトレベリング回路を制御してライトレベリングプロセスを行う際のデータストローブ信号及び書き込み信号の変化を表すための模式図である。本実施例では、図６に示すライトレベリング回路を参照して説明する。

【0120】

例示的に、本実施例では、図９の第２クロック信号は、ライトレベリング回路における第２コンバータ２５で受信されたクロック信号である。コマンド信号に対応する書き込み命令は、図６のライトレベリング回路におけるデコーダ２１１で受信された書き込み命令である。デコーダ２１１は、書き込み命令を受信した後、第１書き込み信号を生成し、デコーダ２１１に接続された信号変換モジュール２１３に第１書き込み信号を送信し、信号変換モジュール２１３は、受信した第１書き込み信号に対してパルスストレッチ処理を行い、さらに、パルスストレッチ処理後の第１書き込み信号（即ち、図９のパルスストレッチ後の第１書き込み信号）を得る。信号変換モジュール２１３は、信号変換モジュール２１３に接続された第１遅らせモジュール２１２にパルスストレッチ後の第１書き込み信号を送信し、第１遅らせモジュール２１２は、パルスストレッチ処理後の第１書き込み信号に対して遅延処理を行い、それによって、第２書き込み信号（即ち、図内の外部ライトレベリング段階における第２書き込み信号）を得て、第１遅らせモジュール２１２に接続された第１フリップフロップ２３１及び第２フリップフロップ２３２にそれぞれ入力する。また、図から分かるように、外部ライトレベリングプロセスでは、パルスストレッチ処理後の第１書き込み信号と第２書き込み信号との遅延は、ＣＡＳライトレイテンシと絶対遅延との和であり、ここで、絶対遅延は、信号伝送時に生じる遅延である。

【0121】

また、図９の外部ライトレベリングプロセスにおける第３データストローブ信号は、外部ライトレベリングプロセス終了時の、ライトレベリング回路における第１コンバータ２４で受信されたデータストローブ信号である。図９の外部ライトレベリングプロセスにおける第２データストローブ信号は、第１コンバータ２４によって、外部ライトレベリングプロセスにおける第３データストローブ信号に対してレベル変換してから第１コンバータ２４に接続された遅らせユニット２２に出力され、さらに遅らせユニット２２によって、第１コンバータ２４が遅らせユニット２２に入力された信号に対して遅延処理を行った後に得られるものである。したがって、図９の外部ライトレベリングプロセスにおける第３データストローブ信号と、外部ライトレベリングプロセスにおける第２データストローブ信号との遅延は、遅らせユニット２２による遅延と、第１コンバータ２４による遅延との和である。また、図から分かるように、外部ライトレベリングプロセスが終了した後、外部ライトレベリングに含まれる第２書き込み信号の有効エッジ（即ち、第２書き込み信号の立ち上がりエッジ）と、第２データストローブ信号の有効エッジ（即ち、第２データストローブ信号の立ち上がりエッジ）とは位置合わせ状態にある。

【0122】

外部ライトレベリングが終了した後、第１データストローブ信号の遅延を第１所定時間長短縮し、第１データストローブ信号は、ライトレベリング回路における第１コンバータ２４が、受信した第３データストローブ信号に対してレベル変換処理を行って得られるものであるため、第１データストローブ信号と第３データストローブ信号との遅延は、第１コンバータによる固定的な遅延であり、第１データストローブ信号の遅延を第１所定時間長短縮し、即ち、第３データストローブ信号の遅延を第１所定時間長短縮する必要がある。即ち、外部ライトレベリングにおける第３データストローブ信号を第１所定時間長で前方にシフトした後、図９の中間プロセスの第３データストローブ信号を得、当該中間プロセスの第３データストローブ信号を、ライトレベリングプロセスにおける内部ライトレベリングで、第１コンバータ２４が最初に受信する第３データストローブ信号とする。

【0123】

図の内部ライトレベリングプロセスにおける第２書き込み信号は、内部ライトレベリングプロセスの終了時のライトレベリング回路における書き込み信号生成ユニット２１から出力される信号である。内部ライトレベリングプロセスにおける第１データストローブ信号は、図内の中間プロセスの第３データストローブ信号が第１コンバータ２４を通過した後に生成される信号である。図から分かるように、内部ライトレベリングプロセスでは、書き込み信号生成ユニット２１から出力される第２書き込み信号は、外部ライトレベリングプロセスにおける第２書き込み信号より前方にシフトされ、即ち、遅延は短縮され、第２書き込み信号はクロック周期の整数倍でしか前方にシフトすることができないため、図内の内部ライトレベリングプロセスでは、第２書き込み信号の有効エッジ（即ち、その立ち上がりエッジ）は、内部ライトレベリングプロセスにおける第１データストローブ信号の有効エッジ（即ち、その立ち上がりエッジ）の前に位置する可能性があり、したがって、内部ライトレベリングプロセスでは、第１コンバータ２４から出力される第１データストローブ信号を前方にシフトする必要があり、それによって第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとを位置合わせすることができる。

【0124】

図９では、内部ライトレベリングプロセスにおける第３データストローブ信号は、内部ライトレベリングプロセスにおける第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされたときに、第１コンバータ２４に入力される信号である。その後、第３データストローブ信号を第２所定時間後方にシフトして、図９の最終的な第３データストローブ信号を得る。その後、メモリに対して書き込み動作を行うときに、ライトレベリングプロセスで、最終的な第３データストローブ信号を、コントローラからメモリピンに送信されるデータストローブ信号として決定することにより、メモリがデータを正確に書き込むことができる。

【0125】

図１０は、本開示の実施例による別の信号変化を示す図である。図１０に示す信号変化を示す図は、ライトレベリング回路を制御してライトレベリングプロセスを行う際のデータストローブ信号及び書き込み信号の変化を表すための模式図である。本実施例では、図６に示すライトレベリング回路を参照して説明する。

【0126】

例示的に、本実施例では、図１０の第２クロック信号は、ライトレベリング回路における第２コンバータ２５で受信されたクロック信号である。コマンド信号に対応する書き込み命令は、図６のライトレベリング回路におけるデコーダ２１１で受信された書き込み命令である。

【0127】

図内の外部ライトレベリングプロセスにおける第２書き込み信号及び第２データストローブ信号は、それぞれ外部ライトレベリングの終了時に、書き込み信号生成ユニット２１及び遅らせユニット２２から出力される信号である。図内の外部ライトレベリングプロセスにおける第３データストローブ信号は、外部ライトレベリングプロセスの終了時に、第１コンバータ２４が受信したデータストローブ信号である。外部ライトレベリングプロセスが終了した後、第１コンバータ２４から出力される第１データストローブ信号を第１所定時間長で前方にシフトする必要あり、第１コンバータ２４に入力される第３データストローブ信号と、第１コンバータ２４から出力される第１データストローブ信号との遅延が固定的であるため、第１データストローブ信号を第１所定時間長で前方にシフトすることは、第１コンバータ２４に入力される第３データストローブ信号を第１所定時間長（即ち、図内の１．２５ｔｃｋ）で前方にシフトすることに相当し、これにより、中間プロセスの第３データストローブ信号を得る。

【0128】

内部ライトレベリングプロセスでは、外部ライトレベリングプロセスの終了時の書き込み信号生成ユニット２１から出力される第２書き込み信号（即ち、図内の内部ライトレベリングプロセスにおける初期第２書き込み信号）を前方にシフトし、第１コンバータ２４に入力される第３データストローブ信号の遅延を調整する必要があり、それによって書き込み信号生成ユニット２１から出力される第２書き込み信号の有効エッジと第１コンバータ２４から出力される第１データストローブ信号の有効エッジとを位置合わせすることができる。

【0129】

図において、初期第２書き込み信号をシフトした後、書き込み信号生成ユニット２１から出力される第２書き込み信号の有効エッジと、第１コンバータ２４から出力される第１データストローブ信号の有効エッジとが位置合わせされていると決定した場合、第１コンバータ２４に入力されるデータストローブ信号（即ち、図内の中間プロセスのデータストローブ信号）の遅延を調整する必要はない。

【0130】

内部ライトレベリングプロセスが終了した後、当該処理終了時の第１コンバータ２４に入力される第３データストローブ信号、即ち、図内の中間プロセスにおける第３データストローブ信号を第２所定時間長（即ち、図内の１．７５ｔｃｋ）で後方にシフトし、それによって最終的な第３データストローブ信号を得る。図において、図内の最終的な第３データストローブ信号に当該信号の２つの立ち上がりエッジ、即ち、図内の２つの破線矢印で示された信号のエッジが示されている。図から分かるように、この２つの立ち上がりエッジと第２クロック信号の有効エッジ（即ち、立ち上がりエッジ）との遅延は、それぞれ－０．５ｔｃｋ及び０．５ｔｃｋであり、当該遅延差は、当該メモリ規格で要求される時間差（例えば、当該時間差は、実際の適用ではメモリに要求されるｔＤＱＳｏｆｆｅｓｔパラメータであり得る）に該当する。したがって、後続にメモリに書き込み対象となるデータを送信するときに、図に示す最終的な第３データストローブ信号の２つの立ち上がりエッジのいずれかに対応する時間に基づいて、メモリに書き込み対象となるデータを送信することができる。

【0131】

図１１は、本開示で提供される、メモリに適用されるライトレベリング回路の制御装置の構成を示す模式図であり、当該制御装置は、図２～図６の実施例のいずれかで提供される回路に適用され、当該制御装置は、第１調整ユニット１１０１と、第１制御ユニット１１０２と、第２調整ユニット１１０３と、を備える。

【0132】

第１調整ユニット１１０１は、第１サンプリング信号が第１クロック信号の有効エッジと第１データストローブ信号の有効エッジとが位置合わせされていないことを表すと決定した場合、第１データストローブ信号の遅延を調整するように構成され、第１調整ユニットがサンプリングユニットから出力された第１サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとが位置合わせされたと決定するまで、第１調整ユニットを繰り返して実行する。

【0133】

第１制御ユニット１１０２は、第１サンプリング信号が第１クロック信号と第１データストローブ信号とが位置合わせされたと決定した場合、第１データストローブ信号の遅延を第１所定時間減少させることを制御し、減少後の信号をサンプリングユニットで現在受信された第１データストローブ信号とするように構成され、
第２調整ユニット１１０３は、第２サンプリング信号が第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされていないことを表すと決定した場合、第１データストローブ信号の遅延又は第１書き込み信号の遅延を調整するように構成され、第２調整ユニットがサンプリングユニットから出力される第２サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされたと決定するまで、第２調整ユニットを繰り返して実行する。

【0134】

本実施例で提供される装置は、上記方法によって提供される技術的解決策を実現するためのものであり、その実現原理は技術的効果と同様であり、繰り返して説明しない。

【0135】

図１２は、本開示で提供される、メモリに適用されるライトレベリング回路の別の制御装置の構成を示す模式図であり、当該装置は、延長ユニット１１０４をさらに備え、
延長ユニット１１０４は、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされたと決定した場合、第１データストローブ信号の遅延を第２所定時間延長し、延長後の信号をメモリが書き込み動作を行うときに受信されるデータストローブ信号として決定するように構成される。

【0136】

いくつかの実施例では、第１調整ユニット１１０１は、サンプリングユニットから出力された第１サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとが位置合わせされたと決定した場合、具体的に、サンプリングユニットから出力される第１サンプリング信号のレベル値が第１レベル値から第２レベル値に変化した場合、第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとが位置合わせされたと決定するように構成される。

【0137】

いくつかの実施例では、第２調整ユニット１１０３は、サンプリングユニットから出力される第２サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされたと決定した場合、具体的に、サンプリングユニットから出力される第２サンプリング信号のレベル値が第２レベル値から第１レベル値に変化した場合、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされたと決定するように構成される。

【0138】

いくつかの実施例では、書き込み信号生成ユニットは、デコーダと、第１遅らせモジュールと、を備え、デコーダは、受信した書き込み命令を復号化処理して、第１書き込み信号を出力するように構成され、第１遅らせモジュールは、デコーダに接続され、受信した第１クロック信号に基づいて、第１書き込み信号に対して遅延処理を行い、第２書き込み信号を出力するように構成され、第１遅らせモジュールは、具体的に、受信した第１クロック信号、メモリのＣＡＳライトレイテンシ、第１指示信号に基づいて、第１書き込み信号に対して遅延処理を行い、第２書き込み信号を出力するように構成され、ここで、第１指示信号は、メモリのＣＡＳライトレイテンシの短縮時間を示すために使用される。

【0139】

第１調整ユニット１１０１は、第１調整モジュール１１０１１と、第１送信モジュール１１０１２と、第２調整モジュール１１０１３と、第２送信モジュール１１０１４と、を備える。

【0140】

第１調整モジュール１１０１１は、サンプリングユニットから出力される第２サンプリング信号のレベル値が第１レベル値であると決定した場合、第１遅らせモジュールで受信された第１指示信号を調整することによって、第１指示信号に示されるメモリのＣＡＳライトレイテンシの短縮時間を増大させるように構成される。

【0141】

第１送信モジュール１１０１２は、デコーダに書き込み命令を送信し、第１遅らせモジュールに調整後の第１指示信号を送信するように構成される。

【0142】

サンプリングユニットから出力される第２サンプリング信号のレベル値が第１レベル値から第２レベル値に切り替わるまで、第１調整モジュール１１０１１及び第１送信モジュール１１０１２を繰り返して実行する。

【0143】

第２調整モジュール１１０１３は、サンプリングユニットで受信された第１データストローブ信号の遅延を減少させるように構成される。

【0144】

第２送信モジュール１１０１４は、デコーダに書き込み命令を送信し、第１遅らせモジュールに遅らせ信号を送信するように構成され、ここで、遅らせ信号は、サンプリングユニットから出力される第２サンプリング信号が第１レベル値から第２レベル値に切り替わるときに、第１遅らせモジュールが受信した第１指示信号である。

【0145】

サンプリングユニットから出力される第２サンプリング信号のレベル値が第２レベル値から第１レベル値に切り替わるまで第２調整モジュール１１０１３及び第２送信モジュール１１０１４を繰り返して実行する。

【0146】

いくつかの実施例では、サンプリングユニットは、第１フリップフロップと、第２フリップフロップと、データセレクタと、を備え、第１フリップフロップのデータ端子は、書き込み信号生成ユニットに接続され、書き込み信号生成ユニットから出力される第２書き込み信号を受信するために使用され、第１フリップフロップのクロック端子は、遅らせユニットの出力端子に接続され、遅らせユニットから出力される第２データストローブ信号を受信するために使用され、第１フリップフロップは、第２書き込み信号及び第２データストローブ信号に基づいて、第１サンプリング信号を出力するように構成され、第２フリップフロップのデータ端子は、書き込み信号生成ユニットに接続され、書き込み信号生成ユニットから出力される第２書き込み信号を受信するために使用され、第２フリップフロップのクロック端子は、第１データストローブ信号を受信するために使用され、第２フリップフロップは、第２書き込み信号及び第１データストローブ信号に基づいて、第２サンプリング信号を出力するように構成され、第１フリップフロップの出力端子は、データセレクタの第１端子に接続され、第２フリップフロップの出力端子は、データセレクタの第２端子に接続される。

【0147】

当該ライトレベリング回路の制御装置は、第１送信ユニット１１０５と、第２送信ユニット１１０６と、をさらに備え、第１送信ユニット１１０５は、第１調整ユニット１１０１が、第１サンプリング信号が第１クロック信号の有効エッジと第１データストローブ信号の有効エッジとが位置合わせされていないことを表すと決定した場合、第１データストローブ信号の遅延を調整する前に、データセレクタに第１制御信号を送信するように構成され、第１制御信号は、第１サンプリング信号を出力するようにデータセレクタに指示するために使用され、
第２送信ユニット１１０６は、第１調整ユニット１１０１サンプリングユニットから出力された第１サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとが位置合わせされたと決定した後、データセレクタに第２制御信号を送信するように構成され、第２制御信号は、第２サンプリング信号を出力するようにデータセレクタに指示するために使用される。

【0148】

本実施例で提供される装置は、上記方法によって提供される技術的解決策を実現するためのものであり、その実現原理は技術的効果と同様であり、繰り返して説明しない。

【0149】

本開示は、メモリを提供し、前記メモリは、図２～図６の実施例のいずれかで提供される回路を含む。

【0150】

本開示は、プロセッサと、プロセッサと通信可能に接続されたメモリと、を備える電子機器を提供し、ここで、メモリは、コンピュータ実行命令を記憶し、プロセッサは、メモリに記憶されたコンピュータ実行命令を実行して、図７又は図８の実施例のいずれかで提供される方法を実現する。

【0151】

図１３は、本開示の実施例による電子機器の例示的な構造図であり、図１３に示すように、当該電子機器は、
プロセッサ（ｐｒｏｃｅｓｓｏｒ）２９１を備え、電子機器は、メモリ（ｍｅｍｏｒｙ）２９２をさらに備え、通信インターフェース（Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｉｎｔｅｒｆａｃｅ）２９３及びバス２９４を備えてもよい。ここで、プロセッサ２９１、メモリ２９２、通信インターフェース２９３は、バス２９４を介して互いに通信を完了することができる。通信インターフェース２９３は、情報伝送に使用され得る。プロセッサ２９１は、メモリ２９２内の論理命令を呼び出して、上記実施例の方法を実行することができる。

【0152】

また、上述したメモリ２９２内の論理命令は、ソフトウェア機能ユニットの形態で実現されてもよく、独立した製品として販売又は使用される場合、コンピュータ可読記憶媒体に記憶されてもよい。

【0153】

メモリ２９２は、コンピュータ可読記憶媒体として、例えば、本開示の実施例における方法に対応するプログラム命令／モジュールなどのソフトウェアプログラム、コンピュータ実行可能プログラムを記憶するために使用され得る。プロセッサ２９１は、メモリ２９２に記憶されたソフトウェアプログラム、命令及びモジュールを実行することにより、機能アプリケーション及びデータ処理を実行し、即ち、上記実施例における方法を実現する。

【0154】

メモリ２９２は、ストレージプログラム領域とストレージデータ領域とを含み得、ここで、ストレージプログラム領域は、オペレーティングシステム、少なくとも１つの機能に必要なアプリケーションプログラムなどを記憶することができ、ストレージデータ領域は、端末機器の用途に応じて作成されるデータなどを記憶することができる。また、メモリ２９２は、高速ランダムアクセスメモリを含んでもよく、不揮発性メモリを含んでいてもよい。

【0155】

本開示は、コンピュータ実行命令が記憶されたコンピュータ可読記憶媒体を提供し、前記コンピュータ実行命令は、プロセッサによって実行されるときに、図７又は図８の実施例のいずれかで提供される方法を実現する。

【0156】

本開示は、コンピュータプログラムを含むコンピュータプログラム製品を提供し、当該コンピュータプログラムは、プロセッサで実行されるときに、図７又は図８の実施例のいずれかで提供される方法を実現する。

【0157】

当業者は、明細書を考慮し、本明細書に開示された発明を実施した後、本開示の他の実施形態を容易に想到し得る。本開示は、本開示のあらゆる変形、応用又は適応性変化をカバーすることを意図し、これらの変形、応用又は適応性変化は、本開示の一般原理に従い、本開示によって開示されない本技術分野における常識又は従来の技術的手段を含む。明細書及び実施例は、例示としてのみ考慮され、本開示の真の範囲及び思想は、添付の特許請求の範囲によって示される。

【0158】

理解すべきこととして、本開示は、上記の記載及び図面に示された正確な構造に限定されず、その範囲から逸脱することなく、様々な修正及び変更を行うことができる。本開示の範囲は、添付の特許請求の範囲によってのみ制限される。

【0159】

当業者は、明細書を考慮し、本明細書に開示された発明を実施した後、本開示の他の実施形態を容易に想到し得る。本開示は、本開示のあらゆる変形、応用又は適応性変化をカバーすることを意図し、これらの変形、応用又は適応性変化は、本開示の一般原理に従い、本開示によって開示されない本技術分野における常識又は従来の技術的手段を含む。明細書及び実施例は、例示としてのみ考慮され、本開示の真の範囲及び思想は、添付の特許請求の範囲によって示される。

【0160】

理解すべきこととして、本開示は、上記の記載及び図面に示された正確な構造に限定されず、その範囲から逸脱することなく、様々な修正及び変更を行うことができる。本開示の範囲は、添付の特許請求の範囲によってのみ制限される。

【符号の説明】

【0161】

２１ 書き込み信号生成ユニット
２１１ デコーダ
２１２ 第１遅らせモジュール
２１３ 信号変換モジュール
２１４ 第２遅らせモジュール
２２ 遅らせユニット
２３ サンプリングユニット
２３１ 第１フリップフロップ
２３２ 第２フリップフロップ
２３３ データセレクタ
２４ 第１コンバータ
２５ 第２コンバータ
２６ 第３コンバータ
２７ 上方遅らせユニット
２８ 上位サンプリングユニット
２８１ 第３フリップフロップ
２８２ 第４フリップフロップ
２８３ 上方データセレクタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【手続補正書】

【提出日】2023-11-20

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

メモリに適用されるライトレベリング回路であって、書き込み信号生成ユニットと、遅らせユニットと、サンプリングユニットと、を備え、
前記書き込み信号生成ユニットは、受信した第１クロック信号に基づいて、第１書き込み信号に対して遅延処理を行い、第２書き込み信号を出力するように構成され、
前記遅らせユニットは、受信した第１データストローブ信号に対して遅延処理を行い、第２データストローブ信号を出力するように構成され、
前記サンプリングユニットは、前記遅らせユニット、前記書き込み信号生成ユニットにそれぞれ接続され、前記遅らせユニットから出力される前記第２データストローブ信号及び前記書き込み信号生成ユニットから出力される第２書き込み信号を受信し、前記第２データストローブ信号及び前記第２書き込み信号に基づいて、第１サンプリング信号を出力するように構成され、前記サンプリングユニットはさらに、前記第１データストローブ信号及び前記書き込み信号生成ユニットから出力される第２書き込み信号を受信し、前記第１データストローブ信号及び前記第２書き込み信号に基づいて、第２サンプリング信号を出力するように構成される、ライトレベリング回路。

【請求項2】

前記書き込み信号生成ユニットは、デコーダと、第１遅らせモジュールと、を備え、
前記デコーダは、受信した書き込み命令を復号化処理して、前記第１書き込み信号を出力するように構成され、
前記第１遅らせモジュールは、前記デコーダに接続され、受信した前記第１クロック信号に基づいて、前記第１書き込み信号に対して遅延処理を行い、前記第２書き込み信号を出力するように構成される、
請求項１に記載のライトレベリング回路。

【請求項3】

前記第１遅らせモジュールは、
受信した前記第１クロック信号、前記メモリのＣＡＳライトレイテンシ及び第１指示信号に基づいて、前記第１書き込み信号に対して遅延処理を行い、前記第２書き込み信号を出力するように構成され、前記第１指示信号は、メモリのＣＡＳライトレイテンシの短縮時間を示すために使用される、
請求項２に記載のライトレベリング回路。

【請求項4】

前記書き込み信号生成ユニットは、信号変換モジュールをさらに備え、前記デコーダは、前記信号変換モジュールを介して前記第１遅らせモジュールに接続され、
前記信号変換モジュールは、前記デコーダから出力される第１書き込み信号に対して、パルスストレッチ処理を行い、ストレッチ後の書き込み信号を前記第１遅らせモジュールに出力するように構成される、
請求項２に記載のライトレベリング回路。

【請求項5】

前記サンプリングユニットは、第１フリップフロップと、第２フリップフロップと、データセレクタと、を備え、
前記第１フリップフロップのデータ端子は、前記書き込み信号生成ユニットに接続され、前記書き込み信号生成ユニットから出力される第２書き込み信号を受信するために使用され、前記第１フリップフロップのクロック端子は、前記遅らせユニットの出力端子に接続され、前記遅らせユニットから出力される第２データストローブ信号を受信するために使用され、前記第１フリップフロップは、前記第２書き込み信号及び前記第２データストローブ信号に基づいて、第１サンプリング信号を出力するために使用され、
前記第２フリップフロップのデータ端子は、前記書き込み信号生成ユニットに接続され、前記書き込み信号生成ユニットから出力される第２書き込み信号を受信するために使用され、前記第２フリップフロップのクロック端子は、前記第１データストローブ信号を受信するために使用され、前記第２フリップフロップは、前記第２書き込み信号及び前記第１データストローブ信号に基づいて、第２サンプリング信号を出力するために使用され、
前記第１フリップフロップの出力端子は、前記データセレクタの第１端子に接続され、前記第２フリップフロップの出力端子は、前記データセレクタの第２端子に接続される、
請求項１に記載のライトレベリング回路。

【請求項6】

前記ライトレベリング回路は、第１コンバータをさらに備え、
前記第１コンバータは、前記遅らせユニット及び前記サンプリングユニットにそれぞれ接続され、受信した第３データストローブ信号に対してロジックレベル変換処理を行い、前記第１データストローブ信号を得るように構成され、前記第３データストローブ信号のレベルは、カレントモードロジックレベルであり、前記第１データストローブ信号のレベルは、ＣＭＯＳレベルであり、及び／又は、
前記ライトレベリング回路は、第２コンバータをさらに備え、
前記第２コンバータは、前記書き込み信号生成ユニットに接続され、受信した第２クロック信号に対してロジックレベル変換処理を行い、前記第１クロック信号を得るように構成され、前記第２クロック信号のレベルは、カレントモードロジックレベルであり、前記第１クロック信号のレベルは、ＣＭＯＳレベルである、
請求項１に記載のライトレベリング回路。

【請求項7】

前記第１サンプリング信号は、前記第１クロック信号の有効エッジと前記第１データストローブ信号の有効エッジとが位置合わせされているか否かを表し、しかも、前記第１サンプリング信号は、前記第１サンプリング信号が前記第１クロック信号の有効エッジと前記第１データストローブ信号の有効エッジとが位置合わせされていないことを表す場合、前記第１データストローブ信号の遅延を調整するように指示するために使用され、及び／又は、
前記第２サンプリング信号は、前記第１データストローブ信号の有効エッジと前記第２書き込み信号の有効エッジとが位置合わせされているか否かを表し、しかも、前記第２サンプリング信号は、前記第１サンプリング信号が、前記第１クロック信号の有効エッジと前記第１データストローブ信号の有効エッジとが位置合わせされており、且つ前記第１データストローブ信号の有効エッジと前記第２書き込み信号の有効エッジとが位置合わせされていないことを表す場合、前記第１書き込み信号の遅延又は前記第１データストローブ信号の遅延を調整するように指示するために使用される、
請求項１に記載のライトレベリング回路。

【請求項8】

請求項１に記載の回路に適用される、メモリに適用されるライトレベリング回路の制御方法であって、
前記第１サンプリング信号が前記第１クロック信号の有効エッジと前記第１データストローブ信号の有効エッジとが位置合わせされていないことを表すと決定した場合、前記サンプリングユニットから出力された第１サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとが位置合わせされたと決定するまで、前記第１データストローブ信号の遅延を調整することを繰り返すことと、
前記第１サンプリング信号が前記第１クロック信号の有効エッジと前記第１データストローブ信号の有効エッジとが位置合わせされていることを表すと決定した場合、前記第１データストローブ信号の遅延を第１所定時間減少させることを制御し、減少後の信号を前記サンプリングユニットで現在受信された第１データストローブ信号とすることと、
前記第２サンプリング信号が第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされていないことを表すと決定した場合、前記サンプリングユニットから出力される第２サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされたと決定するまで、第１データストローブ信号の遅延又は前記第１書き込み信号の遅延を調整することを繰り返すことと、を含む、ライトレベリング回路の制御方法。

【請求項9】

前記ライトレベリング回路の制御方法は、
第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされた場合、前記第１データストローブ信号の遅延を第２所定時間延長し、延長後の信号を前記メモリが書き込み動作を行うときに受信されるデータストローブ信号として決定することをさらに含み、
前記サンプリングユニットから出力された第１サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとが位置合わせされたと決定することは、
前記サンプリングユニットから出力される第１サンプリング信号のレベル値が第１レベル値から第２レベル値に変化した場合、第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとが位置合わせされたと決定することを含み、
前記サンプリングユニットから出力される第２サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされたと決定することは、
前記サンプリングユニットから出力される第２サンプリング信号のレベル値が前記第２レベル値から前記第１レベル値に変化した場合、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされたと決定することを含む、
請求項８に記載のライトレベリング回路の制御方法。

【請求項10】

前記書き込み信号生成ユニットは、デコーダと、第１遅らせモジュールと、を備え、前記デコーダは、受信した書き込み命令を復号化処理して、前記第１書き込み信号を出力するように構成され、前記第１遅らせモジュールは、前記デコーダに接続され、受信した前記第１クロック信号に基づいて、前記第１書き込み信号に対して遅延処理を行い、前記第２書き込み信号を出力するように構成され、前記第１遅らせモジュールは、受信した前記第１クロック信号、前記メモリのＣＡＳライトレイテンシ、第１指示信号に基づいて、前記第１書き込み信号に対して遅延処理を行い、前記第２書き込み信号を出力するように構成され、前記第１指示信号は、メモリのＣＡＳライトレイテンシの短縮時間を示すために使用され、
前記第２サンプリング信号が第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされていないことを表すと決定した場合、前記サンプリングユニットから出力される第２サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされたと決定するまで、第１データストローブ信号の遅延又は前記第１書き込み信号の遅延を調整することを繰り返すことは、
前記サンプリングユニットから出力される第２サンプリング信号のレベル値が前記第１レベル値であると決定した場合、前記サンプリングユニットから出力される第２サンプリング信号のレベル値が前記第１レベル値から前記第２レベル値に切り替わるまで、前記第１遅らせモジュールで受信された第１指示信号を調整することによって、前記第１指示信号に示されるメモリのＣＡＳライトレイテンシの短縮時間を増大させ、前記デコーダに書き込み命令を送信し、前記第１遅らせモジュールに調整後の第１指示信号を送信することを繰り返すことと、
前記サンプリングユニットから出力される第２サンプリング信号のレベル値が前記第２レベル値から前記第１レベル値に切り替わるまで、前記サンプリングユニットで受信された第１データストローブ信号の遅延を減少させ、前記デコーダに書き込み命令を送信し、前記第１遅らせモジュールに遅らせ信号を送信することを繰り返すことであって、前記遅らせ信号は、前記サンプリングユニットから出力される第２サンプリング信号が第１レベル値から第２レベル値に切り替わるときに、前記第１遅らせモジュールが受信した第１指示信号である、ことと、を含む、
請求項９に記載のライトレベリング回路の制御方法。

【請求項11】

前記サンプリングユニットは、第１フリップフロップと、第２フリップフロップと、データセレクタと、を備え、前記第１フリップフロップのデータ端子は、前記書き込み信号生成ユニットに接続され、前記書き込み信号生成ユニットから出力される第２書き込み信号を受信するために使用され、前記第１フリップフロップのクロック端子は、前記遅らせユニットの出力端子に接続され、前記遅らせユニットから出力される第２データストローブ信号を受信するために使用され、前記第１フリップフロップは、前記第２書き込み信号及び前記第２データストローブ信号に基づいて、第１サンプリング信号を出力するために使用され、前記第２フリップフロップのデータ端子は、前記書き込み信号生成ユニットに接続され、前記書き込み信号生成ユニットから出力される第２書き込み信号を受信するために使用され、前記第２フリップフロップのクロック端子は、前記第１データストローブ信号を受信するために使用され、前記第２フリップフロップは、前記第２書き込み信号及び前記第１データストローブ信号に基づいて、第２サンプリング信号を出力するために使用され、前記第１フリップフロップの出力端子は、前記データセレクタの第１端子に接続され、前記第２フリップフロップの出力端子は、前記データセレクタの第２端子に接続され、
前記第１サンプリング信号が前記第１クロック信号の有効エッジと前記第１データストローブ信号の有効エッジとが位置合わせされていないことを表すと決定した場合、前記第１データストローブ信号の遅延を調整する前に、前記ライトレベリング回路の制御方法は、
前記データセレクタに第１制御信号を送信することをさらに含み、前記第１制御信号は、第１サンプリング信号を出力するように前記データセレクタに指示するために使用され、
前記サンプリングユニットから出力された第１サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとが位置合わせされたと決定した後、前記ライトレベリング回路の制御方法は、
前記データセレクタに第２制御信号を送信することをさらに含み、前記第２制御信号は、第２サンプリング信号を出力するように前記データセレクタに指示するために使用される、
請求項８に記載のライトレベリング回路の制御方法。

【請求項12】

請求項１に記載の回路に適用される、メモリに適用されるライトレベリング回路の制御装置であって、第１調整ユニットと、第１制御ユニットと、第２調整ユニットと、を備え、
前記第１調整ユニットは、前記第１サンプリング信号が前記第１クロック信号の有効エッジと前記第１データストローブ信号の有効エッジとが位置合わせされていないことを表すと決定した場合、前記第１データストローブ信号の遅延を調整するように構成され、前記第１調整ユニットが前記サンプリングユニットから出力された第１サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第１クロック信号の有効エッジとが位置合わせされたと決定するまで、前記第１調整ユニットを繰り返して実行し、
前記第１制御ユニットは、前記第１サンプリング信号が前記第１クロック信号と前記第１データストローブ信号とが位置合わせされたことを表すと決定した場合、前記第１データストローブ信号の遅延を第１所定時間減少させることを制御し、減少後の信号を前記サンプリングユニットで現在受信された第１データストローブ信号とするように構成され、
前記第２調整ユニットは、前記第２サンプリング信号が第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされていないことを表すと決定した場合、第１データストローブ信号の遅延又は前記第１書き込み信号の遅延を調整するように構成され、前記第２調整ユニットが前記サンプリングユニットから出力される第２サンプリング信号に基づいて、第１データストローブ信号の有効エッジと第２書き込み信号の有効エッジとが位置合わせされたと決定するまで、前記第２調整ユニットを繰り返して実行する、ライトレベリング回路の制御装置。

【請求項13】

請求項１～７のいずれか一項に記載のライトレベリング回路を含む、メモリ。

【国際調査報告】