特表 2024-531174 ウエハーオンウエハーボンドが施されたメモリダイ及びロジックダイの形成

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-08-29

(54)【発明の名称】ウエハーオンウエハーボンドが施されたメモリダイ及びロジックダイの形成

(51)【国際特許分類】

   H01L 25/07 20060101AFI20240822BHJP

   H01L 21/60 20060101ALI20240822BHJP

   G06F 12/00 20060101ALI20240822BHJP

   G11C 5/04 20060101ALI20240822BHJP

【ＦＩ】

H01L25/08 B

H01L21/60 311S

G06F12/00 550K

G11C5/04 200

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024508339

(86)(22)【出願日】2022-08-10

(85)【翻訳文提出日】2024-03-22

(86)【国際出願番号】 US2022039930

(87)【国際公開番号】W WO2023018780

(87)【国際公開日】2023-02-16

(31)【優先権主張番号】63/231,660

(32)【優先日】2021-08-10

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/884,775

(32)【優先日】2022-08-10

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】595168543

【氏名又は名称】マイクロン テクノロジー，インク．

(74)【代理人】

【識別番号】110004185

【氏名又は名称】インフォート弁理士法人

(72)【発明者】

【氏名】パレフ クナル アール．

(72)【発明者】

【氏名】エイラート ショーン エス．

(72)【発明者】

【氏名】ザイディ エイリアスガー ティー．

(72)【発明者】

【氏名】ハッシュ グレン イー．

【テーマコード（参考）】

5B160

5F044

【Ｆターム（参考）】

5B160MM01

5F044KK05

5F044LL13

(57)【要約】

メモリダイとロジックダイとの間のウエハーオンウエハーボンドの形成に関連する方法、システム、及びデバイス。複数の第１の金属パッドは第１のウエハー上に形成でき、複数の第２の金属パッドは第２のウエハー上に形成できる。第１の金属パッドのサブセットは、ウエハーオンウエハーボンディングプロセスを介して第２の金属パッドのサブセットにボンディングできる。第１のウエハー上の複数のメモリデバイスのそれぞれは、第２のウエハー上に複数のロジックデバイスのうちの少なくとも各々１つと整合して結合できる。ボンディングされた第１及び第２のウエハーは、個々にウエハーオンウエハーボンドが施されたメモリ及びロジックダイにシンギュレートできる。

【特許請求の範囲】

【請求項1】

複数の第１の金属パッドを第１のウエハー上に形成することと、
複数の第２の金属パッドを第２のウエハー上に形成することと、
ウエハーオンウエハーボンディングプロセスを介して、前記第１の金属パッドのサブセットを前記第２の金属パッドのサブセットにボンディングすることであって、前記第１のウエハー上の複数のメモリデバイスのそれぞれは、前記第２のウエハー上の複数のロジックデバイスのうちの少なくとも各々１つと整列され、結合される、前記ボンディングすることと、
前記ボンディングされた第１及び第２のウエハーを、個々にウエハーオンウエハーボンドが施されたメモリ及びロジックダイにシンギュレートすることと、
を含む、方法。

【請求項2】

前記第１の金属パッドの前記サブセットを前記第２の金属パッドの前記サブセットにボンディングする前に、前記複数のメモリデバイスを前記第１のウエハー上に形成することをさらに含む、請求項１に記載の方法。

【請求項3】

前記第１の金属パッドの前記サブセットを前記第２の金属パッドの前記サブセットにボンディングする前に、前記複数のロジックデバイスを前記第２のウエハー上に形成することをさらに含む、請求項１～２のいずれか１項に記載の方法。

【請求項4】

前記第１の金属パッドの前記サブセットを前記第２の金属パッドの前記サブセットにボンディングすることは、前記複数のメモリデバイスの各々の入力／出力（ＩＯ）ラインのそれぞれを、前記複数のロジックデバイスの各々１つのＩＯラインに結合することを含む、請求項１～２のいずれか１項に記載の方法。

【請求項5】

前記複数の第１の金属パッドを形成することは、メモリ／ロジック回路を前記複数のメモリデバイス上に形成することを含む、請求項１～２のいずれか１項に記載の方法。

【請求項6】

前記メモリ／ロジック回路を形成することは、さらに、前記メモリデバイスの複数のローカル入力／出力（ＬＩＯ）ラインを、前記第１の金属パッドの前記サブセットと、前記第１の金属パッドの異なるサブセットとに結合することを含み、
前記第１の金属パッドの前記サブセットは、前記メモリ／ロジック回路を介する、前記複数のメモリデバイスと、前記複数のロジックデバイスとの間の通信に専用のものであり、
前記第１の金属パッドの前記異なるサブセットは、前記ウエハーオンウエハーボンドが施されたメモリダイ及びロジックダイの外部との通信に専用のものである、請求項５に記載の方法。

【請求項7】

前記複数の第２の金属パッドを形成することは、ロジック／メモリ回路を前記複数のメモリデバイス上に形成することを含む、請求項１～２のいずれか１項に記載の方法。

【請求項8】

前記第１の金属パッドの前記サブセットを前記第２の金属パッドの前記サブセットにボンディングすることは、前記第１のウエハー上の前記複数のメモリデバイスのうちの４つが、前記第２のウエハー上の前記複数のロジックデバイスのうちの各々１つと整列され、結合されるようにボンディングすることを含み、
前記複数のメモリデバイスのうちの４つ及び前記複数のロジックデバイスのうちの１つは、同じ実装面積を有する、請求項１～２のいずれか１項に記載の方法。

【請求項9】

メモリダイが形成された第１のウエハーと、ロジックダイが形成された第２のウエハーとの間に、ウエハーオンウエハーボンドを形成することを含み、
前記メモリダイは、メモリアレイと、前記メモリアレイに結合された複数の入力／出力（Ｉ／Ｏ）ラインとを含み、
前記ウエハーオンウエハーボンドを形成することは、
複数のデータパスを前記メモリダイから前記ロジックダイにダイレクトに提供することと、
前記複数のＩＯラインを、前記ロジックダイ上に形成された深層学習アクセラレータ（ＤＬＡ）に結合することと、
を含む、方法。

【請求項10】

前記ウエハーオンウエハーボンドを形成する前に、前記メモリダイ及び前記ロジックダイが対面配置になるように、前記第１のウエハー及び前記第２のウエハーを位置決めることと、
前記メモリダイ及び前記ロジックダイが前記対面配置のままであるように、前記ウエハーオンウエハーボンドを形成することと、
をさらに含む、請求項９に記載の方法。

【請求項11】

前記ウエハーオンウエハーボンドを形成することは、前記メモリダイ及び前記ロジックダイと接触する金属材料を形成することを含む、請求項９～１０のいずれか１項に記載の方法。

【請求項12】

前記ウエハーオンウエハーボンドを形成することは、さらに、前記金属材料をアニールすることを含む、請求項１１に記載の方法。

【請求項13】

前記ウエハーオンウエハーボンドを形成することは、さらに、室温で前記金属材料を前記メモリダイ及び前記ロジックダイにボンディングすることを含む、請求項１１に記載の方法。

【請求項14】

前記ウエハーオンウエハーボンドを形成することは、前記ロジックダイの第１の金属材料を、前記メモリダイの第２の金属材料にボンディングすることを含む、請求項９～１０のいずれか１項に記載の方法。

【請求項15】

前記第１の金属材料及び前記第２の金属材料をボンディングすることは、熱処理によって、前記第１の金属材料及び前記第２の金属材料を、前記メモリダイ及び前記ロジックダイと接触する第３の金属材料に融合することを含む、請求項１４に記載の方法。

【請求項16】

基板上に、深層学習アクセラレータ（ＤＬＡ）を含むロジックダイを形成することであって、前記ＤＬＡは前記ロジックダイの他の回路とは異なる、前記形成することと、
対面配置において、第１のメモリダイを前記ＤＬＡに通信可能に結合することであって、前記第１のメモリダイは性能メトリックのより好ましい値を有する、前記結合することと、
前記対面配置において、第２のメモリダイを前記ロジックダイの前記他の回路に通信可能に結合することであって、前記第２のメモリダイは前記性能メトリックの好ましくない値を有する、前記結合することと、
を含む、方法。

【請求項17】

前記第１及び第２のメモリダイを通信可能に結合する前に、
前記第１のメモリダイは前記より好ましい値を有すると判定することと、
前記第２のメモリダイは前記好ましくない値を有すると判定することと、
をさらに含む、請求項１６に記載の方法。

【請求項18】

前記第１のメモリダイが前記より好ましい値を有すると判定したことに応答して、前記第１のメモリダイを前記ＤＬＡに通信可能に結合することと、
前記第２のメモリダイが前記好ましくない値を有すると判定したことに応答して、前記第２のメモリダイを前記ロジックダイの前記他の回路に通信可能に結合することと、
をさらに含む、請求項１７に記載の方法。

【請求項19】

前記第１及び第２のメモリダイをメモリダイのプールから選択することをさらに含む、請求項１７～１８のいずれか１項に記載の方法。

【請求項20】

複数のメモリデバイスを第１のウエハー上に形成することと、
複数のロジックデバイスを第２のウエハー上に形成することと、
ウエハーオンウエハーボンドを形成することと、を含み、前記ウエハーオンウエハーボンドを形成することは、
前記複数のメモリデバイス上に形成されたメモリ／ロジック回路を、前記複数のロジックデバイスに結合し、
前記メモリ／ロジック回路と前記複数のロジックデバイスとの間のデータ通信に専用の複数のデータパスを提供する、
方法。

【請求項21】

前記ウエハーオンウエハーボンドを形成することは、前記複数のロジックデバイスに結合された前記第２のウエハーの複数のパッドを、前記第１のウエハーの複数のトランシーバーに合わせて整列する、請求項２０に記載の方法。

【請求項22】

前記ウエハーオンウエハーボンドを形成することは、前記複数のメモリデバイス及び前記複数のロジックデバイスと接触する金属材料を形成することを含む、請求項２０～２１のいずれか１項に記載の方法。

【請求項23】

メモリダイのスタックを基板にボンディングすることであって、前記メモリダイのスタックは、前記基板に対して近位にある各々の第１のメモリダイと、前記基板に対して遠位にある各々の最後のメモリダイとを含み、前記ボンディングすることと、
前記メモリダイのスタックを伴う面内の複数のバンプ接点を用いて前記基板にロジックダイをボンディングすることであって、前記ロジックダイは前記各々の最後のメモリダイと接触する、前記ボンディングすることと、
を含む、方法。

【請求項24】

前記複数のバンプ接点を、ボールグリッドアレイ（ＢＧＡ）として、前記基板上に形成することをさらに含む、請求項２３に記載の方法。

【請求項25】

前記メモリダイのスタックをボンディングすること、及び前記ロジックダイをボンディングすることは、
前記各々の最後のメモリダイの第１の表面を前記メモリダイのスタックの別のメモリダイにボンディングすることと、
前記第１の表面と反対側にある前記各々の最後のメモリダイの第２の表面を前記ロジックダイにボンディングすることと、
を含む、請求項２３～２４のいずれか１項に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は概してメモリに関し、より具体的には、ウエハーオンウエハーボンドが施されたメモリダイ及びロジックダイの形成に関連付けられた装置及び方法に関する。

【背景技術】

【0002】

メモリデバイスは、一般的に、コンピュータまたは他の電子デバイスに内蔵の半導体、集積回路として提供される。揮発性メモリ及び不揮発性メモリを含む多くの異なるタイプのメモリが存在する。揮発性メモリは、そのデータを維持するために電力を必要とする可能性があり、とりわけ、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及び同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を含む。不揮発性メモリは、電力供給されていないとき記憶データを保持することによって永続的データを提供でき、とりわけ、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、リードオンリーメモリ（ＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ）、ならびに相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、及び磁気抵抗性ランダムアクセスメモリ（ＭＲＡＭ）等の抵抗可変メモリを含み得る。

【0003】

メモリは、また、限定ではないが、パーソナルコンピューター、ポータブルメモリスティック、デジタルカメラ、携帯電話、ＭＰ３プレーヤー等のポータブルミュージックプレーヤー、ムービープレーヤー、及び他の電子デバイスを含む、様々な電子的用途のための揮発性及び不揮発性データストレージとして利用される。メモリセルはアレイに配置でき、アレイはメモリデバイスで使用される。

【図面の簡単な説明】

【0004】

【図1】本開示のいくつかの実施形態による、メモリダイ及びロジックダイを含むシステムの形態の装置のブロック図を示す。

【図2A】本開示のいくつかの実施形態による、メモリウエハーの上面図である。

【図2B】本開示のいくつかの実施形態による、ロジックウエハーの上面図である。

【図2C】本開示のいくつかの実施形態による、ウエハーオンウエハーボンドが施されたメモリダイ及びロジックダイの部分の断面である。

【図2D】本開示のいくつかの実施形態による、シンギュレートした後の、ウエハーオンウエハーボンドが施されたメモリダイ及びロジックダイの部分を示す。

【図3】本開示のいくつかの実施形態による、ウエハーオンウエハーボンドが施された２つのメモリダイ及びロジックダイの部分を示す。

【図4】本開示のいくつかの実施形態による、メモリダイのスタック及びロジックダイの部分を示す。

【図5】本開示のいくつかの実施形態による、メモリダイの回路図を示す。

【図6】本開示のいくつかの実施形態による、メモリバンクの回路図を示す。

【図7A】本開示のいくつかの実施形態による、センス増幅器及びマルチプレクサーの回路図を示す。

【図7B】本開示のいくつかの実施形態による、ローカル入出力（ＬＩＯ）ラインの回路図を示す。

【図8】本開示のいくつかの実施形態による、ウエハーオンウエハーボンドが施されたメモリダイ及びロジックダイを形成するための方法に対応するフロー図である。

【図9】本開示のいくつかの実施形態による、ウエハーオンウエハーボンドが施されたメモリダイ及びロジックダイを形成するための方法に対応するフロー図である。

【図10】本開示のいくつかの実施形態による、ウエハーオンウエハーボンドが施されたメモリダイ及びロジックダイを形成するための方法に対応するフロー図である。

【図11】本開示のいくつかの実施形態による、ウエハーオンウエハーボンドが施されたメモリダイ及びロジックダイを形成するための方法に対応するフロー図である。

【図12】本開示のいくつかの実施形態による、ウエハーオンウエハーボンドが施されたメモリダイのスタック及びロジックダイを形成するための方法に対応するフロー図である。

【発明を実施するための形態】

【0005】

本開示は、ウエハーオンウエハーボンドが施されたメモリデバイス及びロジックデバイスを含むパッケージの形成に関連する装置及び方法を含む。安価でエネルギー効率の良いロジック回路が提案されており、これは、メモリデバイスに強固に結合されることから利益を得ることができる。ロジックデバイスはアクセラレータであり得る。ロジックダイ上に常駐できるアクセラレータは、例えば深層学習アクセラレータ（ＤＬＡ）等の人工知能アクセラレータを含み得る。本明細書で使用される場合、「～の上に常駐する（ｒｅｓｉｄｅｎｔ ｏｎ）」は、特定のコンポーネント上に物理的に位置するものを指す。「～の上に常駐する（ｒｅｓｉｄｅｎｔ ｏｎ）」という用語は、本明細書では、「～の上に配備される（ｄｅｐｌｏｙｅｄ ｏｎ）」または「～の上に位置する（ｌｏｃａｔｅｄ ｏｎ）」等の他の用語と言い換え可能に使用できる。ＡＩは、後の時間にアクションを取るために利用できるパターン及び／または例を記憶することによる等、「学習（ｌｅａｒｎｉｎｇ）」によって機械を改善する能力を指す。深層学習は、例として提供されたデータから学習するデバイスの能力を指す。深層学習はＡＩのサブセットであり得る。ニューラルネットワークは、他のタイプのネットワークの中でも、深層学習として分類できる。深層学習アクセラレータの低電力で安価な設計は、インターネットオブシングス（ＩｏＴ）デバイスに実装できる。ＤＬＡは、ランタイムでインテリジェントな決定を処理して行うことができる。また、ＤＬＡを含むメモリデバイスは、クラウドまたはオフロード能力なしでリモートロケーションにも配備できる。

【0006】

３次元集積回路（３Ｄ ＩＣ）は、半導体ダイを積み重ね、例えばシリコン貫通ビア（ＴＳＶ）または金属接続を使用して、それらを垂直に相互接続することによって製造された金属酸化物半導体（ＭＯＳ）ＩＣであり、これは、単一デバイスとして機能して、従来の２次元プロセスよりも低減された電力及び小さい実装面積での性能改善を達成する。３Ｄ ＩＣの例は、とりわけ、ハイブリッドメモリキューブ（ＨＭＣ）及び高帯域幅メモリ（ＨＢＭ）を含む。

【0007】

ＤＬＡ等のＡＩの実装は、大量（例えば、数千回）の計算を並列に行い、その大量の反復を行うことを含み得る。「並列に」という語句は、本明細書では、「同時発生の」の同義語として使用できる。データを示す信号は、それに結合されたメモリデバイスからＤＬＡに入力できる。ＤＬＡに並列に入力できるデータ量は、ＤＬＡが計算を行うことができるレートに対する制限であり得る。したがって、ＤＬＡに入力されたデータ量を並行して増加させることが有益である可能性がある。

【0008】

ＤＬＡに並列に入力されるデータ量を増加させる前述のいくつかのアプローチは、メモリデバイスをＤＬＡに結合する相互接続（例えば、ジャンパー）の量を増加させることを含み得る。しかしながら、相互接続の量を増やすことは、メモリデバイスが常駐するメモリダイのサイズを増加させる必要がある。前述のいくつかのアプローチは、メモリデバイスからＤＬＡへのメモリダイ上のデータパスのトランジスタ等のコンポーネントを含み得る。

【0009】

ウエハーオンウエハーボンドを使用してメモリダイ及びロジックダイが結合されるメモリデバイスを実装することは、メモリダイとロジックダイとの間のデータの効率的な転送から利益を得ることができる。メモリダイからロジックダイへのデータの転送は、メモリダイからグローバルデータバスへのデータを転送することと、グローバルデータバスからロジックダイへのデータを転送することと、を含み得る。しかしながら、グローバルデータバスからロジックダイへのデータの転送は非効率的であり得る。

【0010】

本開示の態様は、前述のアプローチの上記及び他の欠点に対処する。本開示のいくつかの実施形態は、メモリダイを含む第１のウエハーと、ロジックダイを含む第２のウエハーとの間にウエハーオンウエハーボンドを形成することを含み、それにより、メモリダイの少なくとも１つは、ロジックダイの少なくとも１つと整列され、結合される。そのような実施形態は、メモリダイと、ＤＬＡを含み得るロジックダイとの間の帯域幅を増加させ得る。本開示に従ったウエハーオンウエハーボンドは、メモリダイまたはロジックダイのサイズの増加を必要としない。ウエハーオンウエハーボンドは、チップツーチップボンドだけを介して達成できるよりも、メモリダイ及びロジックダイのより正確に制御された整列を可能にし得る。例えば、ウエハーオンウエハーボンドは、本明細書でさらに詳細に説明されるように、メモリダイの個々のローカル入力／出力ラインをロジックダイの入力回路に接続することを可能にするように、そのような精密なピッチ制御を可能にし得る。

【0011】

いくつかの実施形態では、ウエハーオンウエハーボンドを形成することは、メモリダイをロジックダイと対面して配置することを含み得る。対面の配向または配置は、各々の基板（ウエハー）が両方ともウエハーオンウエハーボンドの遠位にある一方、メモリダイ及びロジックダイがウエハーオンウエハーボンドの近位にあることを指す。いくつかの実施形態では、メモリダイとロジックダイとの間にウエハーオンウエハーボンドを形成することは、メモリダイをロジックダイに結合する１つ以上の金属材料を形成することを含み得る。少なくとも１つの実施形態では、ウエハーオンウエハーボンドは、金属材料だけを含み得る。ウエハーオンウエハーボンドによって提供されたメモリダイとロジックダイとの間のデータパスは、メモリダイのメモリセルとオンピッチであり得る。

【0012】

本明細書で使用されるように、単数形の「ａ」、「ａｎ」、及び「ｔｈｅ」は、文脈上明らかに別段に示されている場合を除き、単数形及び複数形の指示対象を含む。さらに、「～し得る（ｍａｙ）」という単語は、本出願の全体を通して、強制的な意味（すなわち、しなければならない）ではなく、許容的な意味（すなわち、する可能性がある、することが可能である）で使用される。「含む（ｉｎｃｌｕｄｅ）」という用語及びその派生語は、「限定ではないが、～を含む（ｉｎｃｌｕｄｉｎｇ，ｂｕｔ ｎｏｔ ｌｉｍｉｔｅｄ ｔｏ）」を意味する。本明細書で使用される場合、「～に結合される（ｃｏｕｐｌｅｄ ｔｏ）」または「～と結合される（ｃｏｕｐｌｅｄ ｗｉｔｈ）」は、概して、電気、光、磁気等の接続を含む、有線または無線に関わらず、インダイレクト通信接続またはダイレクト通信接続（例えば、介在するコンポーネントなし）であり得るコンポーネント間の接続を指す。本明細書で使用されるように、「いくつかの（ａ ｎｕｍｂｅｒ ｏｆ）」のものは、そのような事項のうちの１つ以上を指し得る。例えば、いくつかのメモリデバイスは、１つ以上のメモリデバイスを指し得る。「複数の（ｐｌｕｒａｌｉｔｙ）の」ものは、２つ以上を意図する。

【0013】

本明細書の図は、最初の一桁または複数桁の数字が図面の図番号に対応し、残りの桁の数字が図面の要素またはコンポーネントを識別する、番号付け規則に従う。異なる図面における同様の要素またはコンポーネントは、同様の数字を使用することによって識別され得る。例えば、１０２は図１の要素「０２」を指し得、同様の要素は図２Ａでは２０２と呼ばれる。図中の類似要素は、ハイフン及び追加の数字または文字で参照され得る。例えば、図４の要素４１９－１及び４１９－２を参照されたい。認識されるように、本開示のいくつかの追加の実施形態を提供するように、本明細書の様々な実施形態に示される要素を追加、交換、及び／または除去できる。さらに、認識されるように、図に提供される要素の比率及び相対的大きさは、本開示の特定の実施形態を示すことを意図しており、限定的な意味として解釈するべきではない。

【0014】

図１は、本開示のいくつかの実施形態による、メモリダイ１０２及びロジックダイ１０４を含むシステム１００の形態の装置のブロック図を示す。本明細書で使用される場合、メモリダイ１０２、メモリアレイ１１０、及び／またはロジックダイ１０４は、例えば、また、別々に「装置」としても考えられ得る。

【0015】

図１に図示されるように、システム１００は、ロジックダイ１０４に結合されたメモリダイ１０２を含む。メモリダイ１０２は、インターフェース（Ｉ／Ｆ）１１２（例えば、入力／出力（ＩＯ）（Ｉ／Ｆ））を含み得る。システム１００は、様々なタイプのホストの中でも、パーソナルラップトップコンピューター、デスクトップコンピューター、デジタルカメラ、携帯電話、メモリカードリーダー、サーバー、ビークル、またはＩｏＴ対応デバイス等のホストに結合できる。

【0016】

ロジックダイ１０４は、ＡＩ回路等のロジックデバイスを含み得る。ＡＩ回路はＡＩアクセラレータであり得、本明細書ではＤＬＡ１１７とも呼ばれる。ＤＬＡ１１７は、Ｉ／Ｏ回路１１２に、ひいてはメモリアレイ１１０等のメモリデバイスに結合されるデータパス１１４に結合できる。いくつかの実施形態では、ロジックダイ１０４は、メモリダイ１０２にボンディングできる。いくつかの実施形態では、ロジックダイ１０４をメモリダイ１０２にボンディングすることは、ＤＬＡ１１７をメモリアレイ１１０にボンディングすることを含み得る。ロジックダイ１０４は制御回路１１８を含み得る。制御回路１１８は、（例えば、メモリダイをロジックダイに結合するＴＳＶを介して）メモリダイ１０２からロジックダイ１０４に、及び／またはロジックダイ１０４からメモリダイ１０２にデータを通信するために、メモリダイ１０２のトランシーバーを制御できる。ＤＬＡ１１７は、制御回路１１８に結合できる。いくつかの実施形態では、制御回路１１８はＤＬＡ１１７を制御できる。例えば、制御回路１１８は、メモリダイ１０２の制御回路１１６、ローデコーダー（図示せず）、及び／またはカラムデコーダー（図示せず）に信号を提供して、メモリアレイ１１０からＤＬＡ１１７へのデータの通信を指示できる。データは、ＤＬＡ１１７への入力、及び／またはＤＬＡ１１７によってホストされた人工ニューラルネットワーク（ＡＮＮ）への入力として提供できる。制御回路１１８は、ＤＬＡ１１７及び／またはＡＮＮの出力をＩ／Ｆ１１２に提供し、及び／またはメモリアレイ１１０に記憶させることができる。

【0017】

ＡＮＮモデルは、ＤＬＡ１１７、制御回路１１８、及び／またはホストによってトレーニングできる。例えば、ホスト及び／または制御回路１１８は、ＤＬＡ１１７に提供できるＡＮＮモデルをトレーニングできる。ＤＬＡ１１７は、制御回路１１８によって指示されるように、トレーニングされたＡＮＮモデルを実装できる。ＡＮＮモデルに対して、所望の関数を行うことをトレーニングできる。システム１００の実施態様の非限定的な例は、デジタル信号プロセッサ（ＤＳＰ）、グラフィック処理ユニット（ＧＰＵ）、システムオンチップ（ＳｏＣ）、５Ｇアンテナ、安全モニタリング、バイオメトリック（例えば、顔認識）、データセンターネットワークスイッチ、自律ビークル、ゲノム学、プロテイノミクス、及び／または遺伝子配列解明のためのハードウェアアクセラレータ、拡張仮想現実、ブロックチェーン、及びストリーミングデバイス（ローカル処理を提供する）を含む。

【0018】

明確にするために、システム１００は、本開示に特に関連がある特徴に注目するために簡略化されている。メモリアレイ１１０の非限定的な例は、ＤＲＡＭアレイ、ＳＲＡＭアレイ、ＳＴＴ ＲＡＭアレイ、ＰＣＲＡＭアレイ、ＴＲＡＭアレイ、ＲＲＡＭアレイ、ＮＡＮＤフラッシュアレイ、ＮＯＲフラッシュアレイ、及び／または３ＤＸＰｏｉｎｔアレイを含む。メモリアレイ１１０は、本明細書では、例としてＤＲＡＭアレイと呼ぶことができる。メモリアレイ１１０はメモリセルを含み得、メモリセルは、アクセスライン（本明細書では、ワードラインまたは選択ラインと呼ばれ得る）によって結合された行に、そして、センスライン（本明細書では、デジットラインまたはデータラインと呼ばれ得る）によって結合された列とに配置される。メモリアレイ１１０が単一メモリアレイとして示されているが、メモリアレイ１１０は、メモリダイ１０２のバンク内に配置された複数のメモリアレイを表すことができる。

【0019】

具体的に図示されないが、メモリダイ１０２は、ホストインターフェースを通じて提供されたアドレス信号をラッチするアドレス回路を含み得る。システム１００に関して、ホスト（図示せず）は、メモリダイ１０２及びロジックダイ１０４とは異なるデバイスであり、メモリダイ１０２及びロジックダイ１０４のいずれかまたは両方に結合できる。ホストインターフェースは、例えば、適切なプロトコルを用いる物理インターフェース（例えば、データバス、アドレスバス、及びコマンドバス、またはデータ／アドレス／コマンドバスの組み合わせ）を含み得る。そのようなプロトコルは、カスタムもしくは独自仕様であり得る、またはホストインターフェースは、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）、Ｇｅｎ－Ｚインターコネクト、アクセラレータ用キャッシュコヒーレントインターコネクト（ＣＣＩＸ）等の、標準的プロトコルを用い得る。アドレス信号は、メモリアレイ１１０にアクセスするためにローデコーダー及びカラムデコーダーによって受信及びデコードされる。検知回路を使用して、センスライン上の電圧及び／または電流の変化を検知することによって、メモリアレイ１１０からデータを読み取ることができる。検知回路は、メモリアレイ１１０に結合できる。メモリアレイ１１０のそれぞれ、及び対応する検知回路は、メモリダイ１０２のバンクを構成できる。検知回路は、例えば、メモリアレイ１１０からデータのページ（例えば、行）を読み取り、ラッチできるセンス増幅器を含み得る。Ｉ／Ｆ１１２は、データパス１１４に沿ったロジックダイ１０４との双方向データ通信に使用できる。読み／書き回路を使用して、メモリアレイ１１０にデータを書き込みできる、またはメモリアレイ１１０からデータを読み取りできる。読み／書き回路は、様々なドライバー、ラッチ回路等を含み得る。

【0020】

メモリダイの制御回路１１６（例えば、ローカルコントローラー）は、ホスト（図示せず）によって提供された信号をデコードできる。ホストからの信号は、例えば、コマンドを示すことができる。これらの信号は、チップイネーブル信号、書き込みイネーブル信号、及びアドレスラッチ信号を含み得、これらの信号を使用して、データ読み取り動作、データ書き込み動作、及びデータ消去動作を含む、メモリアレイ１１０に対して行われた動作を制御する。いくつかの実施形態では、制御回路１１６は、ホストからの命令を実行する役割を担う。制御回路１１６は、ステートマシン、シーケンサ、及び／または他のいくつかのタイプの制御回路を含み得、これらは、ハードウェア、ファームウェア、ソフトウェア、またはそれらの任意の組み合わせの形態で実装され得る。ロジックダイ１０４をＩ／Ｆ１１２に結合するデータラインを介して、ロジックダイ１０４に及び／またはロジックダイ１０４からデータを提供できる。

【0021】

前述のいくつかのアプローチによれば、第１のウエハー及び第２のウエハー上に電子デバイス（例えば、メモリアレイ１１０及びＤＬＡ１１７）を作製した後、第１のウエハー及び第２のウエハーをダイシングして（例えば、第１のウエハー及び第２のウエハーのストリートに沿って切断する回転ソーブレードによってダイシングして）、各々、メモリダイ１０２及びロジックダイ１０４を形成できる。しかしながら、本開示の少なくとも１つの実施形態によると、第１のウエハー及び第２のウエハー上にデバイスを作製した後、そしてダイシングの前に、第１のウエハー及び第２のウエハーは、ウエハーオンウエハーボンドプロセスによって一緒にボンディングできる。ウエハーオンウエハーボンディングプロセスに続いて、ダイ（例えば、メモリダイ１０２及びロジックダイ１０４）をシンギュレートできる。本明細書で使用される場合、「シンギュレートする（ｓｉｎｇｕｌａｔｅ）」は、結合した単位を個々の単位に分離することを指す。例えば、メモリウエハーは、各々のウエハー（基板）が両方ともボンド部に対して遠位にあり、メモリダイ及びロジックダイがボンド部に対して近位にあることを意味する対面配向でロジックウエハーにボンディングできる。これにより、メモリウエハー及びロジックウエハーを一緒にボンディングした後に、個々のメモリダイ及びロジックダイを単一パッケージとして一緒にシンギュレートすることを可能にする。

【0022】

図２Ａは、本開示のいくつかの実施形態による、メモリウエハー２０３の上面図である。図２Ｂは、本開示のいくつかの実施形態による、ロジックウエハー２０５の上面図である。メモリダイ２０２及びロジックダイ２０４は、各々、図１に関連して説明されるメモリダイ１０２及びロジックダイ１０４に類似し得る。メモリウエハー２０３及び／またはロジックウエハー２０５は、限定ではないが、シリコンオンインシュレータ（ＳＯＩ）またはシリコンオンサファイア（ＳＯＳ）技術、ドープ及び非ドープ半導体、ベース半導体基盤によって支持されたシリコンのエピタキシャル層、ならびに他の半導体構造を含み得る。

【0023】

図２Ａ～図２Ｂに図示されるように、メモリウエハー２０３及び／またはロジックウエハー２０５は、丸い周辺エッジを有し得る。メモリウエハー２０３及び／またはロジックウエハー２０５は、その間に位置するストリート２３７（例えば、ストリート２３７－１及び２３７－２）を有する、いくつかのダイ（例えば、図２Ａに図示されるメモリダイ２０２、または図２Ｂに図示されるロジックダイ２０４）を含み得る。ストリート２３７は、本明細書では、ソーストリートまたはスクライブストリートと呼ばれ得る。ストリート２３７は、ダイをシンギュレートするために、ツールが切断され得るパスであり得る。切断前に、ストリート２３７は、ソーブレードのガイドを助けるために特定の深さまでエッチングされ得る。さらに、メモリウエハー２０３及び／またはロジックウエハー２０５の上部のエッジに沿った１つ以上のサイドマークを使用して、切断前にソーブレードを整列できる。多くの場合、図２Ａ～図２Ｂに図示されるように、ダイは、ストリート２３７が垂直な行及び列に形成されるように、メモリウエハー２０３及び／またはロジックウエハー２０５の上に形成できる。

【0024】

ダイは、トランジスタ、キャパシタ、ダイオード、メモリデバイス、プロセッサ、他のデバイス、及び／または集積回路等の電子デバイスを備え得る。いくつかの実施形態では、特定のウエハー上の各ダイは、同じタイプのデバイスであり得る。例えば、メモリウエハー２０３のダイ２０２のそれぞれは、メモリダイ（例えば、図１に関連して説明されるメモリダイ１０２）であり得、ロジックウエハー２０５上のダイ２０４のそれぞれは、ロジックダイ（例えば、ロジックダイ１０４）であり得る。ロジックダイの非限定的な例は、ＤＬＡ、無線周波数通信回路、遺伝子配列回路、ビデオまたは撮像回路、及びオーディオ回路、センサー回路、レーダー回路、パケットルーティング回路、侵入検出回路、安全監視回路、暗号回路、ブロックチェーン回路、スマートセンサー回路、５Ｇ通信回路等、特定用途向け集積回路（ＡＳＩＣ）を含む。

【0025】

メモリダイ２０２は、ダイまたはチップ上に常駐するメモリセルのアレイ（例えば、メモリアレイ１１０）を含み得る。メモリダイ２０２の１つ以上は、データ通信のためのローカル入力／出力（ＬＩＯ）ラインを含み得る。メモリダイ２０２とロジックダイ２０４との間のデータの通信は、メモリダイ２０２及び／またはロジックダイ２０４の上に位置し得るトランシーバーによって制御できる。いくつかの実施形態では、メモリダイ２０２とロジックダイ２０４との間でデータを示す信号が通信する電気経路は、また、そのようなデータが受信デバイスの電気経路上で継続するかどうかを制御するトランシーバーに結合される。本明細書で使用される場合、「受信デバイス」は、メモリダイ２０２とロジックダイ２０４との間のシグナリングの移動先を指す。例えば、メモリダイ２０２からロジックダイ２０４へのデータを示すシグナリングの受信デバイスは、ロジックダイ（または、その上に形成された１つ以上のロジックデバイス）である。１つ以上のトランシーバーがオンであるとき、トランシーバーに結合された電気経路からのデータを示す信号が受信デバイスによって受信され、これは、信号がトランシーバーを通過し、受信デバイス内で継続することを意味する。１つ以上のトランシーバーがオフであるとき、トランシーバーに結合された電気経路からのデータを示す信号が受信デバイスによって受信されず、これは、信号がトランシーバーを通過しないで、受信デバイス内で継続しないことを意味する。電気経路の非限定的な例は、グローバルデータバス及びＬＩＯラインを含む。メモリダイ２０２は、ＬＩＯラインに関連付けられた（例えば、結合された）トランシーバーを含み得る。したがって、トランシーバーは、メモリダイ２０２とロジックダイ２０４との間のデータを示す信号の通信を選択的に可能にし得る。トランシーバーは、図７Ａ～図７Ｂに関連してさらに説明される。

【0026】

例示的な動作に関連して説明すると、メモリダイ２０２は、メモリセルに記憶されたデータに対して読み取り動作を実行できる。データを示す信号は、メモリセルから、ＬＩＯに沿って、検知回路を経由して、グローバルデータバス及びホスト（ホストがデータをリクエストした場合）に伝わることができる。信号は、また、ＬＩＯからメモリ／ロジック回路２２２（図２Ｃに関連して説明される）を介して、ウエハーオンウエハーボンド２１１（図２Ｃに関連して説明される）を経由して、ロジック／メモリ回路２２４（図２Ｃに関連して説明される）に通過できる。ロジック／メモリ回路内のトランシーバーがオンである場合、データを示す信号は、ロジックダイ２０４に伝わり、１つ以上のロジックデバイスによってロジックダイ２０４で動作する。トランジスタがオフである場合、データを示す信号は、ロジックダイ２０４に伝わらないであろう。メモリダイ２０２の動作に関して、いくつかの実施形態では、ロジックダイ２０４に転送されることを意図するデータに対する読み取り動作と比べて、外部ホストに転送されることを意図するデータに対する読み取り動作の機能差はない。読み取り動作は正常に進行でき、ロジックダイ２０４に関連付けられたトランシーバーは、ロジックダイがデータを受信するか否かを制御できる。メモリダイ２０２からロジックダイ２０４へのデータの転送は、下記により詳細に説明されるように、読み取り動作に限定されない。例えば、テストモード動作及びリフレッシュ動作等の他の動作を使用して、メモリダイ２０２からロジックダイ２０４にデータを転送できる。

【0027】

前述のいくつかのアプローチでは、ウエハー上に電子デバイスを作製した後、ウエハーは、シンギュレートされ得る（例えば、ストリートに沿って切断する回転ソーブレードによってダイシングされる）。対照的に、本開示のいくつかの実施形態では、メモリウエハー２０３及び／またはロジックウエハー２０５の上に電子デバイスを作製した後に、ただしダイシングの前に、メモリウエハー２０３及び／またはロジックウエハー２０５は、ウエハーオンウエハーボンディングプロセスによって一緒にボンドできる。ウエハーオンウエハーボンディングプロセスに続いて、メモリウエハー２０３及び／またはロジックウエハー２０５のダイをシンギュレートできる（例えば、ストリートに沿って切断する回転ソーブレードによってダイシングされる）。本明細書に記載されるように、メモリウエハー２０３は、対面配置でロジックウエハー２０５にボンディングできる。

【0028】

いくつかの実施形態では、メモリウエハー２０３の電子デバイスのサイズは、ロジックウエハー２０５の電子デバイスのサイズと同じであり得る。メモリウエハー２０３上のストリート２３７は、ロジックウエハー２０５上のストリート２３７と同じ相対位置にあり得る。これにより、メモリウエハー２０３及び／またはロジックウエハー２０５を一緒にボンディングした後に、個々のメモリダイ及びロジックダイを単一パッケージとして一緒にシンギュレートすることを可能にする。

【0029】

具体的に図示されないが、いくつかの実施形態では、メモリウエハー２０３及びロジックウエハー２０５の電子デバイスのサイズは、比例的に異なる可能性がある。例えば、１つのロジックダイは、メモリダイのうちの４つと同じまたは類似の実装面積を有し得る。メモリウエハー２０２及び／またはロジックダイ２０４を一緒にボンディングした後、４つのメモリダイ及びロジックダイは、単一パッケージとしてシンギュレートできる。逆に、１つのメモリダイは、ロジックダイのうちの４つと同じ実装面積を有し得、４つのロジックダイ及びメモリダイは、単一パッケージとしてシンギュレートできる。そのようなパッケージは、ネットワークオンウエハーパッケージと呼ばれ得る。複数の実施形態は、ダイサイズの４：１の比に限定されない。

【0030】

図２Ｃは、本開示のいくつかの実施形態による、ウエハーオンウエハーボンド２１１が施されたメモリダイ２０２及びロジックウエハー２０４の部分の断面である。メモリダイ２０２及びロジックダイ２０４は、各々、図１に関連して説明されるメモリダイ１０２及びロジックダイ１０４に類似し得る。

【0031】

いくつかの実施形態では、メモリダイ２０２は、その上に形成されたメモリ／ロジック回路２２２を含み得る。メモリ／ロジック回路２２２は、メモリダイ２０２の１つ以上のメモリアレイ（例えば、メモリアレイ１１０）と、それにボンディングされた１つ以上のロジックダイ（例えば、ロジックダイ２０４）との間のデータ及び／または制御信号の転送のための電気的接続及びシグナリングを提供できる。いくつかの実施形態では、メモリ／ロジック回路２２２は、メモリダイ２０２の金属層に対してわずか２つの追加の金属層を含み得る。

【0032】

いくつかの実施形態では、ロジックダイ２０４は、その上に形成されたロジック／メモリ回路２２４を含む。ロジック／メモリ回路２２４は、ロジックダイ２０４の１つ以上のＤＬＡ（例えば、ＤＬＡ１１７）と、それにボンディングされた１つ以上のメモリダイ（例えば、メモリダイ２０２）との間のデータ及び／または制御信号の転送のための電気的接続及びシグナリングを提供できる。

【0033】

ウエハーオンウエハーボンド２１１は、メモリダイ２０２とロジックダイ２０４との間に形成できる。図２Ｃに図示されるように、いくつかの実施形態では、ウエハーオンウエハーボンド２１１は、メモリ／ロジック回路２２２とロジック／メモリ回路２２４との間に形成される。ウエハーオンウエハーボンド２１１は、金属ボンド及び／または直接誘電体／誘電体ボンドの１つ以上を含み得る。ウエハーオンウエハーボンド２１１は、メモリダイ２０２（例えば、メモリ／ロジック回路２２２を介する）とロジックダイ２０４（例えば、ロジック／メモリ回路２２４を介する）との間の電気信号の伝送を可能にし得る。

【0034】

メモリ／ロジック回路２２２及び／またはウエハーオンウエハーボンド２１１は、ロジック／メモリ回路２２４のトランシーバーにボンドパッドを含み得る。トランシーバーは、ＬＩＯプリフェッチバス及び／またはセンス増幅器（センスアンプ）ストライプに関連付けできる。いくつかの実施形態では、センスアンプストライプは、９個のアレイコアをカバーする１８８のＬＩＯ接続ペアと、１チャネル当たり９，２１６ペアとを含み得る。いくつかの実施形態では、センスアンプストライプは、２８８のＬＩＯ接続ペアと、１チャネル当たり４６０８ペアとを含み得る。しかしながら、複数の実施形態は、そのように限定されない。

【0035】

ウエハーオンウエハーボンド２１１の相互接続負荷は、１．０フェムトファラッド未満及び０．５オームであり得る。いくつかの実施形態では、一度にアクティブにすることが可能なメモリの行の最大数（例えば、３２行）をアクティブにし、ウエハーオンウエハーボンド２１１を介してロジックダイ２０４にデータを伝送できる。メモリ／ロジック回路２２２及び／またはウエハーオンウエハーボンド２１１は、各トランシーバーに対する電源接続部及び接地接続部を含み得る。電力接続は、メモリの複数の行のアクティベーションを一度に可能にし得る。ウエハーオンウエハーボンド２１１は、例えば、１．２マイクロメートルピッチで２５６ｋのデータ接続を提供できる。

【0036】

いくつかの実施形態では、ウエハーオンウエハーボンド２１１は、メモリダイとロジックダイとの間のデータパス内にトランジスタを有さないアナログ回路（例えば、ジャンパー）を含み得る。メモリダイはその間の信号を駆動でき、ロジックダイは、その間の信号をシンクでき、その逆も同様である。ロジックゲートを介してメモリダイとロジックダイとの間で信号を伝える代わりに、信号は、メモリダイとロジックダイとの間でダイレクトに伝送される。いくつかの実施形態では、ウエハーオンウエハーボンド２１１は、低温（例えば、室温）ボンディングプロセスによって形成できる。いくつかの実施形態では、ウエハーオンウエハーボンド２１１は、さらに、アニーリングステップで（例えば、３００℃で）処理できる。

【0037】

具体的に図示されないが、メモリダイ２０２とロジックダイ２０４との間に再分配層を形成できる。再分配層は、単一のメモリ設計と複数のＡＳＩＣ設計との互換性を可能にし得る。再分配層は、メモリ技術と同じ速度でロジック設計を必ずしもスケールダウンすることなく、メモリ技術をスケールアップすることを可能にし得る。例えば、メモリダイ２０２の回路は、メモリダイ２０２とロジックダイ２０４との間のウエハーオンウエハーボンド２１１及び／または他の回路を調整する必要なく、ロジックダイ２０４の回路とは異なる分解能で形成できる。

【0038】

図２Ｄは、本開示のいくつかの実施形態による、シンギュレートした後の、ウエハーオンウエハーボンド２１１が施されたメモリダイ２０２及びロジックダイ２０４の部分２２１を示す。メモリダイ２０２は、基板２１８にボンディングされるように示される。しかしながら、いくつかの実施形態では、ロジックダイ２０４は、メモリダイ２０２の代わりに、基板２１８にボンディングできる。基板２１８、メモリダイ２０２、ウエハーオンウエハーボンド２１１、及びロジックダイ２０４は、１つ以上の所望の機能を行うように構成された集積回路等のユニットを形成できる。具体的に図示されないが、基板２１８は、メモリダイ２０２、ロジックダイ２０４、及び／または他のオフチップデバイスを動作、制御、及び／または通信するための追加回路を含み得る。

【0039】

メモリダイ２０２の機能はメモリ動作に対して変化しない場合があるが、データは、交互に、メモリダイ２０２からロジックダイ２０４に、メモリダイ２０２のＩ／Ｏ回路を介して（例えば、外部ホストデバイスに）ルーティングされる代わりに、ウエハーオンウエハーボンド２１１を介してダイレクトに転送できる。例えば、メモリダイ２０２のテストモード及び／またはリフレッシュサイクルを使用して、ウエハーオンウエハーボンド２１１を介して（例えば、メモリダイ２０２のＬＩＯラインを介する）ロジックダイ２０４を往復してデータを転送できる。例えば、前述のいくつかのアプローチでは、１バンク当たり８行がアクティブであり、リフレッシュサイクル時間が８０ナノ秒であり（それに対して、１行に対して６０ナノ秒であり）、４バンクが並列であり、１６ナノ秒のバンクシーケンシングを有するＤＲＡＭメモリデバイスのリフレッシュサイクルを使用すると、帯域幅は４４３ギガバイト／秒となる。対照的に、本開示のいくつかの実施形態では、１バンク当たり３２行がアクティブであるＤＲＡＭメモリデバイスであるウエハーオンウエハーボンド２１１を用いて、リフレッシュサイクル時間は、３２バンクに対して６０ナノ秒に並行して近づくことができ、バンクシーケンシングなしで、帯域幅は、８ワットを使用して５テラバイト／秒である。メモリデバイスからのそのような有意な帯域幅（例えば、５テラバイト／秒）のデータは、他のインターフェース及び／またはホストデバイスを圧倒し得るが、ＤＬＡ等のロジックデバイスは、ウエハーオンウエハーボンド２１１によって提供された接続を介してそのようなデータ帯域幅を利用できる。データのオフチップ移動を低減することは、メモリデバイスを動作させることに関連付けられた電力消費を低減し、有意なデータ帯域幅を提供できる。

【0040】

具体的に図示されないが、複数のメモリダイ２０２は、ウエハーオンウエハーボンド２１１に類似するボンドを介して互いに積み重ねできる。そのような追加のメモリダイ２０２は、図２Ｃに関連して説明されるメモリ／ロジック回路２２２に類似するメモリ／メモリ回路を含み得る。代替として、または追加として、ＴＳＶは、メモリダイ２０２のスタック間の、またはそれを経由するデータの通信のために使用できる。積み重ねられたメモリダイ２０２間のパッドは、積み重ねられたメモリダイ２０２が整列するように、（示されるように）垂直方向に積み重ねられたメモリダイ２０２上に複製された場所にあり得る。積み重ねられたメモリダイ２０２は、異なる実施形態では、従来のプロセスによって及び／または（２つのメモリダイ２０２の間の）ウエハーオンウエハーボンディングによって形成できる。

【0041】

具体的に図示されないが、基板２１８にボンディングされたウエハー（例えば、メモリダイ２０２（示されている）、またはロジックダイ２０４）は、ウエハーの外部の回路との通信を可能にするために、その中に形成されたＴＳＶを含み得る。また、ＴＳＶは、電源接点及び接地接点を提供するためにも使用できる。ＴＳＶは、概して、ウエハーオンウエハーボンドよりも大きなキャパシタンス及び大きいピッチを有するが、ウエハーオンウエハーボンドほど大きな帯域幅を提供しない。

【0042】

具体的に図示されないが、いくつかの実施形態では、追加コンポーネントを部分２２１にボンディングできる。例えば、サーマルソリューションコンポーネントをロジックダイ２０４の上部にボンディングして、冷却を提供できる。ウエハーオンウエハーボンド２１１は、熱が発生できるように、ロジックダイ２０４及びメモリダイ２０２を近接させる。サーマルソリューションコンポーネントは、発生した熱の放散を助けることができる。いくつかの実施形態では、例えば、ＡＮＮのモデルを永続的に記憶するために、不揮発性メモリコンポーネントが含まれ得る。しかしながら、いくつかの実施形態では、モデルが別個のまたは大きな記憶スペースを必要とせず、頻繁に更新され得るので、不揮発性メモリは必要でない場合がある。

【0043】

図３は、本開示のいくつかの実施形態による、２つのメモリダイ３０２－１及び３０２－２と、ロジックダイ３０４との部分３３１とを示す。２つのメモリダイ３０２－１及び３０２－２、ならびにロジックダイ３０４は、各々、図１に関連して説明されるメモリダイ１０２及びロジックダイ１０４に類似し得る。図３の例では、２つのライン３１５及びライン３２３は、メモリダイ３０２－２とＤＬＡ３１７との間に、及びメモリダイ３０２－１と、ＤＬＡ３１７以外のロジックダイ３０４の回路との間に、別々の接続を反映する。ライン３１３によって表された接続は、ライン３２３によって表された接続と同じタイプの接続であり得る、または異なるタイプの接続であり得る。

【0044】

ＤＬＡ３１７は、ロジックダイ３０４とは別個のまたは異なるコンポーネントとして示されているが、いくつかの実施形態では、ＤＬＡ３１７は、ロジックダイ３０４のコンポーネントである。ＤＬＡ３１７をロジックダイ３０４とは別個のものまたは異なるものとして示すことは、ＤＬＡ３１７をロジックダイ３０４の他のコンポーネントまたは回路と区別することを意図する。

【0045】

図３に図示されるようなメモリダイ３０２－１及び３０２－２、ロジックダイ３０４、ならびにＤＬＡ３１７の配置は、製作中に柔軟性を提供できる。ＤＬＡ３１７に通信可能に結合されるメモリダイ（例えば、メモリダイ３０２－２）は、ＤＬＡ３１７に通信可能に結合されない別のメモリダイ（例えば、メモリダイ３０２－１）とは異なる動作及び／または性能要件を有し得る。したがって、製作中、ＤＬＡ３１７に通信可能に結合するべき１つ以上のメモリダイは、性能メトリックに基づいて（例えば、メモリダイのプールから）選択できる。性能メトリックの例は、テストの結果、ロービットエラー率、１秒当たりの入力／出力等を含む。

【0046】

例示的な例として、プロスペクティブメモリダイ（例えば、メモリダイのプールから選択される）がＤＬＡ３１７に通信可能に結合される、またはＤＬＡ３１７以外のロジックダイ３０４の回路に通信可能に結合されるかどうかについて、プロスペクティブメモリダイの性能メトリックの値に基づいて判定できる。いくつかの実施形態では、プロスペクティブメモリダイの性能メトリックの値が性能メトリックの閾値を満たす場合、プロスペクティブメモリダイはメモリダイ３０２－２であり得る。プロスペクティブメモリダイの性能メトリックの値が性能メトリックの閾値を満たさない場合、メモリダイ３０２－１であり得る。いくつかの実施形態では、プロスペクティブメモリダイが、別のプロスペクティブメモリダイ（例えば、メモリダイの同じプールから選択される）の性能メトリックの値よりも好ましい性能メトリックの値を有する場合、プロスペクティブメモリダイはメモリダイ３０２－２であり得、他のプロスペクティブメモリダイはメモリダイ３０２－１であり得る。

【0047】

いくつかの実施形態では、ＤＬＡ３１７以外のロジックダイ３０４の回路は、メモリダイ３０２－１を管理できる。いくつかの実施形態では、メモリダイ３０２－１及び３０２－２と、基板３１８との間のシグナリングのダイレクト通信は存在しない場合がある。むしろ、メモリダイ３０２－１及び３０２－２と、基板３１８との間のシグナリングは、ジャンパー３１５－１及び３１５－２によって示されるように、ロジックダイ３０４の回路（ＤＬＡ３１７を含み得る）によって処理される。

【0048】

図３は、基板３１８にボンディングされているロジックダイ３０４及びＤＬＡ３１７を示す。しかしながら、少なくとも１つの実施形態では、メモリダイ３０２－１及び３０２－２は、ロジックダイ３０４及びＤＬＡ３１７の代わりに、基板３１８にボンディングできる。具体的に図示されないが、基板３１８は、メモリダイ３０２－１及び３０２－２、ロジックダイ３０４、ならびに／または他のオフチップデバイスを動作、制御、及び／または通信するための回路を含み得る。図３はロジックダイ３０４に結合された２つのメモリダイを用いて説明されるが、本開示の実施形態はそのように限定されない。例えば、２つ以上のメモリダイをＤＬＡ３１７に結合できる、及び／または２つ以上のメモリダイをＤＬＡ３１７に結合できる。いくつかの実施形態では、性能メトリックの各々のより好ましい値を有する３つのメモリダイをＤＬＡ３１７に通信可能に結合でき、性能メトリックの好ましくない値を有するメモリダイをＤＬＡ３１７以外のロジックダイ３０４の回路に結合できる。

【0049】

図４は、本開示のいくつかの実施形態による、メモリダイ４０２－１、４０２－２、及び４０２－３と、ロジックダイ４０４とのスタックの部分４４１を示す。メモリダイ４０２－１、４０２－２、及び４０２－３、ならびにロジックダイ４０４は、各々、図１に関連して説明されるメモリダイ１０２及びロジックダイ１０４に類似し得る。具体的に図示されないが、基板４１８は、メモリダイ４０２－１、４０２－２、及び４０２－３、ロジックダイ４０４、ならびに／または他のオフチップデバイスを動作、制御、及び／または通信するための回路を含み得る。

【0050】

図４の例では、複数のメモリダイ４０２－１、４０２－２、及び４０２－３は、ロジックダイ４０４と基板４１８との間に積み重ねられる。メモリダイ４０２－１、４０２－２、及び４０２－３は垂直に積み重ねられる。面内バンプ接点４１９－１及び４１９－２は、ロジックダイ４０４を基板４１８に結合する。いくつかの実施形態では、メモリダイ４０２－１、４０２－２、及び４０２－３のスタック及び／またはロジックダイ４０４を基板４１８に結合する前に、ボールグリッドアレイ（ＢＧＡ）を基板４１８上に形成できる。したがって、面内バンプ接点４１９－１及び４１９－２は、基板４１８上に形成されたＢＧＡの部分であり得る。

【0051】

図５は、本開示のいくつかの実施形態による、メモリダイ５０２の回路図を示す。メモリダイ５０２は、４バンクのバンクグループ５２４に配置された１６個のメモリバンク５２５を含む。バンクグループ５２４のそれぞれは、グローバルデータバス５５１（例えば、２５６ビット幅のバス）に結合される。複数の実施形態はこれらの具体例に限定されない。グローバルデータバス５５１は、充電／放電キャパシタとしてモデル化できる。グローバルデータバス５５１は、Ｉ／Ｏバスを介してメモリダイ５０２からデータを送信するためのメモリ規格に準拠できる。しかしながら、図５に具体的に図示されないが、いくつかの実施形態では、ウエハーオンウエハーボンドを介してメモリダイ５０２に結合されたロジックダイは、ウエハーオンウエハーボンドを介してメモリダイ５０２からロジックダイにデータを通信するためのトランシーバーを含み得る。

【0052】

図６は、本開示のいくつかの実施形態による、メモリバンク６２５を示す。メモリバンク６２５は多数のメモリデバイス６３３を含み、メモリデバイスのそれぞれは、多数のメモリセル（例えば、１０２４×１０２４）の多数の行及び多数の列を含む。メモリデバイス６３３のそれぞれは、塗りつぶされた点によって表された各々の数のＬＩＯライン６３１を含み得る。例えば、各タイルは、３２本のＬＩＯライン６３１を含み得る。各タイル内のＬＩＯライン６３１は、マルチプレクサー６６２を介して、グローバルＩＯライン６３２に結合される。マルチプレクサー６６２は、当技術分野ではトランシーバーとも呼ばれ得るが、本明細書ではマルチプレクサーと呼ばれる。これは、ＬＩＯライン６３１、グローバルＩＯライン６３２、及び／またはグローバルデータバス６５１から信号を受信するように構成されたロジックダイのトランシーバーと区別するためである。

【0053】

マルチプレクサー６６２は、ＬＩＯライン６３１から信号を受信するように構成できる。マルチプレクサー６６２は、ＬＩＯライン６３１の部分を選択する。マルチプレクサー６６２は、ＬＩＯライン６３１の選択された部分から受信された信号を増幅できる。マルチプレクサー６６２は、また、グローバルＩＯライン６３２を介して、増幅信号を伝送させることもできる。マルチプレクサー６６２は、また、グローバルＩＯライン６３２から信号を受信し、受信された信号を低減できる。マルチプレクサー６６２は、さらに、低減された信号をＬＩＯライン６３１に伝送できる。

【0054】

グローバルＩＯライン６３２は、グローバルデータバス６６１に結合される。複数のセンス増幅器からの信号は、ＬＩＯライン６３１に多重化できる。ＬＩＯライン６３１は、ウエハーオンウエハーボンドを介して、ロジックダイのマルチプレクサー６６２及びトランシーバー（図示せず）に結合できる。ロジックダイのトランシーバー（図示せず）は、ＬＩＯライン６３１からの信号を、ウエハーオンウエハーボンドを介してロジックダイによって受信させることができる。ウエハーオンウエハーボンドは、トランシーバー（図示せず）とＬＩＯライン６３１との間の接触を可能にするのに十分に精密なピッチ制御を提供し、そうでなければ可能にならないであろう。

【0055】

いくつかの実施形態では、ロジックダイのトランシーバー（図示せず）は、（例えば、ホストからコマンドを受信することとは対照的に）対応するロジックダイからイネーブル／ディスエーブルコマンドを受信できる。いくつかの実施形態では、イネーブル／ディスエーブルコマンドは、ロジックダイの複数のトランシーバーによって受信できる（例えば、イネーブル／ディスエーブルコマンドは、メモリバンク６２５のそれぞれの特定の行からのデータを示す信号を、対応するトランシーバーを介して転送させ得る）。ロジックダイの複数のトランシーバーの制御及び動作は、全ての動作を制御するのではなくデータを転送することを除いて、数千のメモリコントローラーを有することと同様である。そのような動作は、例えば、大規模並列メモリアクセス動作を含む用途に有益である可能性がある。８キロビットの行を含むように構成されるメモリデバイスの例について、ロジックダイのトランシーバーごとに２５６ビットのデータをプリフェッチできる。したがって、ロジックダイの各トランシーバーは、２５６ビットをボンドアウトできる。言い換えれば、いくつかの実施形態は、（この例示的なアーキテクチャでは）記憶されたデータの８キロビット毎に２５６ビットのデータを転送できる。対照的に、類似のアーキテクチャを用いる前述のいくつかのアプローチによれば、典型的なメモリインターフェース（例えば、グローバルＩＯラインを介する）は、４ギガビットの記憶されたデータに対して２５６ビットだけを転送することが可能になるだろう。

【0056】

図７Ａは、本開示のいくつかの実施形態による、センス増幅器７６３－１、７６３－２、．．．、７６３－Ｎ、７６３－Ｎ＋１、７６３－Ｎ＋２、．．．、７６３－Ｍ、７６３－Ｍ＋１、７６３－Ｍ＋２、．．．、７６３－Ｐ、及びマルチプレクサー７６４－１、７６４－２、．．．、７６４－Ｓの回路図を示す。センス増幅器７６３－１、７６３－２、．．．、７６３－Ｎ、７６３－Ｎ＋１、７６３－Ｎ＋２、．．．、７６３－Ｍ、７６３－Ｍ＋１、７６３－Ｍ＋２、．．．、７６３－Ｐは、センス増幅器７６３と呼ぶことができる。マルチプレクサー７６４－１、７６４－２、．．．、７６４－Ｓは、マルチプレクサー７６４と呼ぶことができる。図７Ａは、また、メモリダイのマルチプレクサー７６１も含む。明確にするために、図７Ａは、本開示に特に関連して、メモリダイ及びロジックダイのコンポーネント及び回路に注目するために簡略化されている。

【0057】

マルチプレクサー７６１は、トランシーバー７６５－１、７６５－２、．．．、７６５－Ｓと区別される。マルチプレクサー７６１は、ＬＩＯライン７３１から信号を受信するように構成できる。マルチプレクサー７６１は、ＬＩＯライン７３１の部分を選択する。マルチプレクサー７６１は、ＬＩＯライン７３１の選択された部分から受信された信号を増幅できる。マルチプレクサー７６１は、また、グローバルＩＯライン７３２を介して、増幅信号を伝送させることもできる。マルチプレクサー７６１は、また、グローバルＩＯライン７３２から信号を受信し、受信された信号を低減できる。マルチプレクサー７６１は、さらに、低減された信号をＬＩＯライン７３１に伝送できる。マルチプレクサー７６１はマルチプレクサーと呼ばれるが、マルチプレクサー７６１はマルチプレクサー７６４とは異なり、マルチプレクサー７６４とは異なる機能を有する。

【0058】

トランシーバー７６５－１、７６５－２、．．．、７６５－Ｓは、また、信号を受信し、信号の一部を選択し、信号の一部を増幅し、増幅信号を伝送することもできる。しかしながら、トランシーバー７６５－１、７６５－２、．．．、７６５－Ｓは、増幅信号をロジックダイに伝送でき、グローバルＩＯライン７３２に伝送しない。

【0059】

メモリダイは、センス増幅器７６３、マルチプレクサー７６４、及びマルチプレクサー７６１を含み得る。メモリダイは、また、ＬＩＯ７３１及びグローバルＩＯライン７３２も含み得る。様々な例では、ウエハーオンウエハーボンド７１１は、センス増幅器７７３の出力をロジックダイのトランシーバー７６５に結合できる。トランシーバー７６５は、ロジックダイによって制御され、センス増幅器７６３の出力をロジックダイの回路に提供させることができる。例えば、トランシーバー７６５－１は、センス増幅器７６３－１、７６３－２、．．．、７６３－Ｎから出力された信号を、トランシーバー７６５－１から下流にあるロジックダイの回路に提供させることができる。単一トランシーバー７６５－１が示されているが、トランシーバー７６５－１は複数のトランシーバーを表すことができ、それにより、センス増幅器７６３－１、７６３－２、．．．、７６３－Ｎは、ロジックダイの複数のトランシーバーから下流の回路に同時に提供される。トランシーバー７６５－２は、センス増幅器７６３－Ｎ－１、７６３－Ｎ＋２、．．．、７６３－Ｍの出力をロジックダイの回路に提供させることができる。トランシーバー７６５－Ｓは、センス増幅器７６３－Ｍ＋１、７６３－Ｍ＋２、．．．、７６３－Ｐの出力をロジックダイの回路に提供させることができる。

【0060】

ロジックダイの制御回路（例えば、図１に関連して説明される制御回路１１８）は、（例えば、ロジックダイに）データオフチップを表す信号を選択的にルーティングするために、信号をトランシーバー７６５に送信できる。センス増幅器７６３からロジックダイのトランシーバー７６５への図示されたパスは、メモリダイとロジックダイとの間の電気経路の表現である。本開示の実施形態は、標準的メモリインターフェースの機能及び製作を保存できる一方で、ウエハーオンウエハーボンド７１１を介して、メモリダイからロジックダイへの追加の高帯域幅インターフェースの機能及び製作を可能にする。

【0061】

様々な例では、トランシーバー７６５のそれぞれは、複数のセンス増幅器７６３に結合できる。例えば、トランシーバー７６５－１は、センス増幅器７６３－１、７６３－２、．．．、７６３－Ｎに結合できる。トランシーバー７６５－２は、センス増幅器７６３－Ｎ＋１、７６３－Ｎ＋２、．．．、７６３－Ｍに結合できる。トランシーバー７６５－Ｓは、センス増幅器７６３－Ｍ＋１、７６３－Ｍ＋２、．．．、７６３－Ｐに結合できる。様々な例では、トランシーバー７６５のそれぞれは、複数の信号を送り出すことができる。例えば、トランシーバー７６５－１は、同時に、センス増幅器７６３－１、７６３－２、．．．，７６３－Ｎから提供された信号を送り出すことができる。トランシーバー７６５－２は、同時に、センス増幅器７６３－Ｎ＋１、７６３－Ｎ＋２、．．．、７６３－Ｍから提供された信号を再度送り出すことができる。トランシーバー７６５－Ｓは、同時に、センス増幅器７６３－Ｍ＋１、７６３－Ｍ＋２、．．．、７６３－Ｐから提供された信号を送り出すことができる。

【0062】

ロジックダイの制御回路は、データを表す信号を、トランシーバー７６５を利用するＬＩＯ７３１を含む非定型ＩＯパスからロジックダイで受信させることができる。メモリダイの制御回路（例えば、図１に関連して説明される制御回路１１６）は、ＬＩＯ７３１、マルチプレクサー７６１、及びグローバルＩＯライン７３２を利用して、データを表す信号を、典型的な入力／出力パスを経由して提供させることができる。様々な例では、トランシーバー７６５は、信号を同時にルーティングできる。例えば、トランシーバー７６５－１は、センス増幅器７６３－１、７６３－２、．．．、７６３－Ｎと、ロジックダイとの間で信号をルーティングでき、これは、トランシーバー７６５－２及び／またはトランシーバー７６５－Ｓによる信号のルーティングと同時に行われる。様々な例では、トランシーバー７６５－１は、センス増幅器７６３－１、７６３－２、．．．、７６３－２と、ロジックダイとの間で、同時に信号をルーティングできる。

【0063】

示されていないが、複数のメモリデバイスに結合されたロジックダイのトランシーバーは、メモリダイからロジックダイへ同時に信号をルーティングできる。例えば、トランシーバー７６５は、同時に、異なるメモリデバイスに結合された他のトランシーバーと一緒に、データをルーティングできる。制御回路は、対応するセンス増幅器（例えば、センス増幅器７６３を含む）に信号をラッチさせるために、複数のメモリデバイスの行を同時にアクティブになることができる。異なるメモリデバイスに結合されたトランシーバー（例えば、トランシーバー７６５を含む）は、メモリデバイスのセンス増幅器からロジックダイに同時に信号をルーティングできる。ロジックダイは、グローバルＩＯライン７３２またはグローバルバスを介して出力することが可能になるであろう量よりも多くの量の信号を、メモリダイからトランシーバー７６５を介して同時に受信できる。ロジックダイは、グローバルＩＯライン７３２またはグローバルバスを介して可能になるであろう量よりも多くの量の信号を、メモリダイにトランシーバー７６５を介して同時に提供できる。トランシーバー７６５は、ウエハーオンウエハーボンド７１１を介して異なるバンクに結合されたトランシーバーによるデータのルーティングと同時に信号をルーティングできる。様々な例では、メモリダイは、グローバルＩＯライン７３２及びトランシーバー７６５に同時にデータを出力できる。例えば、メモリダイの制御回路は、ロジックダイの制御回路によって、トランシーバー７６５のアクティベーションと同時にＬＩＯ７３１及びグローバルＩＯライン７３２をアクティブにし、ロジックダイに信号を出力し、グローバルＩＯライン７３２を含む従来のＩＯ回路を経由して信号を出力できる。

【0064】

様々な例では、信号は、メモリダイのグローバルバスからロジックダイに提供できる。グローバルバスに結合されたロジックダイのトランシーバーは、メモリダイからロジックダイにデータをルーティングするように構成できる。例えば、ロジックダイのトランシーバーは、信号をグローバルバスからロジックダイにルーティングするようにアクティブになることができる。グローバルバスからロジックダイに信号をルーティングするように構成されたトランシーバーは、ＬＩＯライン７３１からロジックダイに信号をルーティングするように構成されたトランシーバーとは異なる可能性がある。メモリダイからロジックダイに信号をルーティングするために、２つの独立パスを提供できる。第１のパスは、ＬＩＯライン７３１で始まることができる。第２のパスは、メモリダイのグローバルバスで始まることができる。第１のパスは、ロジックダイの１つ以上のトランシーバーをアクティブにすることによって利用できる。第２のパスは、ロジックダイの１つ以上のトランシーバーをアクティブにすることによって利用できる。様々な例では、ＬＩＯライン７３１からロジックダイに同時にルーティングできる信号の量は、グローバルバスからロジックダイに同時にルーティングできる信号の量よりも大きくなる可能性がある。

【0065】

図７Ｂは、本開示のいくつかの実施形態による、ＬＩＯライン７３１の回路図を示す。図７Ｂでは、トランシーバー７６５がセンス増幅器７６３に結合されている図７Ａと比較して、トランシーバー７６５はＬＩＯライン７３１に結合されている。

【0066】

図７Ｂでは、センス増幅器７６３は複数の信号を出力できる。マルチプレクサー７６４に信号を出力できる。例えば、センス増幅器７６３－１、７６３－２、．．．、７６３－Ｎは、第１の複数の信号をマルチプレクサー７６４－１に出力できる。センス増幅器７６３－Ｎ＋１、７６３－Ｎ＋２、．．．、７６３－Ｍは、第２の複数の信号をマルチプレクサー７６４－２に出力できる一方、センス増幅器７６３－Ｍ＋１、７６３－Ｍ＋２、．．．、７６３－Ｐは、Ｓ個の複数の信号をマルチプレクサー７６４－Ｓに出力できる。本明細書で使用される場合、「Ｓ個」は、「Ｓ個の複数の信号」が複数の可変信号を表すような変数を表す。

【0067】

マルチプレクサー７６４のそれぞれは、複数の信号をＬＩＯ７３１に出力できる。例えば、マルチプレクサー７６４－１は、第１の複数の信号の第１の部分を出力でき、マルチプレクサー７６４－２は、第２の複数の信号の第２の部分を出力でき、例えば、マルチプレクサー７６４－Ｓは、Ｓ個の複数の信号のうちのＳ個の部分を出力できる。

【0068】

トランシーバー７６５は、例えば、メモリダイのＬＩＯライン７３１の信号を、ロジックダイのＬＩＯライン７６２にルーティングできる。様々な例では、メモリダイは、マルチプレクサー７６１をアクティブにし、メモリデバイスの従来のＩＯ回路を経由して、ＬＩＯライン７３１からグローバルＩＯライン７３２に信号を出力できる。ロジックダイは、ＬＩＯライン７３１及びグローバルＩＯライン７３２のアクティベーションと同時にトランシーバー７６５をアクティブにし、メモリダイのＩＯ回路を介したデータの出力と同時にロジックダイにデータを出力できる。例えば、メモリデバイスの制御回路は、メモリデバイスの従来のＩＯ回路を経由してデータを出力するかどうかを判定でき、ロジックダイの制御回路は、ロジックダイにデータを出力するかどうかを判定できる。

【0069】

単一トランシーバー７６５が示されているが、複数のトランシーバーを利用して、メモリダイの複数のＬＩＯラインからロジックダイに信号をルーティングし得る。例えば、トランシーバーは、メモリダイのメモリデバイスのＬＩＯラインに結合できる。別のトランシーバーは、メモリダイの別のメモリデバイスのＬＩＯラインに結合できる。トランシーバーのそれぞれは、ロジックダイのＬＩＯライン７６２に信号をルーティングすることによって、信号をロジックダイにルーティングできる。トランシーバーのそれぞれは、同時に信号をルーティングできる。様々な例では、トランシーバー７６５は、センス増幅器７６３またはＬＩＯライン７３１の代わりに、グローバルＩＯライン７３２に結合できる。同様に、グローバルＩＯラインに結合されたトランシーバーは、同時に、信号をロジックダイにルーティングできる。

【0070】

図８は、本開示のいくつかの実施形態による、ウエハーオンウエハーボンドが施されたメモリダイ及びロジックダイを形成するための方法８６７に対応するフロー図である。特定のシーケンスまたは順序で示されているが、別段の規定がない限り、プロセスの順序は変更できる。したがって、図示された実施形態は例としてだけ理解するべきであり、示されたプロセスは異なる順序で行うことができ、いくつかのプロセスは並行して行うことができる。さらに、様々な実施形態では、１つ以上のプロセスを省略できる。したがって、全ての実施形態で全てのプロセスが必要であるわけではない。他のプロセスフローも可能である。

【0071】

８６８において、方法８６７は、複数の第１の金属パッドを第１のウエハー上に形成することを含み得る。第１の金属パッドを形成することは、複数のメモリデバイス上にメモリ／ロジック回路を形成することを含み得る。メモリ／ロジック回路を形成することは、メモリデバイスの複数のＬＩＯラインを、第１の金属パッドのサブセットに、第１の金属パッドの異なるサブセットに結合することを含み得る。第１の金属パッドのサブセットは、メモリ／ロジック回路を介した複数のメモリデバイスと複数のロジックデバイスとの間の通信に専用であり得る。第１のパッドの異なるサブセットは、ウエハーオンウエハーボンドが施されたメモリダイ及びロジックダイの外部の通信に専用であり得る。

【0072】

８６９において、方法８６７は、複数の第２の金属パッドを第２のウエハー上に形成することを含み得る。複数の第２の金属パッドを形成することは、ロジック／メモリ回路を複数のロジックデバイス上に形成することを含み得る。

【0073】

８７０において、方法８６７は、ウエハーオンウエハーボンディングプロセスを介して、第１の金属パッドのサブセットを第２の金属パッドのサブセットにボンディングすることを含み得る。第１のウエハー上の複数のメモリデバイスのそれぞれが、第２のウエハー上の複数のロジックデバイスの少なくとも各々１つと整列され、結合されるように、ボンディングを施すことができる。第１の金属パッド及び第２の金属パッドのサブセットをボンディングすることは、複数のメモリデバイスのそれぞれのうちの各々のＩＯラインを、複数のロジックデバイスの各々１つのＩＯラインに結合することを含み得る。第１のウエハー上の４つのメモリデバイスが第２のウエハー上のロジックデバイスの各々１つと整列され、結合されるように、第１の金属パッド及び第２の金属パッドのサブセットをボンドできる。メモリデバイスのうちの４つ及びロジックデバイスのうちの１つは、同じ実装面積を有する。

【0074】

方法８６７は、第１の金属パッドのサブセットを第２の金属パッドのサブセットにボンディングする前に、複数のメモリデバイスを第１のウエハー上に形成すること、及び／または複数のロジックデバイスを第２のウエハー上に形成することを含み得る。８７１において、方法８６７は、ボンディングされた第１及び第２のウエハーを、個々のウエハーオンウエハーボンドメモリ及びロジックダイにシンギュレートすることを含み得る。

【0075】

図９は、本開示のいくつかの実施形態による、ウエハーオンウエハーボンドが施されたメモリダイ及びロジックダイを形成するための方法９７２に対応するフロー図である。特定のシーケンスまたは順序で示されているが、別段の規定がない限り、プロセスの順序は変更できる。したがって、図示された実施形態は例としてだけ理解するべきであり、示されたプロセスは異なる順序で行うことができ、いくつかのプロセスは並行して行うことができる。さらに、様々な実施形態では、１つ以上のプロセスを省略できる。したがって、全ての実施形態で全てのプロセスが必要であるわけではない。他のプロセスフローも可能である。

【0076】

９７３において、方法９７２は、メモリダイが形成された第１のウエハーと、ロジックダイが形成された第２のウエハーとの間に、ウエハーオンウエハーボンドを形成することを含み得る。メモリダイは、メモリアレイと、メモリアレイに結合された複数のＩＯラインとを含む。ウエハーオンウエハーボンドを形成することは、メモリダイからロジックダイへの複数のデータパスをダイレクトに提供することと、複数のＩＯラインを、ロジックダイ上に形成されたＤＬＡに結合することとを含み得る。方法９７２は、ウエハーオンウエハーボンドを形成する前に、メモリダイ及びロジックダイが対面配置になるように、第１のウエハー及び第２のウエハーを位置決めすることを含み得る。ウエハーオンウエハーボンドは、メモリダイ及びロジックダイが対面配置のままであるように形成できる。

【0077】

ウエハーオンウエハーボンドを形成することは、メモリダイ及びロジックダイと接触する金属材料を形成することを含み得る。金属材料はアニールできる。ウエハーオンウエハーボンドを形成することは、室温で金属材料をメモリダイ及びロジックダイにボンディングすることを含み得る。ウエハーオンウエハーボンドを形成することは、ロジックダイの第１の金属材料を、メモリダイの第２の金属材料にボンディングすることを含み得る。第１の金属材料及び第２の金属材料は、熱処理によって、メモリダイ及びロジックダイと接触する第３の金属材料に融合できる。いくつかの実施形態では、第１の金属材料及び第２の金属材料は、銅等の同じ金属材料であり得る。

【0078】

図１０は、本開示のいくつかの実施形態による、ウエハーオンウエハーボンドが施されたメモリダイ及びロジックダイを形成するための方法１０８０に対応するフロー図である。特定のシーケンスまたは順序で示されているが、別段の規定がない限り、プロセスの順序は変更できる。したがって、図示された実施形態は例としてだけ理解するべきであり、示されたプロセスは異なる順序で行うことができ、いくつかのプロセスは並行して行うことができる。さらに、様々な実施形態では、１つ以上のプロセスを省略できる。したがって、全ての実施形態で全てのプロセスが必要であるわけではない。他のプロセスフローも可能である。

【0079】

１０８１において、方法１０８０は、基板上に、ＤＬＡを含むロジックダイを形成することを含み得る。ＤＬＡは、ロジックダイの他の回路とは異なり得る。１０８２において、方法１０８０は、対面配置で、第１のメモリダイをＤＬＡに通信可能に結合することを含み得る。第１のメモリダイは、性能メトリックのより好ましい値を有する。例えば、性能メトリックの閾値を満たす性能メトリックの値は、より好ましい値であり得る。第１のメモリダイ及び第２のメモリダイは、メモリダイのプールから選択できる。１０８３において、方法１０８０は、対面配置で、第２のメモリダイをロジックダイの他の回路に通信可能に結合することを含み得る。第２のメモリダイは、性能メトリックの好ましくない値を有する。例えば、性能メトリックの閾値を満たさない性能メトリックの値は、好ましくない値であり得る。

【0080】

具体的に図示されないが、方法１０８０は、第１のメモリダイ及び第２のメモリダイを通信可能に結合する前に、第１のメモリダイがより好ましい値を有すると判定することと、第２のメモリダイが好ましくない値を有すると判定することと、を含み得る。第１のメモリダイは、第１のメモリダイがより好ましい値を有すると判定したことに応答して、ＤＬＡに通信可能に結合できる。第２のメモリダイは、第２のメモリダイが好ましくない値を有すると判定したことに応答して、ロジックダイの他の回路に通信可能に結合できる。

【0081】

図１１は、本開示のいくつかの実施形態による、ウエハーオンウエハーボンドが施されたメモリデバイス及びロジックデバイスを形成するための方法１１９０に対応するフロー図である。特定のシーケンスまたは順序で示されているが、別段の規定がない限り、プロセスの順序は変更できる。したがって、図示された実施形態は例としてだけ理解するべきであり、示されたプロセスは異なる順序で行うことができ、いくつかのプロセスは並行して行うことができる。さらに、様々な実施形態では、１つ以上のプロセスを省略できる。したがって、全ての実施形態で全てのプロセスが必要であるわけではない。他のプロセスフローも可能である。

【0082】

１１９１において、方法１１９０は、複数のメモリデバイスを第１のウエハー上に形成することを含み得る。１１９２において、方法１１９０は、複数のロジックデバイスを第２のウエハー上に形成できる。１１９３において、方法１１９０は、複数のメモリデバイスを複数のロジックデバイスにダイレクトに結合するウエハーオンウエハーボンドを形成できる。ウエハーオンウエハーボンドは、複数のメモリデバイス上に形成されたメモリ／ロジック回路を複数のロジックデバイスに結合し、メモリ／ロジック回路と複数のロジックデバイスとの間のデータの通信に専用の複数のデータパスを提供できる。

【0083】

ウエハーオンウエハーボンドを形成することは、複数のロジックデバイスに結合された第２のウエハーの複数のパッドを、第１のウエハーの複数のトランシーバーと整列することを含み得る。ウエハーオンウエハーボンドを形成することは、複数のメモリデバイス及び複数のロジックデバイスと接触する金属材料を形成することを含み得る。

【0084】

図１２は、本開示のいくつかの実施形態による、ウエハーオンウエハーボンドが施されたメモリダイのスタック及びロジックダイを形成するための方法１２９５に対応するフロー図である。特定のシーケンスまたは順序で示されているが、別段の規定がない限り、プロセスの順序は変更できる。したがって、図示された実施形態は例としてだけ理解するべきであり、示されたプロセスは異なる順序で行うことができ、いくつかのプロセスは並行して行うことができる。さらに、様々な実施形態では、１つ以上のプロセスを省略できる。したがって、全ての実施形態で全てのプロセスが必要であるわけではない。他のプロセスフローも可能である。

【0085】

１２９６において、方法１２９５はメモリダイのスタックを基板にボンディングすることを含み得、基板は、基板に対して近位にある各々の第１のメモリダイと、基板に対して遠位にある各々の最後のメモリダイとを含む。１２９７において、方法１２９５は、メモリダイのスタックと同一面内にある複数のバンプ接点を用いてロジックダイを基板にボンディングすることを含み得、ロジックダイは、各々の最後のメモリダイと接触している。１２９９において、方法１２９５は、メモリダイのスタックと同一面内に複数のバンプ接点を形成することを含み得る。複数のバンプ接点は、基板をロジックダイに結合できる。

【0086】

具体的に図示されないが、方法１２９５は、基板上にＢＧＡとして複数のバンプ接点を形成することを含み得る。メモリダイのスタックをボンディングし、ロジックダイをボンディングすることは、各々の最後のメモリダイの第１の表面をメモリダイのスタックの別のメモリダイにボンディングすることと、第１の表面の反対側にある各々の最後のメモリダイの第２の表面をロジックダイにボンディングすることと、を含み得る。

【0087】

本明細書では特定の実施形態が図示され説明されてきたが、当業者は、同じ結果を達成するように意図された構成を、示される特定の実施形態と置き換えできることを理解するであろう。本開示は、本開示の様々な実施形態の適応または変形を網羅することを意図する。上記の説明は、例示的な形式でなされており、限定的なものではないことを理解されたい。上記の実施形態と、本明細書で具体的に説明されていない他の実施形態との組み合わせは、上記の説明を考察すれば当業者にとって明らかになるであろう。本開示の様々な実施形態の範囲は、上記の構造及び方法が使用される他の用途を含む。したがって、本開示の様々な実施形態の範囲は、そのような特許請求の範囲の権利が与えられる均等物の全範囲と一緒に、添付された特許請求の範囲を参照して定めるべきである。

【0088】

前述の発明を実施するための形態では、本開示を簡素化する目的で、様々な特徴は単一の実施形態で一緒にまとめられている。本開示の方法は、本開示の開示された実施形態が、各請求項に明示的に記載されたものよりも多くの特徴を使用する必要があるという意図を反映したものとして解釈するべきではない。むしろ、以下の特許請求の範囲が反映するように、発明の主題は、単一の開示された実施形態の全ての特徴にあるわけではない。したがって、以下の特許請求の範囲は、本明細書によって、発明を実施するための形態に組み込まれ、各請求項は別個の実施形態としてそれ自体で成り立っている。

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図3】

【図4】

【図5】

【図6】

【図7A】

【図7B】

【図8】

【図9】

【図10】

【図11】

【図12】

【手続補正書】

【提出日】2024-04-12

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

複数の第１の金属パッドを第１のウエハー（２０３）上に形成すること（８６８）と、
複数の第２の金属パッドを第２のウエハー（２０５）上に形成すること（８６９）と、
ウエハーオンウエハーボンディングプロセスを介して、前記第１の金属パッドのサブセットを前記第２の金属パッドのサブセットにボンディングすること（８７０）であって、前記第１のウエハー上の複数のメモリデバイス（６３３）のそれぞれは、前記第２のウエハー上の複数のロジックデバイスのうちの少なくとも各々１つと整列され、結合される、前記ボンディングすること（８７０）と、
前記ボンディングされた第１及び第２のウエハーを、個々にウエハーオンウエハーボンドが施されたメモリ及びロジックダイにシンギュレートすること（８７１）と、
を含む、方法。

【請求項2】

前記第１の金属パッドの前記サブセットを前記第２の金属パッドの前記サブセットにボンディングする前に、前記複数のメモリデバイスを前記第１のウエハー上に形成することをさらに含む、請求項１に記載の方法。

【請求項3】

前記第１の金属パッドの前記サブセットを前記第２の金属パッドの前記サブセットにボンディングする前に、前記複数のロジックデバイスを前記第２のウエハー上に形成することをさらに含む、請求項１～２のいずれか１項に記載の方法。

【請求項4】

前記第１の金属パッドの前記サブセットを前記第２の金属パッドの前記サブセットにボンディングすることは、前記複数のメモリデバイスの各々の入力／出力（ＩＯ）ライン（６３１，６３２，７３１，７３２）のそれぞれを、前記複数のロジックデバイスの各々１つのＩＯライン（７６２）に結合することを含む、請求項１～２のいずれか１項に記載の方法。

【請求項5】

前記複数の第１の金属パッドを形成することは、メモリ／ロジック回路（２２２）を前記複数のメモリデバイス上に形成することを含む、請求項１～２のいずれか１項に記載の方法。

【請求項6】

前記メモリ／ロジック回路を形成することは、さらに、前記メモリデバイスの複数のローカル入力／出力（ＬＩＯ）ライン（６３１，７３１）を、前記第１の金属パッドの前記サブセットと、前記第１の金属パッドの異なるサブセットとに結合することを含み、
前記第１の金属パッドの前記サブセットは、前記メモリ／ロジック回路を介する、前記複数のメモリデバイスと、前記複数のロジックデバイスとの間の通信に専用のものであり、
前記第１の金属パッドの前記異なるサブセットは、前記ウエハーオンウエハーボンドが施されたメモリダイ及びロジックダイの外部との通信に専用のものである、請求項５に記載の方法。

【請求項7】

前記複数の第２の金属パッドを形成することは、ロジック／メモリ回路（２２４）を前記複数のメモリデバイス上に形成することを含む、請求項１～２のいずれか１項に記載の方法。

【請求項8】

前記第１の金属パッドの前記サブセットを前記第２の金属パッドの前記サブセットにボンディングすることは、前記第１のウエハー上の前記複数のメモリデバイスのうちの４つが、前記第２のウエハー上の前記複数のロジックデバイスのうちの各々１つと整列され、結合されるようにボンディングすることを含み、
前記複数のメモリデバイスのうちの４つ及び前記複数のロジックデバイスのうちの１つは、同じ実装面積を有する、請求項１～２のいずれか１項に記載の方法。

【請求項9】

メモリダイ（２０２）が形成された第１のウエハー（２０３）と、ロジックダイ（２０４）が形成された第２のウエハー（２０５）との間に、ウエハーオンウエハーボンド（２１１，７１１）を形成すること（９７３）を含み、
前記メモリダイは、メモリアレイ（１１０）と、前記メモリアレイ（１１０）に結合された複数の入力／出力（Ｉ／Ｏ）ライン（６３１，６３２，７３１，７３２）とを含み、
前記ウエハーオンウエハーボンドを形成することは、
複数のデータパス（１１４）を前記メモリダイから前記ロジックダイにダイレクトに提供することと、
前記複数のＩＯラインを、前記ロジックダイ上に形成された深層学習アクセラレータ（ＤＬＡ）（１１７，３１７）に結合することと、
を含む、方法。

【請求項10】

前記ウエハーオンウエハーボンドを形成する前に、前記メモリダイ及び前記ロジックダイが対面配置になるように、前記第１のウエハー及び前記第２のウエハーを位置決めることと、
前記メモリダイ及び前記ロジックダイが前記対面配置のままであるように、前記ウエハーオンウエハーボンドを形成することと、
をさらに含む、請求項９に記載の方法。

【請求項11】

前記ウエハーオンウエハーボンドを形成することは、前記メモリダイ及び前記ロジックダイと接触する金属材料を形成することを含む、請求項９～１０のいずれか１項に記載の方法。

【請求項12】

前記ウエハーオンウエハーボンドを形成することは、さらに、前記金属材料をアニールすることを含む、請求項１１に記載の方法。

【請求項13】

前記ウエハーオンウエハーボンドを形成することは、さらに、室温で前記金属材料を前記メモリダイ及び前記ロジックダイにボンディングすることを含む、請求項１１に記載の方法。

【請求項14】

前記ウエハーオンウエハーボンドを形成することは、前記ロジックダイの第１の金属材料を、前記メモリダイの第２の金属材料にボンディングすることを含む、請求項９～１０のいずれか１項に記載の方法。

【請求項15】

前記第１の金属材料及び前記第２の金属材料をボンディングすることは、熱処理によって、前記第１の金属材料及び前記第２の金属材料を、前記メモリダイ及び前記ロジックダイと接触する第３の金属材料に融合することを含む、請求項１４に記載の方法。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】００４３

【補正方法】変更

【補正の内容】

【0043】

図３は、本開示のいくつかの実施形態による、２つのメモリダイ３０２－１及び３０２－２と、ロジックダイ３０４との部分３３１とを示す。２つのメモリダイ３０２－１及び３０２－２、ならびにロジックダイ３０４は、各々、図１に関連して説明されるメモリダイ１０２及びロジックダイ１０４に類似し得る。図３の例では、２つのライン３１３及びライン３２３は、メモリダイ３０２－２とＤＬＡ３１７との間に、及びメモリダイ３０２－１と、ＤＬＡ３１７以外のロジックダイ３０４の回路との間に、別々の接続を反映する。ライン３１３によって表された接続は、ライン３２３によって表された接続と同じタイプの接続であり得る、または異なるタイプの接続であり得る。

【手続補正3】

【補正対象書類名】明細書

【補正対象項目名】００６２

【補正方法】変更

【補正の内容】

【0062】

ロジックダイの制御回路は、データを表す信号を、トランシーバー７６５を利用するＬＩＯ７３１を含む典型的なＩＯパスからロジックダイで受信させることができる。メモリダイの制御回路（例えば、図１に関連して説明される制御回路１１６）は、ＬＩＯ７３１、マルチプレクサー７６１、及びグローバルＩＯライン７３２を利用して、データを表す信号を、典型的な入力／出力パスを経由して提供させることができる。様々な例では、トランシーバー７６５は、信号を同時にルーティングできる。例えば、トランシーバー７６５－１は、センス増幅器７６３－１、７６３－２、．．．、７６３－Ｎと、ロジックダイとの間で信号をルーティングでき、これは、トランシーバー７６５－２及び／またはトランシーバー７６５－Ｓによる信号のルーティングと同時に行われる。様々な例では、トランシーバー７６５－１は、センス増幅器７６３－１、７６３－２、．．．、７６３－２と、ロジックダイとの間で、同時に信号をルーティングできる。

【国際調査報告】