特表 2024-531435 複数の変換を使用するデータバス反転

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-08-29

(54)【発明の名称】複数の変換を使用するデータバス反転

(51)【国際特許分類】

   H04L 25/02 20060101AFI20240822BHJP

   H04L 25/49 20060101ALI20240822BHJP

【ＦＩ】

H04L25/02 J

H04L25/49

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024510667

(86)(22)【出願日】2022-05-24

(85)【翻訳文提出日】2024-04-01

(86)【国際出願番号】 US2022030787

(87)【国際公開番号】W WO2023027791

(87)【国際公開日】2023-03-02

(31)【優先権主張番号】17/411,891

(32)【優先日】2021-08-25

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591025439

【氏名又は名称】ザイリンクス インコーポレイテッド

【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】スリニバサン， クリシュナン

(72)【発明者】

【氏名】アーマッド， サギール

【テーマコード（参考）】

5K029

【Ｆターム（参考）】

5K029AA20

5K029DD23

5K029GG03

5K029LL12

(57)【要約】

送信機回路は、反転回路と、第１の変換回路と、選択回路とを含む。反転回路は、第１のデータワードの複数のビットのうちの１つ以上を反転することによって、第１の変換されたデータワードを生成する。第１の変換回路は、第１のデータワード及び第２のデータワードに対して第１の可逆演算を実行することによって第２の変換されたデータワードを生成する。選択回路は、第１のデータワードと第２のデータワードとの間の第１のビット反転数、第１の変換されたデータワードと第２のデータワードとの間の第２のビット反転数、及び第２の変換されたデータワードと第２のデータワードとの間の第３のビット反転数に基づいて、第１のデータワード、第１の変換されたデータワード、及び第２の変換されたデータワードのうちの１つを選択する。選択回路は更に、選択されたデータワードを出力する。
【選択図】図１

【特許請求の範囲】

【請求項1】

送信機回路であって、
第１のデータワードの複数のビットのうちの１つ以上を反転することによって、第１の変換されたデータワードを生成するように構成された反転回路と、
前記第１のデータワード及び第２のデータワードに対して第１の可逆演算を実行することによって、第２の変換されたデータワードを生成するように構成された第１の変換回路と、
選択回路であって、
前記第１のデータワードと前記第２のデータワードとの間の第１のビット反転数、前記第１の変換されたデータワードと前記第２のデータワードとの間の第２のビット反転数、及び前記第２の変換されたデータワードと前記第２のデータワードとの間の第３のビット反転数に基づいて、前記第１のデータワード、前記第１の変換されたデータワード、及び前記第２の変換されたデータワードのうちの１つを選択し、
前記選択されたデータワードを出力する、ように構成された、選択回路と、を備える、送信機回路。

【請求項2】

前記第１のデータワード及び前記第２のデータワードに対して第２の可逆演算を実行することによって、第３の変換されたデータワードを生成するように構成された第２の変換回路を更に備え、前記第２の可逆演算は前記第１の可逆演算とは異なる、請求項１に記載の送信機回路。

【請求項3】

前記第２の可逆演算は、ビット単位のＸＮＯＲ演算である、請求項１又は２に記載の送信機回路。

【請求項4】

前記選択回路が、
前記第１のデータワードと前記第２のデータワードとの間の前記第１のビット反転数、前記第１の変換されたデータワードと前記第２のデータワードとの間の前記第２のビット反転数、及び前記第２の変換されたデータワードと前記第２のデータワードとの間の前記第３のビット反転数を決定するように更に構成されている、請求項１に記載の送信機回路。

【請求項5】

前記第１のデータワード、前記第１の変換されたデータワード、及び前記第２の変換されたデータワードのうちの前記１つを選択することは、
前記第１のビット反転数が前記第２のビット反転数及び前記第３のビット反転数よりも小さいことに基づいて、前記第１のデータワードを選択することと、
前記第２のビット反転数が前記第１のビット反転数及び前記第３のビット反転数よりも小さいことに基づいて、前記第１の変換されたデータワードを選択することと、
前記第３のビット反転数が前記第１のビット反転数及び前記第２のビット反転数よりも小さいことに基づいて、前記第２の変換されたデータワードを選択することと、を含む、請求項１に記載の送信機回路。

【請求項6】

前記第２のデータワードを記憶し、出力するように構成されたメモリを更に備える、請求項１に記載の送信機回路。

【請求項7】

電子デバイスであって、
送信機回路であって、
処理回路であって、
複数のビットを含む第１のデータワードを受信し、
前記第１のデータワードの前記複数のビットのうちの１つ以上を反転することによって、第１の変換されたデータワードを生成し、
前記第１のデータワード及び第２のデータワードに対して第１の可逆演算を実行することによって、第２の変換されたデータワードを生成する、ように構成された、処理回路と、
選択回路であって、
前記第１のデータワードと前記第２のデータワードとの間の第１のビット反転数、前記第１の変換されたデータワードと前記第２のデータワードとの間の第２のビット反転数、及び前記第２の変換されたデータワードと前記第２のデータワードとの間の第３のビット反転数に基づいて、前記第１のデータワード、前記第１の変換されたデータワード、及び前記第２の変換されたデータワードのうちの１つを選択するように構成された、選択回路と、を備え、前記送信機回路は前記選択されたデータワードを出力するように構成されている、送信機回路を備える、電子デバイス。

【請求項8】

前記処理回路は、
前記第１のデータワード及び前記第２のデータワードに対して第２の可逆演算を実行することによって、第３の変換されたデータワードを生成するように更に構成されており、前記第２の可逆演算は前記第１の可逆演算とは異なる、請求項７に記載の電子デバイス。

【請求項9】

前記第２の可逆演算がビット単位のＸＮＯＲ演算である、請求項７又は８に記載の電子デバイス。

【請求項10】

前記選択回路は、
前記第１のデータワードと前記第２のデータワードとの間の前記第１のビット反転数、前記第１の変換されたデータワードと前記第２のデータワードとの間の前記第２のビット反転数、及び前記第２の変換されたデータワードと前記第２のデータワードとの間の前記第３のビット反転数を決定するように更に構成されている、請求項７に記載の電子デバイス。

【請求項11】

前記第１のデータワード、前記第１の変換されたデータワード、及び前記第２の変換されたデータワードのうちの前記１つを選択することは、
前記第１のビット反転数が前記第２のビット反転数及び前記第３のビット反転数よりも小さいことに基づいて、前記第１のデータワードを選択することと、
前記第２のビット反転数が前記第１のビット反転数及び前記第３のビット反転数よりも小さいことに基づいて、前記第１の変換されたデータワードを選択することと、
前記第３のビット反転数が前記第１のビット反転数及び前記第２のビット反転数よりも小さいことに基づいて、前記第２の変換されたデータワードを選択することと、を含む、請求項７に記載の電子デバイス。

【請求項12】

前記出力データワードを受信するように構成された受信機回路を更に備え、前記受信機回路は、
処理回路であって、
前記出力データワードの１ビット以上を反転することによって、第１の受信されたデータワードを生成し、
前記第１の可逆演算、前記出力データワード、及び前記第２のデータワードに基づいて第２の受信されたデータワードを生成する、ように構成された、処理回路を備える、請求項７に記載の電子デバイス。

【請求項13】

データワードを送信するための方法であって、前記方法は、
複数のビットを含む第１のデータワードを受信することと、
前記第１のデータワードの前記複数のビットのうちの１つ以上を反転することによって、第１の変換されたデータワードを生成することと、
前記第１のデータワード及び第２のデータワードに対して第１の可逆演算を実行することによって、第２の変換されたデータワードを生成することと、
前記第１のデータワードと前記第２のデータワードとの間の第１のビット反転数、前記第１の変換されたデータワードと前記第２のデータワードとの間の第２のビット反転数、及び前記第２の変換されたデータワードと前記第２のデータワードとの間の第３のビット反転数に基づいて、前記第１のデータワード、前記第１の変換されたデータワード、及び前記第２の変換されたデータワードのうちの１つを選択することと、
前記選択されたデータワードを出力することと、を含む、方法。

【請求項14】

前記第１のデータワード及び前記第２のデータワードに対して第２の可逆演算を実行することによって、第３の変換されたデータワードを生成することを更に含み、前記第２の可逆演算は前記第１の可逆演算とは異なる、請求項１３に記載の方法。

【請求項15】

前記第２の可逆演算がビット単位のＸＮＯＲ演算である、請求項１３又は１４に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の例は、概して、インタフェースシステムに関し、より詳細には、複数の変換を含むデータバス反転技法を採用するインタフェースシステムに関する。

【背景技術】

【0002】

インタフェースシステムは、集積回路（integrated circuit、ＩＣ）デバイス間又はＩＣデバイス内で通信するために使用される。例えば、インタフェースシステムは、複数のＩＣチップ間で通信するチップ間（chip-to-chip、Ｃ２Ｃ）インタフェースであってもよい。別の例では、インタフェースシステムは、ネットワークオンチップ（Network-on-Chip、ＮＯＣ）である。インタフェースシステムのサイズは、対応するＩＣチップ内の利用可能な空間に基づいて制限され、ＩＣチップのサイズが減少するにつれて、インタフェースシステムのための利用可能な空間が減少し、インタフェースシステムのサイズを制限する。インタフェースシステムのサイズを制限することは、インタフェースシステムのチャネルを形成するトレース（例えば、ワイヤ）の数を制限する。したがって、より高い帯域幅に達するために、インタフェースシステムは、より高いデータレートで動作される。しかしながら、データレートが増加するにつれて、エラーの可能性が増加し、信号完全性を減少させる。

【0003】

より高いデータレートで動作するときに高い信号完全性を達成するために、ビットエラーレート（bit error rate、ＢＥＲ）はより低いレートで維持される。ＢＥＲの一因は、現在のデータワードと以前に送信されたデータワードとの間で発生するビット反転数である。現在のデータワードと以前に送信されたデータワードとの間で生じるビット反転数を低減するために、現在のデータワードのビットが反転される（例えば、値の間でトグルされる）。いくつかの例では、データバス反転（Data Bus Inversion、ＤＢＩ）などの技法が、送信されたデータワードと以前に送信されたデータワードとの間のビット反転数を低減するために使用される。ＤＢＩ技法は、データワードを変換することと、前のデータワードと比較したデータワード及び変換されたデータワードのビット遷移の数に基づいて、データワード及び変換されたデータワードのうちの１つを送信することとを含む。

【0004】

ＤＢＩ技法を採用する場合であっても、インタフェースシステムのサイズが減少し、及び／又はインタフェースシステムのデータレートが増加するにつれて、インタフェースシステムのＢＥＲは、現在のＤＢＩ技法の緩和能力を超えて増加し得る。したがって、インタフェースシステムのＢＥＲを更に低減し、ＩＣチップ間で通信するときに発生するエラーを更に低減するために、データワード間のビット反転数を更に低減する必要がある。

【発明の概要】

【0005】

集積回路（ＩＣ）デバイス間のインタフェースシステムは、現在のデータワードと以前に送信されたデータワードとの間のビット反転数を制限して、インタフェースシステム内のエラー及びインタフェースシステムのビットエラーレートを軽減する。一例では、インタフェースは、とりわけ、チップ間（Ｃ２Ｃ）インタフェース又はネットワークオンチップ（ＮＯＣ）である。現在のデータワードのビットと以前に送信されたデータワードのビットとの間のビット反転数を制限することは、１つ以上の可逆演算を現在及び以前に送信されたデータワードに適用することを含む。一例では、１つ以上の可逆演算は、とりわけ、ビット単位のＸＯＲ演算又はビット単位のＸＮＯＲ演算を含む。可逆演算は、変換されたデータワードを生成するために、現在のデータワード及び前のデータワードに適用される。前のデータワードからの最小ビット反転数を有するデータワード（例えば、変換された又は変換されていないデータワード）が選択され、送信される。

【0006】

一例では、送信機回路は、反転回路と、第１の変換回路と、選択回路とを含む。反転回路は、第１のデータワードの複数のビットのうちの１つ以上を反転することによって、第１の変換されたデータワードを生成する。第１の変換回路は、第１のデータワード及び第２のデータワードに対して第１の可逆演算を実行することによって第２の変換されたデータワードを生成する。選択回路は、第１のデータワードと第２のデータワードとの間の第１のビット反転数、第１の変換されたデータワードと第２のデータワードとの間の第２のビット反転数、及び第２の変換されたデータワードと第２のデータワードとの間の第３のビット反転数に基づいて、第１のデータワード、第１の変換されたデータワード、及び第２の変換されたデータワードのうちの１つを選択する。選択回路は更に、選択されたデータワードを出力する。

【0007】

一例では、電子デバイスは送信機回路を含む。送信機回路は、処理回路及び選択回路を含む。処理回路は、複数のビットを有する第１のデータワードを受信し、第１のデータワードの複数のビットのうちの１つ以上を反転することによって第１の変換されたデータワードを生成する。処理回路は更に、第１のデータワード及び第２のデータワードに対して第１の可逆演算を実行することによって、第２の変換データワードを生成する。選択回路は、第１のデータワードと第２のデータワードとの間の第１のビット反転数、第１の変換されたデータワードと第２のデータワードとの間の第２のビット反転数、及び第２の変換されたデータワードと第２のデータワードとの間の第３のビット反転数に基づいて、第１のデータワード、第１の変換されたデータワード、及び第２の変換されたデータワードのうちの１つを選択する。送信機回路は、選択されたデータワードを出力する。

【0008】

一例では、データワードを送信する方法は、複数のビットを有する第１のデータワードを受信することと、第１のデータワードの複数のビットのうちの１つ以上を反転することによって第１の変換されたデータワードを生成することとを含む。本方法は、第１のデータワード及び第２のデータワードに対して第１の可逆演算を実行することによって第２の変換されたデータワードを生成することを更に含む。更に、本方法は、第１のデータワードと第２のデータワードとの間の第１のビット反転数、第１の変換されたデータワードと第２のデータワードとの間の第２のビット反転数、及び第２の変換されたデータワードと第２のデータワードとの間の第３のビット反転数に基づいて、第１のデータワード、第１の変換されたデータワード、及び第２の変換されたデータワードのうちの１つを選択することを含む。更に、本方法は、選択されたデータワードを出力することを含む。

【0009】

これら及び他の態様は、以下の「発明を実施するための形態」を参照して理解され得る。

【図面の簡単な説明】

【0010】

上記の特徴が詳細に理解され得るように、上記で簡潔に要約されたより具体的な説明が、例示的な実装形態を参照することによって行われ得、それらの実装形態のうちのいくつかが添付の図面に示される。しかしながら、添付の図面は、典型的な例示の実装形態のみを示しており、したがって、その範囲を限定するものと見なされるべきではないことに留意されたい。

【図1】一例による、例示的な電子デバイスを示すブロック図である。

【図2】一例による、例示的なマルチチップシステムを示すブロック図である。

【図3】一例による、例示的なプログラマブルデバイスを示すブロック図である。

【図4】一例による、例示的なインタフェースシステムのブロック図である。

【図5】一例による、データワードを送信するための方法のフローチャートを示す。

【0011】

理解を容易にするために、可能な場合には、図面に共通する同一の要素を示すために同一の参照番号が使用されている。一例の要素は、他の例に有益に組み込まれ得ることが企図される。

【発明を実施するための形態】

【0012】

インタフェースシステムは、集積回路（ＩＣ）デバイス間でデータワードを通信するために使用される。例示的なインタフェースは、チップ間（Ｃ２Ｃ）インタフェース及びネットワークオンチップ（ＮＯＣ）インタフェースを含む。インタフェースシステムのエラーレートを低減するために、インタフェースシステムは、現在のデータワードと以前に送信されたデータワードとの間でトグルする（例えば、反転する）ビット数を低減する。一例では、変換されたデータワードが変換されていないデータワードよりもビット反転が少なくなり得るので、データワードを送信するときのビット反転数を低減するために、データワードは送信される前に反転される。一例では、現在のデータワードと前のデータワードとの間のビット反転数がデータワード中のビットの総数の５０パーセント未満である場合、現在のデータワードは送信前に反転されない。現在のデータワードと前のデータとの間のビット反転数が、データワード中のビットの総数の５０パーセントよりも大きい場合、現在のデータワードは、送信される前に反転される。

【0013】

しかしながら、場合によっては、上記の方法を適用しても、インタフェースシステムに利用可能な回路サイズの縮小及びより高いデータレートの使用により、インタフェースシステムのエラーレートが増加する。送信間のビット反転数を更に減少させるために、現在及び以前に送信されたデータワードに追加の演算が適用される。例えば、対応する変換されたデータワードを生成するために、１つ以上の可逆演算が現在及び前のデータワードに適用される。一例では、１つ以上の可逆演算は、とりわけ、ビット単位のＸＯＲ演算及びビット単位のＸＮＯＲ演算を含む。送信用の変換されたデータワードを生成するために可逆演算を使用することは、低効率の場合に反転数を低減する。例えば、低効率の場合は、現在のデータワードと前のデータワードとの間の反転の総数が、データワード内のビットの総数の半分（例えば、５０パーセントに近い）よりも１つ多いか又は１つ少ないときに存在し得る。そのような場合に反転の数を低減することは、対応するインタフェースシステムのエラーレートを更に低減する。

【0014】

様々な特徴が、図面を参照して以下に記載される。図面は縮尺どおりに描かれている場合もあるし、描かれていない場合もあり、同様の構造又は機能の要素は図面全体を通して同様の参照番号によって表されていることに留意されたい。図面は、特徴の説明を容易にすることのみを意図していることに留意されたい。それらは、特許請求の範囲に記載された発明の網羅的な説明として又は特許請求の範囲に記載された発明の範囲を限定するものとして意図されていない。加えて、図示された例は、示された全ての態様又は利点を有する必要はない。特定の例に関連して記載される態様又は利点は、必ずしもその例に限定されず、そのように図示されていなくても、又はそのように明示的に記載されていなくても、任意の他の例において実施され得る。

【0015】

図１は、１つ以上の例による例示的な電子デバイス１００を示す。電子デバイス１００は、メイン（アンカー）ＩＣチップ１１０と、補助ＩＣチップ１２０と、インタフェース１３０と、を含む。メインＩＣチップ１１０は、１つ以上の補助ＩＣチップ（チップレット）１２０に接続され、マルチチップシステムを形成する。メインＩＣチップ１１０は、電源コントローラ及びメモリコントローラなどの回路ブロックを含む。補助ＩＣチップ１２０は、とりわけ、ハードウェアアクセラレータ、人工知能（ＡＩ）エンジン、及び／又はトランシーバエンジンであり得る。補助ＩＣチップ１２０をメインＩＣチップ１１０と共に使用することにより、メインＩＣチップ１１０の開発サイクルが補助ＩＣチップ１２０から切り離される。更に、メインＩＣチップ１１０を補助チップ１２０と共に使用することにより、異なるタイプの補助チップを異なる構成のメインチップと共に使用することが可能になる。

【0016】

インタフェース１３０は、メインＩＣチップ１１０と補助ＩＣチップ１２０との間でデータを通信する。インタフェース１３０は、メインＩＣチップ１１０を補助ＩＣチップ１２０に結合するチャネル１３２及び１３４を含む。インタフェース１３０は、マルチチップシステム内のＣ２Ｃインタフェースシステムである。

【0017】

メインＩＣチップ１１０は、特定用途向けＩＣ（Application Specific IC、ＡＳＩＣ）又はプログラマブルＩＣ（例えば、フィールドプログラマブルゲートアレイ（Field Programmable Gate Array、ＦＰＧＡ））である。メインＩＣチップ１１０は、送信機回路１１２と、受信機回路１１４と、インタフェース回路１１６と、を含む。送信機回路１１２、受信機回路１１４、及びインタフェース回路１１６は、メインＩＣチップ１１０又は別のタイプのトランシーバ内にシリアライザ／デシリアライザ（serializer/deserializer、ＳｅｒＤｅｓ）デバイスを形成する。メインＩＣチップ１１０は、パラレルインシリアルアウト（parallel-in-serial-out、ＰＩＳＯ）回路、シリアルインパラレルアウト（serial-in-parallel-out、ＳＩＰＯ）回路、及び他の回路要素（例えば、とりわけ、エンコーダ回路及び／又はデコーダ回路）を更に含んでもよい。ＰＩＳＯ回路は、チャネル１３２を通じインタフェース回路１１６を介した送信機回路１１２による送信のために、パラレル入力データをシリアル出力データに変換する。受信機回路１１４は、チャネル１３４を通じインタフェース回路１１６を介してデータワードを受信する。受信機回路１１４は、データワードを処理して受信信号を生成する。ＳＩＰＯ回路は、受信機回路１１４によって受信されたシリアル入力データをパラレル出力データに変換する。

【0018】

補助ＩＣチップ１２０は、ＡＳＩＣ又はプログラマブルＩＣである。補助ＩＣチップ１２０は、送信機回路１２２と、受信機回路１２４と、インタフェース回路１２６と、を含む。送信機回路１２２、受信機回路１２４、及びインタフェース回路１２６は、ＳｅｒＤｅｓデバイス又は別のタイプのトランシーバ回路を形成する。補助ＩＣチップ１２０は更に、ＰＩＳＯ回路、ＳＩＰＯ回路、及び他の回路要素（例えば、とりわけ、エンコーダ回路及び／又はデコーダ回路）を含み得る。ＰＩＳＯ回路は、チャネル１３４を通じインタフェース回路１２６を介した送信機回路１２２による送信のために、パラレル入力データをシリアル出力データに変換する。受信機回路１２４は、チャネル１３２を通じインタフェース回路１２６を介してデータワードを受信する。受信機回路１１４は、データワードを処理して受信信号を生成する。ＳＩＰＯ回路は、受信機回路１２４によって受信されたシリアル入力データをパラレル出力データに変換する。

【0019】

チャネル１３２及び１３４は、インタフェース回路１１６とインタフェース回路１２６とを結合する１つ以上のパラレルトレース（ワイヤ）を含む。チャネル１３２及び１３４内のトレースの数は、インタフェース回路１１６及びインタフェース回路１２６の回路面積サイズに対応する。一例では、インタフェース回路１１６に利用可能な回路面積は、メインＩＣチップ１１０の端部１１１に沿ったメインＩＣチップ１１０の利用可能な回路面積に対応する。更に、インタフェース回路１２６に利用可能な回路面積は、補助ＩＣチップ１２０の端部１２１に沿った補助ＩＣチップ１２０の利用可能な回路面積に対応する。したがって、インタフェース回路１１６及びインタフェース回路１２６の回路面積は、メインＩＣチップ及び補助ＩＣチップ１２０内の利用可能な回路サイズに制限され、チャネル１３２及び１３４を形成するトレース（例えば、ワイヤ）の数が制限される。したがって、より高い帯域幅に達するために、インタフェース回路１１６及びインタフェース回路１２６は、より高いデータレートで動作される。しかしながら、より高いデータレートでの動作は、対応するビットエラーレート（ＢＥＲ）を増加させる。一例では、インタフェース回路１１６及びインタフェース回路１２６は、データワード当たり４２個のトレースをサポートし、トレース当たり約８Ｇｂｐｓで動作されて、約３２８Ｇｂｐｓのデータレートを達成する。データレートは、データワード当たりのトレース数及びトレース当たりのデータレートに対応する。

【0020】

高いデータレートで動作するときに高い信号完全性を達成するために、ビットエラーレート（ＢＥＲ）が低減される。ＢＥＲの一因は、データワードを転送するときにインタフェース回路１１６及びインタフェース回路１２６によって完了される、現在のデータワードと以前に送信されたデータワード（例えば、前のデータワード）との間のビット反転数である。インタフェース回路１１６及びインタフェース回路１２６によって完了される反転数が増加するにつれて、伝送におけるエラーの可能性が増加する。一例では、インタフェース回路１１６及びインタフェース回路１２６におけるビット反転を低減するために、データバス反転（ＤＢＩ）技法（プロセス）が使用される。一例では、ＤＢＩを実行するとき、現在のデータワードのビットは、前のデータワードのビットと比較される。前のデータワードは、現在のデータワードの直前に送信されたデータワードである。別の言い方をすれば、現在のデータワードは前のデータワードに後続する。各データワードのビットは、データワード間の第１のビット遷移数を決定するために互いに比較される。ビット遷移は、現在のデータワードのビットの値が前のデータワードの対応するビットの値と異なるときに発生する。一例では、現在のデータワードは１１１０１００００であり、前のデータワードは００００１００００である。そのような例では、現在のデータワードの最初の３ビットは、前のデータワードの最初の３ビットと異なる。したがって、現在のデータワードと前のデータワードとの間で３ビットトグルする（例えば、３ビット反転が発生する）。別の例では、現在のデータワードのビットは０１００１１１１１であり、前のデータワードのビットは００００１００００である。そのような例では、現在のデータワードの第２のビット及び最後の４ビットは、前のデータワードと異なり、合計で５ビットが、現在のデータワードと前のデータワードとの間で異なる。したがって、現在のデータワードと前のデータワードとの間で５ビットがトグルするか、又は５ビットが反転される。

【0021】

現在のワードと前のワードとの間でトグルするビット数が増加するにつれて、ＢＥＲは増加する。一例では、現在のワード（current and word）と前のワードとの間でトグルするビット数を低減するために、現在のデータワードのビットが反転される。変換されたデータワードは、前のデータワードと比較されて、変換されたデータワードと前のデータワードとの間でトグルするビット数が、現在のデータワード（変換されていないデータワード）と前のデータワードとの間でトグルするビット数より大きいか小さいかが決定される。反転されたデータと前のデータワードとの間でトグルするビット数が、現在のデータと前のデータワードとの間でトグルするビット数よりも小さい場合、変換されたデータワードが送信される。

【0022】

上記の例に基づいて、０１００１１１１１の現在のデータワードは、１０１１０００００の変換されたデータワードに反転される。前のデータワード００００１００００と比較すると、変換されたデータワードは４ビットだけ異なり、これは、前のデータワードと５ビットだけ異なる現在の（反転されていない）データワードのものよりも小さい。したがって、変換されたデータワードが選択されて送信される。一例では、ビットの半分より多くが現在のデータワードと前のデータワードとの間でトグルする（例えば、反転される）場合、現在のデータワードのビットは反転される。

【0023】

送信機回路１１２は、変換されたデータワードをインタフェース回路１１６及びチャネル１３２を介して補助ＩＣチップ１２０のインタフェース回路１２６及び受信機回路１２４に送信する前に、現在のデータワードのビットを反転させる（例えば、トグルする）。更に、送信機回路１１２は、上述したように、現在のデータワードを反転されていない形式で送信するか、又は変換されたデータワードを送信するかを決定する。変換されたデータワード又は反転されていない現在のデータワードは、インタフェース回路１２６及びチャネル１３２を介して補助ＩＣチップ１２０の受信機回路１２４によって受信される。受信機回路１２４はまた、チャネル１３２及びインタフェース回路１２６を介して指示信号を受信する。指示信号は、送信されたデータワードが反転されているか否かを示す。受信機回路１２４は、指示信号に基づいて、受信データワードを反転して処理するか、又は受信データワードを処理する。

【0024】

図２は、１つ以上の例による、マルチチップシステム２００を示す。マルチチップシステム２００は、ＩＣチップ２２０～２２６に接続されたＩＣチップ２１０を含む。ＩＣチップ２１０は、図１のメインＩＣチップ１１０と同様に構成されている。更に、ＩＣチップ２２０～２２６は、図１の補助ＩＣチップ１２０と同様に構成されている。図２には４つのＩＣチップ２２０～２２６が示されているが、他の例では、ＩＣチップ２２０～２２６の数は４つより大きくても小さくてもよい。

【0025】

ＩＣチップ２１０は、接続された各ＩＣチップ２２０～２２６のための送信機回路、受信機回路、及びインタフェース回路のセットを含む。送信機回路、受信機回路、及びインタフェース回路は、図１の送信回路１１２、受信回路１１４、及びインタフェース回路１１６と同様に構成されている。更に、ＩＣチップ２１０は、１つ以上のチャネルを介して各ＩＣチップ２２０～２２６に接続される。チャネルは、図１のチャネル１３２及び１３４と同様に構成されている。図２の例では、ＩＣチップ２１０は、送信機回路、受信機回路、及びインタフェース回路の少なくとも４つのセットを含む。

【0026】

ＩＣチップ２２２～２２６の各々は、ＩＣチップ２１０との間でデータワードを送受信する。ＩＣチップ２２２～２２６の各々は、図１に関して上述した送信機回路１２２、受信機回路１２４、及びインタフェース回路１２６のものと同様の送信機回路、受信機回路、及びインタフェース回路を含む。

【0027】

図３は、本開示の態様が実行され得る例示的なプログラマブルデバイス３００のブロック図を示す。図３に示すプログラマブルデバイス３００は、プログラマブルデバイスの例示としての一例であり、同様の又は異なる配置で、追加の又はより少ないブロック又はモジュールを有する他の実装形態が可能である。一例では、プログラマブルデバイス３００は、単一のＩＣチップ上に形成され得る。別の例では、プログラマブルデバイス３００は、２つ以上のＩＣチップにわたって分散され得る。更に、プログラマブルデバイス３００は、互いに相互作用することが可能ないくつかのサブシステムを含むシステムオンチップ（System-on-a-Chip、ＳｏＣ）であり得る。

【0028】

プログラマブルデバイス３００は、例えば、プログラマブル論理（ＰＬ）３１０、ネットワークオンチップ（ＮｏＣ）相互接続システム３２０、専用回路３３０、ＣＣＩＸ及びＰＣＩｅモジュール（CCIX and PCIe Module、ＣＰＭ）３４０、接続ファブリック３４５、トランシーバ３５０、入力／出力（Ｉ／Ｏ）ブロック３６０、及びメモリコントローラ３７０などのいくつかのサブシステムを含むことができる。プログラマブルデバイス３００は、図３に示されていない他のサブシステム又は構成要素を含み得る。更に、簡略化のために示されていないが、プログラマブルデバイス３００は、いくつかの周辺構成要素（１つ以上の高性能メモリデバイス３９５など）及び／又は他のデバイス若しくはチップ（別のプログラマブルデバイスなど）に結合され得る。

【0029】

ＰＬ３１０は、いくつかの異なるユーザ定義の機能又は動作を実行するようにプログラムされ得る回路を含む。ＰＬ３１０は、各々がプログラマブル相互接続回路及びプログラマブル論理回路を含むプログラマブル回路ブロック又はタイルのアレイを含み得る。プログラマブル回路ブロックは、構成可能論理ブロック（configurable logic block、ＣＬＢ）、ランダムアクセスメモリブロック（random access memory block、ＢＲＡＭ）、デジタル信号処理ブロック（digital signal processing block、ＤＳＰ）、クロックマネージャ、遅延ロックループ（delay lock loop、ＤＬＬ）、及び／又はユーザ指定の回路設計を実施するようにプログラム又は構成され得る他の論理若しくは回路を含み得る（が、これらに限定されない）。加えて、又は代替として、ＰＬ３１０は、いくつかの入力／出力ブロック（input/output block、ＩＯＢ）を含み得る。ＰＬ３１０は、プログラマブルファブリックにわたって分散され得るプログラマブルファブリックサブ領域（fabric sub-region、ＦＳＲ）のアレイである。いくつかの例では、ＦＳＲは、プログラマブルファブリック内の繰り返し可能なタイルである。

【0030】

プログラマブル相互接続回路は、プログラマブル相互接続ポイント（programmable interconnect point、ＰＩＰ）によって相互接続された様々な長さの多数の相互接続ワイヤを含み得る。相互接続ワイヤは、特定のプログラマブルタイル内のコンポーネント間、異なるプログラマブルタイル内のコンポーネント間、及びプログラマブルタイルのコンポーネントと他のサブシステム又はデバイスとの間の接続性を提供するように構成され得る。プログラマブル相互接続回路及びプログラマブル回路ブロックは、プログラマブル要素が対応するユーザ指定の回路設計をどのように実施するかを定義する構成データを構成レジスタにロードすることによってプログラム又は構成され得る。いくつかの態様では、いくつかのプログラマブル回路ブロックの各々内のプログラマブル相互接続回路は、プログラマブルデバイス３００のためのブロックレベル及び／又はデバイスレベルの信号ルーティングリソースを提供するプログラマブル相互接続ファブリックの一部を形成し得る。

【0031】

各ＣＬＢは、ルックアップテーブル（ＬＵＴ）、フリップフロップ、組合せ論理、及び／又は可変幅の入力信号に対して様々な論理機能（加算及び減算など）を実行するために構成データによって集合的にプログラムされ得るプログラマブル相互接続回路を含み得る。ＬＵＴは、任意の適切なサイズであってもよく、任意の適切な数の入力及び出力を含んでもよい。いくつかの態様では、各ＣＬＢは、３２個のＬＵＴと６４個のフリップフロップとを含み得る。ＣＬＢの各々はまた、より広い論理機能を実行するために使用され得る算術桁上げ論理及びマルチプレクサを含み得る。ＰＬ３１０のリソースは、プログラマブルデバイス３００内の列に配置された繰り返し可能なタイルであり、固定された高さ及び幅のいくつかの領域に分割され得る。図３の例では、ＰＬ３１０は、プログラマブルデバイス３００の異なる領域を占有するものとして示されている。他の例では、ＰＬ３１０は、プログラマブルファブリックの統合領域である。

【0032】

プログラマブルデバイス３００の一部として製造され得るＮｏＣ相互接続システム３２０は、プログラマブルデバイス３００の様々なリソース、サブシステム、回路、及び他の構成要素を選択的に相互接続し得る高速高帯域幅プログラマブル信号ルーティングネットワークを提供する。ＮｏＣ相互接続システム３２０は、図３に示されるように、プログラマブルデバイス３００のプログラマブルファブリックにわたって（例えば、端部に向かって）水平方向及び垂直方向に延在し得る。加えて、又は代替として、ＮｏＣ相互接続システム３２０は、プログラマブルファブリックにわたって１つ以上の対角方向に延在し得る。更に、図３の例では単一の柱状部分を有するものとして示されているが、他の例では、ＮｏＣ相互接続システム３２０は、プログラマブルファブリックの高さにわたって垂直に延在する複数の柱状部分を含んでもよい。したがって、例示的なＮｏＣ相互接続システム３２０の特定のレイアウト、形状、サイズ、向き、及び他の物理的特性は、本明細書で開示される様々な例の単なる例示である。

【0033】

ＮｏＣ相互接続システム３２０は、データパケットプロトコル及びメモリマップされたアドレスを使用して、プログラマブルデバイス３００の様々なリソース、サブシステム、回路、及び他の構成要素間の情報をパケット化データとしてルーティングする。データパケットは、ソースアドレスと、宛先アドレスと、データパケットをデータパケットの示された宛先にルーティングするためにＮｏＣ相互接続システム３２０によって使用され得るプロトコル情報とを含み得る。データパケットは、例えば、割り当てられた優先度、トラフィックタイプ、及び／又はフロー情報に基づいて、ＮｏＣ相互接続システム３２０を介したデータパケットの送信が優先されることを可能にするサービス品質（Quality-of-Service、ＱｏＳ）情報を含み得る。そのような例では、ＮｏＣ相互接続システム３２０は、受信されたデータパケットの優先度レベル又はトラフィッククラスを決定することができ、送信のためにデータパケットをキューイングするときに、決定された優先度レベル又はトラフィッククラスを使用することができる優先度論理を含み得る。

【0034】

簡略化のために示されていないが、ＮｏＣ相互接続システム３２０はまた、スケジューラ及びアービトレーション論理を含み得る。スケジューラは、ＮｏＣ相互接続システム３２０の１つ以上の物理チャネル及び／又は仮想チャネルを使用して、送信元アドレスから宛先アドレスへのデータパケットの送信をスケジュールするために使用され得る。アービトレーション論理は、例えば、衝突及び他の競合関連レイテンシを最小限に抑えるために、ＮｏＣ相互接続システム３２０へのアクセスをアービトレーションするために使用され得る。プログラマブルデバイス３００が積層シリコン相互接続（stacked silicon interconnect、ＳＳＩ）技術を使用して製造される例では、ＮｏＣ相互接続システム３２０の列部分は、隣接するスーパー論理領域（super logic region、ＳＬＲ）間の信号接続を提供して、例えば、構成データがマスタＳＬＲとスレーブＳＬＲとの間でルーティングされることを可能にすることができる。

【0035】

ＮｏＣ相互接続システム３２０は、ＮｏＣ相互接続システム３２０と、プログラマブルデバイス３００の様々なリソース、サブシステム、回路、及び他のコンポーネントとの間の選択的な接続性を提供する複数のノード、ポート、又は他のインタフェース（簡略化のために図示せず）を含んでもよい。例えば、ＮｏＣ相互接続システム３２０は、プログラマブルデバイス３００の複数のサブシステムが、オンチップメモリ（ＯＣＭ）リソース、処理リソース、及び／又はＩ／Ｏリソースへのアクセスを共有することを可能にし得る。大量のデータを要求し使用することができるプログラマブルデバイス３００の様々なリソース、サブシステム、回路、及び他の構成要素を選択的に相互接続することによって、ＮｏＣ相互接続システム３２０は、ローカル相互接続リソースに対する信号ルーティング負荷を軽減し、それによって、デバイス性能を向上させ、他のプログラマブルデバイスよりも大きな構成柔軟性を可能にすることができる。更に、デバイスレベル及びブロックレベルのプログラマブル相互接続よりも高いデータ送信レート及び低いエラーレートを有する高性能信号ルーティングネットワークを提供することによって、ＮｏＣ相互接続システム３２０は、（他のプログラマブルデバイスと比較して）プログラマブルデバイス３００の処理能力及びデータスループットを増加させ得る。一例では、ＮｏＣ相互接続システム３２０は、図１及び図２に関して上記で説明したようなＤＢＩプロセスを採用する。例えば、ＮｏＣ相互接続システム３２０は、図１及び図２に関して上述したように、現在のデータワードを送信する前に、前のデータワードに基づいて現在のデータワードを反転させるか否かを決定する。

【0036】

専用回路３３０は、プロセッサ、シリアルトランシーバ、デジタル信号プロセッサ（digital signal processor、ＤＳＰ）、アナログ－デジタル変換器（analog-to-digital converter、ＡＤＣ）、デジタル－アナログ変換器（digital-to-analog converter、ＤＡＣ）、デバイス管理リソース、デバイス監視リソース、デバイス試験管理リソース等を含む（が、これらに限定されない）任意の適切なハードワイヤード回路を含んでもよい。専用回路３３０は、処理システム（processing system、ＰＳ）及びプラットフォーム管理コントローラ（platform management controller、ＰＭＣ）を含んでもよい。ＰＳは、いくつかのプロセッサコアと、キャッシュメモリと、プログラマブルデバイス３００のＩ／Ｏピンに直接結合するように構成可能な単方向及び／又は双方向インタフェースとを含み得る。いくつかの態様では、各プロセッサコアは、シーケンシャルデータ処理のために使用され得る中央処理ユニット（central processing unit、ＣＰＵ）又はスカラープロセッサを含み得る。ＰＭＣは、外部メモリから提供される構成データ（構成ビットストリームなど）に基づいて、プログラマブルデバイス３００をブート及び構成するために使用され得る。ＰＭＣはまた、ＰＬ３１０を構成し、プログラマブルデバイス３００の様々な暗号化、認証、システム監視、及びデバッグの能力を制御するために使用され得る。

【0037】

ＣＣＩＸ及びＰＣＩｅモジュール（ＣＰＭ）３４０は、プログラマブルデバイス３００といくつかの周辺構成要素（外部デバイス又はチップなど）との間の接続性を提供するいくつかのインタフェースを含み得る。ＣＰＭ３４０は、トランシーバ３５０を介して他のデバイス又はチップへの接続性を提供する、いくつかの周辺相互接続エクスプレス（peripheral interconnect express、ＰＣＩｅ）インタフェース及びアクセラレータ用キャッシュコヒーレント相互接続（cache coherent interconnect for accelerator、ＣＣＩＸ）インタフェースを含んでもよい。いくつかの態様では、ＰＣＩｅ及びＣＣＩＸインタフェースは、トランシーバ３５０の一部である。

【0038】

プログラマブル相互接続ファブリック（簡単にするために図示せず）は、対応する構成レジスタにロードされた構成データに基づいてプログラマブルファブリックの近くの領域中の回路及びサブシステムを選択的に相互接続することができるブロックレベル及び／又はデバイスレベルの信号ルーティングリソースを提供し得る。プログラマブル相互接続ファブリックは、複数のファブリックサブ領域（ＦＳＲ）を含んでもよく、複数のファブリックサブ領域は、繰り返し可能なタイルを含み、プログラマブルデバイス３００にわたって分散されてもよい。いくつかの態様では、ＦＳＲは、ＰＬ３１０の様々なプログラマブル論理回路（ＣＬＢ、ＤＳＰ、及びＢＲＡＭなど）に関連付けられたプログラマブル相互接続要素の部分を含んでもよい。

【0039】

トランシーバ３５０は、プログラマブルデバイス３００に接続された１つ以上の他のデバイス又はチップ（簡略化のために図示せず）との信号接続を提供することができる。トランシーバ３５０は、例えば、ギガビットシリアルトランシーバなど、いくつかの異なるＳＥＲＤＥＳを含み得る。トランシーバ３５０は、図３に示すように、プログラマブルデバイス３００の右側及び左側に沿った様々な位置に配置されたいくつかの繰り返し可能なタイルを含む。他の例では、トランシーバ３５０は、プログラマブルデバイス３００の他の適切な位置に配置され得る。

【0040】

Ｉ／Ｏブロック３６０は、デバイスのＩ／Ｏピン（簡略化のために図示せず）に結合され、プログラマブルデバイス３００にＩ／Ｏ能力を提供することができる。例えば、Ｉ／Ｏブロック３６０は、１つ以上の他のデバイスからデータを受信してもよく、受信したデータをプログラマブルデバイス３００内のいくつかの宛先にドライブしてもよい。Ｉ／Ｏブロック３６０はまた、プログラマブルデバイス３００内のいくつかのソースからデータを受信し得、受信されたデータを、デバイスのＩ／Ｏピンを介して１つ以上の他のデバイスにドライブし得る。Ｉ／Ｏブロック３６０は、繰り返し可能なタイルを含む。プログラマブルデバイス３００は、任意の適切な数のＩ／Ｏブロック３６０を含むことができ、したがって、図３に示す例は単なる例示である。

【0041】

Ｉ／Ｏブロック３６０は、任意の数の適切なＩ／Ｏ回路又はデバイスを含み得る。Ｉ／Ｏブロック３６０は、超高性能Ｉ／Ｏ（extremely high-performance I/O、ＸＰＩＯ）回路、高密度Ｉ／Ｏ（high-density I/O、ＨＤＩＯ）回路、及び多重化Ｉ／Ｏ（multiplexed I/O、ＭＩＯ）回路を含むことができる。ＸＰＩＯ回路は、メモリコントローラ３７０への高速、低レイテンシインタフェースを提供するなど、高性能通信のために最適化され得る。ＨＤＩＯ回路は、（ＸＰＩＯ回路と比較して）より低速でより高電圧のＩ／Ｏ能力をサポートする費用効果の高い解決策を提供することができる。ＭＩＯ回路は、例えば、ＰＬ３１０、専用回路３３０、及びＣＰＭ３４０などの様々なサブシステムによってアクセスされ得る、汎用Ｉ／Ｏリソースを提供してもよい。

【0042】

Ｉ／Ｏブロック３６０の第１の行は、プログラマブルデバイス３００の下端に沿って配置された繰り返し可能なタイルを含み、Ｉ／Ｏブロック３６０の第２の行は、プログラマブルデバイス３００の上端に沿って配置された繰り返し可能なタイルを含む。いくつかの態様では、Ｉ／Ｏブロック３６０の繰り返し可能なタイルは、互いに異なり得る。例えば、いくつかのＩ／Ｏブロック３６０はＸＰＩＯ回路であり、他のＩ／Ｏブロック３６０はＨＤＩＯ回路であり、他のＩ／Ｏブロック３６０はＭＩＯ回路である。

【0043】

メモリコントローラ３７０は、プログラマブルデバイス３００の内部及び／又は外部に提供される様々なメモリリソースへのアクセスを制御するために使用され得る。メモリコントローラ３７０は、ダブルデータレートｖ４（double data rate v4、ＤＤＲ４）メモリコントローラ、ダブルデータレートｖ５（double data rate v5、ＤＤＲ５）メモリコントローラ、高帯域幅メモリ（high bandwidth memory、ＨＢＭ）コントローラ、及び／又は他の適切なメモリコントローラを含み得る。メモリコントローラ３７０の一部又は全部は、メモリアクセス効率を改善し得るトランザクション再順序付け能力を有するスケジューラを含み得る。

【0044】

メモリコントローラ３７０の第１の行は、プログラマブルデバイス３００の下端に沿って配置された繰り返し可能なタイルを含み、メモリコントローラ３７０の第２の行は、プログラマブルデバイス３００の上端に沿って配置された繰り返し可能なタイルを含む。いくつかの態様では、メモリコントローラ３７０の繰り返し可能なタイルは、互いに異なり得る。例えば、第１の数のメモリコントローラ３７０はＤＤＲ４メモリコントローラであり、第２の数のメモリコントローラ３７０はＬＰＤＤＲ４メモリコントローラであり、第３の数のメモリコントローラ３７０はＨＢＭコントローラである。Ｉ／Ｏブロック３６０及びメモリコントローラ３７０の繰り返し可能なタイルは、例えば、図３の例に示されるように、互いに対して交互に配置又は分散されてもよい。プログラマブルデバイス３００は、任意の数のＩ／Ｏブロック３６０及びメモリコントローラ３７０を含むことができ、したがって、図３に示されるＩ／Ｏブロック３６０及びメモリコントローラ３７０の数及び位置は、単なる例示である。

【0045】

簡略化のために図３には示されていないが、プログラマブルデバイス３００は、Ｉ／Ｏブロック３６０とＰＬ３１０内に設けられたプログラマブル相互接続との間の接続性を提供する境界論理インタフェース（Boundary Logic Interface、ＢＬＩ）を含んでもよい。いくつかの態様では、ＢＬＩは、大きく複雑な外部デバイス（ＨＢＭなど）が、プログラマブルデバイス３００のプログラマブルファブリック内のはるかに小さいブロック（ＣＬＢなど）のように見えることを可能にし得る。ＢＬＩは、プログラマブルファブリックの上部及び下部境界又は端部に位置する行に配置され得る。このようにして、ＢＬＩは、列論理構造（ＣＬＢ列又はＤＳＰ列など）とＩ／Ｏリソース（Ｉ／Ｏブロック３６０など）の行との間で信号をルーティングするために使用され得る。

【0046】

様々な例では、上記で説明したようにＤＢＩプロセスを採用することは、送信されたデータワードのビットの５０パーセント未満が、以前に送信されたデータワードに対して反転されることを保証する。しかしながら、高いデータレートを使用するインタフェースでは、依然としてエラーが発生する恐れがある。したがって、データワード間のビット反転数を更に低減することは、インタフェースのＢＥＲを低減し、インタフェースを介して通信するときに発生するエラーを更に低減する。

【0047】

図４は、１つ以上の例による、例示的なインタフェースシステム４００を示す。インタフェースシステム４００は、図１のインタフェース１３０又は図３のＮｏＣ相互接続システム３２０と同様に構成されてもよい。例えば、インタフェースシステム４００は、図１のインタフェース１３０のものと同様のＩＣチップ間で通信するように実施される。他の例では、インタフェースシステム４００は、図３のＮｏＣ相互接続システム３２０の要素と同様のプログラマブルデバイスの要素間で通信するように実施される。

【0048】

インタフェースシステム４００は、送信機回路４１０、インタフェース回路４２０、受信機回路４３０、インタフェース回路４５０、及びチャネル４６０を含む。送信機回路４１０は、インタフェース回路４２０、チャネル４６０、及びインタフェース回路４５０を介して受信機回路４３０と通信する。一例では、インタフェース回路４２０及び４４０は省略されてもよく、送信機回路４１０はチャネル４６０を介して受信機回路４３０と直接通信する。更に、送信機回路４１０及び／又は受信機回路４３０は、トランシーバ回路の一部である。

【0049】

送信機回路４１０、インタフェース回路４２０、インタフェース回路４５０、及び受信機回路４３０は、単一のＩＣチップ又は複数のＩＣチップの一部である。一例では、送信機回路４１０、インタフェース回路４２０、インタフェース回路４５０、及び受信機回路４３０は、プログラマブルデバイス、例えば、図３のプログラマブルデバイス３００の一部であってもよい。別の例では、送信機回路４１０及びインタフェース回路４２０は、第１のＩＣチップ（例えば、図１のメインＩＣチップ１１０）の一部であり、インタフェース回路４５０及び受信機回路４３０は、第２のＩＣチップ（例えば、図１の補助ＩＣチップ１２０）の一部である。

【0050】

送信機回路４１０は、処理回路４１１、選択回路４１８、及びメモリ４１９を含む。処理回路４１１は、データワード４０２を受信し、データワード４０２、変換されたデータワード４２２、並びに１つ以上の変換データワード４２４及び４２６を出力する。処理回路４１１は、データワード４０２の各ビットの値を反転することによって、変換されたデータワード４２２を生成する。更に、処理回路４１１は、データワード４０２及び前のデータワード４２８に対して対応する可逆変換演算を実行することによって、変換データワード４２４及び４２６を生成する。可逆変換演算は、とりわけ、ビット単位のＸＯＲ演算及びビット単位のＸＮＯＲ演算を含む。前のデータワード４２８は、データワード４０２の前の期間中に送信されるデータワードである。別の実施形態では、前のデータワード４２８は、データワード４０２の直前に送信されるデータワードである。

【0051】

選択回路４１８は、処理回路４１１から、データワード４０２、変換されたデータワード４２２、変換データワード４２４、及び変換データワード４２６を受信する。選択回路４１８は、データワード４０２、変換されたデータワード４２２、変換データワード４２４、及び変換データワード４２６の各々のビットを、前のデータワード４２８のビットと比較する。選択回路４１８は、データワード４０２、変換されたデータワード４２２、変換データワード４２４、及び変換データワード４２６のうちのどれが、前のデータワード４２８のビットから値がトグルする（例えば、反転する）最小ビット数を有するかを決定する。選択回路４１８は、データワード４０２、変換されたデータワード４２２、変換データワード４２４、及び変換データワード４２６のうちの選択された１つを、データワード４２１としてインタフェース回路４２０に出力し、インタフェース回路は、チャネル４６０を介してデータワード４２１をデータワード４２３として出力する。

【0052】

選択回路４１８は、データワード４０２、４２２、４２４、及び４２６から出力すべきデータワードを選択し、データワード４０２、４２２、４２４、及び４２６のうちのどれが前のデータワード４２８を参照して最小ビット反転数に関連付けられるかを決定する、１つ以上のマルチプレクサ及びプロセッサを含む。

【0053】

処理回路４１１は、反転回路４１２、変換回路４１４、及び変換回路４１６を含む。一例では、変換回路４１４及び４１６のうちの１つが省略されるか、又は追加の１つ以上の変換回路が処理回路４１１内に含まれる。変換回路４１４及び４１６の一方が省略される実施形態では、対応する変換されたデータワード４２４及び４２６は省略され、選択回路４１８によって受信及び処理されない。

【0054】

反転回路４１２は、データワード４０２の各ビットの値を反転させる（例えば、トグルする）ことによって、変換されたデータワード４２２を生成する。例えば、反転回路４１２は、データワード４０２の各ビットを第１の値（例えば、０又は１）から第２の値（例えば、１又は０）に反転させる。一例では、反転回路４１２は、反転バッファ及び他の回路要素を含む。

【0055】

変換回路４１４は、データワード４０２及び前のデータワード４２８に対して可逆変換を実行する。可逆変換は、元の入力（例えば、データワード）を復元するために反転され得る出力を生成する変換である。一例では、変換回路４１４は、データワード４０２及び前のデータワード４２８に対してビット単位のＸＯＲ演算を実行する。ビット単位のＸＯＲ演算への入力は、データワード４０２のビット及び前のデータワード４２８のビットである。ビット単位のＸＯＲ演算は、データワード４０２の各ビットをデータワード４２８の対応するビットと比較して、変換データワード４２４のビットを決定する。例えば、データワード４０２のビットと前のデータワード４２８のビットとが異なる値（例えば、０と０又は１と１）を有するとき、変換データワード４２４のビットは１の値を有する。更に、データワード４０２のビットと前のデータワード４２８のビットとが同じ値（例えば、０又は１）を有するとき、変換データワード４２４のビットは０の値を有する。一例では、変換回路４１４は、ＸＯＲ論理ゲート及び他の回路要素を含む。

【0056】

変換回路４１６は、データワード４０２及び前のデータワード４２８に対して可逆変換を実行する。変換回路４１６によって実行される可逆変換は、変換回路４１４の可逆変換とは異なる。一例では、変換回路４１６は、データワード４０２及び前のデータワード４２８に対してビット単位のＸＮＯＲ演算を実行する。ビット単位のＸＮＯＲ演算への入力は、データワード４０２のビット及び前のデータワード４２８のビットである。ビット単位のＸＮＯＲ演算は、データワード４０２の各ビットをデータワード４２８の対応するビットと比較して、変換データワード４２６のビットを決定する。例えば、データワード４０２のビットと前のデータワード４２８のビットとが同じ値（例えば、０と０、又は１と１）を有するとき、変換データワード４２６のビットは１の値を有する。更に、データワード４０２のビットと前のデータワード４２８のビットとが異なる値（例えば、０又は１）を有するとき、変換データワード４２６のビットは０の値を有する。

【0057】

反転回路４１２、変換回路４１４、及び変換回路４１６のうちの少なくとも２つは、少なくとも部分的に重複する期間中に、対応する変換されたデータワード４２２、４２４、及び４２６を生成する。別の例では、変換回路４１４及び変換回路４１６は、重複しない期間中に、対応する変換されたデータワード４２２、４２４、及び４２６を生成する。

【0058】

メモリ４１９は、データワード４２３を記憶し、前のデータワード４２８を変換回路４１４及び変換回路４１６に出力する。前のデータワード４２８は、前の期間中に送信されたデータワードである。

【0059】

受信機回路４３０は、処理回路４３１と、選択回路４３２と、メモリ４４０とを含む。処理回路４１１は、データワード４４１を受信し、データワード４４１、４４４、４４６、及び４４８を出力する。

【0060】

処理回路４１１は、データワード４４１の各ビットの値を反転することによって、データワード４４４を生成する。更に、処理回路４１１は、データワード４４１及び前のデータワード４４２に対して対応する可逆変換演算を実行することによって、変換データワード４４６及び４４８を生成する。可逆変換演算は、とりわけ、ビット単位のＸＯＲ演算及びビット単位のＸＮＯＲ演算を含む。データワード４４６を生成するために実行される可逆変換は、変換されたデータワード４２４を生成するために実行される可逆変換と同じである。データワード４４８を生成するために実行される可逆変換は、変換されたデータワード４２６を生成するために実行される可逆変換と同じである。

【0061】

選択回路４３２は、データワード４４１、４４４、４４６、及び４４８を受信し、データワード４３７として出力されるべきデータワード４４１、４４４、４４６、及び４４８のうちの１つを選択する。一例では、選択回路４３２は、データワード４４１、４４４、４４６、及び４４８を受信し、データワード４２３を出力するときに送信機回路４１０によって実行される動作に基づいて、データワード４４１、４４４、４４６、及び４４８のうちの１つを選択する。一例では、選択回路４３２は、データワード４４１、４４４、４４６、及び４４８のうちのどれを選択するかを示す制御信号４３５を受信する。制御信号４３５は、データワード４２３が変換されたかどうか、及びデータワードが送信される前にどの変換がデータワードに適用されたかを示す。例えば、制御信号４３５は、データワード４２３が変換されなかった（例えば、データワード４２３がデータワード４０２である）か、反転された（例えば、データワード４２３が変換されたデータワード４２２である）か、又は可逆変換で変換された（例えば、データワード４２３が変換されたデータワード４２４又は４２６である）かを示す。選択されたデータワード４４１、４４４、４４６又は４４８は、データワード４３７として出力される。

【0062】

選択回路４３２は、データワード４４１、４４４、４４６、及び４４８から出力すべきデータワードを選択する１つ以上のマルチプレクサを含む。

【0063】

処理回路４３１は、反転回路４３４、変換回路４３６、及び変換回路４３８を含む。一例では、変換回路４３６及び変換回路４３８のうちの１つが省略されるか、又は追加の１つ以上の変換回路が処理回路４３１内に含まれる。

【0064】

反転回路４３４は、データワード４４１の各ビットの値を反転させる（例えば、トグルする）ことによってデータワード４４４を生成する。例えば、反転回路４３４は、１の値を有するデータワード４４１の各ビットを０の値に反転し、０の値を有する各ビットを１の値に反転する。反転回路４３４は、反転バッファ及び他の回路要素を含む。

【0065】

変換回路４３６は、データワード４４１及び前のデータワード４４２に対して可逆変換を実行する。変換回路４３８によって実行される可逆変換は、変換回路４１６によって実行される可逆変換と同じである。一例では、変換回路４１４は、データワード４４１及び前のデータワード４４２に対してビット単位のＸＯＲ演算を実行する。ビット単位のＸＯＲ演算への入力は、データワード４４１のビット及び前のデータワード４４２のビットである。ビット単位のＸＯＲ演算は、データワード４４１の各ビットを前のデータワード４４２の対応するビットと比較して、変換データワード４４４のビットを決定する。例えば、データワード４４１のビットと前のデータワード４４２のビットとが異なる値（例えば、０と１）を有するとき、変換データワード４４４のビットは１の値を有する。更に、データワード４４１のビットと前のデータワード４４２のビットとが同じ値（例えば、０と０、又は１と１）を有するとき、変換データワード４２４のビットは０の値を有する。変換回路４３６は、ＸＯＲ論理及び他の回路要素を含む。

【0066】

変換回路４３８は、データワード４４１及び前のデータワード４４２に対して可逆変換を実行する。変換回路４３８によって実行される可逆変換は、変換回路４３６の可逆変換とは異なる。変換回路４３８によって実行される可逆変換は、変換回路４１６によって実行される可逆変換と同じである。一例では、変換回路４３８は、データワード４４１及び前のデータワード４４２に対してビット単位のＸＮＯＲ演算を実行する。ビット単位のＸＮＯＲ演算への入力は、データワード４４１のビット及び前のデータワード４４２のビットである。ビット単位のＸＮＯＲ演算は、データワード４４１の各ビットを前のデータワード４４２の対応するビットと比較して、変換データワード４２６のビットを決定する。例えば、データワード４４１のビットと前のデータワード４４２のビットとが同じ値（例えば、０と０、又は１と１）を有するとき、変換データワード４４８のビットは１の値を有する。更に、データワード４４１のビットと前のデータワード４４２のビットとが異なる値（例えば、０と１）を有するとき、変換データワード４４８のビットは０の値を有する。

【0067】

一例では、反転回路４３４、変換回路４３６、及び変換回路４３８の各々は、各受信データワードを処理して、対応するデータワード４４４、４４６、及び４４８を生成する。別の例では、反転回路４３４、変換回路４３６、及び変換回路４３８のうちの１つは、データワード４４１を処理して、データワード４４４、４４６、及び４４８のうちのそれぞれ１つを決定する。例えば、処理回路４１１に適用された変換技法に対応する反転回路４３４、変換回路４３６、及び変換回路４３８のうちの１つは、それぞれのデータワード４４４、４４６、及び４４８を生成するために使用される。更に、反転回路４３４、変換回路４３６、及び変換回路４３８のうちの少なくとも２つは、少なくとも部分的に重複する期間中にデータワード４４１を処理する。別の例では、反転回路４３４、変換回路４３６、及び変換回路４３８は、重複しない期間中にデータワード４４１を処理する。

【0068】

メモリ４１９は、データワード４４１を記憶し、前のデータワード４４２を変換回路４１４及び変換回路４１６に出力する。一例では、前のデータワード４４２は、データワード４２３が受信される前の期間中に受信されたデータワードである。前のデータワード４４２は、データワード４２３が受信される期間の直前の期間中に受信され得る。更に、前のデータワード４４２は前のデータワード４２８と同じである。

【0069】

反転されていないデータワード及び招待されたデータワード（invited data word）を使用するＤＢＩプロセスと比較して、上記のＤＢＩプロセスは、１つ以上の変換されたデータワードを更に使用する。変換されたデータワードの使用は、現在のデータワードと前のデータワードとの間でトグルされる（反転される）ビットの数を更に低減する。現在のデータワードのビットが１１１１１１１１１であり、前のデータワードのビットが０００００１１１１である例では、現在のデータワードの最初の５ビットは、前のデータワードの最初の５ビットと異なり、現在のデータワードと前のデータワードとの間でトグルされる合計５ビットに等しい。現在のデータワードを反転することにより、０００００００００のビットを有する反転データワードが生成される。変換されたデータワードを変換されたデータワードと比較することは、変換されたデータワードの４ビットが前のデータワードからトグルされていることを示す。反転データワードは、反転されていない現在のデータワードと比較して、トグルされるビットが１つ少ない。しかしながら、ビットごとのＸＮＯＲ演算を現在のデータワード及び前のデータワードに適用することにより、ビット０００００１１１１を有する変換されたデータワードが生成され、これは前のデータワードのビットと同じである。したがって、変換されたデータワードを送信するとき、ビットはトグルされない。

【0070】

現在のデータワードのビットが０００００００００であり、前のデータワードのビットが０００００１１１１である別の例では、現在のデータワードの最後の４ビットは、前のデータワードの最後の４ビットと異なり、現在のデータワードと前のデータワードとの間でトグルされる合計４ビットに等しい。現在のデータワードを反転することにより、１１１１１１１１１のビットを有する反転データワードが生成される。反転データワードを前のデータワードと比較することは、反転データワードの５ビットが前のデータワードからトグルされていることを示す。反転データワードは、反転されていない現在のデータワードと比較して、トグルされるもう１つのビットを有する。しかしながら、ビットごとのＸＯＲ演算を現在のデータワード及び前のデータワードに適用することにより、ビット０００００１１１１を有する変換されたデータワードが生成され、これは前のデータワードのビットと同じである。したがって、変換されたデータワードを送信するとき、ビットはトグルされない。

【0071】

上記の例からわかるように、可逆変換演算（例えば、とりわけ、ビット単位のＸＯＲ演算及び／又はビット単位のＸＮＯＲ演算）を含むＤＢＩプロセスを採用することは、前のデータワードを参照してデータワードを送信するときにトグルするビットの数を減少させる。したがって、トグルするビット数が減少するにつれて、対応するインタフェースシステムを介して通信するときに発生するエラーが更に軽減される。

【0072】

図５は、１つ以上の例による、データワードを出力するための方法５００のフローチャートを示す。方法５００は、図４を参照して説明される。ブロック５０２において、データワードは、送信機回路の処理回路によって受信される。一例では、データワード４０２は、処理回路４１１によって受信される。

【0073】

ブロック５０４において、第１のデータワードの複数のビットのうちの１つ以上を反転することによって、第１の変換されたデータワードが生成される。例えば、データワード４０２のビットは、変換されたデータワード４２２を生成するために、反転回路４１２によって反転される。

【0074】

ブロック５０６において、第１のデータワード及び第２のデータに対して第１の可逆演算を実行することによって、第２の変換されたデータワードが生成される。第２のデータワードは、以前に送信されたデータワードである。第２のデータワードは、第１のデータワードの直前の期間に送信されたデータワードであってもよい。一例では、第１のデータワードが期間Ｎ中に送信されるべきである場合、第２のデータワードは期間Ｎ－１中に送信された。可逆変換は、ビット単位のＸＯＲ演算又はビット単位のＸＮＯＲ演算である。一例では、データワード４０２のビット及び前のデータワード４２８のビットは、変換されたデータワード４２４を生成するために変換回路４１４によって変換される。変換回路４１４又は変換回路４１４は、データワード４０２及び前のデータワード４２８に対して可逆変換を実行して、変換されたデータワード４２４を生成する。一例では、変換回路４１４は、データワード４０２及び前のデータワード４２８に対してビット単位のＸＯＲ演算を実行して、変換されたデータワード４２４を生成する。別の例では、変換回路４１６は、データワード４０２及び前のデータワード４２８に対してビット単位のＸＮＯＲ演算を実行して、変換されたデータワード４２６を生成する。

【0075】

ブロック５０８において、第１のデータワードと第２のデータワードとの間の第１のビット反転数が決定され、第１の変換されたデータワードと第２のデータワードとの間の第２のビット反転数が決定され、第２の変換されたデータワードと第２のデータワードとの間の第３のビット反転数が決定される。選択回路４１８は、データワード４０２のビットの値を前のデータワード４２８の値と比較して、データワード４０２と前のデータワード４２８との間で値がトグル（例えば、ビット反転）するビット数を決定する。更に、選択回路４１８は、変換されたデータワード４２２のビットの値を前のデータワード４２８の値と比較して、変換されたデータワード４２２と前のデータワード４２８との間で値がトグル（例えば、ビット反転）するビット数を決定する。選択回路４１８は更に、変換されたデータワード４２４又は４２６のビットの値を前のデータワード４２８の値と比較して、変換されたデータワード４２４と前のデータワード４２８との間で値がトグル（例えば、ビット反転）するビット数を決定する。

【0076】

ブロック５１０において、第１の遷移数、第２の遷移数、及び第３の遷移数に基づいて、第１のデータワード、第１の変換されたデータワード、又は第２の変換されたデータワードが選択される。例えば、選択回路４１８は、ブロック５０８において決定された対応するビット反転数に基づいて、データワード４０２、変換されたデータワード４２２、及び変換されたデータワード４２４又は４２６のうちの１つを選択する。選択回路４１８は、ブロック５０８において決定されたデータワード４０２に対応するビット反転数が、ブロック５０８において決定された変換されたデータワード４２２及び変換されたデータワード４２４又は４２６に対応するビット反転数よりも小さいことに基づいて、データワード４０２を選択する。選択回路４１８は、ブロック５０８において決定された変換されたデータワード４２２に対応するビット反転数が、ブロック５０８において決定されたデータワード４０２及び変換されたデータワード４２４又は４２６に対応するビット反転数よりも小さいことに基づいて、変換されたデータワード４２２を選択する。更に、選択回路４１８は、ブロック５０８において決定された変換されたデータワード４２４又は４２６に対応するビット反転数が、ブロック５０８において決定されたデータワード４０２及び変換されたデータワード４２２に対応するビット反転数よりも小さいことに基づいて、変換されたデータワード４２４又は４２６を選択する。

【0077】

一例では、選択回路４１８は、どのデータワードが選択されたかを示す指示信号を出力する。指示信号は、追加又は代替として、変換プロセスがデータワードに適用されたかどうか、及びどの変換プロセスがデータワードに適用されたかを示すことができる。

【0078】

ブロック５１２において、選択されたデータワードが出力される。例えば、選択回路４１８は、データワード４２１をインタフェース回路４２０に出力し、インタフェース回路４２０は、チャネル４６０及びインタフェース回路４５０を介してデータワード４２３を受信機回路４３０に出力する。

【0079】

上記の開示で説明したように、現在のデータワードと以前に送信されたデータワードとの間のビット反転数を制限することは、送信プロセスにおけるエラーを軽減し、インタフェースのビットエラーレートを低減する。ビット反転数を低減するために、１つ以上の可逆演算が使用され、現在のデータワード及び以前に送信されたデータワードに適用される。１つ以上の可逆演算は、とりわけ、ビット単位のＸＯＲ演算及びビット単位のＸＮＯＲ演算を含む。可逆演算は、変換されたデータワードを生成するために、現在のデータワード及び前のデータワードに適用される。前のデータワードからの最小ビット反転数を有するデータワード（例えば、変換されていないデータワード又は変換されたデータワード）が選択され、送信され、対応するインタフェースシステムのビットエラーレートを低減する。

【0080】

開示される技術のいくつかの非限定的な実施例は、以下のように表現され得る。
実施例１．送信機回路であって、
第１のデータワードの複数のビットのうちの１つ以上を反転することによって、第１の変換されたデータワードを生成するように構成された反転回路と、
第１のデータワード及び第２のデータワードに対して第１の可逆演算を実行することによって、第２の変換されたデータワードを生成するように構成された第１の変換回路と、
選択回路であって、
第１のデータワードと第２のデータワードとの間の第１のビット反転数、第１の変換されたデータワードと第２のデータワードとの間の第２のビット反転数、及び第２の変換されたデータワードと第２のデータワードとの間の第３のビット反転数に基づいて、第１のデータワード、第１の変換されたデータワード、及び第２の変換されたデータワードのうちの１つを選択し、
選択されたデータワードを出力する、ように構成された、選択回路と、を備える、送信機回路。

【0081】

実施例２．第１のデータワード及び第２のデータワードに対して第２の可逆演算を実行することによって、第３の変換されたデータワードを生成するように構成された第２の変換回路を更に備え、第２の可逆演算は第１の可逆演算とは異なる、実施例１に記載の送信機回路。

【0082】

実施例３．第２の可逆演算は、ビット単位のＸＮＯＲ演算である、実施例１又は２に記載の送信回路。

【0083】

実施例４．選択回路が、
第１のデータワードと第２のデータワードとの間の第１のビット反転数、第１の変換されたデータワードと第２のデータワードとの間の第２のビット反転数、及び第２の変換されたデータワードと第２のデータワードとの間の第３のビット反転数を決定するように更に構成されている、実施例１に記載の送信機回路。

【0084】

実施例５．第１のデータワード、第１の変換されたデータワード、及び第２の変換されたデータワードのうちの１つを選択することは、
第１のビット反転数が第２のビット反転数及び第３のビット反転数よりも小さいことに基づいて、第１のデータワードを選択することと、
第２のビット反転数が第１のビット反転数及び第３のビット反転数よりも小さいことに基づいて、第１の変換されたデータワードを選択することと、
第３のビット反転数が第１のビット反転数及び第２のビット反転数よりも小さいことに基づいて、第２の変換されたデータワードを選択することと、を含む、実施例１に記載の送信機回路。

【0085】

実施例６．第２のデータワードを記憶し、出力するように構成されたメモリを更に備える、実施例１に記載の送信機回路。

【0086】

実施例７．電子デバイスであって、
送信機回路であって、
処理回路であって、
複数のビットを含む第１のデータワードを受信し、
第１のデータワードの複数のビットのうちの１つ以上を反転することによって、第１の変換されたデータワードを生成し、
第１のデータワード及び第２のデータワードに対して第１の可逆演算を実行することによって、第２の変換されたデータワードを生成する、ように構成された、処理回路と、
選択回路であって、
第１のデータワードと第２のデータワードとの間の第１のビット反転数、第１の変換されたデータワードと第２のデータワードとの間の第２のビット反転数、及び第２の変換されたデータワードと第２のデータワードとの間の第３のビット反転数に基づいて、第１のデータワード、第１の変換されたデータワード、及び第２の変換されたデータワードのうちの１つを選択するように構成された、選択回路と、を備え、この送信機回路は選択されたデータワードを出力するように構成されている、送信機回路を備える、電子デバイス。

【0087】

実施例８．処理回路が、
第１のデータワード及び第２のデータワードに対して第２の可逆演算を実行することによって、第３の変換されたデータワードを生成するように更に構成されており、第２の可逆演算は第１の可逆演算とは異なる、実施例７に記載の電子デバイス。

【0088】

実施例９．第２の可逆演算は、ビット単位のＸＮＯＲ演算である、実施例７又は８に記載の電子デバイス。

【0089】

実施例１０．選択回路が、
第１のデータワードと第２のデータワードとの間の第１のビット反転数、第１の変換されたデータワードと第２のデータワードとの間の第２のビット反転数、及び第２の変換されたデータワードと第２のデータワードとの間の第３のビット反転数を決定するように更に構成されている、実施例７に記載の電子デバイス。

【0090】

実施例１１．第１のデータワード、第１の変換されたデータワード、及び第２の変換されたデータワードのうちの１つを選択することは、
第１のビット反転数が第２のビット反転数及び第３のビット反転数よりも小さいことに基づいて、第１のデータワードを選択することと、
第２のビット反転数が第１のビット反転数及び第３のビット反転数よりも小さいことに基づいて、第１の変換されたデータワードを選択することと、
第３のビット反転数が第１のビット反転数及び第２のビット反転数よりも小さいことに基づいて、第２の変換されたデータワードを選択することと、を含む、実施例７に記載の電子デバイス。

【0091】

実施例１２．
出力データワードを受信するように構成された受信機回路を更に備え、受信機回路は、
処理回路であって、
出力データワードの１ビット以上を反転することによって、第１の受信されたデータワードを生成し、
第１の可逆演算、出力データワード、及び第２のデータワードに基づいて第２の受信されたデータワードを生成する、ように構成された、処理回路を備える、実施例７に記載の電子デバイス。

【0092】

実施例１３．データワードを送信するための方法であって、方法は、
複数のビットを含む第１のデータワードを受信することと、
第１のデータワードの複数のビットのうちの１つ以上を反転することによって、第１の変換されたデータワードを生成することと、
第１のデータワード及び第２のデータワードに対して第１の可逆演算を実行することによって、第２の変換されたデータワードを生成することと、
第１のデータワードと第２のデータワードとの間の第１のビット反転数、第１の変換されたデータワードと第２のデータワードとの間の第２のビット反転数、及び第２の変換されたデータワードと第２のデータワードとの間の第３のビット反転数に基づいて、第１のデータワード、第１の変換されたデータワード、及び第２の変換されたデータワードのうちの１つを選択することと、
選択されたデータワードを出力することと、を含む、方法。

【0093】

実施例１４．
第１のデータワード及び第２のデータワードに対して第２の可逆演算を実行することによって、第３の変換されたデータワードを生成することを更に含み、第２の可逆演算は第１の可逆演算とは異なる、実施例１３に記載の方法。

【0094】

実施例１５．第２の可逆演算は、ビット単位のＸＮＯＲ演算である、実施例１３又は１４に記載の方法。

【0095】

実施例１６．第１のデータワード、第１の変換されたデータワード、及び第２の変換されたデータワードのうちの１つを選択することは、
第１のビット反転数が第２のビット反転数及び第３のビット反転数よりも小さいことに基づいて、第１のデータワードを選択することと、
第２のビット反転数が第１のビット反転数及び第３のビット反転数よりも小さいことに基づいて、第１の変換されたデータワードを選択することと、
第３のビット反転数が第１のビット反転数及び第２のビット反転数よりも小さいことに基づいて、第２の変換されたデータワードを選択することと、を含む、実施例１３に記載の方法。

【0096】

実施例２０．
出力データワードを受信することと、
出力データワードの１ビット以上を反転することによって、第１の受信されたデータワードを生成することと、
第１の可逆演算、出力データワード、及び第２のデータワードに基づいて第２の受信されたデータワードを生成することと、を更に含む、実施例１３に記載の方法。

【0097】

上記は特定の例を対象とするが、他の例及び更なる例が、その基本的な範囲から逸脱することなく考案され得、その範囲は、以下の「特許請求の範囲」によって決定される。

【図1】

【図2】

【図3】

【図4】

【図5】

【国際調査報告】