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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-08-29
(54)【発明の名称】ナノ尖端フィラメント閉じ込め
(51)【国際特許分類】
H10B 63/00 20230101AFI20240822BHJP
【ＦＩ】
H10B63/00
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024513762
(86)(22)【出願日】2022-07-21
(85)【翻訳文提出日】2024-02-29
(86)【国際出願番号】 EP2022070520
(87)【国際公開番号】W WO2023036507
(87)【国際公開日】2023-03-16
(31)【優先権主張番号】17/469,203
(32)【優先日】2021-09-08
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】リ、ジュンタオ
(72)【発明者】
【氏名】チョン、カングオ
(72)【発明者】
【氏名】コン、ドーシン
(72)【発明者】
【氏名】シュウ、ジェン
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FZ10
5F083GA10
5F083JA36
5F083JA37
5F083JA38
5F083JA39
5F083JA40
5F083JA56
5F083JA60
5F083MA06
5F083MA16
5F083PR03
5F083PR05
5F083PR21
(57)【要約】
設定可能な抵抗デバイスを形成する方法、設定可能な抵抗デバイス、およびニューロモルフィック・コンピューティング・デバイスは、層の積層体を等方的にエッチングすることを含み、層の積層体が導体層と接触する絶縁体層を有し、導体層の露出した側壁にディボットを選択的に形成する。層の積層体が、絶縁体層の露出した側壁にディボットを選択的に形成するために等方的にエッチングされ、それによって絶縁体層と導体層との間の界面に尖端部を形成する。誘電体層が、尖端部を覆うように層の積層体の上に形成される。電極は、誘電体層が電極と尖端部との間にあるように、誘電体層の上に形成される。
【特許請求の範囲】
【請求項1】
設定可能な抵抗デバイスを形成する方法であって、層の積層体を等方的にエッチングすることであり、前記層の積層体が導体層と接触する絶縁体層を有し、前記導体層の露出した側壁にディボットを選択的に形成する、前記等方的にエッチングすることと、
前記絶縁体層の露出した側壁にディボットを選択的に形成するために前記層の積層体を等方的にエッチングすることであり、それによって前記絶縁体層と前記導体層との間の界面に尖端部を形成する、前記等方的にエッチングすることと、
前記尖端部を覆うように前記層の積層体の上に誘電体層を形成することと、
前記誘電体層が電極と前記尖端部との間にあるように、前記誘電体層の上に電極を形成することと
を含む、方法。
【請求項2】
前記誘電体層を形成することが、酸化ハフニウムをコンフォーマルに堆積することを含む、請求項１に記載の方法。
【請求項3】
前記電極を形成することが、前記ディボットを埋める導電性材料をコンフォーマルに堆積することを含む、請求項１に記載の方法。
【請求項4】
前記層の積層体が、導体層および絶縁体層を交互に含む、請求項１に記載の方法。
【請求項5】
前記導体層の交互層を階段状のパターンに形成することをさらに含む、請求項４に記載の方法。
【請求項6】
複数のワード線コンタクトを形成することをさらに含み、前記複数のワード線コンタクトの各々が、前記層の積層体内のそれぞれの導体層と接触する、請求項５に記載の方法。
【請求項7】
前記層の積層体に貫入し、前記導体層の各々に接触するビア内にワード線コンタクトを形成することをさらに含む、請求項４に記載の方法。
【請求項8】
前記層の積層体は、前記誘電体層がエッチ・マスクの上に形成されるように、前記導体層および前記絶縁体層の上にエッチ・マスクを含む、請求項１に記載の方法。
【請求項9】
設定可能な抵抗セルであって、導体層と接触する絶縁体層を含む層の積層体であり、各々が電界強度を集中させる尖端部を形成するように前記絶縁体層と前記導体層との界面で交わる凹型の側壁表面を有する、前記層の積層体と、
前記尖端部を覆うように、前記層の積層体の上に形成された誘電体層と、
前記誘電体層が電極と前記尖端部との間に位置するように、前記誘電体層の上に形成された電極と
を備える、設定可能な抵抗セル。
【請求項10】
前記層の積層体が、複数の導体層および絶縁体層を交互に含む、請求項９に記載の設定可能な抵抗セル。
【請求項11】
前記複数の導体層および絶縁体層の交互層が、階段状のパターンを有する、請求項１０に記載の設定可能な抵抗セル。
【請求項12】
複数のワード線コンタクトをさらに備え、前記複数のコンタクトの各々が前記層の積層体内のそれぞれの導体層と接触する、請求項１１に記載の設定可能な抵抗セル。
【請求項13】
前記層の積層体に貫入し、前記導体層の各々と接触するビア内のワード線コンタクトをさらに備える、請求項１０に記載の設定可能な抵抗セル。
【請求項14】
前記層の積層体上で前記層の積層体と前記誘電体層との間に位置するエッチ・マスク層をさらに備える、請求項９に記載の設定可能な抵抗セル。
【請求項15】
前記誘電体層が、酸化ハフニウムから形成される、請求項９に記載の設定可能な抵抗セル。
【請求項16】
請求項９ないし１５のいずれかに記載の設定可能な抵抗セルのアレイを備える、ニューロモルフィック・コンピューティング・デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、全体として半導体デバイス製造に関し、特に、抵抗変化型ランダム・アクセス・メモリ（ＲＲＡＭ）セルの製造に関する。
【背景技術】
【0002】
ＲＲＡＭは、ＲＲＡＭセルの抵抗状態に情報をエンコードするタイプのメモリである。例えば、ＲＲＡＭセルは、当該セルが取り得る様々な異なる物理的状態を有することができ、各々のセルが異なる抵抗を有することができる。ＲＲＡＭセルに記憶される値は、ＲＲＡＭセルに電圧を加えること、および得られる電流を測定することによって読むことが可能である。ＲＲＡＭセルの抵抗は、その時には、測定された電流から決定されることが可能である。
【発明の概要】
【0003】
設定可能な抵抗デバイスを形成する方法は、層の積層体を等方的にエッチングすることを含み、層の積層体が導体層と接触する絶縁体層を有し、導体層の露出した側壁にディボットを選択的に形成する。層の積層体が、絶縁体層の露出した側壁にディボットを選択的に形成するために等方的にエッチングされ、それによって絶縁体層と導体層との間の界面に尖端部を形成する。誘電体層が、尖端部を覆うように層の積層体の上に形成される。電極は、誘電体層が電極と尖端部との間にあるように、誘電体層の上に形成される。
【0004】
設定可能な抵抗セルは、導体層と接触する絶縁体層を含む層の積層体を含み、各々が電界強度を集中させる尖端部を形成するために絶縁体層と導体層との間の界面で交わる凹型の側壁表面を有する。誘電体層が、尖端部を覆うように、層の積層体の上に形成される。電極は、誘電体層が電極と尖端部との間に位置するように、誘電体層の上に形成される。
【0005】
ニューロモルフィック・コンピューティング・デバイスは、設定可能な抵抗セルのアレイを含む。各々の設定可能な抵抗セルは、導体層と接触する絶縁体層を含む層の積層体であって、各々が電界強度を集中させる尖端部を形成するために絶縁体層と導体層との間の界面で交わる凹型の側壁表面を有する、層の積層体と、尖端部を覆う層の積層体の上に形成された誘電体層と、誘電体層が電極と尖端部との間に位置するように、誘電体層の上に形成された電極とを含む。
【0006】
これらの特徴および他の特徴ならびに利点は、添付の図面に関連して読まれるべきである本発明の例示としての実施形態の下記の詳細な説明から明らかになるだろう。
【0007】
下記の説明は、下記の図を参照して好ましい実施形態の詳細を提供するだろう。
【図面の簡単な説明】
【0008】
【図1】本発明の実施形態による、交互の絶縁体層および導体層の積層体を示す、設定可能な抵抗を有するデバイスの形成におけるステップの断面図である。
【図2】本発明の実施形態による、交互の絶縁体層および導体層の積層体がデバイス積層体を形成するためにパターニングされる、設定可能な抵抗を有するデバイスの形成におけるステップの断面図である。
【図3】本発明の実施形態による、導体層の側壁にディボットを作り出すエッチを示す、設定可能な抵抗を有するデバイスの形成におけるステップの断面図である。
【図4】本発明の実施形態による、導体層との絶縁体層の界面に尖端部を形成するために絶縁体層の側壁に凹型のディボットを作り出すエッチを示す、設定可能な抵抗を有するデバイスの形成におけるステップの断面図である。
【図5】本発明の実施形態による、デバイス積層体の上の誘電体層の形成を示す、設定可能な抵抗を有するデバイスの形成におけるステップの断面図である。
【図6】本発明の実施形態による、デバイス積層体の上の上部電極の形成を示す、設定可能な抵抗を有するデバイスの形成におけるステップの断面図である。
【図7】本発明の実施形態による、デバイス積層体および上部電極の位置を示す、設定可能な抵抗を有するデバイスの形成におけるステップのトップダウン図である。
【図8】本発明の実施形態による、デバイス積層体を通るワード線電極の形成を示す、設定可能な抵抗を有するデバイスの形成におけるステップの断面図である。
【図9】本発明の実施形態による、デバイス積層体内のそれぞれの導体層に接触する多数のワード線電極の形成を示す、設定可能な抵抗を有するデバイスの形成におけるステップの断面図である。
【図10】本発明の実施形態による、多数のワード線電極および多数のビット線電極の形成を示す、設定可能な抵抗を有するデバイスの形成におけるステップの断面図である。
【図11】本発明の実施形態による、設定可能な抵抗を有するデバイスを形成する方法のブロック／流れ図である。
【図12】本発明の実施形態による、設定可能な抵抗を有するデバイスを使用して実装されることが可能な人工ニューラル・ネットワークの図である。
【図13】本発明の実施形態による、設定可能な抵抗セルを使用する人工ニューラル・ネットワークを実装することが可能であるニューロモルフィック・コンピューティング・デバイスの図である。
【発明を実施するための形態】
【0009】
抵抗変化型ランダム・アクセス・メモリ（ＲＲＡＭ）セルは、例えば、酸化ハフニウムから形成されるメモリスタ素子を使用して形成されることがある。動作中に、欠陥が誘電体材料内に形成されることがあり、これは、異なる論理状態に対応する異なる抵抗状態にプログラムされ得る。例えば、低抵抗状態は、論理「１」に相当し、一方で高抵抗状態は、論理「０」に相当すると考えることができる。このように、ＲＲＡＭセルは、設定可能な抵抗を有することができる。これらの状態間の変化は、例えば、メモリスタ素子を横切る電場の極性を変えることによって、電気的にトリガされ得る。このようなＲＲＡＭセルは、古典的なメモリ・アプリケーションのために、ならびに抵抗メモリ・セルがニューラル・ネットワーク・モデルにおける計算を実行するために使用されるニューロモルフィック・コンピューティング・アプリケーションで使用されることができる。
【0010】
メモリスタ素子を実装するための１つの方法は、酸化ハフニウム誘電体層を使用する。導電性フィラメントが、適切な電場の下で酸化ハフニウム内に形成されることがあり、誘電体層を通る導電性経路を提供する。しかし、このようなフィラメントの形成は、ランダムであり、セル・サイズがスケール・ダウンするにつれてエッチング損傷により顕著なエッジ効果をともなう。このようなフィラメントの形成を局所化させるために、電場を集中させるのに有用な尖端部を形成した構造体が、形成されることがある。すると、制御電圧を下げることができ、フィラメントを形成することの可能性が、あまり有用ではない位置にフィラメントを形成する可能性に対して大きくなる。このように、フィラメントが、尖端部を形成した構造体に優先的に形成されることがある。電圧に関して、電界強度を高めるための尖端部を含まないＲＲＡＭセルは、約１Ｖ～約３Ｖの間の電圧で動作するのに対し、このような尖端部を形成した構造体を含むＲＲＡＭセルは、著しく低い電圧で動作できる。１つの具体例では、尖端部を形成した構造体を有するＲＲＡＭセルは、約０．５Ｖ以下で動作できる。
【0011】
動作中に、フィラメントは、誘電体層内で、酸化還元作用から形成されることがある。これに関与する機構には、電気化学メタライゼーション効果（ＥＣＭ）および原子価変化メモリ効果（ＶＣＭ）が含まれる。ＥＣＭでは、スイッチング層の導電性経路が、電界下で電気化学的に活性な電極の金属カチオンにより形成されることがある。ＶＣＭに関して、アニオン（例えば、酸素空孔）のマイグレーションが、酸化物層内の導電性経路の形成に寄与する。ＶＣＭは、電極間のアニオン移動を容易にするために酸素捕捉層を使用することがある。
【0012】
ここで図１を参照すると、ＲＲＡＭセルの形成における一ステップの断面図が示される。層の積層体１１０が、基板１０２上に形成される。積層体１１０は、誘電体層１０４と導体層１０６とを交互に含み、誘電体層１０４の最下層が導体層１０６の最下層より下に設置され、導体層１０６と基板１０２との間の漏れ電流を防止する。説明を簡単にするために、７つの層が積層体１１０内に示されるが、任意の適切な数の層が使用されてもよいことを理解されたい。例えば、ＮＡＮＤメモリを中心にして設計されるプロセスにおいて形成される構造体は、数百の層があってもよい。
【0013】
基板１０２は、バルク半導体基板であってもよい。１つの例では、バルク半導体基板は、シリコン含有材料であってもよい。バルク半導体基板用に適したシリコン含有材料の具体例は、シリコン、シリコン・ゲルマニウム、炭化シリコン・ゲルマニウム、炭化シリコン、ポリシリコン、エピタキシャル・シリコン、非晶質シリコン、およびこれらの多層を含むが、これらに限定されない。シリコンがウェハ製造において主として使用される半導体材料であるとはいえ、限定されないが、ゲルマニウム、ガリウム・ヒ素、窒化ガリウム、テルル化カドミウム、およびセレン化亜鉛などの、代替の半導体材料が利用されることも可能である。本図には描かれないが、基板１０２はまた、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板であってもよい。
【0014】
加えて、基板１０２は、トランジスタなどの能動デバイス、レジスタ、キャパシタ、またはインダクタなどの受動電気デバイス、導電性配線、ビア、およびコンタクトなどのインターコネクト、ならびに層間誘電体およびシャロー・トレンチ絶縁領域などの絶縁構造体を含め、多種多様な異なる構成要素を含むデバイス層であってもよい。
【0015】
導体層１０６は、窒化チタンもしくは他のチタン系の材料、タンタル系の材料（例えば、ＴａＮ）、またはタングステン系の材料（例えば、ＷｘＮｙ）から形成され得ることが具体的に考えられるが、任意の適切な導電性材料が代わりに使用され得ることを理解されたい。他の例示的な導電性材料は、例えば、チタン、タンタル、タングステン、ニッケル、モリブデン、銅、白金、銀、金、ルテニウム、イリジウム、レニウム、ロジウム、コバルト、およびこれらの合金を含むことができる。
【0016】
絶縁体層１０４は、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、炭窒化シリコン（ＳｉＣＮ）、または酸化シリコン（ＳｉＯｘ）などの材料から形成され得ることが具体的に考えられるが、任意の適切な誘電体材料が代わりに使用されてもよいことを理解されたい。
【0017】
ここで図２を参照すると、ＲＲＡＭセルの形成におけるあるステップの断面図が示される。元々の層積層体１１０が、デバイス積層体２０２を形成するためにパターニングされる。デバイス積層体２０２は、誘電体層１０４および導体層１０６の露出した側壁を含む。
【0018】
層積層体１１０からデバイス積層体２０２を形成することは、マスク２０４を形成するためのフォトリソグラフィ、続く１つまたは複数の異方性エッチなどの任意の適切なパターニング・プロセスを使用して実行されてもよい。例えば、反応性イオン・エッチング（ＲＩＥ）は、プラズマ・エッチングの一形態であり、そのエッチング中に、エッチングされるべき表面が無線周波数の電力を供給される電極上に設置される。さらに、ＲＩＥ中に、エッチングされるべき表面は、プラズマから引き出されたエッチング種を表面に向かって加速するように電位をかけられ、化学エッチング反応が表面に垂直な方向に行われる。本発明のこの時点において使用され得る異方性エッチングの他の例は、イオン・ビーム・エッチング、プラズマ・エッチングまたはレーザ・アブレーションを含む。
【0019】
ここで図３を参照すると、ＲＲＡＭセルの形成におけるあるステップの断面図が示される。導体層１０６の材料を対象とするウェット化学エッチングまたはドライ化学エッチングなどの選択的等方性エッチングが実行され、誘電体層１０４および基板１０２は比較的損傷を受けずに残る。エッチングは、導体層１０６の側壁に凹型のディボット３０２を形成する。本明細書において使用されるように、材料除去プロセスに関して「選択的」という用語は、第１の材料に対する材料除去の速度が、材料除去プロセスが適用される構造体の少なくとももう１つの材料に対する除去の速度よりも大きいことを表す。
【0020】
ここで図４を参照すると、ＲＲＡＭセルの形成におけるあるステップの断面図が示される。絶縁体層１０４の材料を対象とするウェット化学エッチングまたはドライ化学エッチングなどの選択的等方性エッチングが実行され、導体層１０６は比較的損傷を受けずに残る。エッチングは、絶縁体層１０４の側壁に凹型のディボット４０２を作り出す。図３および図４に示した、絶縁体層１０４および導体層１０６のエッチングが、任意の適切な順番で実行されてもよいことを理解されたい。
【0021】
これらの等方性エッチングの各々は、凹型のディボット３０２および４０２が湾曲したプロファイルを有するように、それぞれの層の中心近くでより大きな材料の除去の速度を有する。誘電体層１０４と導体層１０６の各々の対の間の境界で、これらの湾曲したプロファイルが交わり、尖端部４０４を作り出す。
【0022】
ここで図５を参照すると、ＲＲＡＭセルの形成におけるあるステップの断面図が示される。例えば、化学気相堆積（ＣＶＤ）または原子層堆積（ＡＬＤ）のような堆積プロセスを使用して、誘電体材料の層５０２が尖端部４０４を覆い、デバイス積層体２０２の全体を覆うようにコンフォーマルに堆積される。誘電体材料５０２は、約１ｎｍ～約１５ｎｍ（ナノメートル）の厚さを有することができる。具体的な例示としての実施形態は、約３ｎｍ～約９ｎｍの範囲にわたる厚さを有することがある。具体的な例示としての実施形態は、約４ｎｍ～約７ｎｍの範囲にわたる厚さを有することがある。いくつかの実施形態では、ＲＲＡＭ誘電体材料５０２は、ｈｉｇｈ－ｋ誘電体材料である。いくつかの実施形態では、誘電体材料５０２は、遷移金属酸化物である。ＲＲＡＭセル誘電体に好適なことがある材料の例は、酸化ニッケル、酸化タンタル、酸化チタン、酸化ハフニウム、酸化タングステン、酸化ジルコン、酸化アルミニウム、および酸化ストロンチウム・チタンを含む。
【0023】
ＣＶＤは、堆積される種が、室温よりも高い温度で（例えば、約２５℃から約９００℃）ガス状の反応物質間の化学反応の結果として形成される堆積プロセスである。固体の反応生成物は、表面上に堆積され、固体生成物の膜、コーティング、または層が形成される。様々なＣＶＤプロセスには、常圧ＣＶＤ（ＡＰＣＶＤ）、減圧ＣＶＤ（ＬＰＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、および有機金属ＣＶＤ（ＭＯＣＶＤ）を含むが、これらに限定されず、これらの組み合わせもまた利用されてよい。ＡＬＤを使用する代替の実施形態では、化学前駆物質は、材料の表面と一度に１つずつ反応して、表面上に薄膜を堆積する。
【0024】
ここで図６を参照すると、ＲＲＡＭセルの形成におけるあるステップの断面図が示される。上部電極６０２は、例えば、誘電体材料５０２の全体を覆うように導電性材料をコンフォーマルに堆積することによって形成される。上部電極６０２は、アルミニウム含有合金（例えば、ＴｉＡｌ、ＴｉＡｌＣ、ＴａＡｌ、もしくはＴａＡｌＣ）、チタン、タンタル、上記のもののうちの少なくとも１つを含む組み合わせ、または金属窒化物（例えば、窒化チタン、窒化タンタル、もしくは窒化タングステン）の積層構造体を含むことがある。例示としての積層構造体は、窒化チタンおよびＴｉＡｌＣを含むことがある。上部電極６０２は、タングステン、モリブデン、白金、ハフニウム、銅、アルミニウム、金、ニッケル、イリジウムまたは上記のもののうちの少なくとも１つを含む組み合わせをさらに含むことがある。
【0025】
動作中に、導体層１０６は第１の電極として作用し、上部電極６０２は第２の電極として作用する。電流は、誘電体材料５０２を横切って電極を通過できて、誘電体材料の抵抗を決定する。
【0026】
ここで図７を参照すると、図６のＲＲＡＭセルのトップダウン図が示される。この図は、２つの断面を示す：断面Ａは、図６に示した断面図の場所を特定し、一方で断面Ｂは、異なるインターコネクト位置を図説するために下記の議論において参照される断面図の場所を特定する。
【0027】
ここで図８を参照して、ＲＲＡＭセルの形成におけるあるステップの断面図が示される。この図は、図７の断面Ｂに沿って示される。この図は、デバイス積層体２０２の上の上部電極６０２を示す。ワード線電極８０４が、デバイス積層体２０２に貫入するビア内に形成され、導体層１０６と接触する。層間誘電体８０２は、デバイス積層体２０２の上に、上部電極６０２とワード線電極８０４との間に形成される。この例では、導体層１０６はすべて、１つのワード線電極８０４に接続されている。
【0028】
ここで図９を参照すると、代替のＲＲＡＭセルの形成におけるあるステップの断面図が示される。この図もまた、図７の断面Ｂに沿って示される。この例では、デバイス積層体２０２は、各導体層１０６が異なる長さにエッチングされて、階段状の積層体９０６にエッチングされる。これは、マスキングおよびエッチングを繰り返すことにより実行され、各導体層１０６および対応する誘電体層１０４がそれぞれのマスクにしたがって選択的にエッチングされる。次の層をエッチングする前に、新たなマスクが形成され、次の層のより大きな表面を保護することができる。
【0029】
複数の異なるワード線電極９０４が、異なる導体層１０６と接触するように形成される。層間誘電体９０２が、上部電極６０２および多数のワード線電極９０４の周りに形成される。このようにして、異なる導体層１０６は、個別にアドレス指定されることが可能である。
【0030】
ここで図１０を参照すると、代替のＲＲＡＭセルの形成におけるあるステップの断面図が示される。この図もまた、図７の断面Ｂに沿って示される。この例では、図９の例におけるように、多数のワード線電極９０４が形成され得る。加えて、この例は、単一の上部電極６０２の代わりに、複数のビット線電極１００２を示す。任意の適切な数のこのようなビット線電極１００２はそれぞれ、誘電体材料５０２を介して導体層１０６の側壁と接触する。
【0031】
ここで図１１を参照すると、ＲＲＡＭセルを形成する方法が示される。ブロック１１０２は、例えば、交互の堆積プロセスにより、誘電体層１０４と導体層１０６とが交互の積層体１１０を形成する。ブロック１１０４は次いで、例えば、フォトリソグラフィ・マスク２０４および異方性エッチングを使用して、積層体１１０をパターニングして、デバイス積層体２０２を形成する。
【0032】
ブロック１１０６は、導体層１０６に対して選択的である等方性エッチングを実行して、導体層１０６の側壁にディボット３０２を形成する。ブロック１１０８は、誘電体層１０４に対して選択的である等方性エッチングを実行して、誘電体層１０４の側壁にディボット４０２を形成する。ブロック１１０６および１１０８は、任意の順番で実行されてよく、例えば、誘電体層１０４のエッチが導体層１０６のエッチの前に実行されてもよい。
【0033】
ブロック１１１０は、例えば、コンフォーマル堆積プロセスを使用して、ディボット３０２および４０２の形成により形成された尖端部４０４上にｈｉｇｈ－ｋ誘電体材料を堆積し、デバイス積層体２０２上に誘電体層５０２を形成する。上部電極６０２が、デバイス積層体２０２上に形成され、誘電体層５０２を介して導体層１０６への電気的接続を提供する。ブロック１１１４は、デバイス積層体２０２に貫入するビアを形成しその中に導電性材料を形成することによって１つまたは複数の導体層１０６への直接電気的コンタクトを提供するワード線電極８０４を形成することができる。
【0034】
本発明は与えられた例示としてのアーキテクチャに関して論じられるだろう、しかしながら他のアーキテクチャ、構造体、基板材料ならびにプロセス・フィーチャおよびステップが、本発明の範囲内で変えられてもよいことを理解されたい。
【0035】
層、領域または基板などのある要素がもう１つの要素の「上に」または「覆って」いると呼ばれるときに、上記の要素が他の要素の直接上にあってもよいまたは介在する要素がさらに存在してもよいこともまた理解されるだろう。対照的に、ある要素がもう１つの要素の「直接上に」または「直接覆って」いると呼ばれるときに、介在する要素は存在しない。ある要素がもう１つの要素に「接続される」または「結合される」と呼ばれるときには、他の要素に直接接続されるもしくは結合されてもよく、または介在する要素が存在してもよいこともまた理解されるだろう。対照的に、ある要素が、もう１つの要素に「直接接続される」または「直接結合される」と呼ばれるときには、介在する要素が存在しない。
【0036】
本実施形態は、集積回路チップのための設計を含むことができ、上記設計は、グラフィカル・コンピュータ・プログラミング言語で作製され、コンピュータ記憶媒体（ディスク、テープ、物理ハード・ドライブ、またはストレージ・アクセス・ネットワーク内などの仮想ハード・ドライブなど）に記憶されてもよい。設計者がチップまたはチップを製造するために使用されるフォトリソグラフィ・マスクを製造しない場合に、設計者は、直接的にまたは間接的に、そのようなエンティティへ物理的手段により（例えば、設計を記憶する記憶媒体のコピーを提供することにより）または電子的に（例えば、インターネットを介して）得られた設計を伝送できる。記憶された設計は、次いで、フォトリソグラフィ・マスクの製造にとって適切なフォーマット（例えば、ＧＤＳＩＩ）へと変換され、上記フォトリソグラフィ・マスクは、ウェハ上に形成されるべきである当該チップ設計の多数のコピーを典型的には含む。フォトリソグラフィ・マスクは、エッチされるべきまたはそうでなければ処理されるべきウェハ（またはその上の層あるいはその両方）のエリアを画定するために利用される。
【0037】
本明細書において説明されたような方法は、集積回路チップの製造で使用されることがある。得られる集積回路チップは、原料ウェハ形態で（すなわち、多数のパッケージングされていないチップを有する単一のウェハとして）、裸ダイとして、またはパッケージングされた形態で製造者により流通されることが可能である。後者のケースでは、チップは、シングル・チップ・パッケージ（マザーボードもしくは他の高次レベル・キャリアに付けられるリードを有するプラスチック・キャリアなど）、あるいはマルチチップ・パッケージ（片面もしくは両面インターコネクションまたは埋め込み型インターコネクションを有するセラミック・キャリアなど）にマウントされる。いずれにせよ、チップは、次いで、（ａ）マザーボードなどの中間製品、または（ｂ）最終製品いずれかの一部として、他のチップまたは個別回路素子または他の信号処理デバイスあるいはその組み合わせで集積される。最終製品は、集積回路チップを含む任意の製品であってもよく、玩具および他のローエンド用途からディスプレイ、キーボードまたは他の入力デバイス、および中央プロセッサを有する先端コンピュータ製品までの範囲にわたる。
【0038】
材料化合物が、列挙された元素、例えば、ＳｉＧｅに関して説明されるだろうこともまた理解されたい。これらの化合物は、化合物内の元素の異なる割合を含み、例えば、ＳｉＧｅはＳｉｘＧｅ１－ｘを含み、ここでｘは１以下である、等。加えて、他の元素が、化合物に含まれてもよく、本原理にしたがって今までどおりに機能する。追加の元素を有する化合物は、ここでは合金と呼ばれるだろう。
【0039】
本原理の「１つ（ｏｎｅ）の実施形態」または「ある（ａ）実施形態」、ならびにこれらの他の変形形態への明細書における言及は、実施形態に関連して説明される特定の特徴、構造体、特性、等が、本原理の少なくとも１つの実施形態に含まれることを意味する。このように、明細書全体を通して様々な場所で現れる「１つの実施形態では」または「ある実施形態では」という句、ならびにいずれかの他の変形形態の出現は、必ずしも同じ実施形態にすべてが言及する必要はない。
【0040】
次の「／」、「～または・・・あるいはその両方」ならびに「～のうちの少なくとも１つ」のうちのいずれかの使用は、例えば、「Ａ／Ｂ」、「ＡまたはＢあるいはその両方」ならびに「ＡおよびＢのうちの少なくとも１つ」のケースでは、最初に列挙した選択肢（Ａ）だけの選択、または２番目に列挙した選択肢（Ｂ）だけの選択、または両方の選択肢（ＡおよびＢ）の選択を包含するものであることを認識されたい。さらなる例として、「ＡまたはＢまたはＣあるいはその組み合わせ」および「ＡとＢとＣとのうちの少なくとも１つ」のケースでは、このような言い回しは、最初に列挙した選択肢（Ａ）だけの選択、または２番目に列挙した選択肢（Ｂ）だけの選択、または３番目に列挙した選択肢（Ｃ）だけの選択、または最初および２番目に列挙した選択肢（ＡおよびＢ）だけの選択、または最初および３番目に列挙した選択肢（ＡおよびＣ）だけの選択、または２番目および３番目に列挙した選択肢（ＢおよびＣ）だけの選択、またはすべての３つの選択肢（ＡおよびＢおよびＣ）の選択を包含するものである。このことは、列挙される多くの項目に関して、この技術および関連技術の当業者により容易に認識されるように、拡張されてもよい。
【0041】
本明細書において使用される用語は、特定の実施形態だけを説明する目的のためであり、例の実施形態を限定するものではない。本明細書において使用するように、単数形「１つ（ａ）」、「１つ（ａｎ）」および「その（ｔｈｅ）」は、文脈が別なふうに明らかに指示しない限り、同様に複数形を含むものである。「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」または「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語あるいはその組み合わせは、本明細書において使用するときには、述べたフィーチャまたは整数またはステップまたは操作または要素または構成要素あるいはこれらの組み合わせの存在を特定するが、１つまたは複数の他のフィーチャまたは整数またはステップまたは操作または要素または構成要素またはこれらのグループあるいはこれらの組み合わせの存在または追加を排除しないことがさらに理解されるだろう。
【0042】
「下方に（ｂｅｎｅａｔｈ）」、「より下に（ｂｅｌｏｗ）」、「下部の（ｌｏｗｅｒ）」、「より上に（ａｂｏｖｅ）」、「上部の（ｕｐｐｅｒ）」、等などの空間的な関係を示す用語が、図に図示されたように、もう１つの要素またはフィーチャに対する１つの要素またはフィーチャの関係を記述するために記述の容易さのために本明細書においては使用されることがある。空間的な関係を示す用語が、図に描かれた向きに加えて使用中のまたは動作中のデバイスの異なる向きを包含するものであることが理解されるだろう。例えば、図のデバイスがひっくり返される場合には、他の要素またはフィーチャ「より下に」または「下方に」として記述された要素は、その時には他の要素またはフィーチャ「より上に」向けられるはずである。このように、「より下に」という用語は、より上およびより下の向きの両方を包含できる。デバイスは、別なふうに（９０度回転されるまたは他の向きに）向けられることがあり、本明細書において使用される空間的な関係を示す記述は、それにしたがって解釈されてもよい。加えて、ある層が２つの層の「間（ｂｅｔｗｅｅｎ）」にあると呼ばれるときには、２つの層の間にその層だけがあってもよい、または、１つもしくは複数の介在する層がさらに存在してもよいことが理解されるだろう。
【0043】
第１、第２、等という用語が、本明細書では様々な要素を記述するために使用されてもよいとはいえ、これらの要素がこれらの用語により限定されるべきでないことが理解されるだろう。これらの用語は、１つの要素をもう１つの要素とは区別するために使用されるだけである。このように、下記に論じられる第１の要素は、本概念の範囲から逸脱せずに第２の要素と名付けられてもよい。
【0044】
いくつかの実施形態では、ＲＲＡＭセルは、ニューラル・ネットワークにおいてニューロモルフィック・コンピューティング用に使用されることがある。人工ニューラル・ネットワーク（ＡＮＮ）は、脳などの生物神経系により引き起こされる情報処理システムである。ＡＮＮの１つの要素は、情報処理システムの構造体であり、特定の問題を解決するために並列で働く多数の高度に相互接続された処理素子（「ニューロン」と呼ばれる）を含む。ＡＮＮは、さらにその上、ニューロン同士の間に存在する重みに対する調節を含む学習を用いて、訓練データのセットを使用して訓練される。ＡＮＮは、このような学習プロセスを通してパターン認識またはデータ分類などの特定のアプリケーションのために構成される。
【0045】
ここで図１２を参照して、ニューラル・ネットワークの一般化した図が示される。３つの層および設定された数の完全に接続されたニューロンを有するＡＮＮの特定の構造体が示されるとはいえ、これは単に説明の目的のためのものであることを理解されたい。実際に、本実施形態は、任意の数の層およびこれらの間の接続の任意の１つまたは複数のパターンを含め、任意の適切な形態を取ることができる。
【0046】
ＡＮＮは、複雑なデータまたは不正確なデータから意味を導き出す能力を実証し、パターンを抽出するためおよび人間または他のコンピュータに基づくシステムにより検出されるためには複雑すぎるトレンドを検出するために使用されることが可能である。ニューラル・ネットワークの構造体は、１つまたは複数の「隠れ」ニューロン１２０４へ情報を提供する入力ニューロン１２０２を一般に有することが知られる。入力ニューロン１２０２と隠れニューロン１２０４との間の接続１２０８が重み付けられ、これらの重み付けられた入力が次いで隠れニューロン１２０４内のいくつかの機能にしたがって隠れニューロン１２０４により処理される。これらの重み１２０８は、上に説明した設定可能な抵抗デバイスを使用して実装されてもよい。
【0047】
隠れニューロン１２０４の任意の数の層、ならびに異なる機能を実行するニューロンがあり得る。畳み込みニューラル・ネットワーク、マックスアウト・ネットワーク、等などの異なるニューラル・ネットワーク構造体が同様に存在し、上記は隠れ層の構造体および機能、ならびに層同士の間の重みのパターンにしたがって変わることがある。個々の層は、特有の機能を実行でき、畳み込み層、プーリング層、完全接続層、ソフトマックス層、またはいずれかの他の適切なタイプのニューラル・ネットワーク層を含むことができる。最後に、出力ニューロン１２０６のセットが、隠れニューロン１２０４の最後のセットから重み付けされた入力を受領し処理する。
【0048】
これは、情報が入力ニューロン１２０２から出力ニューロン１２０６へと伝搬する「フィード・フォワード」計算を表す。フィード・フォワード計算の完了で、出力が、訓練データから入手可能な望まれる出力と比較される。訓練データに関連するエラーは、その時には「バック・プロパゲーション」計算で処理され、そこでは隠れニューロン１２０４および入力ニューロン１２０２が出力ニューロン１２０６から後ろに向かって伝搬するエラーに関する情報を受信する。一旦、後方エラー伝搬が完了してしまうと、重み更新が実行され、重み付けられた接続１２０８が、受信したエラーを説明するために更新される。動作の３つのモード：フィード・フォワード、バック・プロパゲーション、および重み更新は、互いに重ならないことに留意されたい。これは、ＡＮＮ計算のほんの１つの変形を表し、計算のいずれかの適切な形態が代わりに使用されてもよいことを表す。
【0049】
ＡＮＮを訓練するために、訓練データは、訓練セットおよび試験セットへと分割されることがある。訓練データは、入力と既知の出力との対を含む。訓練中に、訓練セットの入力は、フィード・フォワード伝搬を使用してＡＮＮへとフィードされる。各々の入力の後で、ＡＮＮの出力が、それぞれの既知の出力と比較される。ＡＮＮの出力と上記特定の入力に関係する既知の出力との間の相違が、エラー値を生成するために使用され、上記エラー値がＡＮＮを通りバック・プロパゲーションされることがあり、その後で、ＡＮＮの重み値が更新されてもよい。このプロセスは、訓練セット内の対が使い尽くされるまで続く。
【0050】
訓練が完了した後で、ＡＮＮは、訓練が過学習になっていないことを確かめるために試験セットに対して試験されることがある。ＡＮＮがすでに訓練されているものを超えて、ＡＮＮが新しい入力に一般化できるのであれば、その時には使用できる。ＡＮＮが試験セットの既知の出力を正確に再現できないのであれば、その時には追加の訓練データが必要とされる、またはＡＮＮのハイパーパラメータがおそらく調節される必要があるだろう。
【0051】
ＡＮＮは、ハードウェアに実装されることがある。例えば、各々の重み１２０８は、抵抗処理ユニット（ＲＰＵ）の抵抗値として記憶される重み値として特徴づけられてもよく、入力電圧が設定可能な抵抗にしたがって印加されるときに予測可能な電流出力を生成する。
【0052】
ここで図１３を参照して、ＡＮＮに関するハードウェア・アーキテクチャ１３００が示される。本アーキテクチャが純粋に例示的であり、ニューラル・ネットワークの他のアーキテクチャまたはタイプが代わりに使用されてもよいことを理解されたい。本明細書において説明するハードウェア実施形態は、高いレベルの一般性でニューラル・ネットワーク計算の一般的な原理を図説することを目的として含まれ、決して限定として解釈されるべきではない。
【0053】
さらにその上、下記に説明されるニューロンの層およびこれらを接続する重みが、一般的な様式で説明され、任意の適切な程度またはタイプの相互接続性を有する任意のタイプのニューラル・ネットワーク層により置き換えられることが可能である。例えば、層は、畳み込み層、プーリング層、完全接続層、ソフトマックス層、またはいずれかの他の適切なタイプのニューラル・ネットワーク層を含むことができる。さらにその上、層は、必要に応じて追加されるまたは削除されることが可能であり、本明細書において説明する重みは、相互接続のもっと複雑な形態で置き換えられることが可能である。
【0054】
フィード・フォワード動作中に、入力ニューロン１３０２は、重み１３０４のそれぞれの行に並列に入力電圧を各々供給する。上に記したように、重み１３０４は、例えば、上に説明した設定可能な抵抗セルを使用してハードウェアに実装されることが可能である。本明細書において説明するハードウェア実施形態では、重み１３０４は、電流出力が重み１３０４からそれぞれの隠れニューロン１３０６へ流れるように、設定可能な抵抗値を各々が有する。重み１３０４による電流出力は、これゆえに隠れニューロン１３０６への重み付けられた入力を表す。
【0055】
ハードウェア実施形態に続いて、与えられた重み１３０４による電流出力が、
として決定され、ここでは、Ｖが入力ニューロン１３０２からの入力電圧であり、ｒが重み１３０４の設定された抵抗である。重み１３０４の各々からの電流が列方向に加算され、隠れニューロン１３０６へと流れる。
【数1】
として決定され、ここでは、Ｖが入力ニューロン１３０２からの入力電圧であり、ｒが重み１３０４の設定された抵抗である。重み１３０４の各々からの電流が列方向に加算され、隠れニューロン１３０６へと流れる。
【0056】
基準重み１３０７のセットは、固定された抵抗を有し、隠れニューロン１３０６の各々に供給される基準電流へと基準重みの出力を統合する。コンダクタンス値が正の数だけであり得るという理由で、一部の基準コンダクタンスは、行列内で正の値および負の値の両方にエンコードされる必要がある。重み１３０４により生成される電流は、連続した値で正であり、それゆえに基準重み１３０７が基準電流を与えるために使用され、基準電流より上では電流が正の値を有するように考えられ、基準電流より下では電流が負の値を有するように考えられる。基準重み１３０７を使用することの代替として、別の実施形態は、負の値を取り込むために重み１３０４の別々のアレイを使用できる。
【0057】
隠れニューロン１３０６は、ある計算を実行するために重み１３０４のアレイおよび基準重み１３０７からの電流を使用する。この計算は、例えば、いずれかの適切な活性化関数であってもよく、適切な回路を使用するハードウェアでまたはソフトウェアで実装されてもよい。
【0058】
隠れニューロン１３０６は、次いで、活性化関数に基づいて、重み１３０４のもう１つのアレイへそれ自体の電圧を出力する。このアレイは、行方向に加算し出力ニューロン１３０８へ供給される重み付けられた電流出力を生成するためにそれぞれの隠れニューロン１３０６から電圧を受け取る重み１３０４の列を用いて、同じ方法で上記アレイの重み付け計算を実行する。
【0059】
任意の数のこれらのステージが、アレイの追加の層および隠れニューロン１３０６を挿入することによって実装されことが可能であることを理解されたい。いくつかのニューロンは、アレイに一定の出力を提供する一定ニューロン１３０９であってもよいことにもまた留意されたい。一定ニューロン１３０９は、入力ニューロン１３０２または隠れニューロン１３０６あるいはその両方の中に存在でき、フィード・フォワード動作中に使用されるだけである。
【0060】
バック・プロパゲーション中に、出力ニューロン１３０８は、重み１３０４のアレイの全体にわたって電圧の戻りを供給する。出力層は、生成したネットワーク応答を訓練データと比較し、エラーを計算する。エラーは、電圧パルスとしてアレイに適用され、ここではパルスの高さまたは持続期間あるいはその両方がエラー値に比例して変調される。この例では、重み１３０４の行は、並列にそれぞれの出力ニューロン１３０８から電圧を受け取り、隠れニューロン１３０６への入力を提供するために列方向に加算する電流へと上記電圧を変換する。隠れニューロン１３０６は、重み付けされたフィードバック信号をフィード・フォワード計算の派生物と統合し、重み１３０４のそれぞれの列にフィードバック信号電圧を出力する前にエラー値を記憶する。このバック・プロパゲーションは、すべての隠れニューロン１３０６および入力ニューロン１３０２がエラー値を記憶するまで全体のネットワーク１３００を通り進む。
【0061】
重み更新プロセスは、重み１３０４がどのようにして実装されるかに依存するだろう。相変化材料を含む設定可能な抵抗に関して、入力ニューロン１３０２および隠れニューロン１３０６は、前方へ第１の重み更新電圧を印加でき、出力ニューロン１３０８および隠れニューロン１３０６は、ネットワーク１３００を介して後方へ第２の重み更新電圧を印加できる。これらの電圧の組み合わせは、各々の重み１３０４内に状態変化を作り出すことができ、例えば、しきい値よりも高く重み１３０４の温度を上昇させ、したがって上記重みの抵抗を変化させることによって重み１３０４に新しい抵抗値を取るようにさせる。このようにして、重み１３０４は、処理中のエラーに対してニューラル・ネットワーク１３００を適応させるように訓練されることが可能である。
【0062】
（例示的なものであり限定するものではない）ナノ尖端フィラメント閉じ込めの好ましい実施形態を説明してしまうと、修正形態および変形形態が上記の教示を考慮して当業者により行われ得ることが特筆される。それゆえに、別記の特許請求の範囲により概要を述べられたような発明の範囲内である変更が、開示した特定の実施形態に行われてもよいことを理解されたい。特許法により求められる詳細および独自性とともに、発明の態様をこのように説明すると、特許証により何が特許請求され保護されることが望まれるかが、別記の特許請求の範囲に記載される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【国際調査報告】