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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-08-29
(54)【発明の名称】半導体デバイス一体型ショットキーダイオード
(51)【国際特許分類】
H01L 29/78 20060101AFI20240822BHJP
H01L 29/12 20060101ALI20240822BHJP
【ＦＩ】
H01L29/78 657D
H01L29/78 652T
H01L29/78 652S
H01L29/78 652F
H01L29/78 652L
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024516588
(86)(22)【出願日】2022-09-09
(85)【翻訳文提出日】2024-05-13
(86)【国際出願番号】 US2022043147
(87)【国際公開番号】W WO2023043687
(87)【国際公開日】2023-03-23
(31)【優先権主張番号】17/475,255
(32)【優先日】2021-09-14
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】522086423
【氏名又は名称】アナログ パワー コンバージョン エルエルシー
(71)【出願人】
【識別番号】000001292
【氏名又は名称】株式会社京三製作所
(74)【代理人】
【識別番号】110003476
【氏名又は名称】弁理士法人瑛彩知的財産事務所
(72)【発明者】
【氏名】ジェンドロン－ハンセン， アモリ―
(72)【発明者】
【氏名】スドュルーラ， デュミトル ゲオルゲ
(72)【発明者】
【氏名】ゼペシ， レスリー ルイ
(72)【発明者】
【氏名】高田 哲也
(72)【発明者】
【氏名】讓原 逸男
(72)【発明者】
【氏名】米山 知宏
(72)【発明者】
【氏名】細山田 佑
(57)【要約】
半導体デバイスは、第１の領域及び第２の領域を有する半導体ダイを備え、第２の領域の動作温度が、第１の領域の動作温度よりも低い。複数の第１のタブが、第１の領域、第２の領域、又はその両方にそれぞれ配置される。半導体デバイスは、複数のパワーデバイスセルを備えるパワーデバイスと、複数のダイオードセルを備えるダイオードとをさらに備える。パワーデバイスセルは、第１の領域にあるタブ又はタブの一部内に配置され、ダイオードセルは、第２の領域にあるタブ又はタブの一部内に配置される。パワーデバイスは、垂直型金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）から構成可能であり、ダイオードは、垂直型ショットキーバリアダイオード（ＳＢＤ）から構成可能である。
【選択図】図４Ａ
【選択図】図４Ａ
【特許請求の範囲】
【請求項1】
半導体デバイスであって、第１の領域及び第２の領域を有し、前記第２の領域の動作温度が前記第１の領域の動作温度よりも低い、半導体ダイと、
前記第１の領域に配置された複数の第１のタブと、
前記第２の領域に配置された複数の第２のタブと、
複数のパワーデバイスセルを備え、該パワーデバイスセルが前記複数の第１のタブにそれぞれ配置されている、パワーデバイスと、
複数のダイオードセルを有し、該複数のダイオードセルが前記複数の第２のタブにそれぞれ配置されている、ダイオードと、
を含む半導体デバイス。
【請求項2】
前記第１の領域は、前記半導体ダイの中央領域を含み、 前記第２の領域は、前記半導体ダイの周辺領域を含む、請求項１に記載の半導体デバイス。
【請求項3】
シリコンカーバイドを用いて構成される、請求項１に記載の半導体デバイス。
【請求項4】
前記パワーデバイスが垂直型金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備える、請求項１に記載の半導体デバイス。
【請求項5】
前記ダイオードが垂直型ショットキーバリアダイオード（ＳＢＤ）を備える、請求項１に記載の半導体デバイス。
【請求項6】
前記第２の領域は、前記半導体ダイの第１の端に隣接して配置され、前記複数の第２のタブのうちの少なくとも第１のタブを内に有する第１のサブ領域と、
前記半導体ダイの第２の端に隣接して配置され、前記複数の第２のタブのうちの少なくとも第２のタブを内に有する第２のサブ領域と、を備え、
前記第２の端は、前記第１の端の反対側の端である、請求項１に記載の半導体デバイス。
【請求項7】
前記第１の領域は、前記第２の領域の前記第１のサブ領域と前記第２の領域の前記第２のサブ領域との間に配置される、請求項６に記載の半導体デバイス。
【請求項8】
半導体デバイスであって、第１の領域と第２の領域とを有し、前記第２の領域の動作温度が前記第１の領域の動作温度よりも低い、半導体ダイと、
前記第１の領域と前記第２の領域の両方に配置された第１のタブと、
を含み、
前記第１のタブは、
前記第１の領域に配置されたパワーデバイスの第１のパワーデバイスセルと、
ダイオードの第１の複数のダイオードセルと、を含み、
前記第１のタブの前記ダイオードセルのすべては、前記第２の領域内に配置されている、半導体デバイス。
【請求項9】
前記第１のタブは、前記第２の領域内に配置されたパワーデバイスの第２のパワーデバイスセルをさらに含む、請求項８に記載の半導体デバイス。
【請求項10】
前記第１のタブは、前記第２の領域に配置されたパワーデバイスの第３のパワーデバイスセルをさらに含み、前記第２の領域に配置された前記パワーデバイスセルは、前記第２の領域に配置された前記ダイオードセルと交互に配置されている、請求項９に記載の半導体デバイス。
【請求項11】
当該半導体デバイスは、シリコンカーバイドを用いて構成される、請求項８に記載の半導体デバイス。
【請求項12】
前記パワーデバイスが垂直型金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備える、請求項８に記載の半導体デバイス。
【請求項13】
前記ダイオードが垂直型ショットキーバリアダイオード（ＳＢＤ）を備える、請求項８に記載の半導体デバイス。
【請求項14】
前記第２の領域は、前記半導体ダイの第１の端に隣接して配置された第１のサブ領域と、
前記半導体ダイの第２の端に隣接して配置された第２のサブ領域と、を含み、
前記第２の端は前記第１の端の反対側にあり、
前記第１の領域は、前記第２の領域の前記第１のサブ領域と前記第２の領域の前記第２のサブ領域との間に配置される、請求項８に記載の半導体デバイス。
【請求項15】
前記第１の領域と前記第２の領域の両方に配置された第２のタブをさらに備え、前記第１のタブは、
前記第１の領域に配置された前記パワーデバイスの第２のパワーデバイスセルと、
前記ダイオードの第２の複数のダイオードセルと、を含み、
前記第２のタブのすべてのダイオードセルは前記第２の領域内に配置され、
前記第２の領域に配置された前記第２のタブの面積は、前記第２の領域に配置された前記第１のタブの面積と異なる、請求項８に記載の半導体デバイス。
【発明の詳細な説明】
【背景技術】
【0001】
［関連出願の相互参照］
本願は、２０２１年９月１４日出願の米国特許出願17/475,255の優先権を主張し、その全内容が本願に援用される。
本願は、２０２１年９月１４日出願の米国特許出願17/475,255の優先権を主張し、その全内容が本願に援用される。
【0002】
ショットキーバリアダイオード（ＳＢＤ）は、逆回復電荷をもたず、電力変換モジュール（ハーフブリッジ及びフルブリッジトポロジを有するモジュールを含む）の効率を改善するために、パワーデバイスと並んでフリーホイーリングダイオード（ＦＷＤ）として広く使用される。パワーデバイスは、例として、金属－酸化膜－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、又はジャンクションＦＥＴ（ＪＦＥＴ）である。
【0003】
シリコンカーバイド（ＳｉＣ）ＳＢＤは、容量電荷が極めて小さいため、スイッチング用途のＦＷＤとして理想的である。さらに、ＳｉＣ－ＭＯＳＦＥＴのボディダイオードは、基板からの結晶欠陥の膨張によりバイポーラ劣化を起こしやすく、その結果、ＦＷＤの候補としては好ましくない。そのため、スイッチングアプリケーションのＳｉＣ－ＭＯＳＦＥＴパワーデバイスは、ＳｉＣ－ＳＢＤと組み合わされることが多い。
【0004】
無線周波数（ＲＦ）アプリケーションでは、寄生インダクタンスを低減するために、ＳＢＤはパワーデバイスと同じダイに集積される。しかし、パワーデバイスの動作は相当量の熱を発生させ、ダイの温度を上昇させる可能性がある。温度の上昇は、ＳＢＤの動作にとって非常に不都合である。例えば、温度の上昇はＳＢＤの比直列抵抗の上昇を引き起こし、アクティブエリアフットプリントを増加させる必要があり、ＳＢＤの接合キャパシタンスが高くなる。
【0005】
パワーデバイスと集積ＳＢＤとを備えるデバイスであって、パワーデバイスの動作によるＳＢＤの温度上昇が低減されるデバイスがあれば有益である。
【発明の概要】
【0006】
実施形態は、半導体デバイスに関し、特に、パワーデバイス及びショットキーバリアダイオード（ＳＢＤ）を含む半導体デバイスに関し、この半導体デバイスは、互いに間隔を隔てたコンパクトな活性領域（以下、「タブ」）を有し、パワーデバイス及びＳＢＤは、タブ内に実装される。実施形態では、半導体デバイスは、無線周波数で動作するように設計されたワイドバンドギャップパワー半導体デバイスである。実施形態では、パワーデバイスによって発生する熱がＳＢＤに与える影響を低減するように構成される。
【0007】
一実施形態では、半導体デバイスは、第１の領域と第２の領域とを有する半導体ダイを備え、第２の領域の動作温度は第１の領域の動作温度よりも低い。複数の第１のタブが第１の領域に配置され、複数の第２のタブが第２の領域に配置される。半導体デバイスは、複数のパワーデバイスセルを備えるパワーデバイスをさらに備え、パワーデバイスセルは、複数の第１のタブにそれぞれ配置され、複数のダイオードセルを備えるダイオードは、複数の第２のタブにそれぞれ配置される。
【0008】
別の実施形態では、半導体デバイスは、第１の領域及び第２の領域からなる半導体ダイを備え、第２の領域の動作温度は、第１の領域の動作温度よりも低い。第１のタブは、第１の領域と第２の領域の両方に配置され、第１のタブは、第１の領域に配置されたパワーデバイスの第１のパワーデバイスセルと、ダイオードの第１の複数のダイオードセルとを含み、第１のタブのすべてのダイオードセルは、第２の領域内に配置される。
【図面の簡単な説明】
【0009】
【図1A】一実施形態によるパワーデバイスと集積ＳＢＤとを含む半導体デバイスの概略を示す図である。
【図1B】一実施形態によるパワーデバイス及び集積ＳＢＤを含む半導体デバイスを示す図である。
【図1C】別の実施形態によるパワーデバイスと集積ＳＢＤとを含む半導体デバイスを示す図である。
【図2】異なる温度におけるＳＢＤの順方向伝導特性を示す図である。
【図3A】複数のタブを有するマルチタブ半導体デバイスを示す図である。
【図4A】実施形態による垂直型ＭＯＳＦＥＴ及びＳＢＤを含むマルチタブ半導体デバイスを示す図である。
【図5A】他の実施形態による垂直型ＭＯＳＦＥＴ及びＳＢＤを含むマルチタブ半導体デバイスを示す図である。
【図5B】他の実施形態による垂直型ＭＯＳＦＥＴ及びＳＢＤを含むマルチタブ半導体デバイスを示す図である。
【図6】他の実施形態による垂直型ＭＯＳＦＥＴとＳＢＤを含むマルチタブ半導体デバイスを示す図である。
【図7】他の実施形態による垂直型ＭＯＳＦＥＴ及びＳＢＤを含むマルチタブ半導体デバイスを示す図である。
【図8A】他の実施形態による垂直型ＭＯＳＦＥＴ及びＳＢＤを含むマルチタブ半導体デバイスを示す図である。
【図8B】他の実施形態による垂直型ＭＯＳＦＥＴ及びＳＢＤを含むマルチタブ半導体デバイスを示す図である。
【図8C】他の実施形態による垂直型ＭＯＳＦＥＴ及びＳＢＤを含むマルチタブ半導体デバイスを示す図である。
【図9】他の実施形態による垂直型ＭＯＳＦＥＴ及びＳＢＤを含むマルチタブ半導体デバイスを示す図である。
【図10】他の実施形態による垂直型ＭＯＳＦＥＴ及びＳＢＤを含むマルチタブ半導体デバイスを示す図である。
【図11A】実施形態による半導体デバイスのタブの詳細を示す図である。
【図11B】実施形態による半導体デバイスのタブの断面を示す図である。
【図11C】別の実施形態による半導体デバイスのタブの断面を示す図である。
【図13】実施形態による半導体デバイスのＳＢＤセルに対する電流の広がりの効果を示す図である。
【発明を実施するための形態】
【0010】
本願の実施形態は、半導体パワーデバイスのセルを含むタブのスパースレイアウトに関し、特に、ショットキーバリアダイオード（ＳＢＤ）のセルを含むタブとともに、シリコンカーバイド（ＳｉＣ）垂直型金属－酸化膜－半導体電界効果トランジスタ（ＶＭＯＳＦＥＴ）又はＳｉＣ垂直型絶縁ゲートバイポーラトランジスタ（Ｖ－ＩＧＢＴ）のようなパワーデバイスのセルを含むタブのスパースレイアウトに関する。
【0011】
本明細書で提示される実施形態は、ＳｉＣ技術に関して説明され得るが、実施形態はそれに限定されず、他の実施形態では、通常のバンドギャップ半導体、別のワイドバンドギャップ（ＷＢＧ）半導体、又は超ワイドバンドギャップ（ＵＷＧＢ）半導体を代わりに使用してもよく、例えば、シリコン、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、高アルミニウム含有ＡｌＧａＮ、β－三酸化ガリウム（β－Ｇａ２Ｏ３）、ダイヤモンド、窒化ホウ素などが挙げられる。他の実施形態では、３Ｃ－ＳｉＣや６Ｈ－ＳｉＣなど、４Ｈ以外のポリタイプのＳｉＣを使用することができる。
【0012】
実施形態の詳細な説明は、以下に添付の図とともに提供される。本開示の範囲は、特許請求の範囲によってのみ限定され、多数の代替、修正、及び等価を包含する。様々なプロセスのステップが所定の順序で示される場合があるが、実施形態は、必ずしも列挙された順序で実行されることに限定されない。実施形態では、特定の操作を同時に実行してもよいし、記載された順序以外の順序で実行してもよいし、全く実行しなくてもよい。
【0013】
数多くの具体的な詳細が以下の説明に記載されている。これらの詳細は、具体例によって本開示の範囲の徹底的な理解を促進するために提供され、実施形態は、これらの具体的な詳細の一部がなくても特許請求の範囲に従って実施することができる。したがって、本開示の特定の実施形態は例示であり、排他的又は限定的であることを意図するものではない。明瞭さを保つために、本開示に関連する技術分野で公知である技術的事項は、本開示が不必要に不明瞭にならないように詳細に説明されていない。
【0014】
図１Ａは、実施形態による、パワーデバイス－ここではｎチャネルＭＯＳＦＥＴ１１０－及び集積ＳＢＤ１１２を含む半導体デバイス１００Ａの概略を示す図である。ＳＢＤ１１２は、ＭＯＳＦＥＴ１１０に逆向き平行に接続されている。
【0015】
ＭＯＳＦＥＴ１１０のソースとＳＢＤ１１２のアノードはソースコンタクト１０４に接続されている。ＶＭＯＳＦＥＴ１１０のゲートはゲートコンタクト１０６に接続されている。ＭＯＳＦＥＴ１１０のドレインとＳＢＤ１１２のカソードはドレインコンタクト１０８に接続されている。
【0016】
本明細書では、パワーデバイスがｎチャネルＶＭＯＳＦＥＴ、特にＳｉＣ ｎチャネルＭＯＳＦＥＴである実施形態を説明することができるが、実施形態はこれに限定されない。例えば、実施形態では、パワーデバイスは、代わりに、平面型ＭＯＳＦＥＴ、平面型又は垂直型ＩＧＢＴ、接合型ＦＥＴ（ＪＦＥＴ）、ｐチャネルデバイス、バイポーラ接合トランジスタ（ＢＪＴ）、サイリスタ、ゲートターンオフサイリスタ（ＧＴＯ）などを含むことができる。
【0017】
半導体デバイスの要素は、複数のセルで構成することができる。例えば、ＳＢＤは複数のセルを含み得、各セルはそれ自体のアノードとそれ自体のカソードを含み得る。垂直型ＳＢＤでは、各セルのカソードはすべて、アノードに接続されたコンタクトパッドが配置された面に対向するダイの面に配置されたコンタクトパッドに接続される場合がある。
【0018】
同様に、垂直型ＭＯＳＦＥＴ（ＶＭＯＳＦＥＴ）は、複数のセルを含み得、各セルは、それ自体のゲート導体及び関連するゲートパッド、ソース領域及び関連するソースパッド、ならびにドレインを含み得る。セルのドレインはすべて、ゲートパッド及びソースパッドが配置された表面とは対向するダイの表面に配置されたコンタクトパッドに接続される場合がある。
【0019】
半導体デバイスの複数のセルは、半導体ダイに複数のタブとともに配置されてもよく、各タブはセルの１つ以上を含んでもよい。本明細書では、複数のタブを含む半導体デバイスをマルチタブ半導体デバイスと呼ぶことがある。
【0020】
タブは半導体デバイスの活性領域に相当し、タブの外側の領域は非活性領域と見なすことができる。本明細書で用いられるように、活性領域及び非活性領域は、一般に、熱の発生によって区別される。したがって、半導体デバイスのタブは、通常の動作条件下で相当な電力が消費される表面近傍又は特定の容積の領域として定義することができる。特定の容積は、ダイの厚さ全体にわたって延在することはあっても、ダイの表面全体にわたって広がることはない。したがって、（赤外線カメラによる）サーマルスキャンでは、デバイスの通常動作時に周囲よりも温度が高い領域としてタブが表示され、非活性領域における周囲温度以上の温度は、通常、タブからの非活性領域への熱の拡散によってのみ生じる。
【0021】
また、タブは、半導体デバイスの特定の用途に必要な（設計された）機能を果たすダイの領域（容積）として定義されることもある。非限定的な例として、パワー半導体の機能は、オフ（無電流導通）状態とオン（実質的な電流導通）状態との間でスイッチングすることによって電流を制御することであり、そのパワー半導体のタブは、そのスイッチングを実行する領域であり得る。
【0022】
高電圧パワー半導体デバイスのような一部のデバイスでは、タブは高電圧終端構造によって境界付けられている場合がある。このようなデバイスでは、タブは、それぞれの高電圧終端構造内に配置されるであろう領域であり、非活性領域は、それぞれの高電圧終端構造内にないデバイスの領域であり得る。
【0023】
さらに、ほとんどの半導体デバイスの機能は、とりわけ半導体のドーピングによって決定されるため、半導体デバイスのタブは、その内部に様々な極性の高ドープ領域（典型的には、ＳｉＣ技術の場合、ドーパント濃度が１.０Ｅ１７ｃｍ－３以上）を有し、非活性領域は、低ドープエピタキシー（典型的には、ＳｉＣ技術の場合、ドーパント濃度が２.０Ｅ１６ｃｍ－３以下）及び／又は誘電体領域のみを含む。一部のデバイスでは、非活性領域は出発材料をそのままの状態に残し、追加のドーピングを行わない場合がある。例えば、半導体デバイスが、軽度にドープされたｎ型半導体を成長させて、重度にドープされたｎ型半導体を備える基板にエピタキシーを形成することによって形成される場合、完成したデバイスの非活性領域におけるエピタキシー及び基板の部分は、エピタキシーの形成が完了したときに存在したドーパント濃度を有することがある。
【0024】
それぞれの制御パッド（例、ゲートパッド）が、各タブに提供され得る。実施形態では、第１のタイプの導電端子用の１つ以上のパッド（例えば、１つ以上のソースパッド）が、各タブに提供されてもよい。第２のタイプの導電端子（例、ドレイン）は、ドレインパッドなどの単一のパッドに電気的に結合される場合がある。デバイスが垂直型デバイスである場合、制御端子用パッド及び第１のタイプの導電端子用パッドは、ダイの一方の面（たとえば、上側）に形成され、第２のタイプの導電端子用パッドは、ダイの反対側の面（たとえば、下側）に形成されることがある。
【0025】
タブが大きく間隔を置いて配置される場合、熱を放散するために使用されるダイの表面にわたってより均一な温度が得られる可能性があり、これによりダイが熱を放散する能力が向上する可能性がある。また、タブを離間させることにより、デバイスを通過する電流をデバイスの基板内で拡散させることによって、垂直型デバイスの比直列抵抗を改善することができる。
【0026】
図１Ｂは、実施形態では、パワーデバイスと集積ＳＢＤとを含むマルチタブ半導体デバイス１００Ｂの概略を示す図である。図１Ｂにおいて、パワーデバイスは垂直型ＭＯＳＦＥＴであってもよく、ＳＢＤは垂直型ＳＢＤであってもよい。
【0027】
半導体デバイス１００Ｂは、ＳＢＤの１つ以上のセル（以下、ＳＢＤセル）をそれぞれ備える複数のＳＢＤタブ１１６－Ａ１、１１６－Ａ２、１１６－Ａ３、１１６－Ｂ１、１１６－Ｂ２、１１６－Ｂ３を含む。複数のＳＢＤタブ１１６－Ａ１、１１６－Ａ２、１１６－Ａ３、１１６－Ｂ１、１１６－Ｂ２、１１６－Ｂ３には、それぞれ複数のアノードコンタクト１２０－Ａ１、１２０－Ａ２、１２０－Ａ３、１２０－Ｂ１、１２０－Ｂ２、１２０－Ｂ３が接続されており、各アノードコンタクトは、それぞれのＳＢＤタブのＳＢＤセルのアノードに接続されている。各ＳＢＤタブ１１６－Ａ１、１１６－Ａ２、１１６－Ａ３、１１６－Ｂ１、１１６－Ｂ２、１１６－Ｂ３のＳＢＤセルのカソードは、共通にドレインコンタクト１０８に接続される。
【0028】
半導体デバイス１００Ｂは、複数のＭＯＳＦＥＴタブ１１８－Ａ１、１１８－Ａ２、１１８－Ａ３、１１８－Ｂ１、１１８－Ｂ２、及び１１８－Ｂ３を含み、各々が、ＭＯＳＦＥＴの１つ以上のセル（以下、ＭＯＳＦＥＴセル）を備える。複数のゲートコンタクト１０６－Ａ１、１０６－Ａ２、１０６－Ａ３、１０６－Ｂ１、１０６－Ｂ２、１０６－Ｂ３はそれぞれＭＯＳＦＥＴタブ１１８－Ａ１、１１８－Ａ２、１１８－Ａ３、１１８－Ｂ１、１１８－Ｂ２、１１８－Ｂ３に接続されており、各ゲートコンタクトはそれぞれのＭＯＳＦＥＴタブのＭＯＳＦＥＴセルのゲートに接続されている。複数のソースコンタクト１０４－Ａ１、１０４－Ａ２、１０４－Ａ３、１０４－Ｂ１、１０４－Ｂ２、１０４－Ｂ３は、それぞれＭＯＳＦＥＴタブ１１８－Ａ１、１１８－Ａ２、１１８－Ａ３、１１８－Ｂ１、１１８－Ｂ２、１１８－Ｂ３に接続されており、各ソースコンタクトは、それぞれのＭＯＳＦＥＴタブのＭＯＳＦＥＴセルのソースに接続されている。各ＭＯＳＦＥＴタブ１１８－Ａ１、１１８－Ａ２、１１８－Ａ３、１１８－Ｂ１、１１８－Ｂ２、及び１１８－Ｂ３のＭＯＳＦＥＴセルのドレインは、共通にドレインコンタクト１０８に接続される。
【0029】
図１Ｃは、実施形態によるパワーデバイスと集積ＳＢＤとを含むマルチタブ半導体デバイス１００Ｃの概略を示す図である。図１Ｃにおいて、パワーデバイスは垂直型ＭＯＳＦＥＴであってもよく、ＳＢＤは垂直型ＳＢＤであってもよい。
【0030】
半導体デバイス１００Ｃは、複数の集積タブ１１４－Ａ１、１１４－Ａ２、１１４－Ａ３、１１４－Ｂ１、１１４－Ｂ２、及び１１４－Ｂ３を含み、それぞれが１つ以上のＳＢＤセルと１つ以上のＭＯＳＦＥＴセルとを備える。複数のソースコンタクト１０４－Ａ１、１０４－Ａ２、１０４－Ａ３、１０４－Ｂ１、１０４－Ｂ２、及び１０４－Ｂ３はそれぞれ、集積タブ１１４－Ａ１、１１４－Ａ２、１１４－Ａ３、１１４－Ｂ１、１１４－Ｂ２、及び１１４－Ｂ３に接続され、各ソースコンタクトは、それぞれの集積タブのＳＢＤセルのアノード及びＭＯＳＦＥＴセルのソースに接続される。複数のゲートコンタクト１０６－Ａ１、１０６－Ａ２、１０６－Ａ３、１０６－Ｂ１、１０６－Ｂ２、１０６－Ｂ３がそれぞれ集積タブ１１４－Ａ１、１１４－Ａ２、１１４－Ａ３、１１４－Ｂ１、１１４－Ｂ２、１１４－Ｂ３に接続されており、各ゲートコンタクトはそれぞれの集積タブのＭＯＳＦＥＴセルのゲートに接続されている。各集積タブ１１４－Ａ１、１１４－Ａ２、１１４－Ａ３、１１４－Ｂ１、１１４－Ｂ２、及び１１４－Ｂ３のＳＢＤセルのカソード及びＭＯＳＦＥＴセルのドレインは、共通にドレインコンタクト１０８に接続される。
【0031】
実施形態では、パワーデバイスの複数のセルを複数の分離されたタブに形成することによって半導体パワーデバイスを形成する。特に、実施形態では、パワーデバイス及び集積ダイオードを含む半導体パワーデバイスを含み、各タブは、パワーデバイスのセル、ダイオードのセル、又はその両方を含む。実施形態では、パワーデバイス、ダイオード、又は両方は、垂直型デバイスであってもよい。実施形態では、ＳＢＤセルは、ＳＢＤセルの動作温度を低下させるようにタブ間に分散される。
【0032】
図２は、異なる温度におけるＳｉＣ垂直型ＳＢＤの順方向伝導特性を示す図である。Ｘ軸はダイオードを横切る順方向電圧降下ＶＦに対応し、Ｙ軸はＳＢＤの面積を横切る順方向電流密度ＩＦに対応し、単位はアンペア／ｃｍ２である。順方向電流密度ＩＦと順方向電圧ＶＦの関係を以下の７つの温度について示す：２５℃、５０℃、７５℃、１００℃、１２５℃、１５０℃、１７５℃。
【0033】
図に示すように、ＳＢＤは多数キャリアデバイスであるため、電流密度が比較的低い値(約２００Ａ/ｃｍ２)を超えると、任意の順方向電流密度ＩＦに対する順方向電圧ＶＦは温度とともに急激に上昇する。例えば、順方向電流密度ＩＦが１４００Ａ/ｃｍ２の場合、順方向電圧ＶＦは２５℃で約２．０Ｖから１７５℃でほぼ３．０Ｖまで上昇する。
【0034】
ＳＢＤの要件により、定格順方向電流での順方向電圧降下ＶＦが制限される場合、ＳＢＤを低温で動作させることで、順方向電圧ＶＦの要件を満たしたまま、より高い順方向電流密度ＩＦでＳＢＤを動作させることができる。これにより、ＳＢＤが占めるダイの面積を小さくすることができる。
【0035】
さらに、このグラフは、ＳＢＤの温度を下げると、順方向電圧ＶＦを下げることによって、高い順方向電流を伝導するときにＳＢＤが消費する電力が減少することを示している。
【0036】
【0037】
半導体デバイス３００は、半導体ダイ３０２に配置された、総称してタブ３１４と呼ばれる複数のタブを含む。半導体ダイ３０２はＳｉＣを含むことができるが、実施形態はこれに限定されない。
【0038】
タブ３１４はそれぞれ、動作時に熱を放散し得るアクティブデバイスを含むことができる。アクティブデバイスの発熱部は、主に半導体ダイ３０２の上面近傍に配置される。
【0039】
図３Ｂに示すように、上面の温度（Temperature）上昇は、主にタブで発生する。図３Ｃに示すように、熱はダイの上面から底面に流れるにつれて広がるため、ダイの底面では、半導体ダイ３０２の中央付近の温度が端部付近の温度よりも高くなる。
【0040】
したがって、半導体ダイ３０２の中央付近のタブ３１４－Ｃ１及び３１４－Ｃ２における動作温度は、半導体ダイ３０２の周縁付近のタブ３１４－Ｐ１、３１４－Ｐ２及び３１４－Ｐ３における動作温度よりも高い。
【0041】
実施形態は、マルチタブ半導体ダイ内に配置されたパワーデバイス及びＳＢＤを有する半導体デバイスを含み、パワーデバイスのセルは、タブの平均動作温度よりも高い動作温度を有することになるタブ又はタブの一部内に配置され、ＳＢＤのセルは、タブの平均動作温度よりも低い動作温度を有することになるタブ又はタブの一部内に配置される。このようにして、実施形態では、半導体デバイスにおけるＳＢＤの動作特性が改善される。
【0042】
例として、ＳＢＤセルは半導体ダイの端近傍のタブに配置することができ、又はパワーデバイスのセルとＳＢＤセルの両方が同じタブにある場合、ＳＢＤセルは半導体ダイの端近傍のタブの一部又は部分に配置することができる。
【0043】
タブ内のＳＢＤセルの配置は、熱シミュレーション（例、Ａｎｓｙｓ（登録商標）Ｒｅｄｈａｗｋ－ＳＣＥｌｅｃｔｒｏｔｈｅｒｍａｌ（商標）ソフトウェアを使用して実行可能）を使用して決定することができる。セル活性領域のフットプリントを決定するためのデバイスモデリングは、ＴｅｃｈｎｏｌｏｇｙＣｏｍｐｕｔｅｒ－ＡｉｄｅｄＤｅｓｉｇｎ（ＴＣＡＤ）ソフトウェア（例えば、Ｓｙｎｏｐｓｙｓ、Ｓｉｌｖａｃｏ、Ｃｒｏｓｓｌｉｇｈｔなどから入手可能）を使用して実行することができる。
【0044】
図４Ａは、実施形態による垂直型ＭＯＳＦＥＴ（ＶＭＯＳＦＥＴ）及び垂直型ＳＢＤ（ＶＳＢＤ）を含むマルチタブ半導体デバイス４００を示す図である。
【0045】
半導体デバイス４００は、いずれも垂直型ＭＯＳＦＥＴのセルを第１の複数のタブ（総称して、ＭＯＳＦＥＴタブ４１８）に配置し、垂直型ＳＢＤのセルを第２の複数のタブ（総称して、ＳＢＤタブ４１６）に配置する点で、図１Ｂの半導体デバイス１００Ｂと同様である。
【0046】
半導体デバイス４００は、半導体ダイ４０２の左端に隣接して配置された第１、第２、第３、及び第４の左ＳＢＤタブ４１６－Ａ１、４１６－Ａ２、４１６－Ａ３、及び４１６－Ａ４を含む。左ＳＢＤタブ４１６－Ａ１、４１６－Ａ２、４１６－Ａ３、及び４１６－Ａ４はそれぞれ、トレンチ終端４１６－Ａ１Ｔ、４１６－Ａ２Ｔ、４１６－Ａ３Ｔ、及び４１６－Ａ４Ｔ内に包含され、半導体ダイ４０２の上面に配置されたそれぞれのアノードコンタクト４２０－Ａ１、４２０－Ａ２、４２０－Ａ３、及び４２０－Ａ４を含む。
【0047】
半導体デバイス４００は、半導体ダイ４０２の右端に隣接して配置された第１、第２、第３、及び第４の右ＳＢＤタブ４１６－Ｂ１、４１６－Ｂ２、４１６－Ｂ３、及び４１６－Ｂ４をさらに含む。右ＳＢＤタブ４１６－Ｂ１、４１６－Ｂ２、４１６－Ｂ３、及び４１６－Ｂ４はそれぞれ、トレンチ４１６－Ｂ１Ｔ、４１６－Ｂ２Ｔ、４１６－Ｂ３Ｔ、及び４１６－Ｂ４Ｔ内に包含され、半導体ダイ４０２の上面に配置されたそれぞれのアノードコンタクト４２０－Ｂ１、４２０－Ｂ２、４２０－Ｂ３、及び４２０－Ｂ４を含む。
【0048】
半導体デバイス４００は、第１、第２、及び第３のＭＯＳＦＥＴタブ４１８－１、４１８－２、及び４１８－３をさらに含み、それぞれ半導体ダイ４０２の幅を横切って配置され、左ＳＢＤタブ４１６－Ａ１、４１６－Ａ２、４１６－Ａ３、及び４１６－Ａ４と、右ＳＢＤタブ４１６－Ｂ１、４１６－Ｂ２、４１６－Ｂ３、及び４１６－Ｂ４とインターリーブする。ＭＯＳＦＥＴタブ４１８－１、４１８－２、及び４１８－３はそれぞれ、トレンチ終端４１８－１Ｔ、４１８－２Ｔ、及び４１８－３Ｔ内に包含される。ＭＯＳＦＥＴタブ４１８－１、４１８－２、及び４１８－３は、半導体ダイ４０２の上面に配置されたそれぞれのソースコンタクト４０４－１、４０４－２、及び４０４－３と、それぞれのゲートコンタクト４０６－１、４０６－２、及び４０６－３とを含む。
【0049】
トレンチ４１６－Ａ１Ｔ、４１６－Ａ２Ｔ、４１６－Ａ３Ｔ、４１６－Ａ４Ｔ、４１６－Ｂ１、４１６－Ｂ２、４１６－Ｂ３、及び４１６－Ｂ４、４１８－１Ｔ、４１８－２Ｔ、及び４１８－３Ｔは、それぞれのタブの高電圧終端の構成要素であってもよく、一実施形態では、誘電体で充填されてもよい。
【0050】
ＭＯＳＦＥＴタブ４１８内のＭＯＳＦＥＴセルのドレイン及びＳＢＤタブ４１６内のＳＢＤセルのカソードは、半導体ダイ４０２の底面に配置されたドレインコンタクト（図示せず）に共通に接続される。
【0051】
左ＳＢＤタブ４１６－Ａ１、４１６－Ａ２、４１６－Ａ３、及び４１６－Ａ４と右ＳＢＤタブ４１６－Ｂ１、４１６－Ｂ２、４１６－Ｂ３、及び４１６－Ｂ４とをそれぞれ半導体ダイ４０２の左端及び右端に隣接して配置することによって、ＭＯＳＦＥＴタブ４１８－１、４１８－２、及び４１８－３内のセルからの熱拡散によるＳＢＤタブ４１６の動作温度上昇を低減することができる。
【0052】
図４Ｂは、実施形態による図４Ａの半導体デバイスの垂直型ＭＯＳＦＥＴタブ４１８の詳細を示す図である。垂直型ＭＯＳＦＥＴタブ４１８は、ＭＯＳＦＥＴタブ４１８－１、４１８－２、及び４１８－３のいずれであってもよい。
【0053】
垂直型ＭＯＳＦＥＴタブ４１８は、トレンチ終端４１８－Ｔ内に包含され得る。
【0054】
垂直型ＭＯＳＦＥＴタブ４１８は、ゲート電極４２６及びソース電極４２４を含む。ゲート電極４２６は、図４Ａに示されるゲートコンタクト４０６のようなゲートコンタクトに電気的に接続可能であり、ソース電極４２４は、図４Ａに示されるソースコンタクト４０４のようなソースコンタクトに電気的に接続可能である。
【0055】
ゲート電極４２６及びソース電極４２４はそれぞれ複数のフィンガーを含み、ゲート電極４２６のフィンガーはソース電極４２４のフィンガーと互い違いに配置されている。ゲート電極４２６の各フィンガーは、ソース電極４２４の隣接する２つのフィンガーがそのＭＯＳＦＥＴセルのソース電極として動作するＭＯＳＦＥＴのセルに対応することができる。したがって、各ＭＯＳＦＥＴタブ４１８は、複数のＭＯＳＦＥＴセルを含むことができる。
【0056】
図４Ｃは、実施形態では、図４Ａの半導体デバイス４００の垂直型ＭＯＳＦＥＴタブ４１８の断面を示す図である。この断面は、図４Ａ及び図４Ｂの線Ａ－Ａ’に沿って取られており、垂直型ＭＯＳＦＥＴタブ４１８内に配置されたＭＯＳＦＥＴセルのうちの２つを示している。
【0057】
図４Ｃは、半導体デバイス４００の半導体基板４０１と、半導体基板４０１の上面に配置されたエピタキシー層４０４とを示す図である。実施形態では、半導体基板４０１及びエピタキシー層４０４は４Ｈ－ＳｉＣを用いて構成されるが、実施形態はこれに限定されない。
【0058】
図４Ｃはさらに、半導体基板４０１の底面に配置されたドレインコンタクト４０８を示す図である。ドレインコンタクト４０８は、半導体デバイス４００のすべてのＭＯＳＦＥＴタブ内のすべてのＭＯＳＦＥＴセルのすべてのドレインに電気的に接続されてもよく、また、半導体デバイス４００のＳＢＤタブ内のすべてのＳＢＤセルのすべてのカソードに電気的に接続されてもよい。ドレインコンタクト４０８と半導体基板４０１との間には、それらの間の電気的接続を改善するためにシリサイド層（図示せず）が配置されてもよく、シリサイド層は、例えば、ニッケルシリサイドを含むか、又はｎ型ＳｉＣとオーミックコンタクトを形成することができる他の金属のシリサイドであってもよい。
【0059】
ｐ－ドープ半導体のｐ－ボディ４０８は、エピタキシー層４０４内に配置される。ヘビードープｐ型領域４４２及びヘビードープｎ型ソース領域４４４は、各ｐ－ボディ４０８内に配置されている。シリサイド層４２２は、ヘビードープｐ型領域４４２とソース領域４４４に配置され、電気的に接続されている。ヘビードープｐ型領域４４２は、シリサイド層４２２とｐ－ボディ４０８との間に低コンタクト抵抗接続を提供するように動作する。シリサイド層４２２は、ニッケルシリサイドを含むか、又はｐ型及びｎ型ＳｉＣの両方とオーミック接触を形成することができる他の金属のシリサイドであってもよい。
【0060】
ゲート誘電体４４８Ｇを含む誘電体４４８は、ｐ－ボディ４０８及びソース領域４４４の一部を含むエピタキシー層４０４に配置される。一実施形態では、誘電体４４８、ゲート誘電体４４８Ｇ、又はその両方は、二酸化ケイ素（ＳｉＯ２）を用いて構成することができる。一実施形態では、誘電体４４８は、ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｃａｔｅ Ｇｌａｓｓ（ＢＰＳＧ）を含むことができる。一実施形態では、誘電体４４８は、ベンゾシクロブテン（ＢＣＢ）などの誘電率の低い材料（「低誘電率（ｌｏｗ－ｋ）」材料）を用いて構成することができるが、これに限定されない。
【0061】
ゲート電極４４６は、ゲート誘電体４４８Ｇ及びｐ－ボディ４０８の一部と重なる部分に配置され、ゲート電極４４６によって重なるｐ－ボディ４０８の部分は、そのゲート電極４４６に対応するＭＯＳＦＥＴセルのチャネル領域を備える。ゲート電極は、ドープされたポリシリコンを用いて構成することができる。
【0062】
ゲートコンタクト４２６は、ゲート電極４４６上に配置され、ゲート電極４４６と電気的にコンタクトしている。ソースコンタクト４２４は、シリサイド層４２２上に形成され、シリサイド層４２２と電気的に接触する。ゲートコンタクト４２６及びソースコンタクト４２４は、それぞれ、数ある導体の中でもアルミニウムを用いて構成することができる。
【0063】
パッシベーション層４２８は、誘電体４４８、ゲートコンタクト４２６、及びソースコンタクト４２４上に配置される。一実施形態では、パッシベーション層４２８は、シリコン酸窒化物（ＳｉＯＮ）を含むことができる。
【0064】
図４Ｃは、実施形態によるＭＯＳＦＥＴタブ４１８内のＶＭＯＳＦＥＴセルの可能な構造を示す図であるが、実施形態はこれに限定されない。
【0065】
【0066】
【0067】
図４Ｄは、図４Ｃに関して説明したように、半導体基板４０１の下面に配置されたドレインコンタクト４０８をさらに示し、このドレインコンタクトは、半導体デバイス４００のＳＢＤタブ４１６内のすべてのＳＢＤセルのすべてのカソードに電気的に接続され得る。
【0068】
ＳＢＤタブ４１６では、ｐ－シールド４３６がエピタキシー層４０４内に形成される。ショットキー層４３２が、エピタキシー層４０４及びｐ－シールド４３６の全部又は一部に形成される。ショットキー層４３２は、ショットキー層４３２とエピタキシー層４０４の接合部にショットキー障壁が生じるように、エピタキシー層４０４とは異なる仕事関数を有する材料（典型的には金属）を含む。ここで、エピタキシー層４０４がｎ型半導体である場合、ショットキー層４３２は、エピタキシー層４０４よりも高い仕事関数を有する材料から構成される。したがって、図示例では、ショットキー層４３２は、チタン（Ｔｉ）、チタンタングステン（ＴｉＷ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、白金（Ｐｔ）、クロム（Ｃｒ）、タンタル（Ｔａ）などを用いて構成することができる。
【0069】
誘電体４４８は、ｐ－シールド４３６の部分及びショットキー層４３２の部分に配置される。パッシベーション層４２８は、誘電体４４８上に配置される。
【0070】
カソードコンタクト４２０は、ショットキー層４３２上に配置され、ショットキー層４３２と電気的に接触する。カソードコンタクト４２０は、数ある導体の中でもアルミニウムを用いて構成することができる。
【0071】
図４Ｄは、一実施形態のＳＢＤタブ４１６内の垂直型ＳＢＤセルの可能な構造を示すが、実施形態はこれに限定されない。
【0072】
図５Ａは、別の実施形態に係る垂直型ＭＯＳＦＥＴ及び垂直型ＳＢＤを含むマルチタブ半導体デバイス５００Ａを示す図である。
【0073】
半導体デバイス５００Ａは、両方とも、第１の複数のタブ（総称して、ＭＯＳＦＥＴタブ５１８）にＭＯＳＦＥＴセルを配置し、第２の複数のタブ（総称して、ＳＢＤタブ５１６）にＳＢＤセルを配置するという点で、図１Ｂの半導体デバイス１００Ｂと類似している。
【0074】
半導体デバイス５００Ａは、半導体ダイ５０２の上縁及び下縁に隣接して配置された上側及び下側のＳＢＤタブ５１６－１及び５１６－２をそれぞれ含む。ＳＢＤタブ５１６－１及び５１６－２はそれぞれ、トレンチ終端５１６－１Ｔ及び５１６－２Ｔ内に包含され、半導体ダイ５０２の上面に配置されたそれぞれのアノードコンタクト５２０－１及び５２０－２を含む。
【0075】
半導体デバイス５００Ａは、半導体ダイ５０２の幅を横切って、上側ＳＢＤタブ５１６－１と下側ＳＢＤタブ５１６－２との間に配置された第１、第２、第３、及び第４のＭＯＳＦＥＴタブ５１８－１、５１８－２、５１８－３、及び５１８－４をそれぞれさらに含む。ＭＯＳＦＥＴタブ５１８－１、５１８－２、５１８－３、及び５１８－４は、トレンチ終端５１８－１Ｔ、５１８－２Ｔ、５１８－３Ｔ、及び５１８－４Ｔ内にそれぞれ包含される。ＭＯＳＦＥＴタブ５１８－１、５１８－２、５１８－３、及び５１８－４は、半導体ダイ５０２の上面に配置されたそれぞれのソースコンタクト５０４－１、５０４－２、５０４－３、及び５０４－４と、それぞれのゲートコンタクト５０６－１、５０６－２、５０６－３、及び５０６－４とを含む。
【0076】
ＭＯＳＦＥＴタブ５１８内のＭＯＳＦＥＴセルのドレイン及びＳＢＤタブ５１６内のＳＢＤセルのカソードは、半導体ダイ５０２の底面に配置されたドレインコンタクト（図示せず）に共通に接続される。
【0077】
【0078】
上側及び下側ＳＢＤタブ５１６－１及び５１６－２を半導体ダイ５０２の上側及び下側端にそれぞれ隣接して配置することにより、ＭＯＳＦＥＴタブ５１８－１～５１８－４からの熱拡散によるＳＢＤタブ５１６－１及び５１６－２の動作温度上昇を低減することができる。
【0079】
図５Ｂは、別の実施形態による垂直型ＭＯＳＦＥＴ及びＳＢＤを含むマルチタブ半導体デバイス５００Ｂを示す図である。
【0080】
導体デバイス５００Ｂは、図５Ａの半導体デバイス５００Ａに類似している。しかしながら、半導体デバイス５００Ｂは、例えば、半導体ダイ５０２Ｂが、その中心で半導体デバイス５００Ｂに衝突する流体を使用して冷却される場合にあり得るように、半導体ダイ５０２Ｂの中心が半導体ダイ５０２Ｂの縁よりも低温である動作条件用に設計される。
【0081】
したがって、半導体ダイ５０２Ｂの中心部の動作温度は、半導体ダイ５０２Ｂの周辺部の動作温度よりも低いので、半導体デバイス５００Ｂの上側ＳＢＤタブ５１６－１及び下側ＳＢＤタブ５１６－２は、半導体ダイ５０２Ｂの中心部に近接して配置される。
【0082】
図６は、別の実施形態による垂直型ＭＯＳＦＥＴ及び垂直型ＳＢＤを含むマルチタブ半導体デバイス６００を示す。
【0083】
半導体デバイス６００は、両方とも、第１の複数のタブ（総称して、ＭＯＳＦＥＴタブ６１８）にＭＯＳＦＥＴセルを配置し、第２の複数のタブ（総称して、ＳＢＤタブ６１６）にＳＢＤセルを配置するという点で、図１Ｂの半導体デバイス１００Ｂと同様である。
【0084】
図６において、線を付していないタブはＭＯＳＦＥＴタブ６１８であり、線を付しているタブはＳＢＤタブ６１６である。ＭＯＳＦＥＴタブ６１８は、図４Ａに示した半導体デバイス４００のＭＯＳＦＥＴタブ４１８と同様の内部構成とすることができ、ＳＢＤタブ６１６は、図４Ａに示した半導体デバイス４００のＳＢＤタブ４１６と同様の内部構成とすることができる。
【0085】
ＳＢＤタブ６１６は、半導体ダイ６０２の左端領域及び右端領域に配置され、ＭＯＳＦＥＴタブ６１８は、左端領域と右端領域との間に配置される。
【0086】
ＳＢＤタブ６１６を半導体ダイ６０２の左端領域及び右端領域に配置することによって、ＭＯＳＦＥＴタブ６１８からの熱拡散によるＳＢＤタブ６１６の動作温度上昇を低減することができる。
【0087】
図７は、別の実施形態による垂直型ＭＯＳＦＥＴ及び垂直型ＳＢＤを含むマルチタブ半導体デバイス７００を示す。
【0088】
半導体デバイス７００は、半導体デバイス７００が複数の混合タブ（総称して、混合タブ７１４）の各々にＭＯＳＦＥＴセルとＳＢＤセルの両方を配置する点で、図１Ｃの半導体デバイス１００Ｃと同様である。
【0089】
半導体デバイス７００は、半導体ダイ７０２の長軸を横切って平行に配置された第１、第２、第３、第４、第５、及び第６の混合タブ７１４－１、７１４－２、７１４－３、７１４－４、７１４－５、及び７１４－６を含む。混合タブ７１４の長軸は、半導体ダイ７０２の短軸と一致している。
【0090】
合タブ７１４は実質的に同一であり、したがって、簡潔にするために、第１の混合タブ７１４－１のみを説明する。
【0091】
第１の混合タブ７１４－１の上側ＳＢＤ部分７１０－Ａ１及び下側ＳＢＤ部分７１０－Ｂ１（ハッチングで示す）は、ＳＢＤセルを備え、それぞれ、半導体ダイ７０２の上側及び下側端に隣接する第１の混合タブ７１４－１の部分に配置される。ＭＯＳＦＥＴセルは、ＳＢＤ部分７１０－Ａ１及び７１０－Ｂ１には存在しない。
【0092】
第１の混合タブ７１４－１のＭＯＳＦＥＴ部分７１２－１（線を付してない）は、ＭＯＳＦＥＴセルを含み、上下のＳＢＤ部分７１０－Ａ１及び７１０－Ｂ１の間に配置される。ＳＢＤセルはＭＯＳＦＥＴ部分７１２－１には存在しない。
【0093】
第１の混合タブ７１４－１は、トレンチ終端７１４－１Ｔによって包含され、半導体ダイ７０２の上面に配置されたソースコンタクト７０４－１及びゲートコンタクト７０６－１を含む。
【0094】
第１の混合タブ７１４－１のＭＯＳＦＥＴセルのゲートは、ゲートコンタクト７０６－１に共通に電気的に接続される。第１の混合タブ７１４－１のＭＯＳＦＥＴセルのソースコンタクト及び第１の混合タブ７１４－１のＳＢＤセルのアノードは、共通にソースコンタクト７０４－１に電気的に接続される。
【0095】
第１の混合タブ７１４－１のＭＯＳＦＥＴセルのドレイン及び第１の混合タブ７１４－１のＳＢＤセルのカソードは、半導体ダイ７０２の底面に配置されたドレインコンタクト（図示せず）に共通に電気的に接続される。第２～第６の混合タブ７１４－２～７１４－６のＭＯＳＦＥＴセルのドレイン及び第２～第６混合タブ７１４－２～７１４－６のＳＢＤセルのカソードも、共通にドレインコンタクトに電気的に接続され得る。
【0096】
一実施形態では、線Ａ－Ａ’に沿ったＭＯＳＦＥＴ部分７１２－１の断面は、図４Ｃに示すＭＯＳＦＥＴタブ４１８の断面と実質的に類似していてもよい。しかし、実施形態はこれに限定されない。
【0097】
一実施形態では、線Ｂ－Ｂ’に沿った上側ＳＢＤ部分７１０－Ａ１又は下側ＳＢＤ部分７１０－Ｂ１の断面は、図４Ｄに示すＳＢＤタブ４１６の断面と実質的に類似していてもよい。しかし、実施形態はこれに限定されない。
【0098】
第１の混合タブ７１４－１の上側ＳＢＤ部分７１０－１及び下側ＳＢＤ部分７１０－２を半導体ダイ７０２の上側端及び下側端にそれぞれ隣接して配置し、第２～第６の混合タブ７１４－２～７１４－６の各々の上側ＳＢＤ部分及び下側ＳＢＤ部分を半導体ダイ７０２の上側端及び下側端にそれぞれ隣接して配置することによって、混合タブ７１４のＭＯＳＦＥＴ部分からの熱拡散による混合タブ７１４のＳＢＤ部分の動作温度上昇を低減することができる。
【0099】
【0100】
図８Ａは、他の実施形態による垂直型ＭＯＳＦＥＴ及び垂直型ＳＢＤを含むマルチタブ半導体デバイス８００Ａを示す図である。半導体デバイス８００Ａは、第１、第２、第３、第４、第５、及び第６の混合タブ８１４－１、８１４－２、８１４－３、８１４－４、８１４－５、及び８１４－６を含む。
【0101】
半導体デバイス８００Ａ、８００Ｂ、及び８００Ｃはそれぞれ、図７の半導体デバイス７００と同様である。例えば、半導体デバイス７００の第１の混合タブ７１４－１のように、半導体デバイス８００Ａの第１の混合タブ８１４－１は、トレンチ終端８１４－１Ｔによって包含され、ソースコンタクト８０４－１及びゲートコンタクト８０６－１を含み、上側及び下側ＳＢＤ部分８１０－Ａ１及び８１０－Ｂ１を有し、ＭＯＳＦＥＴ部分８１２－１を有し、それぞれの説明は、図７の対応する構造の説明と同様である。したがって、簡潔にするために、半導体デバイス８００Ａ、８００Ｂ、８００Ｃと半導体デバイス７００との相違点のみを説明する。
【0102】
半導体デバイス７００では、ＳＢＤ部分（ハッチングで示す）の面積は、混合タブ７１４のそれぞれで同じである。対照的に、半導体デバイス８００Ａ、８００Ｂ、及び８００Ｃの混合タブ８１４のＳＢＤ部分の領域は、それぞれの混合タブ８１４のダイ上の位置の予想される動作温度に応じて変化する。
【0103】
例として、半導体ダイ８０２の上端及び下端に近い領域は、より中央の領域の動作温度よりも低い動作温度を有する可能性がある一方で、半導体ダイ８０２の角の領域は、さらに低い温度を有する可能性がある。したがって、半導体デバイス８００Ａでは、ＳＢＤ部分が隅にある第１の混合タブ８１４－１におけるＳＢＤ部分（ハッチングで示す）の面積は、隅にない第２の混合タブ８１４－２におけるＳＢＤ部分の面積よりも大きい。
【0104】
ＳＢＤ部分として使用される各混合タブ８１４の部分は、ＳＢＤ部分の平均動作温度又は最高動作温度を最小にするように決定することができる。例として、図３Ｃに示すような温度マップを決定し、温度マップの等高線（すなわち等温線）をＳＢＤ部分の最も内側の境界として使用して混合タブ８１４のＳＢＤ部分を配置することができる。
【0105】
境界線として使用する等温線は、ＳＢＤ部分に必要な総面積に応じて決定することができる。ＳＢＤ部分に必要な総面積はＳＢＤの動作温度に依存する可能性があるため、設計、シミュレーション、評価を繰り返す反復プロセスを用いて等温線を決定することができる。
【0106】
したがって、図８Ａの半導体デバイス８００Ａのような実施形態では、最も外側の混合タブ８１４内のＳＢＤ部分(第１の混合タブ８１４－１の第１の上側ＳＢＤ部分８１０－Ａ１及び第１の下側ＳＢＤ部分８１０－Ｂ１など)は第１の面積を有してもよく、より中央の混合タブ８１４内のＳＢＤ部分(第２の混合タブ８１４－２の第２の上側ＳＢＤ部分８１０－Ａ２及び第２の下側ＳＢＤ部分８１０－Ｂ２など)は第１の面積よりも小さい第２の面積を有してもよい。
【0107】
図８Ｂの半導体デバイス８００Ｂのような他の実施形態では、各混合タブ８１４のＳＢＤ部分の各々の面積は、各混合タブ８１４の動作温度に応じて異なってもよい。
【0108】
図８Ｃの半導体デバイス８００Ｃのような実施形態では、混合タブ８１４－３及び８１４－４の最も中央のようないくつかの混合タブ８１４は、ＳＢＤ部分をもたず、代わりにＭＯＳＦＥＴ部分のみを含む場合がある（したがって、実際には混合タブではない場合がある）。
【0109】
半導体デバイス８００Ａ、８００Ｂ、又は８００ＣのＳＢＤ部分の平均動作温度又は最高動作温度は、半導体デバイス７００の対応する動作温度よりも低い可能性があるため、ＳＢＤ部分に使用される総面積は、半導体デバイス８００Ａ、８００Ｂ、又は８００Ｃにおいてより小さい可能性がある。
【0110】
図４、図５Ａ、及び図６の半導体デバイス４００、５００Ａ、及び６００と比較して、図７、図８Ａ、図８Ｂ、及び図８Ｃの半導体デバイス７００、８００Ａ、８００Ｂ、及び８００Ｃでは、ＳＢＤセルのアノードをＭＯＳＦＥＴのソースに接続するためにボンドワイヤを使用する必要がなく、これは、そのような接続が混合タブの配線層内に形成され得るからである。さらに、半導体デバイス７００、８００Ａ、８００Ｂ、及び８００Ｃの高電圧終端の寄生キャパシタンスは、半導体デバイス４００、５００Ａ、及び６００の高電圧終端の寄生キャパシタンスよりも低い場合がある。
【0111】
図９は、別の実施形態による垂直型ＭＯＳＦＥＴ及び垂直型ＳＢＤを含むマルチタブ半導体デバイス９００を示す。
【0112】
半導体デバイス９００は、半導体デバイス９００が複数の混合タブ（総称して、混合タブ９１４）の各々にＭＯＳＦＥＴセルとＳＢＤセルの両方を配置する点で、図１Ｃの半導体デバイス１００Ｃと同様である。
【0113】
半導体デバイス９００は、図７の半導体デバイス７００と同様である。例えば、半導体デバイス７００の第１の混合タブ７１４－１のように、半導体デバイス９００の第１の混合タブ９１４－１は、トレンチ終端９１４－１Ｔによって包含され、ソースコンタクト９０４－１及びゲートコンタクト９０６－１を含み、ＭＯＳＦＥＴセルを含むがＳＢＤセルを含まないＭＯＳＦＥＴ部分９１２－１を有する。これらの各構造の説明は、図７の対応する構造の説明と同様である。したがって、簡潔にするために、半導体デバイス９００と半導体デバイス７００との相違点のみを説明する。
【0114】
第１、第２、第３、第４、第５、及び第６の混合タブ９１４－１、９１４－２、９１４－３、９１４－４、９１４－５、及び９１４－６は実質的に同一であり、したがって、簡潔にするために、第１の混合タブ９１４－１のみを説明する。
【0115】
ＳＢＤセルを含むがＭＯＳＦＥＴセルを含まない図７の半導体デバイス７００の上側及び下側ＳＢＤ部分（第１混合タブ７１４－１の第１上側ＳＢＤ部分７１０－Ａ１及び第１下側ＳＢＤ部分７１０－Ｂ１など）の代わりに、半導体デバイス９００の混合タブ９１４は、第１混合タブ９１４－１の第１上側混合部分９１１－Ａ１及び第１下側混合部分９１１－Ｂ１などのＭＯＳＦＥＴセルとＳＢＤセルの両方を含む上側及び下側部分（以下、混合部分、クロスハッチングで示す）を有する。
【0116】
第１の混合タブ９１４－１の上側及び下側混合部分９１１－Ａ１及び９１１－Ｂ１は、ＳＢＤセル及びＭＯＳＦＥＴセルの両方を備える。第１の混合タブ９１４－１の上側及び下側混合部分９１１－Ａ１及び９１１－Ｂ１は、半導体ダイ９０２の上側及び下側端に隣接する第１の混合タブ９１４－１の部分にそれぞれ配置される。
【0117】
第１の混合タブ９１４－１のＭＯＳＦＥＴ部分９１２－１（ハッチングのない状態で示す）は、ＭＯＳＦＥＴセルを含み、ＳＢＤセルを含まない。ＭＯＳＦＥＴ部分９１２－１は、上側混合部分９１１－Ａ１と下側混合部分９１１－Ｂ１との間に配置される。
【0118】
ＭＯＳＦＥＴ部分９１２－１及び第１の混合タブ９１４－１の混合部分９１１－Ａ１及び９１１－Ｂ１の両方のＭＯＳＦＥＴセルのゲートは、ゲートコンタクト９０６－１に電気的に接続される。ＭＯＳＦＥＴ部分９１２－１及び第１の混合タブ９１４－１の混合部分９１１－Ａ１及び９１１－Ｂ１の両方のＭＯＳＦＥＴセルのソース、ならびに第１の混合タブ９１４－１の混合部分９１１－Ａ１及び９１１－Ｂ１のＳＢＤセルのアノードは、ソースコンタクト９０４－１に電気的に接続される。
【0119】
ＭＯＳＦＥＴ部分９１２－１及び第１の混合タブ９１４－１の混合部分９１１－Ａ１及び９１１－Ｂ１の両方におけるＭＯＳＦＥＴセルのドレイン、ならびに第１の混合タブ９１４－１の混合部分９１１－Ａ１及び９１１－Ｂ１におけるＳＢＤセルのカソードは、半導体ダイ９０２の底面に配置されたドレインコンタクト（図示せず）に電気的に接続される。ＭＯＳＦＥＴ部分及び第２～第６混合タブ９１４－２～９１４－６の混合部分の両方のＭＯＳＦＥＴセルのドレイン、及び第２～第６混合タブ９１４－２～９１４－６の混合部分のＳＢＤセルのカソードも、ドレインコンタクトに電気的に接続され得る。
【0120】
一実施形態では、線Ａ－Ａ’に沿ったＭＯＳＦＥＴ部分９１２－１の断面は、図４Ｃに示すＭＯＳＦＥＴタブ４１８の断面に相当し得る。しかし、実施形態はこれに限定されない。
【0121】
実施形態では、線Ｃ－Ｃ’に沿ったような上側混合部分９１１－Ａ１又は下側混合部分９１１－Ｂ１の断面は、図１１Ａに示す断面に相当し得る。別の実施形態では、線Ｃ－Ｃ’に沿ったような上側混合部分９１１－Ａ１又は下側混合部分９１１－Ｂ１の断面は、図１１Ｂに示す断面に対応し得る。しかしながら、実施形態はこれに限定されない。
【0122】
【0123】
混合タブ９１４の混合部分を半導体ダイ９０２のより低温の位置に配置することによって、半導体デバイス７００で得られる温度関連の利点のいくつかは、同様に発揮され得る。しかし、発熱ＭＯＳＦＥＴセルがＳＢＤセルの近くに配置されるため、温度関連の利点はそれほど大きくならない。
【0124】
ただし、混合タブ９１４の混合部分におけるＳＢＤセルとＭＯＳＦＥＴセルとの混合により、デバイスの総アクティブ面積を増大させることなくＳＢＤセルを互いに分離することができるため（ＭＯＳＦＥＴセルがＳＢＤセル間の空間を占めるため）、以下に図１２及び図１３を参照して説明するように、ＳＢＤは、ＭＯＳＦＥＴセル下のエピタキシー層における電流拡散から恩恵を受け得る。
【0125】
図１０は、別の実施形態による垂直型ＭＯＳＦＥＴ及び垂直型ＳＢＤを含むマルチタブ半導体デバイス１０００を示す。半導体デバイス１０００は、第１、第２、第３、第４、第５、及び第６の混合タブ１０１４－１、１０１４－２、１０１４－３、１０１４－４、１０１４－５、及び１０１４－６を含む。
【0126】
半導体デバイス１０００は、図９の半導体デバイス９００と同様である。例えば、半導体デバイス９００の第１の混合タブ９１４－１と同様に、半導体デバイス１０００の第１の混合タブ１０１４－１は、トレンチ終端１０１４－１Ｔによって包含され、ソースコンタクト１００４－１及びゲートコンタクト１００６－１を含み、上側及び下側混合部分１０１１－Ａ１及び１０１１－Ｂ１を有し、ＭＯＳＦＥＴ部分１０１２－１を有し、それぞれの説明は、図９の対応する構造の説明と同様である。したがって、簡潔にするために、半導体デバイス１０００と半導体デバイス９００との相違点のみを説明する。
【0127】
半導体デバイス９００では、混合部分（クロスハッチングで示す）の面積は、混合タブ９１４のそれぞれにおいて同じである。対照的に、半導体デバイス１０００の混合タブ１０１４の混合部分の面積は、それぞれの混合タブ１０１４のダイ上の場所の予想される動作温度に応じて変化する。
【0128】
例えば、半導体ダイ１００２の上端及び下端に近い領域は、より中央の領域の動作温度よりも低い動作温度を有する可能性がある一方で、半導体ダイ１００２の角の領域は、さらに低い動作温度を有する可能性がある。したがって、半導体デバイス１０００では、混合部分が隅にある第１の混合タブ１０１４－１における混合部分１０１１－Ａ１及び１０１１－Ｂ１（クロスハッチングで示す）の面積は、隅にない第２の混合タブ１０１４－２における混合部分混合部分１０１１－Ａ２及び１０１１－Ｂ２の面積よりも大きい。
【0129】
混合部分として使用される各混合タブ１０１４の部分は、混合部分の平均動作温度又は最高動作温度を最小にするように決定することができる。例えば、図３Ｃに示すような温度マップを決定し、温度マップの等高線（すなわち等温線）を混合部分の最内境界として混合タブ１０１４の混合部分を配置することができる。
【0130】
境界線として使用する等温線は、混合部分に必要な総面積に応じて決定することができる。混合部分に必要な総面積は、混合部分のＳＢＤセルの動作温度に依存する可能性があるため、設計、シミュレーション、評価を繰り返す反復プロセスを用いて等温線を決定することができる。
【0131】
したがって、半導体デバイス１０００のような実施形態では、最も外側の混合タブ１０１４内の混合部分（第１混合タブ１０１４－１の第１の上側混合部分１０１１－Ａ１及び第１の下側混合部分１０１１－Ｂ１など）は第１の面積を有してもよく、より中央の混合タブ１０１４内の混合部分（第２の混合タブ１０１４－２の第２の上側混合部分１０１１－Ａ２及び第２の下側混合部分１０１１－Ｂ２など）は第１の面積よりも小さい第２の面積を有してもよい。
【0132】
他の実施形態では、各混合タブ１０１４の各混合部分の面積は、各混合タブ１０１４の動作温度に応じて異なる場合がある。
【0133】
実施形態では、ダイ１００２の１つ以上の最も中央のタブなど、いくつかの混合タブ１０１４は、混合部分をもたず、代わりにＭＯＳＦＥＴ部分のみを含む場合がある。
【0134】
半導体デバイス１０００の混合部分のＳＢＤセルの平均動作温度又は最高動作温度は、半導体デバイス９００の対応する動作温度よりも低い場合があるので、混合部分のＳＢＤセルに使用される総面積は、半導体デバイス１０００においてより小さい場合がある。
【0135】
【0136】
混合タブ１１１４Ａは、ゲート電極１１２６及びソース電極１１２４を含む。ゲート電極１１２６は、図９に示すゲートコンタクト９０６－１のようなゲートコンタクトに電気的に接続されることがあり、ソース電極１１２４は、図９に示すソースコンタクト９０４－１のようなソースコンタクトに電気的に接続されることがある。
【0137】
ゲート電極１１２６及びソース電極１１２４は、それぞれ複数のフィンガーを含み、ゲート電極１１２６のフィンガーは、ソース電極１１２４のフィンガーと互い違いに配置される。
【0138】
混合タブ１１１４ＡのＭＯＳＦＥＴ領域１１１２では、ゲート電極１１２６の各フィンガーはＭＯＳＦＥＴセルに対応することができ、ソース電極１１２４の隣接する２つのフィンガーはそのＭＯＳＦＥＴセルのソース電極として動作する。
【0139】
混合タブ１１１４Ａの上側及び下側混合部分１１１１－Ａ及び１１１１－Ｂでは、ゲート電極１１２６の各フィンガーはＭＯＳＦＥＴのセルに対応し、ソース電極１１２４の各フィンガーはＳＢＤセルのアノードに対応し、隣接するＭＯＳＦＥＴセルのソース電極としても動作し得る。
【0140】
したがって、混合タブ１１１４Ａは、複数のＭＯＳＦＥＴセル及び複数のＳＢＤセルを含むことができ、ＭＯＳＦＥＴセルは混合タブ１１１４Ａ全体に配置され、ＳＢＤセルは混合タブ１１１４Ａの混合部分１１１１-Ａ及び１１１１-Ｂにのみ配置される。
【0141】
図１１Ａは、４個のＳＢＤセル及び１１個のＭＯＳＦＥＴセルを有する混合タブ１１１４Ａを示す図であるが、実施形態はこれに限定されず、各セルタイプをより多く又は少なく含むことができる。
【0142】
また、図１１Ａは、混合タブ１１１４Ａの最上位セル及び最下位セルをＭＯＳＦＥＴセルであるとして示す図であるが、実施形態はこれに限定されず、混合タブ１１１４Ａの最上位セル及び最下位セルはＳＢＤセルであってもよい。
【0143】
また、図１１Ａは、混合タブ１１１４Ａの混合部分１１１１－Ａ及び１１１１－ＢにおけるＭＯＳＦＥＴセル及びＳＢＤセルの交互配置を示し、隣接する各対のＭＯＳＦＥＴセルの間に１つのＳＢＤセルがあり、隣接する各対のＳＢＤセルの間に１つのＭＯＳＦＥＴセルがあるが、実施形態はこれに限定されず、混合タブ１１１４Ａの混合部分１１１１－Ａ及び１１１１－Ｂは、隣接する各対のＭＯＳＦＥＴセル間に１つ以上のＳＢＤセル、隣接する各対のＳＢＤセル間に１つ以上のＭＯＳＦＥＴセル、又はその両方を含むことができる。
【0144】
図１１Ｂは、実施形態による混合タブ１１１４Ｂの断面を示す図である。この断面は、図９、図１０、又は図１１Ａの線Ｃ－Ｃ’に沿ってとられ、混合タブ１１１４Ｂの混合部分内に配置された互い違いのＭＯＳＦＥＴセル及びＳＢＤセルを図示する。
【0145】
図１１Ｂにおいて４××の形式の参照文字を有する部分は、図４Ｃ及び図４Ｄにおいて同じ参照文字を有する部分と実質的に類似しており、したがって、その説明は、簡潔にするために省略される。図１１Ｂにおける１１××の形式の参照文字を有する部分は、図１１Ａにおける同じ参照文字を有する部分と実質的に類似しており、したがって、その説明は簡潔にするために省略する。
【0146】
図１１Ｂは、ソース電極１１２４の各フィンガーが、対応するＳＢＤセルのアノードとして、及び隣接するＭＯＳＦＥＴセルのソース電極として、どのように動作するかを示す。
【0147】
図１１Ｃは、一実施形態による混合タブ１１１４Ｃの断面を示す。この断面は、図９、図１０、又は図１１Ａの線Ｃ－Ｃ’に沿ってとられ、混合タブ１１１４Ｃの混合部分内に配置された互い違いのＭＯＳＦＥＴセル及びＳＢＤセルを図示する。
【0148】
混合タブ１１１４Ｃは、図１１Ｂの混合タブ１１１４Ｂとほぼ同様の構造であるため、簡潔にするために、両者の相違点のみを説明する。
【0149】
混合タブ１１１４Ｃでは、図１１Ｂの混合タブ１１１４Ｂにあるようなｐ－シールド４３６は存在しない。代わりに、ｐ－ボディ４０８が、混合タブ１１１４Ｂにおいてｐ－シールド４３６が実行する機能を、混合タブ１１１４Ｃにおいて実行する。したがって、ｐ－ボディ４０８の数は、混合タブ１１１４Ｂに比べて増加する可能性があり、ｐ－ボディ４０８の形状は変更される可能性がある。
【0150】
図１２は、実施形態による図９又は図１０の半導体デバイスのＳＢＤセルのエピタキシー層での電流の広がりを示す図である。ＳＢＤセルが電流を流すとき、ＳＢＤセルに隣接するＭＯＳＦＥＴセルは電流を流さないので、ＳＢＤセルを通る電流は、下に配置されたエピタキシー層に広がり、ＳＢＤセルの直列抵抗を低減することができる。
【0151】
図１３は、一実施形態による図９又は図１０の半導体デバイスのＳＢＤセルに対する電流の広がりの効果を示す図である。グラフは、ＭＯＳＦＥＴ／ＳＢＤセルの幅（ＷＵＮＤＥＲＬＡＰと記される）の関数としてのＳＢＤの比直列抵抗（ＲＳ，ＳＰ）を表す。ＭＯＳＦＥＴ／ＳＢＤセルのＳＢＤ部分の異なる幅（１．０μｍと３．８μｍ）について、２つの曲線が報告されている（ＷＡＣＴＩＶＥと記される）。
【0152】
ＷＵＮＤＥＲＬＡＰが増加するにつれて比直列抵抗が減少するのは、ＭＯＳＦＥＴ／ＳＢＤセルのＭＯＳＦＥＴ部分の下でＳＢＤ電流が広がるためである。この減少はＭＯＳＦＥＴ／ＳＢＤのＳＢＤ部分が狭いほど強く、ＷＡＣＴＩＶＥが小さいことに対応する。あるＩＦで同じＶＦターゲットであれば、エピタキシー層の電流拡散を利用することで、より小さなアクティブエリアを持つＳＢＤを設計することができる。図１３で報告された比直列抵抗の低減に基づいて、ＳＢＤの総アクティブ面積は、ＷＡＣＴＩＶＥが３．８μｍの場合は少なくとも２分の１、１．０μｍの場合は少なくとも５分の１小さくすることができる。
【0153】
複数のパワーデバイスセルを備えるパワーデバイスと複数のダイオードセルを備えるダイオードを含む半導体デバイスが、ダイオードセルの動作温度を最小化するような方法で、複数のタブ内にパワーデバイスセルとダイオードセルを配置する、例示的な実施形態が提供されている。実施形態では、半導体デバイスはシリコンカーバイドデバイスであるが、実施形態はこれに限定されない。実施形態では、パワーデバイスは、垂直型ＭＯＳＦＥＴなどのＭＯＳＦＥＴであるが、実施形態はこれに限定されない。実施形態では、ダイオードは、垂直型ＳＢＤなどのＳＢＤであるが、実施形態はこれに限定されない。
【0154】
本開示の態様を、例示として提示された特定の実施形態と併せて説明してきた。開示された実施形態に対する多数の代替、修正、及び変形は、特許請求の範囲から逸脱することなく行うことができる。本明細書に開示された実施形態は、限定を意図するものではない。
【図1A】
【図1B】
【図1C】
【図2】
【図3A】
【図3B】
【図3C】
【図4A】
【図4B】
【図4C】
【図4D】
【図5A】
【図5B】
【図6】
【図7】
【図8A】
【図8B】
【図8C】
【図9】
【図10】
【図11A】
【図11B】
【図11C】
【図12】
【図13】
【国際調査報告】