特表 2024-531789 シングルチャネル通信の符号化方法、復号化方法、符号化回路および復号化回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-08-29

(54)【発明の名称】シングルチャネル通信の符号化方法、復号化方法、符号化回路および復号化回路

(51)【国際特許分類】

   H04L 25/49 20060101AFI20240822BHJP

【ＦＩ】

H04L25/49 C

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024517070

(86)(22)【出願日】2022-03-15

(85)【翻訳文提出日】2024-03-15

(86)【国際出願番号】 CN2022080838

(87)【国際公開番号】W WO2023060834

(87)【国際公開日】2023-04-20

(31)【優先権主張番号】202111200511.4

(32)【優先日】2021-10-15

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】524102110

【氏名又は名称】蘇州納芯微電子股分有限公司

(74)【代理人】

【識別番号】100104226

【弁理士】

【氏名又は名称】須原 誠

(72)【発明者】

【氏名】ファン ジャゴン

(72)【発明者】

【氏名】ション ユン

(72)【発明者】

【氏名】リン ジェンフォン

【テーマコード（参考）】

5K029

【Ｆターム（参考）】

5K029AA11

5K029FF02

(57)【要約】

本発明は、シングルチャネル通信の符号化方法、復号化方法、符号化回路および復号化回路に関し、シングルチャネル通信の符号化方法は、クロック信号とデータ信号を合成して長短コード信号を生成するステップと、長短コード信号は長コード信号と短コード信号からなり、長コード信号のパルス幅はクロック信号と一致し、短コード信号のパルス幅はクロック信号と一致するステップと、長コード信号は短コード信号のデューティ比とは異なるステップとを含み、この符号化方法はクロック信号とデータ信号を同時に符号化するので、回路の複雑さを低減でき、チップパッケージングのルーティングを減少させることができる。

【特許請求の範囲】

【請求項1】

クロック信号とデータ信号を合成して長短コード信号を生成するステップを含み、
前記長短コード信号は長コード信号と短コード信号からなり、前記長コード信号のパルス幅はクロック信号と一致し、前記短コード信号のパルス幅はクロック信号と一致しており、
前記長コード信号は前記短コード信号のデューティ比とは異なる、
ことを特徴とするシングルチャネル通信の符号化方法。

【請求項2】

前記長短コード信号のデューティ比は、Ｔｃｌｋ＝ＴＳ＋ＴＬという関係式を満たし、Ｔｃｌｋはクロック周期であり、ＴＳは短コード信号のハイレベル時間であり、ＴＬは長コード信号のハイレベル時間であり、ＴＳはＴＬと等しくない、ことを特徴とする請求項１に記載のシングルチャネル通信の符号化方法。

【請求項3】

クロック信号とデータ信号を合成して長短コード信号を生成するステップは、
クロック信号に基づき第１遅延クロック信号を生成すること、
前記第１遅延クロック信号に基づきパルス信号を生成すること、
前記パルス信号に基づき長コード信号のハイレベルと短コード信号のハイレベルを生成すること、
前記第１遅延クロック信号に基づき第２遅延クロック信号を生成すること、
前記第２遅延クロック信号に基づき短コード信号のローレベルを生成すること、
クロック信号に基づき長コード信号のローレベルを生成すること、
前記第１遅延クロック信号とデータ信号に基づきデータ遅延信号を生成すること、
データ信号に基づき前記長コード信号または前記短コード信号を選択して長短コード信号を生成すること、を含む、ことを特徴とする請求項２に記載のシングルチャネル通信の符号化方法。

【請求項4】

前記第１遅延クロック信号はクロック信号に対して遅延時間がＴＳであり、前記第２遅延クロック信号は第１遅延クロック信号に対して遅延時間がＴＳであり、前記データ遅延信号はデータ信号に対して遅延時間がＴＳである、ことを特徴とする請求項３に記載のシングルチャネル通信の符号化方法。

【請求項5】

クロック信号とデータ信号を合成して長短コード信号を生成するステップは、
クロック信号に基づき第１パルス信号を生成すること、
クロック信号に基づき第１遅延クロック信号を生成すること、
前記第１遅延クロック信号に基づき第２遅延クロック信号を生成すること、
前記第２遅延クロック信号に基づき第２パルス信号を生成すること、
前記第１遅延クロック信号に基づき第３パルス信号を生成すること、
前記第３パルス信号に基づき長コード信号のハイレベルまたは短コード信号のハイレベルを生成すること、
前記データ信号と前記第１遅延クロック信号に基づきデータ遅延信号を生成すること、
前記データ遅延信号に基づき第１パルス信号または第２パルス信号を選択すること、
選択された第２パルス信号に基づき短コード信号のローレベルを生成すること、
選択された第１パルス信号に基づき長コード信号のローレベルを生成すること、を含む、ことを特徴とする請求項２に記載のシングルチャネル通信の符号化方法。

【請求項6】

クロック信号に基づき第１遅延クロック信号を生成するために使用される第１遅延回路と、
前記第１遅延クロック信号に基づきパルス信号を生成するために使用されるパルス発生器と、
リセット端が前記パルス信号を受信し、長コード信号のハイレベルを出力し、クロック端がクロック信号を受信し、クロック信号によって長コード信号のローレベルの出力をトリガーするために使用される長コードトリガーと、
リセット端が前記パルス信号を受信し、短コード信号のハイレベルを出力するために使用される短コードトリガーと、
前記第１遅延クロック信号に基づき第２遅延クロック信号を生成するために使用される第２遅延回路と、を備え、
前記短コードトリガーは、クロック端で前記第２遅延クロック信号を受信し、短コード信号のローレベルを出力し、
クロック端が第１遅延クロック信号を受信し、データ端にデータ信号が結合され、出力端がデータ遅延信号を出力するために使用される選択トリガーと、
第１入力端が前記長コードトリガーの出力端に結合され、第２入力端が短コードトリガーの出力端に結合され、選択端が前記選択トリガーの出力端に結合され、前記データ遅延信号に従って前記長コード信号または短コード信号を選択して出力し、長短コード信号を形成するために使用されるデータセレクターと、をさらに備えることを特徴とするシングルチャネル通信の符号化回路。

【請求項7】

クロック信号に基づき第１遅延クロック信号を生成するために使用される第１遅延回路と、
第１遅延信号に従って第２遅延クロック信号を生成するために使用される第２遅延回路と、
第１遅延クロック信号に従って第１パルス信号を生成するために使用される第１パルス発生器と、
前記第２遅延クロック信号に基づき第２パルス信号を生成するために使用される第２パルス発生器と、
前記第１遅延クロック信号に従って第３パルス信号を生成するために使用される第３パルス発生器と、
クロック端が第１遅延クロック信号を受信し、データ端にデータ信号が結合され、出力端がデータ遅延信号を出力するために使用される選択トリガーと、
第１入力端が前記第１パルス発生器に結合され、第２入力端が前記第２パルス発生器に結合され、選択端にデータ遅延信号が結合され、前記データ遅延信号に従って第１パルス信号または第２パルス信号を選択するために使用されるデータセレクターと、
リセット端が前記第３パルス発生器に結合され、クロック端が前記データセレクターの出力端に結合され、前記第３パルス信号に従って長コード信号のハイレベルまたは短コード信号のハイレベルを生成し、前記クロック端が前記第１パルス信号を受信して長コード信号のローレベルを生成し、前記クロック端が前記第２パルス信号を受信して短コード信号のローレベルを生成するために使用される出力トリガーと、を備える、ことを特徴とするシングルチャネル通信の符号化回路。

【請求項8】

長短コード信号のハイレベルに従ってクロック信号のローレベルを生成するステップと、
長短コード信号に従って遅延パルス信号を生成するステップであって、前記遅延パルス信号の遅延時間は半分のクロック周期であるステップと、
前記遅延パルス信号に従ってクロック信号のハイレベルを生成するステップと、
前記クロック信号と長短コード信号に従ってデジタル信号を生成するステップとを含む、ことを特徴とするシングルチャネル通信の復号化方法。

【請求項9】

前記の長短コード信号に従って遅延パルス信号を生成するステップは、前記長短コード信号に従って長短コード遅延信号を生成し、前記長短コード遅延信号と長短コード信号の位相差に従って前記長短コード信号の遅延時間を制御することをさらに含む、ことを特徴とする請求項８に記載のシングルチャネル通信の復号化方法。

【請求項10】

長短コード遅延信号と長短コード信号の位相差に従って前記長短コード信号の遅延時間を制御することは、前記位相差の信号を電圧信号に変換し、前記電圧信号に従って長短コード遅延信号の遅延時間を制御することをさらに含む、ことを特徴とする請求項９に記載のシングルチャネル通信の復号化方法。

【請求項11】

長短コード信号を半分のクロック周期で遅延させて長短コード遅延信号を生成するために使用される遅延パルス回路と、
前記長短コード遅延信号に従って遅延パルス信号を生成するために使用されるパルス発生器と、
クロック端に長短コード信号が結合されて長短コード信号に従ってクロック信号のローレベルを生成し、リセット端が前記パルス発生器の出力端に結合され、前記クロックトリガーは前記遅延パルス信号に従ってクロック信号のハイレベルを生成するために使用されるクロックトリガーと、
クロック端が前記クロックトリガーの出力端に結合され、データ端に前記長短コード信号が結合され、前記デジタル信号はトリガークロック信号に基づきデジタルハイレベルまたはデジタルローレベルを生成するために使用されるデジタル信号トリガーと、を含む、ことを特徴とするシングルチャネル通信の復号化回路。

【請求項12】

前記遅延パルス回路は遅延回路とパルス回路を備え、前記遅延回路は、
前記長短コード信号を長短コード遅延信号に変換するために使用される遅延回路中間段と、
長短コード遅延信号と長短コード信号間の位相差を検出するために使用される周波数・位相弁別器と、
前記位相差を電流信号に変換するために使用されるチャージポンプと、
前記電流信号を電圧信号に変換するために使用されるローパスフィルタと、を備え、
前記遅延回路中間段は前記ローパスフィルタに結合され、前記遅延回路中間段は前記電圧信号を受信して長短コード遅延信号の遅延時間を制御するために使用される、ことを特徴とする請求項１１に記載のシングルチャネル通信の復号化回路。

【請求項13】

前記復号化回路はフリップフロップ検出器、発振器およびデータセレクターをさらに備え、
非通信時、前記フリップフロップ検出器はローレベルを出力し、前記データセレクターは前記発振器の出力を遅延ロックループに結合し、電圧信号を確定させ、
通信時、前記フリップフロップ検出器はハイレベルを出力し、前記データセレクターは前記長短コード信号を前記遅延パルス回路に結合する、ことを特徴とする請求項１１または１２に記載のシングルチャネル通信の復号化回路。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願） 本出願は、２０２１年１０月１５日に出願された、出願番号２０２１１１２００５１１．４、発明名称「シングルチャネル通信の符号化方法、復号化方法、符号化回路および復号化回路」の中国特許出願の優先権を主張し、そのすべての内容は参照によって本出願に組み込まれる。

【0002】

本発明は、アナログ・デジタルハイブリッド回路の分野に属し、具体的にシングルチャネル通信の符号化方法、復号化方法、符号化回路および復号化回路に関する。

【背景技術】

【0003】

デジタルアイソレータは、通信に使用され、それはソース側とソース側から送信された信号を受信するセカンダリ側から構成される。

【0004】

図１は、データとクロックの絶縁送信の一般的な方法を示しており、ソース側のデータとクロックはそれぞれ絶縁チャネルを使用して信号を絶縁セカンダリ側に送信する。この方法は２つの絶縁チャネルを占有する必要があり、高い消費電力で動作し、ウェハコストが高く、チップパッケージング時より多くのルーティングが発生し、パッケージングコストが高い。

【0005】

図２は、クロックデータ回復技術に基づくシングルチャネルの絶縁通信を示している。ソース側はクロックのデータ信号に同期してトランスミッタを介してシリアル方式で絶縁セカンダリ側に送信され、セカンダリ側はクロックデータ回復回路を介して受信データ信号からクロックを抽出した後、抽出したクロックを使用してデータを再サンプリングし、最終的に回復クロックとデータ信号を得る。

【0006】

図３は、一般的なフェーズロックドループ回路のクロックデータ回復回路とタイミングを示す。

【0007】

図２および図３に示す回路はいずれも以下の技術的欠点がある。（１）「０」または「１」信号の長い文字列を通信することができない。（２）送信信号のデータコードレート、位相は受信端クロックデータ回復回路中の電圧制御発振器の周波数、位相からずれるため、周波数と位相のロックが完了するまで時間がかかるので、通信確立まで長時間がかかる。（３）クロックデータ回復回路は最初に周波数をロックし、次に位相をロックする必要があるので、制御ループが増え、設計複雑さとコストが高くなる。

【発明の概要】

【0008】

本発明の目的は、クロック信号とデータ信号を同時に符号化し、回路複雑さを低減し、チップパッケージングのルーティングを減少させることができる効率的な通信方法を提供することである。

【0009】

上記発明の目的の一つを達成するために、本発明の一実施形態は、クロック信号とデータ信号を合成して長短コード信号を生成するステップを含み、前記長短コード信号は長コード信号と短コード信号からなり、前記長コード信号のパルス幅はクロック信号と一致し、前記短コード信号のパルス幅はクロック信号と一致しており、前記長コード信号は前記短コード信号のデューティ比とは異なる、シングルチャネル通信の符号化方法を提供する。

【0010】

本発明の一実施形態のさらなる改良として、前記長短コード信号のデューティ比は、Ｔｃｌｋ＝ＴＳ＋ＴＬという関係式を満たす。ここで、Ｔｃｌｋはクロック周期であり、ＴＳは短コード信号のハイレベル時間であり、ＴＬは長コード信号のハイレベル時間であり、ＴＳはＴＬと等しくない。

【0011】

本発明の一実施形態のさらなる改良として、クロック信号とデータ信号を合成して長短コード信号を生成するステップは、クロック信号に基づき第１遅延クロック信号を生成すること、前記第１遅延クロック信号に基づきパルス信号を生成すること、前記パルス信号に基づき長コード信号のハイレベルと短コード信号のハイレベルを生成すること、前記第１遅延クロック信号に基づき第２遅延クロック信号を生成すること、前記第２遅延クロック信号に基づき短コード信号のローレベルを生成すること、クロック信号に基づき長コード信号のローレベルを生成すること、前記第１遅延クロック信号とデータ信号に基づきデータ遅延信号を生成すること、データ信号に基づき前記長コード信号または前記短コード信号を選択して長短コード信号を生成すること、を含む。

【0012】

本発明の一実施形態のさらなる改良として、前記第１遅延クロック信号はクロック信号に対して遅延時間がＴＳであり、前記第２遅延クロック信号は第１遅延クロック信号に対して遅延時間がＴＳであり、前記データ遅延信号はデータ信号に対して遅延時間がＴＳである。

【0013】

本発明の一実施形態のさらなる改良として、クロック信号とデータ信号を合成して長短コード信号を生成するステップは、クロック信号に基づき第１パルス信号を生成すること、クロック信号に基づき第１遅延クロック信号を生成すること、前記第１遅延クロック信号に基づき第２遅延クロック信号を生成すること、前記第２遅延クロック信号に基づき第２パルス信号を生成すること、前記第１遅延クロック信号に基づき第３パルス信号を生成すること、前記第３パルス信号に基づき長コード信号のハイレベルまたは短コード信号のハイレベルを生成すること、前記データ信号と前記第１遅延クロック信号に基づきデータ遅延信号を生成すること、前記データ遅延信号に基づき第１パルス信号または第２パルス信号を選択すること、選択された第２パルス信号に基づき短コード信号のローレベルを生成すること、選択された第１パルス信号に基づき長コード信号のローレベルを生成すること、を含む。

【0014】

上記発明の目的の一つを達成するために、本発明の一実施形態は、クロック信号に基づき第１遅延クロック信号を生成するために使用される第１遅延回路と、前記第１遅延クロック信号に基づきパルス信号を生成するために使用されるパルス発生器と、リセット端が前記パルス信号を受信し、長コード信号のハイレベルを出力し、クロック端がクロック信号を受信し、クロック信号によって長コード信号のローレベルの出力をトリガーするために使用される長コードトリガーと、リセット端が前記パルス信号を受信し、短コード信号のハイレベルを出力するために使用される短コードトリガーと、前記第１遅延クロック信号に基づき第２遅延クロック信号を生成するために使用される第２遅延回路とを備え、前記短コードトリガーは、クロック端で前記第２遅延クロック信号を受信し、短コード信号のローレベルを出力し、クロック端が第１遅延クロック信号を受信し、データ端にデータ信号が結合され、出力端がデータ遅延信号を出力するために使用される選択トリガーと、第１入力端が前記長コードトリガーの出力端に結合され、第２入力端が短コードトリガーの出力端に結合され、選択端が前記選択トリガーの出力端に結合され、前記データ遅延信号に従って前記長コード信号または短コード信号を選択して出力し、長短コード信号を形成するために使用されるデータセレクターと、をさらに備える、シングルチャネル通信の符号化回路を提供する。

【0015】

上記発明の目的の一つを達成するために、本発明の一実施形態は、クロック信号に基づき第１遅延クロック信号を生成するために使用される第１遅延回路と、第１遅延信号に従って第２遅延クロック信号を生成するために使用される第２遅延回路と、第１遅延クロック信号に従って第１パルス信号を生成するために使用される第１パルス発生器と、前記第２遅延クロック信号に基づき第２パルス信号を生成するために使用される第２パルス発生器と、前記第１遅延クロック信号に従って第３パルス信号を生成するために使用される第３パルス発生器と、クロック端が第１遅延クロック信号を受信し、データ端にデータ信号が結合され、出力端がデータ遅延信号を出力するために使用される選択トリガーと、第１入力端が前記第１パルス発生器に結合され、第２入力端が前記第２パルス発生器に結合され、選択端にデータ遅延信号が結合され、前記データ遅延信号に従って第１パルス信号または第２パルス信号を選択するために使用されるデータセレクターと、リセット端が前記第３パルス発生器に結合され、クロック端が前記データセレクターの出力端に結合され、前記第３パルス信号に従って長コード信号のハイレベルまたは短コード信号のハイレベルを生成し、前記クロック端が前記第１パルス信号を受信して長コード信号のローレベルを生成し、前記クロック端が前記第２パルス信号を受信して短コード信号のローレベルを生成するために使用される出力トリガーと、を備える、シングルチャネル通信の符号化回路を提供する。

【0016】

上記発明の目的の一つを達成するために、本発明の一実施形態は、長短コード信号のハイレベルに従ってクロック信号のローレベルを生成するステップと、長短コード信号に従って遅延パルス信号を生成するステップであって、前記遅延パルス信号の遅延時間は半分のクロック周期であるステップと、前記遅延パルス信号に従ってクロック信号のハイレベルを生成するステップと、前記クロック信号と長短コード信号に従ってデジタル信号を生成するステップとを含む、シングルチャネル通信の復号化方法を提供する。

【0017】

本発明の一実施形態のさらなる改良として、前記の長短コード信号に従って遅延パルス信号を生成するステップは、前記長短コード信号に従って長短コード遅延信号を生成し、前記長短コード遅延信号と長短コード信号の位相差に従って前記長短コード信号の遅延時間を制御することをさらに含む。

【0018】

本発明の一実施形態のさらなる改良として、長短コード遅延信号と長短コード信号の位相差に従って前記長短コード信号の遅延時間を制御することは、前記位相差の信号を電圧信号に変換し、前記電圧信号に従って長短コード遅延信号の遅延時間を制御することをさらに含む。

【0019】

上記発明の目的の一つを達成するために、本発明の一実施形態は、長短コード信号を半分のクロック周期で遅延させて長短コード遅延信号を生成するために使用される遅延パルス回路と、前記長短コード遅延信号に従って遅延パルス信号を生成するために使用されるパルス発生器と、クロック端に長短コード信号が結合されて長短コード信号に従ってクロック信号のローレベルを生成し、リセット端が前記パルス発生器の出力端に結合され、前記クロックトリガーは前記遅延パルス信号に従ってクロック信号のハイレベルを生成するために使用されるクロックトリガーと、クロック端が前記クロックトリガーの出力端に結合され、データ端に前記長短コード信号が結合され、前記デジタル信号はトリガークロック信号に基づきデジタルハイレベルまたはデジタルローレベルを生成するために使用されるデジタル信号トリガーと、を含む、シングルチャネル通信の復号化回路を提供する。

【0020】

本発明の一実施形態のさらなる改良として、前記遅延パルス回路は遅延回路とパルス回路を備え、前記遅延回路は、前記長短コード信号を長短コード遅延信号に変換するために使用される遅延回路中間段と、長短コード遅延信号と長短コード信号間の位相差を検出するために使用される周波数・位相弁別器と、前記位相差を電流信号に変換するために使用されるチャージポンプと、前記電流信号を電圧信号に変換するために使用されるローパスフィルタと、を備え、前記遅延回路中間段は前記ローパスフィルタに結合され、前記遅延回路中間段は前記電圧信号を受信して長短コード遅延信号の遅延時間を制御するために使用される。

【0021】

本発明の一実施形態のさらなる改良として、前記復号化回路はフリップフロップ検出器、発振器およびデータセレクターをさらに備え、非通信時、前記フリップフロップ検出器はローレベルを出力し、前記データセレクターは前記発振器の出力を遅延ロックループに結合し、電圧信号を確定させ、通信時、前記フリップフロップ検出器はハイレベルを出力し、前記データセレクターは前記長短コード信号を前記遅延パルス回路に結合する。

【発明の効果】

【0022】

本発明は従来技術と比較すると少なくとも以下の有益な技術的効果を有する。
（１）長短コード符号化方法を使用してデータ信号とクロック信号を融合して通信を行うため、効率がより高く、消費電力がより低い。
（２）シングルチャネル通信をサポートすることによりチップパッケージングとルーティングを減少し、チップ製造コストを低減することができる。
（３）符号化回路と復号化回路の構造は簡単であり、回路設計複雑さを低減することができる。
（４）通信確立時間が短い。

【図面の簡単な説明】

【0023】

【図1】従来技術の通信回路を示す模式図である。

【図2】別の従来技術の通信回路を示す模式図である。

【図3】さらに別の従来技術の通信回路を示す模式図である。

【図4】本発明の通信回路構造を示す模式図である。

【図5】本発明の符号化タイミングを示す模式図である。

【図6】本発明の符号化方法の流れを示す模式図である。

【図7】本発明の符号化回路構造を示す模式図である。

【図8】本発明の符号化回路タイミングを示す模式図である。

【図9】本発明の別の符号化方法流れを示す模式図である。

【図10】本発明の別の回路構造を示す模式図である。

【図11】本発明の別の回路タイミングを示す模式図である。

【図12】本発明の復号化方法流れを示す模式図である。

【図13】本発明の復号化回路構造を示す模式図である。

【図14】本発明の復号化回路タイミングを示す模式図である。

【図15】本発明の復号化回路に含まれる遅延回路の構造を示す模式図である。

【図16】本発明の復号化回路に含まれる制御電圧を予め確立する回路の構造を示す模式図である。

【発明を実施するための形態】

【0024】

以下、当業者が本発明の技術的解決策を理解するのを助けるために、図面を参照して本発明の技術的解決策をさらに詳細に説明する。以下、符号化・復号化の順序に従って本発明の技術的解決策を説明する。

【0025】

＜符号化方法＞
図４を参照すると、デジタル絶縁チップまたは絶縁アンプチップなどの通信回路構造を示す模式図である。通信回路は、ソース側４０１とセカンダリ側４０３を含み、ソース側４０１は通信データを送信し、セカンダリ側４０３は通信データを受信する。ソース側４０１はエンコーダ４０２とトランスミッタ４０４を含み、セカンダリ側４０３は受信器４０６とデコーダ４０８を含む。

【0026】

トランスミッタ４０４と受信器４０６は絶縁コンデンサー４１０を介して互いに結合される。エンコーダ４０２の入力端は、データ信号ＴＤとクロック信号ＴＣＬＫを受信するために使用され、デコーダ４０８の出力端はデジタル信号ＲＤとクロック信号ＲＣＬＫを出力する。

【0027】

図５は、本発明のデータ信号ＴＤ、クロック信号ＴＣＬＫおよび長短コード信号ＷＮＰの符号化タイミングを示す模式図であり、符号化方法を使用してクロック信号ＴＣＬＫとデータ信号ＴＤを合成して長短コード信号ＷＮＰを生成する。

【0028】

長短コード信号ＷＮＰは長コード信号ＷＰと短コード信号ＮＰを含み、長コード信号ＷＰのパルス幅はクロック信号ＴＣＬＫと一致し、短コード信号ＮＰのパルス幅はクロック信号ＴＣＬＫと一致し、長コード信号ＷＰは短コード信号ＮＰのデューティとは異なる。

【0029】

長コード信号ＷＰのハイ・ローレベルのデューティ比は短コード信号ＮＰのハイ・ローレベルのデューティ比よりも大きい。長コード信号ＷＰは、データ信号ＴＤが「１」であることを示し、短コード信号ＮＰは、データ信号ＴＤが「０」であることを示す。

【0030】

長コード信号ＷＰまたは短コード信号ＮＰのパルス幅は１つのクロック周期Ｔｃｌｋであり、長短コード信号ＷＮＰのデューティ比は関係式Ｔｃｌｋ＝ＴＳ＋ＴＬを満たす。ここで、Ｔｃｌｋはクロック周期であり、ＴＳは短コード信号ＮＰのハイレベル時間であり、ＴＬは長コード信号ＷＰのハイレベル時間であり、ＴＳはＴＬと等しくない。図面に示すように、長コード信号ＷＰのローレベルは短コード信号ＮＰのハイレベルのパルス幅と等しい。

【0031】

上記長短コード符号化方法により、データ信号ＴＤとクロック信号ＴＣＬＫを融合して通信を行うため、効率がより高く消費電力がより低くなる。同時に、シングルチャネル通信をサポートすることによりチップパッケージングとルーティングを低減し、チップ製造コストを低減することができる。そして、符号化回路と復号化回路の構造が簡単であり、回路設計複雑さを低減することができる。

【0032】

なお、本発明は、１を示す発振信号（ＯＮ）と０を示す発振信号（ＯＦＦ）を用いる従来のＯＯＫ法と根本的に異なる。本発明では、異なるデューティ比の長短コード信号ＷＮＰはＯＯＫ法で送信される。すなわちＯＮで長短コード信号ＷＮＰ中のハイレベルを送信し、ＯＦＦで長短コード信号ＷＮＰ中のローレベルを送信する。つまり、ＯＮまたはＯＦＦでハイ・ローレベルを示すが、データ信号ＴＤの内容は長短コード信号ＷＮＰの異なるデューティ比で示される。

【0033】

＜符号化方法１＞
図６は、長短コード符号化方法の流れを示す模式図である。この方法は、「クロック信号」を取得した後、
６０２：クロック信号に基づき第１遅延クロック信号を生成すること、
６０４：第１遅延クロック信号に基づきパルス信号を生成すること、
６０６：パルス信号に基づき長コード信号のハイレベルと短コード信号のハイレベルを生成すること、
６０８：第１遅延クロック信号に従って第２遅延クロック信号を生成すること、
６１０：第２遅延クロック信号に従って短コード信号のローレベルを生成すること、
６１２：クロック信号に基づき長コード信号のローレベルを生成すること、
６１４：第１遅延クロック信号とデータ信号に従ってデータ遅延信号を生成すること、
６１６：データ信号に従って長コード信号または短コード信号を選択して長短コード信号を生成すること、を含む。

【0034】

以下、図７に示す回路構造および図８に示すタイミングを使用してステップ６０２～６１６をさらに詳細に説明する。

【0035】

図７および他の図面に含まれる遅延回路、パルス発生器、トリガー、データセレクターなどの回路はいずれも標準的な装置であり、本発明はこれらの標準的な装置を説明することなく、当業者は獲得した知識に従って実施することができる。

【0036】

クロック信号ＴＣＬＫは第１遅延回路（Ｄｅｌａｙ）７０２に結合され、第１遅延回路７０２の出力端はパルス発生器（Ｏｎｅ-ｓｈｏｔ）７０６に結合されている。パルス発生器７０６は図７の右下に示すタイミングに従って動作し、その出力端が長コードトリガー７０８と短コードトリガー７１０のリセット端Ｓに結合され、長コードトリガー７０８と短コードトリガー７１０のデータ端Ｄは接地され、長コードトリガー７０８と短コードトリガー７１０の出力端Ｑはそれぞれデータセレクター７１２の第１入力端（ＭＵＸの１番目端（ＭＵＸはＭｕｌｔｉｐｌｅｘｅｒ、日本語でデータセレクターと呼ぶ））と第２入力端（ＭＵＸの０番目端）に結合されている。第２遅延回路（Ｄｅｌａｙ）７０４の入力端は第１遅延回路７０２の出力端に結合され、第２遅延回路７０４の出力端は短コードトリガー７１０のクロック端に結合され、第１遅延回路７０２の出力端は選択トリガー７１６のクロック端に結合され、データ信号ＴＤは選択トリガー７１６のデータ端Ｄに結合され、選択トリガー７１６の出力端Ｑはデータセレクター７１２の選択端Ｓｅｌに結合されている。データセレクター７１２は長短コード信号ＷＮＰを出力するための出力端をさらに含む。

【0037】

図６～図８を参照すると、ステップ６０２では、クロック信号に基づきＴＣＬＫ第１遅延クロック信号ＴＤ１を生成する。第１遅延回路７０２はクロック信号ＴＣＬＫに基づき第１遅延クロック信号ＴＤ１を生成する。第１遅延クロック信号ＴＤ１のクロック信号ＴＣＬＫに対する遅延時間はＴＳである。

【0038】

ステップ６０４では、第１遅延クロック信号ＴＤ１に従ってパルス信号を生成する。第１遅延クロック信号ＴＤ１の立上り側はパルス発生器７０６をトリガーし、パルス発生器７０６は第１遅延クロック信号ＴＤ１に従ってパルス信号を生成する。このパルス信号は長コードトリガー７０８と短コードトリガー７１０のリセット端Ｓに送信される。

【0039】

ステップ６０６では、長コードトリガー７０８と短コードトリガー７１０はパルス信号に従って長コード信号ＷＰのハイレベル８０２２と短コード信号ＮＰのハイレベル８０２４を生成する。パルス信号がなくなった後、長コード信号ＷＰと短コード信号ＮＰはハイレベル状態を維持することができる。

【0040】

ステップ６０８とステップ６１０では、第１遅延クロック信号ＴＤ１に従って第２遅延クロック信号ＴＤ２を生成する。第２遅延回路７０４は第１遅延クロック信号ＴＤ１に従って第２遅延クロック信号ＴＤ２を生成する。第２遅延クロック信号ＴＤ２の第１遅延クロック信号ＴＤ１に対する遅延時間はＴＳである。

【0041】

第２遅延クロック信号ＴＤ２の立上り側が発生すると、短コードトリガー７１０のクロック端はハイレベルであり、短コードトリガー７１０はローレベルを出力し、データ端Ｄは接地される。これにより、短コード信号ＮＰのローレベル８０４を生成する。

【0042】

ステップ６１２では、クロック信号に基づき長コード信号ＷＰのローレベル８０８を生成する。次のクロック周期の立上り側８０６が到着するとき、長コードトリガー７０８のクロック端がクロック信号を受信して、データ端Ｄのレベルを出力するようにトリガーし、データ端Ｄが接地される。この時、出力信号は長コード信号ＷＰのローレベル８０８を形成する。

【0043】

ステップ６１４では、第１遅延クロック信号ＴＤ１とデータ信号ＴＤに従ってデータ遅延信号ＴＤＤ１を生成する。第１遅延クロック信号ＴＤ１はクロック信号ＴＣＬＫまたはデータ信号ＴＤよりもＴＳだけ遅延し、データ信号ＴＤはクロック信号ＴＣＬＫに同期しているため、第１遅延クロック信号ＴＤ１をクロック源として、データ信号ＴＤが選択トリガー７１６のデータ端に結合された後、データ遅延信号ＴＤＤ１が同期して生成される。すなわち、データ遅延信号ＴＤＤ１のデータ信号ＴＤに対する遅延時間はＴＳである。

【0044】

ステップ６１６では、データ信号ＴＤに従って長コード信号ＷＰまたは短コード信号ＮＰを選択して長短コード信号ＷＮＰを生成する。データ遅延信号ＴＤＤ１はデータセレクター７１２の選択端Ｓｅｌに結合されており、データ遅延信号ＴＤＤ１がハイレベルである場合、長コード信号ＷＰつまり図中の第１入力端の入力信号を選択して出力し、データ遅延信号ＴＤＤ１がローレベルである場合、短コード信号ＮＰつまり図中の第２入力端の入力信号を選択して出力する。データ遅延信号ＴＤＤ１は長短コード信号ＷＮＰに同期し、データ遅延信号ＴＤＤ１に従って長コード信号ＷＰまたは短コード信号ＮＰを選択して出力し、長短コード信号ＷＮＰの符号化を形成する。

【0045】

＜符号化方法２＞
図９を参照すると、本発明が提供する別のシングルチャネル通信の符号化方法が示されている。この方法は、「クロック信号」を取得した後、
９０２：クロック信号に基づき第１パルス信号を生成すること、
９０４：クロック信号に基づき第１遅延クロック信号を生成すること、
９０６：第１遅延クロック信号に基づき第２遅延クロック信号を生成すること、
９０８：第２遅延クロック信号に基づき第２パルス信号を生成すること、
９１０：第１遅延クロック信号に基づき第３パルス信号を生成すること、
９１２：第３パルス信号に基づき長コード信号のハイレベルまたは短コード信号のハイレベルを生成すること、
９１４：データ信号と第１遅延クロック信号に基づきデータ遅延信号を生成すること、
９１６：データ遅延信号に従って第１パルス信号または第２パルス信号を選択すること、
９１８：選択された第２パルス信号に従って短コード信号のローレベルを生成すること、
９２０：選択された第１パルス信号に従って長コード信号のローレベルを生成すること、を含む。

【0046】

以下、図１０に示す回路構造と図１１に示すタイミングチャートを使用してステップ９０２～９２０をさらに詳細に説明する。

【0047】

図１０を参照すると、符号化回路は第１遅延回路（Ｄｅｌａｙ）１００２、第２遅延回路（Ｄｅｌａｙ）１００４、第１パルス発生器（Ｏｎｅ-ｓｈｏｔ１）１００６、第２パルス発生器（Ｏｎｅ-ｓｈｏｔ２）１００８、第３パルス発生器（Ｏｎｅ-ｓｈｏｔ３）１０１４、データセレクター（ＭＵＸ）１０１０、選択トリガー１０１２、出力トリガー１０１６を含む。

【0048】

クロック信号ＴＣＬＫは第１遅延回路１００２、第１パルス発生器１００６に結合されている。第１遅延回路１００２の出力端は第２遅延回路１００４の入力端に結合され、第２遅延回路１００４の出力端は第２パルス発生器１００８の入力端に結合され、第２パルス発生器１００８の出力端はデータセレクター１０１０の第２入力端（ＭＵＸの０番目端）に結合されている。

【0049】

第１パルス発生器１００６の出力端はデータセレクター１０１０の第１入力端（ＭＵＸの１番目端）に結合され、データ信号ＴＤは選択トリガー１０１２のデータ入力端Ｄに結合され、選択トリガー１０１２の出力端Ｑはデータセレクター１０１０の選択端Ｓｅｌに結合され（すなわちデータセレクター１０１０の選択端Ｓｅｌはデータ遅延信号ＴＤＤ１に結合される）、第３パルス発生器１０１４の出力端は出力トリガー１０１６のリセット端Ｓに結合され、出力トリガー１０１６のクロック端はデータセレクター１０１０の出力端に結合されてノードＡ（Ｎｏｄｅ Ａ）を形成する。出力トリガー１０１６は接地されたデータ端Ｄと長短コード信号ＷＮＰを出力するための出力端Ｑをさらに含む。

【0050】

図９～図１１を参照すると、ステップ９０２では、クロック信号ＴＣＬＫに基づきノードＡ（Ｎｏｄｅ Ａ）で第１パルス信号Ｐ１を生成し、クロック信号の立上り側１１０２が第１パルス発生器１００６をトリガーし、第１パルス発生器１００６は第１遅延クロック信号（すなわち立上り側１１０２）に基づき第１パルス信号Ｐ１を生成する。この第１パルス信号Ｐ１はデータセレクター１０１０の第１入力端に入力される。

【0051】

ステップ９０４では、クロック信号ＴＣＬＫに基づき第１遅延クロック信号ＴＤ１を生成する。第１遅延回路１００２はクロック信号ＴＣＬＫに基づき第１遅延クロック信号ＴＤ１を生成し、第１遅延クロック信号ＴＤ１は第２遅延クロック信号ＴＤ２の基礎となる。第１遅延クロック信号ＴＤ１のクロック信号に対する遅延時間はＴＳである。

【0052】

ステップ９０６では、第１遅延クロック信号ＴＤ１に基づき第２遅延クロック信号ＴＤ２を生成する。第２遅延回路１００４は第１遅延信号ＴＤ１に従って第２遅延クロック信号ＴＤ２を生成し、第２遅延クロック信号ＴＤ２の第１遅延クロック信号ＴＤ１に対する遅延時間はＴＳである。

【0053】

ステップ９０８では、第２遅延クロック信号ＴＤ２に基づき第２パルス信号Ｐ２を生成する。第２パルス発生器１００８は第２遅延クロック信号ＴＤ２に基づき第２パルス信号Ｐ２を生成する。この第２パルス信号Ｐ２は出力トリガー１０１６にローレベルを出力させるために使用される。

【0054】

ステップ９１０では、第１遅延クロック信号ＴＤ１に基づき第３パルス信号（タイミングでは図示しない）を生成する。第３パルス発生器１０１４は第１遅延クロック信号ＴＤ１に基づき第３パルス信号を生成する。

【0055】

ステップ９１２では、この第３パルス信号が出力トリガー１０１６をリセットして長コード信号ＷＰのハイレベル１１０４または短コード信号ＮＰのハイレベル１１０６を生成する（長コード信号ＷＰと短コード信号ＮＰは長短コード信号ＷＮＰに記録される）。

【0056】

ステップ９１４では、データ信号ＴＤと第１遅延クロック信号ＴＤ１に従ってデータ遅延信号ＴＤＤ１を生成する。選択トリガー１０１２のクロック端は第１遅延クロック信号ＴＤ１を受信し、データ端Ｄにデータ信号ＴＤが結合され、出力端Ｑはデータ遅延信号ＴＤＤ１を出力する。このデータ遅延信号ＴＤＤ１は第１遅延クロック信号ＴＤ１に同期している。

【0057】

ステップ９１６では、データ遅延信号ＴＤＤ１に従って第１パルス信号Ｐ１または第２パルス信号Ｐ２を選択する。データセレクター１０１２はデータ遅延信号ＴＤＤ１に従って第１パルス信号Ｐ１または第２パルス信号Ｐ２を選択する。データ遅延信号ＴＤＤ１がハイレベルである場合、データセレクター１０１２は第１パルス信号Ｐ１を出力し、データ遅延信号ＴＤＤ１がローレベルである場合、データセレクター１０１２は第２パルス信号Ｐ２を出力する。

【0058】

ステップ９２０では、選択された第１パルス信号Ｐ１に従って長コード信号ＷＰのローレベル１１０８を生成する。第１パルス信号Ｐ１の立上り側はクロック信号ＴＣＬＫの立上り側と一致しているので、第１パルス信号Ｐ１が出力トリガー１０１６に長コード信号ＷＰのローレベル１１０８を生成させた後、第３パルス発生器１０１４がパルス信号を生成し、出力トリガー１０１６の出力レベルを再度プルアップして長コード信号ＷＰのハイレベル１１０４を形成し、１回の長コード符号化を完了する。

【0059】

ステップ９１８では、選択された第２パルス信号Ｐ２に従って短コード信号ＮＰのローレベル１１１０を生成する。第２パルス信号Ｐ２の立上り側の第１遅延クロック信号ＴＤ１に対する遅延時間はＴＳであり、出力トリガー１０１６のハイレベルが遅延時間ＴＳだけ維持された後、出力トリガー１０１６の出力レベルが第２パルス信号Ｐ２によってプルダウンされて短コード信号ＮＰのローレベル１１１０を形成し、その後に第１遅延クロック信号ＴＤ１の立上り側が発生すると、第３パルス発生器１０１４はパルス信号を生成し、出力トリガー１０１６の出力レベルを再度プルアップして短コード信号ＮＰのハイレベル１１０６を形成し、１回の短コード符号化を完了する。

【0060】

＜復号化方法＞
図１２を参照すると、シングルチャネル通信の復号化方法が示されている。この方法は、「長短コード信号」を取得した後、
１２０２：長短コード信号のハイレベルに従ってクロック信号のローレベルを生成すること、
１２０４：長短コード信号に従って遅延パルス信号を生成し、遅延パルス信号の遅延時間は半分のクロック周期であること、
１２０６：遅延パルス信号に従ってクロック信号のハイレベルを生成すること、
１２０８：クロック信号と長短コード信号に基づきデジタル信号を生成すること、を含む。

【0061】

以下、図１３に示す回路構造と図１４に示すタイミングチャートを使用してステップ１２０２～１２０８をさらに詳細に説明する。

【0062】

図１３を参照すると、回路構造は遅延パルス回路（Ｄｅｌａｙ ０．５Ｔｃｌｋ）１３０２、パルス発生器（Ｏｎｅ-ｓｈｏｔ）１３０４、クロックトリガー１３０６、デジタル信号トリガー１３０８を含む。

【0063】

遅延パルス回路１３０２に長短コード信号ＷＮＰが結合され、遅延パルス回路１３０２の出力端はパルス発生器１３０４に結合され、デジタル信号トリガー１３０８のデータ端Ｄに長短コード信号ＷＮＰが結合され、クロックトリガー１３０６のクロック端は長短コード信号ＷＮＰに結合され、クロックトリガー１３０６のリセット端Ｓは遅延パルス信号ＳＥＴを受信するためにパルス発生器１３０４の出力端に結合され、クロックトリガー１３０６の出力端Ｑはクロック信号ＲＣＬＫを出力するためにデジタル信号トリガー１３０８のクロック端に結合されている。クロックトリガー１３０６は、接地されたデータ端Ｄをさらに含み、デジタル信号トリガー１３０８はデジタル信号ＲＤを出力するための出力端Ｑをさらに含む。

【0064】

図１２～図１４を参照すると、ステップ１２０２では、長短コード信号ＷＮＰのハイレベルに従ってクロック信号ＲＣＬＫのローレベル１４０２を生成する。長短コード信号ＷＮＰの立上り側１４０４がクロックトリガー１３０６に入力された後、クロックトリガー１３０６の出力端Ｑはデータ端Ｄのローレベル１４０２（クロック信号ＲＣＬＫに含まれる）を出力する。すなわちクロックトリガー１３０６は長短コード信号ＷＮＰに従ってクロック信号ＲＣＬＫのローレベルを生成する。

【0065】

ステップ１２０４では、長短コード信号ＷＮＰに従って遅延パルス信号ＳＥＴを生成する。遅延パルス信号ＳＥＴの遅延時間は半分のクロック周期（０．５Ｔｃｌｋ）である。遅延パルス回路１３０２は、長短コード信号ＷＮＰを半分のクロック周期で遅延させ長短コード遅延信号を生成し、パルス発生器１３０４はこの長短コード遅延信号に従って遅延パルス信号ＳＥＴを生成する。言い換えれば、遅延パルス信号ＳＥＴの立上り側１４０８から長短コード信号ＷＮＰの立上り側１４０４までの長さは半分のクロック周期である。

【0066】

ステップ１２０６では、この遅延パルス信号ＳＥＴはクロックトリガー１３０６の出力端Ｑをリセットして出力ハイレベルを出力させ、クロック信号ＲＣＬＫのハイレベルを構成する。

【0067】

ステップ１２０２～１２０６を繰り返して、複数のクロック信号ＲＣＬＫを生成することができる。

【0068】

ステップ１２０８では、クロック信号ＲＣＬＫと長短コード信号ＷＮＰに基づきデジタル信号ＲＤを生成する。

【0069】

デジタル信号トリガー１３０８はクロック信号ＲＣＬＫに基づきデジタル信号ＲＤ内に含まれるデジタルハイレベルまたはデジタルローレベル１４０６を生成する。

【0070】

クロック信号ＲＣＬＫの立上り側１４１０はデータ信号のちょうど中間位置（半分周期）にあるので、デジタル信号トリガー１３０８の出力信号は、出力した復号化ハイ・ローレベル信号は長短コード信号ＷＮＰの符号化にちょうど対応するように、長コード信号ＷＰのハイレベルまたは短コード信号ＮＰのローレベルである。

【0071】

上記方法をさらに改良し、長短コード信号ＷＮＰに従って遅延パルス信号ＳＥＴを生成することは、長短コード信号ＷＮＰに従って長短コード遅延信号を生成すること、長短コード遅延信号と長短コード信号ＷＮＰの位相差に従って長短コード信号ＷＮＰの遅延時間を制御することをさらに含む。

【0072】

上記方法をさらに改良し、長短コード遅延信号と長短コード信号ＷＮＰの位相差に従って長短コード信号ＷＮＰの遅延時間を制御することは、位相差に対応する位相差信号を電圧信号に変換すること、電圧信号に従って長短コード遅延信号の遅延時間を制御することをさらに含む。

【0073】

図１５に示すシングルチャネル通信の復号化回路を参照すると、図１３中の遅延パルス回路１３０２の遅延回路の内部構造を有し、遅延パルス回路１３０２はパルス回路をさらに含んでもよい。具体的に、長短コード信号ＷＮＰを長短コード遅延信号ＷＮＰＤに変換するために使用される遅延回路中間段１５０２と、長短コード遅延信号ＷＮＰＤと長短コード信号ＷＮＰ間の位相差を検出するために使用される周波数・位相弁別器１５０４と、位相差を電流信号に変換するために使用されるチャージポンプ１５０６と、電流信号を電圧信号Ｖｃｔｒｌに変換するために使用されるローパスフィルタ１５０８と、含み、遅延回路中間段１５０２はローパスフィルタ１５０８の出力端に結合され、遅延回路中間段１５０２は電圧信号Ｖｃｔｒｌを受信して長短コード遅延信号ＷＮＰＤの遅延時間を制御するために使用される。

【0074】

上記の周波数・位相弁別器１５０４～ローパスフィルタ１５０８によって形成される、位相信号から電圧信号へのフィードバック回路は、遅延回路の時間を精度よく制御し、その遅延時間をより微細に制御することができ、復号化回路の他の部分と組み合わせることによって、正確なクロック信号ＲＣＬＫを復元することができる。

【0075】

前記他の部分は図１３中の回路と同様に、パルス発生器Ｏｎｅ-ｓｈｏｔ、クロックトリガーおよびデジタル信号トリガーを含む。ここで、パルス発生器Ｏｎｅ-ｓｈｏｔの入力端に長短コード遅延信号ＷＮＰＤが結合され、出力端はクロックトリガーのリセット端Ｓに結合されて遅延パルス信号Ｓｅｔを出力する。クロックトリガーのデータ端Ｄは接地され、クロック端に長短コード信号ＷＮＰが結合され、出力端Ｑからクロック信号ＲＣＬＫを出力する。デジタル信号トリガーのクロック端は、クロックトリガーの出力端Ｑに結合され、データ端Ｄに長短コード信号ＷＮＰが結合され、出力端Ｑはデジタル信号ＲＤを出力する。

【0076】

図１６を参照すると、図１５を基に、制御電圧を予め確立するための回路を追加し、フリップフロップ検出器６０２、発振器６０４（周期Ｔ_ｏｓｃ）、およびデータセレクター（ＭＵＸ）６０８を含む。発振器６０４はデータセレクター６０８の第２入力端（ＭＵＸの０番目端）に結合され、長短コード信号ＷＮＰはデータセレクター６０８の第１入力端（ＭＵＸの１番目端）とフリップフロップ検出器６０２の入力端に結合され、フリップフロップ検出器６０２の出力端はデータセレクター６０８の選択端Ｓｅｌに結合されて、データセレクター６０８の出力端で図１５中回路のＷＮＰ入力を置き換える。

【0077】

非通信時、フリップフロップ検出器６０２はローレベルを出力し、データセレクター６０８は発振器６０４の出力を遅延ロックループ（後側の遅延回路中間段１５０２、周波数・位相弁別器、チャージポンプ、ローパスフィルタによって形成される回路）に結合し、電圧信号Ｖｃｔｒｌを確立する。

【0078】

通信時、フリップフロップ検出器６０２はハイレベルを出力し、データセレクター６０８は長短コード信号ＷＮＰを遅延パルス回路に結合する。

【0079】

回路の他の部分は図１５中の回路と同様に、パルス発生器Ｏｎｅ-ｓｈｏｔ、クロックトリガー、およびデジタル信号トリガーを含む。ここで、パルス発生器Ｏｎｅ-ｓｈｏｔの入力端は長短コード遅延信号ＷＮＰＤに結合され、出力端はクロックトリガーのリセット端Ｓに結合されて遅延パルス信号Ｓｅｔを出力し、クロックトリガーのデータ端Ｄは接地され、クロック端に長短コード信号ＷＮＰが結合され、出力端Ｑからクロック信号ＲＣＬＫを出力し、デジタル信号トリガーのクロック端は、クロックトリガーの出力端Ｑに結合され、データ端Ｄに長短コード信号ＷＮＰが結合され、出力端Ｑはデジタル信号ＲＤを出力する。同時に、周波数・位相弁別器は２つの出力端を介してチャージポンプに結合されて、制御信号ＵＰとＤＯＷＮを出力する。

【0080】

非通信時、遅延ロックループは電圧制御遅延線（遅延回路中間段１５０２を含む）の電圧信号Ｖｃｔｒｌを既に確立しており、この電圧信号Ｖｃｔｒｌは通信時の最終電圧信号に近いため、通常のクロックデータ回復回路が必要とする確立時間がなく、長短コード信号ＷＮＰが到着すると正確な通信を実現でき、高速通信確立を達成することができる。

【0081】

以上、本発明の技術内容および技術的特徴を説明したが、当業者は、本発明の精神から逸脱することなく、本発明の教示および開示に基づいて依然として様々な置換および修正を行うことができるので、本発明の保護範囲は実施例の開示内容に限定されず、本発明から逸脱しない置換および修正は、すべて本発明の特許請求の範囲に含まれるものとする。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【国際調査報告】