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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-08-29
(54)【発明の名称】ノイズ低減を備えたイメージングシステム
(51)【国際特許分類】
H04N 25/30 20230101AFI20240822BHJP
H04N 23/30 20230101ALI20240822BHJP
H04N 25/617 20230101ALI20240822BHJP
H04N 25/46 20230101ALI20240822BHJP
【ＦＩ】
H04N25/30
H04N23/30
H04N25/617
H04N25/46
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024517160
(86)(22)【出願日】2022-09-17
(85)【翻訳文提出日】2024-04-08
(86)【国際出願番号】 US2022043910
(87)【国際公開番号】W WO2023044081
(87)【国際公開日】2023-03-23
(31)【優先権主張番号】63/245,459
(32)【優先日】2021-09-17
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】517023736
【氏名又は名称】ヴァレックス イメージング コーポレイション
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】ヴァイスフィールド、リチャード
(72)【発明者】
【氏名】フリーストン、スティーブン
【テーマコード（参考）】
5C024
【Ｆターム（参考）】
5C024AX11
5C024CX03
5C024GX02
5C024GX16
5C024GY31
5C024HX04
5C024HX09
5C024HX13
(57)【要約】
実施形態は、イメージングアレイの複数のゲート線のうちの第１のゲート線に第１のパルスを印加することと、第１のパルスを印加している間に複数のゲート線のうちの他のゲート線に第２のパルスを印加することであって、第２のパルスは第１のパルスとは逆の極性を有する、印加することと、第１のパルスを印加している間にサンプリング回路を使用して第１のゲート線に結合されたピクセルをサンプリングすることと、を含む。
【選択図】図２
【選択図】図２
【特許請求の範囲】
【請求項1】
イメージングアレイの複数のゲート線のうちの第１のゲート線に第１のパルスを印加することと、前記第１のパルスを印加している間に前記複数のゲート線のうちの他のゲート線に第２のパルスを印加することであって、前記第２のパルスは前記第１のパルスとは逆の極性を有する、印加することと、
前記第１のパルスを印加している間にサンプリング回路を使用して前記第１のゲート線に結合されたピクセルをサンプリングすることと、
を含む、方法。
【請求項2】
前記第１のパルスを印加する前に前記サンプリング回路をリセットすることをさらに含む、請求項１に記載の方法。
【請求項3】
前記サンプリング回路をリセットした後、前記第１のパルスを印加する前に、前記第１のゲート線に結合された前記ピクセルに関連するリセット信号をサンプリングすることをさらに含む、請求項２に記載の方法。
【請求項4】
前記サンプリング回路の出力をクランプすることをさらに含む、請求項１に記載の方法。
【請求項5】
前記サンプリング回路の前記出力の前記クランプを前記第１のパルスの開始後に動作するようにゲート制御することをさらに含む、請求項４に記載の方法。
【請求項6】
前記第２のパルスの電圧を生成することと、前記第２のパルスの前記電圧をフィルタリングすることと、
をさらに含む、請求項１に記載の方法。
【請求項7】
前記イメージングアレイのモード変更後に前記第２のパルスの前記電圧の前記フィルタリングをバイパスすることをさらに含む、請求項６に記載の方法。
【請求項8】
前記第２のパルスの前記電圧の前記フィルタリングの前記バイパスを無効にすることをさらに含む、請求項７に記載の方法。
【請求項9】
前記イメージングアレイのモード変更後に、所定の時間の間、前記第２のパルスの前記電圧の前記フィルタリングをバイパスすることをさらに含む、請求項６に記載の方法。
【請求項10】
前記第１のゲート線を含む前記複数のゲート線のうちの複数の隣接するゲート線のセットに前記第１のパルスを印加することをさらに含み、
前記他のゲート線は、前記複数の隣接するゲート線のセットを含まない、
請求項１から９のいずれか一項に記載の方法。
【請求項11】
前記イメージングアレイの暗レベルを測定することと、前記暗レベルに基づいて前記第２のパルスの電圧を設定することと、
をさらに含む、請求項１から９のいずれか一項に記載の方法。
【請求項12】
複数のピクセルを含むイメージングアレイと、前記イメージングアレイの複数のゲート線に電圧を印加するように構成される行ドライバと、
前記イメージングアレイの前記ピクセルから信号をサンプリングするように構成されるサンプリング回路と、
前記行ドライバ及び前記サンプリング回路に結合された制御ロジックと、
を備え、前記制御ロジックは、
前記複数のゲート線のうちの第１のゲート線に第１のパルスを印加するように前記行ドライバを制御することと、
前記第１のパルスを印加している間に前記複数のゲート線のうちの他のゲート線に第２のパルスを印加するように前記行ドライバを制御することであって、前記第２のパルスは前記第１のパルスとは逆の極性を有する、制御することと、
前記第１のパルスを印加している間に前記第１のゲート線に結合されたピクセルをサンプリングするように前記サンプリング回路を制御することと、
を実行するように構成される、システム。
【請求項13】
前記制御ロジックは、前記第１のパルスを印加する前に前記サンプリング回路をリセットすること
を実行するようにさらに構成される、請求項１２に記載のシステム。
【請求項14】
前記制御ロジックは、前記サンプリング回路をリセットした後、前記第１のパルスを印加する前に、前記第１のゲート線に結合された前記ピクセルに関連するリセット信号をサンプリングするように前記サンプリング回路を制御することを実行するようにさらに構成される、請求項１３に記載のシステム。
【請求項15】
前記制御ロジックは、前記第１のゲート線を含む前記複数のゲート線のうちの複数の隣接するゲート線のセットに前記第１のパルスを印加するように前記行ドライバを制御することを実行するようにさらに構成され、
前記他のゲート線は、前記複数の隣接するゲート線のセットを含まない、
請求項１２から１４のいずれか一項に記載のシステム。
【請求項16】
前記制御ロジックは、前記サンプリング回路の出力をクランプすることと、
前記サンプリング回路の前記出力の前記クランプを前記第１のパルスの開始後に動作するようにゲート制御することと、
を実行するようにさらに構成される、請求項１２から１４のいずれか一項に記載のシステム。
【請求項17】
前記第２のパルスの電圧を生成するように構成される電圧発生器と、前記第２のパルスの前記電圧をフィルタリングするように構成されるフィルタと、をさらに備え、
前記制御ロジックは、
前記イメージングアレイのモード変更後に前記フィルタをバイパスすることと、
前記フィルタの前記バイパスを無効にすることと、
を実行するようにさらに構成される、請求項１２から１４のいずれか一項に記載のシステム。
【請求項18】
前記制御ロジックは、前記イメージングアレイの暗レベルを測定することと、
前記暗レベルに基づいて前記第２のパルスの電圧を設定することと、
を実行するようにさらに構成される、請求項１７に記載のシステム。
【請求項19】
イメージングアレイの複数のゲート線のうちの第１のゲート線に第１のパルスを印加するための手段と、前記第１のパルスを印加している間に前記複数のゲート線のうちの他のゲート線に第２のパルスを印加するための手段であって、前記第２のパルスは前記第１のパルスとは逆の極性を有する、印加するための手段と、
前記第１のパルスを印加している間に前記第１のゲート線に結合されたピクセルをサンプリングするための手段と、
を備える、システム。
【請求項20】
前記第２のパルスの電圧を生成するための手段と、前記第２のパルスの前記電圧をフィルタリングするための手段と、
前記イメージングアレイのモード変更後に前記第２のパルスの前記電圧の前記フィルタリングをバイパスするための手段と、
をさらに備える、請求項１９に記載のシステム。
【発明の詳細な説明】
【背景技術】
【0001】
Ｘ線イメージングシステムは、入射Ｘ線に応答して２次元の画像またはビデオを生成するために使用され得る。イメージングアレイのピクセルにノイズが蓄積し得る。相関二重サンプリングなどの様々な技術によりノイズが低減または排除され得るが、ピクセル自体のノイズは残り得る。
【図面の簡単な説明】
【0002】
【図1A】いくつかの実施形態によるイメージングシステムのブロック図である。
【図2】いくつかの実施形態によるイメージングシステムの動作のフローチャートである。
【図3】いくつかの実施形態によるイメージングシステムのタイミング図である。
【図4】２レール読み出し技術のタイミング図である。
【図5】オンオフ読み出し技術のタイミング図である。
【図6】いくつかの実施形態によるリセット付きのイメージングシステムの動作のフローチャートである。
【図7】いくつかの実施形態によるイメージングシステムの動作のフローチャートである。
【図8】いくつかの実施形態によるイメージングシステムのタイミング図である。
【図9】いくつかの実施形態によるクランプ付きのイメージングシステムの動作のフローチャートである。
【図10A】いくつかの実施形態によるイメージングシステムのブロック図である。
【図11】いくつかの実施形態による補償電圧の生成のフローチャートである。
【図12】いくつかの実施形態による２Ｄ Ｘ線イメージングシステムのブロック図である。
【発明を実施するための形態】
【0003】
いくつかの実施形態は、ノイズ低減を備えたイメージングシステムに関する。薄膜トランジスタ（ＴＦＴ）Ｘ線検出器などのＸ線検出器における電子ノイズは、使用可能な最小のＸ線線量を決定する主要な要因の１つである。電子ノイズを最小限に抑えるための以前の解決策は、電荷増幅器及びアナログデジタルコンバータ（ＡＤＣ）の改善と、バイアス及びゲート電圧の調節と、イメージングシステムのセンサアレイ内のピクセル及びデータ線の静電容量の最小化とに焦点を当てていた。ピクセルの静電容量は、フォトダイオード層を１マイクロメートル（μｍ）超に厚くすることによって低減されており、データ線の静電容量は、線幅を最小限に抑え、より誘電率の低い層間絶縁膜を使用し、ＴＦＴの静電容量を最小限に抑えるために最小限の設計ルールで製造することができる、酸化インジウムガリウム亜鉛（ＩＧＺＯ）のような高移動度の自己整合型ＴＦＴを使用することによって低減されている。これらの要因は全て、全体的な電子ノイズの低減に寄与している。
【0004】
高移動度で最小サイズの自己整合型ＴＦＴと、低ノイズの電荷増幅器との開発により、一部のＩＧＺＯパネルでは、全体的な電子ノイズへの寄与が約４００～５００個の電子（ｅ）に低減された。このレベルの電気ノイズでは、加法性のピクセルノイズは、データ線の読み出しノイズとほぼ同じレベルになる。ピクセルノイズを最小限に抑えることは、全体的な電子ノイズを低減する上で重要であり得る。ピクセルノイズは、ピクセルキャパシタまたはピクセルキャパシタンスなどのピクセルコンポーネントから主に発生するノイズである。
【0005】
従来の読み出し方式は、前の読み出し行からの、または現在の読み出し行でＴＦＴをオフにすることからのゲート補償を提供する。この読み出し方法は、各ＴＦＴをオンにするときに生成されるゲートオン電荷を補償する。その結果、非常にフラットで良好に補償された暗画像（ｄａｒｋ ｉｍａｇｅ）が得られる。暗画像とは、Ｘ線がピクセルに入射していないときにピクセルによって生成される画像である。欠点は、この動作では２つの原因のｋＴＣノイズが蓄積されることであり、１つのｋＴＣは前の読み出しフレームからピクセルに残った電荷によるものであり、第２のｋＴＣは、画像の前の行からの、または現在のピクセルのＴＦＴをオフにした後の読み出しからの、補償ＴＦＴオフパルスによるものである。そのような読み出し動作におけるピクセルノイズは、およそ、２ｋＴＣの平方根（√２ｋＴＣ）である。１００μｍピクセルの場合、ピクセルノイズは約４５０ｅであり得、これは電荷増幅器及びデータ線の静電容量によって発生する列ノイズとほぼ同等であり得る。本明細書で説明する動作は、ピクセルノイズの影響を低減して、全体的な電子ノイズを低減し得る。ｋＴＣノイズは、ジョンソン－ナイキストノイズ、熱ノイズ、ジョンソンノイズ、またはナイキストノイズとも呼ばれるものであるが、平衡状態にある導電体内の電荷キャリア（通常は電子）の熱擾乱によって生成される電子ノイズであり、これは印加電圧とは無関係に発生する。ｋＴＣは、熱ノイズに影響を及ぼすボルツマン定数（ｋ）、温度（Ｔ：ｔｅｍｐｅｒａｔｕｒｅ）、及び静電容量（Ｃ：ｃａｐａｃｉｔａｎｃｅ）を表す頭字語である。
【0006】
図１Ａは、いくつかの実施形態によるイメージングシステムのブロック図である。図１Ｂは、図１Ａのイメージングシステムのピクセルのブロック図である。図１Ａ及び図１Ｂを参照すると、いくつかの実施形態では、イメージングシステム１００は、複数のピクセル１０４を含むイメージングアレイ１０２を含む。各ピクセルは、フォトダイオード、光検出器、そのようなデバイスを含む回路などのセンサ１０５を含む。センサ１０５は、Ｘ線、光、または他の光子を電荷または電圧に変換するように構成される。シンチレータ、直接変換材料、または他のＸ線変換材料は、イメージングアレイ１０２の一部であり、入射Ｘ線を光子に変換するように構成され得、センサ１０５は光子を電気信号に変換し得る。たとえば、シンチレータは、Ｘ線光子をセンサ１０５によって検出可能な光子に変換するように構成される様々な材料、たとえば、ヨウ化セシウム（ＣｓＩ）、タングステン酸カドミウム（ＣｄＷＯ４）、ポリビニルトルエン（ＰＶＴ）、酸硫化ガドリニウム（Ｇｄ２Ｏ２Ｓ；ＧＯＳ；Ｇａｄｏｘ）、テルビウムドープ酸硫化ガドリニウム（Ｇｄ２Ｏ２Ｓ：Ｔｂ）などを含み得る。直接変換材料の例としては、テルル化カドミウム（ＣｄＴｅ）、テルル化カドミウム亜鉛（ＣｄＺｎＴｅまたはＣＺＴ）、セレンなどが挙げられる。
【0007】
各ピクセル１０４は、対応するゲート線１０６に結合される。行のピクセル１０４は同じゲート線１０６に結合され得るが、他の実施形態では、行のピクセル１０４は複数のゲート線１０６に結合され得、行のピクセル１０４のサブセットが同じゲート線１０６に結合され得る、などとなる。ゲート線１０６は行ドライバ１０８に結合される。行ドライバ１０８は、ゲート線１０６に電圧を印加するように構成される。ゲート線１０６に印加される信号のタイミング、電圧、パルスなどによってピクセルノイズが低減され得る様々な実施形態を以下に説明する。各ピクセル１０４は、ＴＦＴなどのスイッチ１１４を介して、対応するデータ線１１２に選択的に結合可能である。スイッチ１１４は、対応するゲート線１０６上の信号に応答し得る。
【0008】
イメージングシステム１００は、ピクセル１０４からの信号をサンプリングするように構成されるサンプリング回路１１０を含む。サンプリング回路１１０は、サンプリングを実行するように構成される回路、たとえば、電荷増幅器、ＡＤＣ、サンプルホールド回路などを含む。サンプリング回路１１０は、データ線１１２を介してピクセル１０４に結合される。
【0009】
イメージングシステム１００は、制御ロジック１１６を含む。制御ロジック１１６は、本明細書で説明する様々な動作を制御するように構成され得る。制御ロジック１１６は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路、マイクロコントローラ、プログラマブルロジックデバイス、ディスクリート回路、そのようなデバイスの組み合わせなどを含み得る。制御ロジック１１６は、制御ロジック１１６を行ドライバ１０８、サンプリング回路１１０などに結合して、制御ロジック１１６がそのような回路の動作を制御できるようにするための他の回路を含み得る。
【0010】
図２は、いくつかの実施形態によるイメージングシステムの動作のフローチャートである。図３は、いくつかの実施形態によるイメージングシステムのタイミング図である。図１Ａから図３を参照すると、イメージングシステム１００が一例として使用されている。図３において、リセットは、サンプリング回路１１０に印加されるリセット信号である。サンプル／ホールド（Ｓ／Ｈ）リセットは、リセット後であるが、ピクセル１０４がデータ線１１２に結合される前に、サンプリング回路１１０によってサンプリングされた、サンプリングされたリセット信号である。Ｒ１～Ｒ３は、それぞれ期間１～３の間に取得されたサンプリングされたリセット（Ｒ）信号を表す。ＧＬ－ｎ－１、ＧＬ－ｎ、及びＧＬ－ｎ＋１は、隣接するゲート線（ＧＬ：ｇａｔｅ ｌｉｎｅ）１０６に印加される信号を表し、Ｓ１～Ｓ３（信号（ｓｉｇｎａｌ）／パルスのＳ）は、ゲート線１０６に関連付けられたピクセル１０４をそれぞれのデータ線１１２に結合するオン電圧パルスを表す。Ｃ１～Ｃ３は、特定の期間１～３においてサンプリングされていない行のゲート線１０６に印加される補償（Ｃ：ｃｏｍｐｅｎｓａｔｉｏｎ）電圧パルスを表す。Ｓ／Ｈ信号は、ピクセル１０４がそれぞれのデータ線１１２に結合されている間にサンプリングされた信号を表す。ＳＨＳ１～ＳＨＳ３は、それぞれ期間１～３のサンプリングされた信号を表す。
【0011】
２００において、期間１中に、イメージングアレイ１０２のゲート線１０６の第１のゲート線ＧＬｎ－１に第１のパルスＳ１が印加される。２０２において、第１のパルスＳ１を印加している間に、他のゲート線ＧＬｎ、ＧＬｎ＋１に第２のパルスＣ１が印加される。第２のパルスＣ１は、接地などの公称レベルに対して第１のパルスＳ１とは逆の極性を有する。第２のパルスＣ１はまた、公称レベルに対して第１のパルスＳ１とは大きさが反対であり得る。たとえば、第１のパルスＳ１は約－１０～１０ボルト（Ｖ）であり得、第２のパルスＣ１は約－１０～約１０．１Ｖであり得る。２０４において、第１のパルスＳ１を印加している間にサンプリング回路１１０を使用して第１のゲート線ＧＬｎ－１に結合されたピクセル１０４がサンプリングされる。サンプリングされた信号は、サンプリングされた信号ＳＨＳ１によって表される。
【0012】
いくつかの実施形態では、パルスＳ１及びＣ１は同じ期間及びタイミングを有する。パルスＳ１は、他のゲート線ＧＬ－ｎ及びＧＬ－ｎ＋１上のパルスＣ１によって補償される。この動作は、現在読み出されている行のゲート線ＧＬｎ－１以外の他のゲート線１０６上のＴＦＴのオン電荷を補償する。ゲート線ＧＬｎ－１上のパルスＳ１をオフにする前に、ピクセル１０４がサンプリングされる。この動作により、１つの原因のｋＴＣノイズ、すなわち、パルスＳ１の終わりまでにＴＦＴがオフにされたときのｋＴＣノイズが排除される。
【0013】
いくつかの実施形態では、ピクセル１０４は、行内でゲート線１０６に順次結合される。ゲート線１０６は、行ドライバ１０８を使用してイメージングアレイ１０２の側から駆動され得る。その結果、パルスＳ１及びＣ１はゲート線に沿って一緒に伝播する。この伝播により、イメージングアレイ１０２の駆動側から非駆動側への画像勾配が最小化または排除され得る。
【0014】
いくつかの実施形態では、ノイズ等価線量（ＮＥＤ：ｎｏｉｓｅ－ｅｑｕｉｖａｌｅｎｔ ｄｏｓｅ）の低減は、約２０％以上であり得る。たとえば、従来のゲート補償動作では、ノイズの量は約８００ｅであり得る。しかしながら、本明細書に記載の技術を使用すると、電子ノイズが約７００ｅまで低減され得る。このノイズの低下により、ＮＥＤが２０％低減されることになる。
【0015】
いくつかの実施形態では、スイッチ１１４の閾値電圧が暗レベルに影響を与え得る。暗レベルとは、Ｘ線がピクセル１０４に入射していないときのピクセル１０４の出力である。異なる閾値電圧は、スイッチ１１４を介して転送される電荷に影響を与え得る。たとえば、アモルファスシリコン（ａ－Ｓｉ）トランジスタは、時間の経過と共にシフトする閾値電圧を有し得る。この閾値電圧のシフトにより、暗レベルが上下に変動し得る。ＩＧＺＯトランジスタはより安定し得る。放射線の安定性などの他の条件によっても、閾値電圧が変動して、暗レベルが影響を受け得る。
【0016】
いくつかの実施形態では、サンプリング回路１１０の利得は比較的高くなり得る。特定の動作中に信号が低いことが理由で、利得が高くなり得る。たとえば、ビデオ取得中に、患者が受ける線量を制限するために、より低線量のＸ線ビームが使用され得る。一例としてビデオを使用しているが、静止画像動作を含む他の動作において、利得が高くなり得、及び／または信号が低くなり得る。たとえば、スチール製のブロックまたはパイプを通して撮影する場合、高い利得が使用され得る。
【0017】
一部の動作では利得が高いため、サンプリング回路１１０の増幅器のダイナミックレンジ全体のうちのより広い範囲が暗レベルの変動によって占められ得る。補償電圧のドリフトにより、暗レベルの範囲が広がり得る。以下にさらに詳細に説明するように、補償電圧が安定化され得、その結果、暗レベルのドリフト量が低減され得る。
【0018】
図４は、２レール読み出し技術のタイミング図である。信号は図３の信号と類似し得るが、タイミング、パルス、レベルなどが異なり得る。リセットパルスに応答してサンプリング回路１１０がリセットされ、Ｓ／Ｈリセット期間中にリセット信号がサンプリングされる。読み出されるゲート線１０６に結合されたピクセル１０４について、そのゲート線１０６は前の期間中に活性化され、他のゲート線１０６は公称電圧に保持される。たとえば、ゲート線ＧＬ－ｎに結合されたピクセル１０４を読み出す場合、期間１にパルスＳ２が印加される。他の行のスイッチ１１４は同時にオフにされる。すなわち、ゲート線ＧＬ－ｎ－１上のパルスＳ１は非活性化され、ゲート線ＧＬ－ｎ＋１は非活性化状態のままである。ピクセルノイズは、前のフレームからＴＦＴがオフにされたときにピクセルに蓄積されたｋＴＣの平方根に加え、現在のフレームの前の行から読み出されたｋＴＣノイズの第２の平方根を含む。実効ノイズは約２ｋＴＣになり得る。
【0019】
図５は、オンオフ読み出し技術のタイミング図である。信号は図３の信号と類似し得るが、タイミング、パルス、レベルなどが異なり得る。サンプリング回路１１０がリセットされ得、リセット信号が図３及び図４と同様にサンプリングされ得る。読み出されるゲート線１０６に結合されたピクセル１０４について、そのゲート線１０６はある期間中にパルスで活性化され、他のゲート線１０６は補償パルスで活性化される。期間１を一例として使用すると、ゲート線ＧＬ－ｎ－１がパルスＳ１で活性化される。他のゲート線ＧＬ－ｎ及びＧＬ－ｎ＋１は、実質的に同時に反対の補償パルスＣ１でパルスされる。信号が信号ＳＨＳ１としてサンプリングされ得る。具体的には、信号は期間１のパルスＳ１の終了後にサンプリングされる。ピクセルノイズは、前のフレームからＴＦＴがオフにされたときにピクセルに蓄積されたｋＴＣの平方根に加え、現在のフレームの前の行から読み出されたｋＴＣノイズの第２の平方根を含む。実効ノイズは約２ｋＴＣになり得る。
【0020】
いくつかの実施形態は、異なるレベルのビニングによりノイズ性能を改善し得る。ピクセルビニングは、しばしばビニングと呼ばれるものであるが、画像全体で隣接するピクセルを、読み出し中または読み出し後に、それらの値を合計または平均することによって結合するプロセスである。以下の表１は、２レール動作モード（標準）及び３レール動作モード（低ノイズ）の結果である。結果は、電子ノイズ、感度、ノイズ等価線量（ＮＥＤ）、及び最大線形線量（ＭＬＤ：ｍａｘ ｌｉｎｅａｒ ｄｏｓｅ）を含む。結果は、１×１から４×４までのピクセルビニングを含む。グレイ（Ｇｙ）は、物質１キログラム（ｋｇ）あたり１ジュール（Ｊ）の放射線エネルギーの吸収として定義される、国際単位系（ＳＩ）における電離放射線量の単位である。
【表1】
【0021】
図６は、いくつかの実施形態によるリセット付きのイメージングシステムの動作のフローチャートである。図１Ａ、図１Ｂ、図３、及び図６を参照すると、いくつかの実施形態では、動作は図２に関して説明したものと類似し得る。
【0022】
２０６において、第１のパルスＳ１を印加する前にサンプリング回路１１０がリセットされる。２０８において、サンプリング回路１１０をリセットした後、第１のパルスＳ１を印加する前に、第１のゲート線ＧＬｎ－１に結合されたピクセル１０４に関連するリセット信号Ｒ１がサンプリングされる。
【0023】
いくつかの実施形態では、電荷増幅器などのサンプリング回路１１０の少なくとも一部は、リセット信号Ｒ１及びサンプリングされた信号ＳＨＳ１に対してアナログ減算を実行するように構成され得る。その結果、リセットノイズが大幅に低減または排除される。いくつかの実施形態では、減算はデジタルで実行され得る。すなわち、信号Ｒ１及びＳＨＳ１の両方がサンプリングされてデジタル化され得る。デジタル化された信号を減算することによって結果が計算され得る。
【0024】
サンプリングされた信号ＳＨＳ１には４つの成分がある。１つ目は、各ピクセル１０４に蓄積されたＸ線信号である。２つ目は、アレイからの固定パターンを形成するＴＦＴ＿Ｏｎ電荷であり、これは以下で説明するオフセット補正によって除去することができる。３つ目の成分は、各ピクセルのＴＦＴがオフにされたときに前のフレームからピクセルに蓄積された、ピクセルのｋＴＣノイズの平方根である。４つ目の成分は増幅器のリセットノイズであり、これは相関二重サンプリングまたはリセット信号Ｒ１を使用した他の同様の動作によって除去され得る。
【0025】
正のＴＦＴ＿Ｏｎ電荷は比較的大きく、測定される負のＸ線信号電荷とは反対の符号である。電荷増幅器が過負荷になるのを防ぐために、ＴＦＴがオンにされている間、負のグローバル電荷が各ピクセルに印加される。小型パネルの場合、この電荷を各電荷増幅器の補償キャパシタに直接印加するだけでよい。しかしながら、より大きなアレイでは、ゲート線のＲＣ時定数が総ＴＦＴオン時間の約１０％超などのかなりの部分になるので、ゲート線の長さに沿って一定のゲート電圧が実現されない。これにより、線の駆動端から非駆動端までの暗値の勾配が比較的大きくなる。
【0026】
この勾配を補償するために、グローバル電荷補償の異なる技術が使用され、すなわち、他の全てのゲート線を、それらの通常のＧａｔｅ＿Ｏｆｆ電圧からより負側のゲート補償電圧まで、典型的にはＧａｔｅ＿Ｏｆｆより－０．１Ｖ低い電圧までパルスする。期間１では、パルスＣ１がこの補償パルスを表す。補償パルスＣ１は、Ｇａｔｅ＿Ｏｎパルスと同じＲＣ遅延に従うゲート線に沿った負の電荷を注入するので、暗画像の勾配が低減または除去される。
【0027】
図７は、いくつかの実施形態によるイメージングシステムの動作のフローチャートである。図８は、いくつかの実施形態によるイメージングシステムのタイミング図である。図１Ａ、図１Ｂ、図７、及び図８を参照すると、いくつかの実施形態では、動作は図２に関して説明したものと類似し得る。しかしながら、２００'において、第１のゲート線１０６を含む複数のゲート線１０６のうちの複数の隣接するゲート線１０６のセットに第１のパルスが印加される。
【0028】
たとえば、ゲート線ＧＬ－ｎ－２～ＧＬ－ｎ＋３は、隣接する６つのゲート線である。各期間において、ゲート線のセットがオンパルスで活性化され、他のゲート線が補償パルスで活性化される。期間１では、ゲート線ＧＬ－ｎ－２及びＧＬ－ｎ－１がパルスＳ１で活性化され、他のゲート線ＧＬ－ｎ～ＧＬ－ｎ＋３が補償パルスＣ１で活性化される。期間２では、ゲート線ＧＬ－ｎ及びＧＬ－ｎ＋１がパルスＳ２で活性化され、他のゲート線ＧＬ－ｎ－２、ＧＬｎ－１、ＧＬ－ｎ＋２、及びＧＬ－ｎ＋３が補償パルスＣ２で活性化される。期間３では、ゲート線ＧＬ－ｎ＋２及びＧＬ－ｎ＋３がパルスＳ３で活性化され、他のゲート線ＧＬ－ｎ－２～ＧＬ－ｎ＋１が補償パルスＣ３で活性化される。
【0029】
Ｎが１より大きい整数である場合に、ピクセル１０４がＮ×Ｎビニングモードで動作するときに、この動作を使用してゲート補償が適用され得る。ピクセルノイズの影響はＮに比例して増加し、データ線ノイズの影響はＮの平方根に比例して増加する。本明細書に記載の動作を通じてピクセルノイズの影響を低減する効果は、ピクセルビニングによって改善される。２×２ビニングでは、ノイズ等価線量（ＮＥＤ）が約２５％低減され得る。３×３ビニングでは、ＮＥＤが約３０％低減され得る。Ｎが大きくなると、改善が大きくなり得る。
【0030】
図９は、いくつかの実施形態によるクランプ付きのイメージングシステムの動作のフローチャートである。クランピング回路（別名、クランパまたはクランプ回路）は、波形の上限または下限を、固定の直流（ＤＣ）電流の固定のＤＣ電圧レベルなどの固定レベルに拘束する。クランプとは、波形を指定されたＤＣ電圧レベルに設定することを指す。図１Ａ、図１Ｂ、及び図９を参照すると、いくつかの実施形態では、動作は図２に関して説明したものと類似し得る。しかしながら、２１２において、サンプリング回路の出力がクランプされ得る。特定の例では、電荷増幅器は、内蔵クランプ回路（たとえば、ダイオードクランプ）を使用した不具合抑制動作を含み得る。
【0031】
しかしながら、３レール動作では、正のゲートパルスが電荷増幅器のクランピング回路をトリガし、特に各行の駆動端、すなわち、行ドライバ１０８に近い端での所望のピクセル電荷の測定を抑制し得る。この影響を低減または排除するために、２１０において、サンプリング回路の出力のクランプが、第１のパルスの開始後に動作するようにゲート制御され得る。たとえば、クランピング回路は、第１のパルスＳ１が印加されてから約１マイクロ秒（μｓ）後に動作するようにゲート制御され得る。そうすることで、電荷増幅器は、過負荷をかけることなくパネル全体にわたってピクセル電荷を測定することが可能になり得る。
【0032】
図１０Ａは、いくつかの実施形態によるイメージングシステムのブロック図である。図１０Ｂは、図１Ａのイメージングシステムの電圧発生器のブロック図である。図１０Ａ及び図１０Ｂを参照すると、いくつかの実施形態では、システム１００'は、図１Ａのシステム１００と類似し得る。しかしながら、システム１００'は電圧発生器１０００を含む。電圧発生器１０００は、補償パルス用の電圧を生成するように構成される。
【0033】
電圧発生器１０００は、電圧源１００２、フィルタ１００４、及びバイパス回路１００６を含み得る。電圧源１００２は、制御ロジック１１６からの電圧制御信号に応答して異なる電圧を生成するための様々な回路を含み得る。たとえば、電圧源１００２は、直流－直流（ＤＣ－ＤＣ）コンバータ、ブースト回路などを含み得る。いくつかの実施形態では、電圧源１００２は、高精度デジタルアナログコンバータ（ＤＡＣ）を含み得る。いくつかの実施形態では、ＤＡＣは補償電圧を生成するように構成される。他の実施形態では、ＤＡＣは、補償電圧を生成するためにベース電圧に加算される調整可能なオフセット電圧を生成するように構成され得る。調整可能なオフセット電圧は、約０ボルト（Ｖ）から約－０．５Ｖまでの範囲で調整可能であり得る。しかしながら、他の実施形態では、オフセット電圧の範囲は異なり得る。ベース電圧は、たとえば、スイッチ１１４のオフ電圧を含み得る。調整可能なオフセット電圧は、許容誤差が±０．１％以下の高精度抵抗器を使用してベース電圧に加算され得る。高精度抵抗器及び高精度ＤＡＣを使用することにより、イメージングシステム１００'間のばらつきが低減され得る。
【0034】
生成された補償電圧は、フィルタ１００４によってフィルタリングされ得る。いくつかの実施形態では、フィルタ１００４はローパスフィルタを含む。補償電圧は比較的安定している必要があり得る。補償電圧の安定性が低いと、暗レベルにドリフトが生じ得る。いくつかの実施形態では、フィルタ１００４のカットオフ周波数は約１Ｈｚ未満であり得る。
【0035】
いくつかの実施形態では、ダイナミックレンジを最大化するために、アレイ１０２の平均暗レベルは、画像全体にアンダーフローを引き起こすことなく、可能な限り低く制御されるべきである。補償電圧を微調整することは、平均暗レベルの制御に役立ち得る。
【0036】
いくつかの実施形態では、補償電圧は、異なる動作モードに対して変更され得る。
【0037】
図１０Ｃは、いくつかの実施形態による図１０Ｂのフィルタ及びバイパス回路の一例のブロック図である。バイパス回路１００６はスイッチ１００６ａを含み得る。フィルタ１００４は、ローパス構成で結合された抵抗器Ｒ及びキャパシタＣを含み得る。スイッチ１００６ａは、フィルタ１００４と並列に、特に抵抗器Ｒと並列に結合され得る。したがって、スイッチ１００６ａが開いている場合、回路はローパスフィルタとして動作する。スイッチ１００６ａが閉じている場合、回路はより応答性が高く、容量性負荷として機能する。
【0038】
図１１は、いくつかの実施形態による補償電圧の生成のフローチャートである。図１０Ａ、図１０Ｂ、及び図１１を参照すると、いくつかの実施形態では、モード切り替え後、異なる新しい補償電圧が使用され得る。モード切り替えには、イメージングシステム１００'の動作における様々な変更が含まれ得る。たとえば、モード切り替えには、設定の変更、利得の変更、解像度の変更、ビニングの変更、増幅器のフィードバック静電容量の変更などが含まれ得る。特定の例では、医師は、イメージングシステム１００'をパンニングしながら低線量のＸ線を使用し得る。関心領域が見つかると、イメージングシステム１００'の動作は、利得を変更することなどにより、より高い線量に適応するように切り替えられ得る。
【0039】
いくつかの実施形態では、補償パルスは複数のゲート線１０６に印加される。これらのゲート線の合成静電容量は、モード切り替え中に電圧を変更するとき、またはビニングレベルを変更するときなどに、電圧発生器１０００に大きな負荷をかける。この負荷により、安定化時間が比較的長くなり得る。具体的には、補償パルスは、暗レベルのドリフトを低減または排除するためにある程度の安定性を必要とし得る。この安定性はマイクロボルト（μＶ）のオーダーであり得る。フィルタ１００４は、大きな時定数τを有し得る。所望の程度の安定性を達成するには、τの倍数、たとえば１０～１５τが必要になり得る。これにより、安定するまでの時間が２０～３０秒のオーダーになり得る。
【0040】
フィルタ１００４のみが使用される場合、安定するまでの時間があまりに長くなり得る。しかしながら、本明細書に記載のバイパス回路１００６を使用すると、安定化時間を短縮することが可能になり得る。たとえば、安定化時間は１００～４００ミリ秒（ｍｓ）未満に短縮され得る。バイパス回路１００６は、フィルタ１００４をバイパスして、フィルタ１００４の遅延なしに、新たな所望の電圧に近づくか、または変化した負荷に適応するように構成され得る。バイパス回路１００６は無効にされ得、フィルタ１００４は通常動作を再開し得る。
【0041】
特定の例では、１１００における通常動作中に、１１００において補償電圧が生成され得る。１１０２において、補償電圧がフィルタ１００４によってフィルタリングされ得る。この動作は、１１０４でモード切り替えが行われるまで継続し得る。
【0042】
１１０４においてモード切り替えが発生した場合、１１０６において補償電圧が変更され得る。たとえば、制御ロジック１１６は、ＤＡＣの設定値を変更することによって異なる電圧を生成するように電圧源１００２を制御するよう構成され得る。他の実施形態では、モード切り替えに起因する負荷条件の変化により、補償電圧に過渡的な変化が生じ得る。すなわち、補償電圧は不変であり得るが、負荷が変化すると、補償電圧に過渡的な変化が生じる。
【0043】
フィルタ１００４は、所望の補償電圧に落ち着くまでに比較的長い時間がかかり得る。整定時間を短縮するために、１１０８においてフィルタリングが無効にされ得る。たとえば、バイパス回路１１０６は、１つまたは複数のスイッチまたはトランジスタを含み得る。トランジスタは、オンにされると、フィルタ１１０４の抵抗素子をバイパスし得る。たとえば、キャパシタ、インダクタ、または他の素子がより速く定常状態に到達し得るように、トランジスタが抵抗器に並列に結合され得る。図１０Ｃに関して上述したように、フィルタ１００４の抵抗器がバイパスされ得る。いくつかの実施形態では、フィルタの全ての抵抗器がバイパスされ得るが、他の実施形態では、一部の抵抗器がバイパスされ得る。
【0044】
１１１０において、プロセスは、条件が発生するまで待機し得る。いくつかの実施形態では、条件には、５０～２００ミリ秒などの時間の経過が含まれ得る。他の実施形態では、条件は、電圧源１００２によって供給される電流が閾値を下回ることであり得る。他の実施形態では、条件は、電圧が補償電圧のある百分率以内である場合、補償電圧から１～１０ｍＶなどの絶対量以内である場合などであり得る。
【0045】
１１１２において、条件が発生した後、フィルタリングが有効にされる。たとえば、バイパス回路１００６が無効にされ得る。いくつかの実施形態では、抵抗器と並列のトランジスタがオフにされ得る。１１００における新しい電圧の生成及び１１０２における電圧のフィルタリングが続行し得る。フィルタリングされた電圧を安定させるまでの時間は、フィルタ１００４を単独で使用する場合に比べて短縮され得る。
【0046】
いくつかの実施形態では、１１１０における条件は、システム１００'の設定データに基づき得る。暗レベル画像、すなわち、入射Ｘ線がない状態で生成された画像は、補償電圧の安定性を示し得る。モード切り替え後に暗画像が定期的に取得される較正手順が実行され得る。暗レベルが安定すると、１１１０において条件として使用される時間が、暗レベルが安定するまでの経過時間に基づいて決定され得る。
【0047】
この動作により、アレイ間のばらつき、たとえば、製造、温度、ＴＦＴの経年劣化などによるばらつきなどの補償が可能になり得る。較正手順は、通常の暗オフセット較正の一部として暗レベルを測定することによって定期的に実行され得る。暗フレームを平均化する前に、平均暗レベルが測定され得る。ゲート補償ＤＡＣ設定を動的に調整して、暗レベルの平均値を、特定の動作モード用にプログラムされた目標値に一致させ得る。いくつかの実施形態では、この動作は、１～４フレームなどの数フレームのみを使用し得る。その後、通常の暗レベル較正が継続し得る。この動作中、バイパス回路１００６を有効にして、補償電圧を変更する動作の速度を高め得る。
【0048】
図１２は、いくつかの実施形態による２Ｄ Ｘ線イメージングシステムのブロック図である。２Ｄ Ｘ線イメージングシステム１２００は、Ｘ線源１２０２及び検出器１２１０を含む。検出器１２１０は、上述のイメージングシステム１００、１００'などを含み得る。Ｘ線源１２０２は、Ｘ線１２２０が被検体１２２２を通過するように生成され、検出器１２１０によって検出され得るように、検出器１２１０に対して配置される。いくつかの実施形態では、検出器１２１０は医用イメージングシステムの一部である。他の実施形態では、２Ｄ Ｘ線イメージングシステム１２００は、貨物スキャニングシステムの一部として可搬型の車両スキャニングシステムを含み得る。
【0049】
いくつかの実施形態は、イメージングアレイ１０２の複数のゲート線ＧＬ１０６のうちの第１のゲート線ＧＬ１０６に第１のパルスを印加することと、第１のパルスを印加している間に複数のゲート線ＧＬ１０６のうちの他のゲート線ＧＬ１０６に第２のパルスを印加することであって、第２のパルスは第１のパルスとは逆の極性を有する、印加することと、第１のパルスを印加している間にサンプリング回路１１０を使用して第１のゲート線ＧＬ１０６に結合されたピクセル１０４をサンプリングすることと、を含む。
【0050】
いくつかの実施形態では、この方法は、第１のパルスを印加する前にサンプリング回路１１０をリセットすることをさらに含む。
【0051】
いくつかの実施形態では、この方法は、サンプリング回路１１０をリセットした後、第１のパルスを印加する前に、第１のゲート線ＧＬ１０６に結合されたピクセル１０４に関連するリセット信号をサンプリングすることをさらに含む。
【0052】
いくつかの実施形態では、この方法は、第１のゲート線を含む複数のゲート線ＧＬ１０６のうちの複数の隣接するゲート線ＧＬ１０６のセットに第１のパルスを印加することをさらに含み、他のゲート線ＧＬ１０６は、複数の隣接するゲート線のセットを含まない。
【0053】
いくつかの実施形態では、この方法は、サンプリング回路１１０の出力をクランプすることをさらに含む。
【0054】
いくつかの実施形態では、この方法は、サンプリング回路１１０の出力のクランプを第１のパルスの開始後に動作するようにゲート制御することをさらに含む。
【0055】
いくつかの実施形態では、この方法は、第２のパルスの電圧を生成することと、第２のパルスの電圧をフィルタリングすることと、をさらに含む。
【0056】
いくつかの実施形態では、この方法は、イメージングアレイのモード変更後に第２のパルスの電圧のフィルタリングをバイパスすることをさらに含む。
【0057】
いくつかの実施形態では、この方法は、第２のパルスの電圧のフィルタリングのバイパスを無効にすることをさらに含む。
【0058】
いくつかの実施形態では、この方法は、イメージングアレイ１０２のモード変更後に、所定の時間の間、第２のパルスの電圧のフィルタリングをバイパスすることをさらに含む。
【0059】
いくつかの実施形態では、この方法は、イメージングアレイ１０２の暗レベルを測定することと、暗レベルに基づいて第２のパルスの電圧を設定することと、をさらに含む。
【0060】
いくつかの実施形態は、複数のピクセル１０４を含むイメージングアレイ１０２と、イメージングアレイ１０２の複数のゲート線ＧＬ１０６に電圧を印加するように構成される行ドライバ１０８と、イメージングアレイ１０２のピクセル１０４から信号をサンプリングするように構成されるサンプリング回路１１０と、行ドライバ１０８及びサンプリング回路１１０に結合された制御ロジック１１６と、を備え、制御ロジック１１６は、複数のゲート線のうちの第１のゲート線ＧＬ１０６に第１のパルスを印加するように行ドライバ１０８を制御することと、第１のパルスを印加している間に複数のゲート線ＧＬ１０６のうちの他のゲート線ＧＬ１０６に第２のパルスを印加するように行ドライバ１０８を制御することであって、第２のパルスは第１のパルスとは逆の極性を有する、制御することと、第１のパルスを印加している間に第１のゲート線ＧＬ１０６に結合されたピクセル１０４をサンプリングするようにサンプリング回路１１０を制御することと、を実行するように構成される、システムを含む。
【0061】
いくつかの実施形態では、制御ロジック１１６は、第１のパルスを印加する前にサンプリング回路１１０をリセットすることを実行するようにさらに構成される。
【0062】
いくつかの実施形態では、制御ロジック１１６は、サンプリング回路１１０をリセットした後、第１のパルスを印加する前に、第１のゲート線ＧＬ１０６に結合されたピクセル１０４に関連するリセット信号をサンプリングするようにサンプリング回路１１０を制御することを実行するようにさらに構成される。
【0063】
いくつかの実施形態では、制御ロジック１１６は、第１のゲート線を含む複数のゲート線ＧＬ１０６のうちの複数の隣接するゲート線ＧＬ１０６のセットに第１のパルスを印加するように行ドライバ１０８を制御することを実行するようにさらに構成され、他のゲート線ＧＬ１０６は、複数の隣接するゲート線ＧＬ１０６のセットを含まない。
【0064】
いくつかの実施形態では、制御ロジック１１６は、サンプリング回路１１０の出力をクランプすることと、サンプリング回路１１０の出力のクランプを第１のパルスの開始後に動作するようにゲート制御することと、を実行するようにさらに構成される。
【0065】
いくつかの実施形態では、第２のパルスの電圧を生成するように構成される電圧発生器と、第２のパルスの電圧をフィルタリングするように構成されるフィルタと、をさらに備え、制御ロジック１１６は、イメージングアレイ１０２のモード変更後にフィルタをバイパスすることと、フィルタのバイパスを無効にすることと、を実行するようにさらに構成される。
【0066】
いくつかの実施形態では、制御ロジック１１６は、イメージングアレイ１０２の暗レベルを測定することと、暗レベルに基づいて第２のパルスの電圧を設定することと、を実行するようにさらに構成される。
【0067】
いくつかの実施形態は、イメージングアレイの複数のゲート線のうちの第１のゲート線に第１のパルスを印加するための手段と、第１のパルスを印加している間に複数のゲート線のうちの他のゲート線に第２のパルスを印加するための手段であって、第２のパルスは第１のパルスとは逆の極性を有する、印加するための手段と、第１のパルスを印加している間に第１のゲート線に結合されたピクセルをサンプリングするための手段と、を備える、システムを含む。
【0068】
イメージングアレイの複数のゲート線のうちの第１のゲート線に第１のパルスを印加するための手段の例には、制御ロジック１１６、行ドライバ１０８などが含まれる。第１のパルスを印加している間に複数のゲート線のうちの他のゲート線に第２のパルスを印加するための手段の例には、制御ロジック１１６、行ドライバ１０８などが含まれる。第１のパルスを印加している間に第１のゲート線に結合されたピクセルをサンプリングするための手段の例には、サンプリング回路１１０、制御ロジック１１６、データ線１１２などが含まれる。
【0069】
いくつかの実施形態では、このシステムは、第２のパルスの電圧を生成するための手段と、第２のパルスの電圧をフィルタリングするための手段と、イメージングアレイのモード変更後に第２のパルスの電圧のフィルタリングをバイパスするための手段と、をさらに備える。
【0070】
第２のパルスの電圧を生成するための手段の例には、電圧発生器１０００、電圧源１００２、制御ロジック１１６などが含まれる。第２のパルスの電圧をフィルタリングするための手段の例には、フィルタ１００４などが含まれる。イメージングアレイのモード変更後に第２のパルスの電圧のフィルタリングをバイパスするための手段の例には、バイパス１００６、制御ロジック１１６などが含まれる。
【0071】
特定の機能を実行するための手段の特定の例が上述されたが、他の実施形態では、特定の機能は、本明細書に記載された他の手段によって実行され得る。
【0072】
構造、デバイス、方法、及びシステムを特定の実施形態に従って説明しているが、当業者は、特定の実施形態に対する多くの変形が可能であることを容易に認識し、したがって、任意の変形は、本明細書で開示した趣旨及び範囲内にあると考えられるべきである。したがって、添付の特許請求の範囲の趣旨及び範囲から逸脱することなく、当業者によって多くの変更が行われ得る。
【0073】
この書面での開示に続く特許請求の範囲は、ここで本書面での開示に明示的に組み込まれ、各請求項は別個の実施形態としてそれ自体で成立する。この開示には、従属クレームを伴う独立クレームの全ての変形が含まれる。さらに、以下の独立請求項及び従属請求項から派生することが可能である追加の実施形態も、本書面での説明に明示的に組み込まれる。これらの追加の実施形態は、所与の従属請求項の依存関係を語句「請求項［ｘ］で始まり、この請求項の直前の請求項で終わる請求項のいずれか」に置き換えることによって決定され、ここで、括弧付きの用語「［ｘ］」は、直近に記載した独立請求項の番号に置き換えられる。例えば、独立請求項１で始まる第一請求項の組について、請求項４は請求項１及び３のいずれかに従属し、これらの別々の従属関係によって２つの異なる実施形態を得ることができ、請求項５は請求項１、３または４のいずれか１項に従属し、これらの別々の従属関係によって３つの異なる実施形態を得ることができ、請求項６は請求項１、３、４または５のいずれか１項に従属し、これらの別々の従属関係によって４つの異なる実施形態を得ることができる、などである。
【0074】
特許請求の範囲における特徴または要素に関する用語「第１」の記載は、第２の、または追加のそのような特徴または要素の存在を必ずしも示唆するものではない。存在する場合、ミ－ンズ・プラス・ファンクション形式で具体的に記載された要素は、米国特許法第１１２条（ｆ）項に従って、本明細書で説明された対応する構造、材料または動作及びそれらの均等物を網羅するように解釈されることが意図される。排他的な所有または特権が請求される本発明の実施形態は、以下のように定められる。
【図1A】
【図1B】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図10C】
【図11】
【図12】
【国際調査報告】