特表 2024-531850 半導体構造の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-09-03

(54)【発明の名称】半導体構造の製造方法

(51)【国際特許分類】

   H01L 21/3065 20060101AFI20240827BHJP

   H01L 21/265 20060101ALI20240827BHJP

【ＦＩ】

H01L21/302 105A

H01L21/265 W

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022562337

(86)(22)【出願日】2022-07-30

(85)【翻訳文提出日】2022-10-14

(86)【国際出願番号】 CN2022109285

(87)【国際公開番号】W WO2024011673

(87)【国際公開日】2024-01-18

(31)【優先権主張番号】202210818531.6

(32)【優先日】2022-07-12

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】リャン ティン

(72)【発明者】

【氏名】リュウ ユーヘン

(72)【発明者】

【氏名】フー ユンフェイ

(72)【発明者】

【氏名】クァン ディンドン

【テーマコード（参考）】

5F004

【Ｆターム（参考）】

5F004AA03

5F004AA09

5F004DB03

5F004DB07

5F004DB30

5F004EA03

5F004EA06

5F004EA28

5F004EA33

5F004EB05

(57)【要約】

本発明の実施例は、半導体技術分野に関し、半導体構造の製造方法を提供し、前記方法は、基板を提供することと、基板に半導体層を形成することと、半導体層に対してＰ型ドーピングを実行して、半導体層を初期マスク層に変換することと、初期マスク層に対して第１パターニング処理を実行して、開口を有するマスク層を形成することと、マスク層をマスクとして使用して、エッチング工程により基板に対して第２パターニング処理を実行することと、を含み、エッチング工程による基板のエッチング速度は、マスク層のエッチング速度より大きい。本発明の実施例は、少なくとも、初期マスク層及び基板に対するパターニング処理の精度を向上させるのに有益である。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体構造の製造方法であって、
基板を提供することと、
前記基板に半導体層を形成することと、
前記半導体層に対してＰ型ドーピングを実行して、前記半導体層を初期マスク層に変換することと、
前記初期マスク層に対して第１パターニング処理を実行して、開口を有するマスク層を形成することと、
前記マスク層をマスクとして使用して、エッチング工程により前記基板に対して第２パターニング処理を実行することと、を含み、前記エッチング工程による前記基板のエッチング速度は、前記マスク層のエッチング速度より大きい、前記半導体構造の製造方法。

【請求項2】

前記初期マスク層の材料は、ホウ素シリコン化合物を含み、且つ前記ホウ素シリコン化合物中のホウ素原子とシリコン原子との原子百分率の範囲は、１：１～３：２である、
請求項１に記載の半導体構造の製造方法。

【請求項3】

前記初期マスク層の消衰係数は、０．４５より小さい、
請求項１に記載の半導体構造の製造方法。

【請求項4】

前記初期マスク層の消衰係数の範囲は、０．３４～０．４４である、
請求項３に記載の半導体構造の製造方法。

【請求項5】

前記基板から前記初期マスク層に向かう方向において、前記初期マスク層の厚さの範囲は、４００ｎｍ～４６０ｎｍである、
請求項１に記載の半導体構造の製造方法。

【請求項6】

前記エッチング工程により前記基板に対して第２パターニング処理を実行した後、前記マスク層の一部を残存させ、前記基板から前記初期マスク層に向かう方向において、残存された前記マスク層の厚さと前記初期マスク層の厚さとの比率の範囲は、０．１３～０．１６である、
請求項１に記載の半導体構造の製造方法。

【請求項7】

前記基板から前記初期マスク層に向かう方向において、残存された前記マスク層の厚さの範囲は、６５ｎｍ～７５ｎｍである、
請求項６に記載の半導体構造の製造方法。

【請求項8】

前記半導体層を形成することは、
前記基板に初期半導体層を形成することと、
前記初期半導体層に対してＮ型ドーピング又はＰ型ドーピングを実行して、前記初期半導体層を前記半導体層に変換することと、を含む、
請求項１に記載の半導体構造の製造方法。

【請求項9】

前記初期マスク層は、フォトリソグラフィマークを有し、第１エッチング工程により前記初期マスク層に対して第１パターニング処理を実行することは、
前記開口を有するフォトマスクを提供することを更に含み、前記フォトマスクも前記フォトリソグラフィマークを有し、
前記フォトマスク上の前記フォトリソグラフィマークは、前記初期マスク層上の前記フォトリソグラフィマークと重なる、
請求項１に記載の半導体構造の製造方法。

【請求項10】

前記基板に前記初期マスク層を形成した後、前記初期マスク層に対して前記第１パターニング処理を実行する前に、前記半導体構造の製造方法は、
前記初期マスク層の前記基板から離れた側に、第１マスク層及び第２マスク層を順次に積層形成することであって、前記第２マスク層は、隣接する第１領域及び第２領域を含むことと、
前記フォトマスクを利用して前記第２領域を照射して、照射された前記第２領域の膜層特性を変化させることと、
同じエッチング工程により前記第１領域及び前記第２領域をエッチングし、前記エッチング工程による前記第１領域のエッチング速度を、前記第２領域のエッチング速度より小さくすることにより、前記第１領域を除去する際に、前記第２領域の一部が残存されるようにして、前記開口を有する前記第２マスク層を形成することと、を更に含む、
請求項９に記載の半導体構造の製造方法。

【請求項11】

前記初期マスク層に対して前記第１パターニング処理を実行することは、
前記開口を有する前記第２マスク層をマスクとして使用して前記第１マスク層をエッチングして、前記開口を有する前記第１マスク層を形成することと、
前記開口を有する前記第１マスク層をマスクとして使用して前記初期マスク層をエッチングすることと、を含む、
請求項１０に記載の半導体構造の製造方法。

【請求項12】

前記基板を提供することは、
ベースを提供することと、
前記ベースに積層構造を形成することであって、前記積層構造は、コンデンサ接触孔を形成するために使用されることと、を含み、
前記基板に対して前記第２パターニング処理を実行することは、
前記マスク層をマスクとして使用して、前記エッチング工程により前記積層構造をエッチングして、前記コンデンサ接触孔を形成することを含む、
請求項１に記載の半導体構造の製造方法。

【請求項13】

前記積層構造を形成することは、前記ベースに、底部支持層、第１誘電体層、中間支持層、第２誘電体層及び頂部支持層を順次に積層形成することを含む、
請求項１２に記載の半導体構造の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

［関連出願への相互参照］
本願は、２０２２年０７月１２日に中国特許局に提出された、出願番号が２０２２１０８１８５３１．６であり、発明の名称が「半導体構造の製造方法」である中国特許出願の優先権を主張し、その全ての内容が参照によって本願に援用される。

【0002】

本発明の実施例は、半導体分野に関し、特に、半導体構造の製造方法に関する。

【背景技術】

【0003】

半導体工程において、半導体デバイスの幾何学パターンのサイズの縮小に伴い、パターニング処理の精度に対する要求も高まっている。半導体構造の製造工程において、パターニング処理の精度に影響を及ぼす要因としては、マスク層とフォトマスクとの間のアライメント精度と、マスク層とエッチングされる基板とのエッチング選択比とを含む。ここで、マスク層と基板とのエッチング選択比が大きいほど、エッチング工程においてマスク層を介してパターンを基板に転写しやすくなり、更に、マスク層自体の光学的性能は、マスク層とフォトマスク間のアライメント精度に影響を及ぼす。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の実施例は、少なくとも、初期マスク層及び基板のパターニング精度を向上させるのに有益な、半導体構造及製造方法を提供する。

【課題を解決するための手段】

【0005】

本発明のいくつかの実施例によれば、本発明の実施例は、半導体構造の製造方法を提供し、前記方法は、基板を提供することと、前記基板に半導体層を形成することと、前記半導体層に対してＰ型ドーピングを実行して、前記半導体層を初期マスク層に変換することと、前記初期マスク層に対して第１パターニング処理を実行して、開口を有するマスク層を形成することと、前記マスク層をマスクとして使用して、エッチング工程により前記基板に対して第２パターニング処理を実行することと、を含み、前記エッチング工程による前記基板のエッチング速度は、前記マスク層のエッチング速度より大きい。

【0006】

いくつかの実施例において、前記初期マスク層の材料は、ホウ素シリコン化合物を含み、前記ホウ素シリコン化合物中のホウ素原子とシリコン原子との原子百分率の範囲は１：１～３：２である。

【0007】

いくつかの実施例において、前記初期マスク層の消衰係数は、０．４５より小さい。

【0008】

いくつかの実施例において、前記初期マスク層の消衰係数の範囲は、０．３４～０．４４である。

【0009】

いくつかの実施例において、前記基板から前記初期マスク層に向かう方向において、前記初期マスク層の厚さの範囲は、４００ｎｍ～４６０ｎｍである。

【0010】

いくつかの実施例において、前記エッチング工程により前記基板に対して第２パターニング処理を実行した後、前記マスク層の一部を残存させ、前記基板から前記初期マスク層に向かう方向において、残存された前記マスク層の厚さと前記初期マスク層の厚さとの比率の範囲は、０．１３～０．１６である。

【0011】

いくつかの実施例において、前記基板から前記初期マスク層に向かう方向において、残存された前記マスク層の厚さの範囲は、６５ｎｍ～７５ｎｍである。

【0012】

いくつかの実施例において、前記半導体層を形成することは、前記基板に初期半導体層を形成することと、前記初期半導体層に対してＮ型ドーピング又はＰ型ドーピングを実行して、前記初期半導体層を前記半導体層に変換することと、を含む。

【0013】

いくつかの実施例において、前記初期マスク層は、フォトリソグラフィマークを有し、前記第１エッチング工程により前記初期マスク層に対して第１パターニング処理を実行することは、前記開口を有するフォトマスクを提供することを更に含み、前記フォトマスクも前記フォトリソグラフィマークを有し、ここで、前記フォトマスク上の前記フォトリソグラフィマークは、前記初期マスク層上の前記フォトリソグラフィマークと重なる。

【0014】

いくつかの実施例において、前記基板に前記初期マスク層を形成した後、前記初期マスク層に対して前記第１パターニング処理を実行する前に、前記方法は、前記初期マスク層の前記基板から離れた側に、第１マスク層及び第２マスク層を順次に積層形成することであって、前記第２マスク層は、隣接する第１領域及び第２領域を含むことと、前記フォトマスクを利用して前記第２領域を照射して、照射された前記第２領域の膜層特性を変化させることと、同じエッチング工程により前記第１領域及び前記第２領域をエッチングし、前記エッチング工程による前記第１領域のエッチング速度を、前記第２領域のエッチング速度より小さくすることにより、前記第１領域を除去する際に、前記第２領域の一部が残存されるようにして、前記開口を有する前記第２マスク層を形成することと、を更に含む。

【0015】

いくつかの実施例において、前記初期マスク層に対して前記第１パターニング処理を実行することは、前記開口を有する前記第２マスク層をマスクとして使用して前記第１マスク層をエッチングして、前記開口を有する前記第１マスク層を形成することと、前記開口を有する前記第１マスク層をマスクとして使用して前記初期マスク層をエッチングすることと、を含む。

【0016】

いくつかの実施例において、前記基板を提供することは、ベースを提供することと、前記ベースに積層構造を形成することであって、前記積層構造は、コンデンサ接触孔を形成するために使用されることと、を含み、前記基板に対して前記第２パターニング処理を実行することは、前記マスク層をマスクとして使用して、前記エッチング工程により前記積層構造をエッチングして、前記コンデンサ接触孔を形成することを含む。

【0017】

いくつかの実施例において、前記積層構造を形成することは、前記ベースに、底部支持層、第１誘電体層、中間支持層、第２誘電体層及び頂部支持層を順次に積層形成することを含む。

【発明の効果】

【0018】

本発明の実施例による技術的解決策は、少なくとも以下の利点を有する。

【0019】

半導体層に対してＰ型ドーピングを実行することは、初期マスク層の光学的性能を改善するのに有益であり、後続でフォトマスクを利用して初期マスク層に対して照射アライメント処理を実行する際の、初期マスク層とフォトマスクとの間のアライメント精度の向上に有益である。後続で初期マスク層に対して第１パターニング処理を実行するとき、初期マスク層とフォトマスクとの間のアライメント精度の向上は、第１パターニング処理の精度の向上に有益であり、即ち、フォトマスクのパターンを初期マスク層により正確に転写することによって、要件を満たすマスク層を形成することに有益である。

【0020】

一方、マスク層もＰ型ドーピングされた半導体層であるため、後続で基板をエッチングする際のエッチング工程によるマスク層のエッチング速度を低下させるのに有益である。したがって、マスク層をマスクとして使用して、エッチング工程により基板に対して第２パターニング処理を実行する際に、エッチング工程による基板のエッチング速度が、マスク層のエッチング速度より大きいことを確保しながら、エッチング工程による基板のエッチング速度とマスク層のエッチング速度との差を大きくすることに有益であり、これにより、マスク層を介してパターンを基板に正確に転写することによって、第２パターニング処理の精度を向上させることができる。

【図面の簡単な説明】

【0021】

【図1】本発明の実施例による半導体構造の製造方法のフローチャートである。

【図2】本発明の実施例による半導体構造の製造方法の各ステップに対応する構造の概略図である。

【図3】本発明の実施例による半導体構造の製造方法の各ステップに対応する構造の概略図である。

【図4】本発明の実施例による半導体構造の製造方法の各ステップに対応する構造の概略図である。

【図5】本発明の実施例による半導体構造の製造方法の各ステップに対応する構造の概略図である。

【図6】本発明の実施例による半導体構造の製造方法の各ステップに対応する構造の概略図である。

【図7】本発明の実施例による半導体構造の製造方法の各ステップに対応する構造の概略図である。

【図8】本発明の実施例による半導体構造の製造方法の各ステップに対応する構造の概略図である。

【図9】本発明の実施例による半導体構造の製造方法における、初期マスク層のホウ素含有量と初期マスク層の消衰係数との間の関係図である。

【発明を実施するための形態】

【0022】

１つ又は複数の実施例は、それに対応する図面を参照して例示的に説明され、これらの例示的な説明は、実施例に対する限定を構成するものではなく、特に明記しない限り、図面における図は、縮尺への制限を構成するものではない。本発明の実施例又は先行技術における技術的解決策をより明確に説明するために、実施例で必要とされる図面について以上で簡単に紹介した。明らかに、上記の図面は、本発明のいくつかの実施例に過ぎず、当業者であれば、創造的な労力なしに、これらの図面に従って他の図面を得ることができる。

【0023】

本発明の実施例は、半導体構造の製造方法を提供し、半導体層に対してＰ型ドーピングを実行することは、初期マスク層の光学的性能を改善するのに有益であり、後続でフォトマスクを利用して初期マスク層に対して照射アライメント処理を実行する際の、初期マスク層とフォトマスクとの間のアライメント精度の向上に有益であり、後続で初期マスク層に対して第１パターニング処理を実行するとき、初期マスク層とフォトマスクとの間のアライメント精度の向上は、第１パターニング処理の精度の向上に有益であり、即ち、フォトマスクのパターンを初期マスク層により正確に転写することによって、要件を満たすマスク層を形成することに有益である。一方、マスク層もＰ型ドーピングされた半導体層であるため、後続で基板をエッチングする際のエッチング工程によるマスク層のエッチング速度を低下させるのに有益であり、したがって、マスク層をマスクとして使用して、エッチング工程により基板に対して第２パターニング処理を実行する際に、エッチング工程による基板のエッチング速度が、マスク層のエッチング速度より大きいことを確保しながら、エッチング工程による基板のエッチング速度とマスク層のエッチング速度との差を大きくすることができ、これにより、マスク層を介してパターンを基板に正確に転写することによって、第２パターニング処理の精度を向上させることができる。このようにして、初期マスク層と基板の両方のパターニング精度を向上させ、フォトマスクのパターンを基板に最終的に転写する精度を向上させ、より寸法精度の高い半導体構造を形成することができる。

【0024】

以下では、図面を参照して本発明の各実施例について詳細に説明する。しかし、当業者であれば理解できるように、本発明の各実施例では、読者に本発明の実施例をより良く理解させるために、多くの技術的詳細が提供されているが、これらの技術的詳細及び以下の各実施例に基づく様々な変更及び修正なしにも、本発明で主張される技術的解決策を実現することができる。

【0025】

本発明の実施例は、半導体構造の製造方法を提供し、以下では、図面を参照して本発明の実施例による半導体構造の製造方法について詳細に説明する。図１は、本発明の実施例による半導体構造の製造方法のフローチャートであり、図２ないし図８は、本発明の実施例による半導体構造の製造方法の各ステップに対応する構造の概略図であり、図９は、本発明の実施例による半導体構造の製造方法における、初期マスク層のホウ素含有量と初期マスク層の消衰係数との間の関係図である。留意されたいこととして、説明便宜上及び半導体構造製造方法のステップを明確に示すために、本実施例における図２ないし図８はすべて、半導体構造に関し構造の一部の概略図である。

【0026】

図１ないし図９を参照すると、半導体構造の製造方法は、以下のステップを含み得る。

【0027】

ステップＳ１０１において、図２を参照すると、基板１００を提供する。

【0028】

いくつかの実施例において、図２を参照すると、基板１００を提供するステップは、ベース１１０を提供することと、ベース１１０に積層構造１２０を形成することであって、積層構造１２０は、コンデンサ接触孔１２１を形成するために使用されることと（図８を参照）、を含み得、基板１００に対して第２パターニング処理を実行するステップは、マスク層１１２をマスクとして使用して、エッチング工程により積層構造１２０をエッチングして、コンデンサ接触孔１２１を形成することを含み得る。

【0029】

いくつかの実施例において、コンデンサ接触孔１２１を形成した後、半導体構造の製造方法は、コンデンサ接触孔１２１を基にコンデンサ構造を形成することを更に含む。留意されたいこととして、本発明の実施例では、コンデンサ構造の具体的な製造方法に対して限定しない。１つの例において、ベース１１０は、トランジスタ構造を含み、コンデンサ接触孔１２１は、トランジスタ構造のソース電極又はドレイン電極を露出させ、これにより、コンデンサ構造と、トランジスタのソース電極又はドレイン電極とが接触して電気的に接続させるようにする。

【0030】

理解できるように、コンデンサ構造がより高いキャパシタンスを有することを確保するために、後続でコンデンサ接触孔１２１を利用して形成されるコンデンサ構造は、通常、より大きいアスペクト比を有する必要がある。よって、ベース１１０に積層構造１２０を形成することは、後続で形成されるコンデンサ構造の、ベース１１０から積層構造１２０に向かう方向における深度を増加させるのに有益であり、それによってコンデンサ構造のアスペクト比を改善することができる。一方、積層構造１２０の膜層の一部は、後続でコンデンサ接触孔１２１を利用してコンデンサ構造を形成するときの支持層として使用することができ、これにより、アスペクト比が大きいコンデンサ構造の崩壊を回避し、半導体構造の安定性を向上させることができる。

【0031】

いくつかの実施例において、ベース１１０は、シリコンベース、ゲルマニウムベース、シリコンゲルマニウムベース、炭化ケイ素ベース又は絶縁体上のシリコンベースなどであってもよい。

【0032】

いくつかの実施例において、続けて図１を参照すると、積層構造１２０を形成するステップは、ベース１１０に、底部支持層１３０、第１誘電体層１４０、中間支持層１５０、第２誘電体層１６０及び頂部支持層１７０を順次に積層形成することを含み得る。

【0033】

１つの例において、底部支持層１３０、中間支持層１５０及び頂部支持層１７０の材料は同じであってもよく、例えば、底部支持層１３０、中間支持層１５０及び頂部支持層１７０の材料はすべて窒化シリコンであってもよい。第１誘電体層１４０及び第２誘電体層１６０の材料は同じであってもよく、例えば、第１誘電体層１４０及び第２誘電体層１６０の材料は両方とも酸化シリコンであってもよい。

【0034】

留意されたいこととして、図２及び図６～図８では、同じ塗りつぶし方式で底部支持層１３０、中間支持層１５０及び頂部支持層１７０を示しているが、底部支持層１３０、中間支持層１５０及び頂部支持層１７０の材料が同じであることを意味せず、実際の応用では、底部支持層１３０、中間支持層１５０及び頂部支持層１７０の材料は異なっていてもよい。

【0035】

ステップＳ１０２において、図３及び図４を参照すると、基板１００に半導体層１０１を形成する。

【0036】

いくつかの実施例において、半導体層１０１を形成するステップは、基板１００に初期半導体層１１１を形成するステップ（図３を参照）と、初期半導体層１１１に対してＮ型ドーピング又はＰ型ドーピングを実行して、初期半導体層１１１を半導体層１０１に変換するステップ（図４を参照）と、を含み得る。

【0037】

いくつかの実施例において、初期半導体層１１１の材料はシリコンであってもよい。

【0038】

１つの例において、初期半導体層１１１に対してＮ型ドーピングを実行し、即ち、初期半導体層１１にＮ型ドーピング元素を注入し、ここで、Ｎ型ドーピング元素は、砒素、リン又はアンチモンのうちの少なくとも一種であり得る。

【0039】

別の例において、初期半導体層１１１に対してＰ型ドーピングを実行し、即ち、初期半導体層１１にＰ型ドーピング元素を注入し、ここで、Ｐ型ドーピング元素は、ホウ素、インジウム又はガリウムのうちの少なくとも一種であり得る。

【0040】

ステップＳ１０３において、図５を参照すると、半導体層１０１に対してＰ型ドーピングを実行して、半導体層１０１を初期マスク層１０２に変換する。ここで、半導体層１０１に対してＰ型ドーピングを実行することは、半導体層１０１にＰ型ドーピング元素を注入することを意味する。

【0041】

１つの例において、半導体層１０１に対してＰ型ドーピングを実行することは、半導体層１０１にホウ素元素を注入することであり得る。

【0042】

留意されたいこととして、図面を簡潔にするために、図３ないし図５には、基板１００のみが示されており、基板１００に含まれる構造は図２に示す通りである。

【0043】

いくつかの実施例において、初期マスク層１０２の材料は、ホウ素シリコン化合物を含み得、ホウ素シリコン化合物中のホウ素原子とシリコン原子との原子百分率の範囲は１：１～３：２であり得る。

【0044】

理解できるように、図９を参照すると、ホウ素シリコン化合物の消衰係数は、ホウ素シリコン化合物中のホウ素原子の含有量の増加とともに減少し、したがって、初期マスク層１０２中のホウ素原子の含有量を増加させることは、初期マスク層１０２の消衰係数を低下させるのに有益であり、即ち、初期マスク層１０２の光透過性を向上させるのに有益である。更に、初期マスク層１０２中のホウ素原子の含有量は、後続のマスク層１１２中のホウ素原子の含有量を决定し、マスク層１１２中のホウ素原子の含有量は、基板１００をエッチングするためのエッチング工程によるマスク層１１２のエッチング速度に影響を与えるため、マスク層１１２中のホウ素原子の含有量が、マスク層１１２の消衰係数に与える影響と、エッチング工程によるマスク層１１２のエッチング速度に与える影響とを総合的に考慮する必要があり、ホウ素シリコン化合物中のホウ素原子とシリコン原子との原子百分率の範囲を１：１～３：２に制御することは、初期マスク層１０２の消衰係数を低減しつつ、基板１００をエッチングするためのエッチング工程によるマスク層１１２のエッチング速度を低減するのに有益である。

【0045】

いくつかの実施例において、続けて図９を参照すると、初期マスク層１０２の消衰係数は、０．４５より小さいことができる。理解できるように、初期マスク層１０２の消衰係数が０．４５より小さい場合、初期マスク層１０２の光透過率は良好である。いくつかの実施例において、初期マスク層１０２及び基板１００の両方は、フォトリソグラフィマークを有し、初期マスク層１０２の光透過率を向上させることは、照射ステップにおいて、初期マスク層１０２を通過しやすくし、これにより、初期マスク層１０２上のフォトリソグラフィマークと、基板１００上のフォトリソグラフィマークとが重なるようにして、初期マスク層１０２と基板１００との間のアライメント精度を確保するのに有益である。理解できるように、初期マスク層１０２の消衰係数が０．４５より小さいことは、初期マスク層１０２と基板１００との間のアライメント精度を向上させるのに有益であり、後続で基板１００に対して第２パターニング処理を実行する際に、所定の位置にコンデンサ接触孔１２１（図８を参照）を形成することに有益であり、即ち、後続の第２パターニング処理の精度を向上させることができる。

【0046】

いくつかの実施例において、初期マスク層１０２の消衰係数の範囲は０．３４～０．４４であり得る。上記の分析から分かるように、初期マスク層１０２の消衰係数の範囲が０．３４～０．４４である場合、初期マスク層１０２の消衰係数は比較的に低く、当該範囲におけるホウ素シリコン化合物中のホウ素原子の含有量は、基板１００をエッチングするためのエッチング工程によるマスク層１１２のエッチング速度を低下させるのに有益であり、それにより、初期マスク層１０２がより低い消衰係数を有することを保証しつつ、同じエッチング工程による基板のエッチング速度とマスク層１１２のエッチング速度との比率を増加させることにより、第１パターニング処理及び第２パターニング処理の精度を更に向上させることができる。

【0047】

１つの例において、初期マスク層１０２の材料はホウ素シリコン化合物であり、ホウ素シリコン化合物中のホウ素原子とシリコン原子との原子百分率の範囲は３：２であり、初期マスク層１０２の消衰係数は０．３４である。

【0048】

いくつかの実施例において、初期マスク層１０２は、フォトリソグラフィマークを有し、第１エッチング工程により初期マスク層１０２に対して第１パターニング処理を実行するステップにおいて、半導体構造の製造方法は、開口を有するフォトマスクを提供することを更に含み、フォトマスもフォトリソグラフィマークを有し、ここで、フォトマスク上のフォトリソグラフィマークは、初期マスク層１０２上のフォトリソグラフィマークと重なる。

【0049】

理解できるように、初期マスク層１０２の消衰係数が０．４５より小さい場合、初期マスク層１０２の光透過率が良好であり、作業員が、初期マスク層１０２上のフォトリソグラフィマーク及びフォトマスク上のフォトリソグラフィマークを観察するのに有益であり、それにより、初期マスク層１０２上のフォトリソグラフィマークをフォトマスク上のフォトリソグラフィマークと位置合わせすることが容易になり、即ち、基板１００における初期マスク層１０２のフォトリソグラフィマークの正投影が、基板１００におけるフォトマスクのフォトリソグラフィマークの正投影と重なるようにし、これにより、開口１２２が、初期マスク層１０２上のエッチングが必要な部分と位置合わせするようにして、初期マスク層１０２に対して第１パターニング処理を実行する精度を向上させることができる。

【0050】

いくつかの実施例において、基板１００から初期マスク層１０２に向かう方向Ｘにおいて、初期マスク層１０２の厚さの範囲は４００ｎｍ～４６０ｎｍであり得る。

【0051】

上記の説明から分かるように、初期マスク層１０２は、Ｐ型ドーピングされた半導体層で構成され、後続で初期マスク層１０２に対して第１パターニング処理を実行することによって形成されるマスク層１１２も、Ｐ型ドーピングされた半導体層で構成され、これは、後続で基板１００をエッチングするためのエッチング工程によるマスク層１１２のエッチング速度を低下させることに有益である。理解できるように、後続で形成されるコンデンサ構造のキャパシタンスを増加させるために、基板１００から初期マスク層１０２に向かう方向Ｘにおける基板１００の厚さは比較的に大きく、基板１００の第２パターニング処理に必要なエッチング時間も比較的に長く、この場合、マスクとして使用されるマスク層１１２も、第２パターニング処理を実行するステップエッチング工程によってエッチングされ、したがって、エッチング工程によるマスク層１１２のエッチング速度を低下させることにより、第２パターニング処理でエッチングされるマスク層１１２の厚さを薄くすることができる。

【0052】

理解できるように、図６ないし図８を参照すると、第２パターニング処理でエッチングされるマスク層１１２の厚さを薄くすることを前提として、初期マスク層１０２を形成するとき、方向Ｘに厚さがより小さい初期マスク層１０２を形成することができ、そうすると、後続で形成されるマスク層１１２も、方向Ｘにより小さい厚さを有することができ、このようにして、マスク層１１２の開口１２２のアスペクト比を小さくすることができ、そのため、エッチング工程におけるエッチング物質が、開口１２２を通過して基板１００をエッチングしやすくなり、第２パターニング処理のステップにおいて、形成されるトレンチのアスペクト比を小さくすることができ、それにより、エッチング工程により基板１００に対して第２パターニング処理を実行することに有益であり、第２パターニング処理の精度を向上させることができる。留意されたいこととして、第２パターニング処理のステップで形成されるトレンチの最終形態は、マスク層１１２の開口１２２と基板１００のコンデンサ接触孔１２１とによって形成される。

【0053】

１つの例において、同じサイズの基板１００に対して第２パターニング処理を実行するとき、同じサイズのコンデンサ接触孔１２１を形成するために、半導体層に対してＰ型ドーピングを実行せずに形成される初期マスク層の厚さは５００ｎｍであり、本発明の実施例において、半導体層に対してＰ型ドーピングを実行することによって形成される初期マスク層１０２の厚さは４５０ｎｍであり得る。これから分かるように、半導体層に対してＰ型ドーピングを実行することによって初期マスク層１０２を形成することで、後続で基板１００をエッチングする際のエッチング工程によるマスク層１１２のエッチング速度を低下させることは、形成される初期マスク層１０２の厚さを減少させるのに有益であり、それによって、第２パターニング処理の難易度を低下させ、第２パターニング処理の精度を向上させることができる。

【0054】

ステップＳ１０４において、図２、図６及び図７を参照すると、初期マスク層１０２に対して第１パターニング処理を実行して、開口１２２を有するマスク層１１２を形成する。

【0055】

理解できるように、初期マスク層１０２に対して第１パターニング処理を実行するステップは、開口を有するフォトマスクを提供し、フォトマスクを通して初期マスク層１０２に対して照射処理を実行して、開口１２２を有するマスク層１１２を形成することを更に含む。ここで、半導体層に対してＰ型ドーピングを実行することは、初期マスク層１０２の消衰係数を低減するのに有益であり、それにより、初期マスク層１０２とフォトマスクとの間のアライメント精度を向上させ、第１パターニング処理の精度を向上させることができ、即ち、フォトマスクのパターンを初期マスク層１０２により正確に転写して、要件を満たすマスク層１１２を形成することに有益である。留意されたいこととして、フォトマスクのパターンとは、フォトマスクの開口によって構成されるパターンを指す。

【0056】

いくつかの実施例において、基板１００に初期マスク層１０２を形成した後、初期マスク層１０２に対して第１パターニング処理を実行する前に、半導体構造の製造方法は、以下のステップを更に含み得る。

【0057】

図２を参照すると、初期マスク層１０２の基板１００から離れた側に、第１マスク層１０３及び第２マスク層１０４を順次に積層形成し、第２マスク層１０４は、隣接する第１領域１１４及び第２領域１２４を含む。ここで、第２領域１２４は、後続のエッチングによって開口１２２を形成するために使用される。

【0058】

１つの例において、第１マスク層１０３の材料は、酸化シリコンであってもよく、第２マスク層１０４の材料は、アモルファスカーボン（Ａｍｏｒｐｈｏｕｓ ｃａｒｂｏｎ）であってもよい。

【0059】

留意されたいこととして、第１マスク層１０３及び第２マスク層１０４の両方もフォトリソグラフィマークを有し、且つ第１マスク層１０３及び第２マスク層１０４の両方が良好な光透過率を有し、よって、本発明の実施例は、初期マスク層１０２の光透過率を向上させる上で、作業員が、第１マスク層１０３上のフォトリソグラフィマークと、第２マスク層１０４上のフォトリソグラフィマークと、初期マスク層１０２上のフォトリソグラフィマークとを容易に位置合わせするようにし、これにより、第１パターニング処理の精度を向上させることができる。

【0060】

図２及び図６を参照すると、フォトマスクを利用して第２領域１２４を照射して、照射される第２領域１２４の膜層特性を変化させ、同じエッチング工程により第１領域１１４及び第２領域１２４をエッチングし、エッチング工程による第１領域１１４のエッチング速度を、第２領域１２４のエッチング速度より小さくすることにより、第１領域１１４を除去するとき、第２領域１２４の一部を残存させて、開口１２２を有する第２マスク層１０４を形成する。

【0061】

留意されたいこととして、第２マスク層１０４をエッチングするステップにおいて、第１領域１１４及び第２領域１２４は両方ともエッチングされるが、第２領域１２４は照射処理されたため、エッチング工程による第１領域１１４のエッチング速度は、第２領域１２４のエッチング速度より小さく、よって、開口１２２を有する第２マスク層１０４を形成することができる。

【0062】

いくつかの実施例において、初期マスク層１０２に対して第１パターニング処理を実行するステップは、図６ないし図８を参照すると、開口１２２を有する第２マスク層１０４をマスクとして使用して第１マスク層１０３をエッチングして、開口１２２を有する第１マスク層１０３を形成することと、開口１２２を有する第１マスク層１０３をマスクとして使用して初期マスク層１０２をエッチングすることと、を含み得る。

【0063】

留意されたいこととして、いくつかの実施例において、開口１２２を有する第２マスク層１０４をマスクとして使用して第１マスク層１０３をエッチングするステップにおいて、第２マスク層１０４もエッチングされ、開口１２２を有する第１マスク層１０３を形成する際に、第２マスク層１０４は完全にエッチングされる。別のいくつかの実施例において、開口１２２を有する第２マスク層１０４をマスクとして使用して第１マスク層１０３をエッチングするステップにおいて、第２マスク層１０４が完全にエッチングされており、第２マスク層１０４の開口１２２によって露出されない第１マスク層１０３の厚さの一部がエッチングされ、その結果、開口１２２を有する第１マスク層１０３の方向Ｘの厚さは、第１パターニング処理を実行する前の第１マスク層１０３の厚さより小さい。

【0064】

また、いくつかの実施例において、開口１２２を有する第１マスク層１０３をマスクとして使用して初期マスク層１０２をエッチングするステップにおいて、第１マスク層１０３もエッチングされ、開口１２２を有するマスク層１１２を形成する際に、第１マスク層１０３は完全にエッチングされる。別のいくつかの実施例において、開口１２２を有する第１マスク層１０３をマスクとして使用して初期マスク層１０２をエッチングするステップにおいて、第１マスク層１０３が完全にエッチングされており、第１マスク層１０３の開口１２２によって露出されない初期マスク層１０２の厚さの一部がエッチングされ、その結果、開口１２２を有するマスク層１１２の方向Ｘの厚さは、第１パターニング処理を実行する前の初期マスク層１０２の厚さより小さい。

【0065】

ステップＳ１０５において、図７及び図８を参照すると、マスク層１１２をマスクとして使用して、エッチング工程により基板１００に対して第２パターニング処理を実行し、エッチング工程による基板１００のエッチング速度は、マスク層１１２のエッチング速度より大きい。

【0066】

理解できるように、エッチング工程により基板１００に対して第２パターニング処理を実行するステップにおいて、マスク層１１２もエッチング工程によってエッチングされ、このとき、マスク層１１２は、Ｐ型ドーピングされた半導体層であり、これは、基板１００をエッチングするためのエッチング工程によるマスク層１１２のエッチング速度を低下させるのに有益であり、マスク層１１２をマスクとして使用して、エッチング工程により基板１００に対して第２パターニング処理を実行するステップにおいて、エッチング工程による基板１００のエッチング速度が、マスク層１１２のエッチング速度より大きいことを保証しつつ、エッチング工程による基板１００のエッチング速度とマスク層１１２のエッチング速度との差を増加させることができ、それにより、マスク層１１２の開口１２２によって構成されたパターンをマスク層１１２を通して基板１００に正確に転写することができ、第２パターニング処理の精度を向上させることができる。

【0067】

更に、本発明の実施例による製造方法は、エッチング工程による基板１００のエッチング速度とマスク層１１２のエッチング速度との差を増加させるのに有益であり、これにより、形成されたマスク層１１２における開口１２２側壁のマスク層１１２が過度にエッチングされることを回避し、開口１２２のサイズが大きく変化することを回避し、それにより、開口１２２に基づいて形成されるコンデンサ接触孔１２１のサイズの変化を回避し、基板１００に対する第２パターニング処理の精度を保証することができる。

【0068】

いくつかの実施例において、エッチング工程により基板１００に対して第２パターニング処理を実行した後、マスク層１１２の一部が残存され、基板１００から初期マスク層１０２に向かう方向Ｘにおいて、残存されたマスク層１１２の厚さと初期マスク層１０２の厚さの比率の範囲は０．１３～０．１６であってもよい。理解できるように、実際の応用では、基板１００をエッチングしてコンデンサ接触孔１２１を形成した後、残りのマスク層１１２を除去することができる。

【0069】

理解できるように、エッチング工程により基板１００に対して第２パターニング処理を実行するステップにおいて、形成されるコンデンサ接触孔１２１の精度を向上させるために、部分厚さのマスク層１１２を残存させて、エッチングする必要がない基板１００を保護する必要がある。

【0070】

更に、形成された初期マスク層１０２を、開口１２２を有するマスク層１１２に変換するステップにおいて、部分厚さの初期マスク層は消耗され、基板１００をエッチングするステップにおいて、残りの初期マスク層１０２によって構成されるマスク層１１２も消耗され、この場合、基板１００から初期マスク層１０２に向かう方向Ｘにおいて、初期マスク層１０２の厚さの範囲は４００ｎｍ～４６０ｎｍであることは、初期マスク層１０２が第１パターニング処理され、マスク層１１２が第２パターニング処理された後、残存されたマスク層１１２の厚さと初期マスク層１０２の厚さとの比率の範囲が０．１３～０．１６であるようにすることに有益である。初期マスク層１０２の厚さが４００ｎｍより小さい場合、基板１００に対して第２パターニング処理を実行するステップにおいて、コンデンサ接触孔１２１が形成される前にマスク層１１２が完全にエッチングされる可能性があり、その結果、第２パターニング処理を必要としない基板１００がエッチングされ、最終的に形成されるコンデンサ接触孔１２１のサイズに影響を及ぼす。一方、初期マスク層１０２の厚さが４６０ｎｍより小さい場合、基板１００に対して第２パターニング処理を実行するステップにおいて、形成されるトレンチのアスペクトが大きくなるため、基板１００への第２パターニング処理の難易度が増加し、第２パターニング処理の精度が低下する。よって、本発明の実施例では、初期マスク層１０２の厚さの範囲を４００ｎｍ～４６０ｎｍに制御し、更に、残存されたマスク層１１２の厚さと初期マスク層１０２の厚さとの比率の範囲を０．１３～０．１６に制御することにより、第２パターニング処理の難易度を低下させるとともに、コンデンサ接触孔１２１を形成するとき、部分厚さのマスク層１１２が残存されることを保証することができる。

【0071】

いくつかの実施例において、基板１００から初期マスク層１０２に向かう方向Ｘにおいて、残存されたマスク層１１２の厚さの範囲は６５ｎｍ～７５ｎｍであってもよい。１つの例において、基板１００から初期マスク層１０２に向かう方向Ｘにおいて、残存されたマスク層１１２の厚さは７１ｎｍである。

【0072】

まとめると、本発明の実施例による製造方法では、半導体層１０１に対してＰ型ドーピングを実行することにより、初期マスク層１０２の光学的性能を改善するのに有益であり、フォトマスクを利用して初期マスク層１０２に対して照射アライメント処理を実行する際の、初期マスク層１０２とフォトマスクとの間のアライメント精度の向上に有益であり、初期マスク層１０２に対して第１パターニング処理を実行するとき、初期マスク層１０２とフォトマスクとの間のアライメント精度の向上は、第１パターニング処理の精度の向上に有益であり、即ち、フォトマスクのパターンを初期マスク層１０２により正確に転写することによって、要件を満たすマスク層１１２を形成することに有益である。一方、基板１００をエッチングするとき、エッチング工程によるマスク層１１２のエッチング速度を低下させるのに有益であるため、第２パターニング処理を実行するステップにおいて、エッチング工程による基板１００のエッチング速度とマスク層１１２のエッチング速度との差を大きくすることに有益であり、これにより、マスク層１１２を介してパターンを基板１００に正確に転写することによって、第２パターニング処理の精度を向上させることができる。このようにして、初期マスク層１０２と基板１００の両方のパターニング精度を向上させ、フォトマスクのパターンを基板１００に最終的に転写する精度を向上させ、より寸法精度の高い半導体構造を形成することができる。

【0073】

当業者なら理解できるように、上記の各実施形態は、本発明を実現するための特定の実施例であり、実際の応用では、本発明の実施例の趣旨及び範囲から逸脱することなく、その形式と詳細に種々な変更を加えることができる。当業者であれば、本発明の実施例の趣旨及び範囲から逸脱することなく、様々な変形および修正を行うことができ、したがって、本発明の実施例の保護範囲は、特許請求の範囲に従うものとする。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【国際調査報告】