特表 2024-531851 インピーダンス較正回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-09-03

(54)【発明の名称】インピーダンス較正回路

(51)【国際特許分類】

   H03K 19/0175 20060101AFI20240827BHJP

   G11C 7/10 20060101ALI20240827BHJP

   G11C 11/4093 20060101ALI20240827BHJP

【ＦＩ】

H03K19/0175 290

G11C7/10 405

G11C11/4093 150

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022572751

(86)(22)【出願日】2022-08-16

(85)【翻訳文提出日】2022-11-25

(86)【国際出願番号】 CN2022112658

(87)【国際公開番号】W WO2024021191

(87)【国際公開日】2024-02-01

(31)【優先権主張番号】202210893495.X

(32)【優先日】2022-07-27

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100145403

【弁理士】

【氏名又は名称】山尾 憲人

(74)【代理人】

【識別番号】100189555

【弁理士】

【氏名又は名称】徳山 英浩

(72)【発明者】

【氏名】邵 亜年

(72)【発明者】

【氏名】張 志強

【テーマコード（参考）】

5J056

5M024

【Ｆターム（参考）】

5J056AA40

5J056BB02

5J056BB60

5J056CC09

5J056CC14

5J056CC17

5M024AA49

5M024BB04

5M024DD57

5M024JJ03

5M024PP01

5M024PP02

(57)【要約】

本開示は、インピーダンス較正回路を提供し、前記インピーダンス較正回路は、第１較正クロック信号を受信し、前記第１較正クロック信号に基づいてインピーダンス較正を行い、較正が完了すると、第１停止信号を出力する較正モジュールと、前記インピーダンス較正回路の較正時間を検出し、前記較正時間が所定の値に達すると、第２停止信号を出力する第１検出モジュールと、前記第１停止信号、前記第２停止信号を受信し、前記第１較正クロック信号を出力する較正制御モジュールと、を含み、前記較正制御モジュールは、前記第１停止信号又は前記第２停止信号を受信すると、前記第１較正クロック信号の出力を停止する。較正制御モジュールは、第１停止信号に基づいて第１較正クロック信号の出力を停止するに加えて、また、第２停止信号に基づいて第１較正クロック信号の出力を停止し、それにより、インピーダンス較正回路の較正を適時に停止させ、設計要求を満たすようにし、消費電力を効果的に低減し、インピーダンス較正回路の信頼性を向上させることができる。

【特許請求の範囲】

【請求項1】

インピーダンス較正回路であって、
第１較正クロック信号を受信し、前記第１較正クロック信号に基づいてインピーダンス較正を行い、較正が完了すると、第１停止信号を出力する較正モジュールと、
前記インピーダンス較正回路の較正時間を検出し、前記較正時間が所定の値に達すると、第２停止信号を出力する第１検出モジュールと、
前記第１停止信号、前記第２停止信号を受信し、前記第１較正クロック信号を出力する較正制御モジュールと、を含み、前記較正制御モジュールは、前記第１停止信号又は前記第２停止信号を受信すると、前記第１較正クロック信号の出力を停止する、インピーダンス較正回路。

【請求項2】

前記較正制御モジュールは、第１論理ゲート回路を含み、前記第１論理ゲート回路は、前記第１停止信号及び前記第２停止信号を受信し、論理演算処理を行って第１制御信号を出力し、前記較正制御モジュールは、前記第１制御信号に基づいて、前記第１較正クロック信号の出力を停止する、
請求項１に記載のインピーダンス較正回路。

【請求項3】

前記第１論理ゲート回路は、オアゲートを含む、
請求項２に記載のインピーダンス較正回路。

【請求項4】

前記較正モジュールは、第１較正ユニットを含み、前記較正モジュールは、前記第１較正クロック信号を受信すると、前記第１較正ユニットに対してインピーダンス較正を行い、
前記第１較正ユニットは、
第１端子が第１電源端子に接続される第１抵抗ユニットと、
第１端子が前記第１抵抗ユニットの第２端子に接続され、第２端子が第２電源端子に接続される基準抵抗と、
前記第１抵抗ユニットの第２端子電圧と第１基準電圧を比較し、第１比較信号を出力する第１比較ユニットと、
前記第１比較信号を入力信号とし、前記第１比較信号の変化状況を記録し、前記第１比較信号の変化状況が所定の条件に合致すると、前記第１停止信号を出力する第１検出ユニットと、を含む、
請求項１に記載のインピーダンス較正回路。

【請求項5】

前記第１検出ユニットは、奇数個のフリップフロップカスケード及び第２論理ゲート回路を含み、奇数段のフリップフロップの第１出力端子が前記第２論理ゲート回路の入力端子に接続され、偶数段のフリップフロップの第２出力端子が前記第２論理ゲート回路の入力端子に接続され、前記第２論理ゲート回路による論理処理後に前記第１停止信号を出力する、
請求項４に記載のインピーダンス較正回路。

【請求項6】

前記第１検出ユニットは、奇数個のフリップフロップカスケード及び第２論理ゲート回路を含み、奇数段のフリップフロップの第２出力端子が前記第２論理ゲート回路の入力端子に接続され、偶数段のフリップフロップの第１出力端子が前記第２論理ゲート回路の入力端子に接続され、前記第２論理ゲート回路による論理処理後に前記第１停止信号を出力する、
請求項４に記載のインピーダンス較正回路。

【請求項7】

前記第１較正ユニットはさらに、前記第１比較信号に基づいて第１較正コードを更新する第１較正コード生成ユニットを含み、前記第１較正コードは、前記第１抵抗ユニットの等価抵抗値を制御するために使用される、
請求項４に記載のインピーダンス較正回路。

【請求項8】

前記第１検出モジュールは、前記第１較正ユニットの較正時間を検出し、前記第１較正ユニットの較正時間が所定の値に達すると、前記第２停止信号を出力する、
請求項７に記載のインピーダンス較正回路。

【請求項9】

前記較正制御モジュールはさらに、第２較正クロック信号を出力し、前記較正モジュールはさらに、前記第２較正クロック信号を受信し、前記較正制御モジュールは、前記第１停止信号又は前記第２停止信号を受信すると、前記第１較正クロック信号の出力を停止し、前記第２較正クロック信号の出力を開始する、
請求項８に記載のインピーダンス較正回路。

【請求項10】

前記較正モジュールはさらに、第２較正ユニットを含み、前記較正モジュールは、前記第２較正クロック信号を受信すると、前記第２較正ユニットに対してインピーダンス較正を行い、
前記第２較正ユニットは、
第２端子が第２電源端子に接続される第２抵抗ユニットと、
第１端子が第１電源端子に接続され、第２端子が前記第２抵抗ユニットの第１端子に接続される第３抵抗ユニットであって、前記第１較正コードはさらに、前記第３抵抗ユニットの等価抵抗値を制御するために使用される、第３抵抗ユニットと、
前記第２抵抗ユニットの第１端子電圧と第２基準電圧を比較し、第２比較信号を出力する第２比較ユニットと、
前記第２比較信号を入力信号とし、前記第２比較信号の変化状況を記録し、前記第２比較信号の変化状況が所定の条件に合致すると、第３停止信号を出力する第２検出ユニットと、を含み、
前記較正制御モジュールは、前記第３停止信号又は前記第２停止信号を受信すると、前記第２較正クロック信号の出力を停止する、
請求項９に記載のインピーダンス較正回路。

【請求項11】

前記第１検出モジュールはさらに、前記第２較正ユニットの較正時間を検出し、前記第２較正ユニットの較正時間が所定の値に達すると、前記第２停止信号を出力する、
請求項１０に記載のインピーダンス較正回路。

【請求項12】

前記インピーダンス較正回路はさらに、初期クロック信号を出力するクロック信号生成モジュールを含み、前記較正制御モジュールは、前記初期クロック信号を受信すると、前記第１較正クロック信号及び前記第２較正クロック信号を出力し、前記較正モジュールが前記第２較正ユニットに対してインピーダンス較正を行うとき、前記較正制御モジュールは、前記第３停止信号又は前記第２停止信号を受信すると、前記クロック信号生成モジュールに停止信号を出力して、前記クロック信号生成モジュールに前記初期クロック信号の出力を停止させる、
請求項１０に記載のインピーダンス較正回路。

【請求項13】

前記第１検出モジュールは、カウントモジュールを含み、前記較正モジュールが前記第１較正ユニットに対してインピーダンス較正を行うとき及び／又は前記較正モジュールが前記第２較正ユニットに対してインピーダンス較正を行うとき、前記カウントモジュールは、前記初期クロック信号をカウントし、カウント値が所定の値に達すると、前記第２停止信号を出力する、
請求項１２に記載のインピーダンス較正回路。

【請求項14】

前記所定の値は、４０クロック周期より小さいか等しい、
請求項１に記載のインピーダンス較正回路。

【請求項15】

前記第２較正ユニットはさらに、前記第２比較信号に基づいて第２較正コードを更新する第２較正コード生成ユニットを含み、前記第２較正コードは、前記第２抵抗ユニットの等価抵抗値を制御するために使用される、
請求項１０に記載のインピーダンス較正回路。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願への相互参照）
本願は、２０２２年０７月２７日に中国特許局に提出された、出願番号が２０２２１０８９３４９５．Ｘであり、発明の名称が「インピーダンス較正回路」である中国特許出願の優先権を主張し、その内容の全てが引用により本願に組み込まれる。

【0002】

本願は、集積回路の分野に関し、特に、インピーダンス較正回路に関する。

【背景技術】

【0003】

電子装置の動作速度が速くなるにつれて、電子装置内の半導体メモリ間で伝送される信号の振幅が小さくなり、信号の伝送にかかる遅延時間が最小限になる。しかしながら、伝送信号の信号振幅が小さくなるとともに、信号伝送は外部ノイズの影響をより大きく受けるようになる。インタフェースにインピーダンス不整合がある場合、外部ノイズは出力信号の反射特性に影響を与える。インピーダンス不整合は、外部ノイズ又は電源電圧、動作温度、及び製造工程の変化によって発生する。インピーダンス不整合により半導体デバイスのデータが歪む可能性があるため、インピーダンス不整合が発生すると、データの高速伝送が難しくなる。そのため、歪んだデータを受信する半導体デバイスにおいて、設定／ホールドの不良や信号レベルの誤判定が発生する可能性がある。

【0004】

これらの欠点を緩和するために、メモリデバイスは、調整可能な終端インピーダンス値を提供するために使用可能なオンダイターミネーション（ＯＤＴ：Ｏｎ－Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ、「オンチップ終端抵抗」とも呼ばれ得る）を含み得る。例えば、メモリデバイスに信号（例えば、コマンド、データなど）が提供される場合、オンダイターミネーションのインピーダンス値を調整することにより、インピーダンス不整合を低減することができる。

【0005】

高速ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）では、通常、インピーダンス較正を周期的に行うことにより、オンダイターミネーションのインピーダンス値を調整し、更に、インピーダンスマッチング、信号の完全性とデータウィンドウのリアルタイムメンテナンスと較正を容易にする。集積回路設計仕様では、インピーダンス較正回路が設定時間内に較正を終了するように要求しているが、既存のインピーダンス較正回路は、較正を適時に終了できない場合が存在し、要求を満たすことができない。

【発明の概要】

【0006】

本開示の実施例は、設定時間内に較正を終了し、設計仕様の要求を満たすことができるインピーダンス較正回路を提供する。

【0007】

上記の問題を解決するために、本開示の実施例は、インピーダンス較正回路を提供する。前記インピーダンス較正回路は、第１較正クロック信号を受信し、前記第１較正クロック信号に基づいてインピーダンス較正を行い、較正が完了すると、第１停止信号を出力する較正モジュールと、前記インピーダンス較正回路の較正時間を検出し、前記較正時間が所定の値に達すると、第２停止信号を出力する第１検出モジュールと、前記第１停止信号、前記第２停止信号を受信し、前記第１較正クロック信号を出力する較正制御モジュールと、を含み、前記較正制御モジュールは、前記第１停止信号又は前記第２停止信号を受信すると、前記第１較正クロック信号の出力を停止する。

【0008】

一実施例では、前記較正制御モジュールは、第１論理ゲート回路を含み、前記第１論理ゲート回路は、前記第１停止信号及び前記第２停止信号を受信し、論理演算処理を行って第１制御信号を出力し、前記較正制御モジュールは、前記第１制御信号に基づいて、前記第１較正クロック信号の出力を停止する。

【0009】

一実施例では、前記第１論理ゲート回路は、オアゲートを含む。

【0010】

一実施例では、前記較正モジュールは、第１較正ユニットを含み、前記較正モジュールは、前記第１較正クロック信号を受信すると、前記第１較正ユニットに対してインピーダンス較正を行い、前記第１較正ユニットは、第１端子が第１電源端子に接続される第１抵抗ユニットと、第１端子が前記第１抵抗ユニットの第２端子に接続され、第２端子が第２電源端子に接続される基準抵抗と、前記第１抵抗ユニットの第２端子電圧と第１基準電圧を比較し、第１比較信号を出力する第１比較ユニットと、前記第１比較信号を入力信号とし、前記第１比較信号の変化状況を記録し、前記第１比較信号の変化状況が所定の条件に合致すると、前記第１停止信号を出力する第１検出ユニットと、を含む。

【0011】

一実施例では、前記第１検出ユニットは、奇数個のフリップフロップ（Ｆｌｉｐ－Ｆｌｏｐ）カスケード及び第２論理ゲート回路を含み、奇数段のフリップフロップの第１出力端子が前記第２論理ゲート回路の入力端子に接続され、偶数段のフリップフロップの第２出力端子が前記第２論理ゲート回路の入力端子に接続され、前記第２論理ゲート回路による論理処理後に前記第１停止信号を出力する。

【0012】

一実施例では、前記第１検出ユニットは、奇数個のフリップフロップカスケード及び第２論理ゲート回路を含み、奇数段のフリップフロップの第２出力端子が前記第２論理ゲート回路の入力端子に接続され、偶数段のフリップフロップの第１出力端子が前記第２論理ゲート回路の入力端子に接続され、前記第２論理ゲート回路による論理処理後に前記第１停止信号を出力する。

【0013】

一実施例では、前記第１較正ユニットはさらに、前記第１比較信号に基づいて第１較正コードを更新する第１較正コード生成ユニットを含み、前記第１較正コードは、前記第１抵抗ユニットの等価抵抗値を制御するために使用される。

【0014】

一実施例では、前記第１検出モジュールは、前記第１較正ユニットの較正時間を検出し、前記第１較正ユニットの較正時間が所定の値に達すると、前記第２停止信号を出力する。

【0015】

一実施例では、前記較正制御モジュールはさらに、第２較正クロック信号を出力し、前記較正モジュールはさらに、前記第２較正クロック信号を受信し、前記較正制御モジュールは、前記第１停止信号又は前記第２停止信号を受信すると、前記第１較正クロック信号の出力を停止し、前記第２較正クロック信号の出力を開始する。

【0016】

一実施例では、前記較正モジュールはさらに、第２較正ユニットを含み、前記較正モジュールは、前記第２較正クロック信号を受信すると、前記第２較正ユニットに対してインピーダンス較正を行い、前記第２較正ユニットは、第２端子が第２電源端子に接続される第２抵抗ユニットと、第１端子が第１電源端子に接続され、第２端子が前記第２抵抗ユニットの第１端子に接続される第３抵抗ユニットであって、前記第１較正コードはさらに、前記第３抵抗ユニットの等価抵抗値を制御するために使用される、第３抵抗ユニットと、前記第２抵抗ユニットの第１端子電圧と第２基準電圧を比較し、第２比較信号を出力する第２比較ユニットと、前記第２比較信号を入力信号とし、前記第２比較信号の変化状況を記録し、前記第２比較信号の変化状況が所定の条件に合致すると、第３停止信号を出力する第２検出ユニットと、を含み、前記較正制御モジュールは、前記第３停止信号又は前記第２停止信号を受信すると、前記第２較正クロック信号の出力を停止する。

【0017】

一実施例では、前記第１検出モジュールはさらに、前記第２較正ユニットの較正時間を検出し、前記第２較正ユニットの較正時間が所定の値に達すると、前記第２停止信号を出力する。

【0018】

一実施例では、前記インピーダンス較正回路はさらに、初期クロック信号を出力するクロック信号生成モジュールを含み、前記較正制御モジュールは、前記初期クロック信号を受信すると、前記第１較正クロック信号及び前記第２較正クロック信号を出力し、前記較正モジュールが前記第２較正ユニットに対してインピーダンス較正を行うとき、前記較正制御モジュールは、前記第３停止信号又は前記第２停止信号を受信すると、前記クロック信号生成モジュールに停止信号を出力して、前記クロック信号生成モジュールに前記初期クロック信号の出力を停止させる。

【0019】

一実施例では、前記第１検出モジュールは、カウントモジュールを含み、前記較正モジュールが前記第１較正ユニットに対してインピーダンス較正を行うとき及び／又は前記較正モジュールが前記第２較正ユニットに対してインピーダンス較正を行うとき、前記カウントモジュールは、前記初期クロック信号をカウントし、カウント値が所定の値に達すると、前記第２停止信号を出力する。

【0020】

一実施例では、前記所定の値は、４０クロック周期より小さいか等しい。

【0021】

一実施例では、前記第２較正ユニットはさらに、前記第２比較信号に基づいて第２較正コードを更新する第２較正コード生成ユニットを含み、前記第２較正コードは、前記第２抵抗ユニットの等価抵抗値を制御するために使用される。

【0022】

本開示の実施例によって提供されるインピーダンス較正回路は、第２停止信号を提供し、較正制御モジュールは、第１停止信号に基づいて第１較正クロック信号の出力を停止するに加えて、また、第２停止信号に基づいて第１較正クロック信号の出力を停止する。第２停止信号は、較正時間が所定の値に達したときに生成され、インピーダンス較正回路の較正時間が所定の値に達したとき、第１停止信号がまだ無効信号であれば、インピーダンス較正回路は、第２停止信号に基づいて第１較正クロック信号の出力を停止し、インピーダンス較正回路の較正時間が所定の値に達したとき又は所定の値に達する前に、第１停止信号が有効信号であれば、インピーダンス較正回路は、第１停止信号に基づいて第１較正クロック信号の出力を停止し、それにより、インピーダンス較正回路の較正を適時に停止させ、インピーダンス較正回路の較正時間が設計要求を満たすようにし、消費電力を効果的に低減し、インピーダンス較正回路の信頼性を向上させることができる。

【図面の簡単な説明】

【0023】

【図1】本開示の一実施例によるインピーダンス較正回路の概略図である。

【図2】本開示の別の実施例によるインピーダンス較正回路の概略図である。

【図3】本開示の別の実施例による第１比較ユニットの概略図である。

【図4A】本開示の別の実施例による第１検出ユニットの概略図である。

【図4B】本開示の更に別の実施例による第１検出ユニットの概略図である。

【図5】本開示の更に別の実施例によるインピーダンス較正回路の概略図である。

【図6】本開示の更に別の実施例によるインピーダンス較正回路の概略図である。

【発明を実施するための形態】

【0024】

以下では、図面を参照して、本開示の実施例によって提供されるインピーダンス較正回路の具体的な実施形態について詳細に説明する。

【0025】

図１は、本開示の一実施例によるインピーダンス較正回路の概略図である。図１を参照すると、インピーダンス較正回路は、較正モジュール１０、第１検出モジュール２０、及び較正制御モジュール３０を含む。較正モジュール１０は、第１較正クロック信号Ｐｃｌｋを受信し、第１較正クロック信号Ｐｃｌｋに基づいてインピーダンス較正を行い、較正が完了すると、第１停止信号Ｓｔｏｐ１を出力する。第１検出モジュール２０は、インピーダンス較正回路の較正時間を検出し、較正時間が所定の値に達すると、第２停止信号Ｓｔｏｐ２を出力する。較正制御モジュール３０は、第１停止信号Ｓｔｏｐ１、第２停止信号Ｓｔｏｐ２を受信し、第１較正クロック信号Ｐｃｌｋを出力し、較正制御モジュール３０は、第１停止信号Ｓｔｏｐ１又は第２停止信号Ｓｔｏｐ２と受信すると、第１較正クロック信号Ｐｃｌｋの出力を停止する。

【0026】

較正モジュール１０には、有効な第１停止信号Ｓｔｏｐ１を適時に出力できない場合が存在し、その結果、インピーダンス較正回路は、第１較正クロック信号Ｐｃｌｋの出力を適時に停止できなくなり、即ち、較正を適時に停止できなくなり、インピーダンス較正回路の較正時間が設計要求を超えて、要望を満たすことができず、消費電力が大きい。したがって、本開示の実施例によって提供されるインピーダンス較正回路は、第２停止信号Ｓｔｏｐ２を更に提供し、較正制御モジュール３０は、第１停止信号Ｓｔｏｐ１に基づいて第１較正クロック信号Ｐｃｌｋの出力を停止するに加えて、また、第２停止信号Ｓｔｏｐ２に基づいて第１較正クロック信号Ｐｃｌｋの出力を停止する。第２停止信号Ｓｔｏｐ２は、較正時間が所定の値に達したときに生成され、インピーダンス較正回路の較正時間が所定の値に達したとき、第１停止信号Ｓｔｏｐ１がまだ無効信号であれば、インピーダンス較正回路は、第２停止信号Ｓｔｏｐ２に基づいて第１較正クロック信号Ｐｃｌｋの出力を停止し、インピーダンス較正回路の較正時間が所定の値に達したとき又は所定の値に達する前に、第１停止信号Ｓｔｏｐ１が有効信号であれば、インピーダンス較正回路は、第１停止信号Ｓｔｏｐ１に基づいて第１較正クロック信号Ｐｃｌｋの出力を停止し、それにより、インピーダンス較正回路の較正を適時に停止させ、インピーダンス較正回路の較正時間が設計要求を満たすようにし、消費電力を効果的に低減し、インピーダンス較正回路の信頼性を向上させることができる。

【0027】

図２は、本開示の別の実施例によるインピーダンス較正回路の概略図である。図２を参照すると、本実施例では、第１検出モジュール２０は、カウントモジュール２１を含み、カウントモジュール２１は、第１較正クロック信号Ｐｃｌｋをカウントし、カウント値が所定の値に達すると、第２停止信号Ｓｔｏｐ２を出力する。つまり、本実施例では、第１検出モジュール２０は、第１較正クロック信号Ｐｃｌｋをカウントすることにより、インピーダンス較正回路の較正時間を取得し、カウント値は、第１較正クロック信号Ｐｃｌｋの周期数である。他の実施例では、例えば、図６を参照すると、第１検出モジュール２０は、クロック信号生成モジュール４０の初期クロック信号ＣＬＫ－０をカウントすることにより、インピーダンス較正回路の較正時間を取得し、カウント値が所定の値に達すると、第２停止信号Ｓｔｏｐ２を出力し、ここで、カウント値は、初期クロック信号ＣＬＫ－０の周期数である。

【0028】

所定の値は、設計要求に応じて決定でき、例えば、一実施例では、インピーダンス較正回路の較正時間が４０クロック周期を超えないように要求する場合、所定の値は、第１較正クロック信号Ｐｃｌｋの４０クロック周期より小さいか等しい。例えば、本実施例では、所定の値が第１較正クロック信号Ｐｃｌｋの４０クロック周期である場合、カウントモジュール２１は、第１較正クロック信号Ｐｃｌｋのクロック周期をカウントし、カウント値が４０のとき、第２停止信号Ｓｔｏｐ２を出力し、即ち、カウント値が４０のとき、カウントモジュール２１の出力信号の論理レベルはハイレベルになり、即ち、第２停止信号Ｓｔｏｐ２の論理レベルはハイレベルになり、第２停止信号Ｓｔｏｐ２は有効信号であり、較正制御モジュール３０は、第２停止信号Ｓｔｏｐ２に基づいて第１較正クロック信号Ｐｃｌｋの出力を停止でき、他の場合、カウントモジュール２１が出力した第２停止信号Ｓｔｏｐ２の論理レベルはローレベルで無効信号であり、較正制御モジュール３０は、第２停止信号Ｓｔｏｐ２に基づいて第１較正クロック信号Ｐｃｌｋの出力を停止できない。

【0029】

理解可能なこととして、別のいくつかの実施例では、インピーダンス較正回路が較正クロック信号の出力を適時に停止できることを保証するために、所定の値は、設計要求より小さい他の数値でもあり得、例えば、インピーダンス較正回路が較正クロック信号の出力を適時に停止できることを保証するために、所定の値は、４０クロック周期より小さくてもよい。

【0030】

いくつかの実施例では、較正制御モジュール３０は、論理演算により、第１停止信号Ｓｔｏｐ１又は第２停止信号Ｓｔｏｐ２を受信すると、第１較正クロック信号Ｐｃｌｋの出力を停止するという目的を実現することができる。具体的には、較正制御モジュール３０は、第１論理ゲート回路３１を含み、第１論理ゲート回路３１は、第１停止信号Ｓｔｏｐ１及び第２停止信号Ｓｔｏｐ２を受信し、論理演算処理を行って第１制御信号Ｃｔｒ１を出力し、較正制御モジュール３０は、第１制御信号Ｃｔｒ１に基づいて、第１較正クロック信号Ｐｃｌｋの出力を停止する。

【0031】

例えば、本実施例では、第１論理ゲート回路３１は、オアゲートを含み、第１停止信号Ｓｔｏｐ１及び第２停止信号Ｓｔｏｐ２は、オアゲートの入力信号とされ、オアゲートは、第１制御信号Ｃｔｒ１を出力し、較正制御モジュール３０は、第１制御信号Ｃｔｒ１に基づいて、第１較正クロック信号Ｐｃｌｋの出力を停止する。第１停止信号Ｓｔｏｐ１又は第２停止信号Ｓｔｏｐ２の論理レベルがハイレベルである（即ち、第１停止信号Ｓｔｏｐ１が有効であるか、又は第２停止信号Ｓｔｏｐ２が有効である）場合、第１制御信号Ｃｔｒ１の論理レベルはハイレベルであり、較正制御モジュール３０は、第１較正クロック信号Ｐｃｌｋの出力を停止し、第１停止信号Ｓｔｏｐ１と第２停止信号Ｓｔｏｐ２の論理レベルがいずれもローレベルである（即ち、第１停止信号Ｓｔｏｐ１及び第２停止信号Ｓｔｏｐ２はいずれも無効である）場合、較正制御モジュールは、第１較正クロック信号Ｐｃｌｋの出力を継続する。

【0032】

本実施例では、較正モジュール１０は、第１較正ユニット１１を含み、較正モジュール１０は、第１較正クロック信号Ｐｃｌｋを受信すると、第１較正ユニット１１に対してインピーダンス較正を行う。第１検出モジュール２０はさらに、第１較正ユニット１１の較正時間を検出し、第１較正ユニット１１の較正時間が所定の値に達すると、第２停止信号Ｓｔｏｐ２を出力する。具体的には、カウントモジュール２１は、第１較正クロック信号Ｐｃｌｋをカウントし、カウント値が所定の値に達すると、第２停止信号Ｓｔｏｐ２を出力する。

【0033】

第１較正ユニット１１は、第１抵抗ユニット１１１、基準抵抗Ｒ１、第１比較ユニット１１２、及び第１検出ユニット１１３を含む。

【0034】

第１抵抗ユニット１１１の第１端子は、第１電源端子ＶＤＤに接続され、基準抵抗Ｒ１の第１端子は、第１抵抗ユニット１１１の第２端子に接続され、基準抵抗Ｒ１の第２端子は、第２電源端子ＶＳＳに接続され、第１比較ユニット１１２は、第１抵抗ユニット１１１の第２端子電圧Ｖｐ１と第１基準電圧Ｖｒｅｆ１を比較し、第１比較信号Ｃｏｍｐ１を出力し、第１検出ユニット１１３は、第１比較信号Ｃｏｍｐ１を入力信号とし、第１比較信号Ｃｏｍｐ１の変化状況を記録し、第１比較信号Ｃｏｍｐ１の変化状況が所定の条件に合致すると、第１停止信号Ｓｔｏｐ１を出力する。第１比較信号Ｃｏｍｐ１の変化状況とは、前記第１比較信号Ｃｏｍｐ１の論理レベルの変化を指す。所定の条件は、第１比較信号Ｃｏｍｐ１の論理レベルが第１の値から第２の値に変化した後、第２の値から第１の値に変化し続けたかどうかを含み得る。いくつかの実施例では、第１の値は、論理ハイレベルを表すことができ、その真値は「１」であり得、第２の値は、論理ローレベルを表すことができ、その真値は「０」であり得、別のいくつかの実施例では、第１の値は、論理ローレベルを表すことができ、その真値は「０」であり得、第２の値は、論理ハイレベルを表すことができ、その真値は「１」であり得る。第１比較信号Ｃｏｍｐ１の論理レベルが第１の値から第２の値に変化した後、第２の値から第１の値に変化し続けた場合、即ち、第１比較信号Ｃｏｍｐ１の論理レベルがハイレベルとローレベルとの間でジッタされる場合、第１比較信号Ｃｏｍｐ１の変化状況は、所定の条件に適合し、このとき、第１検出ユニット１１３は、第１停止信号Ｓｔｏｐ１を出力する。

【0035】

ここで、本実施例では、第１抵抗ユニット１１１は、並列に接続される複数のＭＯＳ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを含み得、ＭＯＳトランジスタは、ＰＭＯＳ（ｐｏｓｉｔｉｖｅ ｃｈａｎｎｅｌ ＭＯＳ）トランジスタを含むがこれらに限定されない。第１較正コードＰｃｏｄｅ＜Ｎ：０＞により、ＭＯＳトランジスタの導通又はオフを調整し、更に、第１抵抗ユニット１１１の等価抵抗値を制御し、第１抵抗ユニット１１１の第２端子電圧Ｖｐ１は、第１抵抗ユニット１１１の等価抵抗値の変化に応じて変化される。基準抵抗Ｒ１は、抵抗値が正確な固定値抵抗であり、その抵抗値は、例えば２４０オームであり、基準抵抗Ｒ１に基づいて、第１抵抗ユニット１１１の等価抵抗値を較正することができる。本実施例では、第１基準電圧Ｖｒｅｆ１は、ＶＤＤ／２に設定され得、他の例では、第１基準電圧Ｖｒｅｆ１は、他の数値に設定され得る。

【0036】

本実施例では、第１比較ユニット１１２は、比較器であり得、図３を参照すると、第１比較ユニット１１２は、比較器であり、比較器の正の入力端子は、第１基準電圧Ｖｒｅｆ１を受信し、負の入力端子は、第１抵抗ユニット１１１に接続され、第１抵抗ユニット１１１の第２端子電圧Ｖｐ１を受信し、比較器は、第１抵抗ユニット１１１の第２端子電圧Ｖｐ１と第１基準電圧Ｖｒｅｆ１に応答して、第１比較信号Ｃｏｍｐ１を出力する。第１抵抗ユニット１１１の第２端子電圧Ｖｐ１が第１基準電圧Ｖｒｅｆ１より小さい場合、比較器の出力端子が出力した第１比較信号Ｃｏｍｐ１の論理レベルはハイレベルであり、第１抵抗ユニット１１１の第２端子電圧Ｖｐ１が第１基準電圧Ｖｒｅｆ１より大きい場合、比較器の出力端子が出力した第１比較信号Ｃｏｍｐ１の論理レベルはローレベルである。

【0037】

第１検出ユニット１１３は、第１比較信号Ｃｏｍｐ１を入力信号とし、第１停止信号Ｓｔｏｐ１を出力し、つまり、第１停止信号Ｓｔｏｐ１は、第１比較信号Ｃｏｍｐ１に基づいて生成され、第１比較ユニット１１２の感度が低い場合、第１比較ユニット１１２には、第１比較信号Ｃｏｍｐ１を出力できない場合又は誤った第１比較信号を出力する場合（第１抵抗ユニット１１１の第２端子電圧Ｖｐ１は第１基準電圧Ｖｒｅｆ１に近づき、第１比較ユニット１１２は両者の大きさを区別できず、有効な第１比較信号Ｃｏｍｐ１を出力できない）が存在し、これにより、インピーダンス較正回路は、第１停止信号Ｓｔｏｐ１を適時に生成できず、インピーダンス較正回路は、較正を適時に停止できなくなる。上記のように、較正制御モジュール３０は、第１停止信号Ｓｔｏｐ１に基づいてインピーダンス較正プロセスを停止するに加えて、また、第２停止信号Ｓｔｏｐ２に基づいてインピーダンス較正プロセスを停止し、それにより、インピーダンス較正回路の較正を適時に停止させ、インピーダンス較正回路の較正時間が設計要求を満たすようにし、消費電力を効果的に低減し、インピーダンス較正回路の信頼性を向上させることができる。

【0038】

一例として、本開示の実施例は、第１検出ユニット１１３の構成を提供する。第１検出ユニット１１３は、奇数個のフリップフロップカスケード及び第２論理ゲート回路を含み、奇数段のフリップフロップの第１出力端子は、第２論理ゲート回路の入力端子に接続され、偶数段のフリップフロップの第２入力端子は、第２論理ゲート回路の入力端子に接続され、第２論理ゲート回路による論理処理後に第１停止信号を出力する。

【0039】

具体的には、図４Ａを参照すると、図４Ａは、本開示の実施例による第１検出ユニット１１３の概略図であり、本実施例では、第１検出ユニット１１３は、フリップフロップＤ１１、フリップフロップＤ１２、フリップフロップＤ１３、及び第２論理ゲート回路１１３Ａを含み、フリップフロップＤ１１、フリップフロップＤ１２、及びフリップフロップＤ１３はカスケードされる。フリップフロップＤ１１の第１出力端子Ｑ１１、フリップフロップＤ１３の第１出力端子Ｑ１３は、第２論理ゲート回路１１３Ａの入力端子に接続され、フリップフロップＤ１２の第２出力端子Ｑｎ１２は、第２論理ゲート回路１１３Ａの入力端子に接続され、第２論理ゲート回路１１３Ａの論理処理の後、第１停止信号Ｓｔｏｐ１が出力される。本実施例では、第２論理ゲート回路１１３Ａは、論理アンドゲートＡＮＤ－１を含む。フリップフロップＤ１１の第１出力端子Ｑ１１の出力信号、フリップフロップＤ１３の第１出力端子Ｑ１３の出力信号、フリップフロップＤ１２の第２出力端子Ｑｎ１２の出力信号は、第２論理ゲート回路１１３Ａによってアンド論理演算された後、第１停止信号Ｓｔｏｐ１として出力される。即ち、フリップフロップＤ１１の第１出力端子Ｑ１１の出力信号、フリップフロップＤ１３の第１出力端子Ｑ１３の出力信号、フリップフロップＤ１２の第２出力端子Ｑｎ１２の出力信号の論理レベルが、いずれもハイレベルである場合、第１検出ユニット１１３が出力した第１停止信号Ｓｔｏｐ１の論理レベルは、ハイレベルで有効信号であり、較正制御モジュール３０は、第１停止信号Ｓｔｏｐ１に基づいて第１較正クロック信号Ｐｃｌｋの出力を停止でき、他の場合、第１検出ユニット１１３が出力した第１停止信号Ｓｔｏｐ１の論理レベルは、ローレベルで無効信号であり、較正制御モジュール３０は、第１停止信号Ｓｔｏｐ１に基づいて第１較正クロック信号Ｐｃｌｋの出力を停止できない。

【0040】

本開示の実施例は、別の第１検出ユニット１１３の構成を更に提供する。第１検出ユニット１１３は、奇数個のフリップフロップカスケード及び第２論理ゲート回路を含み、奇数段のフリップフロップの第２出力端子は、第２論理ゲート回路の入力端子に接続され、偶数段のフリップフロップの第１入力端子は、第２論理ゲート回路の入力端子に接続され、第２論理ゲート回路による論理処理後に第１停止信号を出力する。

【0041】

具体的には、図４Ｂを参照すると、図４Ｂは、本開示の別の実施例による第１検出ユニット１１３の概略図であり、本実施例では、第１検出ユニット１１３は、フリップフロップＤ１１、フリップフロップＤ１２、フリップフロップＤ１３、及び第２論理ゲート回路１１３Ａを含み、フリップフロップＤ１１、フリップフロップＤ１２、及びフリップフロップＤ１３はカスケードされる。フリップフロップＤ１１の第２出力端子Ｑｎ１１、フリップフロップＤ１３の第２出力端子Ｑｎ１３は、第２論理ゲート回路１１３Ａの入力端子に接続され、フリップフロップＤ１２の第１出力端子Ｑ１２は、第２論理ゲート回路１１３Ａの入力端子に接続され、第２論理ゲート回路１１３Ａの論理処理の後、第１停止信号Ｓｔｏｐ１が出力される。本実施例では、第２論理ゲート回路１１３Ａは、論理アンドゲートＡＮＤ－１を含む。フリップフロップＤ１１の第２出力端子Ｑｎ１１の出力信号、フリップフロップＤ１３の第２出力端子Ｑｎ１３の出力信号、フリップフロップＤ１２の第１出力端子Ｑ１２の出力信号は、第２論理ゲート回路１１３Ａによってアンド論理演算された後、第１停止信号Ｓｔｏｐ１として出力される。即ち、フリップフロップＤ１１の第２出力端子Ｑｎ１１の出力信号、フリップフロップＤ１３の第２出力端子Ｑｎ１３の出力信号、フリップフロップＤ１２の第１出力端子Ｑ１２の出力信号の論理レベルが、いずれもハイレベルである場合、第１検出ユニット１１３が出力した第１停止信号Ｓｔｏｐ１の論理レベルは、ハイレベルで有効信号であり、較正制御モジュール３０は、第１停止信号Ｓｔｏｐ１に基づいて第１較正クロック信号Ｐｃｌｋの出力を停止でき、他の場合、第１検出ユニット１１３が出力した第１停止信号Ｓｔｏｐ１の論理レベルはローレベルで無効信号であり、較正制御モジュール３０は、第１停止信号Ｓｔｏｐ１に基づいて第１較正クロック信号Ｐｃｌｋの出力を停止できない。

【0042】

上記した例では、第１検出ユニット１１３は、３つのフリップフロップカスケードを含むが、他の実施例では、第１検出ユニット１１３はさらに、５つのフリップフロップカスケード又は他の奇数個のフリップフロップカスケードを含み得、それらはすべて、本開示の実施例の開示範囲内に含まれる。

【0043】

いくつかの実施例では、第１較正ユニットはさらに、第１比較信号に基づいて第１較正コードを更新する第１較正コード生成ユニットを含み、第１較正コードは、第１抵抗ユニットの等価抵抗値を制御するために使用される。

【0044】

具体的には、引き続き図２を参照すると、第１較正ユニット１１はさらに、第１較正コード生成ユニット１１４を含み、第１較正コード生成ユニット１１４は、第１比較信号Ｃｏｍｐ１に基づいて第１較正コードＰｃｏｄｅ＜Ｎ：０＞を更新し、第１較正コードＰｃｏｄｅ＜Ｎ：０＞は、第１抵抗ユニット１１１の等価抵抗値を制御するために使用される。いくつかの実施例では、第１較正コード生成ユニット１１４は、カウンタであり得る。

【0045】

第１抵抗ユニット１１１の第２端子電圧Ｖｐ１と第１基準電圧Ｖｒｅｆ１との大きさ関係の違いに応じて、第１比較信号Ｃｏｍｐ１は、上り信号及び下り信号であり得、例えば、第１抵抗ユニット１１１の第２端子電圧Ｖｐ１が第１基準電圧Ｖｒｅｆ１より小さい場合、第１比較信号Ｃｏｍｐ１は下り信号であり、第１抵抗ユニット１１１の第２端子電圧Ｖｐ１が第１基準電圧Ｖｒｅｆ１より大きい場合、第１比較信号Ｃｏｍｐ１は上り信号である。第１比較信号Ｃｏｍｐ１が上り信号である場合、第１較正コード生成ユニット１１４のカウント値に１を加算し、第１較正コードＰｃｏｄｅ＜Ｎ：０＞を出力し、第１較正コードＰｃｏｄｅ＜Ｎ：０＞に基づいて第１抵抗ユニット１１１の等価抵抗を減少させ、更に、第１抵抗ユニット１１１の第２端子電圧Ｖｐ１が第１基準電圧Ｖｒｅｆ１と等しくなるまで、第１抵抗ユニット１１１の第２端子電圧Ｖｐ１を減少させ、第１比較信号Ｃｏｍｐ１が下り信号である場合、第１較正コード生成ユニット１１４のカウント値から１を減算し、第１較正コードＰｃｏｄｅ＜Ｎ：０＞を出力し、第１較正コードＰｃｏｄｅ＜Ｎ：０＞に基づいて第１抵抗ユニット１１１の等価抵抗を増大し、更に、第１抵抗ユニット１１１の第２端子電圧Ｖｐ１が第１基準電圧Ｖｒｅｆ１と等しくなるまで、第１抵抗ユニット１１１の第２端子電圧Ｖｐ１を増大させる。

【0046】

本開示の実施例によって提供されるインピーダンス較正回路較正制御モジュール３０は、第１停止信号Ｓｔｏｐ１に基づいて前記第１較正クロック信号Ｐｃｌｋの出力を停止するに加えて、また、第２停止信号Ｓｔｏｐ２に基づいて前記第１較正クロック信号Ｐｃｌｋの出力を停止し、それにより、インピーダンス較正回路の較正を適時に停止させ、インピーダンス較正回路の較正時間が設計要求を満たすようにし、消費電力を効果的に低減し、インピーダンス較正回路の信頼性を向上させることができる。

【0047】

上記では、較正モジュール１０が１つの較正ユニット（第１較正ユニット１１）を含む場合のみを例にとっており、較正モジュール１０が複数の較正ユニットを含む場合、複数の較正ユニットは、個別に較正を行うことができ、例えば、１つの較正ユニットが較正完了した後に、他の較正ユニットが較正を開始することができる。各較正ユニットは、１つの停止信号に対応するため、当該較正ユニットの較正が完了した後、較正制御モジュール３０は、当該停止信号に基づいて当該較正ユニットに対応する較正クロック信号の出力を停止する。

【0048】

具体的には、図５を参照すると、図５は、本開示の更に別の実施例によるインピーダンス較正回路の概略図であり、本実施例では、較正制御モジュール３０はさらに、第２較正クロック信号Ｎｃｌｋを出力する。較正制御モジュール３０は、第１停止信号Ｓｔｏｐ１又は第２停止信号Ｓｔｏｐ２を受信すると、第１較正クロック信号Ｐｃｌｋの出力を停止し、第２較正クロック信号Ｎｃｌｋの出力を開始し、較正モジュール１０は、第２較正クロック信号Ｎｃｌｋを受信すると、第２較正ユニット１１に対してインピーダンス較正を行う。較正モジュール１０は、第１較正ユニット１１及び第２較正ユニット１２を含む。第１較正ユニット１１が較正を完了した後、較正制御モジュール３０は、第１停止信号Ｓｔｏｐ１又は第２停止信号Ｓｔｏｐ２に基づいて、第１較正ユニット１１に対応する第１較正クロック信号Ｐｃｌｋの出力を停止し、一定時間経過した後、較正制御モジュール３０は、第２較正ユニット１２に対応する第２較正クロック信号Ｎｃｌｋの出力を開始し、第２較正ユニット１２は、インピーダンス較正を開始することができる。いくつかの実施例では、第１較正ユニット１１が較正を完了した後、較正制御モジュール３０は、一定時間待つことなく、第２較正ユニット１２に対応する第２較正クロック信号Ｎｃｌｋの出力をすぐに開始することができる。

【0049】

第２較正ユニット１２がインピーダンス較正プロセスを行うとき、第１検出モジュール２０は、第２較正ユニット１２の較正時間の検出を開始し、較正時間が所定の値に達すると、第２停止信号Ｓｔｏｐ２を出力する。つまり、第２較正ユニット１２が較正プロセスを開始すると、第１検出モジュール２０のカウントモジュール２１は、第２較正クロック信号Ｎｃｌｋをカウントし、カウント値が所定の値に達すると、第２停止信号Ｓｔｏｐ２を出力し、カウント値は、第１較正クロック信号Ｐｃｌｋの周期数であり、所定の値は、第２較正クロック信号Ｎｃｌｋの４０クロック周期より小さいか等しい。他の実施例では、例えば、図６を参照すると、第１検出モジュール２０のカウントモジュール２１は、クロック信号生成モジュール４０の初期クロック信号ＣＬＫ－０をカウントすることにより、インピーダンス較正回路の較正時間を取得し、カウント値が所定の値に達すると、第２停止信号Ｓｔｏｐ２を出力し、ここで、カウント値は、初期クロック信号ＣＬＫ－０の周期数であり、所定の値は、初期クロック信号ＣＬＫ－０の４０クロック周期より小さいか等しい。

【0050】

第２較正ユニット１２は、第３停止信号Ｓｔｏｐ３を出力でき、較正制御モジュール３０は、第３停止信号Ｓｔｏｐ３又は第２停止信号Ｓｔｏｐ２に基づいて第２較正ユニット１２に対応する第２較正クロック信号Ｎｃｌｋの出力を停止する。

【0051】

引き続き図５を参照すると、較正制御モジュール３０は、第３論理ゲート回路３２を含み、第３論理ゲート回路３２は、第２停止信号Ｓｔｏｐ２及び第３停止信号Ｓｔｏｐ３を受信し、論理演算処理を行って第２制御信号Ｃｔｒ２を出力し、較正制御モジュール３０は、第２制御信号Ｃｔｒ２に基づいて第２較正クロック信号Ｎｃｌｋの出力を停止する。第３論理ゲート回路３２の構成及び動作原理は、第１論理ゲート回路３１の構成及び動作原理と同じであり、繰り返しの説明は省略する。

【0052】

引き続き図５を参照すると、本実施例では、第２較正ユニット１２は、第２抵抗ユニット１２１、第３抵抗ユニット１２５、第２比較ユニット１２２、及び第２検出ユニット１２３を含む。

【0053】

第２抵抗ユニット１２１の第２端子は、第１電源端子ＶＤＤに接続され、第３抵抗ユニット１２５の第１端子は、第１電源端子ＶＤＤに接続され、第３抵抗ユニット１２５の第２端子は、第２抵抗ユニット１２１の第１端子に接続され、第１較正コードＰｃｏｄｅ＜Ｎ：０＞はさらに、第３抵抗ユニット１２５の等価抵抗値を制御するために使用され、第２比較ユニット１２２は、第２抵抗ユニット１２１の第１端子電圧Ｖｐ２と第２基準電圧Ｖｒｅｆ２を比較し、第２比較信号Ｃｏｍｐ２を出力し、第２検出ユニット１２３は、第２比較信号Ｃｏｍｐ２を入力信号とし、第２比較信号Ｃｏｍｐ２の変化状況を記録し、第２比較信号Ｃｏｍｐ２の変化状況が所定の条件に合致すると、第３停止信号Ｓｔｏｐ３を出力する。第２比較信号Ｃｏｍｐ２の変化状況及び所定の条件は、第１比較信号Ｃｏｍｐ１の変化状況及び所定の条件の定義と同じであり、ここでは繰り返しの説明は省略する。

【0054】

本実施例では、第２抵抗ユニット１２１は、並列に接続される複数のＭＯＳトランジスタを含み得、ＭＯＳトランジスタは、ＮＭＯＳトランジスタを含むがこれらに限定されない。第２較正コードＮｃｏｄｅ＜Ｎ：０＞によりＭＯＳトランジスタの導通又はオフを調整し、更に、第２抵抗ユニット１２１の等価抵抗値を制御し、第２抵抗ユニット１２１の第１端子電圧Ｖｐ２は、第２抵抗ユニット１２１の等価抵抗値の変化に応じて変化される。第３抵抗ユニット１２５は、第１抵抗ユニット１１１と同じ構成であり、第１較正コードＰｃｏｄｅ＜Ｎ：０＞を採用して第３抵抗ユニット１２５の等価抵抗値を制御し、第３抵抗ユニット１２５によって第２抵抗ユニット１２１を較正することができる。

【0055】

本実施例では、第２比較ユニット１２２は、比較器であり得、その構成は、第１比較ユニット１１２の構成と同じであり、比較器の正の入力端子は、第２基準電圧Ｖｒｅｆ２を受信し、負の入力端子は、第２抵抗ユニット１２１に接続され、第２抵抗ユニット１２１の第１端子電圧Ｖｐ２を受信し、比較器は、第２抵抗ユニット１２１の第１端子電圧Ｖｐ２と第２基準電圧Ｖｒｅｆ２に応答して、第２比較信号Ｃｏｍｐ２を出力する。第２抵抗ユニット１２１の第１端子電圧Ｖｐ２が第２基準電圧Ｖｒｅｆ２より小さい場合、比較器の出力端子が出力した第２比較信号Ｃｏｍｐ２の論理レベルはハイレベルであり、第２抵抗ユニット１２１の第１端子電圧Ｖｐ２が第２基準電圧Ｖｒｅｆ２より大きい場合、比較器の出力端子が出力した第２比較信号Ｃｏｍｐ２の論理レベルはローレベルである。

【0056】

第２検出ユニット１２３は、第２比較信号Ｃｏｍｐ２を入力信号とし、第３停止信号Ｓｔｏｐ３を出力し、つまり、第３停止信号Ｓｔｏｐ３は、第２比較信号Ｃｏｍｐ２に基づいて生成され、第２比較ユニット１２２の感度が低い場合、第２比較ユニット１２２には、第２比較信号Ｃｏｍｐ２を出力できない場合又は誤った第２比較信号を出力する場合（第２抵抗ユニット１２１の第１端子電圧Ｖｐ２は第２基準電圧Ｖｒｅｆ２に近づき、第２比較ユニット１２２は両者の大きさを区別できず、有効な第２比較信号Ｃｏｍｐ２を出力できない）が存在し、これにより、インピーダンス較正回路は、第３停止信号Ｓｔｏｐ３を適時に生成できず、インピーダンス較正回路は、較正を適時に停止できなくなる。上記のように、較正制御モジュール３０は、第３停止信号Ｓｔｏｐ３に基づいてインピーダンス較正プロセスを停止するに加えて、また、第２停止信号Ｓｔｏｐ２に基づいてインピーダンス較正プロセスを停止し、それにより、インピーダンス較正回路の較正を適時に停止させ、インピーダンス較正回路の較正時間が設計要求を満たすようにし、消費電力を効果的に低減し、インピーダンス較正回路の信頼性を向上させることができる。

【0057】

一実施例では、図４Ａ及び図４Ｂを参照すると、第２検出ユニット１２３の構成は、第１検出ユニット１１３の構成と同じであり、ここでは繰り返しの説明は省略する。

【0058】

本実施例では、第２較正ユニット１２はさらに、第２較正コード生成ユニット１２４を含み、第２較正コード生成ユニット１２４は、第２比較信号Ｃｏｍｐに基づいて第２較正コードＮｃｏｄｅ＜Ｎ：０＞を更新し、第２較正コードＮｃｏｄｅ＜Ｎ：０＞は、第２抵抗ユニット１２１の等価抵抗値を制御するために使用される。いくつかの実施例では、第２較正コード生成ユニット１２４は、カウンタであり得る。

【0059】

第２抵抗ユニット１２１の第１端子電圧Ｖｐ２と第２基準電圧Ｖｒｅｆ２との大きさ関係の違いに応じて、第２比較信号Ｃｏｍｐ２は、上り信号及び下り信号（第２抵抗ユニット１２１の第１端子電圧Ｖｐ２が第２基準電圧Ｖｒｅｆ２より小さい場合、下り信号を出力し、第２抵抗ユニット１２１の第１端子電圧Ｖｐ２が第２基準電圧Ｖｒｅｆ２より大きい場合、上り信号を出力する）であり得、第２比較信号Ｃｏｍｐ２が上り信号である場合、第２較正コード生成ユニット１２４のカウント値に１を加算し、第２較正コードＮｃｏｄｅ＜Ｎ：０＞を出力し、第２較正コードＮｃｏｄｅ＜Ｎ：０＞に基づいて第２抵抗ユニット１２１の等価抵抗値を減少させ、更に、第２抵抗ユニット１２１の第１端子電圧Ｖｐ２が第２基準電圧Ｖｒｅｆ２と等しくなるまで、第２抵抗ユニット１２１の第１端子電圧Ｖｐ２を減少させ、第２比較信号Ｃｏｍｐ２が下り信号である場合、第２較正コード生成ユニット１２４のカウント値から１を減算し、第２較正コードＮｃｏｄｅ＜Ｎ：０＞を出力して、第２抵抗ユニット１２１の抵抗値を増大し、更に、第２抵抗ユニット１２１の第１端子電圧Ｖｐ２が第２基準電圧Ｖｒｅｆ２と等しくなるまで、第２抵抗ユニット１２１の第１端子電圧Ｖｐ２を増大させる。本開示の実施例によって提供されるインピーダンス較正回路の較正制御モジュール３０は、それぞれ第１停止信号Ｓｔｏｐ１及び第３停止信号Ｓｔｏｐ３に基づいてインピーダンス較正プロセスを停止するに加えて、また、第２停止信号Ｓｔｏｐ２に基づいてインピーダンス較正プロセスを停止し、それにより、インピーダンス較正回路の較正を適時に停止させ、インピーダンス較正回路の較正時間が設計要求を満たすようにし、消費電力を効果的に低減し、インピーダンス較正回路の信頼性を向上させることができる。

【0060】

一実施例では、インピーダンス較正回路はさらに、クロック信号生成モジュールを含み、図６を参照すると、図６は、本開示の更に別の実施例によるインピーダンス較正回路の概略図である。本実施例では、インピーダンス較正回路は、クロック信号生成モジュール４０を含む。

【0061】

クロック信号生成モジュール４０は、初期クロック信号ＣＬＫ－０を出力する。較正制御モジュール３０は、初期クロック信号ＣＬＫ－０を受信すると、第１較正クロック信号Ｐｃｌｋ及び第２較正クロック信号Ｎｃｌｋを出力し、較正モジュール１０が第２較正ユニット１２に対してインピーダンス較正を行うとき、較正制御モジュール３０は、第３停止信号Ｓｔｏｐ３又は第２停止信号Ｓｔｏｐ２を受信すると、クロック信号生成モジュール４０に停止信号Ｓｔｏｐ４を出力して、クロック信号生成モジュール４０に初期クロック信号ＣＬＫ－０の出力を停止させる。いくつかの実施例では、クロック信号生成モジュール４０は、リングオシレータであり得る。

【0062】

本実施例では、第１検出モジュール２０は、初期クロック信号ＣＬＫ－０に基づいて第２停止信号Ｓｔｏｐ２を生成する。第１検出モジュール２０は、カウントモジュール２１を含み、較正モジュール１０が第１較正ユニット１１に対してインピーダンス較正を行うとき及び／又は較正モジュール１０が第２較正ユニット１２に対してインピーダンス較正を行うとき、カウントモジュール２１は、初期クロック信号ＣＬＫ－０をカウントし、カウント値が所定の値に達すると、第２停止信号Ｓｔｏｐ２を出力する。ここで、カウント値は、初期クロック信号ＣＬＫ－０の周期数であり、所定の値は、初期クロック信号ＣＬＫ－０の４０クロック周期より小さいか等しい。

【0063】

具体的には、較正モジュール１０が第１較正ユニット１１に対してインピーダンス較正を行うとき、カウントモジュール２１は、初期クロック信号ＣＬＫ－０をカウントし、カウント値が所定の値に達すると、第２停止信号Ｓｔｏｐ２を出力し、較正制御モジュール３０は、第１停止信号Ｓｔｏｐ１又は第２停止信号Ｓｔｏｐ２を受信すると、第１較正クロック信号Ｐｃｌｋの出力を停止し、第１較正ユニット１１に対する較正モジュール１０の較正が完了すると、カウントモジュール２１はゼロになり、較正モジュール１０が第２較正ユニット１２に対してインピーダンス較正を行うとき、カウントモジュール２１は、初期クロック信号ＣＬＫ－０をカウントし、カウント値が所定の値に達すると、第２停止信号Ｓｔｏｐ２を出力し、較正制御モジュール３０は、第３停止信号Ｓｔｏｐ３又は第２停止信号Ｓｔｏｐ２を受信すると、第２較正クロック信号Ｎｃｌｋの出力を停止し、クロック信号生成モジュール４０に停止信号Ｓｔｏｐ４を出力して、クロック信号生成モジュール４０に初期クロック信号ＣＬＫ－０の出力を停止させる。

【0064】

上記の説明は、本発明の好ましい実施形態のみであり、説明すべきこととして、当業者にとって、本発明の原理から逸脱することなく、いくつかの改善及び修正を行うこともでき、これらの改善及び修正は、本発明の保護範囲に含まれるべきである。

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図5】

【図6】

【国際調査報告】