特表 2024-531974 感知増幅器における低容量のメモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-09-03

(54)【発明の名称】感知増幅器における低容量のメモリ

(51)【国際特許分類】

   G11C 11/419 20060101AFI20240827BHJP

   G11C 11/418 20060101ALI20240827BHJP

   G11C 7/06 20060101ALI20240827BHJP

【ＦＩ】

G11C11/419 100

G11C11/418 120

G11C7/06 120

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024510696

(86)(22)【出願日】2022-07-27

(85)【翻訳文提出日】2024-02-21

(86)【国際出願番号】 US2022038534

(87)【国際公開番号】W WO2023027857

(87)【国際公開日】2023-03-02

(31)【優先権主張番号】17/446,195

(32)【優先日】2021-08-27

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】507364838

【氏名又は名称】クアルコム，インコーポレイテッド

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100163522

【弁理士】

【氏名又は名称】黒田 晋平

(72)【発明者】

【氏名】アルン・バブ・パレーラ

(72)【発明者】

【氏名】アニル・チョーダリー・コタ

(72)【発明者】

【氏名】ホチュル・リー

【テーマコード（参考）】

5B015

【Ｆターム（参考）】

5B015HH01

5B015JJ22

5B015KA37

5B015KB13

5B015PP01

(57)【要約】

各々が読み取りマルチプレクサに関連付けられている、複数のメモリバンクを含むメモリが提供される。第１の読み取りマルチプレクサは、第１の複数のビット線を第１の感知ノード対に結合し、第２の読み取りマルチプレクサは、第２の複数のビット線を第２の感知ノード対に結合する。第１の感知増幅器は、第１の感知ノード対に結合されている。第２の感知ノード対は、同じ感知増幅器又は異なる感知増幅器に結合され得る。

【特許請求の範囲】

【請求項1】

第１の複数のビット線を第１の感知ノード及び第１の相補感知ノードに結合する第１の読み取りマルチプレクサと、
第２の複数のビット線を第２の感知ノード及び第２の相補感知ノードに結合する第２の読み取りマルチプレクサと、
前記第１の感知ノード及び前記第１の相補感知ノードに結合された第１の感知増幅器であって、前記第１の読み取りマルチプレクサがメモリビットセルの第１のバンクに関連付けられ、前記第２の読み取りマルチプレクサがメモリビットセルの第２のバンクに関連付けられる、第１の感知増幅器と
を含む、回路。

【請求項2】

前記第２の感知ノード及び前記第２の相補感知ノードに結合された第２の感知増幅器であって、前記第２の感知増幅器の出力が前記第１の感知増幅器の出力に結合されている、第２の感知増幅器
を更に含む、請求項１に記載の回路。

【請求項3】

前記第１の感知増幅器が、ＮＡＮＤゲートの第１の交差結合された対を含み、前記第２の感知増幅器が、ＮＡＮＤゲートの第２の交差結合された対を含み、前記回路が、
ＮＡＮＤゲートの前記第１の交差結合された対に結合された第１のプッシュプル回路と、ＮＡＮＤゲートの前記第２の交差結合された対に結合された第２のプッシュプル回路と
を更に含み、
前記第１の感知増幅器の前記出力及び前記第２の感知増幅器の前記出力が、前記第１のプッシュプル回路及び前記第２のプッシュプル回路をそれぞれ介して結合されている、
請求項２に記載の回路。

【請求項4】

ＮＡＮＤゲートの前記第１の交差結合された対が、前記第１の感知ノードに結合されており、ＮＡＮＤゲートの前記第２の交差結合された対が、前記第１の相補感知ノードに結合されている、請求項３に記載の回路。

【請求項5】

前記第１の感知増幅器が、前記第２の感知ノード及び前記第２の相補感知ノードに更に結合されている、請求項１に記載の回路。

【請求項6】

前記第１の感知増幅器が、
ＡＮＤ－ＯＲ－反転（ＡＯＩ）ゲートの交差結合された対を含み、
ＡＯＩゲートの前記交差結合された対の第１のＡＯＩゲートが、前記第１の相補感知ノード、前記第２の相補感知ノード、及びＡＯＩゲートの前記交差結合された対の第２のＡＯＩゲートからの出力に結合されており、
ＡＯＩゲートの前記交差結合された対の前記第２のＡＯＩゲートが、前記第１の感知ノード、前記第２の感知ノード、及びＡＯＩゲートの前記交差結合された対の前記第１のＡＯＩゲートからの出力に結合されている、
請求項５に記載の回路。

【請求項7】

前記第１の感知増幅器が、
ＡＮＤ－ＯＲ－反転（ＡＯＩ）ゲートの交差結合された対と、
ＡＯＩゲートの前記交差結合された対の第１のＡＯＩゲートの出力及びＡＯＩゲートの前記交差結合された対の第２のＡＯＩゲートの出力に結合されたプッシュプル回路と
を含む、請求項５に記載の回路。

【請求項8】

前記第１の感知増幅器が、Ｎ個の更なる感知ノード及びＮ個の更なる相補感知ノードに結合されており、前記第１の感知増幅器が、
ＡＮＤ－ＯＲ－反転（ＡＯＩ）ゲートの交差結合された対を更に含み、
ＡＯＩゲートの前記交差結合された対の第１のＡＯＩゲートが、前記第１の相補感知ノード、前記第２の相補感知ノード、及び前記Ｎ個の更なる相補感知ノードに結合されており、
ＡＯＩゲートの前記交差結合された対の第２のＡＯＩゲートが、前記第１の感知ノード、前記第２の感知ノード、及び前記Ｎ個の更なる感知ノードに結合されており、Ｎが１よりも大きい整数である、
請求項５に記載の回路。

【請求項9】

第１の読み取り動作において、第１の複数のビット線対を第１の感知ノード対と多重化することであって、前記第１の複数のビット線対のうちの第１のビット線対を前記第１の感知ノード対と結合することを含む、多重化することと、
前記第１のビット線対と前記第１の感知ノード対との間で電荷共有することと、
前記第１の感知ノード対からの値を論理回路に入力することと、
前記論理回路に、前記第１の感知ノード対からの前記値に基づいてビット判定を行わせることと、
後続の読み取り動作において、第２の複数のビット線対を第２の感知ノード対と多重化することあって、前記第２の複数のビット線対のうちの第２のビット線対を前記第２の感知ノード対に結合することを含み、前記第１の複数のビット線対がメモリビットセルの第１のバンクに関連付けられ、前記第２の複数のビット線対がメモリビットセルの第２のバンクに関連付けられる、多重化することと
を含む、方法。

【請求項10】

前記第２のビット線対と前記第２の感知ノード対との間で電荷共有することと、
前記論理回路に前記第２の感知ノード対からの入力に基づいて後続のビット判定を行わせることと
を更に含む、請求項９に記載の方法。

【請求項11】

前記論理回路が、前記第１の感知ノード対に関連付けられた第１の感知増幅器と、前記第２の感知ノード対に関連付けられた第２の感知増幅器とを含む、請求項１０に記載の方法。

【請求項12】

前記論理回路が、前記第１の感知ノード対に及び前記第２の感知ノード対に結合された感知増幅器を含む、請求項１０に記載の方法。

【請求項13】

前記論理回路が、ＮＡＮＤゲートの複数の交差結合された対を含む、請求項９に記載の方法。

【請求項14】

前記論理回路に前記ビット判定を行わせることが、ＮＡＮＤゲートの追加の交差結合された対に関連付けられた第２のプッシュプル回路に結合されている第１のプッシュプル回路を使用して、ゲートの第１の交差結合されたＮＡＮＤ対の出力をプッシュアップ又はプルダウンすることを含む、請求項９に記載の方法。

【請求項15】

前記論理回路が、ＡＮＤ－ＯＲ－反転（ＡＯＩ）ゲートの交差結合された対を含む、請求項９に記載の方法。

【請求項16】

各々が複数のビット線対を含む、複数のメモリバンクと、
各々が前記メモリバンクのうちのそれぞれ１つに関連付けられる、複数の感知ノード対と、
前記ビット線対を前記感知ノード対と多重化するための手段と、
前記複数のメモリバンクを対象とする複数の読み取り動作中に、前記感知ノード対に関連付けられた電圧に基づいてビット判定を行うための手段と
を含む、メモリデバイス。

【請求項17】

ビット判定を行うための前記手段が、ＡＮＤ－ＯＲ－反転（ＡＯＩ）ゲートの交差結合された対を含み、ＡＯＩゲートの前記交差結合された対が、前記複数の感知ノード対に結合されている、請求項１６に記載のメモリデバイス。

【請求項18】

ＡＯＩゲートの前記交差結合された対の第１のＡＯＩゲートの出力及びＡＯＩゲートの前記交差結合された対の第２のＡＯＩゲートの出力に結合されたプッシュプル回路を更に含む、請求項１７に記載のメモリデバイス。

【請求項19】

ビット判定を行うための前記手段が、複数の交差結合されたＮＡＮＤゲート対を含み、前記ＮＡＮＤゲート対のうちの第１のＮＡＮＤゲート対が、第１の感知ノード対に結合されており、前記ＮＡＮＤゲート対のうちの第２のＮＡＮＤゲート対が、第２の感知ノード対に結合されている、請求項１６に記載のメモリデバイス。

【請求項20】

第１の複数の列に配列された第１の複数のビットセルを含む第１のメモリバンクと、
第２の複数の列に配列された第２の複数のビットセルを含む第２のメモリバンクと、
第１の読み取りマルチプレクサによって前記第１の複数の列に結合された第１の感知ノード対と、
第２の読み取りマルチプレクサによって前記第２の複数の列に結合された第２の感知ノード対と、
前記第１の感知ノード対に結合された第１の感知増幅器と
を含む、メモリ。

【請求項21】

前記第１の感知増幅器が、前記第２の感知ノード対に更に結合されているＡＮＤ－ＯＲ－反転（ＡＯＩ）ゲートの交差結合された対を含む、請求項２０に記載のメモリ。

【請求項22】

前記第１の感知増幅器が、Ｎ個の更なる感知ノード対に結合されており、
ＡＯＩゲートの前記交差結合された対の第１のＡＯＩゲートが、第１の相補感知ノード、第２の相補感知ノード、及びＮ個の更なる相補感知ノードに結合されており、
ＡＯＩゲートの前記交差結合された対の第２のＡＯＩゲートが、第１の感知ノード、第２の感知ノード、及びＮ個の更なる感知ノードに結合されており、Ｎが１よりも大きい整数である、
請求項２１に記載のメモリ。

【請求項23】

前記第１の感知増幅器が、ＮＡＮＤゲートの第１の交差結合された対を含み、前記メモリが、ＮＡＮＤゲートの第２の交差結合された対を含み、かつ、前記第２の感知ノード対に結合されている、第２の感知増幅器を更に含む、請求項２０に記載のメモリ。

【請求項24】

前記第１の感知ノード対が、複数のビット線対によって前記第１の複数の列に結合されており、前記第１の読み取りマルチプレクサが、前記ビット線対のうちの第１のビット線対を前記第１の感知ノード対に結合するために、第１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタ及び第２のＰＭＯＳトランジスタをオンにするように構成されている、請求項２０に記載のメモリ。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本出願は、２０２１年８月２７日に出願された米国特許出願第１７／４４６，１９５号の優先権及び利益を主張し、その開示は、以下にその全体が完全に記載されているかのようにその全体が、全ての適用可能な目的のために、参照により本明細書に組み込まれている。

【0002】

本出願は、メモリに関し、より詳細には、感知増幅器における低容量のマルチバンクメモリに関する。

【背景技術】

【0003】

従来のスタティックランダムアクセスメモリ（static random-access memory、ＳＲＡＭ）では、ビットセルは、読み取り動作中にビット線の対に接続する。読み取り動作の前に、ビット線は、ビットセルに使用される電源電圧まで事前充電される。ビットセルのバイナリコンテンツに応じて、ビットセルは、ビット線対における真のビット線又は相補ビット線のいずれかをその事前充電状態からわずかに放電する。例えば、ビットセルがバイナリ１を記憶していると仮定する。読み取り動作中、ビットセルがそのビット線対に結合されるように、ワード線がアサートされる。バイナリ１の値に起因して、相補ビット線はその事前充電状態から放電される。しかし、ビットセルは、真のビット線をその事前充電状態に維持する。

【0004】

したがって、読み取り動作は、ビット線対の両端間に電圧差を発現させる。このビット線電圧差はフルレールではなく、電源電圧の何分の１かに等しい。この比較的小さい電圧差に応答し、ビットセルに何が記憶されたかに関するビット判定を行うために、感知増幅器は、比較的大きい量の利得を使用することができる。

【0005】

電荷転送感知増幅器（charge transfer sense amplifier、ＣＴＳＡ）は、比較的小さい電圧差でビット判定を可能にするために、比較的大きい量の利得を提供することができる。ＣＴＳＡは、ビット線又は相補ビット線）と感知ノード（又は相補感知ノード）との間で電荷を転送することによって部分的に利得を提供することができる。しかしながら、いくつかのビット線が感知ノードを共有することがあり、感知ノード当たりのビット線の数が多いほど、寄生容量が高くなることがあり、寄生容量は、速く、信頼性の高いビット判定に対する障害となることがある。

【0006】

したがって、当技術分野では、寄生容量が低減されたメモリが必要である。

【発明の概要】

【0007】

一実装形態では、回路は、第１の複数のビット線を第１の感知ノード及び第１の相補感知ノードに結合する第１の読み取りマルチプレクサと、第２の複数のビット線を第２の感知ノード及び第２の相補感知ノードに結合する第２の読み取りマルチプレクサと、第１の感知ノード及び第１の相補感知ノードに結合された第１の感知増幅器であって、第１の読み取りマルチプレクサがメモリビットセルの第１のバンクに関連付けられ、第２の読み取りマルチプレクサがメモリビットセルの第２のバンクに関連付けられる、第１の感知増幅器とを含む。

【0008】

別の実装形態では、方法は、第１の読み取り動作において、第１の複数のビット線対を第１の感知ノード対と多重化することであって、第１の複数のビット線対のうちの第１のビット線対を第１の感知ノード対と結合することを含む、多重化することと、第１のビット線対と第１の感知ノード対との間で電荷共有することと、第１の感知ノード対からの値を論理回路に入力することと、論理回路に、第１の感知ノード対からの値に基づいてビット判定を行わせることと、後続の読み取り動作において、第２の複数のビット線対を第２の感知ノード対と多重化することであって、第２の複数のビット線対のうちの第２のビット線対を第２の感知ノード対に結合することを含み、第１の複数のビット線対がメモリビットセルの第１のバンクに関連付けられ、第２の複数のビット線対がメモリビットセルの第２のバンクに関連付けられる、多重化することとを含む。

【0009】

別の実装形態では、メモリデバイスは、各々が複数のビット線対を含む、複数のメモリバンクと、各々がメモリバンクのうちのそれぞれ１つに関連付けられる、複数の感知ノード対と、ビット線対を感知ノード対と多重化するための手段と、複数のメモリバンクを対象とする複数の読み取り動作中に、感知ノード対に関連付けられた電圧に基づいてビット判定を行うための手段とを含む。

【0010】

更に別の実装形態では、メモリは、第１の複数の列に配列された第１の複数のビットセルを含む第１のメモリバンクと、第２の複数の列に配列された第２の複数のビットセルを含む第２のメモリバンクと、第１の読み取りマルチプレクサによって第１の複数の列に結合された第１の感知ノード対と、第２の読み取りマルチプレクサによって第２の複数の列に結合された第２の感知ノード対と、第１の感知ノード対に結合された第１の感知増幅器とを含む。

【0011】

これら及び追加の利点は、以下の発明を実施するための形態を通してより十分に理解され得る。

【図面の簡単な説明】

【0012】

【図1】本開示の一態様による、複数の感知ノード対を有するマルチバンクメモリを示す。

【図2】図１のメモリにおける例示的な感知増幅器を示す。

【図3】図１の例示的な感知増幅器のタイミング図を示す。

【図4】図１のメモリにおける例示的な感知増幅器を示す。

【図5】本開示の一態様による、複数の感知ノード対を有するマルチバンクメモリを示す。

【図6】図５のメモリにおける例示的な感知増幅器を示す。

【図7】本開示の一態様による、ビット線対と感知ノード対との間の例示的なインターフェースを示す。

【図8】図１及び図５のマルチバンクメモリによって実行され得る例示的な方法のフローチャートを示す。

【図9】本開示の一態様による、メモリを組み込み得る例示的なシステムオンチップ（system on chip、ＳＯＣ）を示す。

【0013】

本開示の実装形態及びそれらの利点は、以下の詳細な説明を参照することによって最良に理解される。各図のうちの１つ以上に示される同様の要素を識別するために同様の参照番号が使用されることを理解されたい。

【発明を実施するための形態】

【0014】

各々が読み取りマルチプレクサに関連付けられる、複数のメモリバンクがその中に存在するＳＲＡＭなどのメモリが提供される。例えば、第１の読み取りマルチプレクサは、第１の複数のビット線を第１の感知ノード及び第１の相補感知ノードに結合し得る。第２の読み取りマルチプレクサは、第２の複数のビット線を第２の感知ノード及び第２の相補感知ノードに結合し得る。複数のビット線は、複数のビット線対（ビット線及びビット線相補体）を含んでもよい。各ビット線対は、ビットセルの列に対応し得る。したがって、各メモリバンクは、複数のワード線によって横断される複数のビットセル列を含み得る。

【0015】

複数の読み取りマルチプレクサが同じ感知ノード対（感知ノード及び感知ノード相補体）に結合し得る他の例とは対照的に、本明細書で論じられる実装形態は、第１の読み取りマルチプレクサが第１の感知ノード及び第１の相補感知ノードに結合し、第２の読み取りマルチプレクサが第２の感知ノード及び第２の相補感知ノードに結合するアーキテクチャを含み得る。上述のように、感知ノード及び相補感知ノードを共有するビット線の数が増加すると、寄生容量も増加する。しかしながら、本明細書で論じられる実装形態は、メモリバンクの各々に少なくとも１つの対を提供することによって、感知ノード対の数を増加させる。したがって、ビット線と感知ノードとの比が低減され、それによって、各感知増幅器によって見られる寄生容量が低減される。より低い寄生容量は、電荷共有によって達成される電圧を増加させ得、それによって、より高速でより信頼性の高いビット判定を提供する。

【0016】

一例では、第１の感知ノード及び第１の相補感知ノードに結合された第１の感知増幅器と、第２の感知ノード及び第２の相補感知ノードに結合された第２の感知増幅器とが存在する。言い換えれば、各メモリバンクは、それ自体の感知増幅器に関連付けられている。感知増幅器は、感知増幅器の各々がＮＡＮＤゲートの交差結合された対として構築され、交差結合された対の各々がプッシュプル回路に結合されることを含めて、任意の適切な方法で実装され得る。

【0017】

別の実装形態では、複数のメモリバンクが単一の感知増幅器と結合される。言い換えれば、感知増幅器は、両方の感知ノード対に結合され、したがって、マルチプレクサの各々に結合される。感知増幅器は、ＡＮＤ－ＯＲ－反転（ＡＯＩ）ゲートの交差結合された対を含んでもよく、第１のＡＯＩゲートは、第１の相補感知ノード、第２の相補感知ノード、及び第２のＡＯＩゲートからの出力に結合されており、第２のＡＯＩゲートは、第１の感知ノード、第２の感知ノード、及び第１のＡＯＩゲートの出力に結合されている。ＡＯＩゲートの交差結合された対は、プッシュプル回路を共有し得る。

【0018】

交差結合されたＡＯＩゲートを使用する実装形態の利点は、ＮＡＮＤゲートの２つの交差結合された対を使用する実装形態と比較して、トランジスタの数が低減され得ることである。トランジスタの数を低減することは、チップ上で使用されるシリコン面積の量を低減し得、おそらく、製造コストを低減し、並びに動的電力及び漏れ電力を潜在的に節約する。

【0019】

感知増幅器は、電荷共有感知増幅器（charge sharing sense amplifiers、ＣＴＳＡ）として実装され得る。一例では、多重化された列のグループの各ビット線は、それ自体の電荷転送トランジスタを介して感知ノードに結合する。各電荷転送トランジスタのソースはそのビット線に結合し、各電荷転送トランジスタのドレインはその感知ノードに結合する。したがって、各電荷転送トランジスタのゲートソース間電圧は、そのゲート電圧及びそのビット線電圧によって決定される。以下の議論では、各電荷転送トランジスタがｐ型金属酸化膜半導体（p-type metal-oxide semiconductor、ＰＭＯＳ）トランジスタであると仮定するが、電荷転送はｎ型金属酸化膜半導体（n-type metal-oxide semiconductor、ＮＭＯＳ）トランジスタでも達成できることが理解されよう。

【0020】

読み取り動作のためのワード線アサーションの前に、ビット線は電源電圧まで事前充電され、感知ノードは放電される。ワード線は、次いで、ワード線アサーション期間にわたってアサートされ、その期間中、多重化された列のグループのワード線とビット線対との交点において各ビットセル内に記憶されたビットに依存するビット線電圧差が各ビット線対に対して発現する。このビットに応じて、各ビット線対における真のビット線又は相補ビット線のいずれかが、事前充電状態（電源電圧、ＶＤＤ）からわずかに放電される。電荷転送は、ワード線アサーション期間の終わり近くで始まる電荷転送期間中に生じる。電荷転送期間の前に、各電荷転送トランジスタのゲート電圧は、各電荷転送トランジスタがオフであるように電源電圧に維持される。電荷転送期間は、ビット線電圧差が各ビット線対に対して発現し得るように、ワード線のアサーションに対して遅延される。電荷転送期間中、電荷転送トランジスタのゲート電圧は、いくらかのスルーレートで電源電圧から接地に向かって降下する。例えば、電荷転送トランジスタのゲート電圧を制御するために、比較的小さなインバータ又はダミービット線電圧が使用され得る。ビット値に応じて、各ビット線対における真のビット線又は相補ビット線のいずれかが、その事前充電状態（電源電圧）からわずかに降下する。このビット線は、以下の議論において、部分的に充電されたビット線と呼ばれる。しかし、各ビット線対の残りのビット線は電源電圧まで充電されたままである。このビット線は、以下の議論において完全に充電されたビット線と呼ばれる。

【0021】

完全に充電されたビット線の電荷転送トランジスタのゲートソース間電圧（ゲートビット線間電圧）がその閾値電圧を満たすように、電荷転送期間中、多重化された列のグループ内の各電荷転送トランジスタのゲート電圧が低下する。しかし、部分的に充電されたビット線の電圧の低下は、この同じゲート電圧が部分的に充電されたビット線の電荷転送トランジスタの閾値電圧を満たさないようなものである。したがって、ビット線対における完全に充電されたビット線の電荷転送トランジスタのみが、最初に電荷をその感知ノードに伝導する。感知ノードの容量は、ビット線の容量と比較して相対的に小さいので、結果として生じる電荷転送は、感知ノードをほぼ電源電圧まで充電させる。対照的に、部分的に放電されたビット線に対する感知ノードはその放電されたデフォルト状態のままであるため、アクセスされたビット線対に対する感知ノード同士の間の電圧差はほぼフルレール（電圧差が電源電圧にほぼ等しい）である。したがって、電荷転送により、比較的小さいビット線電圧差が増幅されて、感知ノード上でほぼフルレールの電圧差になる。感知増幅器による感知は、感知対応期間に生じる。

【0022】

図１は、一実装形態による、メモリシステム１００の図である。メモリシステム１００は、マルチバンクメモリシステムであり、この場合、２つのメモリバンク、すなわち、バンクｂ０ １９５及びバンクｂ１ １９６を使用する。メモリバンク１９５、１９６の各々は、複数のビットセルの列を含み、各列は、ビット線及び相補ビット線を有し、メモリバンクの各々は、複数のワード線によって横断される。ビット線及び相補ビット線１９０、１９１は、各々が２つの対を有するものとして示されており、所与のメモリバンクは、任意の適切な数の列に対応する任意の適切な数のビット線対を含み得ることが理解される。

【0023】

マルチプレクサ１１０を見ると、それはバンクｂ０ １９５に対応し、ビット線対１９０を感知ノードｑ＿ｂ０及びｑｂ＿ｂ０に多重化する。同様に、マルチプレクサ１２０は、バンクｂ１ １９６に対応し、ビット線対１９１を感知ノードｑ＿ｂ１、ｑｂ＿ｂ１に多重化する。この例では、マルチプレクサ１１０、１２０の各々は、ｐｒｅ＿ｎ（ビット線事前充電）、ｒｍ［０：３］（読み取り多重化信号）、及びｗｍ［０：３］（書き込み多重化信号）を含む３つの信号を受信する。ここで、信号ｒｍ及びｗｍは、４つの列の中から選択するものとして示されており、上述のように、実装形態の範囲は、多重化され得る任意の数の列をサポートすることに留意されたい。

【0024】

感知ノード（ｑ＿ｂ０，ｑ＿ｂ１）及び相補感知ノード（ｑｂ＿ｂ０，ｑｂ＿ｂ１）は、感知増幅器１３０への入力である。更にこの例では、メモリシステム１００は、所与の時間にメモリバンク１９５、１９６のうちの１つに対して読み取り動作又は書き込み動作のいずれかを実行し、両方のメモリバンク１９５、１９６に対して同時に動作を実行しない。感知増幅器１３０は、ビット判定を、その個別のバンクに対する読み取り動作に応答して、メモリバンク１９５、１９６のうちの１つに対応する所与の感知ノード対の間の電圧の差に基づかせる。

【0025】

ビット線対と感知ノード対との間のインターフェースは、図７に関してより詳細に説明される。更に、感知増幅器１３０に関する例示的なアーキテクチャは、図２、図４に関してより詳細に説明される。

【0026】

図７は、感知ノード及び相補感知ノード（ｑ及びｑｂ）との単一のビット線及びビット線対（ｂｌ及びｂｌｂ）の例示的なインターフェースの図である。図７は、説明を容易にするために一般化されており、図７で説明される概念は、図１～図４並びに図５～図６の感知増幅器アーキテクチャの両方に適用可能であることが理解される。図７は、単一のビット線対のみを示しており、他のビット線対が、感知ノードｑ及びｑｂに結合され、適切なマルチプレクサ信号ｒｍ［０：３］を使用して選択され得ることが理解される。

【0027】

ビット線ｂｌ及び相補ビット線ｂｌｂのビット線対は列を形成する。ビットセル７０５は、列とワード線ｗｌとの交点に位置する。この例では、ビットセル７０５は、交差結合されたインバータの対によって形成される。インバータのうちの第１のインバータの出力ノードは、ビットセル７０５の真（Ｑ）出力である。この出力ノードは、ＮＭＯＳアクセストランジスタＭ４を介してビット線ｂｌに結合している。同様に、インバータのうちの残りの第２のインバータの出力ノードは、ＮＭＯＳアクセストランジスタＭ３を介して相補ビット線ｂｌｂに結合するビットセル７０５の相補（ＱＢ）出力である。ワード線ｗｌは、Ｑノード及びＱＢノードがワード線アサーション期間中にそれぞれのビット線を駆動するように、アクセストランジスタのゲートに結合している。

【0028】

例示的な読み取り動作では、クロックサイクルがワード線ｗｌに対する電圧のアサーションをトリガする。このワード線アサーションの前に、ビット線ｂｌ及びｂｌｂは、ビット線事前充電回路７５０によって電源電圧まで事前充電された。ビット線ｂｌは、ＰＭＯＳ電荷転送トランジスタＭ１を介して、対応する感知ノードｑに結合している。同様に、相補ビット線ｂｌｂは、ＰＭＯＳ電荷転送トランジスタＭ２を介して、対応する感知ノードｑｂに結合している。ワード線アサーションの前に、電荷転送トランジスタＭ１、Ｍ２のゲート電圧ｒｍは、感知ノードへの電荷転送を防止するために電源電圧にアサートされる。コントローラ７４５は、ワード線アサーションの前に感知ノード事前充電信号（pre-charge signal、ｐｃｈ）をアサートする。アサートされた感知ノード事前充電信号は、ＮＭＯＳトランジスタ（例えば、図４のＮ１、Ｎ２）のゲートを駆動する。これらのＮＭＯＳトランジスタのソースは接地に連結され、ドレインはｑ及びｑｂにそれぞれ連結される。したがって、感知ノード事前充電信号のアサーションは、ｑ及びｑｂの両方を放電する。同じことが、例えば、他のメモリバンクのｑ及びｑｂを放電するトランジスタＮ３、Ｎ４にも当てはまる。

【0029】

次いで、ワード線ｗｌの電圧がアサートされ得、それは、ビットセル７０５の真の出力ノード及び相補出力ノードがビット線ｂｌ及びｂｌｂにそれぞれ接続されるように、アクセストランジスタＭ３及びＭ４をオンに切り替える。ワード線アサーションは、各ビット線対におけるビット線同士の間にビット線電圧差を発現させる。各ビット線対における１つのビット線は、電源電圧からわずかに低減される（ビット線が部分的に放電される）が、各ビット線対における残りのビット線は、その事前充電状態のままである（ビット線が完全に充電される）。

【0030】

ワード線が依然としてアサートされ、ビット線電圧差が発現した状態で、電荷転送期間は、ゲート電圧ｒｍを放電することによってトリガされる。例えば、ゲート電圧ｒｍはダミービット線によって制御されてもよい。ゲート電圧ｒｍのこの瞬間未満の放電に起因して、ゲート電圧ｒｍは、完全に充電されたビット線にそのソースが連結されている電荷転送トランジスタ（例えば、Ｍ２）の閾値電圧まで放電するが、部分的に放電されたビット線にそのソースが連結されている電荷転送トランジスタ（例えば、Ｍ１）の閾値電圧を依然として上回る。したがって、完全に充電されたビット線の電荷転送トランジスタは、電荷転送トランジスタが部分的に放電されたビット線から電荷を伝導する前に、その感知ノードに電荷を伝導する。したがって、感知ノード電圧ｑｂは、相補感知ノード電圧ｑの増加に先立って増加する。

【0031】

図１～図４及び図５～図６の両方に示すアーキテクチャは、この電圧差を使用してビット判定を行う。例えば、図２は、図１の実装形態の例示的な感知増幅器１３０の図である。この例における感知増幅器１３０は、ＡＯＩゲート１３１、１３２の交差結合された対を使用して実装される。ＡＯＩゲート１３１の真理値表を以下に示す。

【0032】

【表1】

【0033】

ＡＯＩゲート１３２の真理値表を以下に示す。

【0034】

【表2】

【0035】

図３は、一実装形態による、図２の感知増幅器１３０に印加される信号の例示的なタイミング図を提供する。この例は、ｂｌ及びｂｌｂがバンク１９５内のビット線対に対応し、ＶＤＤで開始し、記憶された０を読み取るためにｂｌが最終的に放電される、図７（上記）の議論から続く。

【0036】

一番上の信号（ｂ０＿ｂｌ＿ｐｒｅ）は、図７に関して上記で論じたように、事前充電信号である。事前充電は時間ｔ１でオフにされ、次いでワード線ｗｌ信号が時間ｔ２においてアサートされる。ビット線（ｂｌ）は放電されるが、ビット線相補体（ｂｌｂ）はＶＤＤのままである。

【0037】

ｂｌ及びｂｌｂが十分な電圧差を有すると、ｐｃｈ＿ｂ０は、時間ｔ３においてデアサートされ、これは、放電ＮＭＯＳトランジスタＮ３、Ｎ４がオフになり、一方、トランジスタＮ１、Ｎ２はオンのままであることを意味する。トランジスタＰ１４はオンにされるが、信号ＳＲＯＰ、ＳＲＯＮは両方とも高であり、これはトランジスタＰ１～Ｐ４、並びにＮ１１及びＰ１２をオフにする。トランジスタＰ１及びＰ３は、ＶＤＤをｑ＿ｂ０及びｑ＿ｂ１に結合し、トランジスタＰ２及びＰ４は、ＶＤＤをｑｂ＿ｂ０及びｑｂ＿ｂ１に結合する。

【0038】

次いで、読み取りｍｕｘ信号（ｂ０＿ｒｍ）が時間ｔ４においてオンになり、これにより、感知ノード対がビット線対に結合される。ビット線ｂｌは感知ノードｑに結合され、ｂｌｂは相補感知ノードｑｂに結合される。ビット線相補体ｂｌｂは、より高い電位を有し、これにより、ｑｂは、時間ｔ５において、ｑと比較してより速く上昇する。（ｑ＿ｂ１及びｑｂ＿ｂ１は、トランジスタＰ５、Ｐ６がオンであり、トランジスタＮ７、Ｎ８がオフであるように、低値のままであることに留意されたい。）この結果、ＳＲＯＮ信号は時間ｔ６において低くなる。ＳＲＯＮが低になると、トランジスタＰ９、Ｐ２、Ｐ４、及びＮ１１はオンになり、トランジスタＮ９はオフになる。一方、ＳＲＯＰの高値により、トランジスタＰ１、Ｐ３、Ｐ１１はオフになり、Ｎ１０はオンになる。トランジスタＮ１１は、トランジスタＰ１２がオフである間、出力（ｓａ＿ｏｕｔ）を０（すなわち、接地）にプルし、したがって、出力相補体（ｓａ＿ｏｕｔ＿ｎ）は１である。時間ｔ７においてワード線ｗｌがデアサートされ、それに続いてｐｃｈ及びｒｍがデアサートされる。その結果、感知増幅器１３０は０の出力値を感知し、出力ラッチ（図示せず）などの出力回路に送ることができる。

【0039】

対照的に、デジタル１値の読み取り動作は、ｂｌを高状態に留め、ｂｌｂを放電させ、それによって、ｑ＿ｂ０が高になり、ｑｂ＿ｂ０が低になり、ｓａ＿ｏｕｔをデジタル１として出力する結果となる。もちろん、この例は、メモリバンク１９５に対して実行される読み取り動作のためのものである。メモリバンク１９６に対して実行される読み取り動作も同様に実行されることが理解される。

【0040】

図４は、一実装形態による、例示的な感知増幅器４３０の図である。図４の例は、実装形態の範囲が任意の特定の数のメモリバンクに限定されないことを実証するために提供される。むしろ、感知増幅器４３０は、Ｎ個のメモリバンクまでの更なる数のメモリバンクを収容するようにスケーリングされ得、Ｎは２よりも大きい整数であり、各メモリバンクは、感知ノード及び相補感知ノード（すなわち、ｑ＿ｂ０からｑ＿ｂｎ－１及びｑｂ＿ｂ０からｑｂ＿ｂｎ－１）を有することになる。感知増幅器４３０は、直列ＰＭＯＳトランジスタＰＸ及びＰＸ－ｂの数並びに並列ＮＭＯＳトランジスタＮＸ及びＮＸ＿ｂの数を増加させることによってスケーリングされ得る。

【0041】

図５は、一実装形態による、例示的なメモリシステム５００を示す。図５の実装形態は、複数のメモリバンク１９５、１９６を収容するために２つの感知増幅器５１０、５２０を使用する。感知増幅器５１０及び５２０は、互いに対して同様の方法で実装され得る。この実装形態では、メモリバンク１９５は感知ノード対ｑ＿ｂ０、ｑｂ＿ｂ０に対応し、メモリバンク１９６は感知ノード対ｑ＿ｂ１、ｑｂ＿ｂ１に対応する。感知増幅器５１０は、感知ノード対ｑ＿ｂ０、ｑｂ＿ｂ０によってマルチプレクサ１１０に結合されており、感知増幅器５２０は、感知ノード対ｑ＿ｂ１、ｑｂ＿ｂ１によってマルチプレクサ１２０に結合されている。

【0042】

この例では、メモリバンク１９５、１９６のうちの１つのみが、特定の時間に書き込まれ、又はそこから読み取られる。言い換えれば、感知増幅器５１０、５２０のうちの１つのみが、任意の特定の読み取り動作中にビット判定を行うことが予想される。更に、感知増幅器５１０、５２０は、書き込み動作中には使用されない。ビット判定が行われると、そのビットは、ラッチ（図示せず）などの下流回路に印加され得る。

【0043】

図６は、一実装形態による、感知増幅器５１０、５２０の図である。具体的には、感知増幅器５１０は、ＮＡＮＤゲート６３１、６３２の交差結合された対を含み得、感知増幅器５２０は、ＮＡＮＤゲート６３３、６３４の交差結合された対を含み得る。ＮＡＮＤゲートの各交差結合された対は、図１～図４の例と同様に、感知ノード対における感知ノード同士の間の電圧差に基づいてビット判定を行う。

【0044】

この例は、ｂｌ及びｂｌｂがバンク１９５内のビット線対に対応し、電源電圧ＶＤＤで開始し、記憶された０を読み取るためにｂｌが最終的に放電される、図７（上記）の議論から続く。以下の表は、交差結合されたＮＡＮＤゲート６３１、６３２の真理値表であり、同じ論理が交差結合されたＮＡＮＤゲート６３３、６３４によって提供されることが理解される。

【0045】

【表3】

【0046】

感知ノードｑ＿ｂは、ＮＡＮＤゲート６３１の入力に接続され、感知ノードｑｂ＿ｂ０は、ＮＡＮＤゲート６３２の入力に連結する。ＮＡＮＤゲート６３１及び６３２は、交差結合されてＲＳラッチを形成する。この例では、感知ノード対は０ボルトまで事前充電されて、ＮＡＮＤゲート６３１及び６３２の両方の出力を電源電圧ＶＤＤに対して高にアサートさせ、ビットセル７０５はデジタル１を記憶する。感知ノード対を０ボルトまで事前充電することにより、トランジスタＰ２４、Ｐ２６がオンになる。ＳＲＯＮ＿ｂ０及びＳＲＯＰ＿ｂ０の両方が高であり、これは、トランジスタＰ２１、Ｐ２２、Ｐ２３、Ｐ２５、Ｐ２７、及びＮ２７をオフにし、トランジスタＮ２３、Ｎ２５をオンにする。キャパシタＣ（図７）によって概念的に表される感知ノードの寄生容量は、キャパシタＣｂｌ（図７）によって概念的に表されるビット線容量と比較して相対的に小さい。電荷転送トランジスタＭ２（図７）の前に電荷転送トランジスタＭ１（図７）が導通し始める短い時間量は、したがって、感知ノードｑｂ＿ｂ０と比較して、感知ノードｑ＿ｂ０の電圧の著しい増加を引き起こす。この電圧の増加はＮＡＮＤゲート６３１の閾値電圧を超えるので、その出力は０まで放電される。言い換えれば、感知ノードｑ＿ｂ０の電圧の増加は、トランジスタＮ２４、Ｎ２６をオンにし、これは、ＳＲＯＰ＿ｂ０を０値にプルする。ＮＡＮＤゲート６３１の０出力は、トランジスタＰ２６をオンにし、トランジスタＮ２５をオフにすることによって、ＮＡＮＤゲート６３２の高いバイナリ出力を強化する。トランジスタＰ２７はオンになり、ビットセル７０５内に記憶されたバイナリ１の値が検出されるように、トランジスタＮ２７はオフのままである。

【0047】

ビットセル７０５内に０が記憶される例では、ＮＡＮＤゲート６３２によって出力される値は、トランジスタＮ２５、Ｎ２６をオンにすることによって０になり、ＮＡＮＤゲート６３１によって出力される値は１になる。異なる読み取り動作において、同じプロセスが感知増幅器５２０内で実行されてもよい。言い換えれば、感知増幅器５２０内のトランジスタの配列は、交差結合されたＮＡＮＤゲート６３３、６３４によって、感知増幅器５１０内のトランジスタの配列によって提供される同じ論理をもたらす。

【0048】

図１～図４の実施形態と図５～図６の実装形態との間の別の違いは、図５～図６の実装形態が、トランジスタＰ２７、Ｎ２７、Ｐ３７、Ｎ３７を含む２つのプッシュプル回路を含むのに対して、図１～図４の実装形態は、トランジスタＰ１２及びＮ１１を含む単一のプッシュプル回路を含むことである。これは、図１～図４の実装形態が図５～図６の実装形態と対比してトランジスタの数を低減する１つの例である。また、上述のように、交差結合されたＡＯＩゲートの単一のセットは、交差結合されたＮＡＮＤゲートの２つのセットよりも少ない数のトランジスタを有し、これは、図１～図４の実装形態がトランジスタの数を低減する別の例である。それにもかかわらず、本明細書で説明される両方の実装形態は、信頼性の高い動作を提供し、必要に応じて所与の適用例において実装され得る。上述のように、本明細書の実装形態は、感知ノード対当たりのビット線対の数を低減することができ、それによって、感知増幅器によって見られる寄生容量を低減し、したがって、より小さい電圧差をより速く検出することを可能にする。

【0049】

読み取り動作のための例示的な方法について、図８に示されるフローチャートを参照して論じる。方法８００は、図１及び図５に示したもののようなメモリによって実行され得る。言い換えれば、方法８００は、所与の読み取り動作のためのビット判定を行うために、複数の読み取りマルチプレクサと１つ以上の感知増幅器とを有するマルチバンクメモリシステムによって実行され得る。

【0050】

アクション８１０において、本方法は、第１の複数のビット線対を第１の感知ノード対と多重化することを含む。アクション８１０は、複数のビット線対のうちの第１のビット線対を第１の感知ノード対と結合することを含み得る。ビット線対及び感知ノード対がトランジスタ対によって結合され、それらのトランジスタがオンにされると、ビット線対及び感知ノード対が電荷を共有する例が図７に関して上記で説明される。

【0051】

アクション８２０において、本方法は、第１のビット線対と第１の感知ノード対との間で電荷共有することを含む。図７の例では、トランジスタがオンにされると、ビット線対が感知ノード対に電気的に結合される。トランジスタがＰＭＯＳトランジスタである例では、ゲートソース電圧は、特定のトランジスタがオンになるタイミングを決定する。例えば、ゲートソース電圧の大きさがより高い電圧により速く到達するとき、トランジスタはより速くオンになり、ゲートソース電圧の大きさがより高い電圧により遅く到達するとき、トランジスタはより遅くオンになる。したがって、ビット線又は相補ビット線は、電荷共有アーキテクチャに応じて、感知ノード又は相補感知ノードをより速く又はより遅く充電又は放電し得る。しかしながら、電荷共有におけるタイムラグは、レール電圧の数分の１であるが、ビット判定を行うために検出され得る電圧をもたらし得る。

【0052】

アクション８３０において、方法は、感知ノード対からの値を論理回路に入力することを含む。一例では、論理回路は、図２の実装形態におけるように、交差結合されたＡＯＩゲートを含み得る。別の例では、論理回路は、図６の実装形態におけるように、交差結合されたＮＡＮＤゲートを含み得る。

【0053】

アクション８４０において、方法は、論理回路に、第１の感知ノード対からの値に基づいてビット判定を行わせることを含む。例えば、論理回路は、感知ノードと相補感知ノードとの間で検出された電圧差に応答してデジタル１又はデジタル０の出力を提供する論理関数を提供することができる。

【0054】

上述のように、本方法は、複数のメモリバンクを有するメモリシステム内で実行されてもよく、メモリバンクの各々は読み取りマルチプレクサに結合されており、各読み取りマルチプレクサは感知ノード対に結合されている。いくつかの例では、１つのメモリバンクのみが、読み取り動作又は書き込み動作中にアクセスされ得る。したがって、後続の読み取り動作は、同じメモリバンク又は異なるメモリバンクに対して実行され得る。アクション８５０～８７０は、第２のビット線対及び第２の感知ノード対を使用して第２のメモリバンクに対して実行される後続の読み取り動作を示す。しかしながら、他の例では、アクション８５０～８７０は、第１のビット線対及び第２の感知ノード対を使用して同じメモリバンク上で実行され得ることが理解される。

【0055】

実装形態の範囲は、図８に関して説明される一連のアクションに限定されない。むしろ、他の実装形態は、１つ以上のアクションを追加、省略、再配列、又は変更してもよい。例えば、メモリシステムの動作中、読み取り動作は、第１のメモリバンクに対して又は第２のメモリバンクに対して実行され得、次いで、後続の読み取り動作は、第１のメモリバンクラン第２のメモリバンクのいずれかに対して実行され得る、などである。読み取り動作は、書き込み動作と共に点在してもよく、又は点在しなくてもよく、動作は必要に応じて繰り返されてもよい。

【0056】

図９は、一実装形態による、例示的なＳＯＣ９００の図である。この例では、ＳＯＣ９００は、半導体ダイ上で実装され、複数のシステム構成要素９１０～９９０を含む。具体的には、この例では、ＳＯＣ９００は、４つのプロセッサコア、コア０～コア３を有するマルチコア汎用プロセッサであるＣＰＵ９１０を含む。当然、他の実装形態はＣＰＵ９１０に２つのコア、８つのコア、又は任意の他の適切な数のコアを含み得るので、実装形態の範囲は、任意の特定の数のコアに限定されない。ＳＯＣ９００は、第１のデジタル信号プロセッサ（digital signal processor、ＤＳＰ）９４０、第２のＤＳＰ９５０、モデム９３０、ＧＰＵ９２０、ビデオサブシステム９６０、ワイヤレスローカルエリアネットワーク（wireless local area network、ＷＬＡＮ）トランシーバ９７０、及びビデオフロントエンド（video-front-end、ＶＦＥ）サブシステム９８０などの、他のシステム構成要素を更に含む。ＳＯＣ９００はまた、構成要素９１０～９８０のうちのいずれかのためのシステムＲＡＭとして動作し得るＲＡＭメモリユニット９９０を含む。例えば、ＲＡＭメモリユニット９９０は、構成要素９１０～９８０のうちのいずれかからデータ及び命令を受信することができる。

【0057】

ＲＡＭメモリユニット９９０は、図１～図７に関して上記で説明されたもののようなマルチバンク配列にサービスする感知増幅器アーキテクチャを含んでもよい。更に、ＲＡＭメモリユニット９９０は、読み取りアクションを実行するために図８のアクションを実行してもよい。

【0058】

当業者には現時点で理解されるように、目下の特定の適用例に応じて、本開示のデバイスの材料、装置、構成及び使用方法において、また、それらに対して、多くの修正、代替、及び変形を、その範囲から逸脱することなく行うことができる。このことに照らして、本明細書で示され説明された特定の実施形態は、それらのいくつかの例のためにすぎないので、本開示の範囲はそのような特定の実装形態の範囲に限定されるべきではなく、むしろ、以下に添付される特許請求の範囲及びそれらの機能的等価物の範囲と完全に同じであるべきである。

【0059】

以下の番号付きの条項において、実装形態について説明する。
１．第１の複数のビット線を第１の感知ノード及び第１の相補感知ノードに結合する第１の読み取りマルチプレクサと、
第２の複数のビット線を第２の感知ノード及び第２の相補感知ノードに結合する第２の読み取りマルチプレクサと、
第１の感知ノード及び第１の相補感知ノードに結合された第１の感知増幅器であって、第１の読み取りマルチプレクサがメモリビットセルの第１のバンクに関連付けられ、第２の読み取りマルチプレクサがメモリビットセルの第２のバンクに関連付けられる、第１の感知増幅器と
を含む、回路。

【0060】

２．第２の感知ノード及び第２の相補感知ノードに結合された第２の感知増幅器であって、第２の感知増幅器の出力が第１の感知増幅器の出力に結合されている、第２の感知増幅器
を更に含む、条項１の回路。

【0061】

３．第１の感知増幅器が、ＮＡＮＤゲートの第１の交差結合された対を含み、第２の感知増幅器が、ＮＡＮＤゲートの第２の交差結合された対を含み、回路が、
ＮＡＮＤゲートの第１の交差結合された対に結合された第１のプッシュプル回路と、ＮＡＮＤゲートの第２の交差結合された対に結合された第２のプッシュプル回路と
を更に含み、
第１の感知増幅器の出力及び第２の感知増幅器の出力が、第１のプッシュプル回路及び第２のプッシュプル回路を介して結合されている、
条項２の回路。

【0062】

４．ＮＡＮＤゲートの第１の交差結合された対が、第１の感知ノードに結合されており、ＮＡＮＤゲートの第２の交差結合された対が、第１の相補感知ノードに結合されている、条項３の回路。

【0063】

５．第１の感知増幅器が、第２の感知ノード及び第２の相補感知ノードに更に結合されている、条項１の回路。

【0064】

６．第１の感知増幅器が、
ＡＮＤ－ＯＲ－反転（ＡＯＩ）ゲートの交差結合された対
を含み、
ＡＯＩゲートの交差結合された対の第１のＡＯＩゲートが、第１の相補感知ノード、第２の相補感知ノード、及びＡＯＩゲートの交差結合された対の第２のＡＯＩゲートからの出力に結合されており、
ＡＯＩゲートの交差結合された対の第２のＡＯＩゲートが、第１の感知ノード、第２の感知ノード、及びＡＯＩゲートの交差結合された対の第１のＡＯＩゲートからの出力に結合されている、
条項５の回路。

【0065】

７．第１の感知増幅器が、
ＡＮＤ－ＯＲ－反転（ＡＯＩ）ゲートの交差結合された対と、
ＡＯＩゲートの交差結合された対の第１のＡＯＩゲートの出力及びＡＯＩゲートの交差結合された対の第２のＡＯＩゲートの出力に結合されたプッシュプル回路と
を含む、条項５の回路。

【0066】

８．第１の感知増幅器が、Ｎ個の更なる感知ノード及びＮ個の更なる相補感知ノードに結合されており、第１の感知増幅器が、
ＡＮＤ－ＯＲ－反転（ＡＯＩ）ゲートの交差結合された対を含み、
ＡＯＩゲートの交差結合された対の第１のＡＯＩゲートが、第１の相補感知ノード、第２の相補感知ノード、及びＮ個の更なる相補感知ノードに結合されており、
ＡＯＩゲートの交差結合された対の第２のＡＯＩゲートが、第１の感知ノード、第２の感知ノード、及びＮ個の更なる感知ノードに結合されており、Ｎが１よりも大きい整数である、
条項５の回路。

【0067】

９．第１の読み取り動作において、第１の複数のビット線対を第１の感知ノード対と多重化することであって、第１の複数のビット線対のうちの第１のビット線対を第１の感知ノード対と結合することを含む、多重化することと、
第１のビット線対と第１の感知ノード対との間で電荷共有することと、
第１の感知ノード対からの値を論理回路に入力することと、
論理回路に、第１の感知ノード対からの値に基づいてビット判定を行わせることと、
後続の読み取り動作において、第２の複数のビット線対を第２の感知ノード対と多重化することであって、第２の複数のビット線対のうちの第２のビット線対を第２の感知ノード対に結合することを含み、第１の複数のビット線対がメモリビットセルの第１のバンクに関連付けられ、第２の複数のビット線対がメモリビットセルの第２のバンクに関連付けられる、多重化することと
を含む、方法。

【0068】

１０．第２のビット線対と第２の感知ノード対との間で電荷共有することと、
論理回路に第２の感知ノード対からの入力に基づいて後続のビット判定を行わせることと
を更に含む、条項９の方法。

【0069】

１１．論理回路が、第１の感知ノード対に関連付けられた第１の感知増幅器と、第２の感知ノード対に関連付けられた第２の感知増幅器とを含む、条項１０の方法。

【0070】

１２．論理回路が、第１の感知ノード対及び第２の感知ノード対に結合された感知増幅器を含む、条項１０の方法。

【0071】

１３．論理回路が、ＮＡＮＤゲートの複数の交差結合された対を含む、条項９～１０の方法。

【0072】

１４．論理回路にビット判定を行わせることが、ＮＡＮＤゲートの追加の交差結合された対に関連付けられた第２のプッシュプル回路に結合された第１のプッシュプル回路を使用して、ゲートの第１の交差結合されたＮＡＮＤ対の出力をプッシュアップ又はプルダウンすることを含む、条項９又は１０の方法。

【0073】

１５．論理回路が、ＡＮＤ－ＯＲ－反転（ＡＯＩ）ゲートの交差結合された対を含む、条項９又は１０の方法。

【0074】

１６．各々が複数のビット線対を含む、複数のメモリバンクと、
各々がメモリバンクのうちのそれぞれ１つに関連付けられる、複数の感知ノード対と、
ビット線対を感知ノード対と多重化するための手段と、
複数のメモリバンクを対象とする複数の読み取り動作中に、感知ノード対に関連付けられた電圧に基づいてビット判定を行うための手段と
を含む、メモリデバイス。

【0075】

１７．ビット判定を行うための手段が、ＡＮＤ－ＯＲ－反転（ＡＯＩ）ゲートの交差結合された対を含み、ＡＯＩゲートの交差結合された対が、複数の感知ノード対に結合されている、条項１６のメモリデバイス。

【0076】

１８．ＡＯＩゲートの交差結合された対の第１のＡＯＩゲートの出力及びＡＯＩゲートの交差結合された対の第２のＡＯＩゲートの出力に結合されたプッシュプル回路を更に含む、条項１７のメモリデバイス。

【0077】

１９．ビット判定を行うための手段が、複数の交差結合されたＮＡＮＤゲート対を含み、ＮＡＮＤゲート対のうちの第１のＮＡＮＤゲート対が、第１の感知ノード対に結合されており、ＮＡＮＤゲート対のうちの第２のＮＡＮＤゲート対が、第２の感知ノード対に結合されている、条項１６のメモリデバイス。

【0078】

２０．第１の複数の列に配列された第１の複数のビットセルを含む第１のメモリバンクと、
第２の複数の列に配列された第２の複数のビットセルを含む第２のメモリバンクと、
第１の読み取りマルチプレクサによって第１の複数の列に結合された第１の感知ノード対と、
第２の読み取りマルチプレクサによって第２の複数の列に結合された第２の感知ノード対と、
第１の感知ノード対に結合された第１の感知増幅器と
を含む、メモリ。

【0079】

２１．第１の感知増幅器が、第２の感知ノード対に更に結合されたＡＮＤ－ＯＲ－反転（ＡＯＩ）ゲートの交差結合された対を含む、条項２０のメモリ。

【0080】

２２．第１の感知増幅器が、Ｎ個の更なる感知ノード対に結合されており、
ＡＯＩゲートの交差結合された対の第１のＡＯＩゲートが、第１の相補感知ノード、第２の相補感知ノード、及びＮ個の更なる相補感知ノードに結合されており、
ＡＯＩゲートの交差結合された対の第２のＡＯＩゲートが、第１の感知ノード、第２の感知ノード、及びＮ個の更なる感知ノードに結合されており、Ｎが整数である、
条項２１のメモリ。

【0081】

２３．第１の感知増幅器が、ＮＡＮＤゲートの第１の交差結合された対を含み、メモリが、ＮＡＮＤゲートの第２の交差結合された対を含み、かつ、第２の感知ノード対に結合されている、第２の感知増幅器を更に含む、条項２０のメモリ。

【0082】

２４．第１の感知ノード対が、複数のビット線対によって第１の複数の列に結合されており、第１の読み取りマルチプレクサが、ビット線対のうちの第１のビット線対を前記第１の感知ノード対に結合するために、第１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタ及び第２のＰＭＯＳトランジスタをオンするように構成されている、条項２０～２３のいずれかのメモリ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【国際調査報告】