特表 2024-532030 表示基板及び表示パネル

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-09-05

(54)【発明の名称】表示基板及び表示パネル

(51)【国際特許分類】

   G09F 9/30 20060101AFI20240829BHJP

   G09G 3/20 20060101ALI20240829BHJP

   G09G 3/3233 20160101ALI20240829BHJP

   G09G 3/3266 20160101ALI20240829BHJP

   H05B 33/14 20060101ALI20240829BHJP

   H05B 33/02 20060101ALI20240829BHJP

   H10K 59/131 20230101ALI20240829BHJP

【ＦＩ】

G09F9/30 330

G09G3/20 680G

G09G3/20 621M

G09G3/20 612A

G09G3/3233

G09G3/3266

G09G3/20 622E

G09G3/20 624B

G09G3/20 641D

G09G3/20 611J

G09G3/20 670E

G09G3/20 611D

G09F9/30 338

H05B33/14 Z

H05B33/02

H10K59/131

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023558614

(86)(22)【出願日】2022-08-24

(85)【翻訳文提出日】2023-09-22

(86)【国際出願番号】 CN2022114515

(87)【国際公開番号】W WO2023030131

(87)【国際公開日】2023-03-09

(31)【優先権主張番号】202111033089.8

(32)【優先日】2021-09-03

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】519385216

【氏名又は名称】北京京▲東▼方技▲術▼▲開▼▲発▼有限公司

【氏名又は名称原語表記】ＢＥＩＪＩＮＧ ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＤＥＶＥＬＯＰＭＥＮＴ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｒｏｏｍ ４０７，Ｂｕｉｌｄｉｎｇ １，Ｎｏ．９ Ｄｉｚｅ Ｒｏａｄ，ＢＤＡ，Ｂｅｉｊｉｎｇ，１００１７６，ＣＨＩＮＡ

(71)【出願人】

【識別番号】510280589

【氏名又は名称】京東方科技集團股▲ふん▼有限公司

【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】▲許▼ 静波

(72)【発明者】

【氏名】▲ハオ▼ 学光

(72)【発明者】

【氏名】王 景泉

(72)【発明者】

【氏名】▲呉▼ 新▲銀▼

(72)【発明者】

【氏名】白 露

【テーマコード（参考）】

3K107

5C080

5C094

5C380

【Ｆターム（参考）】

3K107AA01

3K107AA05

3K107BB01

3K107CC41

3K107DD38

3K107DD39

3K107EE57

3K107FF04

3K107FF15

3K107HH05

5C080AA06

5C080AA07

5C080AA10

5C080BB05

5C080CC03

5C080DD10

5C080DD25

5C080EE25

5C080EE29

5C080FF03

5C080FF11

5C080HH09

5C080JJ02

5C080JJ03

5C080JJ04

5C080JJ06

5C094BA03

5C094BA27

5C094BA43

5C094CA19

5C094DA09

5C094DB01

5C094FA01

5C094JA01

5C094JA08

5C380AA01

5C380AA03

5C380AB06

5C380AB19

5C380AB22

5C380AB24

5C380AB46

5C380AC04

5C380BA19

5C380BA20

5C380BA33

5C380BB08

5C380CA12

5C380CA32

5C380CB16

5C380CB17

5C380CB27

5C380CB37

5C380CC04

5C380CC06

5C380CC07

5C380CC26

5C380CC33

5C380CC39

5C380CC52

5C380CC61

5C380CC65

5C380CC66

5C380CD017

5C380CE04

5C380CE20

5C380CF07

5C380CF43

5C380DA02

5C380DA06

5C380DA47

5C380HA03

5C380HA07

5C380HA13

(57)【要約】

表示基板及び表示パネルであって、表示基板はベース基板を含み、ベース基板は表示領域（１０）と、前記表示領域（１０）の少なくとも一側に位置する周辺領域（２０）とを含む。表示領域（１０）は、アレイ状に配置された画素ユニット（１１）と、第１ゲート走査信号線（Ｅ１～Ｅｍ）と、第２ゲート走査信号線（ＲＴ１～ＲＴｍ）とを含み、周辺領域（２０）は、第１接続配線（３０）を介して第１ゲート走査信号線（Ｅ１～Ｅｍ）に接続された第１走査駆動回路（２１）と、第２接続配線（４０）を介して第２ゲート走査信号線（ＲＴ１～ＲＴｍ）に接続された第２走査駆動回路（２２）と、第１電圧を提供するように構成される第１電圧信号線（Ｅｖｇｈ）と、第２電圧を提供するように構成される第２電圧信号線（ＧＮｖｇｈ）とを含み、第２走査駆動回路（２２）は第１走査駆動回路（２１）の表示領域（１０）に近い側に位置する。第２抵抗値と第１抵抗値との比は、第２電圧信号線（ＧＮｖｇｈ）の平均線幅と第１電圧信号線（Ｅｖｇｈ）の平均線幅との比よりも小さい。該表示基板は、異なる接続配線の抵抗が異なることによる信号遅延時間の違いを小さくすることができる。

【特許請求の範囲】

【請求項1】

表示基板であって、
表示領域及び前記表示領域の少なくとも一側に位置する周辺領域を含むベース基板を含み、
前記表示領域は、アレイ状に配置された複数行複数列の画素ユニットと、前記複数行複数列の画素ユニット内の複数行の画素ユニットの発光制御サブ回路にそれぞれ接続された複数本の第１ゲート走査信号線と、前記複数行の画素ユニットの第１リセットサブ回路にそれぞれ接続された複数本の第２ゲート走査信号線とを含み、
前記周辺領域は、
抵抗値が第１抵抗値である複数本の第１接続配線を介して前記複数本の第１ゲート走査信号線にそれぞれ接続されて、前記複数行の画素ユニットの発光制御サブ回路に発光制御信号をそれぞれ提供する第１走査駆動回路と、
前記第１走査駆動回路の前記表示領域に近い側に位置し、抵抗値が第２抵抗値である複数本の第２接続配線を介して前記複数本の第２ゲート走査信号線にそれぞれ接続されて、前記複数行の画素ユニットの第１リセットサブ回路に第１リセット制御信号をそれぞれ提供する第２走査駆動回路と、
第１電圧を提供するように構成される第１電圧信号線と、
第２電圧を提供するように構成される第２電圧信号線とを含み、
前記第１走査駆動回路は、前記第１電圧信号線に接続されて前記発光制御信号の第１部分として前記第１電圧を出力し、
前記第２走査駆動回路は、前記第２電圧信号線に接続されて前記第１リセット制御信号の第１部分として前記第２電圧を出力し、
前記第２抵抗値と前記第１抵抗値との比は、前記第２電圧信号線の平均線幅と前記第１電圧信号線の平均線幅との比よりも小さい、表示基板。

【請求項2】

前記周辺領域は、
第３電圧を提供するように構成される第３電圧信号線と、
第４電圧を提供するように構成される第４電圧信号線とをさらに含み、
前記第１走査駆動回路はさらに、前記第３電圧信号線に接続されて前記発光制御信号の第２部分として前記第３電圧を出力し、
前記第２走査駆動回路はさらに、前記第４電圧信号線に接続されて前記第１リセット制御信号の第２部分として前記第４電圧を出力し、
前記第３電圧は前記第１電圧よりも小さく、前記第４電圧は前記第２電圧よりも小さい、請求項１に記載の表示基板。

【請求項3】

前記第２抵抗値と前記第１抵抗値との比は、前記第４電圧信号線の平均線幅と前記第３電圧信号線の平均線幅との比よりも小さい、請求項２に記載の表示基板。

【請求項4】

前記表示領域は、前記複数行の画素ユニットの閾値補償サブ回路にそれぞれ接続された複数本の第３ゲート走査信号線をさらに含み、
前記第２走査駆動回路はさらに、複数本の第３接続配線を介して前記複数本の第３ゲート走査信号線にそれぞれ接続されて、前記複数行の画素ユニットの閾値補償サブ回路に閾値補償制御信号をそれぞれ提供し、各本の前記第３接続配線の抵抗値は第３抵抗値である、請求項２又は３に記載の表示基板。

【請求項5】

前記表示領域は、前記複数行の画素ユニットのデータ書き込みサブ回路にそれぞれ接続された複数本の第４ゲート走査信号線をさらに含み、
前記周辺領域は、複数本の第４接続配線を介して前記複数本の第４ゲート走査信号線にそれぞれ接続されて、前記複数行の画素ユニットのデータ書き込みサブ回路にデータ書き込み制御信号をそれぞれ提供する第３走査駆動回路をさらに含み、
前記第２走査駆動回路は、前記表示領域に対して前記第１走査駆動回路と前記第３走査駆動回路との間に位置し、
各本の前記第４接続配線の抵抗値は第４抵抗値であり、前記第４抵抗値は前記第３抵抗値よりも小さい、請求項４に記載の表示基板。

【請求項6】

前記第１電圧信号線の平均線幅と前記第２電圧信号線の平均線幅は以下の関係を満たし、

【数1】

Ｒ１は前記第１抵抗値であり、Ｒ２は前記第２抵抗値であり、Ｒ３は前記第３抵抗値であり、Ｗ_{ＧＮｖｇｈ}は前記第２電圧信号線の平均線幅であり、Ｗ_Ｅｖｇｈは前記第１電圧信号線の平均線幅であり、ａは定数であり、０．５≦ａ≦７．５である、請求項４又は５に記載の表示基板。

【請求項7】

前記第１電圧信号線の平均線幅と前記第２電圧信号線の平均線幅は以下の関係を満たし、

【数2】

Ｒ１は前記第１抵抗値であり、Ｒ２は前記第２抵抗値であり、Ｒ３は前記第３抵抗値であり、Ｗ_{ＧＮｖｇｈ}は前記第２電圧信号線の平均線幅であり、Ｗ_Ｅｖｇｈは前記第１電圧信号線の平均線幅であり、ａは定数であり、０．６≦ａ≦３である、請求項４又は５に記載の表示基板。

【請求項8】

前記第４電圧信号線の平均線幅と前記第３電圧信号線の平均線幅は以下の関係を満たし、

【数3】

Ｒ１は前記第１抵抗値であり、Ｒ２は前記第２抵抗値であり、Ｒ３は前記第３抵抗値であり、Ｗ_{ＧＮｖｇｌ}は前記第３電圧信号線の平均線幅であり、Ｗ_Ｅｖｇｌは前記第４電圧信号線の平均線幅であり、ｂは定数であり、０．３≦ｂ≦４．５である、請求項４～７のいずれか１項に記載の表示基板。

【請求項9】

前記第４電圧信号線の平均線幅と前記第３電圧信号線の平均線幅は以下の関係を満たし、

【数4】

Ｒ１は前記第１抵抗値であり、Ｒ２は前記第２抵抗値であり、Ｒ３は前記第３抵抗値であり、Ｗ_{ＧＮｖｇｌ}は前記第３電圧信号線の平均線幅であり、Ｗ_Ｅｖｇｈは前記第４電圧信号線の平均線幅であり、ｂは定数であり、１．５≦ｂ≦３．５である、請求項４～７のいずれか１項に記載の表示基板。

【請求項10】

前記第１抵抗値、前記第２抵抗値、及び前記第３抵抗値は、

【数5】

の関係を満たす、請求項４～９のいずれか１項に記載の表示基板。

【請求項11】

前記第１抵抗値、前記第２抵抗値、及び前記第３抵抗値は、

【数6】

の関係を満たす、請求項４～９のいずれか１項に記載の表示基板。

【請求項12】

前記第１抵抗値と前記第３抵抗値は以下の関係を満たし、

【数7】

ＧＮ（Ｔ（ｏｕｔ）Ｗ／Ｌ）は前記第２走査駆動回路に含まれる出力トランジスタのアスペクト比を表し、ｄは前記第２走査駆動回路に含まれる１つの第１シフトレジスタユニットにより駆動される画素の行数を表し、ＥＭ（Ｔ（ｏｕｔ）Ｗ／Ｌ）は前記第１走査駆動回路に含まれる出力トランジスタのアスペクト比を表し、ｃは定数であり、０．５≦ｃ≦１．５である、請求項４～９のいずれか１項に記載の表示基板。

【請求項13】

前記第２走査駆動回路はカスケード接続された複数の第１シフトレジスタユニットを含み、
ｉ番目の前記第１シフトレジスタユニットはｉ本目の第３接続配線を介してｉ本目の第３ゲート走査信号線に接続され、前記ｉ本目の第３ゲート走査信号線はｉ行目の画素ユニットの閾値補償サブ回路に接続され、
ｉ番目の前記第１シフトレジスタユニットはさらにｉ＋ｎ本目の第２接続配線を介してｉ＋ｎ本目の第２ゲート走査信号線に接続され、前記ｉ＋ｎ本目の第２ゲート走査信号線はｉ＋ｎ行目の画素ユニットの第１リセットサブ回路に接続され、
ｉとｎの両方は０よりも大きい整数である、請求項４～１２のいずれか１項に記載の表示基板。

【請求項14】

前記第２走査駆動回路は、ｎ本の第２接続配線を介して前のｎ行の画素ユニットにそれぞれ対応するｎ本の第２ゲート走査信号線にそれぞれ接続されて、前記前のｎ行の画素ユニット内の第１リセットサブ回路に前記第１リセット制御信号をそれぞれ提供するカスケード接続されたｎ個の追加シフトレジスタユニットをさらに含み、
ｊ番目の前記追加シフトレジスタユニットはｊ本目の第２接続配線を介してｊ本目の第２ゲート走査信号線に接続され、前記ｊ本目の第２ゲート走査信号線は前記ｊ行目の画素ユニットに接続され、
ｊは１以上ｎ以下の整数である、請求項１３に記載の表示基板。

【請求項15】

前記表示領域は第１表示サブ領域と、第２表示サブ領域とを含み、
前記第２表示サブ領域内の各行の画素ユニットの数は等しく、
前記第１表示サブ領域内の任意の行の画素ユニットの数は前記第２表示サブ領域内の１行の画素ユニットの数よりも小さい、請求項４～１４のいずれか１項に記載の表示基板。

【請求項16】

前記第１表示サブ領域はｐ行目の画素ユニットを含み、前記第２表示サブ領域はｑ行目の画素ユニットを含み、
前記ｐ行目の画素ユニットに接続された第１接続配線の抵抗値と前記ｑ行目の画素ユニットに接続された第１接続配線の抵抗値との間の差は第５抵抗値であり、
前記ｐ行目の画素ユニットに接続された第３接続配線の抵抗値と前記ｑ行目の画素ユニットに接続された第３接続配線の抵抗値との間の差は第６抵抗値であり、
前記ｐ行目の画素ユニットに接続された第４接続配線の抵抗値と前記ｑ行目の画素ユニットに接続された第４接続配線の抵抗値との間の差は第７抵抗値であり、
前記第５抵抗値、前記第６抵抗値及び前記第７抵抗値は、いずれも前記ｑ行目の画素ユニットに対して前記ｐ行目の画素ユニットの欠けている画素ユニットの数が増加するにつれて大きくなり、
ｐは０よりも大きい整数であり、ｑはｐよりも大きい整数である、請求項１５に記載の表示基板。

【請求項17】

前記第５抵抗値、前記第６抵抗値及び前記第７抵抗値は以下の関係を満たし、

【数8】

Ｒｆは、前記ｑ行目の画素ユニットに対して前記ｐ行目の画素ユニットの欠けている画素ユニットの数が１であるときの抵抗であり、ｆ_ｐは、前記ｑ行目の画素ユニットに対して前記ｐ行目の画素ユニットの欠けている画素ユニットの数であり、ｅ５、ｅ６及びｅ７は定数であり、ｋ１、ｋ２及びｋ４は、それぞれ前記ｐ行目の画素ユニットに接続された第１接続配線の抵抗率、第３接続配線の抵抗率及び第４接続配線の抵抗率であり、ｗ１、ｗ２及びｗ４は、それぞれ前記ｐ行目の画素ユニットに接続された第１接続配線の平均線幅、第３接続配線の平均線幅及び第４接続配線の平均線幅であり、ｕ１、ｕ２及びｕ４は、それぞれ前記ｐ行目の画素ユニットに接続された第１接続配線の平均厚さ、第３接続配線の厚さ及び第４接続配線の平均厚さであり、ｇ５、ｇ６及びｇ７は定数であり、Ｗ_{ｐｉｔｃｈ}は１つの画素ユニットの第１方向におけるサイズである、請求項１６に記載の表示基板。

【請求項18】

前記周辺領域は、前記複数行の画素ユニットのデータ書き込みサブ回路にデータ書き込み制御信号を提供するように構成される第３走査駆動回路を含み、
前記第１接続配線は少なくとも２つの第１転送電極と、複数の第１接続電極とを含み、前記少なくとも２つの第１転送電極は前記複数の第１接続電極とは異なる層に位置し、前記複数の第１接続電極は、それぞれ絶縁層を貫通するビアを介して前記少なくとも２つの第１転送電極に接続されて前記第１接続配線を形成し、各前記第１転送電極の抵抗率は各前記第１接続電極の抵抗率よりも小さく、
前記第３接続配線は少なくとも１つの第２転送電極と、複数の第２接続電極とを含み、前記少なくとも１つの第２転送電極は前記複数の第２接続電極とは異なる層に位置し、前記複数の第２接続電極は、それぞれ絶縁層を貫通するビアを介して前記少なくとも１つの第２転送電極に接続されて前記第３接続配線を形成し、各前記第２転送電極の抵抗率は各前記第２接続電極の抵抗率よりも小さく、
前記第１転送電極の数は前記第２転送電極の数よりも大きい、請求項４～１４のいずれか１項に記載の表示基板。

【請求項19】

隣接する２つの前記第１転送電極の間の距離は以下の関係を満たし、

【数9】

Ｄ_ｔ１は隣接する２つの前記第１転送電極の間の距離であり、Ｗ_{ｐｉｔｃｈ}は１つの画素ユニットの第１方向におけるサイズであり、Ｗ_Ｇｎは前記第２走査駆動回路の前記第１方向におけるサイズであり、Ｗ_Ｇｐは前記第３走査駆動回路の前記第１方向におけるサイズである、請求項１８に記載の表示基板。

【請求項20】

各前記第１転送電極の２つの接続端子の間の距離は以下の関係を満たし、

【数10】

Ｌ_ｔ１は各前記第１転送電極の２つの接続端子の間の距離であり、Ｗ_ＥＭは前記第１走査駆動回路の第１方向におけるサイズであり、ｓ_１は定数であり、１／９≦ｓ_１≦１／５であり、
各前記第２転送電極の２つの接続端子の間の距離は以下の関係を満たし、

【数11】

Ｌ_ｔ１は各前記第２転送電極の２つの接続端子の間の距離であり、Ｗ_ＧＮは前記第２走査駆動回路の第１方向におけるサイズであり、ｓ_２は定数であり、１／１１≦ｓ_２≦１／９である、請求項１８又は１９に記載の表示基板。

【請求項21】

前記第２接続配線は、第１方向とは異なる第２方向に沿って延伸する少なくとも１つの第３転送電極と、前記第２方向に沿って延伸する複数の第３接続電極とを含み、前記少なくとも１つの第３転送電極は前記複数の第３接続電極とは異なる層に位置し、前記複数の第３接続電極は、それぞれ絶縁層を貫通するビアを介して前記少なくとも１つの第３転送電極に接続されて前記第２接続配線を形成し、前記第３転送電極の抵抗率は前記第３接続電極の抵抗率よりも小さく、
隣接する２つの前記第３転送電極の間の距離は以下の関係を満たし、

【数12】

Ｄ_ｔ３は隣接する２つの前記第３転送電極の間の距離であり、Ｗ_{ｐｉｔｃｈ１}は１つの画素ユニットの前記第２方向におけるサイズである、請求項１８～２０のいずれか１項に記載の表示基板。

【請求項22】

前記第１転送電極と前記第２走査駆動回路の第１信号線とは、前記ベース基板に垂直な方向に少なくとも部分的に重なり、及び／又は、
前記第２転送電極と前記第３走査駆動回路の第２信号線とは、前記ベース基板に垂直な方向に少なくとも部分的に重なる、請求項１８～２１のいずれか１項に記載の表示基板。

【請求項23】

前記周辺領域は第１補助電極層をさらに含み、前記表示領域の画素ユニットは発光素子を含み、前記発光素子は第１電極層、前記第１電極層の前記ベース基板から離れる側に位置する第２電極層、及び前記第１電極層と前記第２電極層との間に位置する発光層を含み、
前記第１補助電極層は前記表示領域の画素ユニットに含まれる発光素子の第１電極層と同層に設置され、
前記第１補助電極層は前記第１走査駆動回路の前記ベース基板から離れる側に位置し、前記第１補助電極層には電極排気孔が設置され、
前記第１転送電極の少なくとも一端と前記電極排気孔とは、前記ベース基板に垂直な方向に少なくとも部分的に重なり、及び／又は、
前記第２転送電極の少なくとも一端と前記電極排気孔とは、前記ベース基板に垂直な方向に少なくとも部分的に重なる、請求項１８～２２のいずれか１項に記載の表示基板。

【請求項24】

前記第２電圧信号線には信号線排気孔が設置され、前記信号線排気孔のサイズは以下の関係を満たし、

【数13】

Ｈ１は前記信号線排気孔のサイズであり、Ｗ_{ｐｉｔｃｈ}は１つの画素ユニットの第１方向におけるサイズであり、ｚは定数であり、１／７≦ｚ≦１／３である、請求項１～２３のいずれか１項に記載の表示基板。

【請求項25】

前記第２電圧信号線には信号線排気孔が設置され、前記信号線排気孔のサイズは以下の関係を満たし、

【数14】

Ｈ１は前記信号線排気孔のサイズであり、Ｗ_{ＧＮｖｇｈ}は前記第２電圧信号線の平均線幅である、請求項１～２３のいずれか１項に記載の表示基板。

【請求項26】

各前記第１シフトレジスタユニットは第１スイッチングトランジスタを含み、
隣接する２つの前記信号線排気孔の間の距離と前記第１スイッチングトランジスタのチャネルサイズとの間の差は所定の閾値よりも小さく、前記第１電圧信号線と前記第２容量の第１極との接続ビアは、隣接する２つの前記信号線排気孔の間に位置するか、又は前記信号線排気孔と少なくとも部分的に重なる、請求項２４又は２５に記載の表示基板。

【請求項27】

前記表示領域は画素定義層をさらに含み、前記画素定義層は開口部を含み、前記開口部は前記表示領域の画素ユニットの発光領域を画定するように構成され、
前記周辺領域は補助絶縁層と、第２補助電極層とをさらに含み、前記補助絶縁層は前記表示領域に位置する画素定義層と同層に設置され、前記第２補助電極層は前記表示領域に位置する前記第２電極層と同層に設置され、前記補助絶縁層は前記第１補助電極層の前記ベース基板から離れる側に位置し、前記第２補助電極層は前記補助絶縁層の前記ベース基板から離れる側に位置し、
前記補助絶縁層は少なくとも１つの開孔を有し、
前記補助絶縁層の開孔サイズは以下の関係を満たし、

【数15】

Ｂは前記補助絶縁層の開孔のサイズであり、Ｗ_ＥＭは前記第１走査駆動回路の第１方向におけるサイズであり、Ｗ_ＧＮは前記第２走査駆動回路の前記第１方向におけるサイズであり、Ｗ_ＧＰは前記第３走査駆動回路の前記第１方向におけるサイズである、請求項２３に記載の表示基板。

【請求項28】

前記第１走査駆動回路、前記第２走査駆動回路及び前記第３走査駆動回路のうちの少なくとも１つと前記補助絶縁層の少なくとも１つの開孔とは、前記ベース基板に垂直な方向に少なくとも部分的に重なる、請求項２７に記載の表示基板。

【請求項29】

前記表示領域側の周辺領域が複数の走査駆動回路を含む場合、前記複数の走査駆動回路に対して、走査駆動回路と前記表示領域との距離が近いほど、前記走査駆動回路に接続された接続配線上に設置された転送電極の数が少なくなり、
前記複数の走査駆動回路は前記第１走査駆動回路と、前記第２走査駆動回路とを含み、前記接続配線は前記第１接続配線と、前記第２接続配線とを含む、請求項１８～２３のいずれか１項に記載の表示基板。

【請求項30】

前記表示領域は、前記複数行の画素ユニットの第２リセットサブ回路にそれぞれ接続された複数本の第５ゲート走査信号線をさらに含み、
前記周辺領域は、複数本の第５接続配線を介して前記複数本の第５ゲート走査信号線にそれぞれ接続されて、前記複数行の画素ユニットの第２リセットサブ回路に第２リセット制御信号をそれぞれ提供する第４走査駆動回路をさらに含み、
前記第４走査駆動回路は前記第３走査駆動回路の前記表示領域から離れる側に位置し、
各本の前記第５接続配線の抵抗値は第８抵抗値であり、前記第８抵抗値は前記第３抵抗値よりも大きい、請求項５に記載の表示基板。

【請求項31】

前記第４走査駆動回路は前記第１走査駆動回路と前記第３走査駆動回路との間に位置し、
前記第８抵抗値は前記第１抵抗値よりも小さい、請求項３０に記載の表示基板。

【請求項32】

前記周辺領域は第５電圧信号線と、第６電圧信号線とをさらに含み、
前記第４走査駆動回路は、前記第５電圧信号線に接続されて前記第２リセット制御信号の第１部分として第５電圧を出力し、前記第４走査駆動回路は、前記第６電圧信号線に接続されて前記第２リセット制御信号の第２部分として第６電圧を出力し、
前記第５電圧信号線の平均線幅は、前記第１電圧信号線の平均線幅よりも大きく、前記第３電圧信号線の平均線幅よりも小さく、
前記第６電圧信号線の平均線幅は、前記第２電圧信号線の平均線幅よりも大きく、前記第４電圧信号線の平均線幅よりも小さい、請求項３０又は３１に記載の表示基板。

【請求項33】

前記表示領域は、前記複数行の画素ユニットの発光制御サブ回路にそれぞれ接続された複数本の第６ゲート走査信号線をさらに含み、
前記周辺領域は、複数本の第６接続配線を介して前記複数本の第６ゲート走査信号線にそれぞれ接続されて、前記複数行の画素ユニットの発光制御サブ回路に発光制御信号をそれぞれ提供する第５走査駆動回路をさらに含み、
前記第５走査駆動回路は前記第３走査駆動回路の前記表示領域から離れる側に位置し、
各本の前記第６接続配線の抵抗値は第９抵抗値であり、前記第９抵抗値は前記第３抵抗値よりも大きい、請求項５に記載の表示基板。

【請求項34】

前記第５走査駆動回路は前記第１走査駆動回路の前記表示領域から離れる側に位置し、
前記第９抵抗値は前記第１抵抗値よりも大きい、請求項３３に記載の表示基板。

【請求項35】

前記複数行複数列の画素ユニットのそれぞれは、発光素子と、前記発光素子を駆動して発光させる画素回路とを含み、前記画素回路は駆動サブ回路、前記データ書き込みサブ回路、前記閾値補償サブ回路、リセットサブ回路及び発光制御サブ回路を含み、
前記駆動サブ回路は制御端子、第１端子及び第２端子を含み、前記発光素子に流れる駆動電流を制御するように構成され、
前記データ書き込みサブ回路は、前記駆動サブ回路の第１端子、データ線及び前記第４ゲート走査信号線に接続され、前記第４ゲート走査信号線から提供される前記データ書き込み制御信号に応答して前記データ線から提供されるデータ信号を前記駆動サブ回路の第１端子に書き込むように構成され、
前記閾値補償サブ回路は、前記駆動サブ回路の制御端子及び第２端子、第１電圧線及び前記第３ゲート走査信号線に接続され、前記第３ゲート走査信号線から提供される前記閾値補償制御信号及び書き込まれたデータ信号に応答して前記駆動サブ回路を補償するように構成され、
前記リセットサブ回路は前記第１リセットサブ回路を含み、前記第１リセットサブ回路は、前記駆動サブ回路の第２端子、初期信号線及び前記第２ゲート走査信号線に接続され、前記第２ゲート走査信号線から提供される前記第１リセット制御信号に応答して前記初期信号線から提供される初期電圧を前記駆動サブ回路の第２端子に印加するように構成され、
前記発光制御サブ回路は第１発光制御サブ回路を含み、前記第１発光制御サブ回路は、前記第１電圧線、前記駆動サブ回路の第１端子及び前記第１ゲート走査信号線に接続され、前記第１ゲート走査信号線から提供される前記発光制御信号に応答して前記第１電圧線から提供される第１電圧を前記駆動サブ回路の第１端子に印加するように構成される、請求項５に記載の表示基板。

【請求項36】

前記リセットサブ回路は第２リセットサブ回路をさらに含み、前記複数本の第４ゲート走査信号線はさらに前記複数行の画素ユニットの前記第２リセットサブ回路にそれぞれ接続され、前記第３走査駆動回路は、前記複数本の第４ゲート走査信号線を介して前記複数行の画素ユニットの第２リセットサブ回路に第２リセット制御信号をそれぞれ提供し、
前記第２リセットサブ回路は、前記初期信号線、前記第４ゲート走査信号線及び前記発光素子の第１端子に接続され、前記第４ゲート走査信号線から提供される前記第２リセット制御信号に応答して前記初期信号線から提供される初期電圧を前記発光素子の第１端子に印加するように構成され、前記発光制御サブ回路は第２発光制御サブ回路をさらに含み、前記第２発光制御サブ回路は、前記駆動サブ回路の第２端子、前記発光素子の第１端子及び前記第１ゲート走査信号線に接続され、前記第１ゲート走査信号線から提供される前記発光制御信号に応答して、前記駆動電流を前記発光素子の第１端子に印加するように構成される、請求項３５に記載の表示基板。

【請求項37】

請求項１～３６のいずれか１項に記載の表示基板を含む表示パネル。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本願は、２０２１年９月３日に提出された中国特許出願第２０２１１１０３３０８９．８号の優先権を主張し、該中国特許出願の全内容は導入により本願の一部として組み込まれている。

【0002】

本開示の実施例は表示基板及び表示パネルに関する。

【背景技術】

【0003】

表示技術分野では、例えば液晶表示パネル又は有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）表示パネルの画素アレイは、通常、複数行のゲート線と、ゲート線と交互に配置された複数列のデータ線とを含む。ゲート線の駆動は、結合された集積駆動回路により実現することができる。近年、アモルファスシリコン薄膜トランジスタ又は酸化物薄膜トランジスタの製造プロセスの継続的な向上に伴って、ゲート線駆動回路を薄膜トランジスタアレイ基板上に直接集積してＧＯＡ（Ｇａｔｅ ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ）を形成することでゲート線を駆動することもできる。例えば、複数のカスケード接続されたシフトレジスタユニットを含むＧＯＡを用いて画素アレイの複数行のゲート線にスイッチング状態電圧信号（走査信号）を提供し、それにより例えば複数行のゲート線が順次オンになるように制御することができ、同時に、データ線から画素アレイ内の対応する行の画素ユニットにデータ信号を提供して、各画素ユニットに画像の各階調を表示するのに必要な階調電圧を形成し、さらに１フレームの画像を表示する。

【発明の概要】

【課題を解決するための手段】

【0004】

本開示の少なくとも１つの実施例は表示基板を提供し、表示領域及び前記表示領域の少なくとも一側に位置する周辺領域を含むベース基板を含み、前記表示領域は、アレイ状に配置された複数行複数列の画素ユニットと、前記複数行複数列の画素ユニット内の複数行の画素ユニットの発光制御サブ回路にそれぞれ接続された複数本の第１ゲート走査信号線と、前記複数行の画素ユニットの第１リセットサブ回路にそれぞれ接続された複数本の第２ゲート走査信号線とを含み、前記周辺領域は、抵抗値が第１抵抗値である複数本の第１接続配線を介して前記複数本の第１ゲート走査信号線にそれぞれ接続されて、前記複数行の画素ユニットの発光制御サブ回路に発光制御信号をそれぞれ提供する第１走査駆動回路と、前記第１走査駆動回路の前記表示領域に近い側に位置し、抵抗値が第２抵抗値である複数本の第２接続配線を介して前記複数本の第２ゲート走査信号線にそれぞれ接続されて、前記複数行の画素ユニットの第１リセットサブ回路に第１リセット制御信号をそれぞれ提供する第２走査駆動回路と、第１電圧を提供するように構成される第１電圧信号線と、第２電圧を提供するように構成される第２電圧信号線とを含み、前記第１走査駆動回路は、前記第１電圧信号線に接続されて前記発光制御信号の第１部分として前記第１電圧を出力し、前記第２走査駆動回路は、前記第２電圧信号線に接続されて前記第１リセット制御信号の第１部分として前記第２電圧を出力し、前記第２抵抗値と前記第１抵抗値との比は、前記第２電圧信号線の平均線幅と前記第１電圧信号線の平均線幅との比よりも小さい。

【0005】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記周辺領域は、第３電圧を提供するように構成される第３電圧信号線と、第４電圧を提供するように構成される第４電圧信号線とをさらに含み、前記第１走査駆動回路はさらに、前記第３電圧信号線に接続されて前記発光制御信号の第２部分として前記第３電圧を出力し、前記第２走査駆動回路はさらに、前記第４電圧信号線に接続されて前記第１リセット制御信号の第２部分として前記第４電圧を出力し、前記第３電圧は前記第１電圧よりも小さく、前記第４電圧は前記第２電圧よりも小さい。

【0006】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記第２抵抗値と前記第１抵抗値との比は、前記第４電圧信号線の平均線幅と前記第３電圧信号線の平均線幅との比よりも小さい。

【0007】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記表示領域は、前記複数行の画素ユニットの閾値補償サブ回路にそれぞれ接続された複数本の第３ゲート走査信号線をさらに含み、前記第２走査駆動回路はさらに、複数本の第３接続配線を介して前記複数本の第３ゲート走査信号線にそれぞれ接続されて、前記複数行の画素ユニットの閾値補償サブ回路に閾値補償制御信号をそれぞれ提供し、各本の前記第３接続配線の抵抗値は第３抵抗値である。

【0008】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記表示領域は、前記複数行の画素ユニットのデータ書き込みサブ回路にそれぞれ接続された複数本の第４ゲート走査信号線をさらに含み、前記周辺領域は、複数本の第４接続配線を介して前記複数本の第４ゲート走査信号線にそれぞれ接続されて、前記複数行の画素ユニットのデータ書き込みサブ回路にデータ書き込み制御信号をそれぞれ提供する第３走査駆動回路をさらに含み、前記第２走査駆動回路は、前記表示領域に対して前記第１走査駆動回路と前記第３走査駆動回路との間に位置し、各本の前記第４接続配線の抵抗値は第４抵抗値であり、前記第４抵抗値は前記第３抵抗値よりも小さい。

【0009】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記第１電圧信号線の平均線幅と前記第２電圧信号線の平均線幅は以下の関係を満たし、

【数1】

Ｒ１は前記第１抵抗値であり、Ｒ２は前記第２抵抗値であり、Ｒ３は前記第３抵抗値であり、Ｗ_{ＧＮｖｇｈ}は前記第２電圧信号線の平均線幅であり、Ｗ_Ｅｖｇｈは前記第１電圧信号線の平均線幅であり、ａは定数であり、０．５≦ａ≦７．５である。

【0010】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記第１電圧信号線の平均線幅と前記第２電圧信号線の平均線幅は以下の関係を満たし、

【数2】

Ｒ１は前記第１抵抗値であり、Ｒ２は前記第２抵抗値であり、Ｒ３は前記第３抵抗値であり、Ｗ_{ＧＮｖｇｈ}は前記第２電圧信号線の平均線幅であり、Ｗ_Ｅｖｇｈは前記第１電圧信号線の平均線幅であり、ａは定数であり、０．６≦ａ≦３である。

【0011】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記第４電圧信号線の平均線幅と前記第３電圧信号線の平均線幅は以下の関係を満たし、

【数3】

Ｒ１は前記第１抵抗値であり、Ｒ２は前記第２抵抗値であり、Ｒ３は前記第３抵抗値であり、Ｗ_{ＧＮｖｇｌ}は前記第４電圧信号線の平均線幅であり、Ｗ_Ｅｖｇｌは前記第３電圧信号線の平均線幅であり、ｂは定数であり、０．３≦ｂ≦４．５である。

【0012】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記第４電圧信号線の平均線幅と前記第３電圧信号線の平均線幅は以下の関係を満たし、

【数4】

Ｒ１は前記第１抵抗値であり、Ｒ２は前記第２抵抗値であり、Ｒ３は前記第３抵抗値であり、Ｗ_{ＧＮｖｇｌ}は前記第４電圧信号線の平均線幅であり、Ｗ_Ｅｖｇｈは前記第３電圧信号線の平均線幅であり、ｂは定数であり、１．５≦ｂ≦３．５である。

【0013】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記第１抵抗値、前記第２抵抗値、及び前記第３抵抗値は、

【数5】

の関係を満たす。

【0014】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記第１抵抗値、前記第２抵抗値及び前記第３抵抗値は、

【数6】

の関係式を満たす。

【0015】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記第１抵抗値と前記第３抵抗値は以下の関係を満たし、

【数7】

ＧＮ（Ｔ（ｏｕｔ）Ｗ／Ｌ）は前記第２走査駆動回路に含まれる出力トランジスタのアスペクト比を表し、ｄは前記第２走査駆動回路に含まれる第２シフトレジスタユニットにより駆動される画素の行数を表し、ＥＭ（Ｔ（ｏｕｔ）Ｗ／Ｌ）は前記第１走査駆動回路に含まれる出力トランジスタのアスペクト比を表し、ｃは定数であり、０．５≦ｃ≦１．５である。

【0016】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記第２走査駆動回路はカスケード接続された複数の第１シフトレジスタユニットを含み、ｉ番目の前記第１シフトレジスタユニットはｉ本目の第３接続配線を介してｉ本目の第３ゲート走査信号線に接続され、前記ｉ本目の第３ゲート走査信号線はｉ行目の画素ユニットの閾値補償サブ回路に接続され、ｉ番目の前記第１シフトレジスタユニットはさらにｉ＋ｎ本目の第２接続配線を介してｉ＋ｎ本目の第２ゲート走査信号線に接続され、前記ｉ＋ｎ本目の第２ゲート走査信号線はｉ＋ｎ行目の画素ユニットの第１リセットサブ回路に接続され、ｉとｎの両方は０よりも大きい整数である。

【0017】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記第２走査駆動回路は、ｎ本の第２接続配線を介して前のｎ行の画素ユニットにそれぞれ対応するｎ本の第２ゲート走査信号線にそれぞれ接続されて、前記前のｎ行の画素ユニット内の第１リセットサブ回路に前記第１リセット制御信号をそれぞれ提供するカスケード接続されたｎ個の追加シフトレジスタユニットをさらに含み、ｊ番目の前記追加シフトレジスタユニットはｊ本目の第２接続配線を介してｊ本目の第２ゲート走査信号線に接続され、前記ｊ本目の第２ゲート走査信号線は前記ｊ行目の画素ユニットに接続され、ｊは１以上ｎ以下の整数である。

【0018】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記表示領域は第１表示サブ領域と、第２表示サブ領域とを含み、前記第２表示サブ領域内の各行の画素ユニットの数は等しく、前記第１表示サブ領域内の任意の行の画素ユニットの数は前記第２表示サブ領域内の１行の画素ユニットの数よりも小さい。

【0019】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記第１表示サブ領域はｐ行目の画素ユニットを含み、前記第２表示サブ領域はｑ行目の画素ユニットを含み、前記ｐ行目の画素ユニットに接続された第１接続配線の抵抗値と前記ｑ行目の画素ユニットに接続された第１接続配線の抵抗値との間の差は第５抵抗値であり、前記ｐ行目の画素ユニットに接続された第３接続配線の抵抗値と前記ｑ行目の画素ユニットに接続された第３接続配線の抵抗値との間の差は第６抵抗値であり、前記ｐ行目の画素ユニットに接続された第４接続配線の抵抗値と前記ｑ行目の画素ユニットに接続された第４接続配線の抵抗値との間の差は第７抵抗値であり、前記第５抵抗値、前記第６抵抗値及び前記第７抵抗値は、いずれも前記ｑ行目の画素ユニットに対して前記ｐ行目の画素ユニットの欠けている画素ユニットの数が増加するにつれて大きくなり、ｐは０よりも大きい整数であり、ｑはｐよりも大きい整数である。

【0020】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記第５抵抗値、前記第６抵抗値及び前記第７抵抗値は以下の関係を満たし、

【数8】

Ｒｆは、前記ｑ行目の画素ユニットに対して前記ｐ行目の画素ユニットの欠けている画素ユニットの数が１であるときの抵抗であり、ｆ_ｐは、前記ｑ行目の画素ユニットに対して前記ｐ行目の画素ユニットの欠けている画素ユニットの数であり、ｅ５、ｅ６及びｅ７は定数であり、ｋ１、ｋ２及びｋ４は、それぞれ前記ｐ行目の画素ユニットに接続された第１接続配線の抵抗率、第３接続配線の抵抗率及び第４接続配線の抵抗率であり、ｗ１、ｗ２及びｗ４は、それぞれ前記ｐ行目の画素ユニットに接続された第１接続配線の平均線幅、第３接続配線の平均線幅及び第４接続配線の平均線幅であり、ｕ１、ｕ２及びｕ４は、それぞれ前記ｐ行目の画素ユニットに接続された第１接続配線の平均厚さ、第３接続配線の厚さ及び第４接続配線の平均厚さであり、ｇ５、ｇ６及びｇ７は定数であり、Ｗ_{ｐｉｔｃｈ}は１つの画素ユニットの第１方向におけるサイズである。

【0021】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記周辺領域は、前記複数行の画素ユニットのデータ書き込みサブ回路にデータ書き込み制御信号を提供するように構成される第３走査駆動回路を含み、前記第１接続配線は少なくとも２つの第１転送電極と、複数の第１接続電極とを含み、前記少なくとも２つの第１転送電極は前記複数の第１接続電極とは異なる層に位置し、前記複数の第１接続電極は、それぞれ絶縁層を貫通するビアを介して前記少なくとも２つの第１転送電極に接続されて前記第１接続配線を形成し、各前記第１転送電極の抵抗率は各前記第１接続電極の抵抗率よりも小さく、前記第３接続配線は少なくとも１つの第２転送電極と、複数の第２接続電極とを含み、前記少なくとも１つの第２転送電極は前記複数の第２接続電極とは異なる層に位置し、前記複数の第２接続電極は、それぞれ絶縁層を貫通するビアを介して前記少なくとも１つの第２転送電極に接続されて前記第３接続配線を形成し、各前記第２転送電極の抵抗率は各前記第２接続電極の抵抗率よりも小さく、前記第１転送電極の数は前記第２転送電極の数よりも大きい。

【0022】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、隣接する２つの前記第１転送電極の間の距離は以下の関係を満たし、

【数9】

Ｄ_ｔ１は隣接する２つの前記第１転送電極の間の距離であり、Ｗ_{ｐｉｔｃｈ}は１つの画素ユニットの第１方向におけるサイズであり、Ｗ_Ｇｎは前記第２走査駆動回路の前記第１方向におけるサイズであり、Ｗ_Ｇｐは前記第３走査駆動回路の前記第１方向におけるサイズである。

【0023】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、各前記第１転送電極の２つの接続端子の間の距離は以下の関係を満たし、

【数10】

Ｌ_ｔ１は各前記第１転送電極の２つの接続端子の間の距離であり、Ｗ_ＥＭは前記第１走査駆動回路の第１方向におけるサイズであり、ｓ_１は定数であり、１／９≦ｓ_１≦１／５であり、
各前記第２転送電極の２つの接続端子の間の距離は以下の関係を満たし、

【数11】

（Ｌ_ｔ２は各前記第２転送電極の２つの接続端子の間の距離であり、Ｗ_ＧＮは前記第２走査駆動回路の前記第１方向におけるサイズであり、ｓ_２は定数であり、１／１１≦ｓ_２≦１／９である。

【0024】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記第２接続配線は、第１方向とは異なる第２方向に沿って延伸する少なくとも１つの第３転送電極と、前記第２方向に沿って延伸する複数の第３接続電極とを含み、前記少なくとも１つの第３転送電極は前記複数の第３接続電極とは異なる層に位置し、前記複数の第３接続電極は、それぞれ絶縁層を貫通するビアを介して前記少なくとも１つの第３転送電極に接続されて前記第２接続配線を形成し、前記第３転送電極の抵抗率は前記第３接続電極の抵抗率よりも小さく、隣接する２つの前記第３転送電極の間の距離は以下の関係を満たし、

【数12】

Ｄ_ｔ３は隣接する２つの前記第３転送電極の間の距離であり、Ｗ_{ｐｉｔｃｈ１}は１つの画素ユニットの前記第２方向におけるサイズである。

【0025】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記第１転送電極と前記第２走査駆動回路の第１信号線とは、前記ベース基板に垂直な方向に少なくとも部分的に重なり、及び／又は、前記第２転送電極と前記第３走査駆動回路の第２信号線とは、前記ベース基板に垂直な方向に少なくとも部分的に重なる。

【0026】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記周辺領域は第１補助電極層をさらに含み、前記表示領域の画素ユニットは発光素子を含み、前記発光素子は第１電極層、前記第１電極層の前記ベース基板から離れる側に位置する第２電極層、及び前記第１電極層と前記第２電極層との間に位置する発光層を含み、前記第１補助電極層は前記表示領域の画素ユニットに含まれる発光素子の第１電極層と同層に設置され、前記第１補助電極層は前記第１走査駆動回路の前記ベース基板から離れる側に位置し、前記第１補助電極層には電極排気孔が設置され、前記第１転送電極の少なくとも一端と前記電極排気孔とは、前記ベース基板に垂直な方向に少なくとも部分的に重なり、及び／又は、前記第２転送電極の少なくとも一端と前記電極排気孔とは、前記ベース基板に垂直な方向に少なくとも部分的に重なる。

【0027】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記第２電圧信号線には信号線排気孔が設置され、前記信号線排気孔のサイズは以下の関係を満たし、

【数13】

Ｈ１は前記信号線排気孔のサイズであり、Ｗ_{ｐｉｔｃｈ}は１つの画素ユニットの第１方向におけるサイズであり、ｚは定数であり、１／７≦ｚ≦１／３である。

【0028】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記第２電圧信号線には信号線排気孔が設置され、信号線排気孔のサイズは以下の関係を満たし、

【数14】

Ｈ１は前記信号線排気孔のサイズであり、Ｗ_{ＧＮｖｇｈ}は前記第２電圧信号線の平均線幅である。

【0029】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、各前記第１シフトレジスタユニットは第１スイッチングトランジスタを含み、隣接する２つの前記信号線排気孔の間の距離と前記第１スイッチングトランジスタのチャネルサイズとの間の差は所定の閾値よりも小さく、前記第１電圧信号線と前記第２容量の第１極との接続ビアは、隣接する２つの前記信号線排気孔の間に位置するか、又は前記信号線排気孔と少なくとも部分的に重なる。

【0030】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記表示領域は画素定義層をさらに含み、前記画素定義層は開口部を含み、前記開口部は前記表示領域の画素ユニットの発光領域を画定するように構成され、前記周辺領域は補助絶縁層と、第２補助電極層とをさらに含み、前記補助絶縁層は前記表示領域に位置する画素定義層と同層に設置され、前記第２補助電極層は前記表示領域に位置する前記第２電極層と同層に設置され、前記補助絶縁層は前記第１補助電極層の前記ベース基板から離れる側に位置し、前記第２補助電極層は前記補助絶縁層の前記ベース基板から離れる側に位置し、前記補助絶縁層は少なくとも１つの開孔を有し、前記補助絶縁層の開孔サイズは以下の関係を満たし、

【数15】

Ｂは前記補助絶縁層の開孔のサイズであり、Ｗ_ＥＭは前記第１走査駆動回路の第１方向におけるサイズであり、Ｗ_ＧＮは前記第２走査駆動回路の前記第１方向におけるサイズであり、Ｗ_ＧＰは前記第３走査駆動回路の前記第１方向におけるサイズである。

【0031】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記第１走査駆動回路、前記第２走査駆動回路及び前記第３走査駆動回路のうちの少なくとも１つと前記補助絶縁層の少なくとも１つの開孔とは、前記ベース基板に垂直な方向に少なくとも部分的に重なる。

【0032】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記表示領域側の周辺領域が複数の走査駆動回路を含む場合、前記複数の走査駆動回路に対して、走査駆動回路と前記表示領域との距離が近いほど、前記走査駆動回路に接続された接続配線上に設置された転送電極の数が少なくなり、前記複数の走査駆動回路は前記第１走査駆動回路と、前記第２走査駆動回路とを含み、前記接続配線は前記第１接続配線と、前記第２接続配線とを含む。

【0033】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記表示領域は、前記複数行の画素ユニットの第２リセットサブ回路にそれぞれ接続された複数本の第５ゲート走査信号線をさらに含み、前記周辺領域は、複数本の第５接続配線を介して前記複数本の第５ゲート走査信号線にそれぞれ接続されて、前記複数行の画素ユニットの第２リセットサブ回路に第２リセット制御信号をそれぞれ提供する第４走査駆動回路をさらに含み、前記第４走査駆動回路は前記第３走査駆動回路の前記表示領域から離れる側に位置し、各本の前記第５接続配線の抵抗値は第８抵抗値であり、前記第８抵抗値は前記第３抵抗値よりも大きい。

【0034】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記第４走査駆動回路は前記第１走査駆動回路と前記第３走査駆動回路との間に位置し、前記第８抵抗値は前記第１抵抗値よりも小さい。

【0035】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記周辺領域は第５電圧信号線と、第６電圧信号線とをさらに含み、前記第４走査駆動回路は、前記第５電圧信号線に接続されて前記第２リセット制御信号の第１部分として第５電圧を出力し、前記第４走査駆動回路は、前記第６電圧信号線に接続されて前記第２リセット制御信号の第２部分として第６電圧を出力し、前記第５電圧信号線の平均線幅は、前記第１電圧信号線の平均線幅よりも大きく、前記第３電圧信号線の平均線幅よりも小さく、前記第６電圧信号線の平均線幅は、前記第２電圧信号線の平均線幅よりも大きく、前記第４電圧信号線の平均線幅よりも小さい。

【0036】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記表示領域は、前記複数行の画素ユニットの発光制御サブ回路にそれぞれ接続された複数本の第６ゲート走査信号線をさらに含み、前記周辺領域は、複数本の第６接続配線を介して前記複数本の第６ゲート走査信号線にそれぞれ接続されて、前記複数行の画素ユニットの発光制御サブ回路に発光制御信号をそれぞれ提供する第５走査駆動回路をさらに含み、前記第５走査駆動回路は前記第３走査駆動回路の前記表示領域から離れる側に位置し、各本の前記第６接続配線の抵抗値は第９抵抗値であり、前記第９抵抗値は前記第３抵抗値よりも大きい。

【0037】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記第５走査駆動回路は前記第１走査駆動回路の前記表示領域から離れる側に位置し、前記第９抵抗値は前記第１抵抗値よりも大きい。

【0038】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記複数行複数列の画素ユニットのそれぞれは、発光素子と、前記発光素子を駆動して発光させる画素回路とを含み、前記画素回路は駆動サブ回路、前記データ書き込みサブ回路、前記閾値補償サブ回路、リセットサブ回路及び発光制御サブ回路を含み、前記駆動サブ回路は制御端子、第１端子及び第２端子を含み、前記発光素子に流れる駆動電流を制御するように構成され、前記データ書き込みサブ回路は、前記駆動サブ回路の第１端子、データ線及び前記第４ゲート走査信号線に接続され、前記第４ゲート走査信号線から提供される前記データ書き込み制御信号に応答して前記データ線から提供されるデータ信号を前記駆動サブ回路の第１端子に書き込むように構成され、前記閾値補償サブ回路は、前記駆動サブ回路の制御端子及び第２端子、第１電圧線及び前記第３ゲート走査信号線に接続され、前記第３ゲート走査信号線から提供される前記閾値補償制御信号及び書き込まれたデータ信号に応答して前記駆動サブ回路を補償するように構成され、前記リセットサブ回路は前記第１リセットサブ回路を含み、前記第１リセットサブ回路は、前記駆動サブ回路の第２端子、初期信号線及び前記第２ゲート走査信号線に接続され、前記第２ゲート走査信号線から提供される前記第１リセット制御信号に応答して前記初期信号線から提供される初期電圧を前記駆動サブ回路の第２端子に印加するように構成され、前記発光制御サブ回路は第１発光制御サブ回路を含み、前記第１発光制御サブ回路は、前記第１電圧線、前記駆動サブ回路の第１端子及び前記第１ゲート走査信号線に接続され、前記第１ゲート走査信号線から提供される前記発光制御信号に応答して前記第１電圧線から提供される第１電圧を前記駆動サブ回路の第１端子に印加するように構成される。

【0039】

例えば、本開示の少なくとも１つの実施例で提供される表示基板では、前記リセットサブ回路は第２リセットサブ回路をさらに含み、前記複数本の第４ゲート走査信号線はさらに前記複数行の画素ユニットの前記第２リセットサブ回路にそれぞれ接続され、前記第３走査駆動回路は、前記複数本の第４ゲート走査信号線を介して前記複数行の画素ユニットの第２リセットサブ回路に第２リセット制御信号をそれぞれ提供し、前記第２リセットサブ回路は、前記初期信号線、前記第４ゲート走査信号線及び前記発光素子の第１端子に接続され、前記第４ゲート走査信号線から提供される前記第２リセット制御信号に応答して前記初期信号線から提供される初期電圧を前記発光素子の第１端子に印加するように構成され、前記発光制御サブ回路は第２発光制御サブ回路をさらに含み、前記第２発光制御サブ回路は、前記駆動サブ回路の第２端子、前記発光素子の第１端子及び前記第１ゲート走査信号線に接続され、前記第１ゲート走査信号線から提供される前記発光制御信号に応答して、前記駆動電流を前記発光素子の第１端子に印加するように構成される。

【0040】

本開示の少なくとも１つの実施例は表示パネルをさらに提供し、上記のいずれか１項に記載の表示基板を含む。

【0041】

本発明の実施例の技術的解決手段をより明確に説明するために、以下、実施例の図面を簡単に説明し、明らかに、以下に説明される図面は、本発明のいくつかの実施例のみに関するものであり、本発明を制限するものではない。

【図面の簡単な説明】

【0042】

【図1】図１は本開示の少なくとも１つの実施例に係る表示基板の平面模式図である。

【図2】図２は本開示の少なくとも１つの実施例に係る画素ユニットの回路構造図である。

【図3A】図３Ａは本開示の少なくとも１つの実施例に係る第２シフトレジスタユニットの回路構造図である。

【図3B】図３Ｂは図３Ａに示される第２シフトレジスタユニットの表示基板上のレイアウトの模式図である。

【図4A】図４Ａは本開示の少なくとも１つの実施例に係る第１シフトレジスタユニットの回路構造図である。

【図4B】図４Ｂは図４Ａに示される第１シフトレジスタユニットの表示基板上のレイアウトにおける部分信号線の模式図である。

【図5A】図５Ａは本開示の少なくとも１つの実施例に係る第３シフトレジスタユニットの回路構造図である。

【図5B】図５Ｂは図５Ａに示される第３シフトレジスタユニットの表示基板上の部分レイアウトの模式図である。

【図6】図６は本開示の少なくとも１つの実施例に係る発光制御信号及び第１リセット制御信号のタイミング模式図である。

【図7】図７は本開示の少なくとも１つの実施例に係る表示基板の部分領域の平面模式図である。

【図8】図８は本開示の少なくとも１つの実施例に係る表示基板の部分領域の平面模式図である。

【図9】図９は本開示の少なくとも１つの実施例に係る周辺領域の部分レイアウトの模式図である。

【図10】図１０は図７に示される周辺領域２０のＡ－Ａ’方向に沿ったいくつかの例の断面図である。

【図11A】図１１Ａは本開示の少なくとも１つの実施例に係る別の表示基板の平面模式図である。

【図11B】図１１Ｂは本開示の少なくとも１つの実施例に係る別の表示基板の平面模式図である。

【図11C】図１１Ｃは本開示の少なくとも１つの実施例に係る別の表示基板の平面模式図である。

【図11D】図１１Ｄは本開示の少なくとも１つの実施例に係る別の表示基板の平面模式図である。

【図12】図１２は本開示の少なくとも１つの実施例に係る表示パネルの模式図である。

【発明を実施するための形態】

【0043】

本発明の実施例の目的、技術的解決手段及び利点をより明確にするために、以下、本発明の実施例の図面を参照しながら、本発明の実施例の技術的解決手段を明確、かつ完全に説明する。明らかに、説明される実施例は本発明の実施例の一部であり、実施例の全部ではない。説明される本発明の実施例に基づき、当業者が創造的な労働を必要とせずに得た全ての他の実施例は、いずれも本発明の保護範囲に属する。

【0044】

特に定義されない限り、本開示で使用される技術用語又は科学用語は、当業者が理解できる一般的な意味を有する。本開示で使用される「第１」、「第２」及び類似する用語は、何らかの順序、数又は重要性を示すものではなく、異なる構成要素を区別するためのものに過ぎない。同様に、「１つ」、「１」又は「該」などの類似する用語は、数を制限するものではなく、少なくとも１つが存在することを意味する。「備える」又は「含む」などの類似する用語は、該用語の前に記載された素子又は部材が、該用語の後に列挙される素子又は部材、及びそれらの同等物を含むことを意味し、他の素子又は部材を排除するものではない。「接続」又は「連結」などの類似する用語は、物理的又は機械的接続に限定されず、直接接続されるか間接的に接続されるかに関わらず、電気的接続を含んでもよい。「上」、「下」、「左」、「右」などは、相対位置関係を示すためのものに過ぎず、説明対象の絶対位置が変化すると、該相対位置関係もそれに応じて変化する可能性がある。

【0045】

以下、いくつかの具体的な実施例により本開示を説明する。本発明の実施例についての以下の説明を明確、かつ簡潔にするために、既知の機能及び既知の部材についての詳細な説明を省略することができる。本発明の実施例の任意の部材が１つ以上の図面に存在すると、該部材は各図面において同じ参照符号で表される。

【0046】

表示基板には表示領域及び周辺領域が含まれ、表示領域はアレイ状に配置された画素ユニットを含み、周辺領域は表示領域の少なくとも一側に位置することができる。表示領域側に位置する周辺領域には１つ又は複数（２つ又は２つ以上）のＧＯＡを設置することができ、周辺領域に複数のＧＯＡが設置される場合、異なる位置のＧＯＡと表示領域との距離が異なるため、異なる位置のＧＯＡの出力端子から表示領域までの配線の長さは異なり、それにより異なる位置のＧＯＡの出力端子から表示領域までの配線の抵抗は異なり、配線の抵抗はＧＯＡの出力信号の遅延時間に影響するため、異なる位置のＧＯＡの出力信号の遅延時間が異なる。

【0047】

本開示の少なくとも１つの実施例は表示基板を提供し、ベース基板を含み、該ベース基板は表示領域と、表示領域の少なくとも一側に位置する周辺領域とを含み、表示領域は、アレイ状に配置された複数行複数列の画素ユニットと、複数行複数列の画素ユニット内の複数行の画素ユニットの発光制御サブ回路にそれぞれ接続された複数本の第１ゲート走査信号線と、該複数行の画素ユニットの第１リセットサブ回路にそれぞれ接続された複数本の第２ゲート走査信号線とを含み、周辺領域は、抵抗値が第１抵抗値である複数本の第１接続配線を介して複数本の第１ゲート走査信号線にそれぞれ接続されて、複数行の画素ユニットの発光制御サブ回路に発光制御信号をそれぞれ提供する第１走査駆動回路と、第１走査駆動回路の表示領域に近い側に位置し、抵抗値が第２抵抗値である複数本の第２接続配線を介して複数本の第２ゲート走査信号線にそれぞれ接続されて、複数行の画素ユニットの第１リセットサブ回路に第１リセット制御信号をそれぞれ提供する第２走査駆動回路と、第１電圧を提供するように構成される第１電圧信号線と、第２電圧を提供するように構成される第２電圧信号線とを含み、第１走査駆動回路は、第１電圧信号線に接続されて発光制御信号の第１部分として第１電圧を出力し、第２走査駆動回路は、第２電圧信号線に接続されて第１リセット制御信号の第１部分として第２電圧を出力し、第２抵抗値と第１抵抗値との比は、第２電圧信号線の平均線幅と第１電圧信号線の平均線幅との比よりも小さい。

【0048】

本開示の実施例で提供される表示基板は、第１走査駆動回路に接続された第１電圧信号線の線幅及び第２走査駆動回路に接続された第２電圧信号線の線幅を調整することにより、第１接続配線の抵抗及び第２接続配線の抵抗による遅延時間の影響をバランスさせ、さらに第１接続配線及び第２接続配線の抵抗が異なることによる信号遅延時間の違いを小さくする。

【0049】

以下、図面を参照して本開示の実施例及びそのいくつかの例について詳細に説明する。

【0050】

図１は本開示の少なくとも１つの実施例に係る表示基板の平面模式図である。例えば、図１に示すように、表示基板１は、表示領域（すなわち画素アレイ領域）１０と、表示領域１０の少なくとも一側に位置する周辺領域２０とを含み、該表示領域１０は、アレイ状に配置された複数行複数列の画素ユニット１１と、複数行の画素ユニット１１の発光制御サブ回路にそれぞれ接続された複数本の第１ゲート走査信号線（Ｅ１、…、Ｅｉ、…、Ｅｍ（ｉは１以上の整数であり、ｍはｉ以上の整数である））と、複数行の画素ユニット１１の第１リセットサブ回路にそれぞれ接続された複数本の第２ゲート走査信号線（ＲＴ１、…、ＲＴｉ、…、ＲＴｍ）と、複数行の画素ユニット１１の閾値補償サブ回路にそれぞれ接続された複数本の第３ゲート走査信号線（ＧＮ１、…、ＧＮｉ、…、ＧＮｍ）と、複数行の画素ユニット１１のデータ書き込みサブ回路にそれぞれ接続された複数本の第４ゲート走査信号線（ＧＰ１、…、ＧＰｉ、…、ＧＰｍ）とを含む。例えば、各画素ユニット１１は、本分野での７Ｔ１Ｃ、７Ｔ２Ｃ、８Ｔ２Ｃ又は４Ｔ１Ｃなどの回路構造を有する画素回路及び発光素子を含んでもよい。

【0051】

例えば、周辺領域２０は第１走査駆動回路２１と、第２走査駆動回路２２とを含む。

【0052】

例えば、第１走査駆動回路２１は、複数本の第１接続配線３０を介して複数本の第１ゲート走査信号線Ｅ１、Ｅ２、…、Ｅｉ、…、Ｅｍにそれぞれ接続されて、複数行の画素ユニット１１の発光制御サブ回路に発光制御信号をそれぞれ提供し、各本の第１接続配線３０の抵抗値は第１抵抗値Ｒ１である。第１走査駆動回路２１は画素ユニット１１の発光制御サブ回路を駆動することに用いられるため、第１走査駆動回路２１はＥＭ ＧＯＡ（発光制御ゲート走査駆動回路）と呼ばれてもよい。各第１接続配線３０とそれに接続された第１ゲート走査信号線は一体成形されてもよく、図１には、第１接続配線と第１ゲート走査信号線とを区別するために、異なる幅のラインを用いて第１接続配線及び第１ゲート走査信号線が表され、しかし、実際の応用過程では、第１接続配線３０と第１ゲート走査信号線の幅は、同じであってもよいか又は異なってもよく、本開示はこれを制限しない。

【0053】

例えば、第２走査駆動回路２２は、第１走査駆動回路２１の表示領域１０に近い側に位置し、複数本の第２接続配線４０を介して複数本の第２ゲート走査信号線ＲＴ１、ＲＴ２、…、ＲＴｉ、…、ＲＴｍにそれぞれ接続されて、複数行の画素ユニットの第１リセットサブ回路に第１リセット制御信号をそれぞれ提供し、各本の第２接続配線４０の抵抗値は第２抵抗値Ｒ２である。例えば、第２走査駆動回路２２は画素ユニット１１内のＮ型トランジスタにゲート走査駆動信号を提供するため、第２走査駆動回路２２はＧＡＴＥ ＧＯＡ Ｎと呼ばれてもよく、ＧＮと略称する。各第２接続配線４０とそれに接続された第２ゲート走査信号線は一体成形されてもよく、図１には、第２接続配線と第２ゲート走査信号線とを区別するために、異なる幅のラインを用いて第２接続配線及び第２ゲート走査信号線が表され、しかし、実際の応用過程では、第２接続配線と第１ゲート走査信号線の幅は、同じであってもよいか又は異なってもよく、本開示はこれを制限しない。

【0054】

例えば、第２走査駆動回路２２はさらに、複数本の第３接続配線５０を介して複数本の第３ゲート走査信号線ＧＮ１、…、ＧＮｉ、…、ＧＮｍにそれぞれ接続されて、複数行の画素ユニットの閾値補償サブ回路に閾値補償制御信号をそれぞれ提供し、各本の第３接続配線５０の抵抗値は第３抵抗値Ｒ３である。各第３接続配線５０とそれに接続された第３ゲート走査信号線は一体成形されてもよく、図１には、第３接続配線５０と第３ゲート走査信号線とを区別するために、異なる幅のラインを用いて第３接続配線５０及び第３ゲート走査信号線が表され、しかし、実際の応用過程では、第３接続配線５０と第３ゲート走査信号線の幅は、同じであってもよいか又は異なってもよく、本開示はこれを制限しない。

【0055】

例えば、周辺領域２０は第３走査駆動回路２３をさらに含み、第３走査駆動回路２３は、複数本の第４接続配線６０を介して複数本の第４ゲート走査信号線ＧＰ１、…、ＧＰｉ、…、ＧＰｍにそれぞれ接続されて、複数行の画素ユニットのデータ書き込みサブ回路にデータ書き込み制御信号をそれぞれ提供する。第２走査駆動回路２２は、表示領域１０に対して第１走査駆動回路２１と第３走査駆動回路２３との間に位置し、すなわち第３走査駆動回路２３は第２走査駆動回路２２の表示領域１０に近い側に位置する。各本の第４接続配線６０の抵抗値は第４抵抗値Ｒ４である。例えば、第３走査駆動回路２３は画素ユニット１１内のＰ型トランジスタにゲート走査駆動信号を提供するため、第３走査駆動回路２３はＧＡＴＥ ＧＯＡ Ｐと呼ばれてもよく、ＧＰと略称する。各第４接続配線６０とそれに接続された第４ゲート走査信号線は一体成形されてもよく、図１には、第４接続配線６０と第４ゲート走査信号線とを区別するために、異なる幅のラインを用いて第４接続配線６０及び第４ゲート走査信号線が表され、しかし、実際の応用過程では、第４接続配線６０と第４ゲート走査信号線の幅は、同じであってもよいか又は異なってもよく、本開示はこれを制限しない。

【0056】

図１に示すように、データ線ＤＬ１～ＤＬＮ（Ｎは１よりも大きい整数である）は、表示領域１０を縦方向に通過して、アレイ状に配置された画素ユニット１１にデータ信号を提供する。例えば、各画素ユニット１１は、本分野での７Ｔ１Ｃ、７Ｔ２Ｃ、８Ｔ２Ｃ又は４Ｔ１Ｃなどの回路構造を有する画素回路及び発光素子を含んでもよく、画素回路１１は、データ線を介して伝送されるデータ信号、及びゲート線を介して伝送されるゲート走査駆動信号及び発光制御信号の制御下で動作して、発光素子を駆動して発光させて表示などの操作を実現する。該発光素子は、例えば有機発光ダイオード（ＯＬＥＤ）又は量子ドット発光ダイオード（ＱＬＥＤ）であってもよく、本開示の実施例はこれを制限しない。

【0057】

図２は本開示の少なくとも１つの実施例に係る画素ユニットの回路構造図である。図２に示すように、複数行複数列の画素ユニットの各画素ユニット１１は、発光素子１１１と、発光素子１１１を駆動して発光させる画素回路１１２とを含み、画素回路１１２は駆動サブ回路１１２３、データ書き込みサブ回路１１２４、閾値補償サブ回路１１２２、リセットサブ回路、発光制御サブ回路及び蓄積容量Ｃｓｔを含む。

【0058】

第１リセットサブ回路１１２１は第１リセットトランジスタＢＴ１を含み、閾値補償サブ回路１１２２は閾値補償トランジスタＢＴ２を含み、駆動サブ回路１１２３は駆動トランジスタＢＴ３を含み、データ書き込みサブ回路１１２４はデータ書き込みトランジスタＢＴ４を含み、第１発光制御サブ回路１１２５は第１発光制御トランジスタＢＴ５を含み、第２発光制御サブ回路１１２６は第２発光制御トランジスタＢＴ６を含み、第２リセットサブ回路１１２７は第２リセットトランジスタＢＴ７を含む。例えば、第１リセットトランジスタＢＴ１及び閾値補償トランジスタＢＴ２はＮ型トランジスタであり、データ書き込みトランジスタＢＴ４及び第２リセットトランジスタＢＴ７はＰ型トランジスタである。本開示の実施例の画素ユニットの接続関係及び動作原理は一例に過ぎず、画素ユニットはさらに必要に応じて他の構造を用いてもよく、本開示はこれを制限しない。

【0059】

例えば、駆動サブ回路１１２３は制御端子、第１端子及び第２端子を含み、発光素子１１１に流れる駆動電流を制御するように構成される。例えば、駆動サブ回路１１２３の制御端子は第１ノードＳ１に接続され、第１端子は第２ノードＳ２に接続され、第２端子は第３ノードＳ３に接続される。

【0060】

例えば、図１及び図２に示すように、データ書き込みサブ回路１１２４は、駆動サブ回路１１２３の第１端子、データ線Ｖｄａｔａ及び第４ゲート走査信号線ＧＰｉ（ｉは１以上ｍ以下の整数である）に接続され、第４ゲート走査信号線ＧＰｉから提供されるデータ書き込み制御信号に応答してデータ線Ｖｄａｔａから提供されるデータ信号を駆動サブ回路１１２３の第１端子に書き込むように構成される。

【0061】

例えば、閾値補償サブ回路１１２２は、駆動サブ回路１１２３の制御端子及び第２端子、第１電圧線ＶＤＤ及び第３ゲート走査信号線ＧＮｉに接続され、第３ゲート走査信号線ＧＮｉから提供される閾値補償制御信号及び書き込まれたデータ信号に応答して駆動サブ回路１１２３を補償するように構成される。

【0062】

例えば、リセットサブ回路は第１リセットサブ回路１１２１を含み、第１リセットサブ回路１１２１は、駆動サブ回路１１２３の制御端子、初期信号線Ｖｉｎｉｔ１及び第２ゲート走査信号線ＲＴｉに接続され、第２ゲート走査信号線ＲＴｉから提供される第１リセット制御信号に応答して初期信号線から提供される初期電圧を駆動サブ回路１１２３の第２端子に印加するように構成される。

【0063】

例えば、リセットサブ回路は第２リセットサブ回路１１２７をさらに含み、複数本の第４ゲート走査信号線ＧＰｉはさらに複数行の画素ユニットの第２リセットサブ回路１１２７にそれぞれ接続され、第３走査駆動回路２３は、複数本の第４ゲート走査信号線ＧＰｉを介して複数行の画素ユニットの第２リセットサブ回路１１２７に第２リセット制御信号をそれぞれ提供する。例えば、第２リセットサブ回路１１２７は、初期信号線Ｖｉｎｉｔ２、第４ゲート走査信号線ＧＰｉ及び発光素子１１１の第１端子に接続され、第４ゲート走査信号線ＧＰｉから提供される第２リセット制御信号に応答して初期信号線Ｖｉｎｉｔ２から提供される初期電圧を発光素子１１１の第１端子に印加するように構成される。発光素子１１１の第２端子は第２電圧線ＶＳＳに接続される。

【0064】

例えば、発光制御サブ回路は第１発光制御サブ回路１１２５を含み、第１発光制御サブ回路１１２５は、第１電圧線ＶＤＤ、駆動サブ回路１１２３の第１端子及び第１ゲート走査信号線Ｅｉに接続され、第１ゲート走査信号線Ｅｉから提供される発光制御信号に応答して第１電圧線ＶＤＤから提供される第１電圧を駆動サブ回路１１２３の第１端子に印加するように構成される。

【0065】

例えば、発光制御サブ回路は第２発光制御サブ回路１１２６をさらに含み、第２発光制御サブ回路１１２６は、駆動サブ回路１１２３の第２端子、発光素子１１１の第１端子及び第１ゲート走査信号線Ｅｉに接続され、第１ゲート走査信号線Ｅｉから提供される発光制御信号に応答して、駆動電流を発光素子１１１の第１端子に印加するように構成される。

【0066】

例えば、図１に示すように、第１走査駆動回路２１は、カスケード接続された複数の第２シフトレジスタユニット２１１（例えば図１の破線枠２１の菱形格子で充填するブロック２１１で表される）を含み、各第２シフトレジスタユニット２１１は１行又は複数行の画素ユニット１１を駆動することに用いられる。本開示の実施例は、各第２シフトレジスタユニット２１１が１行の画素ユニット１１を駆動することに用いられることを例として説明するが、本開示の実施例はこれに限定されない。

【0067】

例えば、周辺領域は、第１電圧信号線Ｅｖｇｈ（図１には図示せず）と、第３電圧信号線Ｅｖｇｌ（図１には図示せず）とをさらに含み、第１電圧信号線Ｅｖｇｈは第１電圧を提供するように構成され、第３電圧信号線Ｅｖｇｌは第３電圧を提供するように構成され、第３電圧は第１電圧よりも小さい。第１走査駆動回路２１は、第１電圧信号線Ｅｖｇｈに接続されて発光制御信号の第１部分として第１電圧を出力し、例えば、第１電圧信号線Ｅｖｇｈは、第１走査駆動回路２１内の複数の第２シフトレジスタユニット２１１にいずれも接続される。発光制御信号の第１部分は、例えば発光制御信号のハイレベル部分であり、例えば、該発光制御信号のハイレベル部分は、第１発光制御トランジスタＢＴ５及び第２発光制御トランジスタＢＴ６を非発光段階でオフにすることができる。第１走査駆動回路２１はさらに、第３電圧信号線Ｅｖｇｌに接続されて発光制御信号の第２部分として第３電圧を出力し、例えば、第３電圧信号線Ｅｖｇｌは、第１走査駆動回路２１内の複数の第２シフトレジスタユニット２１１にいずれも接続される。発光制御信号の第２部分は、例えば発光制御信号のローレベル部分であり、例えば、該発光制御信号のローレベルは、第１発光制御トランジスタＢＴ５及び第２発光制御トランジスタＢＴ６を発光段階でオンにすることができる。

【0068】

図３Ａは本開示の少なくとも１つの実施例に係る第２シフトレジスタユニットの回路構造図である。図３Ｂは図３Ａに示される第２シフトレジスタユニットの表示基板上のレイアウトの模式図である。以下、図３Ａ及び図３Ｂを参照して該第２シフトレジスタユニットについて簡単に説明する。

【0069】

図３Ａ及び図３Ｂに示すように、該第２シフトレジスタユニット２１１は１２個のトランジスタ（第１トランジスタＥＴ１、第２トランジスタＥＴ２、第３トランジスタＥＴ３、第４トランジスタＥＴ４、第５トランジスタＥＴ５、第６トランジスタＥＴ６、第７トランジスタＥＴ７、第８トランジスタＥＴ８、第９トランジスタＥＴ９（出力トランジスタとも呼ばれる）、第１０トランジスタＥＴ１０（出力制御トランジスタと呼ばれてもよく、出力トランジスタと呼ばれてもよく、本開示の実施例はこれを制限しない）、第１１トランジスタＥＴ１１及び第１２トランジスタＥＴ１２）、及び３つの容量（第１容量ＥＣ１、第２容量ＥＣ２及び第３容量ＥＣ３）を含む。いくつかの実施例では、該第２シフトレジスタユニット２１１は、第１１トランジスタＥＴ１１及び第１２トランジスタＥＴ１２を含まない１０Ｔ３Ｃの回路であってもよい。別のいくつかの実施例では、該第２シフトレジスタユニット２１１は、図４Ａに示される１３Ｔ３Ｃの回路であってもよいか、又は第１３トランジスタＧＮＴ１３を含まない１２Ｔ３Ｃの回路であってもよい。

【0070】

例えば、複数の第２シフトレジスタユニット２１１がカスケード接続される場合、１段目の第２シフトレジスタユニット２１１内の第１トランジスタＥＴ１の第２極は入力端子ＥＩに接続され、入力端子ＥＩはトリガ信号線ＥＳＴＶに接続されてトリガ信号を入力信号として受信するように構成され、他の各段の第２シフトレジスタユニット２１１内の第１トランジスタＥＴ１の第２極は、前段の第２シフトレジスタユニット２１１の出力端子に電気的に接続されて、前段の第２シフトレジスタユニット２１１の出力端子ＥＯＵＴ（例えば、出力端子Ｅ０２１及び出力端子Ｅ０２２）から出力された出力信号を入力信号として受信することにより、シフト出力を実現して、表示パネルの表示領域１０内のアレイ状に配置された画素ユニット１１に例えば行ごとにシフトされた発光制御信号を提供する。例えば、以下、第９トランジスタＥＴ９が出力トランジスタであることを例として説明する。

【0071】

また、図３Ａ及び図３Ｂに示すように、該第２シフトレジスタユニット２１１は、第１クロック信号端子ＥＣＫと、第２クロック信号端子ＥＣＢとをさらに含み、ＥＣＫはさらに第１クロック信号線を表し、ＥＣＢはさらに第２クロック信号線を表す。例えば、第１クロック信号及び第２クロック信号は、デューティサイクルが５０％よりも大きいパルス信号を用いることができ、両方の間の差は例えば半サイクルである。

【0072】

例えば、Ｅｖｇｈは第１電圧信号線及び第１電圧信号線から提供される第１電圧を表し、Ｅｖｇｌは第３電圧信号線及び第３電圧信号線から提供される第３電圧を表し、第３電圧は第１電圧よりも小さく、例えば、第１電圧は直流ハイレベルであり、第３電圧は直流ローレベルである。

【0073】

図３Ａ及び図３Ｂに示すように、第１トランジスタＥＴ１のゲートは、第１クロック信号端子ＥＣＫ（第１クロック信号端子が第１クロック信号線ＥＣＫに接続される）に接続されて第１クロック信号を受信し、第１トランジスタＥＴ１の第２極は入力端子ＥＩに接続され、第１トランジスタＥＴ１の第１極は第１ノードＥＤ１に接続される。例えば、該第２シフトレジスタユニットが１段目の第２シフトレジスタユニットである場合、入力端子ＥＩはトリガ信号線ＥＳＴＶに接続されてトリガ信号を受信し、該第２シフトレジスタユニットが１段目の第２シフトレジスタユニット以外の他の各段の第２シフトレジスタユニットである場合、入力端子ＥＩはその前段の第２シフトレジスタユニットの出力端子ＥＯＵＴに接続される。

【0074】

第２トランジスタＥＴ２のゲートは第１ノードＥＤ１に接続され、第２トランジスタＥＴ２の第１極は第２ノードＥＤ２に接続され、第２トランジスタＥＴ２の第２極は第１クロック信号端子ＥＣＫに接続されて第１クロック信号を受信する。

【0075】

第３トランジスタＥＴ３のゲートは第１クロック信号端子ＥＣＫに接続されて第１クロック信号を受信し、第３トランジスタＥＴ３の第１極は第２ノードＥＤ２に接続され、第３トランジスタＥＴ３の第２極は第３電圧信号線Ｅｖｇｌに接続されて第３電圧を受信する。

【0076】

第４トランジスタＥＴ４のゲートは第２クロック信号端子ＥＣＢ（例えば、第２クロック信号端子ＥＣＢが第２クロック信号線ＥＣＢに接続される）に接続されて第２クロック信号を受信し、第４トランジスタＥＴ４の第１極は第１ノードＥＤ１に接続され、第４トランジスタＥＴ４の第２極は第５トランジスタＥＴ５の第２極に接続される。

【0077】

第５トランジスタＥＴ５のゲートは第２ノードＥＤ２に接続され、第５トランジスタＥＴ５の第１極は第１電圧信号線Ｅｖｇｈに接続されて第１電圧を受信する。

【0078】

第６トランジスタＥＴ６のゲートは第１１トランジスタＥＴ１１の第２極に接続され、第６トランジスタＥＴ６の第１極は第２クロック信号端子ＥＣＢに接続されて第２クロック信号を受信し、第６トランジスタＥＴ６の第２極は第３ノードＥＤ３に接続される。

【0079】

第１容量ＥＣ１の第１極は第１１トランジスタＥＴ１１の第２極に接続され、第１容量ＥＣ２の第２極は第３ノードＥＤ３に接続される。

【0080】

第７トランジスタＥＴ７のゲートは第２クロック信号端子ＥＣＢに接続されて第２クロック信号を受信し、第７トランジスタＥＴ７の第１極は第３ノードＥＤ３に接続され、第７トランジスタＥＴ７の第２極は第４ノードＥＤ４に接続される。

【0081】

第８トランジスタＥＴ８のゲートは第１ノードＥＤ１に接続され、第８トランジスタＥＴ８の第１極は第４ノードＥＤ４に接続され、第８トランジスタＥＴ８の第２極は第１電圧信号線Ｅｖｇｈに接続されて第１電圧を受信する。

【0082】

出力トランジスタＥＴ９のゲートは第４ノードＥＤ４に接続され、出力トランジスタＥＴ９の第１極は第１電圧信号線Ｅｖｇｈに接続されて第１電圧を受信し、出力トランジスタＥＴ９の第２極は出力端子ＥＯＵＴに接続される。

【0083】

第３容量ＥＣ３の第１極は第４ノードＥＤ４に接続され、第３容量ＥＣ３の第２極は第１電圧信号線Ｅｖｇｈに接続されて第３電圧を受信する。

【0084】

第１０トランジスタＥＴ１０のゲートは第１２トランジスタＥＴ１２の第２極に接続され、第１０トランジスタＥＴ１０の第１極は第３電圧信号線Ｅｖｇｌに接続されて第３電圧を受信し、第１０トランジスタＥＴ１０の第２極は出力端子ＥＯＵＴに接続される。

【0085】

第２容量ＥＣ２の第１極は第１２トランジスタＥＴ１２の第２極に接続され、第２容量ＥＣ２の第２極は第２クロック信号端子ＥＣＢに接続されて第２クロック信号を受信する。

【0086】

第１１トランジスタＥＴ１１のゲートは第３電圧信号線Ｅｖｇｌに接続されて第３電圧を受信し、第１１トランジスタＥＴ１１の第１極は第２ノードＥＤ２に接続される。

【0087】

第１２トランジスタＥＴ１２のゲートは第３電圧信号線Ｅｖｇｌに接続されて第３電圧を受信し、第１２トランジスタＥＴ１２の第１極は第１ノードＥＤ１に接続される。

【0088】

なお、該第２シフトレジスタユニットの動作原理は本分野での説明を参照すればよく、ここで詳細な説明を省略する。

【0089】

図３Ｂに示すように、信号線ＥＣＢ、ＥＣＫ、Ｅｖｇｌ、Ｅｖｇｈは、第１方向（例えばＸ軸方向）に沿って配列され、いずれも第２方向（例えばＹ軸方向）に沿って延伸することができる。

【0090】

図３Ａに示される第２シフトレジスタユニット２１１内のトランジスタはいずれもＰ型トランジスタを例として説明され、すなわち各トランジスタは、ゲートがローレベル（オンレベル）に接続されるとオンになり、ハイレベル（オフレベル）に接続されるとオフになる。このとき、トランジスタの第１極はソースであってもよく、トランジスタの第２極はドレインであってもよい。

【0091】

該第２シフトレジスタユニットは、図３Ａの配置方式を含むが、これに限定されず、例えば、第２シフトレジスタユニット１０５にはＥＴ１１及びＥＴ１２が含まれなくてもよく、ＥＤ３又はＥＤ４ノードの位置にＥＴ１１又はＥＴ１２と同様の機能を有するトランジスタが設置されてもよく、各トランジスタは、Ｎ型トランジスタを用いてもよいか、又はＰ型トランジスタとＮ型トランジスタを混合して用いてもよく、選択されたタイプのトランジスタのポート極性を、本開示の実施例における対応するトランジスタのポート極性に応じて同時に接続すればよい。図３Ｂに示されるレイアウトは一例に過ぎず、第２シフトレジスタユニットの表示基板上のレイアウトは実際の必要に応じて決定することができ、本開示の実施例はこれを制限しない。

【0092】

例えば、図１に示すように、第２走査駆動回路２２は、カスケード接続されたｍ個の第１シフトレジスタユニット２２１（例えば、図１の破線枠２２の下対角線で充填するブロック２２１で表される）と、カスケード接続されたｎ個の追加シフトレジスタユニット２２２（例えば、図１の破線枠２２の横線で充填するブロック２２２で表される）とを含み、例えば、ｍは１よりも大きい整数であり、ｎは０よりも大きい整数であり、ｍはｎよりも大きく、ｎは、例えば１以上１０以下の整数である。各第１シフトレジスタユニット２２１は１行又は複数行の画素ユニット１１を駆動することに用いられ、各追加シフトレジスタユニット２２２は１行又は複数行の画素ユニット１１を駆動することに用いられ、本開示の実施例は、各第１シフトレジスタユニット２２１が１行の画素ユニット１１を駆動することに用いられ、各追加シフトレジスタユニット２２２が１行の画素ユニット１１を駆動することを例として説明するが、本開示の実施例はこれに限定されない。ｎ個の追加シフトレジスタユニット２２２はｍ個の第１シフトレジスタユニット２２１にカスケード接続される。

【0093】

例えば、ｎ個の追加シフトレジスタユニット２２２は、ｎ本の第２接続配線４０を介して前のｎ行の画素ユニットにそれぞれ対応するｎ本の第２ゲート走査信号線ＲＴ１～ＲＴｎにそれぞれ接続されて、前のｎ行の画素ユニット内の第１リセットサブ回路に第１リセット制御信号をそれぞれ提供する。ｊ番目の追加シフトレジスタユニット２２２はｊ本目の第２接続配線４０を介してｊ本目の第２ゲート走査信号線ＲＴｊに接続され、ｊ本目の第２ゲート走査信号線ＲＴｊはｊ行目の画素ユニットに接続される。ｊは１以上ｎ以下の整数である。

【0094】

例えば、いくつかの例では、第２走査駆動回路２２は４つの追加シフトレジスタユニット２２２を含んでもよく、該４つの追加シフトレジスタユニット２２２（Ｄｕｍｍｙ ＧＯＡ Ｎ、ＤＧＮと略称する）は、４本の第２接続配線４０を介して前の４行の画素ユニットの第２ゲート走査信号線ＲＴ１～ＲＴ４にそれぞれ接続され、さらに前の４行の画素ユニットの第１リセットサブ回路（又は第１リセットトランジスタＢＴ１）に接続される。つまり、第１追加シフトレジスタユニット２２２は、１本の第２接続配線４０を介して１行目の画素ユニットの第２ゲート走査信号線ＲＴ１に接続され、さらに１行目の画素ユニットの第１リセットサブ回路に接続されて、第１リセットサブ回路に第１リセット制御信号を提供する。第２追加シフトレジスタユニット２２２及び第３追加シフトレジスタユニット２２２などは同様である。

【0095】

なお、本開示の実施例は、第１シフトレジスタユニットのカスケード接続関係に関連し、４つの追加シフトレジスタユニットに限定されず、具体的な状況に応じて決定され、本開示の実施例はこれを制限しない。

【0096】

例えば、ｎ個の追加シフトレジスタユニット２２２の後に位置する複数（ｍ－ｎ個）の第１シフトレジスタユニット２２１は、複数本（ｍ－ｎ本）の第２接続配線４０を介してｎ＋１本目の第２ゲート走査信号線～ｍ本目の第２ゲート走査信号線（ＲＴｎ＋１～ＲＴｍ）にそれぞれ接続され、ｍ個の第１シフトレジスタユニット２２１は、ｍ本の第３接続配線５０を介して１本目の第３ゲート走査信号線～ｍ本目の第３ゲート走査信号線（ＧＮ１～ＧＮｍ）にそれぞれ接続される。

【0097】

例えば、ｉ番目の第１シフトレジスタユニット２２１はｉ本目の第３接続配線５０を介してｉ本目の第３ゲート走査信号線ＧＮｉに接続され、ｉ本目の第３ゲート走査信号線ＧＮｉはｉ行目の画素ユニットの閾値補償サブ回路に接続される。ｉ番目の第１シフトレジスタユニットはさらにｉ＋ｎ本目の第２接続配線４０を介してｉ＋ｎ本目の第２ゲート走査信号線ＲＴｉ＋ｎに接続され、ｉ＋ｎ本目の第２ゲート走査信号線ＲＴｉ＋ｎはｉ＋ｎ行目の画素ユニットの第１リセットサブ回路に接続され、ｉとｎの両方は０よりも大きい整数である。

【0098】

例えば、第２走査駆動回路２２が４つの追加シフトレジスタユニット２２２を含んでもよい（すなわちｎは４に等しい）場合、最初の第１シフトレジスタユニット２２１は、１本の第３接続配線５０を介して１本目の第３ゲート走査信号線ＧＮ１に接続され、さらに１行目の画素ユニットの閾値補償サブ回路に接続され得る。そして、最初の第１シフトレジスタユニット２２１は、１本の第２接続配線４０を介して５本目の第２ゲート走査信号線ＲＴ５に接続され、さらに５行目の画素ユニットの第１リセットサブ回路に接続され得る。第２接続配線４０と第３接続配線５０の両方は第１シフトレジスタユニット２２１の出力端子に接続される。残りの第１シフトレジスタユニット２２１は同様である。このようにして、各第１シフトレジスタユニット２２１の出力信号は、下位の１行又は複数行の画素ユニットを駆動してリセットさせるとともに、同じ行の画素ユニットを駆動して閾値補償を行うことができる。

【0099】

例えば、周辺領域は、第２電圧信号線ＧＮｖｇｈ（図１には図示せず）と、第４電圧信号線ＧＮｖｇｌ（図１には図示せず）とをさらに含み、第２電圧信号線ＧＮｖｇｈは第２電圧を提供するように構成され、第４電圧信号線ＧＮｖｇｌは第４電圧を提供するように構成され、第４電圧は第２電圧よりも小さい。第２走査駆動回路２２は、第２電圧信号線ＧＮｖｇｈに接続されて第１リセット制御信号の第１部分として第２電圧を出力し、例えば、第２電圧信号線ＧＮｖｇｈは、第２走査駆動回路２２内の複数の第１シフトレジスタユニット２２１にいずれも接続される。第１リセット制御信号の第１部分は、例えば第１リセット制御信号のハイレベル部分であり、例えば、第１リセット制御信号のハイレベル部分は、第１リセットトランジスタＢＴ１をリセット段階でオンにすることができる。第２走査駆動回路２２はさらに、第４電圧信号線ＧＮｖｇｌに接続されて第１リセット制御信号の第２部分として第４電圧を出力し、例えば、第４電圧信号線ＧＮｖｇｌは、第２走査駆動回路２２内の複数の第１シフトレジスタユニット２２１にいずれも接続される。第１リセット制御信号の第２部分は、例えば第１リセット制御信号のローレベル部分であり、例えば、第１リセット制御信号のローレベル部分は、第１リセットトランジスタＢＴ１を非リセット段階でオフにすることができる。

【0100】

図４Ａは本開示の少なくとも１つの実施例に係る第１シフトレジスタユニットの回路構造図である。図４Ｂは図４Ａに示される第１シフトレジスタユニットの表示基板上のレイアウトにおける部分信号線の模式図である。以下、図４Ａ及び図４Ｂを参照して該第１シフトレジスタユニットについて簡単に説明する。

【0101】

図４Ａ及び図４Ｂに示すように、該第１シフトレジスタユニット２２１は、１３個のトランジスタ（第１トランジスタＧＮＴ１、第２トランジスタＧＮＴ２、第３トランジスタＧＮＴ３、第４トランジスタＧＮＴ４、第５トランジスタＧＮＴ５、第６トランジスタＧＮＴ６、第７トランジスタＧＮＴ７、第８トランジスタＧＮＴ８、第９トランジスタＧＮＴ９（出力トランジスタとも呼ばれる）、第１０トランジスタＧＮＴ１０（出力トランジスタとも呼ばれる）、第１１トランジスタＧＮＴ１１、第１２トランジスタＧＮＴ１２及び第１３トランジスタＧＮＴ１３）、及び３つの容量（第１容量ＧＮＣ１、第２容量ＧＮＣ２及び第３容量ＧＮＣ３）を含む。例えば、複数の第１シフトレジスタユニット２２１がカスケード接続される場合、１段目の第１シフトレジスタユニット２２１内の第１トランジスタＧＮＴ１の第２極は入力端子ＧＮＩに接続され、入力端子ＧＮＩはトリガ信号線ＳＴＶに接続されてトリガ信号を入力信号として受信するように構成され、トリガ信号線ＳＴＶは信号線ＧＳＴＶＮである。他の各段の第１シフトレジスタユニット２２１内の第１トランジスタＧＮＴ１の第２極は、前段の第１シフトレジスタユニット２２１の出力端子に電気的に接続されて、前段の第１シフトレジスタユニット２２１の出力端子ＥＯＵＴから出力された出力信号を入力信号として受信することにより、シフト出力を実現して、表示パネルの表示領域１０内のアレイ状に配置された画素ユニット１１に例えば行ごとにシフトされた発光制御信号を提供する。

【0102】

いくつかの実施例では、該第１シフトレジスタユニット２２１は、上記第１３トランジスタＧＮＴ１３を除いた１２個のトランジスタを含んでもよい。別のいくつかの実施例では、該第１シフトレジスタユニット２２１は、図３Ａに示される１２Ｔ３Ｃ／１０Ｔ３Ｃの回路であってもよい。

【0103】

また、図４Ａ及び図４Ｂに示すように、該第１シフトレジスタユニット２２１は、第１クロック信号端子ＧＮＣＫと、第２クロック信号端子ＧＮＣＢとをさらに含み、ＧＮＣＫはさらに第１クロック信号線を表し、ＧＮＣＢはさらに第２クロック信号線を表す。

【0104】

例えば、ＧＮｖｇｈは第２電圧信号線及び第２電圧信号線から提供される第２電圧を表し、ＧＮｖｇｌは第４電圧信号線及び第４電圧信号線から提供される第４電圧を表し、第４電圧は第２電圧よりも小さく、例えば、第２電圧は直流ハイレベルであり、第４電圧は直流ローレベルである。

【0105】

図４Ａ及び図４Ｂに示すように、第１トランジスタＧＮＴ１のゲートは、第１クロック信号端子ＧＮＣＫ（第１クロック信号端子が第１クロック信号線ＧＮＣＫに接続される）に接続されて第１クロック信号を受信し、第１トランジスタＧＮＴ１の第２極は入力端子ＧＮＩに接続され、第１トランジスタＧＮＴ１の第１極は第５ノードＧＮＤ５に接続される。例えば、該第１シフトレジスタユニットが１段目の第１シフトレジスタユニットである場合、入力端子ＧＮＩはトリガ信号線ＧＳＴＶＮに接続されてトリガ信号を受信し、該第１シフトレジスタユニットが１段目の第１シフトレジスタユニット以外の他の各段の第１シフトレジスタユニットである場合、入力端子ＧＮＩはその前段の第１シフトレジスタユニットの出力端子ＧＮＯＵＴに接続される。

【0106】

第２トランジスタＧＮＴ２のゲートは第５ノードＧＮＤ５に接続され、第２トランジスタＧＮＴ２の第１極は第２ノードＧＮＤ２に接続され、第２トランジスタＧＮＴ２の第２極は第１クロック信号端子ＧＮＣＫに接続されて第１クロック信号を受信する。

【0107】

第３トランジスタＧＮＴ３のゲートは第１クロック信号端子ＧＮＣＫに接続されて第１クロック信号を受信し、第３トランジスタＧＮＴ３の第１極は第２ノードＧＮＤ２に接続され、第３トランジスタＧＮＴ３の第２極は第４電圧信号線ＧＮｖｇｌに接続されて第４電圧を受信する。

【0108】

第４トランジスタＧＮＴ４のゲートは第１ノードＧＮＤ１に接続され、第４トランジスタＧＮＴ４の第１極は第２クロック信号端子ＧＮＣＢ（例えば、第２クロック信号端子ＧＮＣＢが第２クロック信号線ＧＮＣＢに接続される）に接続されて第２クロック信号を受信し、第４トランジスタＧＮＴ４の第２極は第７ノードＧＮＤ７に接続され、第４トランジスタＧＮＴ４の第２極は第５トランジスタＧＮＴ５の第２極に接続される。

【0109】

第５トランジスタＧＮＴ５のゲートは第２ノードＧＮＤ２に接続され、第５トランジスタＧＮＴ５の第１極は第２電圧信号線ＧＮｖｇｈに接続されて第２電圧を受信する。

【0110】

第６トランジスタＧＮＴ６のゲートは第６ノードＧＮＤ６に接続され、第６トランジスタＧＮＴ６の第１極は第３ノードＧＮＤ３に接続され、第６トランジスタＧＮＴ６の第２極は第２クロック信号端子ＧＮＣＢに接続されて第２クロック信号を受信し、第６トランジスタＧＮＴ６の第１極は第７トランジスタＧＮＴ７の第１極に接続される。

【0111】

第７トランジスタＧＮＴ７のゲートは第２クロック信号端子ＧＮＣＢに接続されて第２クロック信号を受信し、第７トランジスタＧＮＴ７の第１極は第３ノードＧＮＤ３に接続され、第７トランジスタＧＮＴ７の第２極は第４ノードＧＮＤ４に接続される。

【0112】

第８トランジスタＧＮＴ８のゲートは第１ノードＧＮＤ１に接続され、第８トランジスタＧＮＴ８の第１極は第４ノードＧＮＤ４に接続され、第８トランジスタＧＮＴ８の第２極は第２電圧信号線ＧＮｖｇｈに接続されて第２電圧を受信する。

【0113】

第９トランジスタＧＮＴ９のゲートは第４ノードＧＮＤ４に接続され、第９トランジスタＧＮＴ９の第１極は第２電圧信号線ＧＮｖｇｈに接続されて第２電圧を受信し、第９トランジスタＧＮＴ９の第２極は出力端子ＧＮＯＵＴに接続される。

【0114】

第１０トランジスタＧＮＴ１０のゲートは第１ノードＧＮＤ１に接続され、第１０トランジスタＧＮＴ１０の第１極は第４電圧信号線ＧＮｖｇｌに接続されて第４電圧を受信し、第１０トランジスタＧＮＴ１０の第２極は出力端子ＧＮＯＵＴに接続される。

【0115】

第１１トランジスタＧＮＴ１１のゲートは第４電圧信号線ＧＮｖｇｌに接続されて第４電圧を受信し、第１１トランジスタＧＮＴ１１の第１極は第２ノードＧＮＤ２に接続され、第１１トランジスタＧＮＴ１１の第２極は第６ノードＧＮＤ６に接続される。

【0116】

第１２トランジスタＧＮＴ１２のゲートは第４電圧信号線ＧＮｖｇｌに接続されて第４電圧を受信し、第１２トランジスタＧＮＴ１２の第１極は第５ノードＧＮＤ５に接続され、第１２トランジスタＧＮＴ１２の第２極は第１ノードＧＮＤ１に接続される。

【0117】

第１３トランジスタＧＮＴ１３のゲートは信号線ＮＣＸに接続され、第１３トランジスタＧＮＴ１３の第１極は第２電圧信号線ＧＮｖｇｈに接続されて第２電圧を受信し、第１３トランジスタＧＮＴ１３の第２極は第１ノードＧＮＤ１に接続される。

【0118】

第１容量ＧＮＣ１の第１極は第６ノードＧＮＤ６に接続され、第１容量ＧＮＣ２の第２極は第３ノードＧＮＤ３に接続される。

【0119】

第２容量ＧＮＣ２の第１極は第４ノードＧＮＤ４に接続され、第２容量ＧＮＣ２の第２極は第２電圧信号線ＧＮｖｇｈに接続されて第４電圧を受信する。

【0120】

第３容量ＧＮＣ３の第１極は第１ノードＧＮＤ１に接続され、第３容量ＧＮＣ３の第２極は第１ノードＧＮＤ１に接続される。

【0121】

なお、該第１シフトレジスタユニットの動作原理は本分野での説明を参照すればよく、ここで詳細な説明を省略する。

【0122】

図４Ｂに示すように、信号線ＧＮＣＢ、ＧＮＣＫ、ＧＮｖｇｌ、ＧＳＴＶＮ、ＧＮｖｇｈは、いずれも第２方向（Ｙ軸方向）に沿って延伸し、第１方向（Ｘ軸方向）に沿って配列することができる。各トランジスタ（ＧＮＴ１～ＧＮＴ１３）及び各容量（ＧＮＣ１～ＧＮＣ３）は領域４０１に形成されてもよく、各トランジスタ及び容量の表示基板上の具体的なレイアウト方式は、必要に応じて決定することができ、本分野の既存のレイアウトを用いてもよく、本開示の実施例はこれを制限しない。

【0123】

該第１シフトレジスタユニットは、図４Ａの配置方式を含むが、これに限定されず、各トランジスタ（ＧＮＴ１～ＧＮＴ１３）は、Ｐ型トランジスタ、Ｎ型トランジスタを用いてもよいか、又はＰ型トランジスタとＮ型トランジスタを混合して用いてもよく、選択されたタイプのトランジスタのポート極性を、本開示の実施例における対応するトランジスタのポート極性に応じて同時に接続すればよい。

【0124】

例えば、図１に示すように、第３走査駆動回路２３は、カスケード接続された複数の第３シフトレジスタユニット２３１（例えば図１の破線枠２３の小さな黒点で充填するブロック２３１で表される）を含み、各第３シフトレジスタユニット２３１は１行又は複数行の画素ユニット１１を駆動することに用いられる。本開示の実施例は、各第３シフトレジスタユニット２３１が１行の画素ユニット１１を駆動することを例として説明するが、本開示の実施例はこれに限定されない。

【0125】

例えば、周辺領域は、第３走査駆動回路２３に接続された第５電圧信号線ＧＰｖｇｈ及び第６電圧信号線ＧＰｖｇｌ（図１には図示せず）をさらに含み、第５電圧信号線ＧＰｖｇｈはハイレベル電圧を提供するように構成され、第６電圧信号線ＧＰｖｇｌはローレベル電圧を提供するように構成される。

【0126】

図５Ａは本開示の少なくとも１つの実施例に係る第３シフトレジスタユニットの回路構造図である。図５Ｂは図５Ａに示される第３シフトレジスタユニットの表示基板上の部分レイアウトの模式図である。図５Ａ及び図５Ｂに示すように、該第３シフトレジスタユニット２３１は、８つのトランジスタ（第１トランジスタＧＰＴ１、第２トランジスタＧＰＴ２、第３トランジスタＧＰＴ３、第４トランジスタＧＰＴ４、第５トランジスタＧＰＴ５、第６トランジスタＧＰＴ６、第７トランジスタＧＰＴ７及び第８トランジスタＧＰＴ８）、２つの容量（第１容量ＧＰＣ１及び第２容量ＧＰＣ２）、及び複数のノード（ＧＰＤ１～ＧＰＤ３）を含む。

【0127】

例えば、複数の第３シフトレジスタユニット２３１がカスケード接続される場合、１段目の第３シフトレジスタユニット２３１内の第１トランジスタＧＰＴ１の第２極は入力端子ＧＰＩに接続され、入力端子ＧＰＩはトリガ信号線ＧＳＴＶＰに接続されてトリガ信号を入力信号として受信するように構成される。他の各段の第３シフトレジスタユニット２３１内の第１トランジスタＧＰＴ１の第２極は、前段の第３シフトレジスタユニット２３１の出力端子に電気的に接続されて、前段の第３シフトレジスタユニット２３１の出力端子ＧＰＯＵＴから出力された出力信号を入力信号として受信することにより、シフト出力を実現する。

【0128】

例えば、いくつかの実施例では、１段目の第１シフトレジスタユニットに電気的に接続されたトリガ信号線ＧＳＴＶＮ、１段目の第２シフトレジスタユニットに電気的に接続されたトリガ信号線ＥＳＴＶ、及び１段目の第３シフトレジスタユニットに電気的に接続されたトリガ信号線ＧＳＴＶＰはいずれも第２走査駆動回路の上方に位置してもよいか、又はいずれも第１走査駆動回路の上方に位置してもよいか、又はいずれも前記第３走査駆動回路の上方に位置してもよいか、又はいずれも第１走査駆動回路と第２走査駆動回路との間に位置するか、又はいずれも第２走査駆動回路と前記第３走査駆動回路との間に位置するか、又は２つのトリガ信号線はいずれも第１走査駆動回路と第２走査駆動回路との間に位置するか、又は２つのトリガ信号線はいずれも第２走査駆動回路と第３走査駆動回路との間に位置する。

【0129】

また、図５Ａ及び図５Ｂに示すように、該第３シフトレジスタユニット２３１は、第１クロック信号端子ＧＰＣＫと、第２クロック信号端子ＧＰＣＢとをさらに含み、ＧＰＣＫはさらに第１クロック信号線を表し、ＧＰＣＢはさらに第２クロック信号線を表す。

【0130】

例えば、ＧＰｖｇｈは第５電圧信号線及び第５電圧信号線から提供される第５電圧を表し、ＧＰｖｇｌは第６電圧信号線及び第６電圧信号線から提供される第６電圧を表し、第６電圧は第５電圧よりも小さく、例えば、第５電圧は直流ハイレベルであり、第６電圧は直流ローレベルである。

【0131】

なお、該第１シフトレジスタユニットの動作原理は本分野での説明を参照すればよく、ここで詳細な説明を省略する。

【0132】

図５Ｂに示すように、信号線ＧＰＣＢ、ＧＰＣＫ、ＧＰｖｇｌ、ＧＰｖｇｈは、いずれも第２方向（Ｙ軸方向）に沿って延伸し、第１方向（Ｘ軸方向）に沿って配列することができる。各トランジスタ（ＧＰＴ１～ＧＰＴ８）及び各容量（ＧＰＣ１～ＧＰＣ２）は領域５０１に形成されてもよく、各トランジスタの表示基板上の具体的なレイアウト方式は、必要に応じて決定することができ、本分野の既存のレイアウトを用いてもよく、本開示の実施例はこれを制限しない。

【0133】

該第３シフトレジスタユニットは、図５Ａの配置方式を含むが、これに限定されず、各トランジスタ（ＧＰＴ１～ＧＰＴ８）は、Ｐ型トランジスタ、Ｎ型トランジスタを用いてもよいか、又はＰ型トランジスタとＮ型トランジスタを混合して用いてもよく、選択されたタイプのトランジスタのポート極性を、本開示の実施例における対応するトランジスタのポート極性に応じて同時に接続すればよい。

【0134】

なお、該第１シフトレジスタユニット、第２シフトレジスタユニット及び第３シフトレジスタユニットに用いられるトランジスタは、いずれも薄膜トランジスタ、又は電界効果トランジスタ、又は同じ特性を有する他のスイッチングデバイスであってもよく、ここではいずれも薄膜トランジスタを例として説明し、例えば、該トランジスタの活性層（チャネル領域）は、例えば多結晶シリコン（例えば低温多結晶シリコン又は高温多結晶シリコン）、アモルファスシリコン、インジウムガリウムスズ酸化物（ＩＧＺＯ）などの半導体材料を用い、ゲート、ソース、ドレインなどは、例えば金属アルミニウム又はアルミニウム合金などの金属材料を用いる。ここで用いられるトランジスタのソース、ドレインは構造的に対称であってもよいため、そのソース、ドレインは構造的に区別がなくてもよい。本開示の実施例では、トランジスタのゲートを除く２つの極を区別するために、そのうちの一方の極が第１極であり、他方の極が第２極であることが直接説明される。また、本開示の実施例では、容量の電極は金属電極を用いてもよいか、又はそのうちの一方の電極は半導体材料（例えばドープされた多結晶シリコン）を用いてもよい。

【0135】

図６は本開示の少なくとも１つの実施例に係る発光制御信号及び第１リセット制御信号のタイミング模式図である。図６におけるＥＭは発光制御信号を表し、図６に示すように、第１接続配線の抵抗などの要因が存在するため、第１電圧信号線Ｅｖｇｈの信号及び第３電圧信号線Ｅｖｇｌの信号を第１ゲート走査線に伝送する過程に信号が遅延し、すなわち発光制御信号が遅延し、例えば、第１走査駆動回路の出力信号がハイレベルとローレベルとの間で遷移する場合、発光制御信号に立ち上がりエッジ７０１及び立ち下がりエッジ７０２が存在する。立ち上がりエッジ７０１の継続時間ｔ１は、第１走査駆動回路が第３電圧信号線Ｅｖｇｌの電圧を出力することから第１電圧信号線Ｅｖｇｈの電圧を出力することに遷移する場合（すなわち第３電圧（ローレベル）から第１電圧（ハイレベル）に遷移する場合）、第１電圧信号線Ｅｖｇｈの信号を第１ゲート走査線に伝送する遅延時間を表し、立ち下がりエッジ７０２の継続時間ｔ２は、第１走査駆動回路が第１電圧信号線Ｅｖｇｈの電圧を出力することから第３電圧信号線Ｅｖｇｌの電圧を出力することに遷移する場合（すなわちハイレベルからローレベルに遷移する場合）、第３電圧信号線Ｅｖｇｌの信号を第１ゲート走査線に伝送する遅延時間を表す。

【0136】

例えば、図６におけるＲｅは第１リセット信号を表し、図６に示すように、第２接続配線の抵抗などの要因が存在するため、第２電圧信号線ＧＮｖｇｈ及び第４電圧信号線ＧＮｖｇｌの信号を第２ゲート走査線に伝送する過程に信号が遅延し、すなわち第１リセット制御信号が遅延し、例えば、第２走査駆動回路の出力信号がハイレベルとローレベルとの間で遷移する場合、第１リセット制御信号に立ち上がりエッジ７０３及び立ち下がりエッジ７０４が存在する。立ち上がりエッジ７０３の継続時間ｔ３は、第２走査駆動回路が第４電圧信号線ＧＮｖｇｌの電圧を出力することから第２電圧信号線ＧＮｖｇｈの電圧を出力することに遷移する場合（すなわち第４電圧（ローレベル）から第２電圧（ハイレベル）に遷移する場合）、第２電圧信号線ＧＮｖｇｈの信号を第２ゲート走査線に伝送する遅延時間を表し、立ち下がりエッジ７０４の継続時間ｔ４は、第２走査駆動回路が第２電圧信号線ＧＮｖｇｈの電圧を出力することから第４電圧信号線ＧＮｖｇｌの電圧を出力することに遷移する場合（すなわちハイレベルからローレベルに遷移する場合）、第４電圧信号線ＧＮｖｇｌの信号を第２ゲート走査線に伝送する遅延時間を表す。

【0137】

例えば、電圧信号線の遅延時間に影響する要因には、接続配線の抵抗だけでなく、電圧信号線自体の線幅（本開示の実施例に記載の線幅は平均線幅として理解できる）も含まれる。例えば、電圧信号線自体の線幅が大きくなると、電圧信号線自体の抵抗が小さくなり、電圧信号線の電圧伝送がよりスムーズになり、遅延時間が短くなる。

【0138】

例えば、第１電圧信号線Ｅｖｇｈの遅延時間に影響する要因には、第１接続配線の抵抗だけでなく、第１電圧信号線Ｅｖｇｈ自体の線幅も含まれる。第１電圧信号線Ｅｖｇｈの遅延時間は、第１接続配線の抵抗が大きくなるにつれて長くなり、第１電圧信号線Ｅｖｇｈの線幅が大きくなるにつれて短くなる。つまり、第１接続配線の抵抗が大きいほど、第１電圧の遅延時間が長くなり、第１電圧信号線Ｅｖｇｈの線幅が大きいほど、第１電圧の遅延時間が短くなる。第３電圧信号線Ｅｖｇｌは同様であり、第１接続配線の抵抗が大きいほど、第３電圧の遅延時間が長くなり、第３電圧信号線Ｅｖｇｌの線幅が大きいほど、第３電圧の遅延時間が短くなる。

【0139】

例えば、第２電圧信号線ＧＮｖｇｈの遅延時間に影響する要因には、第２接続配線の抵抗だけでなく、第２電圧信号線ＧＮｖｇｈ自体の線幅も含まれる。第２電圧信号線ＧＮｖｇｈの遅延時間は、第２接続配線の抵抗が大きくなるにつれて長くなり、第２電圧信号線ＧＮｖｇｈの線幅が大きくなるにつれて短くなる。つまり、第２接続配線の抵抗が大きいほど、第２電圧の遅延時間が長くなり、第２電圧信号線ＧＮｖｇｈの線幅が大きいほど、第２電圧の遅延時間が短くなる。第４電圧信号線ＧＮｖｇｌは同様であり、第２接続配線の抵抗が大きいほど、第４電圧の遅延時間が長くなり、第４電圧信号線ＧＮｖｇｌの線幅が大きいほど、第４電圧の遅延時間が短くなる。

【0140】

例えば、第１走査駆動回路に接続された電圧信号線（例えば第１電圧信号線）の線幅及び第２走査駆動回路に接続された電圧信号線（例えば第２電圧信号線）の線幅を調整することにより、第１接続配線の抵抗及び第２電圧信号線の抵抗による遅延時間の影響をバランスさせ、さらに第１接続配線及び第２接続配線の抵抗が異なることによる信号遅延時間の違いを小さくすることができる。

【0141】

なお、第１電圧信号線、第２電圧信号線、第３電圧信号線、及び第４電圧信号線がそれぞれ複数を含む場合、第１電圧信号線の平均線幅は、前記第１走査駆動回路に含まれる第２シフトレジスタユニットの出力トランジスタに電気的に接続された第１電圧信号線の平均線幅を指してもよく、第３電圧信号線の平均線幅は、前記第１走査駆動回路に含まれる第２シフトレジスタユニットの出力トランジスタに電気的に接続された第３電圧信号線の平均線幅を指してもよく、第２電圧信号線の平均線幅は、前記第２走査駆動回路に含まれる第１シフトレジスタユニットの出力トランジスタに電気的に接続された第２電圧信号線の平均線幅を指してもよく、第４電圧信号線の平均線幅は、前記第２走査駆動回路に含まれる第１シフトレジスタユニットの出力トランジスタに電気的に接続された第４電圧信号線の平均線幅を指してもよい。

【0142】

例えば、第２抵抗値Ｒ２と第１抵抗値Ｒ１との比は、第２電圧信号線ＧＮｖｇｈの平均線幅Ｗ_{ＧＮｖｇｈ}と第１電圧信号線Ｅｖｇｈの平均線幅Ｗ_Ｅｖｇｈとの比よりも小さく、すなわち、

【数16】

例えば、式（１）で示される条件を満たすように、第１電圧信号線Ｅｖｇｈの線幅、第２電圧信号線ＧＮｖｇｈの線幅、第１接続配線３０の第１抵抗値Ｒ１及び第２接続配線４０の第２抵抗値Ｒ２のうちの少なくとも１つを調整する。

【0143】

このようにして、発光制御信号の立ち上がりエッジの継続時間と第１リセット制御信号の立ち上がりエッジの継続時間との間の違いを少なくとも小さくすることができ、これにより発光制御信号の立ち上がりエッジの継続時間と第１リセット制御信号の立ち上がりエッジの継続時間とが一致する傾向がある（すなわち２つの立ち上がりエッジの継続時間の差がある閾値よりも小さい）。

【0144】

例えば、第２抵抗値Ｒ２と第１抵抗値Ｒ１との比は、第４電圧信号線ＧＮｖｇｌの平均線幅Ｗ_{ＧＮｖｇｌ}と第３電圧信号線Ｅｖｇｌの平均線幅Ｗ_Ｅｖｇｌとの比よりも小さく、すなわち、

【数17】

例えば、式（２）で示される条件を満たすように、第３電圧信号線Ｅｖｇｌの線幅、第４電圧信号線ＧＮｖｇｌの線幅、第１接続配線３０の第１抵抗値Ｒ１及び第２接続配線４０の第２抵抗値Ｒ２のうちの少なくとも１つを調整する。

【0145】

このようにして、発光制御信号の立ち下がりエッジの継続時間と第１リセット制御信号の立ち下がりエッジの継続時間との間の違いを少なくとも小さくすることができ、これにより発光制御信号の立ち下がりエッジの継続時間と第１リセット制御信号の立ち下がりエッジの継続時間とが一致する傾向がある（すなわち２つの立ち下がりエッジの継続時間の差がある閾値よりも小さい）。

【0146】

例えば、第１接続配線３０の第１抵抗値Ｒ１は第２接続配線４０の第２抵抗値Ｒ２よりも小さく、第１接続配線３０の第１抵抗値Ｒ１は第３接続配線５０の第３抵抗値Ｒ３よりも大きい。第３走査駆動回路と画素領域との距離が最も近いため、第４接続配線６０の第４抵抗値Ｒ４は小さく、第４抵抗値Ｒ４は第３抵抗値Ｒ３よりも小さい。

【0147】

例えば、いくつかの例では、第１抵抗値Ｒ１、第２抵抗値Ｒ２及び第３抵抗値Ｒ３は、以下の式（３）及び（４）で示される関係を満たすことができる。

【数18】

【0148】

例えば、別のいくつかの例では、第１抵抗値Ｒ１、第２抵抗値Ｒ２及び第３抵抗値Ｒ３は、以下の式（５）及び（６）で示される関係をさらに満たすことができる。

【数19】

【0149】

例えば、第１抵抗値Ｒ１と第３抵抗値Ｒ３はさらに以下の関係を満たすことができ、

【数20】

ＧＮ（Ｔ（ｏｕｔ）Ｗ／Ｌ）は、第２走査駆動回路に含まれる出力トランジスタのアスペクト比、例えば図４Ａにおける出力トランジスタＧＮＴ９又はＧＮＴ１０のチャネルアスペクト比を表し、ｄは第２走査駆動回路に含まれる各第１シフトレジスタユニットにより駆動される画素の行数を表し、ＥＭ（Ｔ（ｏｕｔ）Ｗ／Ｌ）は、第１走査駆動回路に含まれる出力トランジスタのアスペクト比、例えば図３Ａにおける出力トランジスタＥＴ９又はＥＴ１０のチャネルアスペクト比を表し、ｃは定数であり、０．５≦ｃ≦１．５である。

【0150】

例えば、第１走査駆動回路ＥＭＧＯＡの第１電圧信号線Ｅｖｇｈと第３電圧信号線Ｅｖｇｌの線幅範囲、第２走査駆動回路Ｇａｔｅ ＧＯＡ Ｎの第２電圧信号線ＧＮｖｇｈと第４電圧信号線ＧＮｖｇｌの線幅範囲、及び第３走査駆動回路Ｇａｔｅ ＧＯＡ Ｐの第５電圧信号線ＧＰｖｇｈと第６電圧信号線ＧＰｖｇｌの線幅範囲は、以下の表１に示され得る。

【0151】

【表1】

【0152】

例えば、表１から、３≦Ｗ_{ＧＮｖｇｈ}／Ｗ_Ｅｖｇｈ≦９．４を得て、上記式（３）又は（５）と組み合わせてＲ２／Ｒ１≦Ｗ_{ＧＮｖｇｈ}／Ｗ_Ｅｖｇｈを決定することができる。表１の値の範囲に基づき、発光制御信号の立ち上がりエッジと第１リセット制御信号の立ち上がりエッジの遅延時間を実質的に一致させることができる。

【0153】

例えば、第１電圧信号線の平均線幅と第２電圧信号線の平均線幅は以下の関係を満たし、

【数21】

式（８）において、Ｒ１は第１抵抗値であり、Ｒ２は第２抵抗値であり、Ｒ３は第３抵抗値であり、Ｗ_{ＧＮｖｇｈ}は第２電圧信号線の平均線幅であり、Ｗ_Ｅｖｇｈは第１電圧信号線の平均線幅であり、ａは定数であり、０．５≦ａ≦７．５である。

【0154】

上記式（８）に基づき、第１接続配線の抵抗、第２接続配線の抵抗及び第３接続配線の抵抗と第１電圧信号線の線幅及び第２電圧信号線の線幅との間の数値関係をさらに限定して、第１電圧信号線の線幅及び第２電圧信号線の線幅を正確に制御することにより、第１電圧信号線の線幅及び第２電圧信号線の線幅が各接続配線の抵抗の違いをより正確にバランスさせて、信号立ち上がりエッジの継続時間の違いをさらに小さくすることができる。

【0155】

例えば、いくつかの例では、式（８）における定数ａの値の範囲は０．６≦ａ≦３にさらに限定されてもよい。定数ａの値の範囲を小さくすることにより、第１電圧信号線の線幅及び第２電圧信号線の線幅をより正確に制御することができる。

【0156】

例えば、第４電圧信号線の平均線幅と第３電圧信号線の平均線幅は以下の関係を満たすことができ、

【数22】

式（９）において、Ｒ１は第１抵抗値であり、Ｒ２は第２抵抗値であり、Ｒ３は第３抵抗値であり、Ｗ_{ＧＮｖｇｌ}は第３電圧信号線の平均線幅であり、Ｗ_Ｅｖｇｌは第４電圧信号線の平均線幅であり、ｂは定数であり、０．３≦ｂ≦４．５である。

【0157】

上記式（９）に基づき、第１接続配線の抵抗、第２接続配線の抵抗及び第３接続配線の抵抗と第３電圧信号線の線幅及び第４電圧信号線の線幅との間の数値関係をさらに限定して、第３電圧信号線の線幅及び第４電圧信号線の線幅を正確に制御することにより、第３電圧信号線の線幅及び第４電圧信号線の線幅が各接続配線の抵抗の違いをより正確にバランスさせて、信号立ち下がりエッジの継続時間の違いをさらに小さくすることができる。

【0158】

例えば、いくつかの例では、式（９）における定数ｂの値の範囲は１．５≦ｂ≦３．５にさらに限定されてもよい。定数ｂの値の範囲を小さくすることにより、第３電圧信号線の線幅及び第４電圧信号線の線幅をより正確に制御することができる。

【0159】

図７は本開示の少なくとも１つの実施例に係る表示基板の部分領域の平面模式図である。図７に示すように、例えば、表示領域は第１表示サブ領域１０１と、第２表示サブ領域１０２とを含み、第２表示サブ領域１０２内の各行の画素ユニット１１の数は等しく、第１表示サブ領域１０１内の任意の行の画素ユニット１１の数は第２表示サブ領域１０２内の１行の画素ユニットの数よりも小さい。

【0160】

例えば、第１表示サブ領域１０１はコーナー表示領域であり、表示基板のコーナー（Ｃｏｒｎｅｒ）に対応し、第１表示サブ領域１０１には、各行の画素ユニットの数は行ごとに増加することができる。第１表示サブ領域１０１は正常表示領域であり、第２表示サブ領域１０２には各行の画素ユニットの数は等しい。第１表示サブ領域１０１内の各行に含まれる画素ユニットの数は、いずれも第２表示サブ領域１０２内の１行の画素ユニットの数よりも小さい。周辺領域には、第２シフトレジスタユニット２１１を含む第１走査駆動回路、第１シフトレジスタユニット２２１を含む第２走査駆動回路、及び第３シフトレジスタユニット２３１を含む第３走査駆動回路が設置され、周辺領域は、第１表示サブ領域１０１及び第２表示サブ領域１０２に対応し、第１走査駆動回路、第２走査駆動回路及び第３走査駆動回路は、第１表示サブ領域１０１及び第２表示サブ領域１０２内の画素ユニットを駆動することができる。

【0161】

例えば、上記式（１）～（９）は、第１表示領域１０１ではなく第２表示領域１０２に適用できる。又は、上記式（１）～（９）は、第２表示領域１０２及び第１表示領域１０１に適用できる。

【0162】

例えば、第１表示サブ領域１０１はｐ行目の画素ユニットを含み、第２表示サブ領域１０２はｑ行目の画素ユニットを含む。ｐ行目の画素ユニットに接続された第１接続配線３０の抵抗値とｑ行目の画素ユニットに接続された第１接続配線３０の抵抗値との間の差は第５抵抗値Ｒ５である。ｐ行目の画素ユニットに接続された第３接続配線５０の抵抗値とｑ行目の画素ユニットに接続された第３接続配線５０の抵抗値との間の差は第６抵抗値Ｒ６である。ｐ行目の画素ユニットに接続された第４接続配線６０の抵抗値とｑ行目の画素ユニットに接続された第４接続配線６０の抵抗値との間の差は第７抵抗値Ｒ７である。第５抵抗値、第６抵抗値及び第７抵抗値は、いずれもｑ行目の画素ユニットに対してｐ行目の画素ユニットの欠けている画素ユニットの数が増加するにつれて大きくなり、ｐは０よりも大きい整数であり、ｑはｐよりも大きい整数である。

【0163】

例えば、ｐ＝１、及びｑ＝１０を例として、１行目の画素ユニットは第１表示サブ領域１０１に位置し、１０行目の画素ユニットは第２表示サブ領域１０２に位置する。１行目の画素ユニットのうち周辺領域に最も近い画素ユニットと各走査駆動回路との間の距離は、それぞれ１０行目の画素ユニットのうち周辺領域に最も近い画素ユニットと各走査駆動回路との間の距離よりも大きく、従って、１行目の画素ユニットに接続された各本の接続配線の長さも、それぞれ１０行目の画素ユニットに接続された各本の接続配線の長さよりも大きい。例えば、１０行目の画素ユニットに接続された第１接続配線３０の抵抗は第１抵抗値Ｒ１であり、１行目の画素ユニットに接続された第１接続配線３０の抵抗は、第１抵抗値Ｒ１よりも第５抵抗値Ｒ５だけ大きくなり、１０行目の画素ユニットに対して１行目の画素ユニットの欠けている画素ユニットの数が大きいほど、第５抵抗値Ｒ５が大きくなる。例えば、１０行目の画素ユニットに接続された第３接続配線５０の抵抗は第３抵抗値Ｒ３であり、１行目の画素ユニットに接続された第３接続配線５０の抵抗は、第３抵抗値Ｒ３よりも第６抵抗値Ｒ６だけ大きくなり、１０行目の画素ユニットに対して１行目の画素ユニットの欠けている画素ユニットの数が大きいほど、第６抵抗値Ｒ６が大きくなる。例えば、１０行目の画素ユニットに接続された第４接続配線６０の抵抗は第４抵抗値Ｒ４であり、１行目の画素ユニットに接続された第４接続配線６０の抵抗は、第４抵抗値Ｒ４よりも第７抵抗値Ｒ７だけ大きくなり、１０行目の画素ユニットに対して１行目の画素ユニットの欠けている画素ユニットの数が大きいほど、第７抵抗値Ｒ７が大きくなる。

【0164】

例えば、第５抵抗値、第６抵抗値及び第７抵抗値は以下の関係を満たし、

【数23】

式（１０）、（１１）及び（１２）において、Ｒｆは、ｑ行目の画素ユニットに対してｐ行目の画素ユニットの欠けている画素ユニットの数が１であるときの抵抗であり、ｆ_ｐは、ｑ行目の画素ユニットに対してｐ行目の画素ユニットの欠けている画素ユニットの数であり、ｅ５、ｅ６及びｅ７は定数であり、ｋ１、ｋ２及びｋ４は、それぞれｐ行目の画素ユニットに接続された第１接続配線の抵抗率、第３接続配線の抵抗率及び第４接続配線の抵抗率であり、ｗ１、ｗ２及びｗ４は、それぞれｐ行目の画素ユニットに接続された第１接続配線の平均線幅、第３接続配線の平均線幅及び第４接続配線の平均線幅であり、ｕ１、ｕ２及びｕ４は、それぞれｐ行目の画素ユニットに接続された第１接続配線の平均厚さ、第３接続配線の厚さ及び第４接続配線の平均厚さであり、ｇ５、ｇ６及びｇ７は定数であり、Ｗ_{ｐｉｔｃｈ}は１つの画素ユニットの第１方向におけるサイズである。

【0165】

例えば、上記式（１０）、（１１）及び（１２）に基づき、コーナー領域の各行の欠けているサブ画素、サブ画素のサイズ、接続配線の抵抗率などのパラメータによって、コーナー領域の各接続配線と正常表示領域の対応する接続配線との理論的な抵抗差を決定する。コーナー領域及び正常表示領域の接続配線が該理論的な抵抗差を満たすと、コーナー領域内の画素ユニットは、正常表示領域内の各行の相対位置（例えば同じ列に位置する）の画素ユニットが信号を受信する遅延時間と同じになることができる。例えば、コーナー領域内の３行目の第１画素ユニットは、正常表示領域内の各行の第５画素ユニットと同じ列に位置し、上記式（１０）、（１１）及び（１２）により、該３行目の第１画素ユニットが正常表示領域内の各行の第５画素ユニットが信号を受信する遅延時間と同じになり、コーナーによる信号遅延時間の違いを小さくすることができる。

【0166】

図８は本開示の少なくとも１つの実施例に係る表示基板の部分領域の平面模式図である。図１及び図８に示すように、第１接続配線３０は、少なくとも２つの第１転送電極３１と、複数の第１接続電極３２とを含み、少なくとも２つの第１転送電極３１は複数の第１接続電極３２とは異なる層に位置し、複数の第１接続電極３２は、それぞれ絶縁層を貫通するビアを介して少なくとも２つの第１転送電極３１に接続されて第１接続配線３０を形成し、各第１転送電極３１の抵抗率は各第１接続電極３２の抵抗率よりも小さい。第３接続配線５０は、少なくとも１つの第２転送電極５１と、複数の第２接続電極５２とを含み、少なくとも１つの第２転送電極５１は複数の第２接続電極５２とは異なる層に位置し、複数の第２接続電極５２は、それぞれ絶縁層を貫通するビアを介して少なくとも１つの第２転送電極５１に接続されて第３接続配線５０を形成し、各第２転送電極５１の抵抗率は各第２接続電極５２の抵抗率よりも小さい。第１転送電極３１の数は第２転送電極５１の数より大きい。転送電極は接続電極とは異なる層に位置するため、転送電極は層間構造と呼ばれてもよい。

【0167】

例えば、第１走査駆動回路と第２走査駆動回路の両方は、ベース基板に垂直な方向に順次形成された半導体層（Ｐｏｌｙ層）、第１絶縁層、第１導電層（Ｇａｔｅ１層）、第２絶縁層、第２導電層（Ｇａｔｅ２層）、第３絶縁層、及び第３導電層（ＳＤ１層）などの層構造を含む。第１接続電極３２は第１導電層（又は第２導電層）に位置し、第１転送電極３１は第３導電層に位置することができ、第１接続電極３２と第１転送電極３１との間は、第３絶縁層を貫通する（又は第３絶縁層及び第２絶縁層を貫通する）ビアを介して接続され得る。複数の第１接続電極３２及び少なくとも２つの第１転送電極３１は、いずれも第１方向（Ｘ軸方向）に沿って延伸し、第１方向に沿って順次配列することができ、各第１転送電極３１は２つの第１接続電極３２の間に挿通され、隣接する第１接続電極３２と第１転送電極３１は、端から端まで順次ジャンパ接続されて第１接続配線３０を形成する。第２接続電極５２は第１導電層（又は第２導電層）に位置することができ、第２転送電極５１は第３導電層に位置することでき、第２接続電極５２と第２転送電極５１との間は、第３絶縁層を貫通する（又は第３絶縁層及び第２絶縁層を貫通する）ビアを介して接続され得る。複数の第２接続電極５２及び少なくとも１つの第２転送電極５１は、いずれも第１方向（Ｘ軸方向）に沿って延伸し、第１方向に沿って順次配列することができ、各第２転送電極５１は２つの第２接続電極５２の間に挿通され、隣接する第２接続電極５２と第２転送電極５１は、端から端まで順次ジャンパ接続されて第３接続配線５０を形成する。

【0168】

例えば、第１転送電極３１の材料の抵抗率は第１接続電極３２の材料の抵抗率よりも小さいため、第１接続配線３０上に少なくとも２つの第１転送電極３１を設置することにより第１接続配線３０の抵抗を小さくすることができ、第１転送電極３１の数、サイズなどを設計することにより第１接続配線３０の抵抗を調整することができる。第２転送電極５１の材料の抵抗率は第２接続電極５２の材料の抵抗率よりも小さいため、第３接続配線５０上に少なくとも１つの第２転送電極５１を設置することにより第３接続配線５０の抵抗を小さくすることができ、第２転送電極５１の数及びサイズなどを設計することにより第３接続配線５０の抵抗を調整することができる。第１転送電極３１の数は第２転送電極５１の数よりも大きく、それにより第１接続配線３０と第３接続配線５０との間の抵抗差を小さくすることができる。

【0169】

例えば、隣接する２つの第１転送電極３１の間の距離は以下の関係を満たし、

【数24】

式（１３）において、Ｄ_ｔ１は、隣接する２つの第１転送電極３１の間の距離、例えば１つの第１転送電極３１の第１端子と隣接する別の第１転送電極３１の第１端子との間の距離であり、Ｗ_{ｐｉｔｃｈ}は、１つの画素ユニットの第１方向（Ｘ軸方向）におけるサイズ、すなわち画素ユニットの幅であり、Ｗ_Ｇｎは、第２走査駆動回路の第１方向におけるサイズ、すなわち第２走査駆動回路の幅であり、Ｗ_Ｇｐは、第３走査駆動回路の第１方向におけるサイズ、すなわち第３走査駆動回路の幅である。

【0170】

このようにして、式（１３）により、隣接する２つの第１転送電極３１の間の距離を正確に設定して、線長の長い第１接続配線が発生する静電及び抵抗をバランスさせることができる。

【0171】

例えば、各第１転送電極３１の２つの接続端子の間の距離は以下の関係を満たし、

【数25】

式（１４）において、Ｌ_ｔ１は、各第１転送電極３１の２つの接続端子の間の距離、例えば１つの第１転送電極３１の第１端子と該第１転送電極３１の第２端子との間の距離、すなわち各第１転送電極３１の第１方向における長さであり、Ｗ_ＥＭは、第１走査駆動回路の第１方向におけるサイズ、すなわち第１走査駆動回路の幅であり、ｓ_１は定数であり、１／９≦ｓ_１≦１／５である。

【0172】

例えば、各第２転送電極５１の２つの接続端子の間の距離は以下の関係を満たし、

【数26】

式（１５）において、Ｌ_ｔ１は、各第２転送電極５１の２つの接続端子の間の距離、例えば１つの第２転送電極５１の第１端子と該第２転送電極５１の第２端子との間の距離、すなわち各第２転送電極５１の第１方向における長さであり、Ｗ_ＧＮは第２走査駆動回路の第１方向におけるサイズであり、ｓ_２は定数であり、１／１１≦ｓ_２≦１／９である。

【0173】

例えば、式（１４）及び（１５）に基づき、走査駆動回路のサイズに基づいて層間構造の大きさを調整することにより、異なる走査駆動回路のサイズの違いによる遅延の違いを小さくするか又は削除することができる。

【0174】

図１及び図８に示すように、例えば、第２接続配線４０は、第１方向とは異なる第２方向（Ｙ軸方向）に沿って延伸する少なくとも１つの第３転送電極４１と、第２方向に沿って延伸する複数の第３接続電極４２とを含み、少なくとも１つの第３転送電極４１は複数の第３接続電極４２とは異なる層に位置し、複数の第３接続電極４２は、それぞれ絶縁層を貫通するビアを介して少なくとも１つの第３転送電極４１に接続されて第２接続配線４０を形成する。第３転送電極４１の抵抗率は第３接続電極４２の抵抗率よりも小さい。

【0175】

例えば、第３接続電極４２は第１導電層（又は第２導電層）に位置することができ、第３転送電極４１は第３導電層に位置することができ、第３接続電極４２と第３転送電極４１との間は、第３絶縁層を貫通する（又は第３絶縁層及び第２絶縁層を貫通する）ビアを介して接続され得る。複数の第３接続電極４２及び少なくとも１つの第３転送電極４１は、いずれも第２方向に沿って延伸し、第２方向に沿って順次配列することができ、各第３転送電極４１は２つの第３接続電極４２の間に挿通され、隣接する第３接続電極４２と第３転送電極４１は、端から端まで順次ジャンパ接続されて第２接続配線４０を形成する。

【0176】

例えば、第３転送電極４１の材料の抵抗率は第３接続電極４２の材料の抵抗率よりも小さいため、第２接続配線４０上に少なくとも１つの第３転送電極４１を設置することにより第２接続配線４０の抵抗を小さくすることができ、第３転送電極４１の数及びサイズなどを設計することにより第２接続配線４０の抵抗を調整することができる。

【0177】

例えば、隣接する２つの第３転送電極４１の間の距離は以下の関係を満たし、

【数27】

式（１６）において、Ｄ_ｔ３は、隣接する２つの第３転送電極４１の間の距離、例えば１つの第３転送電極４１の第１端子と隣接する別の第３転送電極４１の第１端子との間の距離であり、Ｗ_{ｐｉｔｃｈ１}は１つの画素ユニットの第２方向におけるサイズである。

【0178】

式（１６）により、隣接する２つの第３転送電極４１の間の距離を正確に設定して、抵抗を低減させるとともに表示領域に導入される他の信号線との間のクロストークを低減させることができる。

【0179】

図９は本開示の少なくとも１つの実施例に係る周辺領域の部分レイアウトの模式図である。図９に示すように、例えば、第１転送電極３１と第２走査駆動回路２２の第１信号線とは、ベース基板に垂直な方向に少なくとも部分的に重なる。

【0180】

例えば、第１信号線は、第２走査駆動回路２２に接続されたクロック信号線（ＧＮＣＢ又はＧＮＣＫ）又はトリガ信号線（ＥＳＴＶ、ＧＳＴＶＮ又はＧＳＴＶＰなどのＳＴＶ信号線）であってもよい。第１接続配線の第１転送電極３１のベース基板における正投影と、第２走査駆動回路２２の第１信号線のベース基板における正投影とを少なくとも部分的に重ねることにより、信号線の間のクロストークを低減させることができる。

【0181】

例えば、第２転送電極５１と第３走査駆動回路２３の第２信号線とは、ベース基板に垂直な方向に少なくとも部分的に重なる。

【0182】

例えば、第２信号線は、第３走査駆動回路２３に接続されたクロック信号線（ＧＰＣＢ又はＧＰＣＫ）又はトリガ信号線（ＧＳＴＶＰ）であってもよい。第３接続配線の第２転送電極５１のベース基板における正投影と、第３走査駆動回路２３の第２信号線のベース基板における正投影とを少なくとも部分的に重ねることにより、信号線の間のクロストークを低減させることができる。

【0183】

例えば、表示領域の画素ユニットは発光素子を含み、発光素子は第１電極層、第１電極層のベース基板から離れる側に位置する第２電極層、及び第１電極層と第２電極層との間に位置する発光層を含む。表示領域は画素定義層をさらに含み、画素定義層は開口部を含み、画素定義層の開口部は表示領域の画素ユニットの発光領域を画定するように構成される。例えば、第１電極層は陽極層であり、第２電極層は陰極層であり、発光層は画素定義層の開口部に位置する。

【0184】

図１０は図７に示される周辺領域２０のＡ－Ａ’方向に沿ったいくつかの例の断面図である。図１０に示すように、例えば、周辺領域２０は、ベース基板８０１と、ベース基板上に形成された第１走査駆動回路２１、第２走査駆動回路２２及び第３走査駆動回路２３とを含み、第１走査駆動回路２１、第２走査駆動回路２２及び第３走査駆動回路２３は複数の層構造を含んでもよく、例えばベース基板に垂直な方向に順次形成された半導体層（Ｐｏｌｙ層）、第１絶縁層、第１導電層（Ｇａｔｅ１層）、第２絶縁層、第２導電層（Ｇａｔｅ２層）、第３絶縁層及び第３導電層（ＳＤ１層）などの層構造を含む。例えば、第１走査駆動回路２１、第２走査駆動回路２２及び第３走査駆動回路２３に含まれる複数の層構造は、第２導電層（Ｇａｔｅ２層）と第３導電層（ＳＤ１層）との間に位置する第４導電層（Ｇａｔｅ３層）をさらに含んでもよく、第３導電層（ＳＤ１層）のベース基板から離れる側に位置する第５導電層（ＳＤ２層）をさらに含んでもよい。

【0185】

例えば、第１走査駆動回路２１、第２走査駆動回路２２及び第３走査駆動回路２３内の各本の信号線は第１導電層～第５導電層に形成されてもよく、第１走査駆動回路２１、第２走査駆動回路２２及び第３走査駆動回路２３内の各トランジスタのソース及びドレインは第３導電層に形成されてもよく、第１走査駆動回路２１、第２走査駆動回路２２及び第３走査駆動回路２３内の走査信号線及び接続線は第１導電層、第２導電層又は第４導電層に形成されてもよく、第１走査駆動回路２１、第２走査駆動回路２２及び第３走査駆動回路２３内の各クロック信号線は第３導電層又は第５導電層に形成されてもよい。発光素子の第２端子に接続された第２電圧線ＶＳＳの第１部分８０２は第３導電層に形成されてもよい。周辺領域２０は、走査駆動回路（第１走査駆動回路２１、第２走査駆動回路２２及び第３走査駆動回路２３）のベース基板８０１から離れる側に形成された第４絶縁層８０３、第４絶縁層８０３のベース基板８０１から離れる側に形成された第２電圧線ＶＳＳの第２部分８０４、第２電圧線ＶＳＳの第２部分８０４のベース基板８０１から離れる側に形成された第５絶縁層８０５、第５絶縁層８０５のベース基板８０１から離れる側に形成された第１補助電極層８０６、第１補助電極層８０６のベース基板８０１から離れる側に形成された補助絶縁層８０７、及び補助絶縁層８０７のベース基板８０１から離れる側に形成された第２補助電極層８０８をさらに含む。

【0186】

例えば、第１補助電極層８０６は、表示領域の画素ユニットに含まれる発光素子の第１電極層（すなわち陽極層）と同層に設置され、例えば、第１補助電極層８０６の材料は第１電極層の材料と同じであってもよい。補助絶縁層８０７は表示領域に位置する画素定義層と同層に設置され、例えば、補助絶縁層８０７の材料は画素定義層の材料と同じであってもよく、補助絶縁層８０７と画素定義層は一体成形されてもよい。第２補助電極層８０８は表示領域に位置する第２電極層（すなわち陰極層）と同層に設置され、例えば、第２補助電極層８０８の材料は第２電極層の材料と同じであってもよく、第２補助電極層８０８と第２電極層は一体成形されてもよい。

【0187】

例えば、該ベース基板１０は、例えばガラス、プラスチック、石英又は他の適切な材料などを用いることができ、本開示の実施例はこれを制限しない。

【0188】

なお、例えば、半導体層の材料は、酸化物半導体、有機半導体又はアモルファスシリコン、多結晶シリコンなどを含んでもよく、例えば、酸化物半導体は金属酸化物半導体（例えば、インジウムガリウム亜鉛酸化物（ＩＧＺＯ））を含み、多結晶シリコンは低温多結晶シリコン又は高温多結晶シリコンなどを含み、本開示の実施例はこれを限定しない。なお、上記ソース及びドレインはｎ型不純物又はｐ型不純物がドープされた領域であってもよく、本開示の実施例はこれを制限しない。

【0189】

例えば、第３導電層の材料は、チタン、チタン合金、アルミニウム、アルミニウム合金、銅、銅合金又は他の任意の適切な複合材を含んでもよく、本開示の実施例はこれを限定しない。例えば、第１導電層及び第２導電層の材料は第３導電層の材料と同じであってもよく、ここで詳細な説明を省略する。

【0190】

例えば、第１絶縁層、第２絶縁層、第３絶縁層、第４絶縁層、第５絶縁層及び補助絶縁層の材料は、ＳｉＮｘ、ＳｉＯｘ、ＳｉＮｘＯｙなどの無機絶縁材料、有機樹脂などの有機絶縁材料、又は他の適切な材料を含んでもよく、本開示の実施例はこれを限定しない。

【0191】

例えば、発光素子の第１電極層（陽極層）及び第２電極層（陰極層）は、インジウムスズ酸化物（ＩＴＯ）又はインジウム亜鉛酸化物（ＩＺＯ）などの透明金属酸化物を含む材料で製造されてもよく、高い光透過率を有する。該発光素子の陽極層及び陰極層の材料は金属であり、例えば、金属は、マグネシウム、マグネシウム合金、アルミニウム又はアルミニウム合金などの材料であってもよい。第１補助電極層の材料は第１電極層の材料と同じであり、第２補助電極層の材料は第２電極層の材料と同じである。

【0192】

例えば、第１補助電極層８０６は第１走査駆動回路２１のベース基板から離れる側に位置し、第１補助電極層８０６には電極排気孔が設置される。第１転送電極３１の少なくとも一端と電極排気孔とは、ベース基板に垂直な方向に少なくとも部分的に重なり、及び／又は、第２転送電極５１の少なくとも一端と電極排気孔とは、ベース基板に垂直な方向に少なくとも部分的に重なる。

【0193】

例えば、補助絶縁層は少なくとも１つの開孔を有し、補助絶縁層の開孔サイズＢは以下の関係を満たし、

【数28】

式（１７）において、Ｂは補助絶縁層の開孔のサイズ、例えば第１方向（Ｘ軸方向）に沿ったサイズであり、Ｗ_ＥＭは第１走査駆動回路２１の第１方向におけるサイズであり、Ｗ_ＧＮは第２走査駆動回路２２の第１方向におけるサイズであり、Ｗ_ＧＰは第３走査駆動回路２３の第１方向におけるサイズである。

【0194】

式（１７）に基づき、周辺領域を合理的に利用して、陰極層と第２電圧線ＶＳＳとの効果的な当接を実現することができる。

【0195】

例えば、第１走査駆動回路２１、第２走査駆動回路２２及び第３走査駆動回路２３のうちの少なくとも１つと補助絶縁層８０７の少なくとも１つの開孔とは、ベース基板に垂直な方向に少なくとも部分的に重なる。

【0196】

例えば、第２電圧信号線ＧＮｖｇｈには複数の信号線排気孔が設置される。一例では、各信号線排気孔のサイズは以下の関係を満たし、

【数29】

式（１８）において、Ｈ１は信号線排気孔のサイズであり、Ｗ_{ｐｉｔｃｈ}は１つの画素ユニットの第１方向におけるサイズである。式（１８）に基づき、信号線排気孔のサイズを設定して、排気の機能を合理的に実現することができる。

【0197】

例えば、別の例では、信号線排気孔のサイズは以下の関係を満たし、

【数30】

式（１９）において、Ｈ１は信号線排気孔のサイズであり、Ｗ_{ＧＮｖｇｈ}は第２電圧信号線の平均線幅である。式（１９）に基づき、信号線排気孔のサイズを設定して、排気の機能を合理的に実現することができる。

【0198】

例えば、各第１シフトレジスタユニット２２１は第１スイッチングトランジスタを含む。隣接する２つの信号線排気孔の間の距離と第１スイッチングトランジスタのチャネルサイズとの間の差は所定の閾値よりも小さく、第１電圧信号線と第２容量の第１極との接続ビアは、隣接する２つの信号線排気孔の間に位置するか、又は信号線排気孔と少なくとも部分的に重なる。

【0199】

例えば、第１スイッチングトランジスタは、第１シフトレジスタユニット２２１内のトランジスタＧＮＴ１～ＧＮＴ１３のうちのいずれかであってもよい。第１シフトレジスタユニット２２１内のトランジスタＧＮＴ２～ＧＮＴ１３のチャネルアスペクト比は例えば以下の表２に示され、幅及び長さの単位は例えばμｍ（ミクロン）である。

【0200】

【表2】

【0201】

例えば、第１スイッチングトランジスタは、トランジスタＧＮＴ２～ＧＮＴ１３のうち幅が略３．５μｍのトランジスタであってもよく、第１スイッチングトランジスタは、例えばトランジスタＧＮＴ２、ＧＮＴ３、ＧＮＴ４、ＧＮＴ６、ＧＮＴ７、ＧＮＴ８、ＧＮＴ１３のうちの１つである。

【0202】

図１１Ａは本開示の少なくとも１つの実施例に係る別の表示基板の平面模式図である。図１１Ａに示すように、周辺領域は、上記第１走査駆動回路（ＥＭＧＯＡ）２１、第２走査駆動回路２２（ＧＮ）及び第３走査駆動回路（ＧＰ）２３に加えて、第４走査駆動回路（ＧＮ２）２４をさらに含んでもよく、第４走査駆動回路２４は、例えばＮ型トランジスタを駆動することに用いることができる。

【0203】

例えば、表示領域は、複数行の画素ユニットの第２リセットサブ回路（図２に示されるＢＴ７）にそれぞれ接続された複数本の第５ゲート走査信号線をさらに含む。第４走査駆動回路は、複数本の第５接続配線９１を介して複数本の第５ゲート走査信号線にそれぞれ接続されて、複数行の画素ユニットの第２リセットサブ回路に第２リセット制御信号をそれぞれ提供する。

【0204】

例えば、図１１Ａに示すように、第１走査駆動回路２１は、複数本の第１接続配線３０（図には１つのみ図示）及び複数本の第１ゲート走査信号線Ｅｉを介して各画素ユニットの第１発光制御トランジスタＢＴ５及び第２発光制御トランジスタＢＴ６に接続される。第２走査駆動回路２２は、複数本の第２接続配線４０及び複数本の第２ゲート走査信号線ＲＴｉを介して各画素ユニットの第１リセットトランジスタＢＴ１に接続され、第２走査駆動回路２２はさらに、複数本の第３接続配線５０及び複数本の第３ゲート走査信号線ＧＮｉを介して各画素ユニットの閾値補償トランジスタＢＴ２に接続される。第３走査駆動回路２３は、複数本の第４接続配線６０及び複数本の第４ゲート走査信号線ＧＰｉを介して各画素ユニットのデータ書き込みトランジスタＢＴ４に接続され、第４走査駆動回路２４は、複数本の第５接続配線９１及び複数本の第５ゲート走査信号線ＧＮｉ’を介して各画素ユニットの第２リセットトランジスタＢＴ７に接続され、この例では、第２リセットトランジスタＢＴ７はＮ型トランジスタであってもよい。図１１Ａには、複数本の第１接続配線３０のうちの１本、複数本の第１ゲート走査信号線Ｅｉのうちの１本、複数本の第２接続配線４０のうちの１本などのみが示され、図１１Ａは、接続関係を明確にし及び説明を容易にするためのものに過ぎず、第１接続配線、第１ゲート走査信号線などの線路の本数を制限するためのものではなく、各本の線路及びトランジスタの具体的な接続方式を制限するためのものでもない。以下の図１１Ｂ、図１１Ｃ及び図１１Ｄは同様である。

【0205】

例えば、第４走査駆動回路２４は第３走査駆動回路２３の表示領域１０から離れる側に位置し、各本の第５接続配線９１の抵抗値は第８抵抗値であり、第８抵抗値は第３抵抗値よりも大きい。第４走査駆動回路２４は第１走査駆動回路２１と第３走査駆動回路２３との間に位置してもよく、第８抵抗値は第１抵抗値よりも小さい。第４走査駆動回路２４は、第２走査駆動回路２２の表示領域１０に近い側に位置してもよく、第２走査駆動回路２２の表示領域１０から離れる側に位置してもよく、本開示はこれを制限しない。

【0206】

例えば、周辺領域は第５電圧信号線と、第６電圧信号線とをさらに含み、第４走査駆動回路は、第５電圧信号線に接続されて第２リセット制御信号の第１部分（例えばハイレベル部分）として第５電圧を出力し、第４走査駆動回路は、第６電圧信号線に接続されて第２リセット制御信号の第２部分（例えばローレベル部分）として第６電圧を出力する。第５電圧信号線の平均線幅は、第１電圧信号線の平均線幅よりも大きく、第３電圧信号線の平均線幅よりも小さく、第６電圧信号線の平均線幅は、第２電圧信号線の平均線幅よりも大きく、第４電圧信号線の平均線幅よりも小さい。

【0207】

図１１Ｂは本開示の少なくとも１つの実施例に係る別の表示基板の平面模式図である。図１１Ｂに示すように、周辺領域は、上記第１走査駆動回路（ＥＭＧＯＡ）２１、第２走査駆動回路２２（ＧＮ）及び第３走査駆動回路（ＧＰ）２３に加えて、第５走査駆動回路（ＥＭＧＯＡ２）２５をさらに含んでもよい。

【0208】

例えば、表示領域は、複数行の画素ユニットの発光制御サブ回路にそれぞれ接続された複数本の第６ゲート走査信号線をさらに含む。第５走査駆動回路２５は、複数本の第６接続配線９２を介して複数本の第６ゲート走査信号線にそれぞれ接続されて、複数行の画素ユニットの発光制御サブ回路に発光制御信号をそれぞれ提供する。

【0209】

例えば、いくつかの例では、第１走査駆動回路２１は、複数本の第１接続配線３０及び複数本の第１ゲート走査信号線Ｅｉを介して画素ユニットの第１発光制御トランジスタＢＴ５に接続され、第５走査駆動回路２５は、複数本の第６接続配線９２及び複数本の第６ゲート走査信号線Ｅｉ’を介して画素ユニットの第２発光制御トランジスタＢＴ６に接続される。第２走査駆動回路２２は、複数本の第２接続配線４０及び複数本の第２ゲート走査信号線ＲＴｉを介して各画素ユニットの第１リセットトランジスタＢＴ１に接続され、第２走査駆動回路２２はさらに、複数本の第３接続配線５０及び複数本の第３ゲート走査信号線ＧＮｉを介して各画素ユニットの閾値補償トランジスタＢＴ２に接続される。第３走査駆動回路２３は、複数本の第４接続配線６０及び複数本の第４ゲート走査信号線ＧＰｉを介して各画素ユニットのデータ書き込みトランジスタＢＴ４及び第２リセットトランジスタＢＴ７に接続される。この例では、第２リセットトランジスタＢＴ７はＰ型トランジスタであってもよい。

【0210】

図１１Ｃは本開示の少なくとも１つの実施例に係る別の表示基板の平面模式図である。図１１Ｃに示すように、周辺領域は、第１走査駆動回路（ＥＭＧＯＡ）２１、第２走査駆動回路２２（ＧＮ）、第３走査駆動回路（ＧＰ）２３、第４走査駆動回路（ＥＭＧＯＡ）２４及び第５走査駆動回路（ＥＭＧＯＡ２）２５を含んでもよい。

【0211】

例えば、第１走査駆動回路２１は、複数本の第１接続配線３０及び複数本の第１ゲート走査信号線Ｅｉを介して画素ユニットの第１発光制御トランジスタＢＴ５に接続され、第５走査駆動回路２５は、複数本の第６接続配線９２及び複数本の第６ゲート走査信号線Ｅｉ’を介して画素ユニットの第２発光制御トランジスタＢＴ６に接続される。第２走査駆動回路２２は、複数本の第２接続配線４０及び複数本の第２ゲート走査信号線ＲＴｉを介して各画素ユニットの第１リセットトランジスタＢＴ１に接続され、第２走査駆動回路２２はさらに、複数本の第３接続配線５０及び複数本の第３ゲート走査信号線ＧＮｉを介して各画素ユニットの閾値補償トランジスタＢＴ２に接続される。第３走査駆動回路２３は、複数本の第４接続配線６０及び複数本の第４ゲート走査信号線ＧＰｉを介して各画素ユニットのデータ書き込みトランジスタＢＴ４に接続される。第４走査駆動回路２４は、複数本の第５接続配線９１及び複数本の第５ゲート走査信号線ＧＮｉ’を介して各画素ユニットの第２リセットトランジスタＢＴ７に接続され、この例では、第２リセットトランジスタＢＴ７はＮ型トランジスタであってもよい。

【0212】

図１１Ｄは本開示の少なくとも１つの実施例に係る別の表示基板の平面模式図である。図１１Ｄに示すように、周辺領域は、第１走査駆動回路（ＥＭＧＯＡ）２１、第２走査駆動回路２２（ＧＮ）、第３走査駆動回路（ＧＰ）２３、第４走査駆動回路（ＥＭＧＯＡ）２４及び第５走査駆動回路（ＥＭＧＯＡ２）２５を含んでもよい。

【0213】

例えば、いくつかの例では、各画素ユニットは、第１発光制御トランジスタＢＴ５及び第２発光制御トランジスタＢＴ６に加えて、第３発光制御トランジスタＢＴ８をさらに含んでもよい。第１走査駆動回路２１は、複数本の第１接続配線３０及び複数本の第１ゲート走査信号線Ｅｉを介して画素ユニットの第１発光制御トランジスタＢＴ５及び第２発光制御トランジスタＢＴ６に接続され、第５走査駆動回路２５は、複数本の第６接続配線９２及び複数本の第６ゲート走査信号線Ｅｉ’を介して画素ユニットの第３発光制御トランジスタＢＴ８に接続される。例えば、第２走査駆動回路２２は、複数本の第２接続配線４０及び複数本の第２ゲート走査信号線ＲＴｉを介して各画素ユニットの第１リセットトランジスタＢＴ１に接続され、第２走査駆動回路２２はさらに、複数本の第３接続配線５０及び複数本の第３ゲート走査信号線ＧＮｉを介して各画素ユニットの閾値補償トランジスタＢＴ２に接続される。第３走査駆動回路２３は、複数本の第４接続配線６０及び複数本の第４ゲート走査信号線ＧＰｉを介して各画素ユニットのデータ書き込みトランジスタＢＴ４に接続される。第４走査駆動回路２４は、複数本の第５接続配線９１及び複数本の第５ゲート走査信号線ＧＮｉ’を介して各画素ユニットの第２リセットトランジスタＢＴ７に接続される。

【0214】

例えば、第５走査駆動回路２５は第３走査駆動回路２３の表示領域から離れる側に位置してもよく、各本の第６接続配線の抵抗値は第９抵抗値であり、第９抵抗値は第３抵抗値よりも大きい。第５走査駆動回路２５は第１走査駆動回路２１の表示領域から離れる側に位置してもよく、第９抵抗値は第１抵抗値よりも大きい。

【0215】

例えば、いくつかの例では、周辺領域は第６走査駆動回路をさらに含んでもよく、第６走査駆動回路は、Ｐ型トランジスタを駆動するように構成され得る。表示領域は、複数行の画素ユニットの発光制御サブ回路にそれぞれ接続された複数本の第７ゲート走査信号線をさらに含んでもよい。第６走査駆動回路は、複数本の第７接続配線を介して複数本の第７ゲート走査信号線にそれぞれ接続されて、複数行の画素ユニットの第２リセットサブ回路にリセット制御信号をそれぞれ提供する。この例では、第３走査駆動回路２３は、第４接続配線６０及び第４ゲート走査信号線を介して画素ユニットのデータ書き込みトランジスタＢＴ４に接続され、第６走査駆動回路は、第７接続配線及び第７ゲート走査信号線を介して画素ユニットの第２リセットトランジスタＢＴ７に接続され、この例では、第２リセットトランジスタＢＴ７はＰ型トランジスタであってもよい。

【0216】

例えば、表示領域側の周辺領域が複数の走査駆動回路を含む場合、複数の走査駆動回路に対して、走査駆動回路と表示領域との距離が近いほど、走査駆動回路に接続された接続配線上に設置された転送電極の数が少なくなる。複数の走査駆動回路は第１走査駆動回路と、第２走査駆動回路とを含み、接続配線は第１接続配線と、第２接続配線とを含む。

【0217】

例えば、周辺領域が第１走査駆動回路２１、第２走査駆動回路２２、第３走査駆動回路２３、第４走査駆動回路２４及び第５走査駆動回路２５を含む場合、第３走査駆動回路２３、第２走査駆動回路２２、第４走査駆動回路２４、第１走査駆動回路２１及び第５走査駆動回路２５が表示領域１０から順次離れると、第４接続配線６０、第３接続配線５０、第５接続配線９１、第１接続配線３０及び第６接続配線９２は順次長くなり、第４接続配線６０上に設置された転送電極の数、第３接続配線５０上に設置された転送電極の数、第５接続配線９１上に設置された転送電極の数、第１接続配線３０上に設置された転送電極の数及び第６接続配線９２上に設置された転送電極の数は順次増加して、各本の接続配線の間の抵抗差を小さくすることができる。

【0218】

本開示の少なくとも１つの実施例は表示パネルをさらに提供する。図１２は本開示の少なくとも１つの実施例に係る表示パネルの模式図である。図１２に示すように、該表示パネル１２００は本開示の任意の実施例で提供される表示基板１、例えば図１に示される表示基板１を含む。

【0219】

例えば、表示パネル１２００は、液晶表示パネル又は有機発光ダイオード（ＯＬＥＤ）表示パネルなどであってもよい。例えば、表示パネル１２００が液晶表示パネルである場合、表示基板１２００はアレイ基板であってもよく、カラーフィルタ基板であってもよい。表示パネル１２００が有機発光ダイオード表示パネルである場合、表示基板１２００はアレイ基板であってもよい。

【0220】

例えば、表示パネル１２００は矩形パネル、円形パネル、楕円形パネル又は多角形パネルなどであってもよい。また、表示パネル１２００は、平面パネルだけでなく、曲面パネル、さらには球面パネルであってもよい。

【0221】

例えば、表示パネル１２００はさらにタッチ機能を備えてもよく、すなわち表示パネル１２００はタッチ表示パネルであってもよい。

【0222】

例えば、表示パネル１２００は、携帯電話、タブレットコンピュータ、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲータなどの表示機能を有する任意の製品又は部材に適用できる。

【0223】

例えば、該表示パネル１２００はフレキシブル表示パネルであってもよく、それにより各種の実際の適用ニーズを満たすことができ、例えば、該表示パネル１２００は曲面スクリーンなどに適用できる。

【0224】

なお、該表示パネル１２００は、例えばデータ駆動回路、タイミングコントローラなどの他の部材をさらに含んでもよく、本開示の実施例はこれを限定しない。明確かつ簡潔にするために、本開示の実施例は、該表示パネル１２００の全ての構成ユニットを示していない。該表示パネル１２００の基本機能を実現するために、当業者は、具体的な必要に応じて他の図示されていない構造を提供、設置することができ、本開示の実施例はこれを制限しない。

【0225】

上記実施例で提供される表示パネル１２００の技術的効果については、本開示の実施例で提供される表示基板１の技術的効果を参照すればよく、ここで詳細な説明を省略する。

【0226】

以下の複数点を説明する必要がある。

【0227】

（１）本開示の実施例の図面は本開示の実施例に係る構造のみに関し、他の構造は通常の設計を参照すればよい。

【0228】

（２）矛盾しない場合、本開示の実施例及び実施例における特徴を互いに組み合わせて新たな実施例を得ることができる。

【0229】

以上は、本開示の例示的な実施形態に過ぎず、本開示の保護範囲を制限するためのものではなく、本開示の保護範囲は添付の特許請求の範囲により決定される。

【符号の説明】

【0230】

１ 表示基板
１０ 表示領域
１１ 画素ユニット
２０ 周辺領域
２１ 第１走査駆動回路
２２ 第２走査駆動回路
２３ 第３走査駆動回路
２４ 第４走査駆動回路
２５ 第５走査駆動回路
３０ 第１接続配線
４０ 第２接続配線
５０ 第３接続配線
６０ 第４接続配線
１０１ 第１表示サブ領域
１０２ 第２表示サブ領域
２１１ 第２シフトレジスタユニット
２２１ 第１シフトレジスタユニット
２２２ 第１、２、３追加シフトレジスタユニット
２３１ 第３シフトレジスタユニット
８０１ ベース基板
８０２ 第１部分
８０３ 第４絶縁層
８０４ 第２部分
８０５ 第５絶縁層
８０６ 第１補助電極層
８０７ 補助絶縁層
８０８ 第２補助電極層

【図1】

【図2】

【図3A】

【図3B】

【図4A】

【図4B】

【図5A】

【図5B】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11A】

【図11B】

【図11C】

【図11D】

【図12】

【国際調査報告】