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特表2024-532134スペーサ足部を有する相補型ＦＥＴ（ＣＦＥＴ）埋込み側壁コンタクト
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-09-05
(54)【発明の名称】スペーサ足部を有する相補型ＦＥＴ（ＣＦＥＴ）埋込み側壁コンタクト
(51)【国際特許分類】
H01L 21/336 20060101AFI20240829BHJP
H01L 21/3205 20060101ALI20240829BHJP
H01L 21/768 20060101ALI20240829BHJP
H01L 29/417 20060101ALI20240829BHJP
H01L 29/423 20060101ALI20240829BHJP
H01L 29/786 20060101ALI20240829BHJP
H01L 21/8238 20060101ALI20240829BHJP
【ＦＩ】
H01L29/78 301X
H01L29/78 301Y
H01L21/88 J
H01L21/90 A
H01L29/50 M
H01L29/58 G
H01L29/78 301S
H01L29/78 618C
H01L29/78 616L
H01L29/78 616S
H01L27/092 C
H01L27/092 D
H01L27/092 G
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024509056
(86)(22)【出願日】2022-07-07
(85)【翻訳文提出日】2024-02-15
(86)【国際出願番号】 CN2022104390
(87)【国際公開番号】W WO2023029746
(87)【国際公開日】2023-03-09
(31)【優先権主張番号】17/463,704
(32)【優先日】2021-09-01
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】シエ、ルイロン
(72)【発明者】
【氏名】チャン、ジンギュン
(72)【発明者】
【氏名】ヴェガ、レイナルド
(72)【発明者】
【氏名】チョン、カングオ
【テーマコード（参考）】
4M104
5F033
5F048
5F110
5F140
【Ｆターム（参考）】
4M104BB21
4M104BB22
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4M104BB30
4M104BB32
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(57)【要約】
ＣＦＥＴは、底部チャネル部分と、頂部チャネル部分と、底部チャネル部分と頂部チャネル部分との間のチャネル・アイソレータとを有するフィンを含む。ＣＦＥＴは、底部チャネル部分に接続された底部ソースまたはドレイン（Ｓ／Ｄ）領域と、頂部チャネル部分に接続された頂部Ｓ／Ｄ領域と、底部Ｓ／Ｄ領域と頂部Ｓ／Ｄ領域との間のソース－ドレイン・アイソレータとを有するソースおよびドレイン・スタックをさらに含む。ＣＦＥＴは、底部Ｓ／Ｄ領域のベース側壁部分に物理的に接続されたスペーサ足部と、底部Ｓ／Ｄ領域の上部側壁部分に物理的に接続された埋込みＳ／Ｄコンタクトとをさらに含む。ＣＦＥＴは、底部チャネル部分の周囲、頂部チャネル部分の周囲、およびチャネル・アイソレータの周囲に共通ゲートをさらに含むことができる。
【特許請求の範囲】
【請求項1】
底部チャネル部分、頂部チャネル部分、および前記底部チャネル部分と前記頂部チャネル部分との間のチャネル・アイソレータを備えるフィンと、前記底部チャネル部分に接続された底部ソースまたはドレイン（Ｓ／Ｄ）領域、前記頂部チャネル部分に接続された頂部Ｓ／Ｄ領域、および前記底部Ｓ／Ｄ領域と前記頂部Ｓ／Ｄ領域との間のソース－ドレイン・アイソレータを含むソースおよびドレイン・スタックと、
前記底部Ｓ／Ｄ領域のベース側壁部分に物理的に接続されたスペーサ足部と、
前記底部Ｓ／Ｄ領域の上部側壁部分に物理的に接続された埋込みＳ／Ｄコンタクトと
を備える、半導体デバイス。
【請求項2】
前記埋込みＳ／Ｄコンタクトが、埋込み電源レールにさらに物理的に接続されている、請求項１に記載の半導体デバイス。
【請求項3】
前記頂部Ｓ／Ｄ領域の上面に物理的に接続された頂部Ｓ／Ｄコンタクトをさらに備える、請求項２に記載の半導体デバイス。
【請求項4】
前記埋込みＳ／Ｄコンタクトの頂面が、前記ソース－ドレイン・アイソレータの頂面と前記ソース－ドレイン・アイソレータの底面との間にある、請求項１に記載の半導体デバイス。
【請求項5】
前記底部チャネル部分の周囲、前記頂部チャネル部分の周囲、および前記チャネル・アイソレータの周囲に共通ゲートを備える、請求項１に記載の半導体デバイス。
【請求項6】
前記埋込みＳ／Ｄコンタクトが、さらに、前記スペーサ足部の頂面に物理的に接続され、前記スペーサ足部の側壁に物理的に接続されている、請求項１に記載の半導体デバイス。
【請求項7】
前記底部Ｓ／Ｄ領域の頂面が、前記ソース－ドレイン・アイソレータによって完全に覆われている、請求項１に記載の半導体デバイス。
【請求項8】
第１の底部チャネル部分、第１の頂部チャネル部分、および前記第１の底部チャネル部分と前記第１の頂部チャネル部分との間の第１のチャネル・アイソレータを備える第１のフィン、ならびに第２の底部チャネル部分、第２の頂部チャネル部分、および前記第２の底部チャネル部分と前記第２の頂部チャネル部分との間の第２のチャネル・アイソレータを備える第２のフィンを備えるフィン対と、前記第１の底部チャネル部分および前記第２の底部チャネル部分に接続された底部ソースまたはドレイン（Ｓ／Ｄ）領域、前記第１の頂部チャネル部分および前記第２の頂部チャネル部分に接続された頂部Ｓ／Ｄ領域、前記底部Ｓ／Ｄ領域と前記頂部Ｓ／Ｄ領域との間のソース－ドレイン・アイソレータを含むソースおよびドレイン・スタックと、
前記第１の底部Ｓ／Ｄ領域のベース側壁部分に物理的に接続されたスペーサ足部と、
前記第１の底部Ｓ／Ｄ領域の上部側壁部分に物理的に接続された埋込みＳ／Ｄコンタクトと
を備える、半導体デバイス。
【請求項9】
前記埋込みＳ／Ｄコンタクトが、埋込み電源レールにさらに物理的に接続されている、請求項８に記載の半導体デバイス。
【請求項10】
前記第１の頂部Ｓ／Ｄ領域の上面に物理的に接続された頂部Ｓ／Ｄコンタクトをさらに備える、請求項９に記載の半導体デバイス。
【請求項11】
前記埋込みＳ／Ｄコンタクトの頂面が、前記ソース－ドレイン・アイソレータの頂面と前記ソース－ドレイン・アイソレータの底面との間にある、請求項８に記載の半導体デバイス。
【請求項12】
前記フィン対の周囲に共通ゲートをさらに備える、請求項８に記載の半導体デバイス。
【請求項13】
前記埋込みＳ／Ｄコンタクトが、さらに、前記スペーサ足部の頂面に物理的に接続され、前記スペーサ足部の側壁に物理的に接続されている、請求項８に記載の半導体デバイス。
【請求項14】
前記ソース－ドレイン・アイソレータの側壁が、前記底部Ｓ／Ｄ領域のそれぞれの側壁と同一平面上にあり、前記頂部Ｓ／Ｄ領域のそれぞれの側壁と同一平面上にある、請求項８に記載の半導体デバイス。
【請求項15】
基板上にスペーサ対を形成することと、前記スペーサ対の間にフィン・トレンチを形成することであり、前記フィン・トレンチが、底部フィン・チャネル領域の側壁を露出させ、頂部フィン・チャネル領域の側壁を露出させ、前記底部フィン・チャネル領域と前記頂部フィン・チャネル領域との間のフィン・チャネル・アイソレータの側壁を露出させる、前記形成することと、
前記スペーサ対の間の前記フィン・トレンチ内に、および前記底部フィン・チャネル領域の前記露出した側壁上に底部ソースまたはドレイン（Ｓ／Ｄ）領域を形成することと、
前記スペーサ対の間の前記フィン・トレンチ内に、および前記底部Ｓ／Ｄ領域上にソース－ドレイン・アイソレータを形成することと、
前記スペーサ対の間の前記フィン・トレンチ内に、および前記ソース－ドレイン・アイソレータ上に頂部Ｓ／Ｄ領域を形成することと、
前記スペーサ対の少なくとも１つのスペーサを部分的にリセスすることによってスペーサ足部を形成することと
を含む、半導体デバイスの製造方法。
【請求項16】
前記底部フィン・チャネル領域の周囲、前記フィン・チャネル・アイソレータの周囲、および前記頂部フィン・チャネル領域の周囲に犠牲ゲート構造体を形成することをさらに含む、請求項１５に記載の半導体デバイスの製造方法。
【請求項17】
前記基板上、ならびに前記スペーサ足部の周囲、前記底部Ｓ／Ｄ領域の周囲、前記ソース－ドレイン・アイソレータの周囲、および前記頂部Ｓ／Ｄ領域の周囲に犠牲層間誘電体（ＩＬＤ）を形成することをさらに含む、請求項１６に記載の半導体デバイスの製造方法。
【請求項18】
前記犠牲ＩＬＤを形成した後に、前記犠牲ゲート構造体を除去し、その代わりに置換ゲート構造体を形成することをさらに含む、請求項１７に記載の半導体デバイスの製造方法。
【請求項19】
前記基板上、ならびに前記スペーサ足部の周囲、前記底部Ｓ／Ｄ領域の周囲、前記ソース－ドレイン・アイソレータの周囲、および前記頂部Ｓ／Ｄ領域の周囲の前記犠牲ＩＬＤを除去することと、前記底部Ｓ／Ｄ領域および前記頂部Ｓ／Ｄ領域にそれぞれのイオンを注入することと
をさらに含む、請求項１８に記載の半導体デバイスの製造方法。
【請求項20】
前記底部Ｓ／Ｄ領域および前記頂部Ｓ／Ｄ領域にそれぞれのイオンを注入した後に、前記基板上、ならびに前記スペーサ足部の周囲、前記底部Ｓ／Ｄ領域の周囲、前記ソース－ドレイン・アイソレータの周囲、および前記頂部Ｓ／Ｄ領域の周囲に置換ＩＬＤを形成することと、前記置換ＩＬＤ内に埋込みコンタクト・トレンチを形成して、埋込み電源レール、前記スペーサ足部の一部、および前記底部Ｓ／Ｄ領域の側壁の一部を露出させることと、
前記埋込みコンタクト・トレンチ内に埋込みＳ／Ｄコンタクトを形成することであって、前記埋込みＳ／Ｄコンタクトが、前記埋込み電源レールを前記底部Ｓ／Ｄ領域の前記側壁の前記一部に物理的に接続する、前記形成することと
をさらに含む、請求項１９に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本出願の様々な実施形態は、一般に、半導体デバイス製造方法およびその結果得られる構造体に関する。より詳細には、様々な実施形態は、ＣＦＥＴの底部トランジスタのソースまたはドレイン（Ｓ／Ｄ）領域の底部または足部にスペーサ足部を有する埋込み側壁コンタクトを含む相補型電界効果トランジスタ（ＣＦＥＴ）に関する。
【発明の概要】
【0002】
本発明の一実施形態では、半導体デバイスが提示される。本デバイスは、底部チャネル部分と、頂部チャネル部分と、底部チャネル部分と頂部チャネル部分との間のチャネル・アイソレータとを有するフィンを含む。本デバイスは、底部チャネル部分に接続された底部ソースまたはドレイン（Ｓ／Ｄ）領域と、頂部チャネル部分に接続された頂部Ｓ／Ｄ領域と、底部Ｓ／Ｄ領域と頂部Ｓ／Ｄ領域との間のソース－ドレイン・アイソレータとを有するソースおよびドレイン・スタックをさらに含む。本デバイスは、底部Ｓ／Ｄ領域のベース側壁部分に物理的に接続されたスペーサ足部と、底部Ｓ／Ｄ領域の上部側壁部分に物理的に接続された埋込みＳ／Ｄコンタクトとをさらに含む。
【0003】
別の実施形態では、別の半導体デバイスが提示される。本デバイスは、第１のフィンおよび第２のフィンを含むフィン対を含む。第１のフィンは、第１の底部チャネル部分と、第１の頂部チャネル部分と、第１の底部チャネル部分と第１の頂部チャネル部分との間の第１のチャネル・アイソレータとを有する。第２のフィンは、第２の底部チャネル部分と、第２の頂部チャネル部分と、第２の底部チャネル部分と第２の頂部チャネル部分との間の第２のチャネル・アイソレータとを有する。本デバイスは、第１の底部チャネル部分および第２の底部チャネル部分に接続された底部ソースまたはドレイン（Ｓ／Ｄ）領域と、第１の頂部チャネル部分および第２の頂部チャネル部分に接続された頂部Ｓ／Ｄ領域と、底部Ｓ／Ｄ領域と頂部Ｓ／Ｄ領域との間のソース－ドレイン・アイソレータとを有するソースおよびドレイン・スタックを含む。本デバイスは、第１の底部Ｓ／Ｄ領域のベース側壁部分に物理的に接続されたスペーサ足部と、第１の底部Ｓ／Ｄ領域の上部側壁部分に物理的に接続された埋込みＳ／Ｄコンタクトとをさらに含む。
【0004】
本発明のさらに別の実施形態では、半導体デバイス製造方法が提示される。本方法は、基板上にスペーサ対を形成することを含む。本方法は、スペーサ対の間にフィン・トレンチを形成することをさらに含む。フィン・トレンチは、底部フィン・チャネル領域の側壁を露出させ、頂部フィン・チャネル領域の側壁を露出させ、底部フィン・チャネル領域と頂部フィン・チャネル領域との間のフィン・チャネル・アイソレータの側壁を露出させる。本方法は、スペーサ対の間のフィン・トレンチ内に、および底部チャネル領域の露出した側壁上に底部ソースまたはドレイン（Ｓ／Ｄ）領域を形成することをさらに含む。本方法は、スペーサ対の間のフィン・トレンチ内に、および底部Ｓ／Ｄ領域上にソース－ドレイン・アイソレータを形成することをさらに含む。本方法は、スペーサ対の間のフィン・トレンチ内に、およびソース－ドレイン・アイソレータ上に頂部Ｓ／Ｄ領域を形成することと、スペーサ対の少なくとも１つのスペーサを部分的にリセスすることによってスペーサ足部を形成することとをさらに含む。
【0005】
これらおよび他の実施形態、特徴、態様、および利点は、以下の説明、添付の特許請求の範囲、および添付の図面を参照してよりよく理解されるであろう。
【図面の簡単な説明】
【0006】
【図1】知られているＣＦＥＴを含む従来技術の半導体デバイスの斜視図である。
【図2】１つまたは複数の実施形態による、各製造作業後に示される半導体デバイスの断面図である。
【図3】１つまたは複数の実施形態による、各製造作業後に示される半導体デバイスの断面図である。
【図4】１つまたは複数の実施形態による、各製造作業後に示される半導体デバイスの断面図である。
【図5】１つまたは複数の実施形態による、各製造作業後に示される半導体デバイスの断面図である。
【図6】１つまたは複数の実施形態による、各製造作業後に示される半導体デバイスの断面図である。
【図7】１つまたは複数の実施形態による、各製造作業後に示される半導体デバイスの断面図である。
【図8】１つまたは複数の実施形態による、各製造作業後に示される半導体デバイスの断面図である。
【図9】１つまたは複数の実施形態による、各製造作業後に示される半導体デバイスの断面図である。
【図10】１つまたは複数の実施形態による、各製造作業後に示される半導体デバイスの断面図である。
【図11】１つまたは複数の実施形態による、各製造作業後に示される半導体デバイスの断面図である。
【図12】１つまたは複数の実施形態による、各製造作業後に示される半導体デバイスの断面図である。
【図13】１つまたは複数の実施形態による、各製造作業後に示される半導体デバイスの断面図である。
【図14】１つまたは複数の実施形態による、各製造作業後に示される半導体デバイスの断面図である。
【図15】１つまたは複数の実施形態による、各製造作業後に示される半導体デバイスの断面図である。
【図16】１つまたは複数の実施形態による、半導体デバイス製造方法を示すフロー図である。
【発明を実施するための形態】
【0007】
底部Ｓ／Ｄ領域の上の頂部ソースまたはドレイン（Ｓ／Ｄ）領域（例えば、ＰＦＥＴのＳ／Ｄ領域の上のＮＦＥＴのＳ／Ｄ領域、またはその逆）と、底部Ｓ／Ｄ領域の側壁上のスペーサ足部と、底部Ｓ／Ｄ領域の側壁と埋込み電源レールを物理的に接続する埋込み側壁コンタクトとを有するように形成された例示的なＣＦＥＴアーキテクチャの詳細な説明が本明細書で提供されるが、本明細書で説明される教示の実施態様は、本明細書に記載される特定のＦＥＴアーキテクチャに限定されないことを予め理解されたい。むしろ、本発明の実施形態は、現在知られているか、または後に開発される任意の他の適切なタイプのＦＥＴデバイスに関連して実施することが可能である。
【0008】
本発明の様々な実施形態が、関連する図面を参照して本明細書に記載されている。本発明の範囲から逸脱することなく、代替の実施形態を考案することができる。様々な接続および位置関係（例えば、上、下、隣接など）が、以下の説明および図面における要素間に記載されていることに留意されたい。これらの接続または位置関係あるいはその両方は、特に明記されない限り、直接的または間接的であってもよく、本発明は、この点に関して限定的であることは意図されていない。したがって、エンティティの結合は、直接的または間接的な結合のいずれかを指すことができ、エンティティ間の位置関係は、直接的または間接的な位置関係であり得る。間接的な位置関係の例として、本明細書における層「Ｂ」上に層「Ａ」を形成することへの言及は、層「Ａ」および層「Ｂ」の関連する特性および機能性が中間層によって実質的に変化しない限り、１つまたは複数の中間層（例えば、層「Ｃ」）が層「Ａ」と層「Ｂ」との間にある状況を含む。
【0009】
以下の説明の目的のために、用語「上」、「下」、「右」、「左」、「垂直」、「水平」、「頂部」、「底部」、およびそれらの派生語は、図面において配向されるように、記載された構造体および方法に関する。「上にある（ｏｖｅｒｌｙｉｎｇ）」、「の上に（ａｔｏｐ）」、「上に（ｏｎ ｔｏｐ）」、「上に位置する（ｐｏｓｉｔｉｏｎｅｄ ｏｎ）」または「の上に位置する（ｐｏｓｉｔｉｏｎｅｄ ａｔｏｐ）」という用語は、第１の構造体などの第１の要素が、第２の構造体などの第２の要素上に存在し、界面構造体などの介在要素が第１の要素と第２の要素との間に存在し得ることを意味する。「直接接触」などの用語は、第１の構造体などの第１の要素と、第２の構造体などの第２の要素とが、２つの要素の界面において中間の導電層、絶縁層または半導体層なしに接続されることを意味する。例えば、「第２の要素に対して選択的な第１の要素」のような「に対して選択的な」という用語は、第１の要素をエッチングすることができ、第２の要素がエッチ・ストップとして作用することができることを意味することに留意されたい。
【0010】
用語「約」、「実質的に」、「およそ」およびそれらの変形は、本出願の出願時に利用可能な装置に基づく特定の量の測定値に関連付けられた誤差の程度を含むことが意図されている。例えば、様々な材料間の実質的な共平面性は、±８％、±５％、±２％などの適切な製造公差、共平面材料間の差を含むことができる。
【0011】
簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）の製造に関連する従来の技術については、本明細書で詳細に説明する場合もあれば、説明しない場合もある。さらに、本明細書に記載される様々なタスクおよびプロセス・ステップは、本明細書で詳細に説明されない追加のステップまたは機能を有するより包括的な手順またはプロセスに組み込むことができる。特に、半導体デバイスおよび半導体ベースのＩＣの製造における様々なステップはよく知られており、したがって、簡潔にするために、多くの従来のステップは、本明細書では簡潔に言及されるだけであり、またはよく知られているプロセスの詳細を提供することなく完全に省略される。
【0012】
一般に、ＩＣにパッケージングされるマイクロチップを形成するために使用される様々なプロセスは、４つの一般的なカテゴリ、すなわち、膜堆積、除去／エッチング、半導体ドーピング、およびパターニング／リソグラフィに分類される。堆積は、ウエハ上に材料を成長させ、コーティングし、またはその他の方法で転写する任意のプロセスである。利用可能な技術としては、とりわけ、物理的気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、電気化学堆積（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、およびより最近では原子層堆積（ＡＬＤ）が挙げられる。除去／エッチングは、ウエハから材料を除去する任意のプロセスである。例としては、エッチング・プロセス（湿式または乾式）、および化学機械平坦化（ＣＭＰ）などが挙げられる。半導体ドーピングは、一般に拡散またはイオン注入あるいはその両方によって、例えばトランジスタのソースおよびドレインをドーピングすることによって電気的特性を変更することである。これらのドーピング・プロセスに続いて、炉アニールまたは急速熱アニール（ＲＴＡ）が行われる。アニーリングは、注入されたドーパントを活性化させる働きをする。導体（例えば、ポリシリコン、アルミニウム、銅など）および絶縁体（例えば、様々な形態の二酸化ケイ素、窒化ケイ素など）の両方の膜を使用して、トランジスタとそれらの構成要素を接続および分離する。半導体基板の様々な領域を選択的にドーピングすることにより、電圧の印加によって基板の導電度を変えることができる。これらの様々な構成要素の構造体を作成することによって、何百万ものトランジスタを構築し、一緒に配線して、現代のマイクロ電子デバイスの複雑な回路を形成することができる。半導体リソグラフィは、半導体基板上に３次元レリーフ像またはパターンを形成し、その後そのパターンを基板に転写することである。半導体リソグラフィでは、パターンは、フォトレジストと呼ばれる感光性ポリマによって形成される。トランジスタを構成する複雑な構造体と、回路の何百万ものトランジスタを接続する多数のワイヤとを構築するために、リソグラフィおよびエッチング・パターン転写ステップが複数回繰り返される。ウエハ上に印刷される各パターンは、以前に形成されたパターンに位置合わせされ、導体、絶縁体および選択的にドープされた領域が徐々に構築されて、最終的なデバイスが形成される。
【0013】
ここで、本発明の態様により具体的に関連する技術のより詳細な説明に目を向けると、トランジスタは、多種多様なＩＣにおいて一般的に見られる半導体デバイスである。トランジスタは本質的にスイッチである。しきい値電圧よりも大きな電圧がトランジスタのゲートに印加されると、スイッチがオンになり、電流がトランジスタを通って流れる。ゲートの電圧がしきい値電圧よりも小さい場合、スイッチがオフとなり、電流はトランジスタを通って流れない。
【0014】
半導体デバイスは、ウエハの活性領域に形成することができる。活性領域は、隣接する半導体デバイスを分離し、電気的に絶縁するために使用される絶縁領域によって画定される。例えば、複数の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を有する集積回路では、各ＭＯＳＦＥＴは、半導体材料の層にｎ型またはｐ型の不純物を注入することによって半導体層の活性領域に形成されたソースおよびドレインを有する。ソースとドレインとの間には、チャネル（またはボディ）領域が配置されている。ボディ領域の上方にはゲートが配置されている。ゲートおよびボディは、ゲート誘電体層によって離間されている。チャネルは、ソースとドレインを接続し、電流は、チャネルを通ってソースからドレインに流れる。電流の流れは、ゲートに印加される電圧によってチャネル領域に誘発される。
【0015】
本発明の１つまたは複数の実施形態は、底部Ｓ／Ｄ領域の上の頂部Ｓ／Ｄ領域、底部Ｓ／Ｄ領域の側壁上のスペーサ足部、および底部Ｓ／Ｄ領域と埋込み電源レールを物理的に接続する埋込みコンタクトに関して形成することができる製造方法およびその結果得られるＣＦＥＴ構造体も提供する。スペーサ足部は、埋込みコンタクトと半導体基板との短絡を防止することができる。添付の図面を参照することによって、本発明の実施形態による、このような製造方法およびその結果得られる半導体デバイス構造体について以下で詳細に説明する。
【0016】
図１は、知られているＣＦＥＴを含む従来技術の半導体デバイスの斜視図を示す。ＣＦＥＴは、ゲート・オール・アラウンド半導体デバイスの一種である。ＣＦＥＴでは、１つのトランジスタ（ｎＦＥＴまたはｐＦＥＴ）が別のトランジスタ（ｐＦＥＴまたはｎＦＥＴ）の上に積み重ねられる。例えば、ＣＦＥＴは、ｐＦＥＴトランジスタの上に１つのｎＦＥＴを積み重ねたり、ｎＦＥＴトランジスタの上に１つのｐＦＥＴを積み重ねたりすることができる。このようにｎＦＥＴとｐＦＥＴを折り重ねることで、ｎ－ｐ分離ボトルネックを解消し、セル活性領域のフットプリントを低減し、デバイスの全体的な効率を向上させることができる。
【0017】
図２は、１つまたは複数の実施形態による、製造作業後に示される半導体デバイス１００の断面図を示す。半導体デバイス１００は、底部Ｓ／Ｄ領域１４０の上の頂部Ｓ／Ｄ領域１４４（両方とも例えば図６に示される）、底部Ｓ／Ｄ領域１４０の側壁上のスペーサ足部１３２’（例えば図８に示される）、および底部Ｓ／Ｄ領域１４０の側壁を埋込み電源レール１２４に物理的に接続する埋込み側壁コンタクト１７６（例えば図１４に示される）を形成することができる様々な製造段階で、図２～図１５に描かれている。
【0018】
【0019】
関連付けられた製造作業の後、半導体デバイス１００は、基板１０２と、以下ではフィン１２０と呼ばれる１つまたは複数のチャネル・フィン１２０と、１つまたは複数のシャロー・トレンチ・アイソレーション（ＳＴＩ）領域１２２と、１つまたは複数の埋込み電源レール１２４と、ゲート・マスク１１２を上に有する１つまたは複数の犠牲ゲート１１０と、を含むことができる。
【0020】
基板１０２に適した材料の非限定的な例としては、Ｓｉ（シリコン）、歪みＳｉ、ＳｉＣ（炭化シリコン）、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコン・ゲルマニウム）、ＳｉＧｅ：Ｃ（シリコン－ゲルマニウム－カーボン）、Ｓｉ合金、Ｇｅ合金、ＩＩＩ－Ｖ族材料（例えば、ＧａＡｓ（ガリウム砒素）、ＩｎＡｓ（インジウム砒素）、ＩｎＰ（インジウム・リン）、またはアルミニウム砒素（ＡｌＡｓ））、ＩＩ－ＶＩ族材料（例えば、ＣｄＳｅ（カドミウム・セレン）、ＣｄＳ（硫化カドミウム）、ＣｄＴｅ（カドミウム・テルル）、ＺｎＯ（酸化亜鉛）、ＺｎＳｅ（セレン化亜鉛）、ＺｎＳ（硫化亜鉛）、またはＺｎＴｅ（テルル化亜鉛））、またはこれらの任意の組合せが挙げられる。半導体材料の他の非限定的な例としては、ＩＩＩ－Ｖ族材料、例えば、インジウム・リン（ＩｎＰ）、ガリウム砒素（ＧａＡｓ）、アルミニウム砒素（ＡｌＡｓ）、またはこれらの任意の組合せが挙げられる。ＩＩＩ－Ｖ族材料は、アルミニウム（Ａｌ）、ホウ素（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などの少なくとも１つの「ＩＩＩ族元素」と、窒素（Ｎ）、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などの少なくとも１つの「Ｖ族元素」とを含むことができる。基板１０２は、バルク半導体材料とすることができる。あるいは、図示されているように、基板１０２は、Ｓｉ基板１０４などの基板１０４と、基板１０４上のＳｉＯ絶縁体などの絶縁体１０６と、絶縁体１０６上のＳｉ半導体層１０８などの半導体層１０８とを含むことができる絶縁体上の基板（例えば、シリコン・オン・インシュレータ（ＳＯＩ）など）であってもよい。
【0021】
知られているパターニング、リソグラフィ、エッチングなどの技術を利用して、基板１０２の所望されない部分を除去することができ、一方、基板の所望される部分を保持し、フィン１２０を形成することができる。フィンは、自己整合二重パターニング（ＳＡＤＰ）、自己整合四重パターニング（ＳＡＱＰ）などの従来のパターニング技術によってパターニングすることができる。
【0022】
ＳＴＩ領域１２２またはその一部は、当技術分野で知られている誘電体などのＳＴＩ材料を基板１０２上およびフィン１２０上およびフィン１２０間に堆積させることによって形成することができる。ＳＴＩ領域１２２は、例えば、ＰＶＤ、ＣＶＤ、ＡＬＤなどによってＳＴＩ材料を堆積させ、その後、化学機械研磨（ＣＭＰ）を行うことによって形成されてもよい。当技術分野で知られているように、ＳＴＩ領域１２２は、隣接するＣＦＥＴ構成要素または特徴を少なくとも部分的に電気的に分離することができる。例示的なＳＴＩ領域１２２の材料は、共形のＳｉＮおよびＳｉＯ２オーバ・フィルの薄層であってもよい。
【0023】
知られているパターニング、リソグラフィ、エッチングなどの技術を利用して、埋込み電源レール・トレンチを、ＳＴＩ領域１２２またはその一部内に画定することができる。
【0024】
埋込み電源レール１２４が埋込み電源レール・トレンチ内に形成されてもよい。埋込み電源レール１２４は、窒化チタン（ＴｉＮ）接着層などの金属接着層を堆積させ、続いて、ＰＶＤ、ＣＶＤ、ＡＬＤ、めっきなどによって、コバルト（Ｃｏ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、銅（Ｃｕ）などの導電性埋込み電源レール金属を堆積させることによって形成されてもよい。その後、埋め込まれた電源レール金属は、ＣＭＰまたはリセスあるいはその両方によって平坦化されてもよい。その後、追加のＳＴＩ１２２材料を埋込み電源レール１２４上に堆積させることができ、ＳＴＩ誘電体は、所望に応じてリセスされてもよい。一部の実施形態では、ＳＴＩ領域１２２の頂面は、リセス後、フィン１２０内の絶縁体１０６の底面よりも下にあってもよい。一部の実施形態では、絶縁体１０６の上方の露出したフィン１２０の表面（例えば、露出したフィン１２０の半導体層１０８部分）は、頂部ＦＥＴの頂部チャネルを画定し、絶縁体１０６の下方の露出したフィン１２０の表面（例えば、露出したフィン１２０の基板１０４部分）は、底部ＦＥＴの底部チャネルを画定する。
【0025】
犠牲ゲート１１０が、ＳＴＩ領域１２２上およびフィン１２０上およびフィン１２０間に形成されてもよい。犠牲ゲート１１０は、ＰＶＤ、ＣＶＤ、ＡＬＤなどによって、犠牲ゲート材料、材料、または材料の層を堆積させることによって形成することができる。例示的な犠牲ゲート１１０材料は、アモルファスＳｉまたはポリＳｉが後に続く薄い酸化シリコン層であってもよい。
【0026】
一部の実施形態では、犠牲ゲート１１０材料層は、ＳＴＩ領域１２２上およびフィン１２０上およびフィン１２０間に形成することができる。その後、ゲート・マスク１１２層を、犠牲ゲート１１０材料層上に形成することができる。ゲート・マスク１１２層は、ハード・マスク層であってもよい。例示的なマスク１１２層材料は、窒化ケイ素（ＳｉＮ）、ＳｉＮと二酸化ケイ素（ＳｉＯ２）の組合せなどであってもよい。
【0027】
知られているパターニング、リソグラフィ、エッチングなどの技術を利用して、ゲート・マスク１１２の所望されない部分を除去し、その後、ゲート・ハード・マスクによって覆われていない犠牲ゲート１１０材料層をさらに除去することができ、一方、犠牲ゲート１１０材料層の所望される部分およびゲート・マスク１１２層の関連付けられた所望される部分を保持することができる。これらの保持された特徴は、ゲート・マスク１１２を上に有する犠牲ゲート１１０をそれぞれ形成することができる。犠牲ゲート１１０と関連付けられたゲート・マスク１１２とを組み合わせた構造体は、本明細書では犠牲ゲート構造体と呼ばれることがある。
【0028】
図３は、１つまたは複数の実施形態による、製造作業後に示される半導体構造体１００の断面図を示す。本製造作業において、犠牲プラグ１３０が、犠牲ゲート１１０によって覆われていないフィン１２０間の領域をピンチオフするか、またはその他の方法で充填するように形成されてもよい。
【0029】
犠牲プラグ１３０は、ＡＬＤなどによって共形材料を堆積させることによって形成することができる。例示的な犠牲プラグ１３０の材料は、酸化チタン（ＴｉＯｘ）、酸化アルミニウム（ＡｌＯｘ）、ＳｉＣなどであってもよいが、これらに限定されない。
【0030】
犠牲プラグ１３０は、ＳＴＩ領域１２２の頂面上のフィン１２０間に形成することができる。犠牲プラグ１３０の上面は、関連付けられたまたは物理的に接続されたフィン１２０の頂面と実質的に同一平面上にあってもよい。このような共平面性は、最初に犠牲プラグ１３０材料を堆積させて（例えば、ＡＬＤ）、狭いフィン１２０間の空間を完全に充填し、その後、犠牲プラグ材料１３０を等方的にエッチ・バックして、隣接するフィン１２０のそれぞれの対向する側壁間の、ＳＴＩ領域１２２上方のキャビティ内の犠牲プラグ１３０材料以外の余分な犠牲プラグ１３０材料を除去することによって達成することができる。
【0031】
図４は、１つまたは複数の実施形態による、製造作業後に示される半導体構造体１００の断面図を示す。本製造作業において、スペーサ１３２が、フィン１２０の側壁上および犠牲ゲート構造体の側壁上に形成されてもよい。
【0032】
スペーサ１３２は、ＣＶＤ、ＡＬＤなどによって共形誘電材料を堆積させることによって形成することができる。例示的なスペーサ１３２の材料は、ＳｉＮ、ＳｉＢＣＮ、ＳｉＯＣＮ、ＳｉＯＣなどであってもよいが、これらに限定されない。
【0033】
スペーサ１３２は、ＳＴＩ領域１２２上、フィン１２０上およびその周囲、犠牲プラグ１３０上、ならびに犠牲ゲート構造体上およびその周囲にスペーサ１３２材料の層を堆積させることによって形成されてもよい。
【0034】
スペーサ１３２層は、約５ｎｍ～約１５ｎｍの厚さを有することができるが、他の厚さも企図される範囲内にある。スペーサ１３２層は、約７未満、約５未満などの誘電率を有する低ｋ材料とすることができる。スペーサ１３２の堆積後、スペーサ１３２層の水平部分は、例えば、異方性エッチング・プロセスによって除去されてもよく、一方、スペーサ１３２層の所望される部分は、スペーサ１３２を形成するために保持されてもよい。したがって、形成されたスペーサ１３２は、犠牲ゲート構造体の垂直側壁上およびフィン１２０の垂直側壁上に効果的に形成され得る。
【0035】
図５は、１つまたは複数の実施形態による、製造作業後に示される半導体構造体１００の断面図を示す。本製造作業では、フィン１２０を部分的にリセスし、スペーサ１３２間の犠牲プラグ１３０を除去することによって、フィン・トレンチ１３４を形成することができる。フィン・トレンチ１３４は、フィン１２０内に形成された空洞または凹部であってもよい。
【0036】
フィン１２０および犠牲プラグ１３０の所望されない部分は、知られているパターニング、リソグラフィ、およびエッチング技術によって除去することができる。一部の実施形態では、フィン１２０および犠牲プラグ１３０の所望されない部分は、図示されているように、Ｘ断面では隣接する犠牲ゲート構造体の対向するスペーサ１３２間で除去されてもよく、Ｙ断面ではスペーサ１３２間で除去されてもよい。フィン・トレンチ１３４の底面は、ＳＴＩ領域１２２の頂面と同一平面上にあってもよい。フィン１２０はフィン・トレンチ１３４によってリセスされ得るため、フィン１２０の頂面も、ＳＴＩ領域１２２の頂面と同一平面上にあってもよい。
【0037】
フィン・トレンチ１３４は、スペーサ１３２のそれぞれの対向する垂直側壁を露出させることができ、基板１０４の底部ウェル表面およびそれぞれの対向する垂直側壁を形成することができ、絶縁体１０６のそれぞれの対向する垂直側壁を形成することができ、半導体層１０８のそれぞれの対向する垂直側壁を形成することができる。このようなそれぞれの垂直側壁は、その上方の犠牲ゲート構造体に関連付けられたスペーサ１３２の外側側壁と同一平面上にあってもよい。
【0038】
図６は、１つまたは複数の実施形態による、製造作業後に示される半導体構造体１００の断面図を示す。本製造作業では、底部Ｓ／Ｄ領域１４０および頂部Ｓ／Ｄ領域１４４がフィン・トレンチ１３４内に形成されてもよい。
【0039】
底部Ｓ／Ｄ領域１４０は、露出した半導体表面（例えば、基板１０４および半導体層１０８）上にエピタキシャルに形成され、その後、Ｓ／Ｄエピタキシ材料をリセスして、フィン１２０の半導体層１０８の上に成長したＳ／Ｄエピタキシ材料を除去する。続いて、底部Ｓ／Ｄ領域１４０の上にＳ／Ｄアイソレータ１４２を堆積させ、その後、Ｓ／Ｄアイソレータ１４２材料をリセスして、半導体層１０８の側壁を露出させる。続いて、露出したフィン表面１０８上に頂部Ｓ／Ｄ領域１４４を形成することができる。
【0040】
一部の実施形態では、底部Ｓ／Ｄ領域１４０の頂面は、基板１０４の頂面よりも上にあるか、基板１０４の頂面と実質的に同一平面上にあるか、または基板１０４の頂面と同一平面上にある。同様に、頂部Ｓ／Ｄ領域１４４の底面は、半導体層１０８の底面よりも下にあるか、半導体層１０８の底面と実質的に同一平面上にあるか、または半導体層１０８の底面と同一平面上にある。したがって、Ｓ／Ｄアイソレータ１４２の頂面および底面は、絶縁体１０６の頂面と底面との間にある可能性がある。
【0041】
他の実施形態では、底部Ｓ／Ｄ領域１４０の頂面は、基板１０４の頂面よりも下にある。同様に、頂部Ｓ／Ｄ領域１４４の底面は、半導体層１０８の底面よりも上にある。したがって、絶縁体１０６の頂面および底面は、アイソレータ１４２の頂面と底面との間にある可能性がある。
【0042】
一部の実施形態では、底部Ｓ／Ｄ領域１４０および頂部Ｓ／Ｄ領域１４４は、１つまたは複数の露出した半導体表面（例えば、基板１０４および半導体層１０８）からＳ／Ｄ材料をエピタキシャル成長させることによって、フィン・トレンチ１３４内に形成されてもよい。例示的なＳ／Ｄ領域１４０／１４４の材料は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣなどであってもよいが、これらに限定されない。
【0043】
エピタキシャル材料は、気体または液体前駆体から成長させることができる。エピタキシャル材料は、気相エピタキシ（ＶＰＥ）、分子線エピタキシ（ＭＢＥ）、液相エピタキシ（ＬＰＥ）、または他の適切なプロセスを使用して成長させることができる。エピタキシャルＳｉ、ＳｉＧｅ、またはＳｉＣ、あるいはその組合せは、ｐＦＥＴまたはｎＦＥＴ内に含まれるドーパントに応じて、ドーパントすなわち、ｎ型ドーパント（例えば、リンもしくは砒素）またはｐ型ドーパント（例えば、ホウ素もしくはガリウム）を添加することによって、堆積中にドープする（インシトゥでドープする）ことができる。
【0044】
「エピタキシャル成長または堆積あるいはその両方」および「エピタキシャルに形成されたまたは成長させたあるいはその両方」という用語は、ある半導体材料（結晶材料）の別の半導体材料（結晶材料）の堆積表面上での成長を意味し、成長させる半導体材料（結晶オーバレイヤ）は、堆積表面の半導体材料（シード材料）と実質的に同じ結晶特性を有する。エピタキシャル堆積プロセスでは、堆積原子が堆積表面の原子の結晶配列に配向するように表面上を動き回るのに十分なエネルギーで堆積原子が半導体基板の堆積表面に到達するように、ソースガスによって提供される化学反応物が制御され、システム・パラメータが設定される。したがって、エピタキシャル成長させた半導体材料は、エピタキシャル成長させた材料が形成された堆積表面と実質的に同じ結晶特性を有する。例えば、｛１００｝配向された結晶表面上に堆積させたエピタキシャル成長半導体材料は、｛１００｝配向をとる。本発明の一部の実施形態では、エピタキシャル成長または堆積プロセスあるいはその両方は、半導体表面上での形成に対して選択的であり、一般に、二酸化ケイ素または窒化ケイ素表面などの露出した表面には材料を堆積させない。
【0045】
本発明の一部の実施形態では、エピタキシャル半導体材料の堆積のためのガス源は、シリコン含有ガス源、ゲルマニウム含有ガス源、またはそれらの組合せを含むことができる。例えば、エピタキシャル・シリコン層は、シラン、ジシラン、トリシラン、テトラシラン、ヘキサクロロジシラン、テトラクロロシラン、ジクロロシラン、トリクロロシラン、メチルシラン、ジメチルシラン、エチルシラン、メチルジシラン、ジメチルジシラン、ヘキサメチルジシラン、およびこれらの組合せからなる群から選択されるシリコン・ガス源から堆積させることができる。エピタキシャル・ゲルマニウム層は、ゲルマン、ジゲルマン、ハロゲルマン、ジクロロゲルマン、トリクロロゲルマン、テトラクロロゲルマン、およびこれらの組合せからなる群から選択されるゲルマニウム・ガス源から堆積させることができる。エピタキシャル・シリコン・ゲルマニウム合金層は、このようなガス源の組合せを利用して形成することができる。水素、窒素、ヘリウム、およびアルゴンのようなキャリア・ガスを使用することができる。
【0046】
Ｓ／Ｄアイソレータ１４２が、スペーサ１３２間の底部Ｓ／Ｄ領域１４０上のフィン・トレンチ１３４内および絶縁体１０６間に形成されてもよい。Ｓ／Ｄアイソレータ１４２は、ＰＶＤ、ＣＶＤ、ＡＬＤなどによって、誘電体材料、材料、または材料の層を堆積させることによって形成されてもよい。例示的なＳ／Ｄアイソレータ１４２の材料は、ＳｉＯ２、薄いＳｉＮライナとＳｉＯ２との組合せなどであってもよい。一部の実施形態では、Ｓ／Ｄアイソレータ１４２の材料は、その材料が底部Ｓ／Ｄ領域１４０を、頂部Ｓ／Ｄ領域１４４から電気的に絶縁する、十分に電気的に絶縁するなどができるように選択される。
【0047】
一部の実施形態では、図示されているように、Ｓ／Ｄアイソレータ１４２の材料層は、スペーサ１３２間の底部Ｓ／Ｄ領域１４０上のフィン・トレンチ１３４内および絶縁体１０６間に形成されてもよく、ＳＴＩ領域１２２上およびスペーサ１３２の側壁上に形成されてもよい。Ｓ／Ｄアイソレータ１４２の材料層の厚さは、Ｓ／Ｄアイソレータ１４２の材料層が、半導体層１０８の底面と同一平面上、実質的に同一平面上、またはそれよりも下にある頂面を有するように選択することができる。
【0048】
図７は、１つまたは複数の実施形態による、製造作業後に示される半導体構造体１００の断面図を示す。本製造作業では、フィン・トレンチ１３４の外側のＳ／Ｄアイソレータ１４２の材料層を除去し、一方、フィン・トレンチ１３４内のＳ／Ｄアイソレータ１４２の材料層を保持することによって、Ｓ／Ｄアイソレータ１４２を形成することができる。
【0049】
知られているパターニング、リソグラフィ、エッチングなどの技術を利用して、Ｓ／Ｄアイソレータ１４２の材料層の所望されない部分を除去することができ、一方、Ｓ／Ｄアイソレータ１４２の材料層の所望される部分を保持することができる。これらの保持された特徴は、底部Ｓ／Ｄ領域１４０と頂部Ｓ／Ｄ領域１４４との間にあり、それらを少なくとも部分的に電気的に絶縁するＳ／Ｄアイソレータ１４２をそれぞれ形成することができる。底部Ｓ／Ｄ領域１４０、Ｓ／Ｄアイソレータ１４２、および頂部Ｓ／Ｄ領域１４４の製造されたスタックは、本明細書ではＳ／Ｄ領域スタックと呼ばれることがある。
【0050】
図８は、１つまたは複数の実施形態による、製造作業後に示される半導体構造体１００の断面図を示す。本製造作業では、犠牲ゲート構造体の周囲のスペーサ１３２は保護されてもよく、一方、Ｓ／Ｄ領域スタックに関連付けられたスペーサ１３２は部分的にリセスされてもよい。
【0051】
犠牲ゲート構造体の周囲のスペーサ１３２は、犠牲ゲート構造体の周囲のスペーサ１３２を部分的にリセスし、その上に犠牲ゲート構造体の周囲にスペーサ・キャップ１５０を形成することによって保護することができる。このようなプロセスでは、ＯＰＬなどの犠牲材料がＯＰＬリセスに続いて形成され得るため、Ｓ／Ｄ領域１４０およびＳ／Ｄ領域１４４のそれぞれの側壁上にあるスペーサ１３２は、ＯＰＬによって保護され、一方、犠牲ゲート構造体の側壁上にあるスペーサ１３２の頂部は露出されて、除去され得る。
【0052】
その後、ＴｉＯｘ、ＡｌＯｘ、ＳｉＯ２、ＳｉＣＯ、またはＳｉＣなどの共形ライナを犠牲ゲート構造体の周囲のスペーサ１３２上に堆積させることによってスペーサ・キャップ１５０を形成することができ、続いて異方性エッチングを行ってスペーサ・キャップ１５０を水平面から除去することができる。次に、犠牲ＯＰＬを、例えばＮ２／Ｈ２アッシングなどによって除去することができる。スペーサ・キャップ１５０は、犠牲ゲート構造体の周囲のスペーサ１３２がさらにリセスされるまたは除去されるのを阻止することができる。犠牲ゲート構造体の周囲のスペーサ１３２の除去をこのように局所的に停止することにより、このスペーサ１３２を所望の場所に保持することができ、一方、Ｓ／Ｄ領域スタックの側壁上のスペーサ１３２をさらにリセスすることが可能になる。Ｓ／Ｄ領域スタックの側壁上のスペーサ１３２は、異方性エッチング・プロセスによってさらにリセスされてもよい。ＳＴＩ領域１２２上およびＳ／Ｄ領域スタックの側壁上（例えば、底部Ｓ／Ｄ領域１４０の側壁上）にあるスペーサ１３２の一部は、保持され得て、スペーサ足部１３２’を形成する。
【0053】
図９は、１つまたは複数の実施形態による、製造作業後に示される半導体構造体１００の断面図を示す。本製造作業では、犠牲層間誘電体（ＩＬＤ）１５８が形成されてもよく、犠牲ゲート構造体が除去されてもよく、その代わりに置換ゲート構造体が形成されてもよい。
【0054】
犠牲ＩＬＤ１５８は、ＰＶＤ、ＣＶＤ、ＡＬＤなどによって誘電体材料を堆積させることによって形成されてもよい。例示的なＩＬＤ１５８の材料は、ＳｉＯ２、ＳｉＮの後にＳｉＯ２が続く薄いライナ、アモルファスＳｉなどであってもよいが、これらに限定されない。
【0055】
ＩＬＤ１５８は、半導体構造体１００内の割れ目、トレンチ内などに形成されることがある。例えば、ＩＬＤ１５８は、隣接する犠牲ゲート構造体のスペーサ１３２間上のトレンチ内、Ｓ／Ｄ領域スタックの周囲のフィン・トレンチ１３４内、およびスペーサ足部１３２’上に形成されてもよい。その後、半導体構造体１００の頂面は、例えばＣＭＰなどによって平坦化されてもよい。例えば、ＩＬＤ１５８、スペーサ１３２、犠牲ゲート構造体などのそれぞれの頂面は、同一平面上にあってもよい。
【0056】
犠牲ゲート構造体（例えば、マスク１１２および犠牲ゲート１１０）は、知られているパターニング、リソグラフィ、エッチングなどの技術によって除去され得て、置換ゲート・トレンチを形成することができる。置換ゲート・トレンチは、フィン１２０の側壁または側面の少なくとも一部を露出させることができる。例えば、置換ゲート・トレンチは、フィン１２０の半導体層１０８、アイソレータ１０６、および基板１０４の側壁または側面の少なくとも一部を露出させることができる。
【0057】
置換ゲート構造体は、ゲート誘電体ライナを堆積させ、仕事関数金属１６０を堆積させ、（必要な場合は）仕事関数金属１６０をリセスし、続いて置換ゲート・トレンチ内にＰＶＤ、ＣＶＤ、ＡＬＤなどによってゲート・キャップ１６２材料を形成することによって形成されてもよい。例示的なゲート誘電体材料は、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、ＨｆＺｒＯ２、ＨｆＡｌＯｘ、ＨｆＳｉＯｘなどであってもよいが、これらに限定されない。例示的な仕事関数金属１６０材料は、ＴｉＮ、ＴｉＣ、ＴｉＡｌＣ、ＴａＮなどであってもよいが、これらに限定されない。仕事関数金属１６０の堆積後、ＷまたはＡｌなどの低抵抗導電性ゲート金属をさらに堆積させることができる。例示的なゲート・キャップ１６２材料は、窒化物、ＳｉＢＣＮ、ＳｉＯＣＮ、ＳｉＯＣなどであってもよいが、これらに限定されない。
【0058】
置換ゲート構造体は、置換ゲート構造体が（例えば、半導体層１０８、アイソレータ１０６、および基板１０４上に形成された）フィン１２０の側壁または側面の露出部分の周囲またはその上に形成されるように、フィン１２０の周囲に形成されてもよい。そのため、置換ゲート構造体は、２つの垂直に積み重ねられたＦＥＴに対する共通ゲートとして機能することができる。例えば、置換ゲート構造体は、頂部Ｓ／Ｄ領域１４４およびそれらの間のフィン１２０チャネル領域１０９を含む頂部ＦＥＴと、底部Ｓ／Ｄ領域１４０およびそれらの間のフィン１２０チャネル領域１０５を含む底部ＦＥＴとの共通ゲートであってもよい。
【0059】
図１０は、１つまたは複数の実施形態による、製造作業後に示される半導体構造体１００の断面図を示す。本製造作業では、犠牲ＩＬＤ１５８を除去することができる。知られているパターニング、リソグラフィ、エッチングなどの技術を利用して、犠牲ＩＬＤ１５８を除去し、それによってその下にある半導体構造体１００を露出させることができる。例えば、隣接する置換ゲート構造体間および頂部Ｓ／Ｄ領域１４４上の犠牲ＩＬＤ１５８を除去して、隣接する置換ゲート構造体のスペーサ１３２を露出させ、頂部Ｓ／Ｄ領域１４４を露出させ、底部Ｓ／Ｄ領域１４０を露出させることなどができる。同様に、ＳＴＩ領域１２２上、スペーサ足部１３２’上、およびＳ／Ｄ領域スタックの周囲の犠牲ＩＬＤ１５８を除去して、ＳＴＩ領域１２２を露出させ、スペーサ足部１３２’を露出させることなどができる。
【0060】
図１１は、１つまたは複数の実施形態による、製造作業後に示される半導体構造体１００の断面図を示す。本製造作業では、Ｓ／Ｄ領域スタックを洗浄することができ、適切なＳ／Ｄ領域１４０、１４４処理を注入することができる。例えば、底部Ｓ／Ｄ領域１４０および頂部Ｓ／Ｄ領域１４４（それらの側壁を含む）を露出させた後、そのような領域へのプレアモルファス化注入が施されてもよい。例えば、適切な場合は、Ｓｉ、Ｇｅ、Ｘｅ注入を底部Ｓ／Ｄ領域１４０、頂部Ｓ／Ｄ領域１４４に施して、その表面をアモルファス化することができる。表面のアモルファス化により、このようなそれぞれの領域と、それに関連付けられた図１５に描かれているようなＳ／Ｄコンタクト１７６またはコンタクト１８２などのＳ／Ｄコンタクトとの間の電気抵抗を低減することができる。
【0061】
図１２は、１つまたは複数の実施形態による、製造作業後に示される半導体構造体１００の断面図を示す。本製造作業では、ＩＬＤ１７２を形成することができる。ＩＬＤ１７２は、ＰＶＤ、ＣＶＤ、ＡＬＤなどによって誘電体材料を堆積させることによって形成されてもよい。例示的なＩＬＤ１７２の材料は、ＳｉＯ２、ＳｉＮの後にＳｉＯ２が続く薄いライナなどであってもよいが、これらに限定されない。
【0062】
ＩＬＤ１７２は、半導体構造体１００内の割れ目、トレンチ内などに形成されることがある。例えば、ＩＬＤ１７２は、隣接する置換ゲート構造体のスペーサ１３２間のトレンチ内に形成され、Ｓ／Ｄ領域スタックの周囲に形成され、スペーサ足部１３２’上に形成されることがある。その後、半導体構造体１００の頂面は、例えばＣＭＰなどによって平坦化されてもよい。例えば、ＩＬＤ１７２、スペーサ１３２、置換ゲート構造体（例えば、ゲート・キャップ１６２の頂面）などのそれぞれの頂面は、同一平面上にあってもよい。
【0063】
図１３は、１つまたは複数の実施形態による、製造作業後に示される半導体構造体１００の断面図を示す。本製造作業では、メタライゼーション・コンタクト・トレンチ１７４をＩＬＤ１７２内に形成することができる。
【0064】
知られているパターニング、リソグラフィ、およびエッチング技術によって、ＩＬＤ１７２の所望されない部分を除去し、それによってメタライゼーション・コンタクト・トレンチ１７４を形成して、底部Ｓ／Ｄ領域１４０の側壁または側面の少なくとも一部を露出させ、埋込み電源レール１２４の少なくとも一部を露出させることができる。メタライゼーション・コンタクト・トレンチ１７４は、露出した埋込み電源レール１２４の上方のＳＴＩ領域１２２の部分をさらに露出させることができ、スペーサ足部１３２’の一部をさらに露出させることができ、Ｓ／Ｄアイソレータ１４２の側壁または側面の少なくとも一部をさらに露出させることができ、頂部Ｓ／Ｄ領域１４４の側壁または側面の少なくとも一部をさらに露出させることができ、頂部Ｓ／Ｄ領域１４４の頂面の少なくとも一部をさらに露出させることができ、隣接する置換ゲート構造体の対向するスペーサ１３２のそれぞれの側壁または側面の少なくとも一部をさらに露出させることができる。一部の実施形態では、図示されているように、埋込み電源レール１２４の一部は、メタライゼーション・コンタクト・トレンチ１７４によって部分的にリセスされることがある。
【0065】
図１４は、１つまたは複数の実施形態による、製造作業後に示される半導体構造体１００の断面図を示す。本製造作業では、メタライゼーション・コンタクト・トレンチ１７４内に底部コンタクト・メタライゼーション（ＢＣＭ）１７６を形成することができる。
【0066】
ＢＣＭ１７６は、メタライゼーション・コンタクト・トレンチ１７４内で、埋込み電源レール１２４の少なくとも一部上、および底部Ｓ／Ｄ領域１４０の側面または側壁の少なくとも一部上に形成されてもよい。ＢＣＭ１７６は、スペーサ足部１３２’の周囲のメタライゼーション・コンタクト・トレンチ１７４内に形成されてもよい。
【0067】
ＢＣＭ１７６は、シリサイド・ライナを堆積させ、続いて接着層を堆積させ、導電性金属を堆積させることによって形成されてもよい。例示的なシリサイド・ライナ材料には、Ｔｉ、Ｎｉ、ＮｉＰｔなどが含まれる。例示的な接着層材料は、ＴｉＮ、ＴａＮなどであってもよいが、これらに限定されない。例示的な導電性金属は、Ｃｏ、Ｗ、Ｃｕ、Ｒｕなどであってもよいが、これらに限定されない。導電性金属の堆積後、形成されたＢＣＭ１７６の頂面を除去または平坦化するために、金属リセスが適用されてもよい。
【0068】
一部の実施形態では、図示されているように、ＢＣＭ１７６の頂面は、Ｓ／Ｄアイソレータ１４２の頂面と底面との間にあってもよい。他の実施形態では、ＢＣＭ１７６の頂面は、Ｓ／Ｄアイソレータ１４２の頂面よりも下にあってもよく、ＢＣＭ１７６の頂面は、Ｓ／Ｄアイソレータ１４２の底面よりも下にあってもよい、などである。一部の実施形態では、ＢＣＭ１７６の頂面とＳ／Ｄアイソレータ１４２の頂面との間の距離は、図１５に示すように、メタライゼーション・コンタクト・トレンチ１７４を充填するために使用される選択された誘電体材料によって、ＢＣＭ１７６を頂部Ｓ／Ｄ領域１４４から適切に電気的に絶縁するように選択されてもよい。
【0069】
特定の実施形態では、ＢＣＭ１７６は、スペーサ足部１３２’に自己整合して形成される。例えば、メタライゼーション・コンタクト・トレンチ１７４が形成される際に、メタライゼーション・コンタクト・トレンチ１７４の底部が底部Ｓ／Ｄ領域１４０の下に位置するフィン１２０から離れるように、ＩＬＤ１７２およびＳＴＩ１２２が、スペーサ足部１３２’に対して選択的に除去され得る。この保持されたスペーサ足部１３２’、およびメタライゼーション・コンタクト・トレンチ１７４とこれらのフィン１２０との間のＳＴＩ領域１２２は、形成されたＢＣＭ１７６とフィン１２０との間の電気的短絡を防止することができる。
【0070】
図１５は、１つまたは複数の実施形態による、製造作業後に示される半導体構造体１００の断面図を示す。本製造作業では、ＢＣＭ１７６上にＩＬＤ１７２’を形成してメタライゼーション・コンタクト・トレンチ１７４を充填することができ、頂部コンタクト・メタライゼーション（ＴＣＭ）１８２が、頂部コンタクト・メタライゼーション・トレンチ１８０内の頂部Ｓ／Ｄ領域１４４上に形成される。
【0071】
ＩＬＤ１７２’は、ＰＶＤ、ＣＶＤ、ＡＬＤなどによる誘電体材料を堆積させることによって、メタライゼーション・コンタクト・トレンチ１７４を充填するようにＢＣＭ１７６上に形成されてもよい。例示的なＩＬＤ１７２’の材料は、ＳｉＯ２、ＳｉＮの後にＳｉＯ２が続く薄いライナなどであってもよいが、これらに限定されない。一部の実施形態では、ＩＬＤ１７２’は、ＩＬＤ１７２と同じまたは異なる材料であってもよい。ＩＬＤ１７２’は、半導体構造体１００内の割れ目、トレンチ内などに形成されることがある。例えば、ＩＬＤ１７２’は、メタライゼーション・コンタクト・トレンチ１７４内のＢＣＭ１７６上に形成されてもよく、残りの露出したＳ／Ｄ領域スタックの周囲などに形成されてもよい。
【0072】
メタライゼーション・コンタクト・トレンチ１７４内のＢＣＭ１７６上にＩＬＤ１７２’を形成した後、頂部Ｓ／Ｄ領域１４４の少なくとも一部を露出させるために、ＩＬＤ１７２内またはＩＬＤ１７２’内あるいはその両方にメタライゼーション・コンタクト・トレンチ１８０を形成することができる。例えば、知られているパターニング、リソグラフィ、およびエッチング技術によって、ＩＬＤ１７２またはＩＬＤ１７２’あるいはその両方の所望されない部分を除去して、メタライゼーション・コンタクト・トレンチ１８０を形成することができる。メタライゼーション・コンタクト・トレンチ１８０は、頂部Ｓ／Ｄ領域１４４の頂面の少なくとも一部を露出させることができる。メタライゼーション・コンタクト・トレンチ１８０は、隣接する置換ゲート構造体の対向するスペーサ１３２のそれぞれの側壁または側面の少なくとも一部をさらに露出させることができる。
【0073】
ＴＣＭ１８２は、メタライゼーション・コンタクト・トレンチ１８０内で、頂部Ｓ／Ｄ領域１４４の少なくとも一部上、および隣接する置換ゲート構造体の対向するスペーサ１３２のそれぞれの側壁または側面上に形成することができる。ＴＣＭ１８２は、シリサイド・ライナを堆積させ、続いて接着層を堆積させ、導電性金属を堆積させることによって形成することができる。
【0074】
その後、半導体構造体１００の頂面は、例えばＣＭＰなどによって平坦化されてもよい。例えば、ＩＬＤ１７２、１７２’、スペーサ１３２、置換ゲート構造体（例えば、ゲート・キャップ１６２の頂面）、ＴＣＭ１８２などのそれぞれの頂面は、同一平面上にあってもよい。
【0075】
図示されているように、半導体構造体１００は、Ｓ／Ｄアイソレータ１４２によって頂部Ｓ／Ｄ領域１４４から分離された底部Ｓ／Ｄ領域１４０を含むことができるＣＦＥＴを含むように形成され得る。ＣＦＥＴは、１つまたは複数のフィン１２０のチャネル領域１０９に物理的に接続され、１つまたは複数のフィン１２０のチャネル領域１０５に物理的に接続され得る共通置換ゲート構造体をさらに含むことができる。チャネル領域１０９およびチャネル領域１０５は、底部Ｓ／Ｄ領域１４０および頂部Ｓ／Ｄ領域１４４にも物理的に接続されてもよい。チャネル領域１０９とチャネル領域１０５との間のアイソレータ１０６の一部は、チャネル・アイソレータと呼ばれることがある。共通置換ゲート構造体は、当技術分野で知られているように、ＢＥＯＬゲート・コンタクトに電気的に接続されてもよい。各頂部Ｓ／Ｄ領域１４４は、ＴＣＭ１８２にさらに接続されてもよく、各底部Ｓ／Ｄ領域１４０は、ＢＣＭ１７６にさらに接続されてもよい。ＴＣＭ１８２は、当技術分野で知られているように、ＢＥＯＬゲート・コンタクトに電気的に接続されてもよい。ＣＦＥＴは、底部Ｓ／Ｄ領域１４０の底部にスペーサ足部１３２’をさらに含むことができる。スペーサ足部１３２’は、底部Ｓ／Ｄ領域１４０の下に全体的に位置する残りのフィン１２０または基板１０４あるいはその両方からＢＣＭ１７６を物理的にかつ少なくとも部分的に電気的に分離することができる。
【0076】
図１６は、１つまたは複数の実施形態による、半導体デバイス１００の製造方法２００を示すフロー図である。方法２００は、ブロック２０２で始まり、続いて、基板上に１つまたは複数のマルチ・チャネル・フィン１２０を形成することができる（ブロック２０４）。例えば、第１のフィン１２０および第２のフィン１２０（すなわち、フィン対）が、基板１０２上または基板１０２内に形成されてもよい。マルチ・チャネル・フィンは、アイソレータ１０６によって上部チャネル部分１０９からそれぞれ分離された下部チャネル部分１０５を含むことができる。
【0077】
方法２００は、続いて、ＳＴＩ領域内に埋込み電源レール１２４を形成することができる（ブロック２０６）。例えば、ＳＴＩ領域１２２材料を形成することができ、ＳＴＩ領域１２２材料を平坦化して、フィン１２０マスク１１２の頂面上で停止させることができ、埋込み電源レール・トレンチをＳＴＩ領域１２２材料内に形成することができ、埋込み電源レール１２４を埋込み電源レール・トレンチ内に形成することができ、埋込み電源レール１２４を平坦化またはリセスあるいはその両方を行うことができ、さらなるＳＴＩ領域１２２材料を形成することができ、追加のＳＴＩ領域１２２材料を平坦化して、フィン１２０マスク１１２の頂面上で停止させることができ、ＳＴＩ領域１２２材料をリセスすることができ、フィン上にあり得るマスクを除去することができる、などである。
【0078】
方法２００は、続いて、デュアル・チャネル・フィンの周囲のＳＴＩ領域上に犠牲ゲート構造体を形成することができる（ブロック２０８）。犠牲ゲート構造体は、犠牲ゲート１１０材料層をＳＴＩ領域１２２上に、ならびにフィン１２０上およびフィン１２０間に堆積させることによって形成されてもよい。その後、ゲート・マスク１１２層を犠牲ゲート１１０材料層上に形成することができる。犠牲ゲート１１０材料層の所望されない部分および関連付けられたゲート・マスク１１２層の所望されない部分は除去されてもよく、一方、犠牲ゲート１１０材料層の所望される部分および関連付けられたゲート・マスク１１２層の所望される部分は保持されてもよい。これらの保持された特徴は、ゲート・マスク１１２を上に有する犠牲ゲート１１０を含むことができる犠牲ゲート構造体をそれぞれ形成することができる。
【0079】
方法２００は、続いて、ＳＴＩ領域１２２上のフィン１２０間に、またはフィン１２０に隣接して、あるいはその両方で、犠牲プラグ１３０を形成することができる（ブロック２１０）。犠牲プラグ１３０は、フィン１２０間の領域をピンチオフまたはその他の方法で充填することができる。方法２００は、続いて、フィン１２０の露出した側壁上および犠牲ゲート構造体の側壁上にスペーサ１３２を形成することができる（ブロック２１２）。例えば、２つのフィン１２０が形成される場合、スペーサ１３２は、第１のフィン１２０の外側に面する側壁上、および第２のフィン１２０の外側に面する側壁上に形成されてもよい。同様に、スペーサ１３２は、犠牲ゲート１１０およびゲート・マスク１１２のそれぞれの同一平面上の側壁上に形成されてもよい。例えば、１つのフィン１２０が形成される場合、スペーサ１３２は、フィン１２０側壁上の第１の犠牲プラグ１３０の外側に面する側壁上、およびフィン上の第２の犠牲プラグ１３０の外側に面する側壁上に形成されてもよい。
【0080】
方法２００は、続いて、フィン１２０をリセスし、スペーサ１３２間の犠牲プラグ１３０をリセスすることによって、フィン・トレンチ１３４を形成することができる（ブロック２１４）。フィン・トレンチ１３４は、第１のフィン１２０および第２のフィン１２０内に形成された空洞または凹部であてもよい。フィン１２０および犠牲プラグ１３０の所望されない部分は、Ｘ断面では隣接する犠牲ゲート構造体の対向するスペーサ１３２間で除去されてもよく、Ｙ断面ではスペーサ１３２間で除去されてもよい。フィン・トレンチ１３４は、スペーサ１３２のそれぞれの対向する垂直側壁を露出させることができ、基板１０４の底部ウェル表面およびそれぞれの対向する垂直側壁を形成することができ、絶縁体１０６のそれぞれの対向する垂直側壁を形成することができ、半導体層１０８のそれぞれの対向する垂直側壁を形成することができる。このようなそれぞれの垂直側壁は、その上方の犠牲ゲート構造体に関連付けられたスペーサ１３２の外側側壁と同一平面上にあってもよい。
【0081】
方法２００は、続いて、ＳＴＩ領域１２２上のスペーサ１３２間にＳ／Ｄ領域１４０を形成することができる（ブロック２１６）。例えば、Ｘ断面では、底部Ｓ／Ｄ領域１４０は、それぞれの第１のフィン１２０および第２のフィン１２０の基板１０４の露出したフィン・トレンチ１３４表面上に形成されてもよく、それぞれの第１のフィン１２０および第２のフィン１２０の絶縁体１０６の露出したフィン・トレンチ１３４表面上に部分的に形成されてもよい。Ｙ断面では、底部Ｓ／Ｄ領域１４０は、スペーサ１３２の内側対向面の露出したフィン・トレンチ１３４表面上に形成されてもよく、部分的にリセスされた第１のフィン１２０および第２のフィン１２０上、ならびに第１のフィン１２０と第２のフィン１２０との間のＳＴＩ領域１２２上に形成されてもよい。
【0082】
方法２００は、続いて、底部Ｓ／Ｄ領域１４０上にＳ／Ｄアイソレータ１４２を形成することができる（ブロック２１８）。Ｓ／Ｄアイソレータ１４２は、底部Ｓ／Ｄ領域１４０上に形成されてもよい。Ｓ／Ｄアイソレータ１４２は、絶縁体１０６の露出したフィン・トレンチ１３４表面上に形成されてもよい。一部の実施形態では、Ｓ／Ｄアイソレータ１４２材料層は、スペーサ１３２間の底部Ｓ／Ｄ領域１４０上のフィン・トレンチ１３４内および絶縁体１０６間に形成されてもよく、ＳＴＩ領域１２２上およびスペーサ１３２の側壁上に形成されてもよい。
【0083】
方法２００は、続いて、スペーサ１３２間のＳ／Ｄアイソレータ上に頂部Ｓ／Ｄ領域１４４を形成することができる（ブロック２２０）。例えば、Ｘ断面では、頂部Ｓ／Ｄ領域１４４は、第１のフィン１２０および第２のフィン１２０のそれぞれの半導体層１０８の露出したフィン・トレンチ１３４表面上に形成されてもよく、第１のフィン１２０および第２のフィン１２０のそれぞれの絶縁体１０６の露出したフィン・トレンチ１３４表面上に部分的に形成されてもよい。Ｙ断面では、頂部Ｓ／Ｄ領域１４４は、スペーサ１３２の内側対向面の露出したフィン・トレンチ１３４表面上に形成されてもよい。
【0084】
方法２００は、続いて、スペーサ１３２を部分的に除去して、ＳＴＩ領域１２２上および底部Ｓ／Ｄ領域１４０の下部または底部側壁上にスペーサ足部１３２’を形成することができる（ブロック２２２）。スペーサ足部１３２’は、Ｓ／Ｄ領域スタックの側壁上に配置された、または側壁に関連付けられたスペーサ１３２を部分的にリセスしながら、犠牲ゲート構造体の周囲に配置されたスペーサ１３２を保護することによって形成されてもよい。ＳＴＩ領域１２２上およびＳ／Ｄ領域スタックの側壁上（例えば、底部Ｓ／Ｄ領域１４０の側壁上）にあるスペーサ１３２の部分が保持され得て、スペーサ足部１３２’を形成する。
【0085】
方法２００は、続いて、犠牲ゲート構造体を除去し、その代わりに置換ゲート構造体を形成することができる（ブロック２２４）。犠牲ゲート構造体は、知られているパターニング、リソグラフィ、エッチングなどの技術によって除去されてもよく、置換ゲート・トレンチを形成することができる。置換ゲート・トレンチは、フィン１２０の側壁または側面の少なくとも一部を露出させることができる。例えば、置換ゲート・トレンチは、フィン１２０の半導体層１０８、アイソレータ１０６、および基板１０４の側壁または側面の少なくとも一部を露出させることができる。
【0086】
置換ゲート構造体は、置換ゲート・トレンチ内に、ゲート誘電体ライナを堆積させることによって、仕事関数金属１６０を堆積させることによって、およびゲート・キャップ１６２材料を堆積させることによって形成されてもよい。置換ゲート構造体は、置換ゲート構造体が（例えば、半導体層１０８、アイソレータ１０６、および基板１０４上に形成された）フィン１２０の側壁または側面の露出部分の周囲またはその上に形成されるように、第１のフィン１２０および第２のフィン１２０の周囲に形成されてもよい。そのため、置換ゲート構造体は、２つの垂直に積み重ねられたＦＥＴに対する共通ゲートとして機能することができる。例えば、置換ゲート構造体は、頂部Ｓ／Ｄ領域１４４と、それらの間の第１のフィン１２０および第２のフィン１２０チャネル領域１０９とを含む頂部ＦＥＴと、底部Ｓ／Ｄ領域１４０と、それらの間の第１のフィン１２０および第２のフィン１２０チャネル領域１０５とを含む底部ＦＥＴとの共通ゲートであってもよい。
【0087】
方法２００は、続いて、Ｓ／Ｄ領域１４０またはＳ／Ｄ領域１４４あるいはその両方の処理を実行することができる（ブロック２２６）。例えば、適切な場合は、Ｓｉ、Ｇｅ、Ｘｅ注入を底部Ｓ／Ｄ領域１４０、頂部Ｓ／Ｄ領域１４４に施して、その表面をアモルファス化することができる。表面のアモルファス化により、このようなそれぞれの領域と、それに関連付けられたＳ／Ｄコンタクトとの間の電気抵抗を低減することができる。
【0088】
方法２００は、続いて、ＳＴＩ領域上、スペーサ足部１３２’上、下部Ｓ／Ｄ領域１４０上、Ｓ／Ｄアイソレータ１４２上、およびＳ／Ｄ領域１４４上にＩＬＤ１７２を形成することができる（ブロック２２８）。
【0089】
方法２００は、続いて、ＩＬＤ１７２内にメタライゼーション・コンタクト・トレンチ１７４を形成することができる（ブロック２３０）。メタライゼーション・コンタクト・トレンチ１７４は、足部の側壁または側面または底部Ｓ／Ｄ領域１４０の底部領域の少なくとも一部を露出させ、埋込み電源レール１２４の少なくとも一部を露出させることができる。メタライゼーション・コンタクト・トレンチ１７４は、露出した埋込み電源レール１２４の上方のＳＴＩ領域１２２の一部をさらに露出させることができ、スペーサ足部１３２’の一部をさらに露出させることができ、Ｓ／Ｄアイソレータ１４２の側壁または側面の少なくとも一部をさらに露出させることができ、頂部Ｓ／Ｄ領域１４４の側壁または側面の少なくとも一部をさらに露出させることができ、頂部Ｓ／Ｄ領域１４４の頂面の少なくとも一部をさらに露出させることができ、隣接する置換ゲート構造体の対向するスペーサ１３２のそれぞれの側壁または側面の少なくとも一部をさらに露出させることができる。
【0090】
方法２００は、続いて、メタライゼーション・コンタクト・トレンチ１７４内にＢＣＭ１７６を形成することができる（ブロック２３２）。ＢＣＭ１７６は、メタライゼーション・コンタクト・トレンチ１７４内で、埋込み電源レール１２４の少なくとも一部上、および底部Ｓ／Ｄ領域１４０の側面または側壁の少なくとも一部上に形成することができる。ＢＣＭ１７６は、スペーサ足部１３２’の周囲のメタライゼーション・コンタクト・トレンチ１７４内にさらに形成されてもよい。一部の実施態様では、ＢＣＭ１７６は、スペーサ足部１３２’に自己整合して形成される。
【0091】
方法２００は、続いて、ＩＬＤ１７２またはＩＬＤ１７２’あるいはその両方の内部にメタライゼーション・コンタクト・トレンチ１８０を形成して、頂部Ｓ／Ｄ領域１４４の少なくとも一部を露出させることができる（ブロック２３４）。例えば、知られているパターニング、リソグラフィ、およびエッチング技術によって、ＩＬＤ１７２またはＩＬＤ１７２’あるいはその両方の所望されない部分を除去して、メタライゼーション・コンタクト・トレンチ１８０を形成することができる。メタライゼーション・コンタクト・トレンチ１８０は、頂部Ｓ／Ｄ領域１４４の頂面の少なくとも一部を露出させることができる。メタライゼーション・コンタクト・トレンチ１８０は、隣接する置換ゲート構造体の対向するスペーサ１３２のそれぞれの側壁または側面の少なくとも一部をさらに露出させることができる。
【0092】
方法２００は、続いて、頂部Ｓ／Ｄ領域１４４上にＴＣＭ１８２を形成することができる（ブロック２３６）。ＴＣＭ１８２は、メタライゼーション・コンタクト・トレンチ１８０内で、頂部Ｓ／Ｄ領域１４４の少なくとも一部上、および隣接する置換ゲート構造体の対向するスペーサ１３２のそれぞれの側壁または側面上に形成することができる。その後、半導体構造体１００の頂面は、例えばＣＭＰなどによって平坦化されてもよい。例えば、ＩＬＤ１７２、１７２’、スペーサ１３２、置換ゲート構造体（例えば、ゲート・キャップ１６２の頂面）、ＴＣＭ１８２などのそれぞれの頂面は、同一平面上にあってもよい。方法２００は、ブロック２３８で終了することができる。
【0093】
本明細書に示される方法フロー図は例示的なものである。実施形態の範囲から逸脱することなく、本明細書に記載された図面または動作に対する多くの変形形態があり得る。例えば、動作は、異なる順序で実行することができ、または動作を追加、削除、もしくは修正することができる。これらの変形はすべて、適用可能な特許請求される実施形態の一部と考えられる。
【0094】
本発明の様々な実施形態の説明は、例示の目的で提示されているが、網羅的であること、または説明される実施形態に限定されることは意図されていない。多くの変更形態および変形形態が本発明の範囲から逸脱せずに当業者には明らかであろう。本明細書で使用される用語は、実施形態の原理、実際の用途、または市場で見出される技術に対する技術的改善を最もよく説明するために、または他の当業者が本明細書に記載される実施形態を理解することを可能にするために選択された。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【国際調査報告】