▶ インターナショナル・ビジネス・マシーンズ・コーポレーションの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-09-05
(54)【発明の名称】積層された相補型電界効果トランジスタ
(51)【国際特許分類】
H01L 21/336 20060101AFI20240829BHJP
H01L 21/8238 20060101ALI20240829BHJP
【ＦＩ】
H01L29/78 301P
H01L29/78 301S
H01L29/78 301H
H01L27/092 E
H01L27/092 C
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024509077
(86)(22)【出願日】2022-07-22
(85)【翻訳文提出日】2024-02-15
(86)【国際出願番号】 CN2022107374
(87)【国際公開番号】W WO2023029804
(87)【国際公開日】2023-03-09
(31)【優先権主張番号】17/463,878
(32)【優先日】2021-09-01
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】シェ、ルイロン
(72)【発明者】
【氏名】ゾウ、フイメイ
(72)【発明者】
【氏名】ワン、ミャオミャオ
(72)【発明者】
【氏名】レズニチェク、アレクサンダー
【テーマコード（参考）】
5F048
5F140
【Ｆターム（参考）】
5F048AA01
5F048AC03
5F048BA03
5F048BA14
5F048BA15
5F048BB09
5F048BB11
5F048BB19
5F048BC01
5F048BD06
5F048BF02
5F048BF06
5F048BF07
5F048BF16
5F140AB03
5F140BA01
5F140BA05
5F140BA06
5F140BA09
5F140BA10
5F140BA16
5F140BB05
5F140BD04
5F140BD05
5F140BD07
5F140BD11
5F140BE09
5F140BE10
5F140BF03
5F140BF05
5F140BF06
5F140BF07
5F140BF10
5F140BF42
5F140BG11
5F140BG12
5F140BG14
5F140BG27
5F140BG28
5F140BG30
5F140BG40
5F140BH05
5F140BH06
5F140BJ05
5F140BJ06
5F140BJ07
5F140BJ08
5F140BJ10
5F140BK28
5F140BK29
5F140BK30
5F140CC02
5F140CC03
5F140CC08
5F140CE07
(57)【要約】
相補型電界効果トランジスタ（ＣＦＥＴ）構造体は、第２のトランジスタの上方に配置された第１のトランジスタと、第２のトランジスタの第２のソース／ドレイン領域の上方に配置された第１のトランジスタの第１のソース／ドレイン領域とを含み、第２のソース／ドレイン領域は、第１のソース／ドレイン領域の真下にリセスされたノッチを含む。
【特許請求の範囲】
【請求項1】
ＣＦＥＴ（相補型電界効果トランジスタ）構造体であって、第２のトランジスタの上方に配置された第１のトランジスタと、
前記第２のトランジスタの第２のソース／ドレイン領域の上方に配置された前記第１のトランジスタの第１のソース／ドレイン領域と
を含み、前記第２のソース／ドレイン領域は、前記第１のソース／ドレイン領域の真下にリセスされたノッチを含む、ＣＦＥＴ構造体。
【請求項2】
前記ノッチ内に配置され、前記第１のソース／ドレイン領域の底面と接触する第１の誘電体材料を更に含む、請求項１に記載のＣＦＥＴ構造体。
【請求項3】
前記第１のソース／ドレイン領域と接触して配置された金属コンタクトを更に含む、請求項１に記載のＣＦＥＴ構造体。
【請求項4】
前記第２のソース／ドレイン領域と接触して配置された第２の金属コンタクトを更に含む、請求項１に記載のＣＦＥＴ構造体。
【請求項5】
前記第１のソース／ドレイン領域および前記第２のソース／ドレイン領域に隣接して配置された金属ゲート構造体を更に含む、請求項１に記載のＣＦＥＴ構造体。
【請求項6】
前記第１のトランジスタがｎＦＥＴを含む、請求項１に記載のＣＦＥＴ構造体。
【請求項7】
前記第１のトランジスタがｐＦＥＴを含む、請求項１に記載のＣＦＥＴ構造体。
【請求項8】
ＣＦＥＴ（相補型電界効果トランジスタ）構造体であって、第２のトランジスタの上方に配置された第１のトランジスタと、
前記第２のトランジスタの対の第２のソース／ドレイン領域の上方に配置された前記第１のトランジスタの対の第１のソース／ドレイン領域と
を含み、前記対の第２のソース／ドレイン領域のそれぞれが、対応する第１のソース・ドレイン領域の真下にリセスされたノッチを含む、ＣＦＥＴ構造体。
【請求項9】
前記第１のトランジスタと前記第２のトランジスタとの間に配置された第１の誘電体材料を更に含み、前記第１の誘電材料が前記ノッチに配置される、請求項８に記載のＣＦＥＴ構造体。
【請求項10】
前記第１のソース／ドレイン領域の１つと接触して配置された第１の金属コンタクトを更に含む、請求項８に記載のＣＦＥＴ構造体。
【請求項11】
前記第２のソース／ドレイン領域の１つと接触して配置された第２の金属コンタクトを更に含む、請求項８に記載のＣＦＥＴ構造体。
【請求項12】
前記対の第１のソース／ドレイン領域と前記対の第２のソース／ドレイン領域との間に配置された金属ゲート構造体を更に含む、請求項８に記載のＣＦＥＴ構造体。
【請求項13】
前記第１のトランジスタがｎＦＥＴを含む、請求項８に記載のＣＦＥＴ構造体。
【請求項14】
前記第１のトランジスタがｐＦＥＴを含む、請求項８に記載のＣＦＥＴ構造体。
【請求項15】
半導体デバイスの製造方法であって、電界効果トランジスタのチャネル素子の積層されたセットを形成することと、
第１のトランジスタ用の第１のソース／ドレイン領域を形成することと、
前記第１のソース／ドレイン領域の上面にリセスされたノッチを形成することと、
前記ノッチ内および前記第１のソース／ドレイン領域の上方に絶縁層を形成することと、
前記ノッチの上方に第２のトランジスタ用の第２のソース／ドレイン領域を形成することと
を含む方法。
【請求項16】
前記第１のトランジスタおよび前記第２のトランジスタを含む相補型電界効果トランジスタ積層体を形成することを更に含む、請求項１５に記載の半導体デバイスの製造方法。
【請求項17】
前記第１のソース／ドレイン領域に接続する第１のソース／ドレイン・コンタクトを形成することを更に含む、請求項１５に記載の半導体デバイスの製造方法。
【請求項18】
前記第２のトランジスタのソース／ドレイン領域に接続する第２のソース／ドレイン・コンタクトを形成することを更に含む、請求項１５に記載の半導体デバイスの製造方法。
【請求項19】
前記第１のトランジスタがｎＦＥＴを含む、請求項１５に記載の半導体デバイスの製造方法。
【請求項20】
前記ソース／ドレイン領域の少なくとも１つと接触するｈｉｇｈ－ｋ金属ゲート構造体を形成することを更に含む、請求項１５に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は一般に、積層された相補型電界効果トランジスタ（ＣＦＥＴ）に関する。本開示は、特に、積層体の下部ＦＥＴのエピタキシャル成長させたソース・ドレイン領域に形成された、リセスされたノッチを有する積層されたＣＦＥＴに関し、ノッチは、絶縁層および積層体の上部ＦＥＴのソース・ドレイン領域の真下に配置される。
【背景技術】
【0002】
集積回路（ＩＣ）のチップは、ますますより小さなスケールで半導体ウェハ上に形成されている。現在のテクノロジー・ノードにおいて、トランジスタ・デバイスは、３次元（３Ｄ）電界効果トランジスタ（ＦＥＴ）構造体として構成されている。しかしながら、チップメーカーは、５ｎｍ、３ｎｍ、およびそれ以上のスケールで無数の課題に直面している。現在では、各ノードにおいてプロセスの複雑さおよびコストが増大するにつれて、チップのスケーリングが鈍化し続けている。
【0003】
複雑なゲート・オール・アラウンド技術としては、ｎＦＥＴおよびｐＦＥＴのナノワイヤ／ナノシートを互いの上に垂直に積層した相補型ＦＥＴ（ＣＦＥＴ）が挙げられる。
【発明の概要】
【0004】
１つ以上の本開示の実施形態の基本的な理解をもたらすために、以下に概要を提示する。この概要は、主要もしくは重要な要素を特定すること、または任意の範囲の特定の実施形態もしくは任意の範囲の請求項を示すことを意図するものではない。その唯一の目的は、後に提示されるより詳細な説明に対する前置きとして、簡略化された形式で概念を提示することである。
【0005】
相補型電界効果トランジスタ（ＣＦＥＴ）構造体は、第２のトランジスタの上方に配置された第１のトランジスタと、第２のトランジスタの第２のソース／ドレイン領域の上方に配置された第１のトランジスタの第１のソース／ドレイン領域とを含み、第２のソース／ドレイン領域は、第１のソース／ドレイン領域の真下にリセスされたノッチを含む。
【0006】
電界効果トランジスタのチャネル素子の積層されたセットを形成し、第１のトランジスタ用の下部ソース／ドレイン領域を形成し、下部ソース／ドレイン領域の上面にリセスされたノッチを形成し、ノッチ内および下部ソース／ドレイン領域の上方に絶縁層を形成し、ノッチの上方に第２のソース／ドレイン領域を形成することにより、相補型電界効果トランジスタ（ＣＦＥＴ）デバイスが形成される。
【0007】
添付図面内の本開示のいくつかの実施形態のより詳細な記載から、本開示の上記および他の目的、特徴、ならびに利点がより明らかとなり、同一の参照は、一般に本開示の実施形態の同一の構成要素を指す。
【図面の簡単な説明】
【0008】
【図1B】本発明の一実施形態による、半導体デバイスを製造する際の工程の断面図を示す。図は、エピタキシャル成長させたナノシート層が形成され、パターニングされた積層体を示している。
【図2】本発明の一実施形態による、半導体デバイスを製造する際の工程の断面図を示す。図は、ナノシート層の積層体の上方に形成されたダミー・ゲート構造体を示している。
【図3】本発明の一実施形態による、半導体デバイスを製造する際の工程の断面図を示す。図は、上部および下部ナノシート素子の間にある犠牲層を除去した後のデバイスを示している。
【図4】本発明の一実施形態による、半導体デバイスを製造する際の工程の断面図を示す。図は、ナノシート・デバイスの間に誘電体スペーサを追加し、ダミー・ゲート構造体に保護誘電体側壁を追加した後のデバイスを示している。
【図5】本発明の一実施形態による、半導体デバイスを製造する際の工程の断面図を示す。図は、垂直面から過剰な誘電体材料を選択的に除去した後のデバイスを示している。
【図6】本発明の一実施形態による、半導体デバイスを製造する際の工程の断面図を示す。図は、個々のＣＦＥＴ積層体をリセスし、内部のＣＦＥＴ積層体のスペーサを形成した後のデバイスを示している。
【図7】本発明の一実施形態による、半導体デバイスを製造する際の工程の断面図を示す。図は、下部ナノシート・デバイス用のソース／ドレイン領域をエピタキシャル形成した後のデバイスを示している。
【図8】本発明の一実施形態による、半導体デバイスを製造する際の工程の断面図を示す。図は、下部ナノシート・デバイスのソース／ドレイン領域の部分の周囲に保護犠牲誘電体を堆積した後のデバイスを示している。
【図9】本発明の一実施形態による、半導体デバイスを製造する際の工程の断面図を示す。図は、下部ナノシート・デバイスのソース／ドレイン領域の上面にノッチをリセスした後のデバイスを示している。
【図10】本発明の一実施形態による、半導体デバイスを製造する際の工程の断面図を示す。図は、下部デバイスのＳ／Ｄ領域の一方の側に沿って犠牲誘電体を除去した後のデバイスを示している。
【図11】本発明の一実施形態による、半導体デバイスを製造する際の工程の断面図を示す。図は、下部ナノシート・デバイスのＳ／Ｄ領域の周囲およびその上方に保護誘電体を堆積した後のデバイスを示している。
【図12】本発明の一実施形態による、半導体デバイスを製造する際の工程の断面図を示す。図は、上部デバイスのソース／ドレイン領域をエピタキシャル成長させた後のデバイスを示している。
【図13】本発明の一実施形態による、半導体デバイスを製造する際の工程の断面図を示す。図は、上部デバイスのソース／ドレイン領域を封入した後のデバイスを示している。
【図14】本発明の一実施形態による、半導体デバイスを製造する際の工程の断面図を示す。図は、上部および下部デバイスにｈｉｇｈ－ｋ金属ゲート構造体を形成した後のデバイスを示している。
【図15】本発明の一実施形態による、半導体デバイスを製造する際の工程の断面図を示す。図は、上部および下部デバイスのソース／ドレイン領域のコンタクト・ビアを形成した後のデバイスを示している。
【図16】本発明の一実施形態による、半導体デバイスを製造する際の工程の断面図を示す。図は、下部デバイスのソース／ドレイン領域に隣接した犠牲層材料を除去した後のデバイスを示している。
【図17】本発明の一実施形態による、半導体デバイスを製造する際の工程の断面図を示す。図は、個々のＳ／Ｄ領域にコンタクトを形成した後のデバイスを示している。
【図18】本発明の一実施形態による、半導体デバイスを形成するための操作工程を表すフローチャートを示す。
【発明を実施するための形態】
【0009】
いくつかの好ましい実施形態を、本開示の実施形態が図示された添付図面を参照しながら、より詳細に説明する。しかしながら、本開示は様々な方法で実装することが可能であり、従って、本明細書に開示される実施形態に限定されるものと解釈するべきではない。
【0010】
本発明の態様を、所与の例示的な構成の観点から説明する。しかしながら、他のアーキテクチャ、構造体、基板材料、プロセスの特徴および工程は、本発明の態様の範囲内で変化させることができることを理解されたい。
【0011】
また、層、領域または基板などの要素が、別の要素の「上に」または「上方に」あると言及する場合、その要素が他の要素の上に直接ある可能性があるか、または介在する要素が存在する可能性もあるということが理解されよう。対照的に、要素が別の要素の「上に直接」または「上方に直接」あると言及する場合、介在要素は存在しない。また、要素が別の要素に「接続された」または「結合された」と言及する場合、その要素が他の要素に直接接続もしくは結合されている可能性があるか、または介在する要素が存在する可能性があるということが理解されよう。対照的に、要素が別の要素に「直接接続された」または「直接結合された」と言及する場合、介在要素は存在しない。
【0012】
本実施形態は、グラフィカル・コンピュータ・プログラミング言語で作成され、且つコンピュータ記憶媒体（ディスク、テープ、物理ハード・ドライブ、またはストレージ・アクセス・ネットワークにおけるような仮想ハード・ドライブなど）に格納することができる集積回路チップの設計を含み得る。設計者がチップまたはチップの製造に使用されるフォトリソグラフィ・マスクを製造しない場合、設計者は、物理的手段により（例えば、設計を格納する記憶媒体のコピーを提供することによって）、または電子的に（例えば、インターネットを介して）、結果として得られた設計をそのようなエンティティに直接的または間接的に送信することができる。次いで、この格納された設計は、フォトリソグラフィ・マスクを製造するのに適切なフォーマット（例えば、ＧＤＳＩＩ）に変換されるが、このフォーマットには、通常、ウェハ上に形成される当該チップ設計の複数のコピーが含まれる。エッチングまたは他の方法で処理されるウェハ（もしくはその上の層またはその両方）の領域を画定するために、フォトリソグラフィ・マスクが使用される。
【0013】
本明細書に記載されるような方法は、集積回路チップを製造するのに使用することができる。結果として得られた集積回路チップは、未加工のウェハの形態で（すなわち、パッケージングされていない複数のチップを有する単一のウェハとして）、ベアダイとして、またはパッケージングされた形態で製造業者により流通され得る。後者の場合、チップはシングル・チップ・パッケージ（マザーボードもしくは他の上位キャリアに取り付けられるリード線を備えるプラスチック・キャリアなど）またはマルチチップ・パッケージ（表面相互接続もしくは埋込相互接続のいずれか一方もしくは両方を備えるセラミック・キャリアなど）に搭載される。いずれにせよ、チップは、次いで（ａ）マザーボードなどの中間製品、または（ｂ）最終製品のいずれかの一部として、他のチップ、ディスクリート回路素子、および／または他の信号処理デバイスと共に集積化される。最終製品は、玩具および他のローエンド用途から、ディスプレイ、キーボードまたは他の入力デバイス、および中央処理装置を備えた最新式のコンピュータ製品に至る範囲の、集積回路チップを含むあらゆる製品であり得る。
【0014】
材料化合物は、列挙された元素、例えばＳｉＧｅの点から説明されることも理解すべきである。これらの化合物は、化合物の中に異なる比率の元素を含み、例えば、ＳｉＧｅはＳｉｘＧｅ１－ｘ（式中、ｘは１以下である）などを含む。加えて、化合物に他の元素を含んでもなお、本原理に従って機能することができる。追加の元素を含む化合物は、本明細書では合金と称する。
【0015】
「一つの実施形態」、「一実施形態」、ならびに他のその変形形態についての本明細書における言及は、その実施形態に関して説明される特定の特徴、構造体、特性などが、少なくとも１つの実施形態に含まれることを意味する。従って、本明細書全体を通して様々な箇所に現れる「一つの実施形態では」または「一実施形態では」という語句、ならびに任意の他の変形形態の出現は、必ずしも全てが同一の実施形態について言及しているわけではない。
【0016】
以下の「／」、「もしくは～またはその両方」、および「の少なくとも一方」のいずれかの使用、例えば、「Ａ／Ｂ」、「ＡもしくはＢまたはその両方」ならびに「ＡおよびＢの少なくとも一方」の場合は、第１に列挙された選択肢（Ａ）のみの選択、または第２に列挙された選択肢（Ｂ）のみの選択、または両方の選択肢（ＡおよびＢ）の選択を包含することが意図されることを理解されたい。更なる例として、「Ａ、Ｂ、および／またはＣ」、ならびに「Ａ、Ｂ、およびＣのうちの少なくとも１つ」の場合、そのような語句は、第１に列挙された選択肢（Ａ）のみの選択、または第２に列挙された選択肢（Ｂ）のみの選択、または第３に列挙された選択肢（Ｃ）のみの選択、あるいは、第１および第２に列挙された選択肢（ＡおよびＢ）のみの選択、または第１および第３に列挙された選択肢（ＡおよびＣ）のみの選択、または第２および第３に列挙された選択肢（ＢおよびＣ）のみの選択、あるいは３つ全ての選択肢（ＡおよびＢおよびＣ）の選択を包含することが意図される。このことは、本技術および関連技術における当業者であれば容易に理解できるように、列挙された項目の数に応じて拡大適用することができる。
【0017】
本明細書で使用される用語は、特定の実施形態を説明する目的でのみ使用され、例示的な実施形態を限定することを意図するものではない。本明細書で使用する場合、単数形の「１つの（ａ）」、「１つの（ａｎ）」および「その（ｔｈｅ）」は、文脈が明確に単数形でないことを示さない限り、複数形も含むことが意図される。「備える（ｃｏｍｐｒｉｓｅｓ）、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」および／または「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語は、本明細書で使用される場合、明記される特徴、整数、工程、動作、要素および／または構成要素が存在することを明示するものではあるが、１つ以上の他の特徴、整数、工程、動作、要素、構成要素および／またはそのグループが存在または追加されることを排除するものではないことが更に理解されよう。
【0018】
図に示されるような、ある要素または特徴と別の要素または特徴との関係を説明するために、「真下」、「下方」、「下部」、「上方」、「上部」などの空間的に相対的な用語が、説明を容易にするために本明細書で使用され得る。空間的に相対的な用語は、図に示される向きに加えて、使用中または動作中におけるデバイスの異なる向きを包含することが意図されることを理解されよう。例えば、図中のデバイスをひっくり返した場合、他の要素または特徴の「下方」または「真下」にあると説明されている要素は、他の要素または特徴の「上方」に配向されることとなる。従って、「下方」という用語は、上方および下方の両方の向きを含有し得る。デバイスは、（９０度回転させるかまたは他の向きで）別途配向させることが可能であり、本明細書で使用される空間的に相対的な記述語は、それに応じて解釈され得る。加えて、ある層が２つの層の「間」にあると言及される場合、その層は２つの層の間にある唯一の層である可能性があるか、または１つ以上の介在層が存在する可能性もあることを理解されたい。
【0019】
各種要素を説明するために、第１、第２などの用語を本明細書で使用することができるが、これらの要素は、これらの用語によって限定されるべきではないことが理解されよう。これらの用語は、ある要素と別の要素を区別するために使用されるに過ぎない。従って、下記で説明される第１の要素は、本概念の範囲を逸脱することなく、第２の要素と称することができる。
【0020】
金属ライナーおよび犠牲材料の堆積プロセスとしては、例えば、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、またはガス・クラスター・イオン・ビーム（ＧＣＩＢ）堆積が挙げられる。ＣＶＤは、室温よりも高い温度（例えば、約２５℃～約９００℃）で気体反応物間で化学反応させた結果として、堆積種が形成される堆積プロセスである。反応物の固体生成物が表面上に堆積され、そこで固体生成物のフィルム、コーティング、または層が形成される。ＣＶＤプロセスの変形形態としては、限定されるものではないが、大気圧ＣＶＤ（ＡＰＣＶＤ）、減圧ＣＶＤ（ＬＰＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、および有機金属ＣＶＤ（ＭＯＣＶＤ）が挙げられ、その組み合わせも使用され得る。ＰＶＤを使用する代替的な実施形態では、スパッタリング装置として、直流ダイオードシステム、高周波スパッタリング、マグネトロン・スパッタリング、またはイオン化金属プラズマ・スパッタリングが挙げられ得る。ＡＬＤを使用する代替的な実施形態では、化学的前駆体が材料の表面と一度に一つずつ反応し、表面に薄膜を堆積させる。ＧＣＩＢ堆積を使用する代替的な実施形態では、高圧ガスを真空中で膨張させ、続いてクラスターとなるように凝縮する。このクラスターをイオン化して表面に向けることで、高度な異方性堆積をもたらすことができる。
【0021】
５ｎｍを超えるノードで対処することが必要とされるＣＦＥＴの複雑なプロセスのうちの１つは、垂直集積と電気的遮断とを維持しながら、ｎＦＥＴおよびｐＦＥＴのソース／ドレインのエピタキシーを独立して成長させることである。ＣＦＥＴ用の従来のナノワイヤ／ナノシートのソース／ドレインのエピタキシー・プロセスを使用すると、ｎドープされたエピタキシーとｐドープされたエピタキシーとが重なって形成されるため、上部および下部デバイスのソース／ドレイン（Ｓ／Ｄ）領域が近接することに起因するデバイスの短絡または他のデバイスの信頼性の問題を防ぐために十分な電気的絶縁性を有する、独立した上部デバイスと下部デバイスのソース／ドレイン領域を形成することが困難となる。開示された実施形態は、ｎＦＥＴおよびｐＦＥＴのソース／ドレインのエピタキシーの垂直集積と電気的遮断とを維持する、積層されたＳ／Ｄ領域を有するＣＦＥＴ構造体、およびＣＦＥＴを形成するための方法を提供する。
【0022】
開示された実施形態は、積層されて電気的に絶縁されたＣＦＥＴ用のソース／ドレイン領域を含むＣＦＥＴ構造体を提供するものであり、上部および下部Ｓ／Ｄ領域の物理的な分離は、上部Ｓ／Ｄ領域の直下の下部Ｓ／Ｄ領域の一部をリセスすることによって増大する。これにより、上部および下部デバイスのＳ／Ｄ領域の間に絶縁誘電体材料を堆積するための更なる間隔がもたらされる。開示された実施形態を、ナノシート電界効果トランジスタを具体化した例によって説明する。本発明は、本例のナノシート構造にいかなる方法でも限定されるものと見なすべきではない。
【0023】
ここから図を参照する。図には、１つ以上の本発明の実施形態による、製造の中間段階における半導体デバイスの概略断面図が示されている。図には、図１Ａの平面図の断面線ＸおよびＹに沿った、正面断面図（Ｘ）および側面断面図（Ｙ）が示されている。図は、本発明のデバイスの略図を提供するものであり、デバイスの要素の縮尺に関して正確なものとも、または限定的なものとも見なすべきではない。
【0024】
図１Ａは、本発明の一実施形態による、デバイス１００の概略平面図を示す。図に示されるように、ゲート構造体１２は、ナノシート積層体１４に対して垂直に配置されている。断面線ＸおよびＹは、図１Ｂ～１７のそれぞれの図の視点を示している。
【0025】
図１Ｂは、ナノシートのＣＦＥＴデバイスを形成するために材料を堆積し、パターニングし、層の積層体を残して選択的に除去した後の、本発明の一実施形態によるデバイス１００の概略平面図を示す。一実施形態では、積層体は、エピタキシャル成長させたシリコンゲルマニウム（ＳｉＧｅ）１４０、１５０、およびシリコン１３０の交互層を含む。ＳｉＧｅおよびＳｉの代わりに、同様の特性を有する他の材料を使用してもよい。
【0026】
「エピタキシャル成長させる、および／または堆積する」ならびに「エピタキシャル成長させた、および／または堆積させた」という用語は、半導体材料の堆積表面上に半導体材料を成長させることを意味し、成長させる半導体材料は堆積表面の半導体材料と同一の結晶特性を有する。エピタキシャル堆積プロセスでは、堆積原子が表面上を動き回り、それ自身が堆積表面の原子の結晶配列に配向するのに十分なエネルギーで半導体基板の堆積表面に到達するように、原料ガスから供給される化学反応物質が制御され、そのようにシステム・パラメータが設定される。従って、エピタキシャル半導体材料は、形成された堆積表面と同一の結晶特性を有する。
【0027】
ナノシート積層体は、最下層のＳｉＧｅなどの第１の半導体材料と、最上層のＳｉなどの第２の半導体材料とを含む。ナノシート積層体は、１０層（下部デバイスを形成する３つのＳｉＧｅ層および２つのＳｉ層、上部デバイスを形成する２つのＳｉＧｅ層および２つのＳｉ層、ならびに上部デバイスと下部デバイスとを分離する高Ｇｅ濃度、例えばＧｅが５０％～７０％のＳｉＧｅ層１５０）で示されているが、しかしながら、層がＳｉＧｅとＳｉとで交互に互い違いとなって下部デバイスと上部デバイスを形成し、且つ下部デバイスと上部デバイスを分離する高Ｇｅ濃度のＳｉＧｅ層を含む限りにおいて、あらゆる層の数および組み合わせが用いられ得る。ナノシート積層体は、ナノシートの形態の層で示されているが、しかしながら、ナノワイヤ、ナノ楕円体、ナノロッドなどの形態となるように任意の所与のナノシート層の幅を変化させることができる。ＳｉＧｅ層１４０、１５０は、例えば、ＳｉＧｅ２０～６０で構成することができ、その例としては、ＳｉＧｅ２０、ＳｉＧｅ２５、ＳｉＧｅ３０～ＳｉＧｅ６５が挙げられるが、これらに限定されない。
【0028】
基板１１０は、現在公知の、または今後開発される任意の半導体材料で構成することができ、限定されるものではないが、シリコン、ゲルマニウム、炭化ケイ素、および式ＡｌＸ１ＧａＸ２ＩｎＸ３ＡｓＹ１ＰＹ２ＮＹ３ＳｂＹ４によって定義される組成を有する１つ以上のＩＩＩ－Ｖ族化合物半導体から本質的になるものを含んでもよく、式中、Ｘ１、Ｘ２、Ｘ３、Ｙ１、Ｙ２、Ｙ３、およびＹ４は相対比を表し、各々がゼロ以上であり、Ｘ１＋Ｘ２＋Ｘ３＋Ｙ１＋Ｙ２＋Ｙ３＋Ｙ４＝１（１は、総相対モル量）である。他の好適な基板としては、ＺｎＡ１ＣｄＡ２ＳｅＢ１ＴｅＢ２の組成を有するＩＩ－ＶＩ族化合物半導体が挙げられ、式中、Ａ１、Ａ２、Ｂ１、およびＢ２は、それぞれゼロ以上の相対比であり、Ａ１＋Ａ２＋Ｂ１＋Ｂ２＝１（１は総モル量）である。基板１１０上に絶縁層１２０が存在してもよく、もし存在する場合は、基板１１０とナノシート積層体の間に位置する。絶縁層１２０は、例えば、埋込酸化物層（典型的にはＳｉＯ２）、またはプロセスの初期に形成された下部誘電体絶縁層（典型的にはＳｉＮ、ＳｉＢＣＮ、ＳｉＯＣＮ、ＳｉＯＣ、もしくはｌｏｗ－ｋ材料の任意の組み合わせ）であり得る。
【0029】
一実施形態では、各犠牲半導体材料層１４０および１５０は、半導体基板１１０の少なくとも上部分と組成が異なる第１の半導体材料で構成されている。一つの実施形態では、半導体基板１１０の上部分はシリコンで構成されているが、各犠牲半導体材料層１４０および１５０はシリコンゲルマニウム合金で構成されている。そのような実施形態では、各犠牲半導体材料層１５０を提供するＳｉＧｅ合金は、５０原子パーセント超のゲルマニウムであるゲルマニウム含有量を有する。一例では、各犠牲半導体材料層１５０を提供するＳｉＧｅ合金は、５０原子パーセントのゲルマニウム～７０原子パーセントのゲルマニウムであるゲルマニウム含有量を有する。そのような実施形態では、各犠牲半導体材料層１４０を提供するＳｉＧｅ合金は、５０原子パーセント未満のゲルマニウムであるゲルマニウム含有量を有する。一例では、各犠牲半導体材料層１４０を提供するＳｉＧｅ合金は、２０原子パーセントのゲルマニウム～４０原子パーセントのゲルマニウムであるゲルマニウム含有量を有する。各犠牲半導体材料層１４０および１５０を提供する第１の半導体材料は、エピタキシャル成長（または堆積プロセス）を用いて形成することができる。
【0030】
各半導体チャネル材料層１３０は、犠牲半導体材料層１４０および１５０の第１の半導体材料と異なるエッチング速度を有し、また、Ｇｅ濃縮物に対する抵抗を有する第２の半導体材料で構成されている。各半導体チャネル材料層１３０の第２の半導体材料は、半導体基板１１０の少なくとも上部分の半導体材料と同一であっても、または異なっていてもよい。第２の半導体材料は、ＳｉＧｅ合金が、５０原子パーセント未満のゲルマニウムであるゲルマニウム含有量を有し、第１の半導体材料が第２の半導体材料と異なるのであれば、ＳｉＧｅ合金であってよい。
【0031】
一例では、半導体基板１１０の少なくとも上部分および各半導体チャネル材料層１３０は、ＳｉまたはＩＩＩ－Ｖ族化合物半導体で構成されている一方で、各犠牲半導体材料層１４０、１５０は、シリコンゲルマニウム合金で構成されている。各半導体チャネル材料層１３０の第２の半導体材料は、エピタキシャル成長（または堆積プロセス）を用いて形成することができる。
【0032】
デバイスのダイの表面にわたって層１３０、１４０、１５０の積層体を堆積した後、層をリソグラフィ・マスキングなどのプロセスを使用してパターニングし、選択的にエッチングして、半導体材料の犠牲層によって分離された上部デバイスおよび下部デバイスのナノシートの積層体を含むデバイスのフィンのパターンを生じさせる。このような積層体により、デバイスの活性領域が画定される。
【0033】
図２は、ナノシート積層体上に少なくとも１つのダミー・ゲート構造体を形成した後のデバイス１００を示す。３つのダミー・ゲートが図示されているが、しかしながら、任意の数のゲートを形成することができる。ダミー・ゲート構造体は、ナノシート積層体の上にダミー・ゲート材料２１０を堆積させることによって形成することができる。ダミー・ゲート材料は、例えば、酸化物の薄層、続いて多結晶シリコン、アモルファス・シリコン、または微結晶シリコンであってよい。その後、ダミー・ゲートの上にハードマスク層２２０を堆積させた後に、リソグラフィ・パターニング、マスキング、およびエッチング・プロセスを行う。
【0034】
一実施形態では、ハードマスク２２０は、窒化物、酸化物、酸化物－窒化物二重層、または別の好適な材料を含む。いくつかの実施形態では、ハードマスク２２０は、酸化ケイ素（ＳｉＯ）などの酸化物、窒化ケイ素（ＳｉＮ）などの窒化物、酸窒化ケイ素（ＳｉＯＮ）などの酸窒化物、その組み合わせなどを含み得る。いくつかの実施形態では、ハードマスク２２０は、Ｓｉ３Ｎ４などの窒化ケイ素である。
【0035】
図３は、ＣＦＥＴの上部および下部ＦＥＴデバイスを分離する犠牲層１５０を選択的に除去した後のデバイス１００を示している。一実施形態では、犠牲層１４０、またはチャネル層１３０と比較して犠牲層１５０のＧｅ濃度が高いため、犠牲層１４０、またはチャネル層１３０を除去することなく、層１５０の高Ｇｅ濃度のＳｉＧｅを選択的にエッチング除去することができる。
【0036】
図４は、層１５０を除去することで残された空隙を充填するために、スペーサ材料をコンフォーマル堆積して選択的にエッチングした後のデバイス１００を示している。スペーサ材料４１０により、側壁スペーサが、ダミー・ゲート構造体２１０の側壁、ハードマスク２２０、およびＳ／Ｄのエピ領域のナノシート積層体の側壁に沿って更に形成される。一実施形態では、スペーサ材料４１０は、ハードマスク２２０と同一の材料であっても、または異なる材料であってもよく、Ｓｉ３Ｎ４、ＳｉＢＣＮ、ＳｉＮＣ、ＳｉＮ、ＳｉＣＯ、ＳｉＯ２、ＳｉＮＯＣなどのような、様々な異なる絶縁性材料のいずれか１つ以上から構成されてもよい。本実施形態では、コンフォーマル堆積後、異方性反応性イオン・エッチングなどの選択的エッチングにより、デバイス１００の中間の段の水平表面からスペーサ材料４１０を除去する。
【0037】
図５は、ナノシート１３０～１４０の積層体からスペーサ側壁４１０を選択的に除去した後のデバイス１００を示す。一実施形態では、ナノシート積層体から垂直の側壁スペーサを選択的に除去するために、異方性エッチングを使用する。一実施形態では、ハードマスク２２０からスペーサ材料４１０を部分的に除去した後に、ハードマスク２２０の露出した垂直面上にＳｉＣまたはＳｉＯ２などの材料を堆積することで保護キャップ５１０を形成することによって、ダミー・ゲート２１０およびハードマスク２２０からスペーサ材料４１０が過度に除去されることから保護する。
【0038】
一実施形態では、保護キャップ５１０を形成するには、ＯＰＬなどの犠牲材料をウェハ上に堆積させ、その後、Ｓ／Ｄ領域のナノシート積層体の側壁のスペーサをＯＰＬで完全に覆ったままとする一方で、ハードマスク２２０の側壁のゲート・スペーサ４１０の上部分を露出させるために、ＯＰＬをエッチ・バックすることが含まれる。その後、露出されたスペーサ４１０を選択的に除去した後に、保護キャップ５１０を堆積して異方性エッチ・バックを行う。犠牲材料（ＯＰＬ）の除去は、例えば、Ｎ２／Ｈ２灰化プロセスによって行う。最終的に、異方性スペーサ・エッチ・プロセスを行って、保護キャップ５１０の下にあるゲート側壁のスペーサ４１０を引き下げることなくＳ／Ｄ領域のナノシート積層体の側壁スペーサをエッチ・ダウンすることができる。
【0039】
図６は、ＣＦＥＴデバイス用のＳ／Ｄキャビティを形成するために、ナノシート積層体層１３０、１４０およびスペーサ層４１０をリセスした後のデバイス１００を示している。図６は、それぞれのＦＥＴデバイスのナノシートの間に内部スペーサを形成した後のデバイス１００を更に示している。ゲート・スペーサ４１０の真下でなく、且つダミー・ゲート２１０の真下でないナノシート積層体１３０、１４０、４１０の部分が除去される。エッチングは一般に、基板（または基板上に形成された構造体）から材料を除去することを指し、基板の特定の領域から材料を選択的に除去する一方で、基板の他の領域で影響を受けなかった材料を残すことができるように、多くの場合所定位置のマスクを伴って実行される。
【0040】
一般的に、（ｉ）ウェット・エッチおよび（ｉｉ）ドライ・エッチという、エッチングの２つのカテゴリが存在する。ウェット・エッチは、所与の材料（酸化物など）を選択的に溶解しながら、別の材料（ポリシリコンなど）を比較的損なわずに残すその能力のために選択され得る溶媒（酸など）によって実行される。所与の材料を選択的にエッチングするこの能力は、多くの半導体製造プロセスにとって基本的なものである。ウェット・エッチは、一般的に均質な材料（例えば、酸化物）を等方的にエッチングするものではあるが、単結晶材料（例えば、シリコンウェハ）を異方的にエッチングする場合もある。ドライ・エッチは、プラズマを使用して実行され得る。プラズマ・システムは、プラズマのパラメータを調整することにより、複数のモードで動作させることができる。通常のプラズマ・エッチングでは、中性電荷を帯びた強力なフリー・ラジカルを生じさせ、このフリー・ラジカルがウェハの表面で反応する。中性粒子が全角度からウェハを攻撃するため、このプロセスは等方性となる。イオン・ミリング、またはスパッタ・エッチングは、希ガスのエネルギー・イオンをウェハに衝突させるが、このイオンはほぼ一方向からウェハに接近するため、本プロセスは高度な異方性となる。反応性イオン・エッチング（ＲＩＥ）は、スパッタ・エッチングとプラズマ・エッチングの中間的な条件下で動作する。
【0041】
一般に、ナノシート積層体をエッチングした後に、ナノシート積層体のＳｉＧｅ層１４０を選択的にエッチングすることにより、ゲート・スペーサ４１０の真下の部分が除去される。次いで、エッチングされた部分に内部スペーサ６１０を形成し、これによって内部スペーサ６１０がゲート・スペーサ４１０の下に位置する。内部スペーサ６１０は、任意の好適な誘電体材料、例えば、Ｓｉ３Ｎ４、ＳｉＢＣＮ、ＳｉＮＣ、ＳｉＮ、ＳｉＣＯ、ＳｉＯ２、ＳｉＮＯＣなどで構成することができる。内部スペーサは、コンフォーマル誘電体ライナーを堆積した後に、等方性エッチ・バックすることにより形成されるため、スペーサのキャビティ下の領域内でピンチオフされる領域以外のあらゆる場所で誘電体ライナーが除去される。
【0042】
図７は、ＣＦＥＴの下部ＦＥＴデバイス用のソース／ドレイン領域７１０をエピタキシャル成長させた後のデバイス１００を示している。一実施形態では、ナノシート積層体およびダミー・ゲート構造体の対向側面に、対のエピタキシャル・ソース／ドレイン領域が形成される。一実施形態では、ボロンをドープしたＳｉＧｅ（ＳｉＧｅ：Ｂ）を、露出した半導体表面（層１３０）からエピタキシャル成長させる。一実施形態では、ＯＰＬなどの犠牲材料を堆積して、下部ナノシート・チャネル１３０の側壁を覆う。次いで、薄いＳｉＯ２またはＳｉＮなどの犠牲スペーサが、上部ナノシート・チャネル１３０の側壁を覆う。ＯＰＬなどの犠牲材料は、Ｎ２／Ｈ２で灰化することで除去することができ、その後に下部Ｓ／Ｄ７１０をエピタキシャル成長させる。その後、上部ナノシート・チャネル１３０の側壁から犠牲スペーサを除去することができる。
【0043】
本実施形態では、ソース／ドレイン領域７１０は、エピタキシャル材料に１つ以上のドーパント種を添加することによってその場でドープされ得る。使用されるドーパントは、ｐ型またはｎ型に関わらず、形成されるＦＥＴの種類に依存する。本明細書で使用する場合、「ｐ型」は、価電子の欠乏を生じさせる不純物を真性半導体に添加することを指す。シリコン含有半導体では、ｐ型ドーパント、すなわち不純物の例として、ボロン、アルミニウム、ガリウムおよびインジウムを含むが、これらに限定されない。本明細書で使用する場合、「ｎ型」は、自由電子を付与する不純物を真性半導体に添加することを指す。シリコン含有基板では、ｎ型ドーパント、すなわち不純物の例として、アンチモン、ヒ素および亜リン酸を含むが、これらに限定されない。一実施形態では、デバイスの上部Ｓ／Ｄ領域はｎ型材料を含み、下部領域はｐ型材料を含む。一実施形態では、上部Ｓ／Ｄ領域はｐ型材料を含み、下部領域はｎ型材料を含む。
【0044】
図８は、下部ソース／ドレイン７１０の周囲にＴｉＯｘ（ＴｉＯ２）などの犠牲スペーサ層８１０を堆積し、リセスした後のデバイス１００を示している。層８１０は、ソース／ドレイン領域７１０内の分離ノッチをエッチングする間、下部Ｓ／Ｄ領域７１０を保護する。このことは、ゲート間の空間をピンチオフするために犠牲スペーサ８１０をコンフォーマル堆積するか、または犠牲スペーサ材料を単に過剰に充填し、次いでＣＭＰすることによって達成することができる。その後、Ｓ／Ｄエピ７１０の上部分を露出させるように、犠牲スペーサ層８１０にリセス・プロセスを適用する。
【0045】
図９は、下部ソース／ドレイン領域７１０の露出部分を選択的にエッチングし、下部Ｓ／Ｄ領域と、最終的に対応する上部Ｓ／Ｄ領域７１０との間にノッチによる分離を形成した後のデバイス１００を示している。
【0046】
図１０は、ＯＰＬ１０１０によって犠牲層８１０を選択的にマスキングし、その後、断面図Ｙ内の下部Ｓ／Ｄ領域７１０の左側に配置された犠牲材料８１０を除去した後のデバイス１００を示している。ＯＰＬ１０１０は、その後除去される。
【0047】
図１１は、下部Ｓ／Ｄ領域７１０の上方およびその周囲、ならびに犠牲層８１０の上方に絶縁層１１１０を堆積し、ＣＭＰし、リセスした後のデバイス１００を示している。一実施形態では、絶縁層１１１０は、ＳｉＯ２、ＳｉＮ、ＳｉＯＣ、およびこれらの組み合わせなどの材料で構成される。
【0048】
図１２は、対の上部デバイスのＳ／Ｄ領域１２１０をエピタキシャル成長させた後のデバイス１００を示している。一実施形態では、亜リン酸をドープしたＳｉ（Ｓｉ：Ｐ）をエピタキシャル成長させることにより、ＣＦＥＴのｎＦＥＴデバイス用のＳ／Ｄ領域が提供される。Ｓ／Ｄ領域１２１０は、上部ＦＥＴデバイスのナノシート層１３０と接触している。
【0049】
開示された例は、上部ｎＦＥＴおよび下部ｐＦＥＴを有するＣＦＥＴデバイスの製造を提供するものである。一実施形態では、ＣＦＥＴは上部ｐＦＥＴおよび下部ｎＦＥＴを含む。本実施形態では、上部および下部Ｓ／Ｄ領域を適切にドーピングすることにより、ＣＦＥＴデバイス用のｎＦＥＴおよびｐＦＥＴの所望のパターンがもたらされる。
【0050】
図１３は、上部Ｓ／Ｄのエピタキシーならびにダミー・ゲートおよびゲート・スペーサ４１０の周囲およびその上方に、層間誘電体（ＩＬＤ）材料１３１０を堆積し、ＣＭＰした後のデバイス１００を示している。図は、ダミー・ゲート構造体２１０から保護キャップ５１０、およびハードマスク２２０をＣＭＰで除去し、ダミー・ゲート２１０の材料の上面を露出させた後のデバイスを示している。一実施形態では、ＩＬＤ１３１０は、ＳｉＯ２、ＳｉＮ、ＳｉＯＣ、およびこれらの組み合わせなどの材料で構成される。
【0051】
図１４は、ダミー・ゲート２１０、犠牲ＳｉＧｅ１４０を除去し、ｈｉｇｈ－ｋ金属ゲート（ＨＫＭＧ）積層体１４１０、および保護ゲート誘電体キャップ１４２０を形成した後のデバイス１００を示している。図に示されるように、ダミー・ゲート２１０、および犠牲ＳｉＧｅ層１４０を除去することで生じた空隙に、置換金属ゲート構造体が形成されている。ゲート構造体１４１０は、ゲート誘電体層およびゲート金属層（図示せず）を含む。ゲート誘電体は一般に薄膜であり、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、窒化ホウ素、ＳｉＯＣＮ、ＳｉＢＣＮ、ＳｉＯＣ、ＳｉＣＮ、ｈｉｇｈ－ｋ材料、またはこれらの材料の任意の組み合わせであり得る。ｈｉｇｈ－ｋ材料の例としては、酸化ハフニウム、酸化ハフニウムケイ素、酸窒化ハフニウムケイ素、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムケイ素、酸窒化ジルコニウムケイ素、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウムタンタル、およびニオブ酸鉛亜鉛などの金属酸化物が挙げられるが、これらに限定されない。ｈｉｇｈ－ｋ材料は更に、ランタン、アルミニウム、マグネシウムなどのドーパントを含み得る。ゲート誘電体は、ＣＶＤ、ＡＬＤ、または任意の他の好適な技術によって堆積させることができる。金属ゲートは、当業者に公知の任意の公知の金属ゲート材料、例えば、ＴｉＮ、ＴｉＡｌ、ＴｉＣ、ＴｉＡｌＣ、タンタル（Ｔａ）および窒化タンタル（ＴａＮ）、Ｗ、Ｒｕ、Ｃｏ、Ａｌを含み得る。金属ゲートは、原子層堆積、化学気相堆積、または物理気相堆積などの公知の堆積技術によって形成され得る。上面に化学的機械的平坦化（ＣＭＰ）プロセスを適用することができることを理解されたい。
【0052】
一実施形態では、置換金属ゲートは、仕事関数金属（ＷＦＭ）層、（例えば、窒化チタン、窒化チタンアルミニウム、炭化チタンアルミニウム、炭窒化チタンアルミニウム、および窒化タンタル）、ならびに他の適切な金属および導電性金属層（例えば、タングステン、コバルト、タンタル、アルミニウム、ルテニウム、銅、金属炭化物、および金属窒化物）を含む。ＨＫＭＧ１４１０を形成してＣＭＰした後、任意選択によりこのＨＫＭＧ１４１０をリセスすることができ、その後、ゲート誘電体材料１４２０を堆積してＣＭＰすることにより、デバイスの置換金属ゲートの製造段階が完了する。
【0053】
図１５は、上部のＩＬＤ表面から上部デバイスのＳ／Ｄ領域９１０の上面と犠牲材料層８１０の上面とに至るコンタクト・ビア１５１０を形成した後のデバイス１００を示している。図では更に、図の断面図Ｘの左側において、上部Ｓ／Ｄ領域と下部Ｓ／Ｄ領域とで共通のコンタクト・ビアが形成されていることが示されている。
【0054】
図１６は、下部デバイスのＳ／Ｄ領域７１０に隣接する部分から犠牲材料８１０を除去した後のデバイス１００を示している。図の断面図Ｙに示されるように、犠牲半導体材料８１０が除去され、下部デバイスのＳ／Ｄ領域７１０を露出させている。
【0055】
図１７は、Ｓ／Ｄ領域のコンタクト・ビア内に金属Ｓ／Ｄコンタクト１７１０を堆積した後のデバイス１００を示している。一実施形態では、Ｔｉ、Ｎｉ、Ｃｏ、ＮｉＰｔなどのケイ化物ライナー、続いてＴｉＮの薄層などの接着性金属ライナー、続いてＣｕ、Ａｇ、Ａｕ、Ｗ、Ｃｏ、Ｒｕなどの導電性金属、またはその組み合わせを堆積することによってコンタクトを形成する。コンタクトの形状により、コンタクトとＳ／Ｄ領域を含むＳ／Ｄエピとの間のケイ化物の表面積を増大させることでコンタクト抵抗が低下する。
【0056】
図１８は、本発明の一実施形態による、製造プロセスのフローチャート１８００を示す。フローチャート１８００に示されるように、ブロック１８１０において、ＣＦＥＴデバイス用のナノシートのセットが形成される。異なる半導体材料のナノシート層を交互に配置した積層体を、下層の基板上で、または基板上に配置された絶縁層上でエピタキシャル成長させる。積層体には、犠牲層とチャネル層とが含まれている。チャネル層により、ＣＦＥＴの上部および下部ＦＥＴのナノシートが形成される。下層の基板上にフィンを形成するために、この層をパターニングしてエッチングする。側壁スペーサを含むダミー・ゲート構造体を、フィンの頂上およびフィンに沿って追加する。ナノシート層をダミー・ゲート・スペーサと整列するようにリセスし、デバイスのＳ／Ｄ領域からゲートを分離するために、ナノシート・チャネル層間に内部スペーサを形成する。
【0057】
ブロック１８２０において、下部デバイス用のＳ／Ｄ領域を、ナノシート・チャネル層と接触させてデバイス上でエピタキシャル成長させる。Ｓ／Ｄ領域をパターニングしてエッチ・バックし、下部ＦＥＴのナノシート・チャネル層と接触させて最終的な下部Ｓ／Ｄ領域を形成する。下部Ｓ／Ｄ領域を成長させる前に、犠牲保護材料の薄層によって上部デバイスの半導体チャネルを保護する。
【0058】
ブロック１８３０において、下部デバイスのＳ／Ｄ領域の上面にリセスを形成する。これらのノッチにより、上部デバイスと下部デバイスのＳ／Ｄ領域間に更なる物理的な分離がもたらされ、それぞれのＳ／Ｄ領域間で短絡する可能性が低減する。Ｓ／Ｄ領域の一部を露出させたままで、下部Ｓ／Ｄ領域の周囲に犠牲層の材料を堆積させる。次いで、露出部分を選択的にエッチング除去し、更にリセスして、分離ノッチを生成する。
【0059】
ブロック１８４０において、下部Ｓ／Ｄ領域の上方に絶縁層を形成する。絶縁層は、下部デバイスのＳ／Ｄ領域と残存する犠牲材料層の周囲およびその上方に形成される。絶縁層は、下部デバイスのＳ／Ｄ領域のリセスされたノッチを満たし、残存する犠牲層材料を覆っている。
【0060】
ブロック１８５０において、上部デバイスの半導体ナノシート・チャネルから、上部デバイスのＳ／Ｄ領域を絶縁層の上面に形成する。
【0061】
ブロック１８６０において、ダミー・ゲート構造体の代替としてＨＫＭＧ構造体を形成する。ダミー・ゲートを除去し、ｈｉｇｈ－ｋ層を堆積した後、仕事関数金属を堆積し、ＨＫＭＧ構造体上に犠牲保護キャップを堆積することによって完了する。
【0062】
ブロック１８７０において、ＣＦＥＴデバイス用の独立したソース／ドレイン・コンタクトを形成する。保護誘電体材体料層を貫通するようにビアをエッチングし、上部Ｓ／Ｄ領域と、デバイスの第１の側面の下部Ｓ／Ｄ領域の周囲に配置された犠牲材料とを露出させる。第１のビアにより、デバイスの一方の側面に上部Ｓ／Ｄ領域が露出する。第２のビアにより、デバイスの同一側面に下部Ｓ／Ｄ領域に隣接する材料が露出する。次いで、犠牲材料を除去し、下部Ｓ／Ｄ領域を露出させる。第３の共通のビアにより、デバイスの別の側面に上部Ｓ／Ｄ領域および下部Ｓ／Ｄ領域が露出する。次いで、ビア内にコンタクト金属を配置し、デバイスの上部および下部Ｓ／Ｄ領域のそれぞれに電気的に独立したコンタクトを提供する。
【0063】
図中のフローチャートおよびブロック図は、本発明の様々な実施形態によるシステム、方法、およびデバイス製造工程の実行可能な実装形態のアーキテクチャ、機能、および動作を図示するものである。この点に関して、フローチャートまたはブロック図における各ブロックは、明記されたデバイスを製造するための１つ以上の製造工程を含むモジュール、セグメント、または命令の一部を表し得る。いくつかの代替的な実装形態では、ブロック内で言及される機能は、図中で言及される順序に関係なく発生する場合がある。例えば、連続的に示される２つのブロックは、実際には実質的に同時に実行されてもよく、またはブロックは、関与する機能性に応じて逆の順序で実行される場合があってもよい。
【0064】
本明細書における「一つの実施形態」、「一実施形態」、「例示的な実施形態」などへの言及は、記載された実施形態が、特定の特徴、構造、または特性を含み得ることを示すが、全ての実施形態が必ずしも特定の特徴、構造、または特性を含み得るわけではない。更に、そのような語句は、必ずしも同一の実施形態を指すわけではない。更に、特定の特徴、構造、または特性が実施形態に関連して記載されている場合、明示的に記載されているか否かに関わらず、他の実施形態に関連してそのような特徴、構造、または特性に影響を与えることは当業者の知識の範囲内であることが提示される。
【0065】
例示のため、本発明の様々な実施形態の説明を提示してきたが、包括的であること、または開示された実施形態に限定されることを意図しない。多数の修正および変形が、本発明の範囲から逸脱することなく、当業者には明らかとなろう。本明細書で使用された用語は、実施形態の原理、実用的用途もしくは市場で見出される技術に対する技術的な改善を最もよく説明するために、または、他の当業者が本明細書に開示される実施形態を理解することを可能にするために選択されたものである。
【図1A】
【図1B】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【国際調査報告】