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特表2024-532161薄膜強誘電体トランジスタの３次元ＮＯＲメモリストリングアレイ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-09-05
(54)【発明の名称】薄膜強誘電体トランジスタの３次元ＮＯＲメモリストリングアレイ
(51)【国際特許分類】
H10B 51/30 20230101AFI20240829BHJP
【ＦＩ】
H10B51/30
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024509426
(86)(22)【出願日】2022-08-04
(85)【翻訳文提出日】2024-02-16
(86)【国際出願番号】 US2022039473
(87)【国際公開番号】W WO2023033987
(87)【国際公開日】2023-03-09
(31)【優先権主張番号】63/240,715
(32)【優先日】2021-09-03
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】521483777
【氏名又は名称】サンライズ メモリー コーポレイション
【氏名又は名称原語表記】ＳｕｎＲｉｓｅ Ｍｅｍｏｒｙ Ｃｏｒｐｏｒａｔｉｏｎ
(74)【代理人】
【識別番号】110001379
【氏名又は名称】弁理士法人大島特許事務所
(72)【発明者】
【氏名】ペッティ、クリストファー・ジェイ
(72)【発明者】
【氏名】ハラリ、エリ
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FR06
5F083GA06
5F083GA10
5F083JA19
5F083JA38
5F083JA39
5F083JA40
5F083JA44
5F083JA60
5F083PR03
5F083PR05
5F083PR21
5F083PR40
(57)【要約】
本開示のメモリ構造体は、水平ＮＯＲメモリストリングとして構成されたストレージトランジスタを含み、ストレージトランジスタは、半導体チャネルに隣接して形成された強誘電体ゲート誘電体層を有する薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）である。いくつかの実施形態では、半導体チャネルは酸化物半導体材料によって形成され、強誘電体ストレージトランジスタはチャネル内にｐ／ｎ接合を持たない接合レストランジスタである。いくつかの実施形態では、各ＮＯＲメモリストリング内の強誘電体ストレージトランジスタは、共通ソース線としての第１の導電層及び共通ビット線としての第２の導電層を共有し、第１の導電層及び第２の導電層は、半導体チャネルと電気的に接続されている。複数のＮＯＲメモリストリング内の強誘電体ストレージトランジスタは、半自律的な３次元メモリアレイ（タイル）を形成するように配置され、各タイルは、メモリコントローラと協力して、各タイルの下側の半導体基板内の回路によって個別にアドレス指定され、制御される。
【選択図】図１
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体基板の平面上に形成された３次元メモリ構造体であって、前記半導体基板の前記平面に対して略平行な第１の方向に沿って延びるＮＯＲメモリストリングの複数のスタックとして構成された、薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）の複数のスタックを含み、
前記ＮＯＲメモリストリングの各スタックは、前記平面に対し略直交する第２の方向に沿って重ねて設けられており、
前記各ＮＯＲメモリストリングの前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）は、前記第１の方向に沿って延びる共通ソース層及び共通ドレイン層を共有しており、
（ｉ）前記ＮＯＲメモリストリングの各スタックは、前記第２の方向に沿って重ねて形成された複数のメモリストリング対を含み、前記各メモリストリング対は、第１の絶縁層によって他のメモリストリング対から絶縁されており；
（ｉｉ）前記各メモリストリング対は、第１の共通ドレイン層、第１の共通ソース層、及び第２の共通ドレイン層を含み、各層は、第２の絶縁層によって前記第２の方向において互いに離間して配置されており；
（ｉｉｉ）前記各メモリストリング対は、前記第１の共通ドレイン層及び前記第１の共通ソース層によって形成された第１のＮＯＲメモリストリングと、前記第２の共通ドレイン層及び前記第１の共通ソース層によって形成された第２のＮＯＲメモリストリングとから構成されており；
（ｉｖ）半導体層が、前記ＮＯＲメモリストリングの各スタックに隣接して、かつ各スタックの前記共通ソース層及び前記共通ドレイン層に接触して設けられており、前記第２の方向において互いに隣接する前記共通ソース層と前記共通ドレイン層との間に設けられた前記半導体層により、前記各ＮＯＲメモリストリングの前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）のためのチャネル領域が形成されており；
（ｖ）強誘電体ゲート誘電体層が、前記半導体層に隣接して、かつ前記第２の方向に沿って設けられており；
（ｖｉ）複数の導体が、前記ＮＯＲメモリストリングの互いに隣接するスタック間の前記強誘電体ゲート誘電体層に隣接して、かつ前記第２の方向に沿って設けられており、前記各導体は、互いに隣接する前記スタックの前記ＮＯＲメモリストリングの前記各薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）の共通ゲート電極として機能する、メモリ構造体。
【請求項2】
請求項１に記載のメモリ構造体であって、前記強誘電体ゲート誘電体層は、前記第２の方向において前記各導体に隣接して連続層として設けられた強誘電体分極層を含む、メモリ構造体。
【請求項3】
請求項１に記載のメモリ構造体であって、前記半導体層は、ドープされたＮ型ポリシリコン層を含み、
前記各薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）は、空乏モードトランジスタを含み、
前記メモリ構造体は、前記Ｎ型ポリシリコン層と前記強誘電体ゲート誘電体層との間に設けられた界面誘電体層をさらに含む、メモリ構造体。
【請求項4】
請求項３に記載のメモリ構造体であって、前記界面誘電体層は、窒化シリコン層及び酸化アルミニウム層のうちの１以上を含む、メモリ構造体。
【請求項5】
請求項１に記載のメモリ構造体であって、前記半導体層は、酸化物半導体層を含む、メモリ構造体。
【請求項6】
請求項５に記載のメモリ構造体であって、前記酸化物半導体層は、インジウム亜鉛酸化物（ＩＺＯ）層及びインジウムガリウム亜鉛酸化物（ＩＧＺＯ）層のうちの１つを含む、メモリ構造体。
【請求項7】
請求項５に記載のメモリ構造体であって、前記強誘電体ゲート誘電体層は、界面誘電体層を介さずに、前記酸化物半導体層と実質的に直接接触している、メモリ構造体。
【請求項8】
請求項１に記載のメモリ構造体であって、前記半導体層は、前記ＮＯＲメモリストリングの各スタックの側壁に沿って連続層として設けられている、メモリ構造体。
【請求項9】
請求項８に記載のメモリ構造体であって、前記半導体層は、前記ＮＯＲメモリストリングの互いに隣接するスタックの互いに対向する側壁上に形成された連続層を含む、メモリ構造体。
【請求項10】
請求項９に記載のメモリ構造体であって、前記ＮＯＲメモリストリングの互いに隣接する或るスタック対に関連する前記半導体層は、前記ＮＯＲメモリストリングの互いに隣接する他のスタック対に関連する前記半導体層から絶縁されている、メモリ構造体。
【請求項11】
請求項１に記載のメモリ構造体であって、前記半導体層及び前記強誘電体ゲート誘電体層は、互いに隣接するスタック間の前記各導体に隣接して形成されており、
前記半導体層は、前記スタック間に設けられた他の導体に関連する前記半導体層から前記第１の方向において絶縁されている、メモリ構造体。
【請求項12】
請求項１に記載のメモリ構造体であって、前記第１の絶縁層は、エアギャップキャビティを含む、メモリ構造体。
【請求項13】
請求項１２に記載のメモリ構造体であって、前記エアギャップキャビティは、前記ＮＯＲメモリストリングのスタック内の前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）の前記強誘電体ゲート誘電体層まで延びており、
前記半導体層は、前記スタック内の前記各ＮＯＲメモリストリング対にのみ隣接して設けられ、互いに隣接する前記ＮＯＲメモリストリング対間の前記エアギャップキャビティによってセグメント化されている、メモリ構造体。
【請求項14】
請求項１３に記載のメモリ構造体であって、前記エアギャップキャビティは、前記ＮＯＲメモリストリングのスタック内の前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）の前記共通ゲート電極を形成する前記導体まで延びており、
前記半導体層及び前記強誘電体ゲート誘電体層は、前記スタック内の前記各メモリストリング対にのみ隣接して設けられ、互いに隣接する前記ＮＯＲメモリストリング対間の前記エアギャップキャビティによってセグメント化されている、メモリ構造体。
【請求項15】
請求項１２に記載のメモリ構造体であって、前記第２の絶縁層は、エアギャップキャビティを含む、メモリ構造体。
【請求項16】
請求項１２に記載のメモリ構造体であって、前記第１の絶縁層は、前記第２の方向において第１の寸法を有し、
前記第２の絶縁層は、前記第２の方向において第２の寸法を有し、
前記第２の寸法は、前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）のチャネル長である、メモリ構造体。
【請求項17】
請求項１６に記載のメモリ構造体であって、前記第１の絶縁層の前記第１の寸法は、前記第２の絶縁層の前記第２の寸法よりも小さい、メモリ構造体。
【請求項18】
請求項１６に記載のメモリ構造体であって、前記第１の絶縁層の前記第１の寸法は３０ｎｍであり、
前記第２の絶縁層の前記第２の寸法は３０～８０ｎｍである、メモリ構造体。
【請求項19】
請求項１に記載のメモリ構造体であって、前記共通ソース層及び前記共通ドレイン層はそれぞれ金属層を含む、メモリ構造体。
【請求項20】
請求項１９に記載のメモリ構造体であって、前記各ＮＯＲメモリストリングの前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）に関連する前記半導体層は、前記共通ソース層及び前記共通ドレイン層を形成する前記金属層に接続されており、前記各薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）に接合レスのチャネル領域を提供する、メモリ構造体。
【請求項21】
請求項１９に記載のメモリ構造体であって、前記金属層の金属は、モリブデン、チタン、タングステン、ランタン、タンタル、ルテニウム、それらの任意のシリサイド、それらの任意の窒化物、及びそれらの任意の組み合わせのうちの１以上を含む、メモリ構造体。
【請求項22】
請求項１に記載のメモリ構造体であって、前記各ＮＯＲメモリストリングの前記共通ドレイン層は、前記各ＮＯＲメモリストリングの共通ビット線として機能する、メモリ構造体。
【請求項23】
請求項１に記載のメモリ構造体であって、前記各導体は、窒化チタン層を含む、メモリ構造体。
【請求項24】
請求項２３に記載のメモリ構造体であって、前記各導体は、前記強誘電体ゲート誘電体層に隣接して形成された前記窒化チタン層と、前記窒化チタン層に隣接して形成されたタングステン層とを含む、メモリ構造体。
【請求項25】
請求項１に記載のメモリ構造体であって、前記強誘電体ゲート誘電体層は、ドープされた酸化ハフニウム層を含む、メモリ構造体。
【請求項26】
請求項２５に記載のメモリ構造体であって、前記ドープされた酸化ハフニウム層は、ジルコニウムドープハフニウム酸化物（ＨＺＯ）、シリコンドープハフニウム酸化物（ＨＳＯ）、アルミニウムジルコニウムドープハフニウム酸化物（ＨｆＺｒＡｌＯ）、アルミニウムドープハフニウム酸化物（ＨｆＯ２：Ａｌ）、ランタンドープハフニウム酸化物（ＨｆＯ２：Ｌａ）、ハフニウムジルコニウム酸窒化物（ＨｆＺｒＯＮ）、ハフニウムジルコニウムアルミニウム酸化物（ＨｆＺｒＡｌＯ）、及びジルコニウム不純物を含む任意のハフニウム酸化物のうちの１以上を含む、メモリ構造体。
【請求項27】
請求項１に記載のメモリ構造体であって、前記各薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）は、前記共通ソース層及び前記共通ドレイン層の両方に第１の電圧を印加し、関連する前記共通ゲート電極に第２の電圧を印加することによって、第１の分極状態に電気的に置かれ；
前記各薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）は、前記共通ドレイン層に第３の電圧を印加し、前記共通ソース層に前記３の電圧とは異なる第４の電圧を印加し、関連する前記共通ゲート電極に第５の電圧を印加することによって、第２の分極状態に電気的に置かれる、メモリ構造体。
【請求項28】
請求項１に記載のメモリ構造体であって、前記各薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）は、前記共通ソース層及び前記共通ドレイン層の両方に第１の電圧を印加し、関連する前記共通ゲート電極に少なくとも第２の電圧を印加することによって、電気的に第１の分極状態に置かれ；
前記各薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）は、前記共通ドレイン層、前記共通ソース層、及び関連する前記共通ゲート電極に対して、２以上の分極状態のそれぞれに対して異なる電圧範囲を有する電圧を印加することによって、２以上の分極状態に電気的に置かれる、メモリ構造体。
【請求項29】
請求項２８に記載のメモリ構造体であって、前記２以上の分極状態は、一連のアナログ状態を含む、メモリ構造体。
【請求項30】
請求項２７に記載のメモリ構造体であって、前記ＮＯＲメモリストリングの各スタックにおける前記第２の方向の列に形成された前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）は、メモリセルのページを形成するようにグループ化されており、
前記メモリセルのページは、前記第１の電圧を前記共通ソース層及び前記共通ドレイン層に印加し、前記第２の電圧を前記共通ゲート電極に印加することによって、共に前記第１の分極状態に置かれる、メモリ構造体。
【請求項31】
請求項２７に記載のメモリ構造体であって、前記ＮＯＲメモリストリングの前記共通ソース層は、電気的に浮遊しており、
前記共通ソース層は、プリチャージ期間中は所与の電圧にバイアスされ、その後は浮遊したままにされる、メモリ構造体。
【請求項32】
請求項１に記載のメモリ構造体であって、前記ＮＯＲメモリストリングの各スタックは、該スタックの両側の側壁に形成された前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）を含む、メモリ構造体。
【請求項33】
請求項１に記載のメモリ構造体であって、メモリ動作をサポートするための回路が、前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）の前記複数のスタックの下の前記半導体基板の前記平面に形成されている、メモリ構造体。
【請求項34】
請求項３３に記載のメモリ構造体であって、メモリ動作をサポートするための前記回路は、アナログ回路及びデジタル回路の両方を含む、メモリ構造体。
【請求項35】
請求項３３に記載のメモリ構造体であって、メモリ動作をサポートするための前記回路は、前記メモリ構造体に提供された消去、プログラム、または読み出しのコマンドに応答して、前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）の前記複数のスタックに対する消去、プログラム、または読み出しの動作を実行する、メモリ構造体。
【請求項36】
請求項３３に記載のメモリ構造体であって、前記ＮＯＲメモリストリング及びメモリ動作をサポートするための前記回路の上側に形成され、かつ、前記ＮＯＲメモリストリング及びメモリ動作をサポートするための前記回路に電気的に接続された相互接続導体の層をさらに含み、
前記相互接続導体の層は、前記ＮＯＲメモリストリングと、メモリ動作をサポートするための前記回路との間で制御信号及びデータ信号をルーティングするために設けられている、メモリ構造体。
【請求項37】
請求項３６に記載のメモリ構造体であって、メモリ動作をサポートするための前記回路は、ワード線ドライバ回路、ビット線ドライバ回路、入出力ドライバ回路、アドレスデコーダ、センスアンプ、メモリ動作用の動作電圧を生成するための電圧源、ラッチ、レジスタ、他のメモリ素子、及び、前記ＮＯＲメモリストリングの前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）におけるメモリ動作を管理するためのステートマシンのうちの２以上を含む、メモリ構造体。
【請求項38】
請求項３７に記載のメモリ構造体であって、メモリ動作をサポートするための前記回路は、別個の半導体基板上に形成されたメモリコントローラに接続されており、前記メモリコントローラから前記コマンド及びデータ信号を受信する、メモリ構造体。
【請求項39】
請求項１に記載のメモリ構造体であって、前記各薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）は、１時間超のデータ保持時間、及び、１０８サイクル超のプログラム／消去サイクル耐久性を有する、メモリ構造体。
【請求項40】
半導体基板の平面上に形成された３次元メモリ構造体であって、前記半導体基板の上側に形成され、互いに平行な１以上の平面に配置された複数の薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）を含み、
（ｉ）前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）は、前記半導体基板の前記平面に対して略平行な第１の方向に沿って延びるＮＯＲメモリストリングとして構成されており；
（ｉｉ）前記ＮＯＲメモリストリングは、（ａ）前記平面に対して略直交する第２の方向に沿って前記ＮＯＲメモリストリングのスタックとして重ねて設けられ、かつ、（ｂ）前記第１の方向及び前記第２の方向の両方に対して略直交する第３の方向に沿って前記ＮＯＲメモリストリングの行として設けられており；
（ｉｉｉ）前記各ＮＯＲメモリストリングの前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）は、前記第１の方向に沿って延びる共通ソース層及び共通ドレイン層を共有しており；
（ｉｖ）前記各ＮＯＲメモリストリングの各スタック内の互いに隣接するＮＯＲメモリストリング対は、同一の前記共通ソース層を共有し、かつ第１の絶縁層によって他のメモリストリング対から絶縁されており；
（ｖ）酸化物半導体層が、前記ＮＯＲメモリストリングの各スタックに隣接して設けられ、かつ前記各スタックの前記共通ソース層及び前記共通ドレイン層に接触して前記第２の方向に沿って延びており、前記第２の方向において互いに隣接する前記共通ソース層と前記共通ドレイン層との間に設けられた前記酸化物半導体層により、前記各ＮＯＲメモリストリングの前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）のためのチャネル領域が形成されており；
（ｖｉ）強誘電体ゲート誘電体層が、前記酸化物半導体層に隣接して、かつ前記第２の方向に沿って設けられており；かつ
（ｖｉｉ）複数の導体が、前記ＮＯＲメモリストリングの互いに隣接するスタック間の前記強誘電体ゲート誘電体層に隣接して、かつ前記第２の方向に沿って設けられており、前記各導体は、互いに隣接する前記スタックの前記ＮＯＲメモリストリングの前記各薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）の共通ゲート電極として機能する、メモリ構造体。
【請求項41】
請求項４０に記載のメモリ構造体であって、前記強誘電体ゲート誘電体層は、前記第２の方向において前記各導体に隣接して連続層として設けられた強誘電体分極層を含む、メモリ構造体。
【請求項42】
請求項４０に記載のメモリ構造体であって、前記酸化物半導体層は、前記ＮＯＲメモリストリングの各スタックの側壁に沿って連続層として設けられている、メモリ構造体。
【請求項43】
請求項４０に記載のメモリ構造体であって、前記各ＮＯＲメモリストリングの前記各薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）の前記共通ソース層及び前記共通ドレイン層は、第２の絶縁層によって前記第２の方向において互いに離間して配置されている、メモリ構造体。
【請求項44】
請求項４０に記載のメモリ構造体であって、前記酸化物半導体層は、インジウム亜鉛酸化物（ＩＺＯ）層及びインジウムガリウム亜鉛酸化物（ＩＧＺＯ）層のうちの１つを含む、メモリ構造体。
【請求項45】
請求項４０に記載のメモリ構造体であって、前記酸化物半導体層及び前記強誘電体ゲート誘電体層は、互いに隣接するスタック間の前記各導体に隣接して形成されており、
前記酸化物半導体層は、前記スタック間に設けられた他の導体に関連する前記酸化物半導体層から前記第１の方向において絶縁されている、メモリ構造体。
【請求項46】
請求項４０に記載のメモリ構造体であって、前記第１の絶縁層は、エアギャップキャビティを含む、メモリ構造体。
【請求項47】
請求項４６に記載のメモリ構造体であって、前記エアギャップキャビティは、前記ＮＯＲメモリストリングのスタック内の前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）の前記強誘電体ゲート誘電体層まで延びており、
前記酸化物半導体層は、前記スタック内の前記各ＮＯＲメモリストリング対にのみ隣接して設けられ、互いに隣接する前記ＮＯＲメモリストリング対間の前記エアギャップキャビティによってセグメント化されている、メモリ構造体。
【請求項48】
請求項４６に記載のメモリ構造体であって、前記エアギャップキャビティは、前記ＮＯＲメモリストリングのスタック内の前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）の前記共通ゲート電極を形成する前記導体まで延びており、
前記酸化物半導体層及び前記強誘電体ゲート誘電体層は、前記スタック内の前記各メモリストリング対にのみ隣接して設けられ、互いに隣接する前記ＮＯＲメモリストリング対間の前記エアギャップキャビティによってセグメント化されている、メモリ構造体。
【請求項49】
請求項４０に記載のメモリ構造体であって、前記共通ソース層及び前記共通ドレイン層はそれぞれ金属層を含み、
前記各ＮＯＲメモリストリングの前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）に関連する前記酸化物半導体層は、前記共通ソース層及び前記共通ドレイン層を形成する前記金属層に接続され、前記各薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）に接合レスのチャネル領域を提供する、メモリ構造体。
【請求項50】
請求項４０に記載のメモリ構造体であって、前記強誘電体ゲート誘電体層は、ドープされた酸化ハフニウム層を含む、メモリ構造体。
【請求項51】
請求項４０に記載のメモリ構造体であって、前記各薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）は、前記共通ソース層及び前記共通ドレイン層の両方に第１の電圧を印加し、関連する前記共通ゲート電極に第２の電圧を印加することによって、第１の分極状態に電気的に置かれ；
前記各薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）は、前記共通ドレイン層に第３の電圧を印加し、前記共通ソース層に前記３の電圧とは異なる第４の電圧を印加し、関連する前記共通ゲート電極に第５の電圧を印加することによって、第２の分極状態に電気的に置かれる、メモリ構造体。
【請求項52】
請求項５１に記載のメモリ構造体であって、前記ＮＯＲメモリストリングの前記共通ソース層は、電気的に浮遊しており、
前記共通ソース層は、プリチャージ期間中は所与の電圧にバイアスされ、その後は浮遊したままにされる、メモリ構造体。
【請求項53】
半導体基板の平面上に形成された３次元メモリ構造体であって、前記半導体基板の上側に形成され、互いに平行な１以上の平面に配置された複数の薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）を含み、
（ｉ）前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）は、前記半導体基板の前記平面に対して略平行な第１の方向に沿って延びるＮＯＲメモリストリングとして構成されており；
（ｉｉ）前記ＮＯＲメモリストリングは、（ａ）前記平面に対して略直交する第２の方向に沿って前記ＮＯＲメモリストリングのスタックとして重ねて設けられ、前記各スタック内の前記ＮＯＲメモリストリングは、互いに隣接する前記平面を分離するエアギャップキャビティによって互いに絶縁され、かつ、（ｂ）前記第１の方向及び前記第２の方向の両方に対して略直交する第３の方向に沿って前記ＮＯＲメモリストリングの行として設けられており；
（ｉｉｉ）前記各ＮＯＲメモリストリングの前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）は、前記第１の方向に沿って延びる共通ソース層及び共通ドレイン層を共有しており、
（ｉｖ）前記各ＮＯＲメモリストリングの前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）は、酸化物半導体層と、該酸化物半導体層に隣接して形成された強誘電体ゲート誘電体層とを含み、前記酸化物半導体層は、前記共通ソース層と前記共通ドレイン層との間にチャネル領域を形成しており；かつ、
（ｖ）複数の導体が、前記ＮＯＲメモリストリングの互いに隣接するスタック間の前記強誘電体ゲート誘電体層に隣接して、かつ前記第２の方向に沿って設けられ、前記各導体は、前記互いに隣接するスタックの前記ＮＯＲメモリストリングの前記各薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）の共通ゲート電極として機能しており、
少なくとも前記酸化物半導体層は、前記各平面の前記エアギャップキャビティによって互いに分離され、それにより、前記ＮＯＲメモリストリングの各スタック内の前記各ＮＯＲメモリストリングに対して絶縁されている、メモリ構造体。
【請求項54】
請求項５３に記載のメモリ構造体であって、前記酸化物半導体層及び前記強誘電体ゲート誘電体層の両方は、前記各平面で前記エアギャップキャビティによって互いに分離され、それにより、前記酸化物半導体層及び前記強誘電体ゲート誘電体層は、前記ＮＯＲメモリストリングの各スタック内の各ＮＯＲメモリストリングに対して絶縁されている、メモリ構造体。
【請求項55】
請求項５３に記載のメモリ構造体であって、前記強誘電体ゲート誘電体層は、前記第２の方向において前記各導体に隣接して連続層として設けられた強誘電体分極層を含む、メモリ構造体。
【請求項56】
請求項５３に記載のメモリ構造体であって、前記各ＮＯＲメモリストリングの前記各薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）の前記共通ソース層及び前記共通ドレイン層は、第１の絶縁層によって前記第２の方向に離間して配置されている、メモリ構造体。
【請求項57】
請求項５６に記載のメモリ構造体であって、前記第１の絶縁層は、誘電体層を含む、メモリ構造体。
【請求項58】
請求項５３に記載のメモリ構造体であって、前記酸化物半導体層は、インジウム亜鉛酸化物（ＩＺＯ）層及びインジウムガリウム亜鉛酸化物（ＩＧＺＯ）層のうちの１つを含む、メモリ構造体。
【請求項59】
請求項５３に記載のメモリ構造体であって、前記酸化物半導体層及び前記強誘電体ゲート誘電体層は、互いに隣接するスタック間の前記各導体に隣接して形成されており、
前記酸化物半導体層は、前記スタック間に設けられた他の導体に関連する前記酸化物半導体層から前記第１の方向において絶縁されている、メモリ構造体。
【請求項60】
請求項５３に記載のメモリ構造体であって、前記エアギャップキャビティは、前記ＮＯＲメモリストリングのスタック内の前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）の前記強誘電体ゲート誘電体層まで延びており、
前記酸化物半導体層は、前記スタック内の前記各ＮＯＲメモリストリング対にのみ隣接して設けられ、互いに隣接する前記ＮＯＲメモリストリング対間の前記エアギャップキャビティによってセグメント化されている、メモリ構造体。
【請求項61】
請求項５３に記載のメモリ構造体であって、前記エアギャップキャビティは、前記ＮＯＲメモリストリングのスタック内の前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）の前記共通ゲート電極を形成する前記導体まで延びており、
前記酸化物半導体層及び前記強誘電体ゲート誘電体層は、前記スタック内の前記各メモリストリング対にのみ隣接して設けられており、互いに隣接する前記ＮＯＲメモリストリング対間の前記エアギャップキャビティによってセグメント化されている、メモリ構造体。
【請求項62】
請求項５３に記載のメモリ構造体であって、前記共通ソース層及び前記共通ドレイン層はそれぞれ金属層を含み、
前記各ＮＯＲメモリストリングの前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）に関連する前記酸化物半導体層は、前記共通ソース層及び前記共通ドレイン層を形成する前記金属層に接続され、前記各薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）に接合レスのチャネル領域を提供する、メモリ構造体。
【請求項63】
請求項５３に記載のメモリ構造体であって、前記強誘電体ゲート誘電体層は、ドープされた酸化ハフニウム層を含む、メモリ構造体。
【請求項64】
請求項６３に記載のメモリ構造体であって、前記ドープされた酸化ハフニウム層は、ジルコニウムドープハフニウム酸化物（ＨＺＯ）、シリコンドープハフニウム酸化物（ＨＳＯ）、アルミニウムジルコニウムドープハフニウム酸化物（ＨｆＺｒＡｌＯ）、アルミニウムドープハフニウム酸化物（ＨｆＯ２：Ａｌ）、ランタンドープハフニウム酸化物（ＨｆＯ２：Ｌａ）、ハフニウムジルコニウム酸窒化物（ＨｆＺｒＯＮ）、ハフニウムジルコニウムアルミニウム酸化物（ＨｆＺｒＡｌＯ）、及びジルコニウム不純物を含む任意のハフニウム酸化物のうちの１以上を含む、メモリ構造体。
【請求項65】
請求項５３に記載のメモリ構造体であって、前記ＮＯＲメモリストリングの前記共通ソース層は、電気的に浮遊しており、
前記共通ソース層は、プリチャージ期間中は所与の電圧にバイアスされ、その後は浮遊したままにされる、メモリ構造体。
【請求項66】
請求項５３に記載のメモリ構造体であって、前記ＮＯＲメモリストリングの各スタックは、該スタックの両側の側壁に形成された前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）を含む、メモリ構造体。
【請求項67】
請求項５３に記載のメモリ構造体であって、メモリ動作をサポートするための回路が、前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）の前記複数のスタックの下の前記半導体基板の前記平面に形成されている、メモリ構造体。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、高密度メモリ構造体に関する。特に、本発明は、ＮＯＲ型メモリストリング（「ＮＯＲメモリストリング」）として構成されたものを含む、相互接続された薄膜メモリ素子（例えば、薄膜ストレージトランジスタの３次元アレイ）によって形成された高密度かつ低読み出しレイテンシのメモリ構造体に関する。
【背景技術】
【0002】
ＮＯＲ型メモリストリングは、共通ソース領域及び共通ドレイン領域を共有するストレージトランジスタを含み、各ストレージトランジスタは、個別にアドレス指定してアクセスすることができる。２０１８年１１月６日に発行された「３次元アレイにおける容量結合不揮発性薄膜トランジスタＮＯＲストリング」という表題の米国特許第１０，１２１，５５３号（特許文献１）には、半導体基板の平面の上側に形成されたＮＯＲメモリストリングの３次元アレイとして構成されたストレージトランジスタまたはメモリトランジスタが開示されている。特許文献１は、あらゆる目的のために、参照によりその全体が本明細書に組み込まれる。特許文献１では、ＮＯＲメモリストリングは、共通のビット線及び共通のソース線を共有する多数の薄膜ストレージトランジスタを含む。特に、特許文献１には、（ｉ）水平方向に沿って長手方向に延びる共通ソース領域及び共通ドレイン領域と、（ｉｉ）垂直方向に沿って延びる各ストレージトランジスタのゲート電極とを含むＮＯＲメモリストリングが開示されている。特許文献１では、「垂直」という用語は、半導体基板の表面に対して垂直な方向を指し、「水平」という用語は、半導体基板の表面に対して平行な方向を指す。３次元アレイでは、ＮＯＲメモリストリングは、半導体基板の上の複数の平面（例えば、８個または１６個の平面）上に設けられ、各平面上のＮＯＲメモリストリングは列をなして配置される。電荷トラップ型のストレージトランジスタの場合、データは各ストレージトランジスタ内の電荷蓄積膜に格納される。例えば、電荷蓄積膜は、トンネル誘電体層、電荷トラップ層、及びブロッキング層を含み、酸化シリコン、窒化シリコン、酸化シリコンをこの順に配置した多層膜として実現可能であり、ＯＮＯ層と称される。電荷蓄積膜全体に印加された電界は、電荷トラップ層内の電荷トラップに電荷を追加または除去し、ストレージトランジスタの閾値電圧を変化させて、所与の論理状態をストレージトランジスタにエンコードする。
【0003】
電気的に分極可能な材料（「強誘電体材料」）、特に、半導体製造プロセスに使用される材料の進歩は、強誘電体メモリ回路への新たな適用の可能性を示唆する。例えば、「"Ferroelectricity in Hafnium Oxide: CMOS compatible Ferroelectric Field Effect Transistors," by T.S. Boscke et al., published in 2011 International Electron Devices Meeting (IEDM), pp. 24.5.1-24.5.4」という文献には、酸化ハフニウムをゲート誘電体材料として使用する強誘電体電界効果トランジスタ（ＦｅＦＥＴ）が開示されている。強誘電体ゲート誘電体層の分極方向を制御することにより、ＦｅＦＥＴは、２つの閾値電圧のいずれかを持つようにプログラムすることができる。ＦｅＦＥＴの各閾値電圧は、例えば「プログラム」状態や「消去」状態などの、指定された論理値を表す状態を構成する。このようなＦｅＦＥＴは、高密度メモリ回路に適用できる。例えば、２０１３年５月１７日に出願された「強誘電体電界効果トランジスタメモリアレイ及び関連方法を有する装置」という表題の米国特許出願第１３／８９７、０３７号（米国特許第９，２８１，０４４号）（特許文献２）には、ＦｅＦＥＴの３次元アレイが開示されている。
【0004】
しかしながら、従来技術のＦｅＦＥＴは、耐久性が低いという問題があった。例えば、「"Vertical Ferroelectric HfO2 FET based on 3-D NAND Architecture: Towards Dense Low-Power Memory," by K. Florent et al., published in 2018 IEEE International Electron Devices Meeting (IEDM), 2018, pp. 2.5.1-2.5.4」という論文には、耐久性が１０４サイクルであることが開示されている。このような低い耐久性は、メモリ回路を多くのメモリ用途に実質的に適さないものにしている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許第１０，１２１，５５３号明細書
【特許文献2】米国特許第９，２８１，０４４号明細書
【発明の概要】
【課題を解決するための手段】
【0006】
本開示によれば、半導体基板の平面上に形成された３次元メモリ構造体であって、半導体基板の平面に対して略平行な第１の方向に沿って延びるＮＯＲメモリストリングの複数のスタックとして構成された、薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）の複数のスタックを含む、メモリ構造体が提供される。ＮＯＲメモリストリングの各スタックは、平面に対し略直交する第２の方向に沿って重ねて設けられている。各ＮＯＲメモリストリングの薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）は、第１の方向に沿って延びる共通ソース層及び共通ドレイン層を共有している。
【0007】
いくつかの実施形態では、ＮＯＲメモリストリングの各スタックは、第２の方向に沿って重ねて形成された複数のメモリストリング対を含み、各メモリストリング対は、第１の絶縁層によって他のメモリストリング対から絶縁されている。また、各メモリストリング対は、第１の共通ドレイン層、第１の共通ソース層、及び第２の共通ドレイン層を含み、各層は、第２の絶縁層によって第２の方向において互いに離間して配置されている。また、各メモリストリング対は、第１の共通ドレイン層及び第１の共通ソース層によって形成された第１のＮＯＲメモリストリングと、第２の共通ドレイン層及び第１の共通ソース層によって形成された第２のＮＯＲメモリストリングとから構成されている。
【0008】
本開示のメモリ構造体は、ＮＯＲメモリストリングの各スタックに隣接して、かつ各スタックの共通ソース層及び共通ドレイン層に接触して設けられた半導体層をさらに含む。第２の方向において互いに隣接する共通ソース層と共通ドレイン層との間に設けられた半導体層により、各ＮＯＲメモリストリングの薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）のためのチャネル領域が形成されている。また、本開示のメモリ構造体は、半導体層に隣接して、かつ第２の方向に沿って設けられた強誘電体ゲート誘電体層をさらに含む。また、本開示のメモリ構造体は、ＮＯＲメモリストリングの互いに隣接するスタック間の強誘電体ゲート誘電体層に隣接して、かつ第２の方向に沿って設けられた複数の導体をさらに含む。各導体は、互いに隣接するスタックのＮＯＲメモリストリングの各薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）の共通ゲート電極として機能する。いくつかの実施態様では、本開示のメモリ構造体は、チャネルを形成する強誘電体ゲート誘電体層と半導体層との間に設けられた界面層をさらに含む。
【0009】
いくつかの実施形態では、強誘電体ゲート誘電体層は、第２の方向において各導体に隣接して連続層として設けられた強誘電体分極層を含む。
【0010】
さらに別の実施形態では、ＮＯＲメモリストリングの各スタックの側壁に沿って連続層として設けられている。
【0011】
いくつかの実施形態では、強誘電体ゲート誘電体層はドープされた酸化ハフニウム材料から形成され、チャネル領域を形成する半導体層は非晶質酸化物半導体材料から形成された酸化物半導体層である。
【0012】
いくつかの実施形態では、第１の共通ドレイン層、第２の共通ドレイン層、及び第１の共通ソース層は、部分的または実質的に金属導体材料から形成される。
【0013】
本発明の上記及び他の利点、態様及び新規な特徴、並びに、その例示された実施形態の詳細は、以下の説明及び添付された図面を参照することによって、より完全に理解されるであろう。
【図面の簡単な説明】
【0014】
本発明の様々な実施形態は、以下の詳細な説明及び添付された図面に開示されている。図面には本発明の様々な実施例が描写されているが、本発明は描写された実施例によって限定されるものではない。図面において、同様の参照番号は、同様の構造要素を示すことを理解されたい。また、図中の描写は、必ずしも一定の縮尺で描かれているわけではない。
【0015】
【発明を実施するための形態】
【0016】
本発明の実施形態によれば、本開示のメモリ構造体は、水平ＮＯＲメモリストリングとして構成されたストレージトランジスタを含み、ストレージトランジスタは、酸化物半導体チャネル領域に隣接して形成された強誘電体ゲート誘電体層を有する薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）である。このようにして形成された強誘電体ストレージトランジスタは、チャネル内にｐ／ｎ接合を持たず、チャネル内の移動キャリア密度が強誘電体ゲート誘電体層の分極によって変調される接合レストランジスタである。本発明の実施形態では、各ＮＯＲメモリストリング内の強誘電体ストレージトランジスタは、共通ソース線として機能する第１の導電層と、共通ビット線として機能する第２の導電層とを共有し、第１の導電層及び第２の導電層は、酸化物半導体チャネル領域と電気的に接続されている。ＮＯＲメモリストリング内の強誘電体ストレージトランジスタは、個々の制御ゲート電極によって制御され、各ストレージトランジスタは個別にアドレス指定してアクセスすることができる。いくつかの実施形態では、強誘電体ゲート誘電体層はドープされた酸化ハフニウム材料から形成され、酸化物半導体チャネル領域は非晶質酸化物半導体材料から形成される。
【0017】
いくつかの実施形態では、本開示のメモリ構造体は、高密度メモリ構造体を形成するために、３次元アレイとして構成された複数のＮＯＲメモリストリングを含む。ＮＯＲメモリストリングの３次元アレイは、第１の方向においてＮＯＲメモリストリングのスタックとして構成され、ＮＯＲメモリストリングは、第１の方向においてスタック内で互いに重ねて形成される。また、ＮＯＲメモリストリングの３次元アレイは、平面を形成する第２の方向においてＮＯＲメモリストリングの列として構成され、ＮＯＲメモリストリングの列は、第１の方向において１以上の平行な平面に配置される。いくつかの実施形態では、スタック内の互いに隣接する一対のＮＯＲメモリストリングは、共通のソースラインを共有する。各共有共通ソース線上の電圧は、３次元構造体における各ソース線の一端または両端から別々に直接印加することができる。いくつかの実施形態では、共有の共通ソース線は電気的に浮遊しており、ソース電圧は、３次元構造体におけるビット線／ソース線の端階段におけるコネクタ線の混雑を緩和するために、プリチャージトランジスタを使用して通ビット線から印加される。さらに、いくつかの実施形態では、酸化物半導体チャネル領域は、スタック内に形成された複数のＮＯＲメモリストリングにわたって、少なくとも第１の方向に連続層として形成される。このようにして、ＮＯＲメモリストリングは、メモリストリングの複数の層を貫通するトレンチの異方性エッチングのためのアスペクト比を低減した簡略化された製造プロセスステップを使用して構築することができ、その結果、コンパクトな寸法かつ高密度のメモリ構造体を形成することができる。
【0018】
本明細書に記載される強誘電体ストレージトランジスタは、消去動作（５．０ボルト未満）及びプログラミング（例えば、－５．０ボルト未満）動作の両方において、高耐久性、長時間のデータ保持、及び、比較的低い電圧動作を提供する。強誘電体または分極特性を３次元構造体（例えば、本明細書に記載される薄膜ＮＯＲメモリストリングとして）と組み合わせることにより、本発明の強誘電体ストレージトランジスタのメモリ構造体は、高速ランダムアクセスメモリ回路の低読み出しレイテンシの利点と、高密度かつ低コストのメモリアレイの付加的な利点とを達成することができる。本発明のメモリ構造体の上記の及び他の利点について、以下でさらに説明する。
【0019】
本説明では、図面の参照を容易にするために、図に示すように、Ｚ方向が半導体表面の平面に対して直交し、Ｘ方向及びＹ方向がＺ方向と直交する直交座標参照系が用いられる。
【0020】
さらに、本明細書に提供される図面は、本開示の実施形態を説明するための理想化された描写であり、特定の構成要素、構造、または装置の実際の描写であることを意図するものではない。図面は一定の縮尺で描かれているわけではなく、いくつかの層の厚さ及び寸法は、明確にするために誇張されている場合がある。図示の形状からの変形も予想される。例えば、ボックス形状として図示される領域は、一般的に、粗い及び／または非線形の特徴を有していてもよい。図示されている鋭角は丸みを帯びていてもよい。同様の参照符号は、全体を通して、同様の構成要素を指す。
【0021】
メモリ構造体
【0022】
図１は、本発明の実施形態における、ＮＯＲメモリストリングの３次元アレイを含むメモリ構造体の斜視図である。本開示のメモリ構造体は、いくつかの例では、半導体メモリ装置の一部を実現するために使用することができる。図１を参照して、メモリ構造体１０は、半導体基板１２の平面上に形成された多数の交互に重ねられた導電層及び絶縁層を含む。例えば、いくつかの実施形態では、絶縁層は、絶縁誘電体層であり得る。本明細書では、一対の導電層とその間に挟まれた絶縁層との組み合わせをアクティブ層１１と称する。半導体基板１２と、半導体基板１２上に形成されたアクティブ層１１との間に、バッファ層１４を設けてもよい。いくつかの実施態様では、バッファ層１４は、酸化炭化シリコン（ＳｉＯＣ）層または酸化シリコン（ＳｉＯ２）層であり得る。交互に重ねられた導電層及び絶縁層を含むアクティブ層１１は、Ｚ方向（すなわち、半導体基板１２の平面に対して垂直な方向に沿って）に重ねて形成される。アクティブ層１１は、Ｘ方向において、幅狭ストリップ（「アクティブストリップ」）２４に分割され、この幅狭ストリップ（アクティブストリップ）２４が積み重ねられて、Ｙ方向に延びるアクティブストリップのスタック（「アクティブスタック」）が形成される。このようにして形成された各アクティブストリップ２４は、Ｙ方向に延びる強誘電体ストレージトランジスタ２０のＮＯＲメモリストリングを形成する。
【0023】
各アクティブ層１１は、ＮＯＲメモリストリングの共通ビット線として機能する第１の導電層１６と、ＮＯＲメモリストリングの共通ソース線として機能する第２の導電層１８とを含む。第１の導電層１６及び第２の導電層１８は、いくつかの実施形態では、誘電体層であり得る絶縁層１７によって分離されている。例えば、いくつかの実施形態では、絶縁層１７は、酸化シリコン層であり得る。図１に示すメモリ構造体では、８個のアクティブ層１１（１１－０～１１－７）が設けられている。本開示のメモリ構造体１０の顕著な特徴は、Ｎ個のアクティブ層を有するメモリ構造体は、互いに隣接する一対のアクティブ層１１が共通ソース線１８を共有することであり、その結果、Ｎ個のアクティブ層を有するメモリ構造体は、共通ビット線はＮ個含むが、共通ソース線はＮ／２個しか含まない。例えば、互いに隣接する一対のアクティブ層１１－０及びアクティブ層１１－１は、（ｉ）第１のＮＯＲメモリストリングの共通ビット線を形成する第１の導電層１６ａと、（ｉｉ）絶縁層１７ａと、（ｉｉｉ）第１のＮＯＲメモリストリング及び第２のＮＯＲメモリストリングの共通ソース線を形成する第２の導電層１８と、（ｉｖ）絶縁層１７ｂと、（ｖ）第２のＮＯＲメモリストリングの共通ビット線を形成する第１の導電層１６ｂと、から構成される。このような構成により、本開示のメモリ構造体１０では、互いに隣接する一対のアクティブ層は、共通ソース線１８を共有する一対のＮＯＲメモリストリングを形成する。互いに隣接する一対のアクティブ層は、絶縁誘電体層などの絶縁層１５によって、アクティブ層の他の対から分離される。
【0024】
その後の処理ステップにより、互いに分離されたアクティブスタック間の幅狭トレンチ２２内に、酸化物半導体チャネル領域２５、強誘電体ゲート誘電体層２６、及びゲート電極２８が形成される。本開示のメモリ構造体１０の別の顕著な特徴は、各酸化物半導体チャネル領域２５が、Ｘ方向においてアクティブスタックの複数のＮＯＲメモリストリングを挟んで、アクティブスタックの側壁に沿って連続層として形成されることである。いくつかの実施態様では、各酸化物半導体チャネル領域２５は、幅狭トレンチ２２を共有する互いに隣接する一対のアクティブスタックの側壁に沿った連続層である。酸化物半導体チャネル領域２５は、別の幅狭トレンチ２２に形成された別の酸化物半導体チャネル領域２５から絶縁される。
【0025】
本発明の実施形態では、ゲート電極２８及び強誘電体ゲート誘電体層２６は、Ｚ方向に延びる柱状構造体として形成される。本実施例では、強誘電体ゲート誘電体層２６がゲート電極２８を包囲して柱状構造体が形成されている。本明細書では、ゲート電極２８は「ローカルワード線」とも称し、ゲート電極２８とそれを包囲する強誘電体ゲート誘電体層２６との組み合わせは「ローカルワード線（ＬＷＬ）構造体」と総称する。各トレンチ２２に形成されたローカルワード線構造体（ＬＷＬ構造体）は、誘電体材料２３によって互いに絶縁される。強誘電体ストレージトランジスタ２０が、アクティブストリップ２４と酸化物半導体チャネル領域２５及びＬＷＬ構造体との交差位置に形成される。したがって、アクティブストリップ２４の両側に強誘電体ストレージトランジスタ２０が形成される。図１に示すメモリ構造体では、ＬＷＬ構造体は、アクティブストリップの両側に形成された強誘電体ストレージトランジスタ２０がＮＯＲメモリストリングに沿ってＹ方向に互いにオフセットされるように、互いに隣接するトレンチ２２において互い違いに（千鳥状に）形成されている。特に、一対のＮＯＲメモリストリング（アクティブストリップ２４）間の絶縁層１５と、互いに隣接する共通ソース線１８及び共通ビット線１６間の絶縁層１７ａ及び絶縁層１７ｂは、同一のアクティブストリップ２４の両側に形成された強誘電体ストレージトランジスタ２０を分離するための絶縁を提供する。このような構成により、共通ソース線１８及び共通ビット線１６を共有する強誘電体ストレージトランジスタ２０は、各アクティブストリップ２４に沿って（Ｙ方向において）、ＮＯＲメモリストリング（「水平ＮＯＲメモリストリング」または「ＨＮＯＲメモリストリング」とも称される）を形成する。
【0026】
このようにして形成されたＮＯＲメモリストリングの３次元アレイでは、強誘電体ストレージトランジスタ２０は、チャネル内のドレイン領域またはソース領域としてｐ／ｎ接合を含まない接合レストランジスタである。その代わりに、第１の導電層１６（共通ビット線）が強誘電体ストレージトランジスタ２０のドレイン領域として機能し、第２の導電層１８が強誘電体ストレージトランジスタ２０のソース領域として機能する。したがって、ＮＯＲメモリストリングは、共通ドレイン領域（共通ビット線１６）と共通ソース領域（共通ソース線１８）とを共有する強誘電体ストレージトランジスタ２０を含む。
【0027】
いくつかの実施態様では、第１の導電層１６及び第２の導電層１８はそれぞれ、モリブデン（Ｍｏ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、ルテニウム、またはチタンタングステン合金（ＴｉＷ）などの金属層または低抵抗率金属導電材料を使用して形成される。いくつかの実施態様では、絶縁層１５及び絶縁層１７は、酸化シリコン層（ＳｉＯ２）として形成され得る。他の実施形態では、絶縁層１５は、窒化シリコンなどの他の絶縁誘電体材料によって形成され得る。いくつかの実施態様では、強誘電体ゲート誘電体層は、ジルコニウムドープハフニウム酸化物（ＨｆＺｒＯまたは「ＨＺＯ」）などのドープハフニウム酸化物材料から形成され得る。いくつかの実施態様では、酸化ハフニウムは、シリコン（Ｓｉ）、イリジウム（Ｉｒ）、またはランタン（Ｌａ）がドープされ得る。いくつかの実施態様では、酸化物半導体チャネル領域は、酸化インジウムガリウム亜鉛（ＩＧＺＯ）などの非晶質酸化物半導体材料で形成される。
【0028】
メモリ回路を完成させるために、ＨＮＯＲメモリストリングのメモリ動作をサポートする様々な種類の回路が半導体基板１２の内部または表面に形成される。このような回路は、「アレイ下回路」（「ＣｕＡ」）と称され、アナログ回路及びデジタル回路を含み得る。例えば、メモリ動作は、読み取り動作及び書き込み動作を含み得る。本明細書では、メモリ回路への書き込み動作は、消去動作及びプログラム動作を含み、強誘電体ゲート誘電体層２６の分極状態または分極方向を、或る分極状態から別の分極状態に変更することを指す。さらに、いくつかの実施形態では、メモリ動作は、リフレッシュ動作を含む。いくつかの実施形態では、アレイ下回路は、消去動作、プログラム動作、読み出し動作、及びリフレッシュ動作などのメモリ回路のメモリ動作をサポートする。
【0029】
いくつかの実施形態では、アレイ下回路は、電源電圧、接地電圧、プログラミング電圧、消去電圧、読み出し電圧、または基準電圧などの動作電圧を生成するための様々な電圧源または電圧発生器を含む。アレイ下回路は、ワード線ドライバ回路、ビット線ドライバ回路、及び入出力ドライバ回路をさらに含み得る。アレイ下回路は、指定されたストレージトランジスタを選択するためのアドレス信号をデコードするためのアドレスデコーダ、選択されたストレージトランジスタから格納されたデータを読み取るためのセンスアンプ、シフトレジスタなどのラッチ及びレジスタ、または他のメモリ素子をさらに含み得る。アレイ下回路は、インバータ、ＮＡＮＤ、ＮＯＲ、排他的論理和、及び他の論理ゲートなどの様々な論理回路をさらに含み得る。いくつかの実施形態では、アレイ下回路は、ステートマシン、マイクロシーケンサ、及びデータ処理回路を含む。例えば、一実施形態では、アレイ下回路は、メモリ回路におけるメモリ動作（例えば、読み出し動作、消去動作、プログラム動作、及びリフレッシュ動作）を管理するためのステートマシンを含む。
【0030】
いくつかの実施形態では、他の導電層は、ワード線信号などの制御信号を強誘電体ストレージトランジスタ２０のアレイに供給するために、メモリ構造体１０の上側または下側に配置され得る。いくつかの実施形態では、導電層は、アレイ下回路を、ＮＯＲメモリストリングの共通ビット線、及び、メモリ動作をサポートするローカルワード線に接続するように配置され得る。一実施形態では、導電層は、ＮＯＲメモリストリングとアンダーアレイ回路との間で制御信号及びデータ信号をルーティングするために設けられ得る。このような構成により、アレイ下回路は、ＮＯＲメモリストリングのメモリ動作をサポートし、メモリ構造体１０に提供される消去、プログラム、及び読み出しのコマンドに応答して、ＮＯＲメモリストリングの消去、プログラム、及び読み出しの動作を自律的に実行する。一例では、強誘電体ストレージトランジスタ２０への書き込み動作は、消去動作、及びそれに続くプログラム動作を含む。
【0031】
いくつかの実施形態では、メモリ構造体１０は、別個の半導体基板であるメモリコントローラに接続され、例えば、ハイブリッド結合、ＴＳＶ、露出接点、及び他の適切な相互接続技術などの１以上の集積技術を用いて電気的に接続される。メモリコントローラは、消去、プログラム、及び読み出しのコマンドなどを、通常は、書き込み動作のためのメモリセルアドレス及び書き込みデータなどの付随情報とともに、アレイ下回路に提供する。メモリ構造体１０は、アレイ下回路を使用して、受信したコマンドに応答して自律的にメモリ動作を実行する。
【0032】
本開示の実施形態では、メモリ構造体１０は、「タイル」と称されるモジュール式メモリユニットを表し、メモリ装置は、モジュール式メモリユニットのアレイを使用して形成される。例示的な実施形態では、メモリ装置は、タイルの２次元アレイとして構成され、各タイルは、その下に形成された各タイル用のサポート回路を有する強誘電体ストレージトランジスタの３次元アレイを含む。より具体的には、各タイルの強誘電体ストレージトランジスタのサポート回路は、各タイルの下の半導体基板の部分にモジュール化のために設けられる。このようにして、各モジュール式メモリユニット（またはタイル）は、半自律的に動作して、消去、プログラム、読み出し、及びリフレッシュ動作などのメモリ動作を実行する。その結果、メモリ装置はタイルのアレイを含み、各タイルは、各タイルの下に形成されたアレイ下回路（ＣｕＡ）によって個別にアドレス指定及び制御することができる。特に、各タイルに設けられたタイルベースのＣｕＡにより、タイルアレイの各タイルは、複数のタイルに対してメモリ動作を同時に実行するとともに、互いに独立してアクセスすることができる。いくつかの実施形態では、タイルベースのアレイ下回路（ＣｕＡ）は、第１の製造プロセスを用いて半導体基板に形成され、その後、タイルベースのサポート回路がその上に形成された半導体基板は、薄膜ストレージトランジスタを形成するための第２の製造プロセスに供される。
【0033】
メモリ装置をメモリコントローラに接続することにより、メモリモジュールが形成される。メモリコントローラは、「チップレット」とも称されるコントローラ集積回路であってもよい。あるいは、メモリコントローラは、汎用集積回路（例えば、中央処理装置（ＣＰＵ）やグラフィックス処理装置（ＧＰＵ））に組み込まれるか、または実装されてもよい。メモリコントローラは、メモリ装置の管理機能を実装する。いくつかの実施形態では、メモリコントローラは、起動、読み出し、消去、プログラム、コミット、及びリフレッシュなどのコマンドと、メモリアドレス及び書き込みデータなどの付随するコマンド情報とをメモリ装置に提供する。また、メモリコントローラは、適用可能であれば、ホストアクセス用のメモリインタフェース及び他のシステム機能を実装するホストインタフェース機能を提供することができる。メモリコントローラは、各タイルのアレイ下回路と協働して動作し、各タイルでの半自律的なメモリ動作と、多数のタイルに対する同時のメモリ動作を可能にする。タイルアレイにより形成されたメモリ装置は、複数のタイルのストレージトランジスタへの並列アクセス機能を備えた高速大容量メモリを実現する。
【0034】
図１に示す実施形態では、メモリ構造体１０は、ＮＯＲメモリストリング（アクティブストリップ２４）のアクティブスタックの側壁に沿ってＹ方向に連続層として形成された酸化物半導体チャネル領域２５を含む。他の実施形態では、図２に示すように、酸化物半導体チャネル領域２５は、互いに隣接するローカルワード線（ＬＷＬ）構造体間で、互いに対して分離されていてもよい。図２は、本発明の別の実施形態における、ＮＯＲメモリストリングの３次元アレイを含むメモリ構造体の斜視図である。図１及び図２における同様の要素には、説明を簡略化するために同様の参照番号が付されている。図２を参照して、メモリ構造体３０は、酸化物半導体チャネル領域２５の形成を除いて、図１のメモリ構造体１０と実質的に同様に構成されている。メモリ構造体３０において、幅狭トレンチ２２内に形成された酸化物半導体チャネル領域２５は、点線の円３２で示されるように、各ＬＷＬ構造体で分離または単一化されている。すなわち、酸化物半導体チャネル領域２５は、強誘電体ゲート誘電体層２６及びゲート電極２８から構成される柱状構造体に対してのみ隣接するように設けられている。酸化物半導体チャネル領域２５は、互いに隣接するＬＷＬ構造体間で除去されており、これにより、ＬＷＬ構造体間の領域に形成される可能性のある寄生デバイスを除去することができる。
【0035】
図３は、本発明の実施形態における、ＮＯＲメモリストリングの３次元アレイを含む図１のメモリ構造体の一部の断面図である。図１及び図３における同様の要素には、説明を簡略化するために同様の参照番号が付されている。図３を参照して、メモリ構造体１０は、半導体基板（図３では簡略化するために省略されている）上に形成された強誘電体ストレージトランジスタのＮＯＲメモリストリングの３次元アレイを含む。本実施形態では、同一の幅狭トレンチ２２に隣接する一対のＮＯＲメモリストリング（アクティブストリップ２４）のアクティブスタックは、各ローカルワード線（ＬＷＬ）構造体において、共通の酸化物半導体チャネル領域２５、強誘電体ゲート誘電体層２６、及びゲート電極２８を共有している。すなわち、酸化物半導体チャネル領域２５は、幅狭トレンチ２２の底部に沿って連続している。互いに隣接する幅狭トレンチ２２において、一方の幅狭トレンチ２２に形成された酸化物半導体チャネル領域２５は、他方の幅狭トレンチ２２に形成された酸化物半導体チャネル領域２５から絶縁されている。各アクティブスタック２４は、アクティブスタック２４の両側に形成された強誘電体ストレージトランジスタ２０を有する。ＬＷＬ構造体がＹ方向において互い違いに（千鳥状に）配置されている場合、互いに隣接する幅狭トレンチ２２において、強誘電体ストレージトランジスタ２０は、Ｘ方向において互いに対向しないように、Ｙ方向において互いにオフセットして形成される。誘電体材料２３は、ＬＷＬ構造体間のトレンチ２２に形成されている。
【0036】
酸化物半導体チャネル領域は、本発明のＮＯＲメモリストリングの３次元アレイにおいて多くの利点を実現する。第１に、酸化物半導体チャネル領域は、一般に、移動度が高く、スイッチング性能が高く、かつ、電子または正孔のトンネリングの心配がない。第２に、酸化物半導体チャネル領域を有するＮＯＲメモリストリングのストレージトランジスタは、接合レストランジスタとなり、これにより、メモリ構造体中にポリシリコンのソース－ドレイン層を設ける必要がなくなる。その結果、ＮＯＲメモリストリングの３次元アレイのスタック高さは、同数のＮＯＲメモリストリングの平面または層を有する従来のメモリアレイと比較して大幅に低減される。さらに、本発明の実施形態では、ＮＯＲメモリストリングのスタック高さは、互いに隣接するアクティブ層間で共通ソース線を共有することによってさらに低減される。その結果、高密度、かつコンパクトなメモリ構造体が実現される。
【0037】
メモリ構造体１０では、（Ｚ方向における）アクティブ層の各対は、絶縁層１７ａによって互いに分離された第１の共通ビット線（第１の導電層１６ａ）及び共通ソース線（第２の導電層１８）と、絶縁層１７ｂによって共通ソース線１８から分離された第２の共通ビット線（第１の導電層１６ｂ）とを含み、これにより、第１のＮＯＲメモリストリング及び第２のＮＯＲメモリストリングが形成される。第１のＮＯＲメモリストリング及び第２のＮＯＲメモリストリングからなる各対は、絶縁層１５によって、Ｚ方向において他の対から分離される。
【0038】
本実施形態では、絶縁層１５はＺ方向においてｄ１の厚さを有し、絶縁層１７ａ及び絶縁層１７ｂはＺ方向においてｄ２の厚さを有する。厚さｄ１は、アクティブスタックの互いに隣接する共通ビット線を十分に絶縁するように選択される。共通ビット線と共通ソース線との間の厚さｄ２は、強誘電体ストレージトランジスタ２０のチャネル長を規定する。本実施形態では、第１の導電層１６及び第２の導電層１８は、Ｚ方向において同一の厚さｄ３を有する。他の実施形態では、第１の導電層１６及び第２の導電層１８は、Ｚ方向において異なる厚さを有する。さらに、本実施形態では、酸化物半導体チャネル領域２５は、強誘電体ゲート誘電体層２６とアクティブスタック２４のソース線／ビット線との間のＸ方向の厚さｄ４を有し、厚さｄ４により、チャネル領域の深さが規定される。
【0039】
いくつかの実施態様では、厚さｄ１は、３０～５０ｎｍの範囲にあり、一例では、３０ｎｍの値を有する。いくつかの実施態様では、厚さｄ２は、３０～８０ｎｍの範囲にあり、一例では、５０ｎｍの値を有する。いくつかの実施態様では、厚さｄ３は、３０～４０ｎｍの範囲にあり、一例では、４０ｎｍの値を有する。一実施形態では、互いに隣接する一対のＮＯＲメモリストリングのスタック高さは、２５０ｎｍである。８個のＮＯＲメモリストリングのスタックを含むメモリ構造体は、わずか１０００ｎｍのスタック高さで形成することができ、例えばポリシリコンチャネルを使用して形成される従来のメモリ構造体と比較してスタック高さが大幅に低減される。スタック高さの低減は、以下により詳細に説明するように、製造プロセス中にアクティブスタック間に幅狭トレンチを形成するためのエッチングプロセスのアスペクト比を低減させる効果がある。
【0040】
いくつかの実施態様では、酸化物半導体チャネル領域２５は、Ｘ方向において８～１５ｎｍの厚さｄ４を有する。一例では、酸化物半導体チャネル領域２５は、１０ｎｍの厚さを有する。いくつかの実施態様では、強誘電体ゲート誘電体層２６は、Ｘ方向において３～７ｎｍの厚さを有する。一例では、強誘電体ゲート誘電体層２６は、４ｎｍの厚さを有する。いくつかの実施態様では、アクティブスタック２４は、Ｘ方向において６０ｎｍの幅を有し、ＬＷＬ構造体が形成される幅狭トレンチは、Ｘ方向において７０ｎｍの幅を有する。いくつかの実施態様では、ゲート電極は、Ｘ方向において約５５ｎｍの厚さを有する。本明細書では、寸法は、説明のみを目的として提供されており、限定することを意図するものではない。実際の実施では、任意の適切な厚さまたは寸法を用いてよい。
【0041】
図３のメモリ構造体１０では、ＮＯＲメモリストリングの３次元アレイは、各アクティブストリップ２４の長さ（Ｙ方向）に沿って両側端に形成された強誘電体ストレージトランジスタ２０を含み、垂直ローカルワード線２８は、両側端に沿ってＹ方向において互い違いに（千鳥状に）配置される。互いに隣接するアクティブスタック間で、各垂直ローカルワード線２８を共有することにより、高密度が達成される。各垂直ローカルワード線２８は、各アクティブスタックのアクティブストリップ２４の垂直方向に整列した強誘電体ストレージトランジスタ２０に対するゲート電極として機能する。垂直ローカルワード線２８は、ＮＯＲメモリストリングの３次元アレイの上側または下側に設けられた相互接続導体４２（「グローバルワード線」とも称される）によって互いに接続され得る。一実施形態では、グローバルワード線４２は、接続されたアクティブストリップ２４の長さ方向（Ｙ方向）に対して直交する横方向（Ｘ方向）に沿って延びる。グローバルワード線４２は、ローカルワード線２８を、半導体基板１２のアレイ下回路（ＣｕＡ）に形成されたサポート回路、例えばワード線ドライバ回路などに接続する。
【0042】
メモリ回路と動作
【0043】
図４は、本発明の実施形態におけるＮＯＲメモリストリングの３次元アレイの回路図である。特に、図４は、図１～図３を参照して説明したメモリ構造から構築できるＮＯＲメモリストリングの一部を示す図である。図４を参照すると、メモリアレイ９０は、ＮＯＲメモリストリング９５－０～９５－５を含むＮＯＲメモリストリング９５内に配置された強誘電体ストレージトランジスタ９２を含む。各ＮＯＲメモリストリング９５は、共通のビット線ＢＬ９４（例えばＢＬｋ～ＢＬｋ＋５）及び共通のソース線ＳＬ９６（例えばＳＬｍ～ＳＬｍ＋２）を横切って接続される強誘電体ストレージトランジスタ９２を含み、各ＮＯＲメモリストリング９５の各強誘電体ストレージトランジスタ９２は、それぞれのワード線ＷＬ９８（例えばＷＬｎ～ＷＬｎ＋６）によって制御される。より具体的には、ＮＯＲメモリストリング９５内の各強誘電体ストレージトランジスタ９２は、ゲート端子がワード線ＷＬ９８に接続され、ドレイン端子がビット線ＢＬ９４に接続され、ソース端子がソース線ＳＬ９６に接続されている。
【0044】
メモリアレイ９０は、アクティブスタックに形成されたＮＯＲメモリストリングを含み、各ＮＯＲメモリストリング９５－０～９５－５は、３次元メモリ構造の異なる平面上に配置されている。複数のＮＯＲメモリストリングを横切る列の強誘電体ストレージトランジスタ９２は、ローカルワード線またはＬＷＬとも称される共通ワード線ＷＬ９８によって制御される。図４は、ワード線ＷＬｎ～ＷＬｎ＋６に接続された強誘電体ストレージトランジスタ９２を含むＮＯＲメモリストリングの一部を示す。実際には、メモリアレイには何千ものワード線（例えば４０９６ワード線）を設けてもよく、その結果、ＮＯＲメモリストリングには何千ものランダムにアクセス可能な強誘電体ストレージトランジスタが設けられることがある。メモリアレイ９０は、メモリアレイの読み出し、書き込み、及びリフレッシュ動作を制御するための制御回路を含む。例えば、制御回路は、図１に示すように、メモリアレイ下の半導体基板１２に形成することができ、回路アンダーアレイまたはＣｕＡと称される。
【0045】
メモリアレイ９０において、互いに隣接するＮＯＲメモリストリング９５は、共通のソース線ＳＬを共有する。例えば、ＮＯＲメモリストリング９５－０及び９５－１は共通ソース線ＳＬｍを共有し、ＮＯＲメモリストリング９５－２及び９５－３は共通ソース線ＳＬｍ＋１を共有する。互いに隣接するＮＯＲメモリストリング対間で共通ソース線を共有することにより、各ＮＯＲメモリストリングが独自の共通ソース線を有する場合に比べて、アクティブスタックを形成するための導電層の数を削減することが可能となる。他の実施形態では、共通ソース線を別のＮＯＲメモリストリングと互いに共有することなく、各自の共通ソース線及び共通ビット線を有する各ＮＯＲメモリストリング９５によりメモリアレイを構築してもよい。
【0046】
いくつかの実施形態では、メモリアレイ９０はメモリページで構成されることがあるが、メモリページとは、読み出し及び書き込み動作のために一緒にアクセスされるストレージトランジスタのグループを指す。本実施形態において、メモリページ９７は、メモリアレイ９０の複数の平面を横切って列となるように配置され、共通のワード線９８を共有するストレージトランジスタを含む。すなわち、メモリページ９７は、同一のワード線９８（例えばワード線ＷＬｎ）に接続されたＮＯＲメモリストリング９５－０～９５－５のアクティブスタック内のストレージトランジスタを含む。実際の実装では、メモリページは、同一の連続酸化物半導体チャネルに関連付けられ、同一のワード線を共有するＮＯＲメモリストリングの複数の平面を横切って、１以上の列に強誘電体ストレージトランジスタ９２を含んでいてもよい。
【0047】
メモリアレイ９０では、ソース線９６は電気的に浮遊しており、すなわち、ソース線９６はいかなる電位にも直接接続されていない。実際には、例えば、ソース端子とストレージトランジスタのゲート端子との間の寄生容量など、ソース線９６は、ソース端子の寄生容量を通じて比較的一定の電圧を維持する。より具体的には、各ＮＯＲメモリストリングに固有の寄生容量（例えば、ＮＯＲメモリストリングの共通ソース端子とその複数のローカルワード線との間の分布容量）は、ある動作条件の下では、共通の電源電圧を提供する仮想電圧源として用いられることがある。本説明では、ソース線９６は、仮想接地に接続されていると言及されることがある。いくつかの例では、電源電圧は、プリチャージ動作を通じて所望の電圧値に設定してもよく、プリチャージ動作後にソース線を浮遊状態のままにしておいてもよい。一実施形態では、プリチャージ動作は共通ビット線を所望の電圧に設定し、その後、プリチャージトランジスタを瞬間的にオンにして共通ビット線を共通ソース線に短絡し、ビット線電圧をソース線に転送する。その結果、共通ソース線は、共通ビット線の電圧からビット線に供給された電圧に等しい電圧まで充電される。プリチャージ動作が完了すると、プリチャージトランジスタをオフにする。共通ソース線は、例えば、ソース端子とＮＯＲメモリストリングのストレージトランジスタのゲート端子との間の寄生容量など、ソース端子の寄生容量を通じて比較的一定の電圧を維持する。他の実施形態では、ソース線９６には、電圧源によって、例えば、接地電圧などの所定の電位を供給してもよい。
【0048】
本発明の実施形態では、強誘電体ストレージトランジスタ９２は薄膜強誘電体電界効果トランジスタである。より具体的には、強誘電体電界効果トランジスタ（ＦｅＦＥＴとも称される）は、（通常は金属層の）ゲート導体と電界効果トランジスタのチャネルとの間のゲート誘電体層として強誘電体材料を用いることによって形成される。いくつかの実施形態では、強誘電体ストレージトランジスタは、チャネル及び強誘電体ゲート誘電体層に隣接する界面誘電体層をさらに含んでいてもよい。強誘電体ストレージトランジスタは、強誘電体ゲート誘電体層に分極状態としてデータを記憶することによってメモリ機能を実現する。特に、ゲート導体とチャネルとの間に印加される電圧は、強誘電体ゲート誘電体層に電気分極を誘導するが、この分極は、逆極性の電圧を印加することによって逆転させることが可能である。強誘電体ゲート誘電体層は、印加されたゲート電圧を除去した後も誘導された分極状態を保持し、強誘電体ストレージトランジスタのメモリ機能を実現する。例えば、強誘電体ストレージトランジスタを応用することにより、データが２つの安定した残留分極状態として強誘電体ゲート誘電体層に記憶される不揮発性メモリセルを形成することが可能である。
【0049】
強誘電体ゲート誘電体層の誘導された分極状態は、強誘電体ストレージトランジスタの閾値電圧を変化させる。異なる分極状態による強誘電体ストレージトランジスタの閾値電圧の変化またはシフトを利用して、異なる論理状態のデータを表すことが可能となる。例えば、強誘電体ゲート誘電体層における２つの誘導電気分極状態の結果として、強誘電体ストレージトランジスタの高い閾値電圧及び低い閾値電圧により２つの論理状態（例えば、「０」と「１」）を表すことが可能である。他の実施形態では、強誘電体ゲート誘電体層に２以上の異なる範囲の電圧を印加することなどにより、強誘電体ゲート誘電体層に２以上の分極状態を誘導することが可能である。このようにして、強誘電体ストレージトランジスタは、２以上の論理状態でデータを記憶するように動作させることが可能となる。例えば、トライステートは、各セルに格納される１．５ビットに対応する３つの閾値電圧状態を提供し、あるいは、１つの強誘電体メモリセルに格納される２ビットに対応するクアッドステート（００、０１、１０、及び１１）など、アナログ状態の連続体（continum）も提供する。このアナログ状態の連続体は、人工知能や機械学習のアプリケーションの応用に有利となるであろう。
【0050】
本発明の実施形態において、強誘電体ストレージトランジスタのＮＯＲメモリストリングの３次元アレイは、不揮発性メモリデバイスまたは準不揮発性メモリデバイスの実装に適用することが可能である。例えば、準揮発性メモリの平均保持時間は１００ミリ秒以上、例えば約１０分、または数時間であるが、不揮発性メモリデバイスの最小データ保持時間は数日～数年を超えることがある。一実施形態では、強誘電体ストレージトランジスタは、１時間より長いデータ保持時間や１０８回のプログラム／消去サイクルを超えるプログラム／消去サイクルの耐久性を有する。例えば、強誘電体ストレージトランジスタのデータ保持時間は数時間であり、プログラム／消去サイクルの耐久性は約１０１１回である。このような強誘電体ストレージトランジスタを用いることにより、リフレッシュ間隔が数時間程度になるため、例えば数十ミリ秒といった、より頻繁なリフレッシュを必要とするＤＲＡＭのリフレッシュ間隔よりも大幅に長い準揮発性メモリデバイスを形成することが可能となる。いくつかの実施形態では、強誘電体ストレージトランジスタ（「タイル」）の複数の３次元アレイを用いて、高い記憶容量を有する準揮発性メモリデバイスを形成することが可能となる。
【0051】
強誘電体ストレージトランジスタは、強誘電体ゲート誘電体層にデータを記憶する。動作中、例えばソース端子に対してゲート端子に第１の極性の電圧を印加すると、第１の極性の印加電界は強誘電体ゲート誘電体層が第１の分極状態となるように誘導する。一方、例えばソース端子に対してゲート端子に第２の極性の電圧を印加すると、第１極性とは逆の第２の極性の電界を印加することにより、強誘電体ゲート絶縁層が第２の分極状態となるように誘導される。第１の分極状態は、強誘電体ストレージトランジスタの閾値電圧Ｖｔをより低い値にシフトし、これを用いて、論理「１」状態などの第１の論理状態をエンコードすることが可能となる。あるいは、第２の分極状態は、強誘電体ストレージトランジスタの閾値電圧Ｖｔをより高い値にシフトし、これを用いて「０」状態などの第２の論理状態をエンコードすることが可能となる。本明細書では、強誘電体ストレージトランジスタの閾値電圧Ｖｔをより高い値（論理「０」）にシフトすることをプログラム動作と称し、強誘電体ストレージトランジスタの閾値電圧Ｖｔをより低い値（論理「１」）にシフトすることを消去動作と称する。
【0052】
いくつかの実施形態では、上述のプリチャージ動作を用いることにより、ＮＯＲメモリストリングのソース線及びビット線の電圧を（例えば、消去動作中の）ローカルワード線の電圧よりも負の電圧に設定することが可能であり、または、（例えば、プログラム動作中の）ローカルワード線の電圧よりも正の電圧に設定することにより、強誘電体ストレージトランジスタの消去またはプログラム分極状態が、ソース及びドレイン端子の一方の電圧を電極としてローカルワード線の電圧を第２の電極として反転させるため、セルの分極を容易に反転させることができるという点である程度対照的であり、有利である。いくつかの実施形態では、強誘電体ストレージトランジスタの各ストリングは、半導体基板内に形成される単結晶トランジスタとは対照的に、薄膜トランジスタであるため、共通ソース、共通ドレイン、または共通チャネルのいずれにおいても、半導体基板の接地電位への配線接続を必要としない。代わりに、ローカルワード線または共通ソース／共通ドレインに正の電圧のみ（または負の電圧のみ）を印加することで、ＦｅＦＥＴに両方の分極状態を付与することが可能となる。この単一の電圧極性機能により、基板内に形成される制御／ロジックトランジスタのプロセスフローが簡素化され、また、強誘電体分極状態には通常、負の電圧（消去状態）から正の電圧（プログラムされた状態）に変化する電圧ヒステリシスがあるため、最適化された動作が可能となる。
【0053】
本発明の実施形態では、強誘電体ストレージトランジスタは酸化物半導体チャネルを用いて形成される。例えば、酸化物半導体チャネルは、インジウムガリウム亜鉛酸化物（ＩｎＧａＺｎＯまたは「ＩＧＺＯ」）などのアモルファス酸化物半導体材料を使用して形成することが可能である。酸化物半導体のチャネル領域は、電子や正孔のトンネリングを懸念することなく、スイッチング性能を向上させる高い移動度を有するという利点がある。例えば、ＩＧＺＯ膜の電子移動度は、インジウム、ガリウム、亜鉛の相対組成にもよるが、１０．０～１００．０ｃｍ２／Ｖである。酸化物半導体チャネルは、Ｎ型の単極性チャネル領域を形成し、ソース端子及びドレイン端子を形成する導電層１６ａ、１８、１６ｂ（図１）がチャネル領域に直接接触する。このようにして形成された強誘電体ストレージトランジスタは、通常はオン状態であり、チャネル領域のＮ型キャリアを空乏化することによってオフ状態にすることが可能となる空乏モードデバイスである。強誘電体ストレージトランジスタの閾値電圧は、酸化物半導体チャネル領域２５の厚さｄ４（図３）の関数である。すなわち、強誘電体ストレージトランジスタの閾値電圧は、酸化物半導体チャネル領域の厚さｄ４を空乏化して、それにより強誘電体ストレージトランジスタを遮断するために必要な電圧量である。
【0054】
次に、図５～７を参照して、強誘電体ストレージトランジスタの３次元ＮＯＲメモリストリングの例示的な動作条件を説明する。本発明の実施形態では、ＮＯＲメモリストリングへの書き込み動作は、最初に消去動作を実行し、次いでプログラム動作を実行することによって実行される。本実施形態では、消去動作をメモリページ内のすべてのストレージトランジスタに適用してすべてのストレージトランジスタを第１の論理状態に設定し、それに次ぐプログラム動作をメモリページ内の選択されたストレージトランジスタに適用することにより、選択されたメモリストレージを第２の論理状態にプログラムする。
【0055】
図５は、本発明の実施形態におけるＮＯＲメモリストリングの３次元アレイで実施可能な消去動作を示す図である。図５を参照すると、選択されたグローバルワード線（ＧＷＬ）４２ａに属するＮＯＲメモリストリングの組の第１の部分と、非選択のグローバルワード線（ＧＷＬ）４２ｂに属するＮＯＲメモリストリングの同一の組の第２の部分とを備えたメモリアレイ５０が示されている。実際の実装では、ＮＯＲメモリストリングの第１及び第２の部分は、ＮＯＲメモリストリングの同一の組（アクティブスタックの同一の組）上に形成されるが、異なるローカルワード線２８に関連する強誘電体ストレージトランジスタを示す。すなわち、ＮＯＲメモリストリングの第１及び第２の部分は、ＮＯＲメモリストリングに沿ってＹ方向の異なる位置に配置された、強誘電体ストレージトランジスタを示している。
【0056】
上述したように、グローバルワード線４２ａ、４２ｂは、１以上のアクティブスタックに形成されたＮＯＲメモリストリングに結合された１以上のローカルワード線２８にワード線信号を接続する相互接続導体である。ＮＯＲメモリストリングの第１の部分は、選択されたグローバルワード線４２ａに属し、Ｘ方向において同一平面内に配置された強誘電体ストレージトランジスタを示す。第１の部分の強誘電体ストレージトランジスタは、同一平面内かつＸ方向において異なる位置に形成されたメモリページであるメモリページ５２ａ及びメモリページ５４ａに属している。ＮＯＲメモリストリングの第２の部分は、非選択のグローバルワード線４２ｂに属する強誘電体ストレージトランジスタを示しており、Ｘ方向において同一平面内に配置されている。第２の部分の強誘電体ストレージトランジスタは、同一平面内かつＸ方向において異なる位置に形成されたメモリページであるメモリページ５２ｂ及びメモリページ５４ｂに属している。特に、ページ５２ｂ内の強誘電体ストレージトランジスタは、選択されたページ５２ａと同一のＮＯＲメモリストリング内の非選択のページに属する。すなわち、メモリページ５２ａ及びメモリページ５２ｂは、ＮＯＲメモリストリングの同一の組に属するが、Ｙ方向において異なる位置に配置されている。したがって、ページ５２ａ、５２ｂのビット線及びソース線は同一の電圧レベルにバイアスされるが、ページ５２ｂは非選択のグローバルワード線４２ｂに関連付けられる。一方、メモリページ５４ａ及び５４ｂは、同じＮＯＲメモリストリングに関連付けられるが、Ｙ方向において異なる位置に配置されている。メモリページ５４ａは選択されたグローバルワード線４２ａに接続され、メモリページ５４ｂは非選択のグローバルワード線４２ｂに接続される。
【0057】
本実施形態では、メモリページは、共通ワード線を共有し、さらに同一の連続酸化物半導体チャネル領域を共有するＮＯＲメモリストリングの互いに隣接する２つのスタック内の強誘電体ストレージトランジスタを含む。一実施形態では、メモリアレイ５０は８層のＮＯＲメモリストリングを含み、メモリページは、ＮＯＲメモリストリングの互いに隣接する２つのアクティブスタックを横切る少なくとも１６個の強誘電体ストレージトランジスタ（または１６ビット）を含む。他の実施形態では、酸化物半導体チャネルは、各幅狭トレンチ２２の底部で分離することが可能である。その場合、ＮＯＲメモリストリングの各スタック内の強誘電体ストレージトランジスタは、独自のメモリページを形成する。例えば、酸化物半導体チャネルが幅狭トレンチの底部で分離されている場合、メモリアレイ５０は、ＮＯＲメモリストリングの８層の１つのアクティブスタックを横切る８つの強誘電体ストレージトランジスタ（または８ビット）のメモリページを含んでいてもよい。
【0058】
本実施形態では、消去動作により強誘電体ストレージトランジスタのメモリページを消去する。いくつかの例では、これをブロック消去動作と称する。例えば、消去動作は、選択されたページ５２ａ内の選択されたグローバルワード線４２ａに関連付けられたすべての強誘電体ストレージトランジスタを消去する。選択されたページ５２ａ内の強誘電体ストレージトランジスタを消去するには、ソース線及びビット線の電圧よりも正のワード線電圧が用いられる。いくつかの実施形態では、ソース線電圧及びビット線電圧は両方とも０Ｖに設定され、選択されたグローバルワード線４２ａは２～３Ｖに駆動される。本例では、選択されたグローバルワード線４２ａは２．２Ｖに駆動される。他の非選択の強誘電体ストレージトランジスタの消去を抑制するために、非選択のグローバルワード線４２ｂは、選択されたグローバルワード線４２ａの電圧よりも低い正の電圧にバイアスされる。例えば、非選択のグローバルワード線４２ｂは、選択されたグローバルワード線４２ａの電圧の半分、例えば１．１Ｖにバイアスされる。非選択のページ５４ａ、５４ｂのソース線電圧及びビット線電圧は、非選択のグローバルワード線４２ｂと同じ電圧（例えば１．１Ｖ）に駆動され、その結果、これらの非選択の強誘電体ストレージトランジスタのゲート－ソース間電圧は０Ｖとなる。ページ５２ｂ内の強誘電体ストレージトランジスタについては、選択されたページ５２ａと同一のＮＯＲメモリストリングの組に属するため、ソース線及びビット線は０Ｖにバイアスされる。しかし、これらの非選択強誘電体ストレージトランジスタは、そのゲート端子が非選択グローバルワード線電圧（例えば１．１Ｖ）にバイアスされており、これらの非選択の強誘電体ストレージトランジスタを横切るゲート－ソース間電圧はトランジスタの分極状態を反転させるのに十分ではないため、消去されない。その結果、ページ５２ａの強誘電体ストレージトランジスタのみが消去される。本開示では、消去された強誘電体ストレージトランジスタは第１の論理状態「１」を保持する。
【0059】
図６は、本発明の実施形態において、図５の消去動作に次いで、ＮＯＲメモリストリングの３次元アレイ内で実施することが可能なプログラム動作を示す図である。図６を参照すると、選択されたページ５２ａ内の強誘電体ストレージトランジスタが消去された後（論理状態「１」）、ページ内の強誘電体ストレージトランジスタの一部は、書き込みデータに基づいて第２の論理状態「０」にプログラムされることになる。図６では、破線のボックス４４で示したトランジスタがプログラムされると仮定している。他のトランジスタはプログラムされず、消去状態（「１」）に関連付けられた論理状態を保持する。
【0060】
選択されたページ５２ａ内の選択された強誘電体ストレージトランジスタをプログラムするには、ソース線及びビット線の電圧よりも負のワード線電圧が用いられる。あるいは、プログラムされる強誘電体ストレージトランジスタのソース線電圧及びビット線電圧をワード線電圧よりも正にしてもよい。本開示の実施形態では、強誘電体ストレージトランジスタのプログラム動作は非対称のプログラミングを実現する。非対称のプログラミングとは、プログラム動作に異なるソース線電圧及びビット線電圧を用いることを指す。本実施形態では、選択されたページ５２ａ内の選択された強誘電体ストレージトランジスタ（破線のボックス４４で示す）をプログラムするために、選択されたグローバルワード線４２を０Ｖに設定する。プログラムされる選択された強誘電体ストレージトランジスタのビット線電圧を１．８Ｖに設定し、非選択の強誘電体ストレージトランジスタのビット線電圧を０．８Ｖに設定する。すべての強誘電体ストレージトランジスタのソース線電圧も０．８Ｖに設定する。このような構成とすると、ゲート－ソース間電圧が負（例えば０．８Ｖ）であり、かつ、ゲート－ドレイン間電圧が十分に大きい負（例えば－１．８Ｖ）の強誘電体ストレージトランジスタにのみ、ドレイン端子において、トランジスタの分極状態をプログラム状態（論理「０」）に反転させるのに十分な高電界を付与することになる。選択されたページ５２ａの他の強誘電体ストレージトランジスタは、ゲート－ドレイン間電圧がわずか－０．８Ｖであり、以前に消去された状態（例えば論理「１」）を保持する。
【0061】
他の非選択強誘電体ストレージトランジスタに対するプログラムを抑制するために、非選択のグローバルワード線４２ｂを、選択されたグローバルワード線４２ａの電圧よりも正の電圧にバイアスする。例えば、非選択のグローバルワード線４２ｂを０．８Ｖにバイアスする。非選択のページ５４ａ、５４ｂのソース線電圧及びビット線電圧を、非選択グローバルワード線４２ｂと同じ電圧（例えば、０．８Ｖ）に駆動する。その結果、非選択のページ５４ｂ内の非選択強誘電体ストレージトランジスタを横切って０Ｖのゲート－ソース間電圧が印加され、これらのトランジスタはプログラムされない。非選択のページ５４ａ内の強誘電体ストレージトランジスタは、負のゲート－ソース間電圧が－０．８Ｖであるが、ゲート－ドレイン間電圧はわずか－０．８Ｖであり、これらの強誘電体ストレージトランジスタの分極状態を変化させるには不十分である。ページ５２ｂ内の非選択の強誘電体ストレージトランジスタについては、選択されたページ５２ａと同一のＮＯＲメモリストリングの組に属するため、ソース線及びビット線の電圧はページ５２ａのトランジスタと同一の値にバイアスされる。しかしながら、これらの非選択の強誘電体ストレージトランジスタは、そのゲート端子が非選択グローバルワード線電圧（例えば０．８Ｖ）にバイアスされ、これらの非選択の強誘電体ストレージトランジスタを横切るゲート－ソース間電圧が０Ｖであり、これらのトランジスタはオフに維持されるため、プログラムされない。その結果、ページ５２ａ内の（ボックス４４で示す）選択された強誘電体ストレージトランジスタのみがプログラムされる。
【0062】
図６のメモリアレイ５０では、連続チャネルにより、図６の破線の楕円４５ａ～４５ｆで示すように、Ｚ方向において互いに隣接する２つの強誘電体ストレージトランジスタの２つのビット線間の領域に寄生トランジスタデバイスが形成されている。これらの寄生トランジスタデバイスの各々は、強誘電体ゲート誘電体層、チャネル領域、及び導電性のソース／ドレイン端子として機能する２本のビット線を含む。メモリアレイ５０はこのような寄生トランジスタデバイスを含むが、それらはメモリ動作に影響を及ぼさない。特に、寄生トランジスタデバイス４５ａ～４５ｆは、消去動作中に消去される。そして、プログラム動作中、非選択の２つの強誘電体ストレージトランジスタ間に配置された寄生トランジスタデバイス（例えば４５ｄ）はプログラムされず、プログラム用に選択された少なくとも１つの互いに隣接する強誘電体ストレージトランジスタを有する寄生トランジスタデバイス（例えば４５ａ～ｃ及び４５ｅ～ｆ）は同時にプログラムされる。一方、寄生トランジスタデバイスのプログラミングは、寄生トランジスタデバイスの閾値電圧を増加させ、これは、読み出し動作のためにプログラムされた寄生トランジスタデバイスをオフにする効果を有する。したがって、プログラム動作中の寄生トランジスタデバイスの付随的なプログラミングは、メモリアレイ５０の動作に影響を与えない。
【0063】
図７は、本発明の実施形態において、図５及び図６の書き込み動作に次いで、ＮＯＲメモリストリングの３次元アレイ内で実施することが可能な読み出し動作を示す図である。図７を参照すると、選択されたページ５２ａから強誘電体ストレージトランジスタを読み出すために、小さな正のゲート－ソース間電圧を印加し、小さな正のビット線電圧を印加している。本実施形態では、選択されたグローバルワード線４２ａを正電圧０．７Ｖに設定し、ソース線電圧を０Ｖに設定し、ビット線電圧を０．５Ｖに設定することにより、読み出し動作を行う。このようにバイアスすると、消去状態にある強誘電体ストレージトランジスタが導通し、「オン」電流Ｉｏｎがビット線と消去されたストレージトランジスタのソース線との間に流れる。一方、プログラムされた状態にある強誘電体ストレージトランジスタは非導通状態となり、プログラムされたストレージトランジスタのビット線とソース線のと間には、「オフ」電流Ｉｏｆｆと称されるわずかなリーク電流を除いて電流は流れない。
【0064】
読み出し動作中、非選択のグローバルワード線４２ｂは０Ｖに設定される。非選択のメモリページ５４ａ、５４ｂのビット線電圧及びソース線電圧も同様に０Ｖに設定される。選択されたページ５２ａと同一のＮＯＲメモリストリングに属するページ５２ｂ内の非選択の強誘電体ストレージトランジスタについては、ソース線及びビット線の電圧はページ５２ａ内のトランジスタと同一の値にバイアスされる。しかしながら、これらの非選択の強誘電体ストレージトランジスタは、そのゲート端子が非選択のグローバルワード線電圧（例えば０Ｖ）にバイアスされ、これらの非選択の強誘電体ストレージトランジスタを横切るゲート－ソース間電圧が０Ｖであるため、これらのトランジスタはオフに維持されることにより、読み出しは行われない。
【0065】
このようにバイアスされると、消去済みである選択されたページ５２ａの強誘電体ストレージトランジスタは電流Ｉｏｎを流し、その一方で、プログラム済みである選択されたページ５２ａのプログラムされた強誘電体ストレージトランジスタは電流Ｉｏｆｆを流す。強誘電体ストレージトランジスタのビット線をセンスアンプに接続し、セル電流を検知させることにより、セル電流を示す出力論理値を生成させる。２つのビット線間の寄生トランジスタデバイスは、寄生デバイスが消去またはプログラムされても、読み出し動作に影響を与えることはない。これは、寄生トランジスタデバイスのソース／ドレイン端子が同一のビット線電圧（０．５Ｖ）にバイアスされていることにより、これらの寄生トランジスタデバイスには電流が流れないためである。
【0066】
いくつかの実施形態では、ＮＯＲメモリストリングの３次元アレイの強誘電体ストレージトランジスタは、複数の状態のデータを記憶するように、すなわち、２以上の論理状態に対応する２以上の分極状態のデータを記憶するように誘導してもよい。一実施形態では、強誘電体ストレージトランジスタは、強誘電体ストレージトランジスタを１つの分極状態を表す低い閾値電圧レベルまで消去し、その後、強誘電体ストレージトランジスタを２以上の中間状態にプログラムすることによって、複数の状態または複数レベルのデータを記憶するように動作され、各状態は、消去された状態に関連付けられた閾値電圧レベルよりも高く、異なる閾値電圧レベルを有する。
【0067】
いくつかの実施形態では、強誘電体ストレージトランジスタは、図５を参照して上述したバイアス条件を用いて消去される。例えば、選択されたグローバルワード線は２．２Ｖに駆動され、選択されたビット線及びソース線は０Ｖに駆動される。非選択のグローバルワード線、非選択のビット線、及び非選択のソース線は１．１Ｖに駆動される。このバイアス条件により、選択された強誘電体ストレージトランジスタは、強誘電体ストレージトランジスタのより低い、または最低の閾値電圧である第１の閾値電圧で消去される。
【0068】
いくつかの実施形態では、（例えば、ページ５２ａといった）同一のページ内の強誘電体ストレージトランジスタは、単一のプログラム動作で複数の論理状態にプログラムされる。すなわち、同一のページ内の強誘電体ストレージトランジスタの閾値電圧は、同一のプログラム動作により、消去された閾値電圧レベルから異なる高い閾値電圧レベルまで上昇する。したがって、強誘電体ストレージトランジスタに複数（または２以上）の論理状態を記憶するのに必要なのは、２回の書き込みサイクル（１回の消去及び１回のプログラム）のみである。
【0069】
一例では、同一ページ内のすべての強誘電体ストレージトランジスタを２つのプログラム状態にプログラムするために用いられるバイアス条件には、それぞれの強誘電体ストレージトランジスタの所望のプログラム状態に応じて、選択されたグローバルワード線を０Ｖに駆動し、選択されたビット線を１．６Ｖまたは２Ｖに駆動することを含む。このようにして、選択された強誘電体ストレージトランジスタは、単一のプログラム動作により、異なるプログラム閾値電圧レベルを有する２つのプログラム状態へとプログラムすることが可能となり、その結果、消去状態と合わせて、選択されたページの強誘電体ストレージトランジスタに３つの論理状態が記憶されることになる。他の例では、同一ページ内のすべての強誘電体ストレージトランジスタを３つのプログラム状態にプログラムするために用いられるバイアス条件には、それぞれの強誘電体ストレージトランジスタの所望のプログラム状態に応じて、選択されたグローバルワード線を０Ｖに駆動し、選択されたビット線を１．６Ｖ、１．８Ｖ、または２Ｖに駆動することを含む。このようにして、選択された強誘電体ストレージトランジスタは、単一のプログラム動作により、異なるプログラム閾値電圧レベルを有する３つのプログラム状態へとプログラムすることが可能となり、その結果、消去状態と合わせて、選択されたページの強誘電体ストレージトランジスタに４つの論理状態が記憶されることになる。本例では、マルチステートプログラム動作中に、すべてのソース線、非選択のビット線、及び非選択のグローバルワード線を０．８Ｖに設定してもよい。他の例では、メモリページ内の選択された強誘電体ストレージトランジスタは、ビット線に異なるプログラム電圧、例えば１．６Ｖ～２．０Ｖの電圧値を印加することによって、同じプログラム動作で任意の数のプログラム状態にプログラムすることが可能となる。メモリページ内の選択された強誘電体ストレージトランジスタは、１．６Ｖ～２．０Ｖの連続プログラム電圧値のような、連続する電圧範囲にわたってプログラム電圧を印加することによって、連続的な閾値電圧値にプログラムする。
【0070】
他の実施形態では、（例えば、ページ５２ａといった）同一ページ内の強誘電体ストレージトランジスタは、別個のプログラム動作で複数の論理状態にプログラムされる。すなわち、消去動作の後、選択された強誘電体ストレージトランジスタを、別個のプログラム動作により、異なるレベルの閾値電圧に増加させるようにプログラムする。一例では、選択されたグローバルワード線は０Ｖに駆動される。次いで、第１のプログラム動作において、選択されたビット線の第１のグループを１．６Ｖ（ＶＰＰ電圧）に駆動し、関連する強誘電体ストレージトランジスタを第２の論理状態（消去状態が第１の論理状態）にプログラムする。すべてのソース線、非選択のビット線、及び非選択のグローバルワード線を、電圧値０．４４＊ＶＰＰ、すなわち０．７Ｖに設定する。第２のプログラム動作により別の論理状態をプログラムするには、選択されたビット線の第２のグループを２．０Ｖ（ＶＰＰ電圧）に駆動し、関連付けられた強誘電体ストレージトランジスタを第３の論理状態にプログラムする。すべてのソース線、非選択ビット線、及び非選択グローバルワード線を、電圧値０．４４＊ＶＰＰ、すなわち０．８８Ｖに設定する。連続したプログラム動作を実行して、異なるＶＰＰ電圧値を用いることにより、選択された強誘電体ストレージトランジスタを任意の数の論理状態にプログラムすることが可能となる。
【0071】
上記の説明では、強誘電体ストレージトランジスタのメモリアレイの消去、プログラム、及び読み出し動作を説明するために、電圧バイアス条件を説明し、例示的な電圧値を挙げている。上述の電圧は例示のみを目的とするものであり、限定することを意図したものではない。他の実施形態では、他の電圧値を使用して、消去、プログラム、及び読み出し動作の電圧バイアス条件を実装してもよい。
【0072】
上述したように、本開示の実施形態では、メモリ構造の共通ソース線を浮遊状態のままにしてもよく、またはいかなる電位にも電気的に接続しなくてもよい。その代わりに、共通ソース線は、消去、プログラム、及び読み出し動作の前に、ＮＯＲメモリストリング対のビット線の一方または両方を用いてプリチャージすることが可能である。一実施形態では、プリチャージ動作は、プリチャージトランジスタを介してビット線を所望の電圧に設定すると、次いで、ソース線がビット線からビット線電圧に等しい電圧まで充電される。
【0073】
センスアンプのビット線選択
【0074】
図１に戻ると、メモリ構造体１０は、８層の３次元メモリ構造の各層または平面上に４本のビット線を備えた４つのアクティブスタックを含むものとして示されている。強誘電体ストレージトランジスタ２０は、各アクティブスタックの両側に形成され、各アクティブストリップに沿ってＮＯＲメモリストリングを形成する。実際の実装では、メモリ構造体１０は、各ビット線が、ＮＯＲメモリストリングとしてアクティブストリップに沿って数千の強誘電体ストレージトランジスタ２０（例えば、４０９６トランジスタ）を形成するために数千のＬＷＬ構造体に結合された、各層当たり数千のビット線（例えば、２０４８ビット線）で形成されてもよい。
【0075】
いくつかの実施形態では、メモリ構造体１０内のストレージトランジスタは、所与のバイトサイズを有するメモリページの単位でアクセスされ、メモリアレイの下部の半導体基板１２内に形成されたサポート回路は、メモリページのバイトサイズの読み出しデータを出力するためのセンスアンプ回路を含む。一例では、メモリ構造体１０は、６４バイトまたは５１２ビットのメモリページサイズでアクセスされてもよい。その場合、メモリアレイの下部のサポート回路は、５１２ビットの読み出しデータを出力するために５１２個のセンスアンプを含んでいてもよい。いくつかの実施形態では、ビット線セレクタを用いて、メモリ構造内の数千のビット線を所与の数のセンスアンプに対して多重化することにより、メモリデータのページへのアクセスを可能にする。例えば、ビット線セレクタを用いて、１６ｋビット線を５１２個のセンスアンプに多重化してもよい。
【0076】
図８は、本発明の実施形態におけるＮＯＲメモリストリングの３次元アレイ内に実装可能なビット線セレクタを示す図である。上述した実施形態では、アクティブスタック内に形成された強誘電体ストレージトランジスタは同一のメモリページに属し、一緒にアクセスされる。図８を参照すると、ビット線セレクタ回路８０は、同一のアクティブスタックに属するメモリアレイのすべての層を横切るビット線の選択を可能にし、それにより同一のメモリページに属するストレージトランジスタを選択するように構成される。
【0077】
本実施形態では、ビット線セレクタ回路８０は、複数のビット線セレクタＳＥＬ０～ＳＥＬ３１を含む。この図では、簡略化のために、２つのセレクタＳＥＬ０及びＳＥＬ３１のみを示している。各ビット線セレクタＳＥＬｎはマルチプレクサ８２（例えばマルチプレクサ回路８２－１、８２－２など）を含み、各マルチプレクサ８２は３２列の中から１列のビット線を選択する。マルチプレクサ８２は、３２：１マルチプレクサ（ｍｕｘ）または３２：１セレクタと称されることがある。本実施形態では、マルチプレクサ８２は、選択信号Ｓ０～Ｓ３１を受信し、３２個の出力端子のうちの１つの出力端子８８を選択またはアクティブ化する。例えば、マルチプレクサ８２－１は、３２個の出力端子８８－０～８８－３１の中から１つの出力端子を選択する。一方、マルチプレクサ８２－３１は、３２個の出力端子８８－９９２～８８－１０２３の中から１つの出力端子を選択する。各出力端子８８は、パストランジスタのバンクのゲート端子に結合される。パストランジスタの各バンクは、メモリアレイのすべての層を横切る同一の列のビット線信号を第１の端子で受信する。パストランジスタが出力端子８８によってアクティブ化されると、ビット線信号がパストランジスタのバンクのそれぞれの第２端子に渡される。パストランジスタのバンクの第２の端子は、金属相互接続などを介して、それぞれのセンスアンプ回路に接続される。
【0078】
例えば、ビット線セレクタＳＥＬ０では、各出力端子８８－０～８８－３１はパストランジスタのバンクに接続され、各バンクのパストランジスタはそれぞれのセンスアンプ回路ＳＡ００～ＳＡ０７に接続される。各出力端子８８－０～８８－３１は、強誘電体ストレージトランジスタの異なるページに接続される。例えば、出力端子８８－０はメモリアレイの層Ｌ０～Ｌ７を横切るビット線Ｂ０に接続され、出力端子８８－３１はメモリアレイの層Ｌ０～Ｌ７を横切るビット線Ｂ３１に接続される。一方、ビット線セレクタＳＥＬ３１は、出力端子８８－９９２～８８－１０２３を有する３２：１マルチプレクサ８２－３１を含み、各バンクのパストランジスタはそれぞれのセンスアンプ回路ＳＡ２４８～ＳＡ２５５に接続される。各出力端子８８－９９２～８８－１０２３は、強誘電体ストレージトランジスタの異なるページに接続される。例えば、出力端子８８－９９２はメモリアレイの層Ｌ０～Ｌ７を横切るビット線Ｂ９９２に接続され、出力端子８８－１０２３はメモリアレイの層Ｌ０～Ｌ７を横切るビット線Ｂ１０２３に接続される。
【0079】
このように構成されているように、ビット線セレクタＳＥＬ０～ＳＥＬ３１では、マルチプレクサ８２－０～８２－３１が選択信号Ｓ０～Ｓ３１に応じて１つの出力端子８８を選択する。その結果、各マルチプレクサに関連付けられたビット線の１つの列が選択され、選択された各列はアレイのすべての層のビット線を含む。したがって、ビット線の合計３２列が選択され、各列はそれぞれのセンスアンプ回路に結合される。この例では、選択された３２列のビット線が２５６個のセンスアンプ回路ＳＡ０～ＳＡ２５５に接続され、２５６ビットの読み出しデータを提供する。
【0080】
本明細書で説明されるビット線セレクタ回路８０は、例示のみを目的とするものであり、限定することを意図したものではない。本明細書に記載のビット線選択を実現するために様々な回路構成を用いることができるが、ここではビット線セレクタ回路８０を例示的なある実施形態として開示している。
【0081】
製造プロセス
【0082】
図９Ａ～９Ｎは、本発明の実施形態による、強誘電体ストレージトランジスタのＮＯＲメモリストリングの３次元アレイを含むメモリ構造を製造するプロセスを示す図である。図９Ａ～９Ｈは、ＮＯＲメモリストリングの３次元アレイの一部の垂直断面図（すなわち、Ｘ－Ｚ平面）を示す図である。図９Ｉ～９Ｎの各図には２つの図を含む。図（ｉ）は図（ｉｉ）に示すＡ－Ａ´線に沿った水平断面図（すなわち、Ｘ－Ｙ平面）である。図（ｉｉ）は、図（ｉ）のＡ－Ａ´線に沿った垂直断面図（すなわち、Ｘ－Ｚ平面）である。
【0083】
図９Ａを参照すると、まず、半導体基板１０１の平坦な表面の上側に（ｉ）絶縁誘電体層１０４及び（ｉｉ）犠牲層１０６を連続的に堆積して多層構造を形成することにより、メモリ構造体１００が形成される。いくつかの実施形態では、バッファ層１０２は、絶縁誘電体層１０４及び犠牲層１０６が基板１０１の上側に形成される前に半導体基板１０１の表面の上側に設けられてもよい。いくつかの実施形態では、バッファ層１０２は、シリコンオキシカーバイド（ＳｉＯＣ）層または酸化シリコン（ＳｉＯ２）層であってもよい。本実施形態では、絶縁誘電体層１０４はシリコン酸化層であり、３０ｎｍの厚さを有してもよい。犠牲層１０６は窒化シリコン層であり、４０ｎｍの厚さを有していてもよい。犠牲層１０６は、後続の処理における金属置換プロセスにおいて導電層に置き換えられる。図９Ａは、薄膜の初期層の堆積後のメモリ構造体１００を示す図である。上述したように、本説明では寸法は例示を目的として提供されており、限定することを意図したものではない。実際の実装では、任意の適切な厚さや寸法を用いることが可能である。また、図は必ずしも縮尺通りではない。
【0084】
図９Ｂを参照すると、第１のセットのトレンチ１０８が、例えば、フォトリソグラフィによるパターニングステップ後の異方性エッチングを用いてメモリ構造体１００内に形成される。いくつかの例では、各トレンチ１０８の幅は７０ｎｍであり、それらの間隔は１９０ｎｍであってもよい。図９Ｃを参照すると、アモルファス金属酸化物半導体層１２０をトレンチ１０８の露出した側壁上にコンフォーマルに堆積する。アモルファス金属酸化物半導体層１２０（「酸化物半導体層１２０」）は、例えば、原子層堆積（ＡＬＤ）技術、プラズマ強化ＡＬＤ技術、または物理蒸着（ＰＶＤ）を用いて堆積することがある。特に、酸化物半導体層１２０は、４００℃未満などの低い処理温度で形成することが可能である。本実施形態において、酸化物半導体層１２０は、インジウムガリウム亜鉛酸化物（ＩｎＧａＺｎＯ、または「ＩＧＺＯ」）層である。例えば、熱ＡＬＤまたはプラズマ強化ＡＬＤを用いたＩＧＺＯ堆積は、２００℃という低い処理温度で実行することが可能である。用いられる他の酸化物半導体材料には、酸化インジウム亜鉛（ＩｎＺｎＯ、または「ＩＺＯ」）、酸化インジウムアルミニウム亜鉛（ＩＡｌＺｎＯ）、または酸化インジウムスズ亜鉛（ＩＴＺＯ）が挙げられる。一実施形態では、酸化物半導体層１２０の厚さは１０ｎｍである。酸化物半導体層１２０は、強誘電体ストレージトランジスタのチャネル領域を形成する。
【0085】
本実施形態では、堆積された酸化物半導体層１２０は、トレンチ１０８の露出した側壁に沿って設けられた連続層である。いくつかの実施形態では、酸化物半導体層１２０が堆積された後、エッチングプロセスを実施して、トレンチ１０８の底部に設けられた酸化物半導体層１２０をエッチング除去し、それによってトレンチの側壁に形成された酸化物半導体層を分離することが可能となる。トレンチ１０８の底部からの酸化物半導体層１２０のエッチングは任意であり、上述したように、特定のメモリページサイズが所望される場合に含めてもよい。
【0086】
図９Ｄを参照すると、次いで、トレンチ１０８を誘電体材料１１０により充填する。いくつかの実施形態では、誘電体材料１１０は、ＳｉＯ２などの酸化シリコン材料である。余分な誘電体材料は、例えば化学機械研磨（ＣＭＰ）を用いてメモリ構造体１００の上部から除去してもよい。図９Ｄは、結果として得られるメモリ構造体１００を示す図である。
【0087】
図９Ｅを参照すると、次いで、誘電体材料１１０による機械的支持により、上記の図９Ｂを参照して説明したものと実質的に同一の技術を用いて、第２セットのトレンチ１０９を切断する。いくつかの例では、トレンチ１０９の幅は７０ｎｍであってもよい。第２のセットのトレンチ１０９の各々を、互いに隣接する第１のセットのトレンチ１０８対間で互いに切断し、第２のセットのトレンチ１０９の各々を、互いに隣接する第１のセットのトレンチ１０８対の間において、実質的に等距離で互いに切断する。トレンチ１０８及び１０９を多層構造内において互いに切断した結果、多層構造内のスタックが形成されるが、本明細書ではこれを「アクティブスタック」と称する。いくつかの例では、アクティブスタックの幅はそれぞれ約６０ｎｍである。結果として得られるアクティブスタック内の層１０４及び１０６の幅狭ストリップを、本明細書では「アクティブストリップ」と称する。
【0088】
次いで、犠牲窒化シリコン層１０６を、例えばウェットエッチングを用いて除去され、それにより、図９Ｆに示すように、絶縁誘電体層１０４の間に空洞を形成する。図９Ｇに示すように、キャビティを導電層１１２によって充填する。いくつかの実施形態では、導電層１１２は、モリブデン（Ｍｏ）またはタングステン（Ｗ）などの高融点金属層である。他の実施形態では、導電層１１２は、モリブデン、チタン、タングステン、ランタン、タンタル、ルテニウム、それらの任意のケイ化物、それらの任意の窒化物、及びそれらの任意の組み合わせから選択される金属層であってもよい。例えば、導電層１１２は、例えば原子層堆積（ＡＥＤ）技術を用いて形成してもよい。エッチングステップにより、トレンチ１０９の側壁から堆積した材料をすべて除去する。いくつかの例では、等方性ウェットエッチングを用いて、トレンチ１０９の側壁から堆積した材料を除去する。本実施形態では、導電層１１２はモリブデン層であり、形成される強誘電体ストレージトランジスタのソース端子及びドレイン端子を形成する。
【0089】
次いで、アモルファス金属酸化物半導体層１２０を、例えばＡＬＤプロセスを用いて、トレンチ１０９の露出した側壁上にコンフォーマルに堆積する。酸化物半導体層１２０の厚さは１０ｎｍであってもよい。次いで、トレンチ１０９を、ＳｉＯ２などの誘電体材料１１０によって充填する。余分な堆積材料は、ＣＭＰなどによってメモリ構造体１００の上部から除去してもよい。結果として得られるメモリ構造体１００を図９Ｈに示す。
【0090】
図９Ｉを参照すると、その後、ビア１１４をパターン形成し、ビア１１４によって露出した誘電体材料１１０を、例えば異方性エッチングを用いてエッチングする。ビア１１４を、図９Ｉの水平断面図（ｉ）に示すように、楕円形にマスクする。いくつかの例では、楕円形のマスク開口部は、Ｘ方向に沿って１００ｎｍの長軸と、Ｙ方向に沿って６０ｎｍの短軸とを有していてもよい。ビア１１４は、形成されるＮＯＲメモリストリング内において互いに隣接するストレージトランジスタを絶縁するために、後に誘電体材料によって充填する。
【0091】
図９Ｊを参照すると、次いで、ビア１１４を犠牲窒化シリコンライナー１１５及び犠牲アモルファスシリコン層１１６によって充填する。メモリ構造体１００上の余分な材料は、例えばＣＭＰを用いて除去してもよい。ビア１１４を充填すると、図９Ｋに示すように、トレンチ１０８及び１０９内の誘電体材料１１０の残留物を、例えばウェットエッチングステップを用いて除去する。その結果、ビア１１４の外側のトレンチ１０８及び１０９内にキャビティ１１８が形成され、次いでこれを、窒化シリコンライナー１１５及びアモルファスシリコン層１１６の犠牲層によって充填する。
【0092】
図９Ｌを参照すると、次いで、強誘電体ゲート誘電体層１２２を、キャビティ１１８の露出した側壁上にコンフォーマルに堆積する。いくつかの実施形態において、強誘電体ゲート誘電体層１２２を、これらに限定されないが、化学気相成長法（ＣＶＤ）、低圧化学気相成長法（ＬＰＣＶＤ）、物理気相成長法（ＰＶＤ）及び原子層堆積法（ＡＬＤ）を含む適切な堆積法のいずれか１つの方法によって堆積する。蒸着や電着など、他の蒸着方法を用いることも可能である。いくつかの実施形態では、強誘電体ゲート誘電体層１２２は、ドープされた酸化ハフニウム（ＨｆＯ２）層である。一実施形態では、酸化ハフニウムに酸化ジルコニウム（ＺｒＯ２）をドープして、酸化ハフニウムジルコニウム層（ＨｆＺｒＯまたは「ＨＺＯ」）を形成する。他の実施形態では、酸化ハフニウムにはシリコン（Ｓｉ）、イリジウム（Ｉｒ）、及びランタン（Ｌａ）がドープされる。いくつかの実施形態において、強誘電体ゲート誘電体層１２２は、ジルコニウムドープ酸化ハフニウム（ＨＺＯ）、シリコンドープ酸化ハフニウム（ＨＳＯ）、アルミニウムジルコニウムドープ酸化ハフニウム（ＨｆＺｒＡｌＯ）、アルミニウムドープ酸化ハフニウム（ＨｆＯ２：Ａｌ）、ランタンドープ酸化ハフニウム（ＨｆＯ２：Ｌａ）、ハフニウムジルコニウムオキシナイトライド（ＨｆＺｒＯＮ）、ハフニウムジルコニウムアルミニウム酸化物（ＨｆＺｒＡｌＯ）、及びジルコニウム不純物を含む任意の酸化ハフニウムから選択される材料である。
【0093】
一実施形態では、強誘電体ゲート誘電体層１２２の厚さは４ｎｍである。いくつかの実施形態では、界面誘電体層（「界面層」とも称される）が、酸化物半導体層１２０と強誘電体ゲート誘電体層１２２との間に形成される。いくつかの実施形態では、界面誘電体層は、高誘電率（Ｋ）を有する材料（「高Ｘ」材料とも称される）を用いて形成される。一例では、界面誘電体層が設けられる場合、窒化シリコン（Ｓｉ３Ｎ４）層であってもよく、１ｎｍの厚さを有する。強誘電体材料中に強誘電体相を形成するために、強誘電体ゲート誘電体層１２２を堆積し、次いで、アニールしてもよい。強誘電体ゲート誘電体層１２２は、強誘電体ストレージトランジスタのゲート誘電体層を形成する。
【0094】
堆積された強誘電体ゲート誘電体層１２２をアニールした後、次いで、キャビティ１１８を、連続的に堆積された窒化チタン（ＴｉＮ）ライナー及びタングステン（Ｗ）層を含む導電層１２４によって充填する。ＴｉＮライナーは、例えば原子層堆積（ＡＬＤ）技術を用いて形成してもよい。キャビティ１１８の各々において、導電層１２４は、互いに隣接するビア１１４（犠牲材料１１５、１１６によって充填されている）に対して、同一アクティブスタック内の垂直方向に整列した各強誘電体ストレージトランジスタのゲート電極として機能する垂直ローカルワード線（ＬＷＬ）を提供する。強誘電体ゲート誘電体層１２２及び導電層１２４の組み合わせから得られる構造は、本明細書ではローカルワード線（ＬＷＬ）構造と称される。余分な堆積材料は、ＣＭＰなどによってメモリ構造体１００の上部から除去してもよい。図９Ｌは、結果として得られるメモリ構造体１００を示す図である。
【0095】
メモリ構造体１００が、メモリ構造体の中央部分に通常サイズのキャビティ１１８ａを含み、メモリ構造体の端部において拡張されたサイズのキャビティ１１８ｂを含むことは有利である（図９Ｋ）。その結果、メモリ構造体１００は、ＮＯＲメモリストリングの強誘電体ストレージトランジスタを形成するために用いられる通常サイズのキャビティ１１８ａ内に形成されるＬＷＬ構造体を含む。メモリ構造体１００の端部の拡張されたサイズのキャビティ１１８ｂに形成される構造は、ダミー構造であってもよく、または該当する場合には、プリチャージトランジスタなどの非メモリトランジスタに変換してもよい。メモリストリングの端部おけるメモリ構造体１００の詳細な構成は、本発明の実施にとって重要ではない。
【0096】
図９Ｍを参照すると、ＬＷＬ構造体が形成された後、次いで、ビア１１４内に形成された犠牲材料を除去すると、キャビティ１２６が形成される。本実施形態では、アモルファスシリコン層１１６は、例えばウェットエッチングステップを、用いることにより除去される。窒化シリコンライナー１１５はキャビティ１２６内に残留する。他の実施形態では、窒化シリコンライナー１１５も、例えばウェットエッチングステップを用いることにより除去してもよい。
【0097】
図９Ｎを参照すると、次いで、誘電体材料１３０が露出したビア１２６を充填する。いくつかの実施形態では、誘電体材料１３０は、ＳｉＯ２などの酸化シリコンである。メモリ構造体１００上の余分な材料は、ＣＭＰによって除去してもよい。得られるメモリ構造体１００は、複数のアクティブスタックに形成された強誘電体ストレージトランジスタのＮＯＲメモリストリングを複数の層に含み、大容量のメモリデバイスを実現する。特に、ＮＯＲメモリストリング内の強誘電体ストレージトランジスタは、ソース端子及びドレイン端子として機能する導電層１１２、チャネル領域として機能する酸化物半導体層１２０、ゲート誘電体層として機能する強誘電体ゲート誘電体層１２２、ならびにゲート端子またはゲート導体として機能する導電層１２４によって形成される。メモリ構造体１００は、Ｚ方向のアクティブスタックのすべての層を横切る連続層である酸化物半導体層１２０を含む。さらに、導電層１１２は、ＮＯＲメモリストリング対が共通のソース線を共有するように配置される。
【0098】
図９Ｎのメモリ構造体１００では、酸化物半導体層１２０は、アクティブスタックを横切る連続層として形成され、さらにＹ方向にＮＯＲメモリストリングに沿って設けられた連続層である。ＬＷＬ構造体間の領域は誘電体材料のみで充填されるため、ＬＷＬ構造体間に酸化物半導体層１２０を残留させることはメモリデバイスに影響を及ぼさない。一方、いくつかの実施形態では、図２のメモリ構造体３０によって示すように、酸化物半導体層１２０を、ＬＷＬ構造体間で分離してもよい。
【0099】
図１０Ａ～１０Ｂは、本発明の実施形態による、強誘電体ストレージトランジスタのＮＯＲメモリストリングの３次元アレイを含むメモリ構造を製造するための他のプロセスを示す図である。図１０Ａを参照すると、メモリ構造２００は、図９Ａ～図９Ｈを参照して上述したものと同様の方法で構築されており、結果として得られる構造は、図９Ｈに示すように、絶縁誘電体層１０４及び導電層１１２を交互に配置し、酸化物半導体層１２０によってライニングし、かつ、誘電体材料１１０により充填したトレンチによって分離したアクティブスタックを含む。
【0100】
次いで、ビア１１４をパターン化し、ビア１１４によって露出した誘電体材料１１０を、例えば異方性エッチングを用いてエッチングする。本実施形態では、ビア１１４から誘電体材料１１０を除去した後、次いで、異方性ドライエッチングまたはウェットエッチングプロセスなどを実施することにより、ビア１１４内の露出した酸化物半導体層１２０も除去する。その結果、酸化物半導体層１２０はビア１１４の外側のみに残留し、形成されるＮＯＲ型メモリストリングに沿って酸化物半導体層１２０の各セグメントがＹ方向に分離される。図９Ｊ～図９Ｎを参照して上述した後続の処理ステップが実行されることにより、メモリ構造２００の製造が完了する。図１０Ｂを参照すると、ＬＷＬ構造体がビア１１４間のキャビティ内に形成される。ＬＷＬ構造体は、強誘電体ゲート誘電体層１２２及び導電層１２４を含む。ビア１１４内に形成された犠牲材料は、酸化シリコンなどの誘電体材料１３０に置き換えられる。図１０Ｂの水平図（ｉ）に示すように、酸化物半導体層１２０は、ＮＯＲメモリストリングに沿ってＹ方向に分離され、各ＬＷＬ構造体に隣接する部分にのみ設けられる。
【0101】
本発明の実施形態では、共通のソース線を共有するＮＯＲメモリストリング対間に配置する絶縁体として、エアギャップを用いてメモリ構造を構築することが可能である。エアギャップの誘電率は約１．０であり、これはほとんどの誘電体材料よりもかなり低いため、Ｚ方向においてＮＯＲメモリストリング対のビット線に隣接するＮＯＲメモリストリング対のビット線の間の寄生容量が効果的に低減される。エアギャップは、互いに隣接するＮＯＲメモリストリング対間の絶縁を改善し、それによって形成されるメモリデバイスの性能を向上させる。図１１は、本発明の実施形態におけるエアギャップキャビティによって絶縁されたＮＯＲメモリストリングの３次元アレイを含むメモリ構造の一部の断面図である。説明を簡略化するために、図１、３、及び図１１の同様の要素には同様の参照番号を付している。図１１を参照すると、メモリ構造体３００は、半導体基板（図１１には図示せず）の上側に形成された強誘電体ストレージトランジスタのＮＯＲメモリストリングの３次元アレイを含む。本実施形態では、同一の幅狭トレンチ２２に接するＮＯＲメモリストリング２４のアクティブスタック対は、共通の酸化物半導体チャネル領域２５、強誘電体ゲート誘電体層２６、及びゲート電極２８を共有する。一方の幅狭トレンチ２２内に形成された酸化物半導体チャネル領域２５は、他方の幅狭トレンチ２２内に形成された酸化物半導体チャネル領域２５から絶縁されている。各アクティブスタック２４は、スタックの両側に形成された強誘電体ストレージトランジスタを有する。ＬＷＬ構造体がＹ方向に互い違いに（千鳥状に）配置されている場合、互いに隣接する幅狭トレンチ２２は、Ｙ方向において互いにオフセットするように形成されたストレージトランジスタを有し、その結果、アクティブスタック２４は、Ｘ方向にアクティブスタックを挟んで直接形成されたストレージトランジスタを含まない。各トレンチ２２内に形成されたローカルワード線構造は、誘電体材料２３によって互いに絶縁されている。
【0102】
メモリ構造体３００では、アクティブ層の各対は、絶縁層１７ａによって分離された第１の共通ビット線（第１の導電層１６ａ）及び共通ソース線（第２の導電層１８）と、絶縁層１７ｂによって共通ソース線１８から分離された第２の共通ビット線（第３の導電層１６ｂ）とを含み、第１及び第２のＮＯＲメモリストリングを形成する。本開示の実施形態では、第１及び第２のＮＯＲメモリストリングの各対は、本明細書では「エアギャップキャビティ」とも称するエアギャップまたはキャビティ３１５によってＺ方向において他対から互いに分離されている。このようにして、エアギャップ３１５は、メモリ構造の各アクティブスタック内において互いに隣接するビット線を互いに絶縁する。ＮＯＲメモリストリングの３次元アレイは、第１の導電層１６ａを半導体基板から絶縁するためにメモリアレイの下部に形成された底部絶縁層３０５を含んでいてもよい。ＮＯＲメモリストリングの３次元アレイは、メモリアレイをメモリアレイの上側に形成された導電性コネクタから絶縁するために、３次元アレイ上に形成された上部絶縁層３２５をさらに含んでいてもよい。
【0103】
本明細書において、エアギャップとは、メモリ構造内に形成された、いかなる材料も存在しない空洞を指す。いくつかの実施形態では、エアギャップ３１５は、図９Ａに示すような多層連続堆積プロセス中に、絶縁誘電体層の一部をエアギャップ犠牲層で置き換えることによって形成することが可能である。例えば、図９Ａの多層構造では、最下部の絶縁誘電体層を除いて、絶縁誘電体層１４０の３層ごとをエアギャップ犠牲層で置き換えることが可能である。いくつかの実施形態では、エアギャップ犠牲層は、ソース線及びビット線１６ａ、１６ｂ、１８を形成するために用いられる、導電性材料に対して高いエッチング選択性を有する材料であり、また、メモリストリング内のソース線及びビット線から絶縁するために用いられる絶縁材料１７ａ、１７ｂに対しても選択性を有する。いくつかの実施形態では、エアギャップ犠牲層は、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、または炭素（Ｃ）から選択される材料であってもよい。
【0104】
続いて、トレンチ２２内にローカルワード線構造を形成した後、例えば酸化物半導体チャネル２５、強誘電体ゲート誘電体層２６及びゲート電極２８を含むメモリ構造体３００が形成される図９Ｎのプロセスの後、次いで、エアギャップ犠牲層を、幅狭トレンチ２２内の指定された位置に形成された１以上のシャフトなどを介してエッチング除去することが可能である。エアギャップ犠牲層は、等方性ドライエッチングまたはウェットエッチング、またはカーボン犠牲層の場合にはアッシングを用いてエッチングすることが可能である。ローカルワード線構造及びアクティブスタック２４の間のトレンチ２２内に形成された誘電体材料２３は、アクティブスタック２４を支持する。ＮＯＲメモリストリングのＹ方向の長さに沿ったエアギャップ犠牲層をエッチングにより除去し、本明細書においては「エアギャップ」または「エアギャップキャビティ」と称される、互いに隣接するビット線導体によって境界が定められた細長いキャビティ３１５を形成する。このように形成されると、メモリ構造体３００は、ビット線導体１６ｂ及び１６ａの互いに隣接する各対の間に、アレイ内に形成された周期的なエアギャップ３１５を含む。これらの周期的なエアギャップ３１５は、約１．０の誘電率を有するが、この値は、ビット線の絶縁に用いられる絶縁誘電材料の誘電率よりもはるかに低い。例えば、酸化シリコン（ＳｉＯ２）の誘電率は４．０であるが、エアギャップの誘電率は１．０である。キャビティまたはエアギャップ３１５を互いに隣接するビット線間の絶縁層として用いることにより、Ｚ方向に隣接するビット線対間の寄生容量が大幅に低減される。
【0105】
いくつかの実施形態では、エアギャップ犠牲層が除去された後、エアギャップライナー層を堆積して、エアギャップ３１５によって露出した面をシールすることが可能である。例えば、エアギャップライナー層は、共通ビット線１６ａ及び１６ｂを形成する露出した導電材料及び酸化物半導体チャネル領域２５の露出した面をシールするために採用することが可能である。いくつかの実施形態では、エアギャップライナー層は誘電体材料であり、いくつかの例では、エアギャップライナー層は、エアギャップキャビティ３１５によって形成される露出した面をライニングする窒化シリコン層または酸化シリコン層である。
【0106】
他の実施形態では、キャビティまたはエアギャップ３１５を有利に採用して、互いに隣接するＮＯＲメモリストリング対間の領域において酸化物半導体チャネル２５をセグメント化することが可能である。さらに、いくつかの実施形態では、キャビティまたはエアギャップ３１５をさらに採用して、強誘電体ゲート誘電体層２６をセグメント化することにより、強誘電体ゲート誘電体層をＮＯＲメモリストリングの各対に対して絶縁することが可能である。図１２は、本発明の他の実施形態における、強誘電体トランジスタがエアギャップキャビティによって互いに絶縁されている、ＮＯＲメモリストリングの３次元アレイを含むメモリ構造の一部の断面図である。説明を簡略化するために、図１１及び図１２の同様の要素には同様の参照番号を付している。図１２を参照すると、メモリ構造４００は、図１１のメモリ構造体３００と実質的に同一の方法によって形成され、ＮＯＲメモリストリングの互いに隣接する対間にエアギャップまたはエアギャップキャビティ３１５を含む。メモリ構造４００では、エアギャップキャビティ３１５の形成により、酸化物半導体チャネル２５の露出した側壁をさらにエッチング除去するためのアクセス手段が提供される。いくつかの実施形態では、エアギャップ３１５は、強誘電体ゲート誘電体層２６の露出した側壁をエッチング除去するためにさらに用いられる。いくつかの実施形態では、酸化物半導体チャネル側壁及び強誘電体ゲート誘電体層側壁を、ウェットエッチングまたは等方性ドライエッチングによってエッチングまたは除去する。酸化物半導体チャネル側壁及び強誘電体ゲート誘電体層側壁のエッチングプロセスは、ビット線導体層１６ａ、１６ｂがエッチングプロセスにより受ける影響が最小限に抑えられるように、ビット線導体層１６ａ、１６ｂに対して選択的であるとよい。エッチングプロセスの後、破線の円３５５で示すように、互いに隣接する一対のビット線導体１６ｂ、１６ａ間に配置された酸化物半導体チャネル領域及び強誘電体ゲート誘電体層を除去する。その結果、酸化物半導体チャネル２５及び強誘電体ゲート誘電体層２６は、アクティブスタック２４内のＮＯＲメモリストリングの各対に対して絶縁される。このような絶縁は、寄生容量を低減するだけでなく、アクティブスタック２４内のＮＯＲメモリストリングの隣接する対間（すなわち、Ｚ方向）の干渉を除去するのにも有益である。本開示の実施形態では、エアギャップキャビティを用いて酸化物半導体チャネル２５のみを除去またはセグメント化することが可能であり、強誘電体ゲート誘電体層２６を連続層として残留させることが可能である。
【0107】
図１１を参照して説明したように、エアギャップライナー層を堆積することにより、エアギャップ３１５によって露出した面をシールすることが可能である。特に、エアギャップライナー層を、共通ビット線１６ａ及び１６ｂを形成する露出した導電性材料、酸化物半導体チャネル領域の露出した面、ならびにエアギャップキャビティ３１５内の強誘電体ゲート誘電体層２６の露出した面をシールするために適用することが可能である。いくつかの実施形態では、エアギャップライナー層は、窒化シリコンまたは酸化シリコンなどの誘電体材料であってもよい。
【0108】
いくつかの実施形態では、図１１及び図１２のメモリ構造体３００、４００を、絶縁層１７ａ、１７ｂの代わりに犠牲層を用いて形成し、犠牲層を後の処理ステップによりキャビティまたはエアギャップに置き換えることも可能である。その場合、メモリ構造は、ソース線及びビット線の各対の間にキャビティまたはエアギャップを備えて形成される。このようにして、隣接するソース線及びビット線導体の間の寄生容量が低減される。犠牲層がキャビティに置き換えられると、酸化物半導体チャネル２５及び強誘電体ゲート誘電体層２６は、強誘電体ストレージトランジスタのチャネル領域及びゲート誘電体を形成するために維持される。いくつかの実施形態では、エアギャップライナー層を適用して、エアギャップキャビティの露出した面をシールすることが可能である。
【0109】
上述した実施形態では、ＮＯＲメモリストリングの３次元アレイの強誘電体ストレージトランジスタは、チャネル領域を形成するために酸化物半導体材料を用いる。本発明のさらに他の実施形態では、チャネル領域にポリシリコン材料を用いてＮＯＲメモリストリングを形成することが可能である。すなわち、上記のいずれかの実施形態の酸化物半導体チャネル領域２５をポリシリコンチャネルに置き換えることも可能である。その場合、ポリシリコンチャネル領域及び強誘電体ゲート誘電体層の間に界面誘電体層が付加される。一実施形態では、界面誘電体層は、酸化シリコン層（ＳｉＯ２）、窒化シリコン層（ＳｉＮ）、または酸化アルミニウム層である。
【0110】
いくつかの実施形態では、ソース層及びドレイン層は各々、ソース領域またはドレイン領域として高濃度にドープされたポリシリコン層を含むか、または含まない導電層（例えば、金属）を用いて形成することが可能である。一実施形態では、ポリシリコンチャネルは、ジャンクションレスチャネルを形成するために高濃度にドープされたＮ型層である。高濃度にドープされたＮ型チャネル領域は、酸化物半導体チャネルと同様に、デプレッションモード強誘電体トランジスタを形成する。一実施形態では、ポリシリコンチャネルは、約２－５×１０１８ｃｍ－３のドーパント濃度によりＮ型ドーパントがドープされている。高濃度にドープされたＮ型チャネル領域により、ソース層及びドレイン層を形成する金属導体との直接的な接触が可能となり、ポリシリコンのソース／ドレイン層が不要になる。
【0111】
本開示の他の態様では、エアギャップキャビティは、アクティブスタック内の個々のＮＯＲメモリストリングを絶縁するためのメモリ構造に適用することが可能である。図１３は本発明の他の実施形態における、強誘電体トランジスタがエアギャップキャビティによって絶縁されている、ＮＯＲメモリストリングの３次元アレイを含むメモリ構造の一部の断面図である。説明を簡略化するために、図１、３、及び１３の同様の要素には同様の参照番号を付している。図１３を参照すると、半導体基板の上側（図１３には示していない）に形成された強誘電体ストレージトランジスタのＮＯＲメモリストリングの３次元アレイを含むメモリ構造を示している。メモリ構造体５００は、共通ビット線及び共通ソース線として交互に配置された導電層を用いて構築されている。したがって、上述した実施形態のように、隣接するＮＯＲメモリストリング対は共通のソース線を共有しない。したがって、メモリ構造体５００は、個々のＮＯＲメモリストリング１１－０～１１－７によって形成されたアクティブスタックを含み、各ＮＯＲメモリストリングは、絶縁層１７によって互いに分離された各自の共通ビット線１６及び共通ソース線１８を有する。本実施形態では、各ＮＯＲメモリストリングは、各々の酸化物半導体チャネル領域２５及び強誘電体ゲート誘電体層２６に隣接して形成される。同一の幅狭トレンチ２２に接しているＮＯＲメモリストリング２４のアクティブスタック対は、ゲート導体２８を共有する。各アクティブスタック２４は、スタックの両側に形成された強誘電体ストレージトランジスタを含む。ＬＷＬ構造体がＹ方向に互い違い（千鳥状に）に配置されている場合、隣接する幅狭トレンチ２２は、Ｙ方向において互いにオフセットして形成されたストレージトランジスタを有し、その結果、アクティブスタック２４は、Ｘ方向においてアクティブスタックを直接横切るように形成されたストレージトランジスタを含まない。各トレンチ２２内に形成されたローカルワード線構造は、誘電体材料２３によって互いに絶縁されている。
【0112】
メモリ構造体５００において、例えば１１－０～１１－７などの各アクティブ層は、絶縁層１７によって分離された共通ビット線（第１の導電層１６）及び共通ソース線（第２の導電層１８）を含み、ＮＯＲメモリストリングを形成する。本開示の実施形態では、各ＮＯＲメモリストリングは、エアギャップまたはエアギャップキャビティ４１５によってＺ方向に他のＮＯＲメモリストリングから分離されている。このようにして、エアギャップキャビティ４１５は、メモリ構造の各アクティブスタック内の隣接する強誘電体ストレージトランジスタを互いに絶縁する。ＮＯＲメモリストリングの３次元アレイは、導電層１８を半導体基板から絶縁するためにメモリアレイの下部に形成された底部絶縁層４０５を含んでいてもよい。ＮＯＲメモリストリングの３次元アレイは、メモリアレイをメモリアレイ上に形成された導電性コネクタから絶縁するために、３次元アレイ上に形成された上部絶縁層４２５をさらに含んでいてもよい。
【0113】
メモリ構造体５００は、図１１のメモリ構造体３００と実質的に同じ方法で形成され、ＮＯＲメモリストリングを絶縁するためのエアギャップまたはキャビティを含む。いくつかの実施形態では、メモリ構造体５００内のエアギャップ４１５は、図９Ａに示すような多層連続堆積プロセス中に、絶縁層の一部を得ギャップ犠牲層で置き換えることによって形成することが可能である。例えば、図９Ａの多層構造では、最下部の絶縁誘電体層を除いて、絶縁誘電体層１４０の他の全ての層をエアギャップ犠牲層で置き換えることが可能である。次いで、トレンチ２２内へのローカルワード線構造の形成の後、例えば、酸化物半導体チャネル２５、強誘電体ゲート誘電体層２６及びゲート電極２８を含むメモリ構造体５００が形成される図９Ｎのプロセス後に、エアギャップ犠牲層を、例えば、指定された位置の幅狭トレンチ２２に形成された１以上のシャフトを通じて、エッチング除去することが可能である。エアギャップ犠牲層は、等方性ドライエッチング、ウェットエッチング、またはカーボン犠牲層の場合にはアッシングを用いてエッチングすることが可能である。アクティブスタック２４間のトレンチ２２に形成されたローカルワード線構造及び誘電体材料２３は、アクティブスタック２４を支持する。Ｙ方向のＮＯＲメモリストリングの長さに沿ったエアギャップ犠牲層を、隣接するビット線／ソース線導体によって境界が定められる細長いエアギャップキャビティ４１５を形成するためにエッチング除去する。さらに、本実施形態では、エアギャップキャビティ４１５は、酸化物半導体チャネル２５の露出した側壁及び強誘電体ゲート誘電体層２６の露出した側壁をさらにエッチング除去するためのアクセス手段として用いられる。このようにして、酸化物半導体チャネル２６及び強誘電体ゲート誘電体層２６は、各ＮＯＲメモリストリングに対して絶縁される。このように形成されると、メモリ構造体５００は、アクティブスタック内の隣接するＮＯＲメモリストリングの各隣接ビット線１６とソース線１８との間に、アレイ内に形成される周期的なエアギャップ４１５を含む。周期的なエアギャップ４１５は誘電率が低く、アクティブスタック内の（Ｚ方向に）隣接するＮＯＲメモリストリングのビット線及びソース線の間の寄生容量を低減するという利点がある。さらに、エアギャップキャビティ４１５を用いて酸化物半導体チャネル及び強誘電体ゲート絶縁層を各ＮＯＲメモリストリングにセグメント化することにより、寄生容量がさらに低減され、アクティブスタック２４内の隣接するＮＯＲメモリストリングの間（すなわちＺ方向）の干渉が最小限に抑えられる。いくつかの実施形態では、エアギャップライナー層を適用して、エアギャップキャビティの露出する面をシールすることが可能である。
【0114】
この詳細な説明では、或る実施形態において説明されたプロセスステップは、別の実施形態において明示的に記載されていなくても、別の実施形態において用いることができる。本明細書において２以上の定義されたステップを含む方法について言及する場合、文脈が指示するか、または特定の指示が本明細書において別途提供されない限り、定義されたステップは、任意の順序で、または同時に実施することができる。さらに、文脈が指示するか、または明示的な指示が別途提供されない限り、本方法は、定義されたいずれかのステップの前、定義された２つのステップの間、または定義されたすべてのステップの後に実施される１以上の他のステップを含むこともできる。
【0115】
この詳細な説明では、本発明の様々な実施形態または実施例は、プロセス、装置、システム、及び物質の組成物など、様々な形で実施することができる。本発明の１以上の実施形態の詳細な説明が、本発明の原理を説明する添付の図面と共に、上記に提供された。本発明はこのような実施形態に関連して説明したが、本発明はいかなる実施形態にも限定されない。本発明の範囲内で様々な変更及び変形が可能である。本発明の範囲は、添付の特許請求の範囲によってのみ限定され、本発明は、様々な代替形態、変更形態、及び等価物を包含する。本発明の完全な理解を提供するために、多数の具体的な詳細が本明細書に記載されている。これらの詳細は例示の目的で提供されたものであり、本発明は、これらの具体的な詳細の一部または全部がなくても、特許請求の範囲に従って実施することができる。明瞭にするために、本発明に関連する技術分野で公知の技術的事項は、本発明を不必要に不明瞭にしないように、詳細に記載されていない。本発明は、添付の特許請求の範囲によって定義される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図9C】
【図9D】
【図9E】
【図9F】
【図9G】
【図9H】
【図9I】
【図9J】
【図9K】
【図9L】
【図9M】
【図9N】
【図10A】
【図10B】
【図11】
【図12】
【図13】
【手続補正書】
【提出日】2024-02-16
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
半導体基板の平面上に形成された３次元メモリ構造体であって、前記半導体基板の前記平面に対して略平行な第１の方向に沿って延びるＮＯＲメモリストリングの複数のスタックとして構成された、薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）の複数のスタックを含み、
前記ＮＯＲメモリストリングの各スタックは、前記平面に対し略直交する第２の方向に沿って重ねて設けられており、
前記各ＮＯＲメモリストリングの前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）は、前記第１の方向に沿って延びる共通ソース層及び共通ドレイン層を共有しており、
（ｉ）前記ＮＯＲメモリストリングの各スタックは、前記第２の方向に沿って重ねて形成された複数のメモリストリング対を含み、前記各メモリストリング対は、第１の絶縁層によって他のメモリストリング対から絶縁されており；
（ｉｉ）前記各メモリストリング対は、第１の共通ドレイン層、第１の共通ソース層、及び第２の共通ドレイン層を含み、各層は、第２の絶縁層によって前記第２の方向において互いに離間して配置されており；
（ｉｉｉ）前記各メモリストリング対は、前記第１の共通ドレイン層及び前記第１の共通ソース層によって形成された第１のＮＯＲメモリストリングと、前記第２の共通ドレイン層及び前記第１の共通ソース層によって形成された第２のＮＯＲメモリストリングとから構成されており；
（ｉｖ）半導体層が、前記ＮＯＲメモリストリングの各スタックに隣接して、かつ各スタックの前記共通ソース層及び前記共通ドレイン層に接触して設けられており、前記第２の方向において互いに隣接する前記共通ソース層と前記共通ドレイン層との間に設けられた前記半導体層により、前記各ＮＯＲメモリストリングの前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）のためのチャネル領域が形成されており；
（ｖ）強誘電体ゲート誘電体層が、前記半導体層に隣接して、かつ前記第２の方向に沿って設けられており；
（ｖｉ）複数の導体が、前記ＮＯＲメモリストリングの互いに隣接するスタック間の前記強誘電体ゲート誘電体層に隣接して、かつ前記第２の方向に沿って設けられており、前記各導体は、互いに隣接する前記スタックの前記ＮＯＲメモリストリングの前記各薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）の共通ゲート電極として機能する、メモリ構造体。
【請求項2】
請求項１に記載のメモリ構造体であって、前記強誘電体ゲート誘電体層は、前記第２の方向において前記各導体に隣接して連続層として設けられた強誘電体分極層を含む、メモリ構造体。
【請求項3】
請求項１に記載のメモリ構造体であって、前記半導体層は、ドープされたＮ型ポリシリコン層を含み、
前記各薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）は、空乏モードトランジスタを含み、
前記メモリ構造体は、前記Ｎ型ポリシリコン層と前記強誘電体ゲート誘電体層との間に設けられた界面誘電体層をさらに含む、メモリ構造体。
【請求項4】
請求項３に記載のメモリ構造体であって、前記界面誘電体層は、窒化シリコン層及び酸化アルミニウム層のうちの１以上を含む、メモリ構造体。
【請求項5】
請求項１に記載のメモリ構造体であって、前記半導体層は、酸化物半導体層を含む、メモリ構造体。
【請求項6】
請求項５に記載のメモリ構造体であって、前記酸化物半導体層は、インジウム亜鉛酸化物（ＩＺＯ）層及びインジウムガリウム亜鉛酸化物（ＩＧＺＯ）層のうちの１つを含む、メモリ構造体。
【請求項7】
請求項５に記載のメモリ構造体であって、前記強誘電体ゲート誘電体層は、界面誘電体層を介さずに、前記酸化物半導体層と実質的に直接接触している、メモリ構造体。
【請求項8】
請求項１に記載のメモリ構造体であって、前記半導体層は、前記ＮＯＲメモリストリングの各スタックの側壁に沿って連続層として設けられている、メモリ構造体。
【請求項9】
請求項８に記載のメモリ構造体であって、前記半導体層は、前記ＮＯＲメモリストリングの互いに隣接するスタックの互いに対向する側壁上に形成された連続層を含む、メモリ構造体。
【請求項10】
請求項９に記載のメモリ構造体であって、前記ＮＯＲメモリストリングの互いに隣接する或るスタック対に関連する前記半導体層は、前記ＮＯＲメモリストリングの互いに隣接する他のスタック対に関連する前記半導体層から絶縁されている、メモリ構造体。
【請求項11】
請求項１に記載のメモリ構造体であって、前記半導体層及び前記強誘電体ゲート誘電体層は、互いに隣接するスタック間の前記各導体に隣接して形成されており、
前記半導体層は、前記スタック間に設けられた他の導体に関連する前記半導体層から前記第１の方向において絶縁されている、メモリ構造体。
【請求項12】
請求項１に記載のメモリ構造体であって、前記第１の絶縁層は、エアギャップキャビティを含む、メモリ構造体。
【請求項13】
請求項１２に記載のメモリ構造体であって、前記エアギャップキャビティは、前記ＮＯＲメモリストリングのスタック内の前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）の前記強誘電体ゲート誘電体層まで延びており、
前記半導体層は、前記スタック内の前記各ＮＯＲメモリストリング対にのみ隣接して設けられ、互いに隣接する前記ＮＯＲメモリストリング対間の前記エアギャップキャビティによってセグメント化されている、メモリ構造体。
【請求項14】
請求項１３に記載のメモリ構造体であって、前記エアギャップキャビティは、前記ＮＯＲメモリストリングのスタック内の前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）の前記共通ゲート電極を形成する前記導体まで延びており、
前記半導体層及び前記強誘電体ゲート誘電体層は、前記スタック内の前記各メモリストリング対にのみ隣接して設けられ、互いに隣接する前記ＮＯＲメモリストリング対間の前記エアギャップキャビティによってセグメント化されている、メモリ構造体。
【請求項15】
請求項１２に記載のメモリ構造体であって、前記第２の絶縁層は、エアギャップキャビティを含む、メモリ構造体。
【請求項16】
請求項１２に記載のメモリ構造体であって、前記第１の絶縁層は、前記第２の方向において第１の寸法を有し、
前記第２の絶縁層は、前記第２の方向において第２の寸法を有し、
前記第２の寸法は、前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）のチャネル長である、メモリ構造体。
【請求項17】
請求項１６に記載のメモリ構造体であって、前記第１の絶縁層の前記第１の寸法は、前記第２の絶縁層の前記第２の寸法よりも小さい、メモリ構造体。
【請求項18】
請求項１６に記載のメモリ構造体であって、前記第１の絶縁層の前記第１の寸法は３０ｎｍであり、
前記第２の絶縁層の前記第２の寸法は３０～８０ｎｍである、メモリ構造体。
【請求項19】
請求項１に記載のメモリ構造体であって、前記共通ソース層及び前記共通ドレイン層はそれぞれ金属層を含む、メモリ構造体。
【請求項20】
請求項１９に記載のメモリ構造体であって、前記各ＮＯＲメモリストリングの前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）に関連する前記半導体層は、前記共通ソース層及び前記共通ドレイン層を形成する前記金属層に接続されており、前記各薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）に接合レスのチャネル領域を提供する、メモリ構造体。
【請求項21】
請求項１９に記載のメモリ構造体であって、前記金属層の金属は、モリブデン、チタン、タングステン、ランタン、タンタル、ルテニウム、それらの任意のシリサイド、それらの任意の窒化物、及びそれらの任意の組み合わせのうちの１以上を含む、メモリ構造体。
【請求項22】
請求項１に記載のメモリ構造体であって、前記各ＮＯＲメモリストリングの前記共通ドレイン層は、前記各ＮＯＲメモリストリングの共通ビット線として機能する、メモリ構造体。
【請求項23】
請求項１に記載のメモリ構造体であって、前記各導体は、窒化チタン層を含む、メモリ構造体。
【請求項24】
請求項２３に記載のメモリ構造体であって、前記各導体は、前記強誘電体ゲート誘電体層に隣接して形成された前記窒化チタン層と、前記窒化チタン層に隣接して形成されたタングステン層とを含む、メモリ構造体。
【請求項25】
請求項１に記載のメモリ構造体であって、前記強誘電体ゲート誘電体層は、ドープされた酸化ハフニウム層を含む、メモリ構造体。
【請求項26】
請求項２５に記載のメモリ構造体であって、前記ドープされた酸化ハフニウム層は、ジルコニウムドープハフニウム酸化物（ＨＺＯ）、シリコンドープハフニウム酸化物（ＨＳＯ）、アルミニウムジルコニウムドープハフニウム酸化物（ＨｆＺｒＡｌＯ）、アルミニウムドープハフニウム酸化物（ＨｆＯ２：Ａｌ）、ランタンドープハフニウム酸化物（ＨｆＯ２：Ｌａ）、ハフニウムジルコニウム酸窒化物（ＨｆＺｒＯＮ）、ハフニウムジルコニウムアルミニウム酸化物（ＨｆＺｒＡｌＯ）、及びジルコニウム不純物を含む任意のハフニウム酸化物のうちの１以上を含む、メモリ構造体。
【請求項27】
請求項１に記載のメモリ構造体であって、前記各薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）は、前記共通ソース層及び前記共通ドレイン層の両方に第１の電圧を印加し、関連する前記共通ゲート電極に第２の電圧を印加することによって、第１の分極状態に電気的に置かれ；
前記各薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）は、前記共通ドレイン層に第３の電圧を印加し、前記共通ソース層に前記３の電圧とは異なる第４の電圧を印加し、関連する前記共通ゲート電極に第５の電圧を印加することによって、第２の分極状態に電気的に置かれる、メモリ構造体。
【請求項28】
請求項１に記載のメモリ構造体であって、前記各薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）は、前記共通ソース層及び前記共通ドレイン層の両方に第１の電圧を印加し、関連する前記共通ゲート電極に少なくとも第２の電圧を印加することによって、電気的に第１の分極状態に置かれ；
前記各薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）は、前記共通ドレイン層、前記共通ソース層、及び関連する前記共通ゲート電極に対して、２以上の分極状態のそれぞれに対して異なる電圧範囲を有する電圧を印加することによって、２以上の分極状態に電気的に置かれる、メモリ構造体。
【請求項29】
請求項２８に記載のメモリ構造体であって、前記２以上の分極状態は、一連のアナログ状態を含む、メモリ構造体。
【請求項30】
請求項２７に記載のメモリ構造体であって、前記ＮＯＲメモリストリングの各スタックにおける前記第２の方向の列に形成された前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）は、メモリセルのページを形成するようにグループ化されており、
前記メモリセルのページは、前記第１の電圧を前記共通ソース層及び前記共通ドレイン層に印加し、前記第２の電圧を前記共通ゲート電極に印加することによって、共に前記第１の分極状態に置かれる、メモリ構造体。
【請求項31】
請求項２７に記載のメモリ構造体であって、前記ＮＯＲメモリストリングの前記共通ソース層は、電気的に浮遊しており、
前記共通ソース層は、プリチャージ期間中は所与の電圧にバイアスされ、その後は浮遊したままにされる、メモリ構造体。
【請求項32】
請求項１に記載のメモリ構造体であって、前記ＮＯＲメモリストリングの各スタックは、該スタックの両側の側壁に形成された前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）を含む、メモリ構造体。
【請求項33】
請求項１に記載のメモリ構造体であって、メモリ動作をサポートするための回路が、前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）の前記複数のスタックの下の前記半導体基板の前記平面に形成されている、メモリ構造体。
【請求項34】
請求項３３に記載のメモリ構造体であって、メモリ動作をサポートするための前記回路は、アナログ回路及びデジタル回路の両方を含む、メモリ構造体。
【請求項35】
請求項３３に記載のメモリ構造体であって、メモリ動作をサポートするための前記回路は、前記メモリ構造体に提供された消去、プログラム、または読み出しのコマンドに応答して、前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）の前記複数のスタックに対する消去、プログラム、または読み出しの動作を実行する、メモリ構造体。
【請求項36】
請求項３３に記載のメモリ構造体であって、前記ＮＯＲメモリストリング及びメモリ動作をサポートするための前記回路の上側に形成され、かつ、前記ＮＯＲメモリストリング及びメモリ動作をサポートするための前記回路に電気的に接続された相互接続導体の層をさらに含み、
前記相互接続導体の層は、前記ＮＯＲメモリストリングと、メモリ動作をサポートするための前記回路との間で制御信号及びデータ信号をルーティングするために設けられている、メモリ構造体。
【請求項37】
請求項３６に記載のメモリ構造体であって、メモリ動作をサポートするための前記回路は、ワード線ドライバ回路、ビット線ドライバ回路、入出力ドライバ回路、アドレスデコーダ、センスアンプ、メモリ動作用の動作電圧を生成するための電圧源、ラッチ、レジスタ、他のメモリ素子、及び、前記ＮＯＲメモリストリングの前記薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）におけるメモリ動作を管理するためのステートマシンのうちの２以上を含む、メモリ構造体。
【請求項38】
請求項３５に記載のメモリ構造体であって、メモリ動作をサポートするための前記回路は、別個の半導体基板上に形成されたメモリコントローラに接続されており、前記メモリコントローラから前記コマンド及びデータ信号を受信する、メモリ構造体。
【請求項39】
請求項１に記載のメモリ構造体であって、前記各薄膜強誘電体電界効果トランジスタ（ＦｅＦＥＴ）は、１時間超のデータ保持時間、及び、１０８サイクル超のプログラム／消去サイクル耐久性を有する、メモリ構造体。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】０１１３
【補正方法】変更
【補正の内容】
【0113】
メモリ構造体５００は、図１１のメモリ構造体３００と実質的に同じ方法で形成され、ＮＯＲメモリストリングを絶縁するためのエアギャップまたはキャビティを含む。いくつかの実施形態では、メモリ構造体５００内のエアギャップ４１５は、図９Ａに示すような多層連続堆積プロセス中に、絶縁層の一部を得ギャップ犠牲層で置き換えることによって形成することが可能である。例えば、図９Ａの多層構造では、最下部の絶縁誘電体層を除いて、絶縁誘電体層１４０の他の全ての層をエアギャップ犠牲層で置き換えることが可能である。次いで、トレンチ２２内へのローカルワード線構造の形成の後、例えば、酸化物半導体チャネル２５、強誘電体ゲート誘電体層２６及びゲート電極２８を含むメモリ構造体５００が形成される図９Ｎのプロセス後に、エアギャップ犠牲層を、例えば、指定された位置の幅狭トレンチ２２に形成された１以上のシャフトを通じて、エッチング除去することが可能である。エアギャップ犠牲層は、等方性ドライエッチング、ウェットエッチング、またはカーボン犠牲層の場合にはアッシングを用いてエッチングすることが可能である。アクティブスタック２４間のトレンチ２２に形成されたローカルワード線構造及び誘電体材料２３は、アクティブスタック２４を支持する。Ｙ方向のＮＯＲメモリストリングの長さに沿ったエアギャップ犠牲層を、隣接するビット線／ソース線導体によって境界が定められる細長いエアギャップキャビティ４１５を形成するためにエッチング除去する。さらに、本実施形態では、エアギャップキャビティ４１５は、酸化物半導体チャネル２５の露出した側壁及び強誘電体ゲート誘電体層２６の露出した側壁をさらにエッチング除去するためのアクセス手段として用いられる。このようにして、酸化物半導体チャネル２５及び強誘電体ゲート誘電体層２６は、各ＮＯＲメモリストリングに対して絶縁される。このように形成されると、メモリ構造体５００は、アクティブスタック内の隣接するＮＯＲメモリストリングの各隣接ビット線１６とソース線１８との間に、アレイ内に形成される周期的なエアギャップ４１５を含む。周期的なエアギャップ４１５は誘電率が低く、アクティブスタック内の（Ｚ方向に）隣接するＮＯＲメモリストリングのビット線及びソース線の間の寄生容量を低減するという利点がある。さらに、エアギャップキャビティ４１５を用いて酸化物半導体チャネル及び強誘電体ゲート絶縁層を各ＮＯＲメモリストリングにセグメント化することにより、寄生容量がさらに低減され、アクティブスタック２４内の隣接するＮＯＲメモリストリングの間（すなわちＺ方向）の干渉が最小限に抑えられる。いくつかの実施形態では、エアギャップライナー層を適用して、エアギャップキャビティの露出する面をシールすることが可能である。
【国際調査報告】