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特表2024-532188キャリブレーションなどの被測定回路からの入力信号の反復測定をサポートするプログラム可能なアナログキャリブレーション回路及び関連する方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-09-05
(54)【発明の名称】キャリブレーションなどの被測定回路からの入力信号の反復測定をサポートするプログラム可能なアナログキャリブレーション回路及び関連する方法
(51)【国際特許分類】
H03M 1/38 20060101AFI20240829BHJP
G01R 19/257 20060101ALI20240829BHJP
【ＦＩ】
H03M1/38
G01R19/257
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024510305
(86)(22)【出願日】2022-06-30
(85)【翻訳文提出日】2024-02-19
(86)【国際出願番号】 US2022035636
(87)【国際公開番号】W WO2023027810
(87)【国際公開日】2023-03-02
(31)【優先権主張番号】17/412,879
(32)【優先日】2021-08-26
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】314015767
【氏名又は名称】マイクロソフト テクノロジー ライセンシング，エルエルシー
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100229448
【弁理士】
【氏名又は名称】中槇 利明
(72)【発明者】
【氏名】バナジー，アニルバン
(72)【発明者】
【氏名】パンディタ，ブペシュ
(72)【発明者】
【氏名】ボッカー，チャールズ
(72)【発明者】
【氏名】グローン，エリック
【テーマコード（参考）】
2G035
5J022
【Ｆターム（参考）】
2G035AD11
2G035AD23
2G035AD27
2G035AD55
2G035AD56
2G035AD65
5J022AA02
5J022CB01
5J022CD03
5J022CD04
5J022CF01
5J022CF08
(57)【要約】
被測定回路からの入力信号の反復測定をサポートするアナログキャリブレーション（ＡＣＡＬ）回路、及び関連する方法が開示される。ＡＣＡＬ回路は電圧基準生成回路及びコンパレータ回路を含む。電圧基準生成回路は入力基準電圧を受けるよう構成される。コンパレータ回路は、入力基準電圧を被測定回路の入力回路電圧と比較し、比較に基づきデジタル測定信号を生成するよう構成される。ＡＣＡＬ回路が入力回路電圧をより正確に測定できるようにするために、電圧基準生成回路はプログラム可能であり、プログラムされた基準電圧選択に基づき入力基準電圧を生成するよう構成される。このようにして、ＡＣＡＬ回路は、入力回路電圧のより正確な測定のために、種々の、プログラムされた入力基準電圧に基づき、入力回路電圧を繰り返し測定するために使用され得る。
【特許請求の範囲】
【請求項1】
アナログキャリブレーション（ＡＣＡＬ）回路であって、供給電圧と、基準電圧選択回路によって選択された基準電圧プログラミング選択とに基づいて、複数のプログラム可能なステップ基準電圧の中からステップ基準電圧を生成するよう構成されるプログラム可能な電圧基準生成回路を有し、
当該ＡＣＡＬ回路は、選択された前記ステップ基準電圧に基づいて入力基準電圧を生成するよう構成され、
前記入力基準電圧を被測定回路からの入力回路電圧と比較し、前記入力基準電圧と前記入力回路電圧との間の差に基づいてデジタル測定信号を生成するコンパレータ回路を更に有する、
ＡＣＡＬ回路。
【請求項2】
前記プログラム可能な電圧基準生成回路は、前記供給電圧と、前記基準電圧選択回路によって生成された前記基準電圧プログラミング選択とに基づいて、前記複数のプログラム可能なステップ基準電圧の中から第２ステップ基準電圧を生成するよう更に構成され、当該ＡＣＡＬ回路は、前記選択されたステップ基準電圧及び前記第２ステップ基準電圧に基づいて前記入力基準電圧を生成するよう構成される、
請求項１に記載のＡＣＡＬ回路。
【請求項3】
前記プログラム可能な電圧基準生成回路は、前記供給電圧へ結合されるよう構成される供給ノードと接地ノードとの間に結合される抵抗ラダー回路を有し、
前記抵抗ラダー回路は、抵抗ラダー出力部及び複数の抵抗を有し、
前記複数の抵抗は、当該複数の抵抗の中の各抵抗間で複数のタップノードを形成しながら直列に接続され、前記複数のタップノードの中の各タップノードは、前記供給電圧に基づいて前記ステップ基準電圧を有するよう構成され、
前記プログラム可能な電圧基準生成回路は、
前記基準電圧プログラミング選択を受け取り、該受け取られた基準電圧プログラミング選択に基づいて前記抵抗ラダー回路内のタップノードをアクティブにして該アクティブにされたタップノードでの前記ステップ基準電圧を選択し、前記アクティブにされたタップノードでの前記ステップ基準電圧を前記抵抗ラダー出力部で前記入力基準電圧として供給する
よう構成されることによって、前記ステップ基準電圧を生成するよう構成される、
請求項１に記載のＡＣＡＬ回路。
【請求項4】
前記プログラム可能な電圧基準生成回路は、第２抵抗ラダー出力部を更に有し、前記プログラム可能な電圧基準生成回路は、
前記受け取られた基準電圧プログラミング選択に基づいて、前記アクティブにされたタップノードへ結合されている抵抗へ結合されている前記抵抗ラダー回路内の第２タップノードをアクティブにし、該アクティブにされた第２タップノードでの第２ステップ基準電圧を前記第２抵抗ラダー出力部で第２入力基準電圧として供給する
よう構成されることによって、前記第２ステップ基準電圧を生成するよう更に構成され、
前記入力基準電圧及び前記第２入力基準電圧は、当該抵抗の両端間の電圧降下の差動ステップ基準電圧を形成する、
請求項３に記載のＡＣＡＬ回路。
【請求項5】
前記抵抗ラダー回路は、前記複数のタップノードの中の各タップノードへ夫々結合される複数のタップノードスイッチを更に有し、Ｘ対Ｙデコーダ回路を有する前記基準電圧選択回路は、
Ｘ個のデコーダ入力部と、
前記複数のタップノードスイッチの中のタップノードスイッチへ夫々結合されるＹ個のデコーダ出力部と、を有し、
前記Ｘ対Ｙデコーダ回路は、前記基準電圧プログラミング選択を受け取り、該基準電圧プログラミング選択に基づいてＹ個のデコーダ出力部の中からデコーダ出力部をアクティブにして該アクティブにされたデコーダ出力部へ結合されている前記タップノードスイッチをアクティブにする、よう構成される、
請求項３に記載のＡＣＡＬ回路。
【請求項6】
前記供給電圧を前記プログラム可能な電圧基準生成回路へ供給するよう構成される供給回路を更に有し、前記供給回路は、
電圧供給選択を示す供給アクティブ化信号を受信することに応答して、受け取られた供給電圧を前記プログラム可能な電圧基準生成回路へ結合するよう構成される電圧供給回路と、
電流供給選択を示す前記供給アクティブ化信号を受信することに応答して、受け取られた供給電流を前記プログラム可能な電圧基準生成回路へ結合するよう構成される電流供給回路と
を有する、
請求項１に記載のＡＣＡＬ回路。
【請求項7】
前記基準電圧選択回路を更に有し、前記基準電圧選択回路は、
前記ステップ基準電圧を受けるよう構成される第１基準電圧入力部と、
前記第２ステップ基準電圧を受けるよう構成される第２基準電圧入力部と、
基準電圧選択を受け取るよう構成される基準電圧選択入力部と、
前記コンパレータ回路へ結合される基準電圧選択出力部と
を有し、
前記基準電圧選択回路は、
前記第１基準電圧入力部で前記ステップ基準電圧を受け取り、
前記第２基準電圧入力部で前記第２ステップ基準電圧を受け取り、
前記受け取られた基準電圧選択に基づいて、前記ステップ基準電圧及び前記第２ステップ基準電圧の中から前記選択されたステップ基準電圧を前記基準電圧選択出力部で前記入力基準電圧として供給する
よう構成される、
請求項２に記載のＡＣＡＬ回路。
【請求項8】
前記基準電圧選択回路の前記基準電圧選択入力部へ結合される変調器出力部を有する変調器回路を更に有し、前記変調器回路は、パルス幅変調（ＰＷＭ）信号のデューティサイクルを示す受け取られた変調器入力コードに基づいて、前記変調器出力部で前記ＰＷＭ信号を生成するよう構成され、
前記基準電圧選択回路は、前記ＰＷＭ信号の変調に従って、前記ステップ基準電圧及び前記第２ステップ基準電圧の補間に基づいて、前記選択されたステップ基準電圧を前記基準電圧選択出力部で前記入力基準電圧として供給するよう構成される、
請求項７に記載のＡＣＡＬ回路。
【請求項9】
第１前置基準電圧選択回路及び第２前置基準電圧選択回路を更に有し、前記第１前置基準電圧選択回路は、
ステップ基準入力電圧を受けるよう構成される第１前置基準電圧入力部と、
前記供給電圧を受けるよう構成される第２前置基準電圧入力部と、
第１前置基準電圧選択を受け取るよう構成される第１前置基準電圧選択入力部と、
前記基準電圧選択回路の前記第１基準電圧入力部へ結合される第１前置基準電圧出力部と、を有し、
前記第１前置基準電圧選択回路は、
前記第１前置基準電圧入力部で前記ステップ基準入力電圧を受け、
前記第２前置基準電圧入力部で前記供給電圧を受け、
前記受け取られた第１前置基準電圧選択に基づいて、前記ステップ基準入力電圧及び前記供給電圧の中から選択された電圧を前記第１前置基準電圧出力部で前記ステップ基準電圧として供給する、よう構成され、
前記第２前置基準電圧選択回路は、
第２ステップ基準入力電圧を受けるよう構成される第３前置基準電圧入力部と、
接地電圧を受けるよう構成される第４前置基準電圧入力部と、
第２前置基準電圧選択を受け取るよう構成される第２前置基準電圧選択入力部と、
前記基準電圧選択回路の前記第２基準電圧入力部へ結合される第２前置基準電圧出力部と、を有し、
前記第２前置基準電圧選択回路は、
前記第３前置基準電圧入力部で前記第２ステップ基準入力電圧を受け、
前記第４前置基準電圧入力部で前記接地電圧を受け、
前記受け取られた第２前置基準電圧選択に基づいて、前記第２ステップ基準入力電圧及び前記接地電圧の中から選択された電圧を前記第２前置基準電圧出力部で前記第２ステップ基準電圧として供給する、よう構成される、
請求項７に記載のＡＣＡＬ回路。
【請求項10】
前記プログラム可能な電圧基準生成回路と前記コンパレータ回路との間に結合されるフィルタ回路を更に有し、前記フィルタ回路は、前記入力基準電圧において通過周波数を超える周波数を取り除くよう構成される、
請求項１に記載のＡＣＡＬ回路。
【請求項11】
前記コンパレータ回路は、前記入力基準電圧を受けるよう構成される第１コンパレータ入力部と、
前記被測定回路から前記入力回路電圧を受けるよう構成される第２コンパレータ入力部と、
測定出力部と、を有し、
前記コンパレータ回路は、
前記第１コンパレータ入力部での前記入力基準電圧を前記第２コンパレータ入力部での前記入力回路電圧と比較し、
前記入力基準電圧と前記入力回路電圧との間の差に基づいて、前記測定出力部で前記デジタル測定信号を生成する、よう構成される、
請求項１に記載のＡＣＡＬ回路。
【請求項12】
前記コンパレータ回路は、第１入力電圧を受けるよう構成される第１コンパレータ入力部と、
第２入力電圧を受けるよう構成される第２コンパレータ入力部と、
測定出力部と、を有し、
前記コンパレータ回路は、
前記第１コンパレータ入力部での前記第１入力電圧を前記第２コンパレータ入力部での前記第２入力電圧と比較し、
前記第１入力電圧と前記第２入力電圧との間の差に基づいて、前記測定出力部で前記デジタル測定信号を生成する、よう構成され、
当該ＡＣＡＬ回路は、モードセレクタ回路を更に有し、
前記モードセレクタ回路は、
前記入力基準電圧を受け、
前記ステップ基準電圧を受け、
前記第２ステップ基準電圧を受け、
前記入力回路電圧の正入力回路電圧を受け、
前記入力回路電圧の負入力回路電圧を受け、
当該ＡＣＡＬ回路の動作モードを示すモード選択を受け取り、
前記モード選択に基づいて、前記入力基準電圧、前記ステップ基準電圧、前記第２ステップ基準電圧、前記正入力回路電圧、及び前記負入力回路電圧のうちの１つを前記第１コンパレータ入力部へ結合し、
前記モード選択に基づいて、前記入力基準電圧、前記ステップ基準電圧、前記第２ステップ基準電圧、前記正入力回路電圧、及び前記負入力回路電圧のうちの１つを前記第２コンパレータ入力部へ結合する、よう構成される、
請求項２に記載のＡＣＡＬ回路。
【請求項13】
被測定回路の入力回路電圧を測定する方法であって、複数のプログラム可能なステップ基準電圧の中からステップ基準電圧を選択するよう基準電圧プログラミング選択をセットすることと、
前記基準電圧プログラミング選択をセットすることに応答して、
供給電圧及び前記基準電圧プログラミング選択に基づいて、前記複数のプログラム可能なステップ基準電圧の中からステップ基準電圧を生成し、
選択された前記ステップ基準電圧に基づいて入力基準電圧を生成し、
前記入力基準電圧を前記被測定回路からの入力回路電圧と比較し、
前記入力基準電圧と前記入力回路電圧との間の差に基づいてデジタル測定信号を生成する、ことと
を有する方法。
【請求項14】
前記デジタル測定信号に基づいて、前記入力基準電圧が前記入力回路電圧よりも大きいかどうかを決定することと、前記入力基準電圧が前記入力回路電圧よりも大きいことが前記デジタル測定信号により示されることに応答して、
（ａ）前記複数のプログラム可能なステップ基準電圧の中から次のステップ基準電圧を選択するよう次の基準電圧プログラミング選択をセットし、
（ｂ）前記次の基準電圧プログラミング選択をセットすることに応答して、
（ｃ）前記供給電圧及び前記次の基準電圧プログラミング選択に基づいて前記複数のプログラム可能なステップ基準電圧の中から次のステップ基準電圧を生成し、
（ｄ）選択された前記次のステップ基準電圧に基づいて次の入力基準電圧を生成し、
（ｅ）前記次の入力基準電圧を前記被測定回路からの前記入力回路電圧と比較し、
（ｆ）前記次の入力基準電圧と前記入力回路電圧との間の差に基づいて次のデジタル測定信号を生成する、ことと
を更に有する、請求項１３に記載の方法。
【請求項15】
前記次のデジタル測定信号に基づいて、前記次の入力基準電圧が前記入力回路電圧よりも大きいかどうかを決定することと、前記次の入力基準電圧が前記入力回路電圧よりも大きいことが前記次のデジタル測定信号により示されることに応答して、前記次のデジタル測定信号に基づいて、前記次の入力基準電圧が前記入力回路電圧よりも大きくならなくなるまで、ステップ（ａ）～（ｆ）を繰り返し実行することと
を更に有する、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の技術はアナログキャリブレーション（ＡＣＡＬ）回路に関係があり、より具体的には、プロセッサ内の回路のキャリブレーションのために使用されるより正確な電圧測定をもたらすように、システム・オン・チップ（ＳｏＣ）内を含む、プロセッサとともにチップ上に位置することができるＡＣＡＬ回路に関係がある。
【背景技術】
【0002】
アナログキャリブレーション（ＡＣＡＬ）回路は、「アナログキャリブレーションエンジン」とも呼ばれ、オンチップの高精度の電圧測定に用いられる汎用のカスタムアナログ回路である。例として、ＡＣＡＬ回路は、高速シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）回路のキャリブレーションに使用されるオンチップ測定信号を供給するためにＳｅｒＤｅｓ回路システムとともにオンチップで用いられ得る。オンチップのＡＣＡＬ回路は、様々な回路キャリブレーションをサポートするために用いられ得る。例えば、回路の意図した動作及び性能のために、プロセス、電圧、及び／又は温度（ＰＶＴ）の変動などにより、回路の動作中に回路に対してキャリブレーションを行うことが望まれたり又は必要となったりする場合がある。一例として、ＡＣＡＬ回路は、ＡＤＣオフセットキャリブレーションに使用され得る基準電圧を供給するためにＳｅｒＤｅｓシステム内のアナログ－デジタルコンバータ（ＡＤＣ）高速レシーバで用いられ得る。他の例では、ＡＣＡＬ回路は、出力ドライバ抵抗及びクロックデューティサイクルの調整をキャリブレーションするために高速トランスミッタで用いられ得る。更なる他の例では、ＡＣＡＬ回路は、回路のキャリブレーション及び／又は動作に使用され得る高精度のオンチップバイアス電圧及び／又は回路測定を生成するためにも用いられ得る。
【0003】
高速ＳｅｒＤｅｓ回路設計では、従来の技術は、オンチップ回路キャリブレーションのために実装されてきた。しかし、このような従来技術には、既知の課題がある。例えば、ＡＣＡＬ回路マクロは、集積回路（ＩＣ）チップの広いダイ面積を消費する可能性があり、この場合、チップ上でＡＣＡＬ回路マクロの多数のインスタンスを設けることは困難であったり又は現実的でなかったりする。よって、キャリブレーションされるべき回路システムからの出力信号は、ＡＣＡＬ回路がキャリブレーションのためのオンチップ測定信号を生成するために、より少数のＡＣＡＬ回路又は中央のＡＣＡＬ回路へ迂回されなければならず、回路をキャリブレーションするためのルーティング複雑性及び信号ルーティング遅延を増大させることになる。更に、より少数のＡＣＡＬ回路又は中央のＡＣＡＬ回路を設けるとは、ＡＣＡＬ回路が複数の他のオンチップ回路をサポートするために多数のオンチップ測定信号を生成できるよう設計されなければならない可能性があることを意味し、ＡＣＡＬ回路のサイズ及び電力消費量を増やすことになる。例えば、高速ＳｅｒＤｅｓ回路では、性能の理由により、ＳｅｒＤｅｓ回路の各レーンごとにオンチップ測定信号を生成できるＡＣＡＬ回路を設けることが必要であるか又は設計される場合がある。チップ内のＳｅｒＤｅｓ回路の全体のフットプリント及びレーンの数が、プロセスノードサイズの低減における進歩などにより、設計サイクルの経過とともに増えるにつれて、ＳｅｒＤｅｓ回路のキャリブレーションをサポートするＡＣＡＬ回路は、チップ上のフットプリントが増える可能性がある。
【発明の概要】
【0004】
本明細書で開示される例示的な側面は、被測定回路からの入力信号の反復測定をサポートするプログラム可能なアナログキャリブレーション（ＡＣＡＬ）回路を含む。関連する方法も開示される。１つの非限定的な例として、ＡＣＡＬ回路は、キャリブレーションを目的として被測定回路のオンチップ測定を提供するよう、被測定回路を含む同じ集積回路（ＩＣ）チップに用いられ得る。例えば、被測定回路はＩＣチップ内のシリアライザ／デシリアライザ（ＳｅｒＤｅｓ）回路であってよい。例示的な側面では、ＡＣＡＬ回路は、電圧基準生成回路及びコンパレータ回路を含む。電圧基準生成回路は、入力基準電圧をコンパレータ回路へ供給するよう構成される。コンパレータ回路は、入力基準電圧を被測定回路からの（例えば、キャリブレーションされる回路からの）入力回路電圧と比較し、比較に基づいてデジタル測定信号（例えば、論理‘０’又は論理‘１’）を生成するよう構成される。コンパレータ回路は、アナログ－デジタルコンバータ（ＡＤＣ）回路のように動作する。例えば、入力回路電圧が入力基準電圧よりも高い場合、コンパレータ回路は、デジタル測定信号をデジタル論理‘０’値として生成するよう構成されてよい。入力回路電圧が入力基準電圧よりも低い場合、コンパレータ回路は、デジタル測定信号としてデジタル論理‘１’値を生成するよう構成されてよい。このように、デジタル測定信号は、入力回路電圧の電圧レベルのインジケータである。
【0005】
例示的な側面では、ＡＣＡＬ回路の能力を、入力回路電圧をより正確に測定するものにするために、ＡＣＡＬ回路は、プログラム可能な電圧基準生成回路を電圧基準生成回路として含む。プログラム可能な電圧基準生成回路はデジタル－アナログコンバータ（ＤＡＣ）回路に類似した動作をすることができる。例えば、プログラム可能な電圧基準生成回路は、抵抗の両端間の漸進的な電圧降下に基づいて異なるステップ基準電圧を複数のタップノードにもたらす複数の直列接続抵抗を含む抵抗ラダー回路であってよい。プログラム可能な電圧基準生成回路は、基準電圧選択回路によって生成された基準電圧プログラミング選択に基づいて、特定の選択されたステップ基準電圧のプログラムされたステップ基準電圧を供給するよう構成される。コンパレータ回路に供給される入力基準電圧は、プログラム可能なステップ基準電圧に基づく。所望のステップ電圧レベルのステップ基準電圧をプログラム的に生成できるプログラム可能な電圧基準生成回路によって、ＡＣＡＬ回路は、入力回路電圧のより正確な測定のために反復的な方法で入力回路電圧を測定するために使用できる。ＡＣＡＬ回路の所与の動作繰り返しでコンパレータ回路によって生成されるデジタル測定信号に基づいて、プログラム可能な電圧基準生成回路は、その後の動作繰り返しで次の選択されたステップ基準電圧のステップ基準電圧を生成して、次いでコンパレータ回路によって再び入力回路電圧と比較されるようにプログラムされ得る。ＡＣＡＬ回路内のこのプログラム可能な電圧基準生成回路は、入力回路電圧がプログラムされた入力基準電圧に対応することをコンパレータ回路が決定するまで繰り返しプログラムされ得る。
【0006】
他の例示的な側面では、フィルタ回路（例えば、ローパスフィルタ回路）がＡＣＡＬ回路に設けられ、プログラム可能な電圧基準生成回路とコンパレータ回路との間に結合される。フィルタ回路は、より安定した入力基準電圧を、より正確な測定のためにコンパレータ回路へ供給するために、プログラム可能な電圧基準生成回路によって生成された入力基準電圧からノイズ及び／又はリプルを取り除くよう構成される。また、プログラム可能な電圧基準生成回路が、コンパレータ回路に供給される入力基準電圧を生成するために使用されるステップ基準電圧を生成するよう構成されることによって、フィルタ回路のコンポーネント（例えば、抵抗及びキャパシタ）は、入力基準電圧を適切にフィルタ処理するよう、より小さい抵抗及び容量の、より小さいサイズにされ得る。フィルタ回路は、フィルタコンポーネントがＩＣチップで製造されるという性質上、ＡＣＡＬ回路内のＩＣチップ内で大きい方の又は最も大きい面積をしばしば消費する。フィルタ回路のサイズを小さくすることは、多数のＡＣＡＬ回路がＩＣチップに含まれること及び／又は各々のＡＣＡＬ回路によってキャリブレーションされる回路に対してＩＣチップのダイ上でより近接して位置付けられることを可能にし得る。よって、より小さいフットプリントの多数のＡＣＡＬ回路を、キャリブレーションされる回路に対して物理的により近接して配置することができる。このように、オンチップＡＣＡＬ回路とそれらの各々のキャリブレーションされるオンチップ回路との間のルーティング遅延は、キャリブレーション遅延による性能の低下を軽減するように小さくすることができる。また、チップ上の特定の回路により専用である、より小さいフットプリントの多数のオンチップＡＣＡＬ回路を設けることは、ＡＣＡＬ回路による全体の電力消費を減らすことができる。
【0007】
更に、他の例示的な側面では、プログラム可能な電圧基準生成回路は、プログラムされた差動ステップ基準電圧を受けて混合して、コンパレータ回路へ供給される補間入力基準電圧を生成するよう構成される任意のマルチプレクサ回路を含むことができる。差動ステップ基準電圧の混合は、入力基準電圧のノイズ及び／又はリプルを更に低減することができる。これは、コンパレータ回路が入力基準電圧と入力回路電圧とのより正確な比較を、ひいては入力回路電圧のより正確な測定を実行することを可能にし得る。
【0008】
更に、他の例示的な側面では、プログラム可能な電圧基準生成回路は、任意のデルタ－シグマ変調器回路を含むことができる。デルタ－シグマ変調器回路は、マルチプレクサ回路の出力選択を制御するように、入力されたデューティサイクル選択に従って、プログラムされたデューティサイクルでパルス信号を生成するよう構成される。パルス信号のデューティサイクルは、コンパレータ回路が入力回路電圧をより一層正確に測定することを可能にするように、より一層高い分解能の入力基準電圧を生成することができるよう差動ステップ基準電圧の重み付き混合（つまり、補間）を制御する。
【0009】
更に、他の例示的な側面では、ＡＣＡＬ回路は、プログラム可能な電圧基準生成回路とコンパレータ回路との間に結合される測定モードセレクタ回路を含む。測定モードセレクタ回路は、プログラム可能な電圧基準生成回路によって入力電圧としてプログラム的に選択される直接ステップ基準電圧、プログラム可能な電圧基準生成回路によって生成される入力基準電圧、及び１つ以上の入力回路電圧を受けるよう構成される。測定モード入力に基づいて、モードセレクタ回路は、コンパレータ回路によって実行されるよう望まれる所望の測定モードに基づいて、これらの入力電圧をコンパレータ回路に渡すよう構成される。例えば、測定モードセレクタ回路は、シングルエンドの電圧測定、基準電圧を伴う差動電圧測定、基準電圧を伴わない差動電圧測定、及び／又はテスト電圧測定（例えば、コンパレータのオフセットを決定するため）をコンパーレ高い路に実行させるよう構成され得る。
【0010】
これに関連して、１つの例示的な側面では、ＡＣＡＬ回路が提供される。ＡＣＡＬ回路は、供給電圧と、基準電圧選択回路によって選択された基準電圧プログラミング選択とに基づいて、複数のプログラム可能なステップ基準電圧の中からステップ基準電圧を生成するよう構成されるプログラム可能な電圧基準生成回路を含む。ＡＣＡＬ回路は、選択されたステップ基準電圧に基づいて入力基準電圧を生成するよう構成される。ＡＣＡＬ回路はコンパレータ回路を更に有する。コンパレータ回路は、入力基準電圧を被測定回路からの入力回路電圧と比較し、入力基準電圧と入力回路電圧との間の差に基づいてデジタル測定信号を生成するよう構成される。
【0011】
他の例示的な側面では、被測定回路の入力回路電圧を測定する方法が提供される。方法は、複数のプログラム可能なステップ基準電圧の中からステップ基準電圧を選択するよう基準電圧プログラミング選択をセットすることを有する。方法はまた、基準電圧プログラミング選択をセットすることに応答して、供給電圧及び基準電圧プログラミング選択に基づいて、複数のプログラム可能なステップ基準電圧の中からステップ基準電圧を生成し、選択されたステップ基準電圧に基づいて入力基準電圧を生成し、入力基準電圧を被測定回路からの入力回路電圧と比較し、入力基準電圧と入力回路電圧との間の差に基づいてデジタル測定信号を生成する、ことを有する。
【0012】
当業者であれば、添付の図面に関連して好適な実施形態の以下の詳細な説明を読んだ後で、本開示の範囲を認識し、その更なる測定を実現するであろう。
【0013】
本願に組み込まれてその一部を形成する添付の図面は、本開示のいくつかの側面を表しており、明細書とともに、本開示の原理を説明するのに役立つ。
【図面の簡単な説明】
【0014】
【図1】被測定回路の入力回路電圧を測定するために使用されるコンパレータ回路へプログラムされたステップ基準電圧に基づいて入力基準電圧を供給するよう構成されるプログラム可能な電圧基準生成回路を含み、プログラム可能な電圧基準生成回路が、入力回路電圧をより正確に測定するよう反復的に異なるステップ基準電圧のプログラミングをサポートする、例示的なアナログキャリブレーション（ＡＣＡＬ）回路のブロック図である。
【図2】プログラム可能な電圧基準生成回路によって生成されるプログラムされたステップ基準電圧の連続的な選択に基づいて、被測定回路からの入力回路電圧を繰り返し測定する、図１のＡＣＡＬ回路の例示的なプロセスを説明するフローチャートである。
【図3A】被測定回路からの入力回路電圧を測定するために使用されるコンパレータ回路へプログラムされたステップ基準電圧に基づいて入力基準電圧を供給するよう構成されるプログラム可能な電圧基準生成回路を含み、プログラム可能な電圧基準生成回路が、入力回路電圧をより正確に測定するよう反復的に異なるステップ基準電圧のプログラミングをサポートする、他の例示的なＡＣＡＬ回路の回路図である。
【図3B】被測定回路からの入力回路電圧を測定するために使用されるコンパレータ回路へプログラムされたステップ基準電圧に基づいて入力基準電圧を供給するよう構成されるプログラム可能な電圧基準生成回路を含み、プログラム可能な電圧基準生成回路が、入力回路電圧をより正確に測定するよう反復的に異なるステップ基準電圧のプログラミングをサポートする、他の例示的なＡＣＡＬ回路の回路図である。
【発明を実施するための形態】
【0015】
本明細書で開示される例示的な側面は、被測定回路からの入力信号の反復測定をサポートするプログラム可能なアナログキャリブレーション（ＡＣＡＬ）回路を含む。関連する方法も開示される。１つの非限定的な例として、ＡＣＡＬ回路は、キャリブレーションを目的として被測定回路のオンチップ測定を提供するよう、被測定回路を含む同じ集積回路（ＩＣ）チップに用いられ得る。例えば、被測定回路はＩＣチップ内のシリアライザ／デシリアライザ（ＳｅｒＤｅｓ）回路であってよい。例示的な側面では、ＡＣＡＬ回路は、電圧基準生成回路及びコンパレータ回路を含む。電圧基準生成回路は、入力基準電圧をコンパレータ回路へ供給するよう構成される。コンパレータ回路は、入力基準電圧を被測定回路からの（例えば、キャリブレーションされる回路からの）入力回路電圧と比較し、比較に基づいてデジタル測定信号（例えば、論理‘０’又は論理‘１’）を生成するよう構成される。コンパレータ回路は、アナログ－デジタルコンバータ（ＡＤＣ）回路のように動作する。例えば、入力回路電圧が入力基準電圧よりも高い場合、コンパレータ回路は、デジタル測定信号をデジタル論理‘０’値として生成するよう構成されてよい。入力回路電圧が入力基準電圧よりも低い場合、コンパレータ回路は、デジタル測定信号としてデジタル論理‘１’値を生成するよう構成されてよい。このように、デジタル測定信号は、入力回路電圧の電圧レベルのインジケータである。
【0016】
例示的な側面では、ＡＣＡＬ回路の能力を、入力回路電圧をより正確に測定するものにするために、ＡＣＡＬ回路は、プログラム可能な電圧基準生成回路を電圧基準生成回路として含む。プログラム可能な電圧基準生成回路はデジタル－アナログコンバータ（ＤＡＣ）回路に類似した動作をすることができる。例えば、プログラム可能な電圧基準生成回路は、抵抗の両端間の漸進的な電圧降下に基づいて異なるステップ基準電圧を複数のタップノードにもたらす複数の直列接続抵抗を含む抵抗ラダー回路であってよい。プログラム可能な電圧基準生成回路は、基準電圧選択回路によって生成された基準電圧プログラミング選択に基づいて、特定の選択されたステップ基準電圧のプログラムされたステップ基準電圧を供給するよう構成される。コンパレータ回路に供給される入力基準電圧は、プログラム可能なステップ基準電圧に基づく。所望のステップ電圧レベルのステップ基準電圧をプログラム的に生成できるプログラム可能な電圧基準生成回路によって、ＡＣＡＬ回路は、入力回路電圧のより正確な測定のために反復的な方法で入力回路電圧を測定するために使用できる。ＡＣＡＬ回路の所与の動作繰り返しでコンパレータ回路によって生成されるデジタル測定信号に基づいて、プログラム可能な電圧基準生成回路は、その後の動作繰り返しで次の選択されたステップ基準電圧のステップ基準電圧を生成して、次いでコンパレータ回路によって再び入力回路電圧と比較されるようにプログラムされ得る。ＡＣＡＬ回路内のこのプログラム可能な電圧基準生成回路は、入力回路電圧がプログラムされた入力基準電圧に対応することをコンパレータ回路が決定するまで繰り返しプログラムされ得る。
【0017】
これに関連して、図１は、被測定回路１０２から入力回路電圧ＶＩＮを測定するよう構成される例示的なＡＣＡＬ回路１００のブロック図である。ＡＣＡＬ回路１００は、例えばキャリブレーション等の目的のために、被測定回路１０２のオンチップ測定を提供するよう、被測定回路１０２を含む同じＩＣチップ１０４に含まれ得る。例えば、被測定回路１０２は、ＩＣチップ１０４内のＳｅｒＤｅｓ回路であってよい。ＡＣＡＬ回路１００は、プログラム可能な電圧基準生成回路１０６及びコンパレータ回路１０８を含む。例えば、コンパレータ回路１０８は演算増幅器（オペアンプ）であることができる。プログラム可能な電圧基準生成回路１０６は、入力基準電圧ＶＲＥＦをコンパレータ回路１０８へ供給するよう構成される。フィルタ回路１１０（例えば、接地へ結合されているキャパシタＣに結合されている抵抗Ｒ）が、入力基準電圧ＶＲＥＦのノイズ及び／又は他の周波数成分を取り除くよう、プログラム可能な電圧基準生成回路１０６とコンパレータ回路１０８との間に結合されている。コンパレータ回路１０８は、入力基準電圧ＶＲＥＦを、被測定回路１０２からの（例えば、キャリブレーションされる回路からの）入力回路電圧ＶＩＮと比較し、比較に基づいてデジタル測定信号１１１（例えば、論理‘０’又は論理‘１’）を生成するよう構成される。コンパレータ回路１０８はＡＤＣ回路のように作動する。例えば、入力回路電圧ＶＩＮが入力基準電圧ＶＲＥＦよりも高い場合、コンパレータ回路１０８は、デジタル論理‘０’値としてデジタル測定信号１１１を生成するよう構成され得る。しかしｍ入力回路電圧ＶＩＮが入力基準電圧ＶＲＥＦよりも低い場合、コンパレータ回路１０８は、デジタル論理‘１’値としてデジタル測定信号１１１を生成するよう構成され得る。このように、デジタル測定信号１１１は、入力基準電圧ＶＲＥＦに対する、被測定回路１０２の入力回路電圧ＶＩＮの電圧レベルのインジケータである。
【0018】
図１のＡＣＡＬ回路１００の能力を、被測定回路１０２からの入力回路電圧ＶＩＮをより正確に測定するものにするために、プログラム可能な電圧基準生成回路１０６は、所望の電圧レベルで入力基準電圧ＶＲＥＦを生成するようプログラム可能である。これは、例えば、ＩＣチップ１０４のより高いレベルの正供給電圧（“供給電圧”）ＶＤＤを入力基準電圧ＶＲＥＦとして供給することとは、対照的である。入力基準電圧ＶＲＥＦが入力回路電圧ＶＩＮの実際の電圧レベルに近ければ近いほど、より正確な入力回路電圧ＶＩＮを測定することができる。以下で更に詳細に議論されるように、プログラム可能な電圧基準生成回路１０６は、基準電圧選択回路１１４によって生成された基準電圧プログラミング選択１１２に基づいて、選択された特定のステップ基準電圧のプログラムされた入力基準電圧ＶＲＥＦを供給するよう構成される。例えば、プログラム可能な電圧基準生成回路１０６は、２５ミリボルト（ｍＶ）ステップで入力基準電圧ＶＲＥＦを生成する能力を有し得る。コンパレータ回路１０８に供給される所与のステップ基準電圧での入力基準電圧ＶＲＥＦは、基準電圧プログラミング選択１１２に基づく。所望のステップ基準電圧の入力基準電圧ＶＲＥＦをプログラム的に生成できるプログラム可能な電圧基準生成回路１０６によって、ＡＣＡＬ回路１００は、入力回路電圧ＶＩＮのより正確な測定のために反復的な方法で入力回路電圧ＶＩＮを測定するために使用できる。ＡＣＡＬ回路１００の所与の動作繰り返しでコンパレータ回路１０８によって生成されるデジタル測定信号１１１に基づいて、プログラム可能な電圧基準生成回路１０６は、その後の動作繰り返しでの入力基準電圧ＶＲＥＦとして次のステップ基準電圧を生成して、次いでコンパレータ回路によって再び入力回路電圧ＶＩＮと比較されるように、反復的にプログラムされ得る。このプログラム可能な電圧基準生成回路１０６は、基準電圧選択回路１１４によってプログラムされる所与のプログラムされた入力回路電圧ＶＩＮに入力回路電圧ＶＩＮが対応している（つまり、一致しているか又は最も一致している）としてコンパレータ回路１０８がデジタル測定信号１１１を生成するまで、次の電圧ステップで後続の次の入力基準電圧ＶＲＥＦを生成するよう反復的にプログラムされ続けることができる。図１でのＡＣＡＬ回路１００のこの例では、プログラム可能な電圧基準生成回路１０６は、抵抗ラダー回路１１６の形で設けられている。抵抗ラダー回路１１６は複数の直列接続抵抗Ｒ０～ＲＸを含み、抵抗Ｒ０が正供給電圧ＶＤＤに結合されており、最後の抵抗ＲＸが接地電圧ＶＳＳに結合されている。隣接して結合されているＲ０～ＲＸの間には、タップノードＴ０～ＴＸが形成されている。抵抗ラダー回路１１６は分圧回路であり、正供給電圧ＶＤＤは、各抵抗Ｒ０～ＲＸの両端で、‘Ｘ’個の基準ステップ電圧ＶＲＥＦ－０～ＶＲＥＦ－Ｘに分けられる。例えば、ＲＸの‘Ｘ’が３１に等しい場合、Ｒ０～Ｒ３１として全部で３２個の抵抗が存在する。抵抗Ｒ０～ＲＸの夫々が同じ抵抗値を有する場合、正供給電圧ＶＤＤは、基準ステップ電圧ＶＲＥＦ－０～ＶＲＥＦ－Ｘの３２個の等しい基準電圧ステップに分けられることになり、ＶＲＥＦ－３１が各タップノードＴ０～ＴＸ、つまりＴ３１に存在する。例えば、正供給電圧ＶＤＤが０．８ボルトである場合、各タップノードＴ０～Ｔ３１で生成される電圧ステップは、０．８ボルト／３２ステップ＝約２５ｍＶステップになる。抵抗Ｒ０～ＲＸの夫々にはスイッチＳ０～ＳＸが結合され、フィルタ回路１１０へ及び間接的にコンパレータ回路１０８へ結合されている抵抗ラダー出力部１１８への各々のタップノードＴ０～ＴＸの結合を制御する。故に、この例では、基準電圧プログラミング選択１１２は、どのスイッチＳ０～ＳＸが、プログラム可能な電圧基準生成回路１０６によって、各々の選択されたタップノードＴ０～ＴＸを抵抗ラダー出力部１１８へ結合して、プログラムされたステップ基準電圧ＶＲＥＦ－０～ＶＲＥＦ－Ｘを入力基準電圧ＶＲＥＦとして供給するために閉じられるかを制御する。プログラム可能な電圧基準生成回路１０６はＤＡＣ回路のように動作し、基準電圧選択回路１１４は、例えば、デジタルワード入力を受け入れ、デジタルワード入力に従ってスイッチＳ０～ＳＸをアクティブにするよう単一出力を“ホット”出力として作動させるデコーダである。
【0019】
よって、基準電圧プログラミング選択１１２によりプログラム可能な電圧基準生成回路１０６をプログラムすることによって、プログラム可能な電圧基準生成回路１０６は、入力基準電圧ＶＲＥＦとして既知のプログラムされたステップ基準電圧ＶＲＥＦ－０～ＶＲＥＦ－Ｘに基づいて入力回路電圧ＶＩＮが正確に測定されるまで、反復的に入力回路電圧ＶＩＮと比較されるコンパレータ回路１０８に供給される入力基準電圧ＶＲＥＦを供給し変更するよう制御され得る。例として、ハードウェア、ファームウェア、又はソフトウェア状態機械が、ＡＣＡＬ回路１００に入力回路電圧ＶＩＮを測定させるようプログラム可能な電圧基準生成回路１０６の反復プログラミングを駆動するためにＩＣチップ１０４に設けられ得る。他の例として、ＡＣＡＬ回路１００は、ＩＣチップ１０４が使用できるときに電圧がＩＣチップ１０４のポストプロダクションで設定及び調整されることを可能にするために用いられ得る。このように、ＩＣチップ１０４は、ＩＣチップ１０４の動作を調整するために及び／又はプロセス、電圧、温度（ＰＶＴ）変動を補償するために電圧が測定及び変更されることを可能にする柔軟性を備えている。
【0020】
図２は、プログラム可能な電圧基準生成回路１０６によって生成されるプログラムされたステップ基準電圧の連続的な選択に基づいて、被測定回路１０２からの入力回路電圧ＶＩＮを繰り返し測定する、図１のＡＣＡＬ回路１００の例示的なプロセス２００を説明するフローチャートである。これに関連して、図２に表されるように、この例で被測定回路１０２からの入力回路電圧ＶＩＮを測定するプロセス２００内の最初のステップは、複数のプログラム可能なステップ基準電圧ＶＲＥＦ－０～ＶＲＥＦ－Ｘの中から次のステップ基準電圧ＶＲＥＦ－０～ＶＲＥＦ－Ｘを選択するよう次の基準電圧プログラミング選択１１２をセットすること（図２のブロック２０２）を伴う。次の基準電圧プログラミング選択１１２は、入力回路電圧ＶＩＮを測定する最初の繰り返しに基づいた最初の基準電圧プログラミング選択１１２、又は入力回路電圧ＶＩＮが正確に測定される前の、入力回路電圧ＶＩＮを測定するその後の繰り返しでのその後の基準電圧プログラミング選択１１２であってよい。基準電圧プログラミング選択１１２をセットすること（図２のブロック２０４）に応答して、プロセス２００内の次のステップは、基準電圧プログラミング選択１１２が、正供給電圧ＶＤＤ及び次の基準電圧プログラミング選択１１２に基づいて、プログラム可能な電圧基準生成回路１０６において、複数のプログラム可能なステップ基準電圧ＶＲＥＦ－０～ＶＲＥＦ－Ｘの中から次のステップ基準電圧ＶＲＥＦ－０～ＶＲＥＦ－Ｘを生成すること（図２のブロック２０６）を含む。基準電圧プログラミング選択１１２は、選択された次のステップ基準電圧ＶＲＥＦ－０～ＶＲＥＦ－Ｘに基づいて、次の入力基準電圧ＶＲＥＦを生成する（図２のブロック２０８）。
【0021】
引き続き図２を参照して、プロセス２００内の次のステップは、コンパレータ回路１０８が、プログラム可能な電圧基準生成回路１０６によって生成された次の入力基準電圧ＶＲＥＦを、被測定回路１０２からの入力回路電圧ＶＩＮと比較すること（図２のブロック２１０）を含む。コンパレータ回路１０８は、入力基準電圧ＶＲＥＦと入力回路電圧ＶＩＮとの間の差に基づいてデジタル測定信号１１１を生成する（図２のブロック２１２）。入力回路電圧ＶＩＮが未だ正確に測定されない場合（図２のブロック２１４）、プロセスは、プログラム可能な電圧基準生成回路１０６が入力基準電圧ＶＲＥＦを生成するために使用する次のステップ基準電圧ＶＲＥＦ－０～ＶＲＥＦ－Ｘをセットするようステップ２０２に戻ることによって繰り返す。しかし、入力回路電圧ＶＩＮが正確に測定される場合（図２のブロック２１４）、プロセスは終了する（図２のブロック２１６）。例として、入力回路電圧ＶＩＮが、コンパレータ回路１０８によって生成されたデジタル測定信号１１１に基づいて、プログラム可能な電圧基準生成回路１０６によって生成された現在及び最後の入力回路電圧ＶＩＮとの間の電圧であると決定される場合に、入力回路電圧ＶＩＮが正確に測定されているかどうかは決定できる。
【0022】
図３Ａ及び図３Ｂは、正入力回路電圧ＶＩＮＰ又は負入力回路電圧ＶＩＮＮ（図３Ｂを参照。）のどちらかを被測定回路から測定するよう構成されるＡＣＡＬ回路３００の他の例を表す。図１のＡＣＡＬ回路１００と同様に、図３Ａ及び図３ＢのＡＣＡＬ回路３００は、例えばキャリブレーション等の目的のために、被測定回路のオンチップ測定を提供するよう、正及び負の入力回路電圧ＶＩＮＰ、ＶＩＮＮを有する被測定回路を含む同じＩＣチップに含まれ得る。図１のＡＣＡＬ回路１００と同様に、図３Ａ及び図３ＢのＡＣＡＬ回路３００も、プログラム可能な電圧基準生成回路３０６（図３Ａ）及びコンパレータ回路３０８（図３Ｂ）を含む。例えば、コンパレータ回路３０８はオペアンプ３０９を含むことができる。プログラム可能な電圧基準生成回路３０６は、差動入力基準電圧ＶＲＥＦ０、ＶＲＥＦ１をコンパレータ回路３０８へ供給するよう構成される。以下で更に詳細に議論されるように、差動入力基準電圧ＶＲＥＦ０、ＶＲＥＦ１は、プログラム可能な電圧基準生成回路３０６内の抵抗ラダー回路３１６の中の選択された抵抗の両側のタップノードでの異なるステップ基準電圧である。やはり以下で更に詳細に議論されるように、ＡＣＡＬ回路３００はまた、入力回路電圧ＶＩＮＰ、ＶＩＮＮを測定するために使用される選択された基準電圧をコンパレータ回路３０８に渡すよう構成される基準電圧選択回路３２０も含む。これにより、所望の動作モードに基づいて入力回路電圧ＶＩＮＰ、ＶＩＮＮと比較するために使用される所望の入力基準電圧を選択する柔軟性が提供され、これは以下で更に詳細に議論される。やはり以下で更に詳細に議論されるように、ＡＣＡＬ回路３００はまた、正又は負入力回路電圧ＶＩＮＰ、ＶＩＮＮと比較されるようコンパレータ回路３０８（図３Ｂ）に渡すべき入力基準電圧ＶＲＥＦとして使用されるために基準電圧選択回路３２０によって更に選択されるように、各々の差動入力基準電圧ＶＲＥＦ０、ＶＲＥＦ１と正供給電圧ＶＤＤ及び接地電圧ＶＳＳとの間で選択するよう構成される前置基準電圧選択回路３２２も含む。
【0023】
引き続き図３Ａを参照して、フィルタ回路３１０（例えば、接地に結合されたキャパシタＣに結合されている抵抗Ｒ）が、プログラム可能な電圧基準生成回路３０６（より具体的には、基準電圧選択回路３２０）とコンパレータ回路３０８との間にインラインで結合されて、渡された入力基準電圧ＶＲＥＦのノイズ及び／又は他の周波数成分を取り除く。コンパレータ回路３０８は、渡された入力基準電圧ＶＲＥＦを、被測定回路からの（例えば、キャリブレーションされる回路からの）選択された正又は負入力回路電圧ＶＩＮＰ、ＶＩＮＮと比較し、比較に基づいてデジタル測定信号３１１（図３Ｂ）（例えば、論理‘０’又は論理‘１’）を生成するよう構成される。コンパレータ回路３０８はＡＤＣ回路のように作動する。例えば、正入力回路電圧ＶＩＮＰが入力回路電圧ＶＩＮと比較されるよう選択され、正入力回路電圧ＶＩＮＰが入力基準電圧ＶＲＥＦよりも高い場合、コンパレータ回路３０８は、デジタル論理‘０’値としてデジタル測定信号３１１を生成するよう構成され得る。しかし、正入力回路電圧ＶＩＮＰが入力基準電圧ＶＲＥＦよりも低い場合、コンパレータ回路３０８は、デジタル論理‘１’値としてデジタル測定信号３１１を生成するよう構成され得る。このように、デジタル測定信号３１１は、入力基準電圧ＶＲＥＦに対する入力回路電圧ＶＩＮの電圧レベルのインジケータである。
【0024】
【0025】
これに関連して、図３Ａを参照して、プログラム可能な電圧基準生成回路３０６は、この例では、抵抗ラダー回路３１６の形で設けられている。図１のＡＣＡＬ回路１００内の抵抗ラダー回路１１６と同様に、抵抗ラダー回路３１６は複数の直列接続抵抗Ｒ０～ＲＸを含み、抵抗Ｒ０が正供給電圧ＶＤＤに結合されており、最後の抵抗ＲＸが接地電圧ＶＳＳに結合されている。隣接して結合されているＲ０～ＲＸの間には、タップノードＴ０～ＴＸが形成されている。抵抗ラダー回路３１６は分圧回路であり、正供給電圧ＶＤＤは、各抵抗Ｒ０～ＲＸの両端で、‘Ｘ’個の基準ステップ電圧ＶＲＥＦ－０～ＶＲＥＦ－Ｘに分けられる。例えば、ＲＸの‘Ｘ’が３１に等しい場合、Ｒ０～Ｒ３１として全部で３２個の抵抗が存在する。抵抗Ｒ０～ＲＸの夫々が同じ抵抗値を有する場合、正供給電圧ＶＤＤは、各タップノードに存在する３２個の等しい基準電圧ステップＶＤＤ／３２に分けられることになる。例えば、正供給電圧ＶＤＤが０．８ボルトである場合、各タップノードＴ０～Ｔ３１で生成される電圧ステップは、０．８ボルト／３２ステップ＝約２５ｍＶステップになる。抵抗Ｒ０～ＲＸの夫々にはスイッチＳ０－０～ＳＸ－１が結合され、以下で議論される前置基準電圧選択回路３２２への各々のタップノードＴ０～ＴＸの結合を制御する。例えば、スイッチＳ０－０、Ｓ０－１は抵抗Ｒ０の両側に結合される。スイッチＳ１－０、Ｓ１－１は抵抗Ｒ１の両側に結合される。スイッチＳ２－０、Ｓ２－１は抵抗Ｒ２の両側に結合される。スイッチＳＸ－０、ＳＸ－１は抵抗ＲＸの両側に結合される。基準電圧選択回路３１４は、この例ではデコーダ３２４の形をとり、プログラム可能な電圧基準生成回路３０６によってステップ基準電圧ＶＲＥＦ０、ＶＲＥＦ１として供給されるステップ電圧を選択する。この例では、デコーダは、デコーダ入力部ｄｉｎ＜４：０＞で５ビットデジタルワード入力を受け入れ、その３２個のデコーダ出力部ＳＥＬ＜３１：０＞のうちの１つを基準電圧プログラミング選択３１２としてアクティブにする５：３２ビットデコーダである。各デコーダ出力部ＳＥＬ＜３１：０＞は各々のスイッチペアＳ０－０～ＳＸ－１へ結合される。例えば、デコーダ出力部ＳＥＬ＜０＞はスイッチＳ０－０、Ｓ０－１へ結合される。デコーダ出力部ＳＥＬ＜Ｘ＞はスイッチＳＸ－０、ＳＸ－１へ結合される。このように、基準電圧プログラミング選択３１２は、どのタップノードＴ０～ＴＸが、選択された抵抗Ｒ０～ＴＸの両端の各々のステップ電圧をステップ基準電圧ＶＲＥＦ０、ＶＲＥＦ１として抵抗ラダー出力部３１８（０）、３１８（１）へ結合するようアクティブにされるかを制御する。
【0026】
よって、基準電圧プログラミング選択３１２によりプログラム可能な電圧基準生成回路３０６をプログラムすることによって、プログラム可能な電圧基準生成回路３０６は、被測定回路３０２からの入力回路電圧ＶＩＮを測定するよう、反復的にコンパレータ回路３０８へ入力基準電圧ＶＲＥＦを供給するステップ基準電圧ＶＲＥＦ０、ＶＲＥＦ１を供給し変更するよう制御され得る。例として、ハードウェア、ファームウェア、又はソフトウェア状態機械が、ＡＣＡＬ回路３００に正又は負の入力回路電圧ＶＩＮＰ、ＶＩＮＮを測定させるようプログラム可能な電圧基準生成回路３０６の反復プログラミングを駆動するためにＩＣチップに設けられ得る。他の例として、ＡＣＡＬ回路３００は、ＡＣＡＬ回路３００が測定対象電圧を測定し、ＰＶＴ変動を補償するよう動作を調整するために使用できるときに、電圧がポストプロダクションで設定及び調整されることを可能にするために用いられ得る。
【0027】
引き続き図３Ａを参照して、この例のＡＣＡＬ回路３００はまた、正供給電圧ＶＤＤ又はバイアス電流ＩＢのどちらかをプログラム可能な電圧基準生成回路３０６へ供給して抵抗ラダー回路３１６を駆動させるよう構成される供給回路３２６も含む。これに関連して、供給回路３２６は、正供給電圧ＶＤＤ及びタップノードＴ０へ結合されているヘッドスイッチ３３０（例えば、Ｐ型電界効果トランジスタ（ＦＥＴ）（ＰＦＥＴ））を含む電圧供給回路３２８を含む。ヘッドスイッチ３３０は、ヘッドスイッチ３３０が正供給電圧ＶＤＤをタップノードＴ０に渡すかどうかを制御するイネーブル信号ＥＮを受信するよう構成されるイネーブルゲートＧを含む。このように、ヘッドスイッチ３３０は、プログラム可能な電圧基準生成回路３０６の抵抗ラダー回路３１６が正供給電圧ＶＤＤによって駆動されるかどうかを制御するよう選択的に有効又は無効にされ得る。また、この例では、供給回路３２６は、抵抗ラダー回路３１６を駆動するためにバイアス電流ＩＢをプログラム可能な電圧基準生成回路３０６へ渡すよう構成される電流供給回路３３２も含む。電流供給回路３３２は、イネーブル信号ＥＮの相補信号によってゲート制御される第２ヘッドスイッチ３３４（例えば、ＰＦＥＴ）を含み、それにより、電圧供給回路３２８内のヘッドスイッチ３３０及び電流供給回路３３２内の第２ヘッドスイッチ３３４は同時にアクティブにならない。第３ヘッドスイッチ３３６（例えば、Ｎ型ＦＥＴ（ＮＦＥＴ））は、抵抗ラダー回路３１６を駆動するようバイアス電流ＩＢを抵抗ラダー回路３１６のタップノードＴ０へ渡すようゲートＧ制御される。
【0028】
引き続き図３Ａを参照して、この例では、ＡＣＡＬ回路３００は、コンパレータ回路３０８（図３Ｂ）に渡される入力基準電圧ＶＲＥＦとして使用されるよう異なる基準電圧を基準電圧選択回路３２０に供給することにおいて柔軟性を提供するために前置基準電圧選択回路３２２も含む。これに関連して、この例では、前置基準電圧選択回路３２２は、第１前置基準電圧選択回路３３８（０）及び第２前置基準電圧選択回路３３８（１）を含む。第１前置基準電圧選択回路３３８（０）は、抵抗ラダー出力部３１８（０）に結合される第１前置基準電圧入力部３４０Ｉ（０）を含み、それにより、第１前置基準電圧入力部３４０Ｉ（０）は第１ステップ基準入力電圧ＶＲＥＦ０を受けるよう構成される。第１前置基準電圧入力部３４０Ｉ（０）は、タップノードＴ０に結合される第２前置基準電圧入力部３４２Ｉ（０）を更に含み、それにより、第２前置基準電圧入力部３４２Ｉ（０）は接地電圧ＶＳＳを受けるよう構成される。第２前置基準電圧選択回路３３８（１）は、抵抗ラダー出力部３１８（１）に結合される第３前置基準電圧入力部３４０Ｉ（１）を含み、それにより、第３前置基準電圧入力部３４０Ｉ（１）は第２ステップ基準入力電圧ＶＲＥＦ１を受けるよう構成される。第２前置基準電圧選択回路３３８（１）は、タップノードＴＸに結合される第４前置基準電圧入力部３４２Ｉ（１）を更に含み、それにより、第４前置基準電圧入力部３４２Ｉ（１）は正供給電圧ＶＤＤを受けるよう構成される。
【0029】
第１前置基準電圧選択回路３３８（０）及び第２前置基準電圧選択回路３３８（１）は、各々のマルチプレクサ回路３４４（０）、３４４（１）として設けられ得る。両方のマルチプレクサ回路３４４（０）、３４４（１）が、受け取ったどの入力を各々の第１及び第２前置基準電圧出力部３４８Ｏ（０）、３４８Ｏ（１）に渡すべきかを制御する各々の第１及び第２前置基準電圧選択入力部３４６Ｉ（０）、３４６Ｉ（１）を含む。第１及び第２前置基準電圧選択入力部３４６Ｉ（０）、３５６Ｉ（１）は両方とも、同じ選択信号（ＳＥＬ＿ＶＤＤＲＥＦ）を受信するよう構成される。第１前置基準電圧選択回路３３８（０）は、プログラム可能な電圧基準生成回路３０６によって生成された第１ステップ基準電圧ＶＲＥＦ０及び接地電圧ＶＳＳのうちの一方を第１前置基準電圧出力部３４８Ｏ（０）に渡すよう構成される。第２前置基準電圧選択回路３３８（１）は、プログラム可能な電圧基準生成回路３０６によって生成された第２ステップ基準電圧ＶＲＥＦ１及び正供給電圧ＶＤＤのうちの一方を第２前置基準電圧出力部３４８Ｏ（１）に渡すよう構成される。このように、ＡＣＡＬ回路３００は、入力基準電圧ＶＲＥＦとして使用されるようステップ基準電圧ＶＲＥＦ０、ＶＲＥＦ１と正供給電圧及び接地電圧ＶＤＤ、ＶＳＳとのいずれかをコンパレータ回路３０８（図３Ｂ）に渡すように柔軟であり且つ構成可能である。
【0030】
引き続き図３Ａを参照して、ＡＣＡＬ回路３００は基準電圧選択回路３２０を更に含む。基準電圧選択回路３２０はマルチプレクサ回路３５０として設けられ得る。基準電圧選択回路３２０は、第２前置基準電圧選択回路３３８（１）の第２前置基準電圧出力部３４８Ｏ（１）へ結合される第１基準電圧入力部３５２（０）を備えている。基準電圧選択回路３２０は、第１前置基準電圧選択回路３３８（０）の第１前置基準電圧出力部３４８Ｏ（０）へ結合される第２基準電圧入力部３５２（１）も備えている。基準電圧選択回路３２０は、第１又は第２基準電圧入力部３５２（０）、３５２（１）での信号がフィルタ回路３１０に結合されている基準電圧選択出力部３５６に渡されるかどうかを制御する基準電圧選択入力部３５４を含む。このように、基準電圧選択回路３２０は、コンパレータ回路３０８（図３Ｂ）への入力基準電圧ＶＲＥＦとして、使用されている前置基準電圧選択回路３２２及び基準電圧選択回路３２０の制御に基づいて、ステップ基準電圧ＶＲＥＦ０、ＶＲＥＦ１と正供給電圧及び接地電圧ＶＤＤ、ＶＳＳとのいずれかを渡すよう選択することができることにおいて、更なる柔軟性を提供する。
【0031】
引き続き図３Ａを参照して、この例のＡＣＡＬ回路３００は、デルタ－シグマ変調器として設けられ得る変調器回路３５８を更に含む。変調器回路３５８は、第１及び第２基準電圧入力部３５２（０）、３５２（１）でのどの信号がフィルタ回路３１０に結合されている基準電圧選択出力部３５６へ渡されるかを制御するように、基準電圧選択回路３２０の基準電圧選択入力部３５４に結合されている変調器出力部３６０を含む。変調器回路３５８は、基準電圧選択回路３２０が第１及び第２基準電圧入力部３５２（０）、３５２（１）からの基準電圧を基準電圧選択出力部３５６に渡す期間を制御するように、変調器出力部３６０でパルス幅変調（ＰＷＭ）信号３６２を生成するよう構成される。これにより、基準電圧選択出力部３５６で生成される入力電圧基準ＶＲＥＦは、第１及び第２基準電圧入力部３５２（０）、３５２（１）での電圧基準信号の補間（つまり混合）であることができる。補間入力基準電圧ＶＲＥＦは、コンパレータ回路３０８（図３Ｂ）によるより正確な測定をもたらすよう、より少ないノイズ又は干渉を有し得る。
【0032】
ＰＷＭ信号３６２のデューティサイクルは、入力基準電圧ＶＲＥＦを生成するよう第１及び第２基準電圧入力部３５２（０）、３５２（１）での電圧基準の重み付けを制御する。第１及び第２基準電圧入力部３５２（０）、３５２（１）での基準電圧の変調は、コンパレータ回路３０８が入力回路電圧ＶＩＮＰ、ＶＩＮＮをより一層正確に測定することを可能にするために、より高い分解能の入力基準電圧ＶＲＥＦが生成されることを可能にする。変調器回路３５８は、ＰＷＭ信号３６２のデューティサイクルを制御する変調器入力コードｄｓｍ＿ｃｏｄｅ＜１２：０＞を受けるよう構成される変調器入力部３６４を備えている。この例では、変調器回路３５８は、１３ビット変調器入力コードｄｓｍ＿ｃｏｄｅ＜１２：０＞を用いてＰＷＭ信号３６２内に２１３個の異なるＰＷＭ信号を生成するよう構成される。これは、第１及び第２基準電圧入力部３５２（０）、３５２（１）で渡される基準電圧間の２１３個の異なる電圧レベルである入力基準電圧ＶＲＥＦの分解能をもたらす。例えば、ステップ基準電圧ＶＲＥＦ０、ＶＲＥＦ１が、２５ｍＶ差動で第１及び第２基準電圧入力部３５２（０）、３５２（１）で渡されるよう前置基準電圧選択回路３２２によって選択される場合、変調器回路３５８は、２５ｍＶ差動を２１３個のステップに分けることによって、３．０４マイクロボルト（μＶ）分解能を提供することができる。
【0033】
また、基準電圧選択回路３２０及び変調器回路３５８が、より高い電圧ステップの分解能で入力基準電圧ＶＲＥＦが切り替えられることを可能にすることによれば、フィルタ回路３１０のコンポーネント（例えば、抵抗及びキャパシタ）は、入力基準電圧ＶＲＥＦを適切にフィルタ処理するよう、より小さい抵抗及び容量の、より小さいサイズにされ得る。フィルタ回路３１０は、フィルタコンポーネントがＩＣチップで製造されるという性質上、ＡＣＡＬ回路３００内で大きい方の又は最も大きい面積をしばしば消費する可能性がある。フィルタ回路３１０のサイズを小さくすることは、より多くのＡＣＡＬ回路３００がＩＣチップに含まれること及び／又は各々のＡＣＡＬ回路３００によって測定又はキャリブレーションされる回路に対してＩＣチップのダイ上でより近接して位置付けられることを可能にし得る。よって、より小さいフットプリントのより多くのＡＣＡＬ回路を、測定又はキャリブレーションされる回路に対して物理的により近接して配置することができる。このように、オンチップＡＣＡＬ回路３００とそれらの各々のキャリブレーション又は測定されるオンチップ回路との間のルーティング遅延は、キャリブレーション遅延による性能の低下を軽減するように小さくすることができる。また、チップ上の特定の回路により専用である、より小さいフットプリントのより多くのオンチップＡＣＡＬ回路３００を設けることは、ＡＣＡＬ回路３００による全体の電力消費を減らすことができる。
【0034】
よって、図３Ａに示されるように、基準電圧プログラミング選択３１２と、前置基準電圧選択回路３２２及び基準電圧選択回路３２０の制御と、変調器回路３５８によって制御される基準電圧選択回路３２０における基準電圧の補間との結果として生成される入力基準電圧ＶＲＥＦが、図３Ｂにおけるコンパレータ回路３０８への入力基準電圧ＶＲＥＦとして供給される。図３Ｂを参照して、この例のこのＡＣＡＬ回路３００内のコンパレータ回路３０８は、第１入力基準電圧を受けるよう構成される第１コンパレータ入力部３６６（０）と、比較されるべき第２入力基準電圧を受けるよう構成される第２コンパレータ入力部３６６（１）とを含むオペアンプ３０９を含む。オペアンプ３０９は、オペアンプ３０９のオフセットをゼロにするよう、この例ではオートゼロ・アンプ３０９である。オペアンプ３０９は、第１コンパレータ入力部３６６（０）での入力基準電圧を第２コンパレータ入力部３６６（１）での入力回路電圧と比較し、第１コンパレータ入力部３６６（０）での入力基準電圧と第２コンパレータ入力部３６６（１）での入力回路電圧との間の差を表すオペアンプ出力部３６８での出力電圧ＶＯＵＴを生成するよう構成される。この例では、コンパレータ回路３０８は、出力電圧ＶＯＵＴをラッチするよう構成されるラッチ回路３７０を含む。コンパレータ回路３０８は、出力電圧ＶＯＵＴに基づいて第１コンパレータ入力部３６６（０）での入力基準電圧と第２コンパレータ入力部３６６（１）での入力回路電圧との間の差を表すデジタル測定信号３１１を生成するよう構成されるＳ－Ｒフリップフロップ３７２も含む。
【0035】
この例では、引き続き図３Ｂを参照して、ＡＣＡＬ回路３００は、入力基準電圧ＶＲＥＦと、ステップ基準電圧ＶＲＥＦ０、ＶＲＥＦ１と、正及び負の入力回路電圧ＶＩＮＰ、ＶＩＮＮとのいずれかをオペアンプ３０９の第１及び第２コンパレータ入力部３６６（０）、３６６（１）で供給するように柔軟性を提供するモードセレクタ回路３７４を含む。モードセレクタ回路３７４は、入力基準電圧ＶＲＥＦと、ステップ基準電圧ＶＲＥＦ０、ＶＲＥＦ１と、正及び負の入力回路電圧ＶＩＮＰ、ＶＩＮＮとのうちのどれがオペアンプ３０９の第１及び第２コンパレータ入力部３６６（０）、３６６（１）へのモードセレクタ出力部３８０（０）～３８０（３）へ渡されるかを制御するようＭＵＸセレクタ３７７によって制御される。非重複クロック位相発生器３７６が設けられ、モードセレクタ回路３７４のモードセレクタ出力部３８０（０）～３８０（３）にある各々のスイッチを制御して、入力基準電圧ＶＲＥＦと、ステップ基準電圧ＶＲＥＦ０、ＶＲＥＦ１と、正及び負の入力回路電圧ＶＩＮＰ、ＶＩＮＮとのうちのどれがオペアンプ３０９の第１及び第２コンパレータ入力部３６６（０）、３６６（１）へ結合されるかを制御するために、重なり合わないクロック信号３７８（１）、３７８（２）を生成する。これにより、異なる測定モードがＡＣＡＬ回路３００によって実行されることが可能になり、これは、図４Ａ～４Ｂ及び図５に関連して以下で更に詳細に説明される。
【0036】
図４Ａは、ＡＣＡＬ回路３００のプログラム可能な選択に基づいて、図３Ａ及び図３ＢのＡＣＡＬ回路３００の動作の種々の測定モードを説明するチャート４００である。この例では、モードカラム４０２に示されるように、５つの異なる測定モード、つまり、モード１～モード５が存在する。モード１は、図４Ｂの式１ ４５０（１）に基づいたシングルエンドの電圧測定用である。測定モード１で動作するようＡＣＡＬ回路３００を制御するために、ＭＵＸセレクタ３７７はビット‘００００’にセットされ、選択信号（ＳＥＬ＿ＶＤＤＲＥＦ）は‘０’にセットされる。これにより、前置基準電圧選択回路３２２は、ステップ基準電圧ＶＲＥＦ０、ＶＲＥＦ１を基準電圧選択回路３２０に渡して混合し、入力基準電圧ＶＲＥＦを供給する。ＭＵＸセレクタ３７７が‘００００’にセットされることに応答して、モードセレクタ回路３７４は、正入力回路電圧ＶＩＮＰをモードセレクタ出力部３８０（０）、３８０（３）に渡し、入力基準電圧ＶＲＥＦをモードセレクタ出力部３８０（１）、３８０（１）に渡す。次いで、非重複クロック位相発生器３７６による制御に基づいて、オペアンプ３０９は、第１クロック周期において第１及び第２コンパレータ入力部３６６（０）、３６６（１）で正入力回路電圧ＶＩＮＰ及び入力基準電圧ＶＲＥＦを夫々受けるよう構成され、それから、図４Ｂの式１ ４５０（１）でのシングルエンドの測定を実行するよう第２クロック周期においてリザーブされる。
【0037】
引き続き図４Ａを参照して、モード２は、図４Ｂの式２ ４５０（２）に基づいた差動電圧測定用である。測定モード２で動作するようＡＣＡＬ回路３００を制御するために、ＭＵＸセレクタ３７７はビット‘０００１’にセットされ、選択信号（ＳＥＬ＿ＶＤＤＲＥＦ）は‘０’にセットされる。これにより、前置基準電圧選択回路３２２は、ステップ基準電圧ＶＲＥＦ０、ＶＲＥＦ１を基準電圧選択回路３２０に渡して混合し、入力基準電圧ＶＲＥＦとする。ＭＵＸセレクタ３７７が‘０００１’にセットされることに応答して、モードセレクタ回路３７４は、正入力回路電圧ＶＩＮＰをモードセレクタ出力部３８０（０）へ、負入力回路電圧ＶＩＮＮをモードセレクタ出力部３８０（１）へ、入力基準電圧ＶＲＥＦをモードセレクタ出力部３８０（２）へ、及び０Ｖをモードセレクタ出力部３８０（３）で供給する。次いで、非重複クロック位相発生器３７６による制御に基づいて、オペアンプ３０９は、第１クロック周期において第１及び第２コンパレータ入力部３６６（０）、３６６（１）で正入力回路電圧ＶＩＮＰ及び入力基準電圧ＶＲＥＦを夫々受けるよう構成される。それから、オペアンプ３０９は、図４Ｂの式２ ４５０（２）での差動電圧測定を実行するように、第２クロック周期において第１及び第２コンパレータ入力部３６６（０）、３６６（１）で負入力回路電圧ＶＩＮＮ及び０Ｖを受けるよう構成される。
【0038】
引き続き図４Ａを参照して、モード５は、図４Ｂの式５ ４５０（５）に基づいた、入力基準電圧ＶＲＥＦによらない差動電圧測定である。測定モード５で動作するようＡＣＡＬ回路３００を制御するために、ＭＵＸセレクタ３７７はビット‘０１００’にセットされ、選択信号（ＳＥＬ＿ＶＤＤＲＥＦ）は‘０’にセットされる。これにより、前置基準電圧選択回路３２２は、ステップ基準電圧ＶＲＥＦ０、ＶＲＥＦ１を基準電圧選択回路３２０に渡して混合し、入力基準電圧ＶＲＥＦとする。ＭＵＸセレクタ３７７が‘０１００’にセットされることに応答して、モードセレクタ回路３７４は、正入力回路電圧ＶＩＮＰをモードセレクタ出力部３８０（０）へ、負入力回路電圧ＶＩＮＮをモードセレクタ出力部３８０（１）へ、負入力回路電圧ＶＩＮＮをモードセレクタ出力部３８０（２）へ、及び正入力回路電圧ＶＩＮＰをモードセレクタ出力部３８０（３）で供給する。次いで、非重複クロック位相発生器３７６による制御に基づいて、オペアンプ３０９は、第１クロック周期において第１及び第２コンパレータ入力部３６６（０）、３６６（１）で正入力回路電圧ＶＩＮＰ及び負入力回路電圧ＶＩＮＮを夫々受けるよう構成される。それから、オペアンプ３０９は、図４Ｂの式５ ４５０（５）での差動電圧測定を実行するように、第２クロック周期において第１及び第２コンパレータ入力部３６６（０）、３６６（１）で正入力回路電圧ＶＩＮＰ及び負入力回路電圧ＶＩＮＮを受けるよう構成される。
【0039】
モードセレクタ回路３７４はまた、ＡＣＡＬ回路３００のテストモードを可能にするよう構成される。図４Ａ及び図４Ｂで説明されるモード３及びモード４は、ＡＣＡＬ回路３００のテストモードである。測定モード３は測定モード１と同じであるが、ステップ基準電圧ＶＲＥＦ０、ＶＲＥＦ１の補間に基づいた入力基準電圧ＶＲＥＦを使用することに代えて、入力基準電圧ＶＲＥＦは、正供給電圧ＶＤＤ及び接地電圧ＶＳＳの補間に基づいている。これに関連して、テスト測定モード３で動作するようＡＣＡＬ回路３００を制御するために、ＭＵＸセレクタ３７７はビット‘００１０’にセットされ、選択信号（ＳＥＬ＿ＶＤＤＲＥＦ）は‘１’にセットされる。これにより、前置基準電圧選択回路３２２は、正供給電圧ＶＤＤ及び接地電圧ＶＳＳを基準電圧選択回路３２０に渡して混合し、入力基準電圧ＶＲＥＦとする。ＭＵＸセレクタ３７７が‘００１０’にセットされることに応答して、モードセレクタ回路３７４は、ステップ基準電圧ＶＲＥＦ１をモードセレクタ出力部３８０（０）へ、入力基準電圧ＶＲＥＦ（正供給電圧ＶＤＤ及び接地電圧ＶＳＳの補間に基づく。）をモードセレクタ出力部３８０（１）へ、入力基準電圧ＶＲＥＦ（正供給電圧ＶＤＤ及び接地電圧ＶＳＳの補間に基づく。）をモードセレクタ出力部３８０（２）へ、及びステップ基準電圧ＶＲＥＦ１をモードセレクタ出力部３８０（３）で供給する。次いで、非重複クロック位相発生器３７６による制御に基づいて、オペアンプ３０９は、第１クロック周期において第１及び第２コンパレータ入力部３６６（０）、３６６（１）でステップ基準電圧ＶＲＥＦ１及び入力基準電圧ＶＲＥＦ（正供給電圧ＶＤＤ及び接地電圧ＶＳＳの補間に基づく。）を夫々受けるよう構成される。それから、オペアンプ３０９は、図４Ｂでは正供給電圧ＶＤＤ及び接地電圧ＶＳＳの補間の基準電圧に基づいて式３ ４５０（３）でのシングルエンドの電圧測定を実行するように、第２クロック周期において第１及び第２コンパレータ入力部３６６（０）、３６６（１）で入力基準電圧ＶＲＥＦ（正供給電圧ＶＤＤ及び接地電圧ＶＳＳの補間に基づく。）及びステップ基準電圧ＶＲＥＦ１を受けるよう構成される。
【0040】
図４Ａ及び図４Ｂの測定モード４は、測定モード３と同じであり、ステップ基準電圧ＶＲＥＦ０が、ステップ基準電圧ＶＲＥＦ１の代わりに基準電圧として使用される。これに関連して、テスト測定モード４で動作するようＡＣＡＬ回路３００を制御するために、ＭＵＸセレクタ３７７はビット‘００１１’にセットされ、選択信号（ＳＥＬ＿ＶＤＤＲＥＦ）は‘１’にセットされる。これにより、前置基準電圧選択回路３２２は、正供給電圧ＶＤＤ及び接地電圧ＶＳＳを基準電圧選択回路３２０に渡して混合し、入力基準電圧ＶＲＥＦとする。ＭＵＸセレクタ３７７が‘００１１’にセットされることに応答して、モードセレクタ回路３７４は、ステップ基準電圧ＶＲＥＦ０をモードセレクタ出力部３８０（０）へ、入力基準電圧ＶＲＥＦ（正供給電圧ＶＤＤ及び接地電圧ＶＳＳの補間に基づく。）をモードセレクタ出力部３８０（１）へ、入力基準電圧ＶＲＥＦ（正供給電圧ＶＤＤ及び接地電圧ＶＳＳの補間に基づく。）をモードセレクタ出力部３８０（２）へ、及びステップ基準電圧ＶＲＥＦ０をモードセレクタ出力部３８０（３）で供給する。次いで、非重複クロック位相発生器３７６による制御に基づいて、オペアンプ３０９は、第１クロック周期において第１及び第２コンパレータ入力部３６６（０）、３６６（１）でステップ基準電圧ＶＲＥＦ０及び入力基準電圧ＶＲＥＦ（正供給電圧ＶＤＤ及び接地電圧ＶＳＳの補間に基づく。）を夫々受けるよう構成される。それから、オペアンプ３０９は、図４Ｂでは正供給電圧ＶＤＤ及び接地電圧ＶＳＳの補間の基準電圧に基づいて式４ ４５０（４）でのシングルエンドの電圧測定を実行するように、第２クロック周期において第１及び第２コンパレータ入力部３６６（０）、３６６（１）で入力基準電圧ＶＲＥＦ（正供給電圧ＶＤＤ及び接地電圧ＶＳＳの補間に基づく。）及びステップ基準電圧ＶＲＥＦ０を受けるよう構成される。
【0041】
図５は、実行用のコンピュータ命令を実行するよう夫々構成された１つ以上のＣＰＵコア５０４（１）～５０４（Ｐ）を備えたプロセッサ５０２を含む例示的なプロセッサベースシステム５００のブロック図である。プロセッサベースシステム５００はまた、被測定回路からの入力回路電圧を測定するために使用されるコンパレータ回路へのプログラムされたステップ基準電圧に基づいて入力基準電圧を供給するよう構成されたプログラム可能な電圧基準生成回路を含むＡＣＡＬ回路５０６も含み、プログラム可能な電圧基準生成回路は、異なるステップ基準電圧のプログラミングをサポートし、反復的な方法で、入力回路電圧５０８をより正確に測定する。例えば、ＡＣＡＬ回路５０６は、プロセッサベースシステム５００内の被測定回路５１０の入力回路電圧５０８を測定することができる。ＡＣＡＬ回路５０６は、制限なしに、図１のＡＣＡＬ回路１００及び図３Ａ～３ＢのＡＣＡＬ回路３００を含むことができる。また、プロセッサベースシステム５００内のプロセッサ５０２は、基準電圧プログラミング選択５１３をＡＣＡＬ回路５０６へ送信し、プログラム可能な電圧基準生成回路によって選択されるようプログラムされたステップ基準電圧のプログラミングを制御して、ＡＣＡＬ回路５０６に被測定回路５１０の入力回路電圧５０８を測定させ、測定された入力回路電圧５０８のデジタル測定信号５１１を生成させるための入力基準電圧を生成するよう構成され得る。例えば、プロセッサ５０２は、以下で更に詳細に議論されるようにコンピュータ命令を実行してよく、そのようなコンピュータ命令は、被測定回路５１０の入力回路電圧５０８を、望ましくは反復的な方法で、測定するようにＡＣＡＬ回路５０６を制御するための命令プログラムの部分であることができる。
【0042】
引き続き図５を参照して、プロセッサベースシステム５００は、印刷回路基板（ＰＣＢ）などの電子基板カード、サーバ、パーソナルコンピュータ、デスクトップコンピュータ、ラップトップコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、コンピューティングパッド、モバイルデバイス、又は任意の他のデバイスに含まれる１つ以上の回路であってよく、例えば、サーバ又はユーザのコンピュータに相当することができる。プロセッサ５０２は、マイクロプロセッサ、中央演算処理装置、などのような、１つ以上の汎用プロセッシング回路に相当する。プロセッサ５０２は、本明細書で議論されている動作及びステップを実行するためのコンピュータ命令の中のプロセッシングロジックを実行するよう構成される。プロセッサ５０２はまた、命令の一時的な高速アクセスメモリ記憶のための命令キャッシュ５１２も含む。システムメモリ５１４などのメモリからシステムバス５１６を介してフェッチ又はプリフェッチされた命令は、命令キャッシュ５１２に格納される。
【0043】
プロセッサ５０２及びシステムメモリ５１４はシステムバス５１６に結合され、プロセッサベースシステム５００に含まれているペリフェラルデバイスを相互結合することができる。よく知られているように、プロセッサ５０２は、システムバス５１６を介してアドレス、コントロール、及びデータ情報を交換することによって、これらの他のデバイスと通信する。例えば、プロセッサ５０２は、スレーブデバイスの例として、システムメモリ５１４内のメモリコントローラ５１８へバストランザクション要求を通信することができる。図５には表されていないが、複数のシステムバス５１６が設けられてもよく、各システムバスは異なるファブリックを構成する。この例では、メモリコントローラ５１８は、システムメモリ５１４内のメモリアレイ５２０へメモリアクセス要求を供給するよう構成される。メモリアレイ５２０は、データを記憶するための記憶ビットセルのアレイから成る。システムメモリ５１４は、非限定的な例として、読み出し専用メモリ（ＲＯＭ）、フラッシュメモリ、動的ランダムアクセスメモリ（ＤＲＡＭ）、例えば同期型ＤＲＡＭ（ＳＤＲＡＭ）など、及び静的メモリ（例えば、フラッシュメモリ、静的ランダムアクセスメモリ（ＳＲＡＭなど））であってよい。
【0044】
システムバス５１６には他のデバイスを接続することもできる。図５に表されているように、これらのデバイスは、例として、システムメモリ５１４、１つ以上の入力デバイス５２２、１つ以上の出力デバイス５２４、モデム５２６、及び１つ以上のディスプレイコントローラ５２８を含むことができる。入力デバイス５２２は、入力キー、スイッチ、ボイスプロセッサ、などを含むがこれらに限られない如何なるタイプの入力デバイスも含むことができる。出力デバイス５２４は、オーディオ、ビデオ、他の視覚インジケータなどを含むがこれらに限られない如何なるタイプの出力デバイスも含むことができる。モデム５２６は、ネットワーク５３０との間のデータの交換を可能にするよう構成された如何なるデバイスでもあることができる。ネットワーク５３０は、有線又は無線ネットワーク、プライベート又はパブリックネットワーク、ローカルエリアネットワーク（ＬＡＮ）、無線ローカルエリアネットワーク（ＷＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、ＢＬＵＥＴＯＯＴＨ（登録商標）ネットワーク、及びインターネットを含むがこれらに限られない如何なるタイプのネットワークでもあることができる。モデム５２６は、望まれている如何なるタイプの通信プロトコルもサポートするよう構成され得る。プロセッサ５０２はまた、１つ以上のディスプレイ５３２へ送信された情報を制御するようシステムバス５１６を介してディスプレイコントローラ５２８にアクセスするよう構成されてもよい。ディスプレイ５３２は、陰極線管（ＣＲＴ）、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイなどを含むがこれらに限られない如何なるタイプのディスプレイも含むことができる。
【0045】
図５のプロセッサベースシステム５００は命令の組５３４を含んでもよく、命令の組は、そのような命令がＣＩ命令又はＣＤ命令のいずれかであるようにする条件付き制御命令を含んでもよい。命令５３４は、非一時的なコンピュータ可読媒体５３６の例としてシステムメモリ５１４、プロセッサ５０２、及び／又は命令キャッシュ５１２において格納されてもよい。命令５３４はまた、それらの実行中にシステムメモリ５１４内に及び／又はプロセッサ５０２内に完全に又は少なくとも部分的に存在してもよい。命令５３４は更に、モデム５２６を介してネットワーク５３０上で送信又は受信されてもよく、それにより、ネットワーク５３０は非一時的なコンピュータ可読媒体５３６を含む。
【0046】
非一時的なコンピュータ可読媒体５３６は、例示的な実施形態では、単一の媒体であるよう示されているが、「コンピュータ可読媒体」という用語は、ひと組以上の命令を記憶する単一又は複数の媒体（例えば、中央集権型若しくは分散型データベース、及び／又は関連するキャッシュ及びサーバ）を含むものと解釈されるべきである。「コンピュータ可読媒体」という用語はまた、プロセッシングデバイスによって実行される命令の組を記憶、符号化、又は搬送する能力を有し、本明細書で開示される実施形態のメソッドロジのいずれか１つ以上をプロセッシングデバイスに実行させる如何なる媒体も含むものと解釈されるべきである。「コンピュータ可読媒体」という用語は、従って、ソリッドステートメモリ、光学媒体、及び磁気媒体を含むがこれらに限られないと解釈されるべきである。
【0047】
本明細書で開示される実施形態は様々なステップを含む。本明細書で開示される実施形態のステップは、ハードウェア部品によって形成されてよく、あるいは、命令によりプログラムされた汎用又は特別目的のプロセッサにステップを実行させるために使用され得るマシン実行可能命令で具現化されてもよい。代替的に、ステップは、ハードウェアとソフトウェアとの組み合わせによって実行されてもよい。
【0048】
本明細書で開示される実施形態は、本明細書で開示される実施形態に従ってプロセスを実行するようコンピュータシステム（又は他の電子デバイス）をプログラムするために使用され得る命令が記憶されているマシン可読媒体（又はコンピュータ可読媒体）を含んでもよいコンピュータプログラム製品又はソフトウェアとして提供されてもよい。マシン可読媒体は、マシン（例えば、コンピュータ）によって読み出し可能な形式で情報を記憶又は伝送するための如何なるメカニズムも含む。例えば、マシン可読媒体は、マシン可読記憶媒体（例えば、ＲＯＭ、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光学記憶媒体、フラッシュメモリデバイス、など）、などを含む。
【0049】
特に別なふうに述べられない限り、様々な議論から明らかなように、明細書の全体を通して、「処理する」（processing）、「計算する」（computing）、「決定する」（determining）、「表示する」（displaying）、などの用語を利用している議論は、コンピュータシステムのレジスタ内で物理（電子）量として表示されているデータ及びメモリを、コンピュータシステムメモリ、レジスタ、又は他のそのような情報記憶、伝送若しくは表示デバイス内で物理量として同様に表現される他のデータに操作及び変換するコンピュータシステム又は同様の電子計算デバイスの動作及びプロセスを指すことが理解されるだろう。
【0050】
本明細書で提示されているアルゴリズム及びディスプレイは、如何なる特定のコンピュータ又は他の装置にも本質的に関連するものではない。本明細書の教示に従ったプログラムとともに様々なシステムを使用することができ、あるいは、必要な方法ステップを実行するためにより特化した装置を構築することが便利であることが判明することもある。様々なこれらのシステムのための必要とされる構造は、上記の説明から明らかであろう。それに加えて、本明細書で記載される実施形態は、如何なる特定のプログラミング言語も参照して記述されない。様々なプログラミング言語は、本明細書で記載される実施形態の教示を実装するために使用されることが理解されるだろう。
【0051】
当業者であれば、本明細書で開示される実施形態に関連して記載される様々な例示的な論理ブロック、モジュール、回路、及びアルゴリズムが、電子ハードウェアや、メモリ又は他のコンピュータ可読媒体に記憶されて、プロセッサ又は他のプロセッシングデバイスによって実行される命令、又はそれらの組み合わせとして実装されてもよいことを更に理解するだろう。本明細書で記載される分散アンテナシステムのコンポーネントは、例として、如何なる回路、ハードウェア部品、集積回路（ＩＣ）、又はＩＣチップでも用いられてよい。本明細書で議論されるメモリは、如何なるタイプ及びサイズのメモリであってもよく、望まれている如何なるタイプの情報も記憶するよう構成されてよい。同義的にこれを明りょうに説明するために、様々な例示的なコンポーネント、ブロック、モジュール、回路、及びステップがそれらの機能性に関して一般的に上で記載されてきた。そのような機能性がどのように実装されるかは、システム全体に課されている特定のアプリケーション、設計選択、及び／又は設計制約に依存する。当業者は、各特定のアプリケーションについて、記載されている機能を様々な方法で実装してよいが、そのような実装の決定は、本実施形態の範囲からの逸脱を引き起こすものとして解釈されるべきではない。
【0052】
本明細書で開示される実施形態に関連して記載される様々な例示的な論理ブロック、モジュール、及び回路は、プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、若しくは他のプログラム可能なロジックデバイス、ディスクリートゲート若しくはトランジスタロジック、ディスクリートハードウェア部品、又は本明細書で記載される機能を実行するよう設計されているそれらの任意の組み合わせにより実装又は実装されてもよい。更に、コントローラはプロセッサであってもよい。プロセッサはマイクロプロセッサであってよいが、代替的に、プロセッサは、如何なる従来のプロセッサ、コントローラ、マイクロコントローラ、又は状態機械であってもよい。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連動する１つ以上のマイクロプロセッサ、又は任意の他のそのような構成）としても実装されてもよい。
【0053】
本明細書で開示される実施形態は、ハードウェアにおいて、及びハードウェアで記憶されている命令において具現化されてよく、例えば、ＲＡＭ、フラッシュメモリ、ＲＯＭ、電気的プログラム可能ＲＯＭ（ＥＰＲＯＭ）、電気的消去可能なプログラム可能ＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ－ＲＯＭ、又は当該技術で知られている任意の他の形式のコンピュータ可読媒体に存在してもよい。例となる記憶媒体は、プロセッサが記憶媒体から情報を読み出したり、記憶媒体に情報を書き込んだりすることができるように、プロセッサへ結合されている。代替的に、記憶媒体は、プロセッサと一体であってもよい。プロセッサ及び記憶媒体はＡＳＣＩに存在してもよい。ＡＳＩＣはリモート局に存在してもよい。代替的に、プロセッサ及び記憶媒体は、リモート局、基地局、又はサーバ内のディスクリート部品として存在してもよい。
【0054】
また、留意すべきは、本明細書で例示的な実施形態のいずれかにおいて記載されている任意のステップは例及び議論を提供するために記載されている点である。記載されている動作は、説明されている順序とは別の多種多様な順序で実行されてよい。更に、単一の動作ステップで記載されている動作は、実際には、多数の異なるステップで実行されてもよい。更には、例示的な実施形態で議論されている１つ以上の動作ステップは組み合わされてもよい。当業者はまた、情報及び信号が様々なテクノロジ及び技術のいずれかを用いて表現されてもよいことも理解するであろう。例えば、上記の説明の全体にわたって参照されることがあるデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場若しくは粒子、光場若しくは粒子、又はそれらの任意の組み合わせによって表現されてもよい。
【0055】
特に明示されない限り、本明細書に記載の方法は、そのステップが特定の順序で実行されることを必要とするものとして解釈されることを決して意図していない。従って、方法の請求項が、そのステップが従うべき順序を実際に記載していない場合、又は特許請求の範囲若しくは明細書に、ステップが特定の順序に限定されることが特に明記されていない場合、特定の順序が推測されることは決して意図されていない。
【0056】
本発明の精神又は範囲から逸脱することなく、様々な修正及び変形を行うことができることは、当業者には明らかであろう。本発明の精神及び本質を組み込んだ開示された実施形態の修正、組み合わせ、サブコンビネーション、及び変形を当業者が思いつく可能性があるため、本発明は、添付の特許請求の範囲及びその均等物の範囲内の全てを含むものと解釈されるべきである。
【図1】
【図2】
【図3A】
【図3B】
【図4A】
【図4B】
【図5】
【国際調査報告】