▶ インターナショナル・ビジネス・マシーンズ・コーポレーションの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-09-05
(54)【発明の名称】ハイブリッド相補型電界効果トランジスタ・デバイス
(51)【国際特許分類】
H01L 21/8238 20060101AFI20240829BHJP
H01L 21/336 20060101ALI20240829BHJP
H01L 21/8234 20060101ALI20240829BHJP
H01L 21/82 20060101ALI20240829BHJP
【ＦＩ】
H01L27/092 G
H01L29/78 301H
H01L27/088 E
H01L27/088 B
H01L27/092 E
H01L21/82 D
H01L29/78 301P
H01L29/78 301S
H01L29/78 301Z
H01L27/092 C
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024512029
(86)(22)【出願日】2022-07-04
(85)【翻訳文提出日】2024-02-22
(86)【国際出願番号】 CN2022103647
(87)【国際公開番号】W WO2023035747
(87)【国際公開日】2023-03-16
(31)【優先権主張番号】17/468,001
(32)【優先日】2021-09-07
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】シエ、ルイロン
(72)【発明者】
【氏名】チャン、チェン
(72)【発明者】
【氏名】チャン、ジンギュン
(72)【発明者】
【氏名】ワン、ジュンリ
(72)【発明者】
【氏名】モンタニーニ、ピエトロ
【テーマコード（参考）】
5F048
5F064
5F140
【Ｆターム（参考）】
5F048AA01
5F048AB01
5F048AB03
5F048AB04
5F048AC03
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5F140BJ06
5F140BJ07
5F140BJ10
5F140CC02
5F140CC03
5F140CC08
5F140CC09
(57)【要約】
積層型トランジスタ・デバイスが提供される。積層型トランジスタ・デバイスは、基板上のナノシート・トランジスタ・デバイスと、積層型トランジスタ・デバイスを形成するためのナノシート・トランジスタ・デバイスの上のフィン電界効果トランジスタ・デバイスとを含み、フィン電界効果トランジスタ・デバイスは、フィン電界効果トランジスタ・デバイスを通る電流の流れがナノシート・トランジスタ・デバイスを通る電流の流れに対して垂直になるように構成されている。
【特許請求の範囲】
【請求項1】
積層型トランジスタ・デバイスであって、基板上のナノシート・トランジスタ・デバイスと、
前記積層型トランジスタ・デバイスを形成するための、前記ナノシート・トランジスタ・デバイスの上のフィン電界効果トランジスタ・デバイスであり、前記フィン電界効果トランジスタ・デバイスを通る電流の流れが前記ナノシート・トランジスタ・デバイスを通る電流の流れに対して垂直になるように構成されている、前記フィン電界効果トランジスタ・デバイスと、
を備える、積層型トランジスタ・デバイス。
【請求項2】
前記ナノシート・トランジスタ・デバイスおよび前記フィン電界効果トランジスタ・デバイスが共有ゲート構造を含む、請求項１に記載の積層型トランジスタ・デバイス。
【請求項3】
前記共有ゲート構造上にあり、前記共有ゲート構造と電気的に接触するゲート・コンタクトをさらに備える、請求項２に記載の積層型トランジスタ・デバイス。
【請求項4】
前記ナノシート・トランジスタ・デバイスが、前記共有ゲート構造の両側に２つのナノシート・ソース／ドレイン領域を含み、前記フィン電界効果トランジスタ・デバイスが、前記共有ゲート構造の両側に２つのフィン・ソース／ドレインを含み、前記２つのナノシート・ソース／ドレイン領域が、前記２つのフィン・ソース／ドレインとは前記共有ゲート構造の異なる側にあるようにする、請求項３に記載の積層型トランジスタ・デバイス。
【請求項5】
前記２つのナノシート・ソース／ドレイン領域のそれぞれの上にあり、前記２つのナノシート・ソース／ドレイン領域のそれぞれと電気的に連通するナノシート・ソース／ドレイン・コンタクトと、前記２つのフィン・ソース／ドレインのそれぞれの上にあり、前記２つのフィン・ソース／ドレインのそれぞれと電気的に連通するフィン・ソース／ドレイン・コンタクトとをさらに備え、前記ナノシート・ソース／ドレイン・コンタクトが、２つのフィン・ソース／ドレイン・コンタクトとは前記ゲート・コンタクトおよび前記共有ゲート構造の異なる側にある、請求項４に記載の積層型トランジスタ・デバイス。
【請求項6】
基板上の複数の積層された半導体チャネル・セグメントと、前記複数の積層された半導体チャネル・セグメントの両側にそれぞれあるナノシート・ソース／ドレイン領域と、
前記複数の積層された半導体チャネル・セグメントの上にあるフィン・セクションと、
前記フィン・セクションの両側にそれぞれあるフィン・ソース／ドレインと、
前記フィン・セクションおよび前記複数の積層された半導体チャネル・セグメント上の共有ゲート構造であり、２つのナノシート・ソース／ドレイン領域が前記共有ゲート構造の両側にあり、２つのフィン・ソース／ドレインが前記共有ゲート構造の両側にあり、前記２つのナノシート・ソース／ドレイン領域が、前記２つのフィン・ソース／ドレインとは前記共有ゲート構造の異なる側にあるようにする、前記共有ゲート構造と、
を備える、積層型トランジスタ・デバイス。
【請求項7】
前記フィン・セクションの一部上に保護充填物をさらに備える、請求項６に記載の積層型トランジスタ・デバイス。
【請求項8】
前記共有ゲート構造上にあり、前記共有ゲート構造と電気的に接触するゲート・コンタクトをさらに備える、請求項７に記載の積層型トランジスタ・デバイス。
【請求項9】
前記ナノシート・ソース／ドレイン領域のそれぞれの上にあり、前記ナノシート・ソース／ドレイン領域のそれぞれと電気的に連通するナノシート・ソース／ドレイン・コンタクトと、前記フィン・ソース／ドレインのそれぞれの上にあり、前記フィン・ソース／ドレインのそれぞれと電気的に連通するフィン・ソース／ドレイン・コンタクトとをさらに備え、前記ナノシート・ソース／ドレイン・コンタクトが、２つのフィン・ソース／ドレイン・コンタクトとは前記ゲート・コンタクトおよび前記共有ゲート構造の異なる側にある、請求項８に記載の積層型トランジスタ・デバイス。
【請求項10】
前記共有ゲート構造の下部に底部誘電体シェルをさらに備え、前記底部誘電体シェルの一部が、前記フィン・ソース／ドレインを前記共有ゲート構造の下部から電気的に分離する、請求項９に記載の積層型トランジスタ・デバイス。
【請求項11】
前記基板と前記共有ゲート構造との間に絶縁層をさらに備える、請求項９に記載の積層型トランジスタ・デバイス。
【請求項12】
積層型トランジスタ・デバイスを形成する方法であって、基板上に、複数の積層された半導体チャネル・セグメント、および前記複数の積層された半導体チャネル・セグメントの上にあるフィン・セクションを形成することと、
前記複数の積層された半導体チャネル・セグメントの両側のそれぞれにナノシート・ソース／ドレイン領域を形成することと、
前記フィン・セクションの両側のそれぞれにフィン・ソース／ドレインを形成することと、
前記フィン・セクションおよび前記複数の積層された半導体チャネル・セグメント上に共有ゲート構造を形成することであり、２つのナノシート・ソース／ドレイン領域が前記共有ゲート構造の両側にあり、２つのフィン・ソース／ドレインが前記共有ゲート構造の両側にあり、前記２つのナノシート・ソース／ドレイン領域が、前記２つのフィン・ソース／ドレインとは前記共有ゲート構造の異なる側にあるようにする、前記形成することと、
を含む、方法。
【請求項13】
前記共有ゲート構造の下部に底部誘電体シェルを形成することをさらに含み、前記底部誘電体シェルの一部が、前記フィン・ソース／ドレインを前記共有ゲート構造の下部から電気的に分離する、請求項１２に記載の方法。
【請求項14】
前記フィン・ソース／ドレインおよび前記底部誘電体シェル上にカバー層を形成することをさらに含む、請求項１３に記載の方法。
【請求項15】
前記ナノシート・ソース／ドレイン領域のそれぞれの上に、前記ナノシート・ソース／ドレイン領域のそれぞれと電気的に連通するナノシート・ソース／ドレイン・コンタクトを形成することをさらに含む、請求項１４に記載の方法。
【請求項16】
前記フィン・ソース／ドレインのそれぞれの上に、前記フィン・ソース／ドレインのそれぞれと電気的に連通するフィン・ソース／ドレイン・コンタクトを形成することをさらに含む、請求項１５に記載の方法。
【請求項17】
前記共有ゲート構造上にあり、前記共有ゲート構造と電気的に接触するゲート・コンタクトを形成することをさらに含む、請求項１６に記載の方法。
【請求項18】
前記ナノシート・ソース／ドレイン・コンタクトが、２つのフィン・ソース／ドレイン・コンタクトとは前記ゲート・コンタクトおよび前記共有ゲート構造の異なる側にある、請求項１７に記載の方法。
【請求項19】
前記フィン・ソース／ドレインおよび前記ナノシート・ソース／ドレイン領域上に誘電体充填層を形成することをさらに含む、請求項１８に記載の方法。
【請求項20】
前記フィン・セクションの一部および前記誘電体充填層上に保護充填物を形成することをさらに含む、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に、積層型トランジスタ・デバイスに関し、より詳細には、ナノシート・トランジスタの上にフィン・トランジスタを有する積層型トランジスタ・デバイスに関する。
【背景技術】
【0002】
電界効果トランジスタ（ＦＥＴ）は、典型的には、電流がソースからドレインに流れるソース、チャネル、およびドレインと、デバイス・チャネルを通る電流の流れを制御するゲートとを有する。電界効果トランジスタ（ＦＥＴ）は、様々な異なる構造を有することができ、例えば、ＦＥＴは、基板材料自体に形成されたソース、チャネル、およびドレインを用いて製造されており、電流は水平に（すなわち、基板の平面と平行に）流れ、ＦｉｎＦＥＴは、基板から外側に延びるチャネルを用いて形成されているが、電流は同じく、ソースからドレインに水平に流れる。ＦｉｎＦＥＴのチャネルは、基板の平面に平行な単一のゲートを有するＭＯＳＦＥＴと比較して、フィン上にゲートを有する、通常フィンと呼ばれる薄い矩形のシリコン（Ｓｉ）の直立スラブとすることができる。ソースおよびドレインのドーピングに応じて、ｎ－ＦＥＴまたはｐ－ＦＥＴを形成することができる。２つのＦＥＴを結合して、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとが互いに電気的に結合された相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを形成することもできる。
【発明の概要】
【0003】
本発明の一実施形態によると、積層型トランジスタ・デバイスが提供される。積層型トランジスタ・デバイスは、基板上のナノシート・トランジスタ・デバイスと、積層型トランジスタ・デバイスを形成するためのナノシート・トランジスタ・デバイスの上のフィン電界効果トランジスタ・デバイスであって、フィン電界効果トランジスタ・デバイスを通る電流の流れがナノシート・トランジスタ・デバイスを通る電流の流れに対して垂直になるように構成されている、フィン電界効果トランジスタ・デバイスと、を含む。
【0004】
本発明の別の実施形態によると、積層型トランジスタ・デバイスが提供される。積層型トランジスタ・デバイスは、基板上の複数の積層された半導体チャネル・セグメントと、複数の積層された半導体チャネル・セグメントの両側にそれぞれあるナノシート・ソース／ドレイン領域と、を含む。積層型トランジスタ・デバイスは、複数の積層された半導体チャネル・セグメントの上にあるフィン・セクションと、フィン・セクションの両側にそれぞれあるフィン・ソース／ドレインと、をさらに含む。積層型トランジスタ・デバイスは、フィン・セクションおよび複数の積層された半導体チャネル・セグメント上の共有ゲート構造をさらに含み、２つのナノシート・ソース／ドレイン領域が共有ゲート構造の両側にあり、２つのフィン・ソース／ドレインが共有ゲート構造の両側にあり、２つのナノシート・ソース／ドレイン領域が、２つのフィン・ソース／ドレインとは共有ゲート構造の異なる側にあるようにする。
【0005】
本発明のさらに別の実施形態によると、積層型トランジスタ・デバイスを形成する方法が提供される。本方法は、基板上に、複数の積層された半導体チャネル・セグメントと、複数の積層された半導体チャネル・セグメントの上にあるフィン・セクションとを形成することを含む。本方法は、複数の積層された半導体チャネル・セグメントの両側のそれぞれにナノシート・ソース／ドレイン領域を形成することと、フィン・セクションの両側のそれぞれにフィン・ソース／ドレインを形成することと、をさらに含む。本方法は、フィン・セクションおよび複数の積層された半導体チャネル・セグメント上に共有ゲート構造を形成することをさらに含み、２つのナノシート・ソース／ドレイン領域が共有ゲート構造の両側にあり、２つのフィン・ソース／ドレインが共有ゲート構造の両側にあり、２つのナノシート・ソース／ドレイン領域が、２つのフィン・ソース／ドレインとは共有ゲート構造の異なる側にあるようにする。
【0006】
これらおよび他の特徴ならびに利点は、添付の図面に関連して読まれるべき、その例示的な実施形態の以下の詳細な説明から明らかになるであろう。
【0007】
以下の説明は、以下の図面を参照して好ましい実施形態の詳細を提供する。
【図面の簡単な説明】
【0008】
【図1】本発明の一実施形態による、基板上の絶縁層と、絶縁層上の交互する犠牲半導体層および半導体ナノシート層のスタックと、交互する層のスタック上のフィン半導体層と、を示す上面図および側断面図である。
【図2】本発明の一実施形態による、交互する層のスタックの上方の犠牲ビーム（ｓａｃｒｉｆｉｃｉａｌ ｂｅａｍ）上のフィン半導体層から形成された垂直フィン上のフィン・テンプレートを示す上面図および側断面図である。
【図3】本発明の一実施形態による、フィン・テンプレートおよび垂直フィンの両側に形成された犠牲スペーサと、トリミングによって、交互する層のスタックから形成された交互する犠牲半導体セクションおよび半導体ナノシート・セクションと、を示す上面図および側断面図である。
【図4】本発明の一実施形態による、犠牲半導体セクションの凹部に形成された内部スペーサと、絶縁層の上方の半導体ナノシート・セクションの両側に形成されたナノシート・ソース／ドレイン領域と、を示す上面図および側断面図である。
【図5】本発明の一実施形態による、ナノシート・ソース／ドレイン領域および犠牲スペーサ上に形成された誘電体充填層を示す上面図および側断面図である。
【図6】本発明の一実施形態による、フィン・テンプレート上のゲート・テンプレート層からゲート・テンプレートを形成することと、ゲート・テンプレートの両側からフィン・テンプレートおよび下にある垂直フィンの露出部分を除去して、犠牲ビームからフィン・セクション、犠牲パッド、および犠牲プレートを形成することと、を示す上面図および側断面図である。
【図7】本発明の一実施形態による、犠牲スペーサ・セクションの一部を垂直フィン・セクションの両側から除去し、犠牲スペーサの残った部分が垂直フィン・セクションの両側にある状態を示す上面図および側断面図である。
【図8】本発明の一実施形態による、フィン・セクションの外側エッジの真下にカラー陥凹部（ｃｏｌｌａｒ ｉｎｄｅｎｔａｔｉｏｎ）を形成するためにフィン・セクションの下から犠牲パッドおよび犠牲プレートの一部を除去することと、犠牲ビームの残った部分と、を示す上面図および側断面図である。
【図9】本発明の一実施形態による、フィン・セクションと誘電体充填層との間の間隙の保護充填物と、犠牲スペーサの一部を除去することによって生成された、垂直フィン・セクションの真下のカラー・スペーサと、を形成することを示す上面図および側断面図である。
【図10】本発明の一実施形態による、フィン・セクションの両側にナノシート・テンプレートを形成することと、積層層の露出部分を除去することと、を示す上面図および側断面図である。
【図11】本発明の一実施形態による、積層層上に犠牲ゲート延長部を形成することを示す上面図および側断面図である。
【図12】本発明の一実施形態による、ナノシート・テンプレートを除去することと、犠牲ゲート延長部上に底部誘電体シェルを形成することと、を示す上面図および側断面図である。
【図13】本発明の一実施形態による、フィン・テンプレートの一部を、フィン・テンプレートの両側および保護充填物の一部の間にある頂部内部スペーサで置き換えることを示す上面図および側断面図である。
【図14】本発明の一実施形態による、フィン・セクションの両側にフィン・ソース／ドレインを形成することと、ナノシート・スタックの両側のナノシート・ソース／ドレインの位置と、を示す上面図および側断面図である。
【図15】本発明の一実施形態による、フィン・ソース／ドレインおよび底部誘電体シェル上にカバー層を形成することを示す上面図および側断面図である。
【図16】本発明の一実施形態による、ゲート・チャネルを形成するために、フィン・テンプレート・セクションを除去することと、犠牲ゲート延長部および半導体ナノシート・セクション間の犠牲半導体セクションを除去することと、を示す上面図および側断面図である。
【図17】本発明の一実施形態による、間隙およびゲート・チャネルにゲート構造を形成することを示す上面図および側断面図である。
【図18】本発明の一実施形態による、下部ナノシート・デバイスおよび上部垂直フィン・デバイスのソース／ドレイン・コンタクトおよびゲート・コンタクトを形成することを示す上面図および側断面図である。
【発明を実施するための形態】
【0009】
本発明の実施形態は、ナノシート電界効果トランジスタ（ＮＳＦＥＴ）の上にフィン電界効果トランジスタ（ＦｉｎＦＥＴ）を有するハイブリッド相補型電界効果トランジスタ（ＣＦＥＴ）デバイスを提供する。様々な実施形態において、相補型デバイスを形成するために、ＦｉｎＦＥＴをｐ型電界効果トランジスタ（ｐＦＥＴ）とすることができ、ＮＳＦＥＴをｎ型電界効果トランジスタ（ｎＦＥＴ）とすることができる。ナノシート・トランジスタ上にフィン・トランジスタを有する積層型トランジスタ・デバイスは、頂部デバイスと底部デバイスとの間の電流の流れの方向が直交している。様々な実施形態において、頂部ＦｉｎＦＥＴの電流の流れの方向は、底部ＮＳＦＥＴの電流の流れの方向に対して垂直である。これにより、頂部デバイスのＳ／Ｄエピタキシが底部デバイスのＳ／Ｄエピタキシと重ならないため、Ｓ／Ｄコンタクト形成が容易になる。
【0010】
本発明の実施形態は、基板上に交互に積層されたナノシート・セクションのセットを形成することと、ナノシート・セクションのスタック上に垂直フィンを形成することとを含む、ハイブリッド相補型電界効果トランジスタ（ＣＦＥＴ）デバイスを形成する方法を提供する。様々な実施形態において、ゲート構造は、ＦｉｎＦＥＴおよびＮＳＦＥＴの両方にあり、スイッチングおよび両方のデバイスを通る電流を制御する共有ゲート構造とすることができる。
【0011】
本発明を適用することができる例示的なアプリケーション／用途としては、論理デバイス（例えば、ＮＡＮＤゲート、ＮＯＲゲート、ＸＯＲゲートなど）、プロセッサ（例えば、中央処理装置（ＣＰＵ）、グラフィック処理装置（ＧＰＵ））、およびメモリ・デバイス（例えば、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）など）が挙げられるが、これらに限定されない。
【0012】
本発明の態様は、所与の例示的なアーキテクチャの観点から説明されるが、他のアーキテクチャ、構造、基板材料、ならびにプロセスの特徴およびステップが、本発明の態様の範囲内で変更され得ることを理解されたい。
【0013】
ここで、同様の数字が同一または類似の要素を表す図面を参照し、最初に図１を参照すると、図１は、本発明の一実施形態による、基板上の絶縁層と、絶縁層上の交互する犠牲半導体層と半導体ナノシート層のスタックと、交互する層のスタック上のフィン半導体層とを示す上面図および側断面図を図示する。
【0014】
１つまたは複数の実施形態において、一連の交互する犠牲スペーサ層１３０および半導体チャネル層１４０を絶縁層１２０上に形成することができ、絶縁層は基板１１０の一部とすることができる。様々な実施形態において、犠牲スペーサ層１３０および半導体チャネル層１４０は、下地層上にエピタキシャル成長またはヘテロエピタキシャル成長させることによって形成することができ、下地層は、単結晶とすることができる。様々な実施形態において、頂部犠牲スペーサ層１５０は、チャネル層１４０上に存在することができ、頂部犠牲スペーサ層１５０は、他の交互する犠牲スペーサ層１３０よりも厚くすることができる。
【0015】
１つまたは複数の実施形態において、基板１１０は、ＩＶ族半導体材料（例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ））、ＩＶ－ＩＶ族半導体材料（例えば、炭化シリコン（ＳｉＣ）、シリコン・ゲルマニウム（ＳｉＧｅ））、またはＩＩＩ－Ｖ族半導体材料（例えば、ガリウム砒素（ＧａＡｓ）、インジウム・リン（ＩｎＰ））であってもよく、活性半導体層の材料は、上にあるチャネル層１４０に対して選択的に除去可能とすることができる。様々な実施形態において、基板１１０は、半導体材料とすることができ、半導体材料は、単結晶、多結晶、微結晶、または非晶質、あるいはその組合せとすることができ、基板１１０は、絶縁層１２０に物理的支持を提供することができる。
【0016】
１つまたは複数の実施形態において、絶縁層１２０は、絶縁性誘電体材料、例えば、酸化ケイ素（ＳｉＯ）または窒化ケイ素（ＳｉＮ）とすることができ、絶縁層１２０は、基板１１０上の埋め込み酸化物層（ＢＯＸ）とすることができる。基板１１０は、絶縁層１２０に対するキャリア層として機能することができる。
【0017】
１つまたは複数の実施形態において、犠牲スペーサ層１３０は、ＩＶ族半導体材料（例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ））、ＩＶ－ＩＶ族半導体材料（例えば、炭化ケイ素（ＳｉＣ）、シリコン・ゲルマニウム（ＳｉＧｅ））、またはＩＩＩ－Ｖ族材料（例えば、ガリウム砒素（ＧａＡｓ）、インジウム・リン（ＩｎＰ））とすることができ、犠牲スペーサ層１３０の材料は、選択的除去を可能にするために、半導体チャネル層１４０の材料とは異なるが、交互する層上でのエピタキシャルまたはヘテロエピタキシャル成長を提供する。
【0018】
非限定的な例示的実施形態では、犠牲スペーサ層１３０は、スペーサ層１３０の選択的除去を可能にする所定のゲルマニウム濃度を有するシリコン・ゲルマニウム（ＳｉＧｅ）とすることができる。
【0019】
１つまたは複数の実施形態において、犠牲スペーサ層１３０は、約６ナノメートル（ｎｍ）～約３０ｎｍ、または約８ｎｍ～約１５ｎｍの範囲の厚さを有することができ、ゲートオールアラウンド（ＧＡＡ）構造を形成するのに十分なチャネル層１４０間の距離を提供する。
【0020】
１つまたは複数の実施形態において、チャネル層１４０は、約４ナノメートル（ｎｍ）～約１２ｎｍ、または約６ｎｍ～約９ｎｍの範囲の厚さを有することができるが、他の厚さも企図される。
【0021】
１つまたは複数の実施形態において、頂部犠牲スペーサ層１５０は、約１２ナノメートル（ｎｍ）～約６０ｎｍ、または約１６ｎｍ～約３０ｎｍの範囲の厚さを有することができ、頂部犠牲スペーサ層１５０は、オーバエッチングおよび垂直フィン１６２に対してフィン半導体層１６０と最上部のチャネル層１４０との間に十分な距離を提供するために、犠牲スペーサ層１３０の厚さの約２倍（２ｘ）とすることができる。
【0022】
１つまたは複数の実施形態において、フィン半導体層１６０は、ＩＶ族半導体材料（例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ））、ＩＶ－ＩＶ族半導体材料（例えば、炭化ケイ素（ＳｉＣ）、シリコン・ゲルマニウム（ＳｉＧｅ））、またはＩＩＩ－Ｖ族半導体材料（例えば、ガリウム砒素（ＧａＡｓ）、インジウム・リン（ＩｎＰ））とすることができる。半導体チャネル層１４０は、エピタキシャルまたはヘテロエピタキシャル成長を提供するために、単結晶とすることができる。
【0023】
１つまたは複数の実施形態において、フィン半導体層１６０は、約２０ナノメートル（ｎｍ）～約１００ｎｍ、または約３５ｎｍ～約６０ｎｍの範囲の厚さを有することができるが、他の厚さも企図される。フィン半導体層１６０の厚さは、意図されたデバイス特性（例えば、電流容量、スイッチング時間など）に適した上部ＦｉｎＦＥＴデバイスのチャネル幅を提供するのに十分である可能性がある。
【0024】
非限定的な例示的実施形態では、デバイス・スタックの形成は、絶縁層１２０（埋め込み酸化物）が基板１１０上に形成されたＳＯＩ基板上で行うことができる。半導体層（例えば、シリコン（Ｓｉ）層（図示せず））を絶縁層１２０上に設けて、薄くすることができ、その後、シリコン・ゲルマニウム（ＳｉＧｅ）エピタキシャル成長を行い、その後、ＳｉＧｅを凝縮させて絶縁層１２０の上の最初の半導体層をＳｉＧｅ犠牲スペーサ層１３０に変換することができる。その後、底部の最後のＳｉＧｅ層１３０上の酸化物層（図示せず）をＤＨＦによって除去し、その後、交互するＳｉ層とＳｉＧｅ層（１４０、１３０、１５０、１６０）をエピタキシ成長させることができる。また、ＳＯＩ基板を使用して本発明を説明するが、本発明の方法および構造は、埋め込み酸化物１２０が存在しないバルクＳｉ基板、ならびにＳｉ基板１１０の上に直接成長させた代替のＳｉＧｅおよびＳｉのエピタキシ層などの、異なる基板に対しても機能することに留意されたい。
【0025】
図２は、本発明の一実施形態による、交互する層のスタックの上方の犠牲ビーム上のフィン半導体層から形成された垂直フィン上のフィン・テンプレートを示す上面図および側断面図を図示する。
【0026】
様々な実施形態において、パターニング・プロセスを用いて、頂部半導体層１６０および頂部犠牲スペーサ層１５０の一部を有する垂直フィンを形成することができる。
【0027】
１つまたは複数の実施形態において、フィン半導体層１６０上に１つまたは複数のフィン・テンプレート１７０を形成することができ、フィン・テンプレート１７０は、リソグラフィ法およびエッチング法を使用してフィン・テンプレート層をパターン形成し、エッチングすることによって形成することができる。
【0028】
様々な実施形態において、フィン・テンプレート１７０は、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、ホウ窒化ケイ素（ＳｉＢＮ）、炭窒化ケイ素（ＳｉＣＮ）、炭窒化ホウ素ケイ素（ＳｉＢＣＮ）、またはそれらの組合せを含むが、これらに限定されない誘電体ハードマスク材料とすることができる。
【0029】
１つまたは複数の実施形態において、垂直フィン１６２は、選択的指向性エッチング、例えば、反応性イオン・エッチング（ＲＩＥ）を使用して、フィン半導体層１６０から形成することができる。フィン半導体層１６０の露出部分および頂部犠牲スペーサ層１５０の上部は、頂部犠牲スペーサ層１５０の高さが低減され、垂直フィン１６２の真下に犠牲ビーム１５２が形成されるように、除去され得る。
【0030】
図３は、本発明の一実施形態による、フィン・テンプレートおよび垂直フィンの両側に形成された犠牲スペーサと、トリミングによって、交互する層のスタックから形成された交互する犠牲半導体セクションおよび半導体ナノシート・セクションと、を示す上面図および側断面図を図示する。
【0031】
１つまたは複数の実施形態において、犠牲スペーサ１８０は、フィン・テンプレート１７０および垂直フィン１６２の両側に形成され得、犠牲スペーサ１８０は、例えば、原子層堆積（ＡＬＤ）を使用して共形層を堆積させ、異方性のスペーサ・エッチング（例えば、ＲＩＥ）を用いて頂部犠牲スペーサ層１５０から水平部分を除去することによって形成され得る。
【0032】
様々な実施形態において、犠牲スペーサ１８０は、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、ホウ窒化ケイ素（ＳｉＢＮ）、炭窒化ケイ素（ＳｉＣＮ）、炭窒化ホウ素ケイ素（ＳｉＢＣＮ）、またはそれらの組合せを含むが、これらに限定されない誘電体ハードマスク材料とすることができる。
【0033】
１つまたは複数の実施形態において、犠牲スペーサ１８０は、約５ｎｍ～約２５ｎｍ、または約８ｎｍ～約１５ｎｍの範囲の幅を有することができるが、他の厚さも企図される。
【0034】
１つまたは複数の実施形態において、指向性エッチング（例えば、ＲＩＥ）を使用して、フィン・テンプレート１７０および犠牲スペーサ１８０によって覆われていない部分を除去することによって、頂部犠牲スペーサ層１５０、半導体チャネル層１４０、および犠牲スペーサ層１３０をトリミングすることができる。エッチングは、絶縁層１２０の表面が露出するように、絶縁層１２０まで行うことができる。
【0035】
頂部犠牲スペーサ層１５０、半導体チャネル層１４０、および犠牲スペーサ層１３０の一部を除去することにより、頂部犠牲スペーサ・セクション１５６、犠牲半導体セクション１３５、および半導体チャネル・セクション１４５が形成される。
【0036】
図４は、本発明の一実施形態による、犠牲半導体セクションの凹部に形成された内部スペーサと、絶縁層の上方の半導体ナノシート・セクションの両側に形成されたナノシート・ソース／ドレイン領域とを示す上面図および側断面図を図示する。
【0037】
１つまたは複数の実施形態において、犠牲半導体セクション１３５および頂部犠牲スペーサ・セクション１５６の一部は、等方性エッチング、例えば、湿式化学エッチングまたは乾式プラズマ・エッチングを使用して除去され、凹部を形成することができる。共形堆積、例えば、原子層堆積（ＡＬＤ）またはプラズマ強化ＡＬＤ（ＰＥＡＬＤ）を使用して内部スペーサ層を堆積させることができ、内部スペーサ層の一部を選択的エッチングによって除去して、内部スペーサ１９０を形成することができる。犠牲半導体セクション１３５および頂部犠牲スペーサ・セクション１５６の一部を除去することにより、垂直フィン１６２の真下に犠牲ビーム１５２が形成され、最上部の半導体ナノシート・セクション１４５上に、より広い頂部犠牲バー１５７が形成され得る。
【0038】
様々な実施形態において、内部スペーサ１９０は、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、低ｋ誘電体材料、またはそれらの組合せを含むが、これらに限定されない絶縁誘電体材料とすることができる。低ｋ誘電体材料としては、例えば、フッ素ドープ酸化ケイ素（ＳｉＯ：Ｆ）、炭素ドープ酸化ケイ素（ＳｉＯ：Ｃ）、ポリマ材料、例えば、オルトケイ酸テトラエチル（ＴＥＯＳ）、水素シルセスキオキサン（ＨＳＱ）、およびメチルシルセスキオキサン（ＭＳＱ）、有機ケイ素化合物（ＳｉＣＯＨ）、ならびにそれらの組合せを挙げることができる。
【0039】
１つまたは複数の実施形態において、ナノシート・ソース／ドレイン領域２００は、絶縁層１２０の上方の半導体ナノシート・セクション１４５の両側に形成することができ、ナノシート・ソース／ドレイン領域２００は、横方向エピタキシャル成長プロセスによって形成することができる。様々な実施形態において、別の積層型ＦＥＴをＳ／Ｄエピ２００の隣に形成することができるため、Ｓ／Ｄエピ２００の隣に空きスペースはない。
【0040】
様々な実施形態において、ナノシート・ソース／ドレイン領域２００は、ドープされた半導体材料（例えば、Ｓｉ、ＳｉＧｅなど）であり、半導体材料は、形成されるデバイスのタイプ（すなわち、ｎ型またはｐ型）に応じてｎドープまたはｐドープされ得る。
【0041】
様々な実施形態において、ナノシート・ソース／ドレイン領域２００は、約８ｎｍ～約１００ｎｍ、または約１２ｎｍ～約３０ｎｍの範囲の幅を有することができるが、他の厚さも企図される。
【0042】
図５は、本発明の一実施形態による、ナノシート・ソース／ドレイン領域および犠牲スペーサ上に形成された誘電体充填層を示す上面図および側断面図を図示する。
【0043】
１つまたは複数の実施形態において、誘電体充填層２１０は、ナノシート・ソース／ドレイン領域２００および犠牲スペーサ１８０上に形成することができ、誘電体充填層２１０は、ブランケット堆積、例えば、化学気相堆積（ＣＶＤ）またはプラズマ強化ＣＶＤ（ＰＥＣＶＤ）によって形成することができる。誘電体充填層２１０は、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、低ｋ誘電体材料、またはそれらの組合せを含むが、これらに限定されない絶縁性誘電体材料とすることができる。
【0044】
図６は、本発明の一実施形態による、フィン・テンプレート上のゲート・テンプレート層からゲート・テンプレートを形成することと、ゲート・テンプレートの両側からフィン・テンプレートおよび下にある垂直フィンの露出部分を除去して、犠牲ビームからフィン・セクション、犠牲パッド、および犠牲プレートを形成することと、を示す上面図および側断面図を図示する。
【0045】
１つまたは複数の実施形態において、ゲート・テンプレート２２０は、フィン・テンプレート１７０、犠牲スペーサ１８０、および誘電体充填層２１０上のゲート・テンプレート層から形成することができ、ゲート・テンプレート２２０は、リソグラフィおよびエッチングを使用して形成することができる。ゲート・テンプレート２２０は、フィン・テンプレート１７０および犠牲スペーサ１８０に対してほぼ（使用される製造プロセスの公差範囲内で）垂直にすることができる。
【0046】
１つまたは複数の実施形態において、ゲート・テンプレート２２０の両側に露出したフィン・テンプレート１７０、犠牲スペーサ１８０、および誘電体充填層２１０の一部を、指向性エッチングを使用して除去して、垂直フィン１６２をトリミングし、フィン・セクション１６５をフィン・セクションの真下の犠牲パッド１５３上に形成することができる。犠牲スペーサ１８０の露出部分を除去して、犠牲スペーサ・セクション１８２を形成することができる。フィン・テンプレート１７０の露出した部分を除去して、フィン・テンプレート・セクション１７２を形成することができる。犠牲ビーム１５２の露出した上部を除去して、フィン・セクションの下に犠牲パッド１５３を形成することができ、犠牲ビーム１５２の残った部分は、ゲート・テンプレート２２０の両側から外側に延びる犠牲プレート１５５を形成することができる。犠牲スペーサ・セクション１８２の下のより広い頂部犠牲バー１５７は、ゲート・テンプレート２２０の両側から外側に延びることができる。
【0047】
図７は、本発明の一実施形態による、犠牲スペーサ・セクションの一部を垂直フィン・セクションの両側から除去し、犠牲スペーサの残り部分が垂直フィン・セクションの両側にある状態を示す上面図および側断面図を図示する。
【0048】
１つまたは複数の実施形態において、ゲート・テンプレート２２０の両側の犠牲スペーサ・セクション１８２の外側部分は、垂直フィン・セクション１６５の両側から除去することができ（Ｘ’断面を参照）、犠牲スペーサ・セクション１８２の内側部分は、垂直フィン・セクション１６５の両側に残る（Ｘ断面を参照）。犠牲スペーサ・セクション１８２の一部は、選択的等方性エッチング（例えば、ドライ・プラズマ・エッチング）を使用して除去することができ、これにより、フィン・セクション１６５と誘電体充填層２１０との間に間隙２３０を形成するができる。フィン・テンプレート・セクション１７２は、フィン・セクション１６５上に残ることができる。犠牲スペーサ・セクション１８２の除去により、最上部の内部スペーサ１９０、犠牲パッド１５３および犠牲プレート１５５の側壁、ならびに頂部犠牲バー１５７の上面を露出させることができる。
【0049】
図８は、本発明の一実施形態による、フィン・セクションの外側エッジの真下にカラー陥凹部を形成するためにフィン・セクションの下から犠牲パッドおよび犠牲プレートの一部を除去することと、犠牲ビームの残った部分と、を示す上面図および側断面図を図示する。
【0050】
１つまたは複数の実施形態において、フィン・セクション１６５の外側エッジの真下にカラー陥凹部２３５を形成するために、選択的エッチングを使用して犠牲パッド１５３および犠牲プレート１５５の外側部分を除去することができる（Ｙ断面参照）。選択的エッチングによって頂部犠牲バー１５７の上部が除去されてもよい（Ｘ’断面参照）。
【0051】
図９は、本発明の一実施形態による、フィン・セクションと誘電体充填層との間の間隙の保護充填物と、犠牲スペーサの一部を除去することによって生成された、垂直フィン・セクションの真下のカラー・スペーサと、を形成することを示す上面図および側断面図を図示する。
【0052】
１つまたは複数の実施形態において、フィン・セクション１６５と誘電体充填層２１０との間の間隙２３０に保護充填物２４０を形成することができ、垂直フィン・セクションの真下のカラー陥凹部２３５にカラー・スペーサ２４０を形成することができ、保護充填物２４０は、共形堆積とそれに続く等方性エッチ・バックとによって形成することができる。保護充填物２４０は、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、低ｋ誘電体材料、またはそれらの組合せを含むが、これらに限定されない絶縁性誘電体材料とすることができる。カラー・スペーサ２４０は、フィン・セクション１６５の真下の犠牲パッド１５３および犠牲プレート１５５の残った部分によって形成された犠牲ピラー１５４の両側に存在し得る。
【0053】
図１０は、本発明の一実施形態による、フィン・セクションの両側にナノシート・テンプレートを形成することと、積層層の露出部分を除去することと、を示す上面図および側断面図を図示する。
【0054】
１つまたは複数の実施形態において、ナノシート・テンプレート２５０は、フィン・セクション１６５の両側に形成することができ、ナノシート・テンプレート２５０は、層堆積および指向性エッチングによって形成することができる。
【0055】
１つまたは複数の実施形態において、ナノシート・テンプレート２５０は、約２０ｎｍ～約１００ｎｍ、または約３５ｎｍ～約６０ｎｍの範囲の幅を有することができるが、他の厚さも企図される。
【0056】
１つまたは複数の実施形態において、半導体チャネル・セクション１４５、犠牲半導体セクション１３５、および頂部犠牲バー１５７の露出部分は、選択的指向性エッチングを用いて除去され、半導体チャネル・セグメント１４８、頂部犠牲半導体セグメント１５９、および犠牲半導体セグメント１３７を形成することができる。
【0057】
図１１は、本発明の一実施形態による、積層層上に犠牲ゲート延長部を形成することを示す上面図および側断面図を図示する。
【0058】
１つまたは複数の実施形態において、半導体チャネル・セグメント１４８、頂部犠牲半導体セグメント１５９、および犠牲半導体セグメント１３８を含む残った積層層上に、犠牲ゲート延長部２６０を形成することができる。犠牲ゲート延長部２６０は、犠牲半導体セグメント１３８および半導体チャネル・セグメント１４８の露出面上のエピタキシャル成長によって形成することができ、犠牲ゲート延長部２６０は、犠牲半導体セグメント１３８および犠牲ゲート延長部２６０の両方を同時に選択的に除去することができるように、犠牲半導体セグメント１３８と同じ材料とすることができる。
【0059】
図１２は、本発明の一実施形態による、ナノシート・テンプレートを除去することと、犠牲ゲート延長部上に底部誘電体シェルを形成することと、を示す上面図および側断面図を図示する。
【0060】
１つまたは複数の実施形態において、ナノシート・テンプレート２５０は、選択的エッチングを使用して除去することができる。
【0061】
１つまたは複数の実施形態において、フィン・セクション１６５の両側の犠牲ゲート延長部２６０上に底部誘電体シェル２７０を形成することができる。底部誘電体シェル２７０は、基板１１０上に誘電体材料を過充填し、続いて化学機械研磨（ＣＭＰ）およびリセスを行うことによって形成することができる。底部誘電体シェル２７０の頂面は、制御されたリセスによってフィン・セクション１６５の底部と同じ高さにすることができる。
【0062】
様々な実施形態において、底部誘電体シェル２７０は、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、炭窒化ケイ素（ＳｉＣＮ）、酸炭窒化ケイ素（ＳｉＯＣＮ）、炭窒化ホウ素ケイ素（ＳｉＢＣＮ）、低ｋ誘電体、およびそれらの組合せを含むが、これらに限定されない誘電体材料とすることができる。
【0063】
図１３は、本発明の一実施形態による、フィン・テンプレートの一部を、フィン・テンプレートの両側および保護充填物の一部の間にある頂部内部スペーサで置き換えることを示す上面図および側断面図を図示する。
【0064】
１つまたは複数の実施形態において、フィン・テンプレート１７２の一部は、フィン・テンプレートの両側の頂部内部スペーサ２８０と置き換えることができ、フィン・テンプレートの外側部分は、等方性エッチングによって除去することができ、頂部内部スペーサ２８０は、共形層堆積とそれに続く等方性エッチ・バックから形成することができる。
【0065】
様々な実施形態において、頂部内部スペーサ２８０は、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、炭窒化ケイ素（ＳｉＣＮ）、酸炭窒化ケイ素（ＳｉＯＣＮ）、炭窒化ホウ素ケイ素（ＳｉＢＣＮ）、低ｋ誘電体、およびそれらの組合せを含むが、これらに限定されない誘電体材料とすることができる。頂部内部スペーサ２８０は、フィン・テンプレート・セクション１７２とは異なる材料とすることができるため、フィン・テンプレート・セクション１７２を選択的に除去することができる。
【0066】
図１４は、本発明の一実施形態による、フィン・セクションの両側にフィン・ソース／ドレインを形成することと、ナノシート・スタックの両側のナノシート・ソース／ドレインの位置とを示す上面図および側断面図を図示する。
【0067】
１つまたは複数の実施形態において、フィン・ソース／ドレイン２９０は、フィン・セクション１６５の両側に形成することができ、フィン・ソース／ドレイン２９０は、フィン・セクション１６５の露出面上の横方向エピタキシャル成長によって形成することができる。共有ゲート構造の下部にある底部誘電体シェル２７０は、フィン・ソース／ドレイン２９０をＮＳＦＥＴの共有ゲート構造の下部から電気的に分離することができる。
【0068】
図１５は、本発明の一実施形態による、フィン・ソース／ドレインおよび底部誘電体シェル上にカバー層を形成することを示す上面図および側断面図を図示する。
【0069】
１つまたは複数の実施形態において、カバー層３００は、フィン・ソース／ドレイン２９０および底部誘電体シェル２７０上に形成することができ、カバー層３００は、ブランケット堆積によって形成することができる。カバー層３００は、誘電体充填層２１０の部分間の空間を充填することができる。
【0070】
様々な実施形態において、カバー層３００は、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、炭窒化ケイ素（ＳｉＣＮ）、酸炭窒化ケイ素（ＳｉＯＣＮ）、炭窒化ホウ素ケイ素（ＳｉＢＣＮ）、低ｋ誘電体、およびそれらの組合せを含むが、これらに限定されない誘電体材料とすることができる。カバー層３００は、誘電体充填層２１０と同じ誘電体材料とすることができる。
【0071】
図１６は、本発明の一実施形態による、ゲート・チャネルを形成するために、フィン・テンプレート・セクションを除去することと、犠牲ゲート延長部および半導体ナノシート・セクション間の犠牲半導体セクションを除去することと、を示す上面図および側断面図を図示する。
【0072】
１つまたは複数の実施形態において、フィン・テンプレート・セクション１７２は、選択的エッチングを使用して除去することができる。
【0073】
１つまたは複数の実施形態において、犠牲スペーサ・セクション１８２は、選択的エッチングを使用して除去することができる。
【0074】
１つまたは複数の実施形態において、犠牲ピラー１５４、頂部犠牲半導体セグメント１５９、犠牲ゲート延長部２６０、および犠牲半導体セグメント１３８は、フィン・セクション１６５および半導体チャネル・セグメント１４８に隣接するゲート・チャネル３１０を形成するために、選択的エッチングを使用して除去することができる。犠牲ゲート延長部２６０を除去することにより、半導体チャネル・セグメント１４８上にラップアラウンド・ゲートを形成するための空間を設けることができる。
【0075】
図１７は、本発明の一実施形態による、間隙およびゲート・チャネルにゲート構造を形成することを示す上面図および側断面図を図示する。
【0076】
１つまたは複数の実施形態において、ゲート構造３２０を間隙およびゲート・チャネル３１０に形成することができ、ゲート構造３２０は、ゲート誘電体層、仕事関数層、および導電性ゲート充填物を形成するための一連の共形堆積によって形成することができる。様々な実施形態において、ゲート構造は、ゲート構造３２０がフィン・セクション１６５および半導体チャネル・セグメント１４８の両方を通る電流の流れを制御するように、導電性ゲート充填物がフィン・セクション１６５および半導体チャネル・セグメント１４８の両方の上にある共有ゲート構造とすることができる。
【0077】
様々な実施形態において、共有ゲート構造３２０の下部は、ナノシート電界効果トランジスタの電流の流れおよびスイッチングを制御することができ、共有ゲート構造３２０の上部は、フィン電界効果トランジスタの電流の流れおよびスイッチングを制御することができる。これにより、フィン電界効果トランジスタとナノシート型電界効果トランジスタとを同時に動作させることができる。
【0078】
様々な実施形態において、ゲート誘電体層は、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、高ｋ誘電体、およびそれらの組合せを含むが、これらに限定されない誘電体材料とすることができる。高ｋ材料の例としては、酸化ハフニウム（ＨｆＯ）、酸化ハフニウムシリコン（ＨｆＳｉＯ）、酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）、酸化ランタン（ＬａＯ）、酸化ランタンアルミニウム（ＬａＡｌＯ）、酸化ジルコニウム（ＺｒＯ）、酸化ジルコニウムシリコン（ＺｒＳｉＯ）、酸窒化ジルコニウムシリコン（ＺｒＳｉＯＮ）、酸化タンタル（ＴａＯ）、酸化チタン（ＴｉＯ）、酸化バリウムストロンチウムチタン（ＢａＳｒＴｉＯ）、酸化バリウムチタン（ＢａＴｉＯ）、酸化ストロンチウムチタン（ＳｒＴｉＯ）、酸化イットリウム（ＹＯ）、酸化アルミニウム（ＡｌＯ）、スカンジウムタンタル酸化鉛（ＰｂＳｃＴａＯ）、およびニオブ酸亜鉛鉛（ＰｂＺｎＮｂＯ）などの金属酸化物が挙げられるが、これらに限定されない。高ｋ材料は、ランタン、アルミニウム、マグネシウム、またはそれらの組合せなどのドーパントをさらに含むことができる。
【0079】
様々な実施形態において、ゲート誘電体層は、約１ｎｍ～約５ｎｍ、または約２ｎｍ～約４ｎｍの範囲の厚さを有することができるが、他の厚さも企図される。
【0080】
様々な実施形態において、導電性ゲート充填物は、ドープされた多結晶またはアモルファス・シリコン、ゲルマニウム、シリコン・ゲルマニウム、金属（例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、プラチナ（Ｐｔ）、スズ（Ｓｎ）、銀（Ａｇ）、金（Ａｕ））、導電性金属化合物材料（例えば、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭化タンタル（ＴａＣ）、炭化チタン（ＴｉＣ）、炭化チタンアルミニウム（ＴｉＡｌＣ）、ケイ化タングステン（ＷＳｉ）、窒化タングステン（ＷＮ）、酸化ルテニウム（ＲｕＯ２）、ケイ化コバルト（ＣｏＳｉ）、ケイ化ニッケル（ＮｉＳｉ））、遷移金属アルミナイド（例えば、Ｔｉ３Ａｌ、ＺｒＡｌ）、炭化タンタルマグネシウム（ＴａＭｇＣ）、カーボン・ナノチューブ、導電性カーボン、グラフェン、またはこれらの材料の任意の適切な組合せを含むが、これらに限定されない任意の適切な導電性材料とすることができる。
【0081】
仕事関数材料（ＷＦＭ）は、窒化チタン（ＴｉＮ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化ハフニウム（ＨｆＮ）、窒化ハフニウムシリコン（ＨｆＳｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタルシリコン（ＴａＳｉＮ）、窒化タングステン（ＷＮ）、窒化モリブデン（ＭｏＮ）、窒化ニオブ（ＮｂＮ）を含むがこれらに限定されない窒化物、炭化チタン（ＴｉＣ）、炭化チタンアルミニウム（ＴｉＡｌＣ）、炭化タンタル（ＴａＣ）、炭化ハフニウム（ＨｆＣ）を含むがこれらに限定されない炭化物、およびこれらの組合せを含むが、これらに限定されない任意の適切な材料とすることができる。一部の実施形態では、導電性材料または複数の導電性材料の組合せは、ゲート導体および仕事関数材料（ＷＦＭ）の両方として機能することができる。
【0082】
図１８は、本発明の一実施形態による、下部ナノシート・デバイスおよび上部垂直フィン・デバイスのソース／ドレイン・コンタクトおよびゲート・コンタクトを形成することを示す上面図および側断面図を図示する。
【0083】
１つまたは複数の実施形態において、層間誘電体（ＩＬＤ）層３３０を下にある層上に形成することができ、ＩＬＤ層３３０はブランケット堆積によって形成することができる。
【0084】
様々な実施形態において、層間誘電体（ＩＬＤ）層３３０は、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、炭窒化ケイ素（ＳｉＣＮ）、酸炭窒化ケイ素（ＳｉＯＣＮ）、炭窒化ホウ素ケイ素（ＳｉＢＣＮ）、低ｋ誘電体、およびそれらの組合せを含むが、これらに限定されない誘電体材料とすることができる。層間誘電体（ＩＬＤ）層３３０は、カバー層３００および誘電体充填層２１０と同じ誘電体材料とすることができる。
【0085】
１つまたは複数の実施形態において、ナノシート・ソース／ドレイン・コンタクト３４０をＩＬＤ層３３０および誘電体充填層２１０に形成することができ、下部ナノシート・デバイスおよび上部垂直フィン・デバイスの共有ゲート構造用のゲート・コンタクト３５０をＩＬＤ層３３０に形成することができる。
【0086】
１つまたは複数の実施形態において、フィン・ソース／ドレイン・コンタクト３６０は、ＩＬＤ層３３０、カバー層３００、および誘電体充填層２１０に形成することができる。ナノシート・ソース／ドレイン・コンタクト３４０、ゲート・コンタクト３５０、およびフィン・ソース／ドレイン・コンタクト３６０は、金属（例えば、Ｗ、Ｃｕ、Ｔａなど）、導電性金属化合物材料（例えば、ＴａＣ、ＷＮ、ＴｉＮなど）、ドープされた半導体材料（例えば、ドープされたＳｉ）、カーボン・ナノチューブ、導電性カーボン、およびそれらの組合せを含むが、これらに限定されない導電性材料で作ることができる。ナノシート・ソース／ドレイン・コンタクト３４０は、２つのナノシート・ソース／ドレイン領域２００のそれぞれの上にあり、これと電気的に連通することができ、フィン・ソース／ドレイン・コンタクト３６０は、２つのフィン・ソース／ドレイン２９０のそれぞれの上にあり、これと電気的に連通することができ、ナノシート・ソース／ドレイン・コンタクト３４０は、２つのフィン・ソース／ドレイン・コンタクト３６０とはゲート・コンタクト３５０および共有ゲート構造の異なる側にある。
【0087】
様々な実施形態において、ナノシート・トランジスタ・デバイスの共有ゲート構造の両側の２つのナノシート・ソース／ドレイン領域２００、およびフィン電界効果トランジスタ・デバイスの共有ゲート構造の両側の２つのフィン・ソース／ドレインは、共有ゲート構造を貫通する２つのナノシート・ソース／ドレイン領域間の第１の軸線が、共有ゲート構造を貫通する２つのフィン・ソース／ドレイン間の第２の軸線と約９０度（例えば、＋／－５度）で交差するように配置される。第１の軸線および第２の軸線は、ＮＳＦＥＴおよびＦｉｎＦＥＴの電流の流れの方向を決定することができる。
【0088】
頂部デバイスおよび底部デバイスの電流の流れの方向が互いに垂直であるため、コンタクトは、Ｘ方向に底部デバイスのナノシート・ソース／ドレイン領域２００に位置し、アクセスすることができ、Ｙ方向に頂部デバイスのフィン・ソース／ドレイン（Ｓ／Ｄ）２９０に位置し、アクセスすることができる。対照的に、従来のＣＦＥＴでは、頂部デバイスの電流および底部デバイスの電流が両方とも平行に流れ、底部Ｓ／Ｄエピが頂部Ｓ／Ｄエピに重なり、その結果、コンタクトが底部Ｓ／Ｄエピに容易にアクセスすることができない。
【0089】
本実施形態は、グラフィカル・コンピュータ・プログラミング言語で作成され、コンピュータ記憶媒体（ディスク、テープ、物理ハード・ドライブ、またはストレージ・アクセス・ネットワーク内などの仮想ハード・ドライブなど）に記憶され得る、集積回路チップのための設計を含むことができる。設計者がチップまたはチップを製造するために使用するフォトリソグラフ・マスクを製造しない場合、設計者は、結果として得られる設計を物理的手段によって（例えば、設計を記憶する記憶媒体のコピーを提供することによって）、または電子的に（例えば、インターネットを介して）そのようなエンティティに直接または間接的に送信することができる。次いで、記憶された設計は、フォトリソグラフ・マスクの製造のために適切なフォーマット（例えば、ＧＤＳＩＩ）に変換され、これには、典型的にはウエハ上に形成される問題のチップ設計の複数のコピーが含まれる。フォトリソグラフ・マスクは、エッチングまたはその他の方法で処理されるウエハ（またはその上の層あるいはその両方）の領域を画定するために利用される。
【0090】
本明細書に記載される方法は、集積回路チップの製造に使用することができる。結果として得られる集積回路チップは、生ウエハの形態で（すなわち、複数のパッケージングされていないチップを有する単一のウエハとして）、ベア・ダイとして、またはパッケージングされた形態で、製造業者によって配布することができる。後者の場合、チップは、シングル・チップ・パッケージ（マザーボードまたは他のより高レベルのキャリアに取り付けられたリード線を有するプラスチック・キャリアなど）、あるいはマルチチップ・パッケージ（表面配線もしくは埋め込み配線のいずれかまたは両方を有するセラミック・キャリアなど）に実装される。次いで、いずれの場合も、チップは、（ａ）マザーボードなどの中間製品もしくは（ｂ）最終製品のいずれかの一部として、他のチップ、ディスクリート回路素子、または他の信号処理デバイス、あるいはその組合せとともに集積化される。最終製品は、玩具および他のローエンドの用途から、ディスプレイ、キーボードまたは他の入力デバイス、および中央処理装置を有する高度なコンピュータ製品に及ぶ、集積回路チップを含む任意の製品とすることができる。
【0091】
材料化合物は、列挙された元素、例えばＳｉＧｅに関して説明されることも理解されるべきである。これらの化合物は、化合物内に異なる割合の元素を含み、例えば、ＳｉＧｅは、ＳｉｘＧｅ１－ｘ（式中、ｘは１以下である）などを含む。加えて、他の元素が化合物に含まれてもよく、それでも本原理に従って機能することができる。追加の元素を有する化合物は、本明細書では合金と呼ばれる。
【0092】
本明細書における「１つの実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」または「一実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、ならびにその他の変形形態への言及は、その実施形態に関連して説明される特定の特徴、構造、特性などが少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体を通して様々な場所に現われる「１つの実施形態において」または「一実施形態において」という句、ならびに任意の他の変形形態の出現は、必ずしもすべてが同じの実施形態を指すとは限らない。
【0093】
例えば、「Ａ／Ｂ」、「ＡまたはＢあるいはその両方」、ならびに「ＡおよびＢのうちの少なくとも１つ」の場合における、「／」、「または・・あるいはその両方」、および「のうちの少なくとも１つ」のいずれかの使用は、最初に列挙された選択肢（Ａ）のみの選択、または２番目に列挙された選択肢（Ｂ）のみの選択、または両方の選択肢（ＡおよびＢ）の選択を包含することが意図されていることを理解されたい。さらなる例として、「Ａ、Ｂ、またはＣ、あるいはその組合せ」ならびに「Ａ、Ｂ、およびＣのうちの少なくとも１つ」の場合、そのような言い回しは、第１の列挙された選択肢（Ａ）のみの選択、または第２の列挙された選択肢（Ｂ）のみの選択、または第３の列挙された選択肢（Ｃ）のみの選択、または第１および第２の列挙された選択肢（ＡおよびＢ）のみの選択、または第１および第３の列挙された選択肢（ＡおよびＣ）のみの選択、または第２および第３の列挙された選択肢（ＢおよびＣ）のみの選択、または３つすべての選択肢（ＡおよびＢおよびＣ）の選択を包含することが意図されている。これは、当業者によって容易に明らかであるように、列挙された多くの項目に対して拡張され得る。
【0094】
本明細書で使用される術語は、特定の実施形態のみを説明するためのものであり、例示的な実施形態を限定するものではない。本明細書で使用される場合、単数形「１つの（ａ）」、「１つの（ａｎ）」、および「その（ｔｈｅ）」は、文脈が明確にそうでないと示さない限り、複数形も含むことが意図されている。用語「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」または「含んでいる（ｉｎｃｌｕｄｉｎｇ）」あるいはその組合せは、本明細書で使用される場合、記載された特徴、完全体、ステップ、動作、要素、または構成要素、あるいはその組合せの存在を指定するが、１つもしくは複数の他の特徴、完全体、ステップ、動作、要素、構成要素、またはこれらのグループ、あるいはその組合せの存在もしくは追加を排除しないことがさらに理解されるであろう。
【0095】
「真下に（ｂｅｎｅａｔｈ）」、「下方に（ｂｅｌｏｗ）」、「下側に（ｌｏｗｅｒ）」、「上方に（ａｂｏｖｅ）」、「上側に（ｕｐｐｅｒ）」などの空間的に相対的な用語は、本明細書では、図に示されるような１つの要素または特徴の別の要素または特徴に対する関係を説明するための説明を容易にするために使用され得る。空間的に相対的な用語は、図に示された向きに加えて、使用中または動作中のデバイスの異なる配向を包含していることが意図されていることが理解されよう。例えば、図中のデバイスが裏返された場合、他の要素や特徴の「下方に」または「真下に」と説明された要素は、他の要素や特徴の「上方」を向くことになる。したがって、「下方」という用語は、上方および下方の両方の向きを包含することができる。デバイスは、それ以外の向きにする（９０度または他の向きに回転させる）ことができ、本明細書で使用される空間的に相対的な記述子は、それに応じて解釈され得る。加えて、層が２つの層の「間に」あると言及される場合、その層は、２つの層の間の唯一の層であることもあれば、１つまたは複数の介在層が存在することもあることを理解されよう。
【0096】
本明細書では、第１、第２などの用語を用いて様々な要素を説明することができるが、これらの要素は、これらの用語によって限定されるべきではないことが理解されよう。これらの用語は、ある要素と別の要素を区別するためにのみ使用される。したがって、以下で議論される第１の要素は、本概念の範囲から逸脱することなく、第２の要素と呼ぶことができる。
【0097】
層、領域、または基板などのある要素が別の要素の「上に（ｏｎ）」または「上方に（ｏｖｅｒ）」あると言及される場合、その要素は他の要素の直接上にあってもよく、または介在する要素が存在してもよいことも理解されよう。対照的に、ある要素が別の要素の「直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」または「直接上方に（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」あると言及される場合、介在要素は存在しない。また、ある要素が別の要素に「接続される（ｃｏｎｎｅｃｔｅｄ）」または「結合される（ｃｏｕｐｌｅｄ）」と言及される場合、その要素は他の要素に直接接続または結合されてもよく、あるいは介在する要素が存在してもよいことも理解されるであろう。対照的に、ある要素が別の要素に「直接接続される（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ）」または「直接結合される（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ）」と言及される場合、介在要素は存在しない。
【0098】
デバイスおよびデバイスを製造する方法の好ましい実施形態（例示的であることが意図され、限定することは意図されない）を説明してきたが、上記の教示に照らして当業者によって修正および変形が行われ得ることに留意されたい。したがって、添付の特許請求の範囲によって概説されるような本発明の範囲内にある、開示された特定の実施形態に変更を加えることができることを理解されたい。したがって、特許法によって要求される詳細および特殊性とともに、本発明の態様を説明してきたが、特許証によって保護されることが請求され、所望されるものは、添付の特許請求の範囲に記載されている。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【国際調査報告】