特表 2024-532599 フラッシュメモリセルならびにその製造方法、書き込み方法、及び消去方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-09-05

(54)【発明の名称】フラッシュメモリセルならびにその製造方法、書き込み方法、及び消去方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240829BHJP

   H10B 41/30 20230101ALI20240829BHJP

   H10B 43/30 20230101ALI20240829BHJP

   G11C 16/04 20060101ALI20240829BHJP

   G11C 16/14 20060101ALI20240829BHJP

   G11C 16/10 20060101ALI20240829BHJP

【ＦＩ】

H01L29/78 371

H10B41/30

H10B43/30

G11C16/04 170

G11C16/04 100

G11C16/14 100

G11C16/10 140

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024536346

(86)(22)【出願日】2022-08-25

(85)【翻訳文提出日】2024-02-22

(86)【国際出願番号】 CN2022114958

(87)【国際公開番号】W WO2023025260

(87)【国際公開日】2023-03-02

(31)【優先権主張番号】202110987914.1

(32)【優先日】2021-08-26

(33)【優先権主張国・地域又は機関】CN

(31)【優先権主張番号】202110988483.0

(32)【優先日】2021-08-26

(33)【優先権主張国・地域又は機関】CN

(31)【優先権主張番号】202110987922.6

(32)【優先日】2021-08-26

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】524071850

【氏名又は名称】北京磐芯微電子科技有限公司

【氏名又は名称原語表記】ＢＥＩＪＩＮＧ ＰＡＮＸＩＮ ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣＳ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．， ＬＴＤ．

【住所又は居所原語表記】Ｒｏｏｍ １５０９ Ｂ， Ｑｕａｎｔｕｍ Ｇｉｎｚａ， Ｎｏ． ２３， Ｚｈｉｃｈｕｎ Ｒｏａｄ， Ｈａｉｄｉａｎ Ｄｉｓｔｒｉｃｔ Ｂｅｉｊｉｎｇ １００１９１， Ｃｈｉｎａ

(74)【代理人】

【識別番号】110002262

【氏名又は名称】ＴＲＹ国際弁理士法人

(72)【発明者】

【氏名】蒋 家勇

(72)【発明者】

【氏名】石 振東

【テーマコード（参考）】

5B225

5F083

5F101

【Ｆターム（参考）】

5B225BA02

5B225BA07

5B225BA09

5B225BA19

5B225CA06

5B225DB22

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5B225EA05

5B225EB07

5B225FA01

5B225FA05

5B225FA06

5B225FA07

5F083EP02

5F083EP18

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5F083EP77

5F083ER02

5F083ER14

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5F083ER29

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5F083GA09

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5F083NA01

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5F101BA02

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5F101BD12

5F101BD22

5F101BD33

5F101BE02

5F101BE05

5F101BE07

5F101BF05

(57)【要約】

フラッシュメモリセル（１００）とその製造方法及び該フラッシュメモリセル（１００）の書き込み方法と消去方法。フラッシュメモリセル（１００）は、深ウェル領域（１０３）及び深ウェル領域（１０３）上に設置されたウェル領域（１０２）を含む基板（１０１）と、ウェル領域（１０２）上に設置され、第１データ及び第２データをそれぞれ記憶する第１記憶トランジスタ（１１０）及び第２記憶トランジスタ（１３０）と、ウェル領域（１０２）上において水平方向に沿って第１記憶トランジスタ（１１０）と第２記憶トランジスタ（１３０）との間に設置され、第１記憶トランジスタ（１１０）と第２記憶トランジスタ（１３０）を隔離し、且つ第１記憶トランジスタ（１１０）と第２記憶トランジスタ（１３０）に対してゲーティング操作を実行するように配置されたゲーティングトランジスタ（１２０）と、を含む。第１記憶トランジスタ（１１０）、ゲーティングトランジスタ（１２０）、及び第２記憶トランジスタ（１３０）は順に直列接続される。第１記憶トランジスタ（１１０）のソース領域は、フラッシュメモリセル（１００）の第１電極に設置され、第２記憶トランジスタ（１３０）のドレイン領域は、フラッシュメモリセル（１００）の第２電極に設置され、第１記憶トランジスタ（１１０）及び第２記憶トランジスタ（１３０）は、垂直方向に沿って順に設置されたチャンネル領域（１１１）、ゲート誘電体スタック（１１２）、ゲート電極（１１６）及びハードマスク遮断部（１１７）を含むゲート構造を有する。フラッシュメモリセル（１００）は、電力消費が低く、サイズが小さく、容量が大きいという技術的利点を有する。フラッシュメモリセル（１００）は、より優れたプロセスサイズスケーラビリティ及びより高いアレイ集積密度を実現することができ、従来技術よりも低いコストを有する。フラッシュメモリセル（１００）の書き込み方法は、操作電力消費が低く、プログラミング速度が速いという利点を有し、並行して書き込むフラッシュメモリセル（１００）の数を増加することによって、メモリ全体の書き込みスループットを高めることができる。フラッシュメモリセル（１００）の消去方法は、ＦＮトンネリングメカニズムとバンド間トンネリングホットキャリア注入メカニズムを組み合わせて、操作電力消費が低く、消去速度が速いという利点を有し、フラッシュメモリセル（１００）の消去操作の閾値電圧ウィンドウを改善し記憶信頼性を向上させることができる。

【特許請求の範囲】

【請求項1】

フラッシュメモリセルであって、
深ウェル領域、及び深ウェル領域上に設置されたウェル領域を含む基板と、
前記ウェル領域上に設置され、第１データを記憶するように配置された第１記憶トランジスタと、
前記ウェル領域上に設置され、第２データを記憶するように配置された第２記憶トランジスタと、
前記ウェル領域上において水平方向に沿って前記第１記憶トランジスタと前記第２記憶トランジスタとの間に設置され、前記第１記憶トランジスタと前記第２記憶トランジスタを離隔し、且つ前記第１記憶トランジスタと前記第２記憶トランジスタに対してゲーティング操作を実行するように配置されたゲーティングトランジスタと、を含み、
前記第１記憶トランジスタ、前記ゲーティングトランジスタ、及び前記第２記憶トランジスタは順に直列接続され、
前記第１記憶トランジスタのソース領域は前記フラッシュメモリセルの第１電極に接続され、前記第２記憶トランジスタのドレイン領域は前記フラッシュメモリセルの第２電極に接続され、
前記第１記憶トランジスタと前記第２記憶トランジスタは、垂直方向に沿って順に設置されたチャンネル領域、ゲート誘電体スタック、ゲート電極、及びハードマスク遮断部を含むゲート構造を有し、
前記ゲート誘電体スタックは、垂直方向に沿って順に積層された第１酸化物層、記憶媒体層、及び第２酸化物層を有する、ことを特徴とするフラッシュメモリセル。

【請求項2】

前記ゲーティングトランジスタのゲート電極は、水平方向に沿って前記第１記憶トランジスタのゲート電極及び前記第２記憶トランジスタのゲート電極の上方まで延びる庇部を有し、
前記庇部は、前記ハードマスク遮断部によって、前記第１記憶トランジスタのゲート電極及び前記第２記憶トランジスタのゲート電極から隔離される、ことを特徴とする請求項１に記載のフラッシュメモリセル。

【請求項3】

前記記憶媒体層は、一層又は多層の記憶媒体を含む、ことを特徴とする請求項１又は２に記載のフラッシュメモリセル。

【請求項4】

前記記憶媒体は、一元又は多元酸化物、一元又は多元窒化物、一元又は多元窒素酸化物、多結晶シリコン及びナノ結晶材料のうちの少なくとも１つを含む、ことを特徴とする請求項３に記載のフラッシュメモリセル。

【請求項5】

水平方向に沿って前記第１記憶トランジスタと前記ゲーティングトランジスタとの間に設置され、前記第１記憶トランジスタのゲート電極と前記ゲーティングトランジスタのゲート電極を隔離するように配置された第１隔離部と、
水平方向に沿って前記ゲーティングトランジスタと前記第２記憶トランジスタとの間に設置され、前記ゲーティングトランジスタのゲート電極と前記第２記憶トランジスタのゲート電極を隔離するように配置された第２隔離部と、を含むことを特徴とする請求項１又は２に記載のフラッシュメモリセル。

【請求項6】

前記第１記憶トランジスタ、前記第２記憶トランジスタ、及び前記ゲーティングトランジスタのチャンネル領域は、第１ドープ型を有し、
前記第１記憶トランジスタと前記第２記憶トランジスタのチャンネル領域のドープ濃度は、前記ゲーティングトランジスタのチャンネル領域のドープ濃度よりも低い、ことを特徴とする請求項１又は２に記載のフラッシュメモリセル。

【請求項7】

前記第１記憶トランジスタと前記第２記憶トランジスタのチャンネル領域は第２ドープ型を有するか、又は非ドーピング真性チャネル領域であり、
前記ゲーティングトランジスタのチャンネル領域は、前記第２ドープ型とは異なる第１ドープ型を有する、ことを特徴とする請求項１又は２に記載のフラッシュメモリセル。

【請求項8】

前記第１ドープ型はＰ型であり、前記第２ドープ型はＮ型である、ことを特徴とする請求項６に記載のフラッシュメモリセル。

【請求項9】

前記第１ドープ型はＰ型であり、前記第２ドープ型はＮ型である、ことを特徴とする請求項７に記載のフラッシュメモリセル。

【請求項10】

前記第１記憶トランジスタと前記第２記憶トランジスタのゲート電極の長さは、前記第１記憶トランジスタと前記第２記憶トランジスタのゲート電極上に設置された前記ハードマスク遮断部の長さによって限定される、ことを特徴とする請求項１又は２に記載のフラッシュメモリセル。

【請求項11】

フラッシュメモリセルの製造方法であって、前記フラッシュメモリセルは、順に直列接続された第１記憶トランジスタ、ゲーティングトランジスタ及び第２記憶トランジスタを含み、
前記製造方法は、
基板に第２ドープ型の深ウェル領域を形成し、前記深ウェル領域上に第１ドープ型のウェル領域を形成し、前記ウェル領域内に第１チャネル層を形成し、前記第１チャネル層が、前記第１記憶トランジスタ及び前記第２記憶トランジスタのチャンネル領域を形成するために使用されるステップと、
垂直方向に沿って順に積層された第１酸化物層、記憶媒体層及び第２酸化物層を有するゲート誘電体スタックを、前記ウェル領域上に形成し、前記ゲート誘電体スタック上に第１ゲート電極層及びハードマスク層を順に形成し、前記第１ゲート電極層が、前記第１記憶トランジスタ及び前記第２記憶トランジスタのゲート電極を形成するために使用されるステップと、
前記ハードマスク層、前記第１ゲート電極層及び前記ゲート誘電体スタックをエッチングして前記第１チャネル層の第１部分を露出させ、前記第１チャネル層の第１部分をドーピングして、前記ゲーティングトランジスタのチャンネル領域を形成するステップと、
前記ゲーティングトランジスタのチャンネル領域上に前記ゲーティングトランジスタのゲート誘電体層及びゲート電極を形成するステップと、
前記ゲーティングトランジスタの対向する側で前記ハードマスク層をエッチングして、ハードマスク遮断部を形成し、前記ハードマスク遮断部をマスクとして使用し、前記第１ゲート電極層及び前記ゲート誘電体スタックを自己位置合わせしてエッチングして、前記第１チャネル層の第２部分を露出させ、前記第１チャネル層の第２部分をドーピングして、前記第１記憶トランジスタのソース領域及び前記第２記憶トランジスタのドレイン領域を形成するステップと、
前記第１記憶トランジスタのソース領域に接続される前記フラッシュメモリセルの第１電極、及び前記第２記憶トランジスタのドレイン領域に接続される前記フラッシュメモリセルの第２電極を形成するステップと、を含む
ことを特徴とするフラッシュメモリセルの製造方法。

【請求項12】

フラッシュメモリセルの製造方法であって、前記フラッシュメモリセルは、順に直列接続された第１記憶トランジスタ、ゲーティングトランジスタ及び第２記憶トランジスタを含み、
前記製造方法は、
基板に第２ドープ型の深ウェル領域を形成し、前記深ウェル領域上に第１ドープ型のウェル領域を形成し、前記ウェル領域内に第１チャネル層を形成し、前記第１チャネル層が、前記第１記憶トランジスタ及び前記第２記憶トランジスタのチャンネル領域を形成するために使用されるステップと、
垂直方向に沿って順に積層された第１酸化物層、記憶媒体層及び第２酸化物層を有するゲート誘電体スタックを、前記ウェル領域上に形成し、前記ゲート誘電体スタック上に第１ゲート電極層及びハードマスク層を順に形成し、前記第１ゲート電極層が、前記第１記憶トランジスタ及び前記第２記憶トランジスタのゲート電極を形成するために使用されるステップと、
前記ハードマスク層をエッチングして第１ハードマスク遮断部を形成し、前記第１ハードマスク遮断部をマスクとして使用し、前記第１ゲート電極層及び前記ゲート誘電体スタックを自己位置合わせしてエッチングして、前記第１チャネル層の第１部分を露出させ、前記第１チャネル層の第１部分をドーピングして、前記ゲーティングトランジスタのチャンネル領域を形成するステップと、
前記ゲーティングトランジスタのチャンネル領域上に前記ゲーティングトランジスタのゲート誘電体層及びゲート電極を形成し、前記ゲーティングトランジスタのゲート電極が、水平方向に沿って前記第１記憶トランジスタのゲート電極及び前記第２記憶トランジスタのゲート電極の上方まで延びる庇部を有するステップと、
前記ゲーティングトランジスタの対向する側で前記ハードマスク層をエッチングして、第２ハードマスク遮断部を形成し、前記第２ハードマスク遮断部をマスクとして使用し、前記第１ゲート電極層及び前記ゲート誘電体スタックを自己位置合わせしてエッチングして、前記第１チャネル層の第２部分を露出させ、前記第１チャネル層の第２部分をドーピングして、前記第１記憶トランジスタのソース領域及び前記第２記憶トランジスタのドレイン領域を形成するステップと、
前記第１記憶トランジスタのソース領域に接続される前記フラッシュメモリセルの第１電極、及び前記第２記憶トランジスタのドレイン領域に接続される前記フラッシュメモリセルの第２電極を形成するステップと、を含む
ことを特徴とするフラッシュメモリセルの製造方法。

【請求項13】

フラッシュメモリセルの書き込み方法であって、前記フラッシュメモリセルは、
深ウェル領域、及び深ウェル領域上に設置されたウェル領域を含む基板と、
前記ウェル領域上に設置され、第１データを記憶するように配置された第１記憶トランジスタと、
前記ウェル領域上に設置され、第２データを記憶するように配置された第２記憶トランジスタと、
前記ウェル領域上において水平方向に沿って前記第１記憶トランジスタと前記第２記憶トランジスタとの間に設置され、前記第１記憶トランジスタと前記第２記憶トランジスタを離隔し、且つ前記第１記憶トランジスタと前記第２記憶トランジスタに対してゲーティング操作を実行するように配置されたゲーティングトランジスタと、を含み、
前記第１記憶トランジスタ、前記ゲーティングトランジスタ、及び前記第２記憶トランジスタは順に直列接続され、
前記第１記憶トランジスタのソース領域は前記フラッシュメモリセルの第１電極に接続され、前記第２記憶トランジスタのドレイン領域は前記フラッシュメモリセルの第２電極に接続され、
前記書き込み方法は、
第１書き込み電圧を前記第１電極に印加し、第２書き込み電圧を前記第２電極に印加し、第３書き込み電圧を前記第１記憶トランジスタのゲート電極に印加し、第４書き込み電圧を前記ゲーティングトランジスタのゲート電極に印加し、第５書き込み電圧を前記第２記憶トランジスタのゲート電極に印加することによって、前記第１記憶トランジスタに対して書き込み操作を実行するステップと、
前記第２書き込み電圧を前記第１電極に印加し、前記第１書き込み電圧を前記第２電極に印加し、前記第５書き込み電圧を前記第１記憶トランジスタのゲート電極に印加し、前記第４書き込み電圧を前記ゲーティングトランジスタのゲート電極に印加し、前記第３書き込み電圧を前記第２記憶トランジスタのゲート電極に印加することによって、前記第２記憶トランジスタに対して書き込み操作を実行するステップと、を含み、
前記第４書き込み電圧は第１電源電圧以下であり、前記第２書き込み電圧は第２電源電圧以上であり、前記第１書き込み電圧は予め設定された電圧よりも高く、前記第３書き込み電圧は前記第１書き込み電圧よりも高く、
前記第１電源電圧は前記第２電源電圧よりも高く、
前記予め設定された電圧は、前記基板と、前記第１記憶トランジスタ及び前記第２記憶トランジスタのゲート誘電体スタックとの間の界面でのキャリアー障壁高さに基づいて予め設定されたものであり、
前記第１書き込み電圧、前記第４書き込み電圧及び前記第５書き込み電圧は、前記第２書き込み電圧よりも高く、
前記第２書き込み電圧は、定電流負荷により前記第２電源電圧に接続され、
前記フラッシュメモリセルの書き込み操作中、前記第１書き込み電圧、前記第２書き込み電圧、前記第３書き込み電圧、前記第４書き込み電圧及び前記第５書き込み電圧により、前記第１記憶トランジスタ、前記第２記憶トランジスタ及び前記ゲーティングトランジスタがすべて導通する、ことを特徴とするフラッシュメモリセルの書き込み方法。

【請求項14】

前記第１電源電圧は０．８Ｖ～５Ｖの範囲内であり、
前記第２電源電圧は接地電圧であり、
前記第１書き込み電圧は３Ｖ～６Ｖの範囲内であり、
前記第３書き込み電圧は４Ｖ～１２Ｖの範囲内であり、
前記第５書き込み電圧は３Ｖ～８Ｖの範囲内である、ことを特徴とする請求項１３に記載の書き込み方法。

【請求項15】

前記フラッシュメモリセルの書き込み操作中、前記定電流負荷の電流を制御することによって、前記フラッシュメモリセルの第１電極と第２電極との間に流れる電流を制御する、ことを特徴とする請求項１３又は１４に記載の書き込み方法。

【請求項16】

前記フラッシュメモリセルの書き込み操作中、チャネルホットキャリア注入メカニズムにより、前記第１記憶トランジスタ又は前記第２記憶トランジスタに対して書き込み操作を実行する、ことを特徴とする請求項１３又は１４に記載の書き込み方法。

【請求項17】

前記第１データ及び前記第２データは１ビットのデータである、ことを特徴とする請求項１３又は１４に記載の書き込み方法。

【請求項18】

前記第１データ及び前記第２データは、２ビット以上のデータである、ことを特徴とする請求項１３又は１４に記載の書き込み方法。

【請求項19】

前記フラッシュメモリセルの書き込み操作中、前記定電流負荷の電流の大きさを調整することによって、異なるデータ値を前記第１記憶トランジスタ又は前記第２記憶トランジスタに書き込む、ことを特徴とする請求項１８に記載の書き込み方法。

【請求項20】

前記フラッシュメモリセルの書き込み操作中、前記第１書き込み電圧の印加時間を調整することによって、異なるデータ値を前記第１記憶トランジスタ又は前記第２記憶トランジスタに書き込む、ことを特徴とする請求項１８に記載の書き込み方法。

【請求項21】

前記フラッシュメモリセルの書き込み操作中、前記第１書き込み電圧の大きさを調整することによって、異なるデータ値を前記第１記憶トランジスタ又は前記第２記憶トランジスタに書き込む、ことを特徴とする請求項１８に記載の書き込み方法。

【請求項22】

フラッシュメモリセルの消去方法であって、前記フラッシュメモリセルは、
深ウェル領域、及び深ウェル領域上に設置されたウェル領域を含む基板と、
前記ウェル領域上に設置され、第１データを記憶するように配置された第１記憶トランジスタと、
前記ウェル領域上に設置され、第２データを記憶するように配置された第２記憶トランジスタと、
前記ウェル領域上において水平方向に沿って前記第１記憶トランジスタと前記第２記憶トランジスタとの間に設置され、前記第１記憶トランジスタと前記第２記憶トランジスタを離隔し、且つ前記第１記憶トランジスタと前記第２記憶トランジスタに対してゲーティング操作を実行するように配置されたゲーティングトランジスタと、を含み、
前記第１記憶トランジスタ、前記ゲーティングトランジスタ、及び前記第２記憶トランジスタは順に直列接続され、
前記第１記憶トランジスタのソース領域は前記フラッシュメモリセルの第１電極に接続され、前記第２記憶トランジスタのドレイン領域は前記フラッシュメモリセルの第２電極に接続され、
前記消去方法は第１消去ステップを含み、前記第１消去ステップは、
第２電源電圧を前記ウェル領域に印加し、第１消去電圧を前記第１電極に印加し、第２電源電圧を前記第２電極に印加するか又は前記第２電極を浮遊させ、第２消去電圧を前記第１記憶トランジスタのゲート電極に印加し、第３消去電圧を前記ゲーティングトランジスタのゲート電極に印加し、前記第２電源電圧を前記第２記憶トランジスタのゲート電極に印加するか又は前記第２記憶トランジスタのゲート電極を浮遊させることによって、前記第１記憶トランジスタに対して消去操作を実行するステップと、
第２電源電圧を前記ウェル領域に印加し、前記第２電源電圧を前記第１電極に印加するか又は前記第１電極を浮遊させ、前記第１消去電圧を前記第２電極に印加し、前記第２電源電圧を前記第１記憶トランジスタのゲート電極に印加するか又は前記第１記憶トランジスタのゲート電極を浮遊させ、前記第３消去電圧を前記ゲーティングトランジスタのゲート電極に印加し、前記第２消去電圧を前記第２記憶トランジスタのゲート電極に印加することによって、前記第２記憶トランジスタに対して消去操作を実行するステップと、を含み、
前記第１消去電圧は予め設定された電圧よりも高く、前記第２消去電圧は前記第２電源電圧以下であり、前記第３消去電圧は前記第２電源電圧以下であり、
前記予め設定された電圧は、前記基板と、前記第１記憶トランジスタ及び前記第２記憶トランジスタのゲート誘電体スタックとの間の界面でのキャリアー障壁高さに基づいて予め設定されたものである、ことを特徴とする消去方法。

【請求項23】

前記第２電源電圧は接地電圧であり、
前記第１消去電圧は３Ｖ～８Ｖの範囲内であり、
前記第２消去電圧は－８Ｖ～０Ｖの範囲内である、ことを特徴とする請求項２２に記載の消去方法。

【請求項24】

第２消去ステップをさらに含み、前記第２消去ステップは、
第２電源電圧を前記ウェル領域に印加し、前記第１消去電圧を前記第１電極及び前記第２電極に印加し、前記第３消去電圧を前記ゲーティングトランジスタのゲート電極に印加し、前記第２消去電圧を前記第１記憶トランジスタ及び前記第２記憶トランジスタのゲート電極に印加することによって、同時に前記第１記憶トランジスタ及び前記第２記憶トランジスタに対して消去操作を実行するステップを含む、ことを特徴とする請求項２２に記載の消去方法。

【請求項25】

前記フラッシュメモリセルの消去操作中、バンド間トンネリングホットキャリア注入メカニズムにより、前記第１記憶トランジスタ又は前記第２記憶トランジスタに対して消去操作を実行する、ことを特徴とする請求項２４に記載の消去方法。

【請求項26】

第３消去ステップをさらに含み、前記第３消去ステップは、
第４消去電圧を前記ウェル領域及び前記第１電極に印加し、前記第４消去電圧を前記第２電極に印加するか又は前記第２電極を浮遊させ、第５消去電圧を前記第１記憶トランジスタのゲート電極に印加し、前記第２電源電圧を前記ゲーティングトランジスタのゲート電極に印加し、前記第２電源電圧を前記第２記憶トランジスタのゲート電極に印加するか又は前記第２記憶トランジスタのゲート電極を浮遊させることによって、前記第１記憶トランジスタに対して消去操作を実行するステップと、
前記第４消去電圧を前記第１電極に印加するか又は前記第１電極を浮遊させ、前記第４消去電圧を前記ウェル領域及び前記第２電極に印加し、前記第２電源電圧を前記第１記憶トランジスタのゲート電極に印加するか又は前記第１記憶トランジスタのゲート電極を浮遊させ、前記第２電源電圧を前記ゲーティングトランジスタのゲート電極に印加し、前記第５消去電圧を前記第２記憶トランジスタのゲート電極に印加することによって、前記第２記憶トランジスタに対して消去操作を実行するステップと、を含み、
前記第２電源電圧は接地電圧であり、前記第４消去電圧は０Ｖ～２０Ｖの範囲内であり、前記第５消去電圧は－１０Ｖ～０Ｖの範囲内である、ことを特徴とする請求項２４に記載の消去方法。

【請求項27】

第４消去ステップをさらに含み、前記第４消去ステップは、
前記第４消去電圧を前記ウェル領域、前記第１電極及び前記第２電極に印加し、前記第２電源電圧を前記ゲーティングトランジスタのゲート電極に印加し、前記第５消去電圧を前記第１記憶トランジスタ及び前記第２記憶トランジスタのゲート電極に印加することによって、同時に前記第１記憶トランジスタ及び前記第２記憶トランジスタに対して消去操作を実行するステップを含む、ことを特徴とする請求項２６に記載の消去方法。

【請求項28】

前記フラッシュメモリセルの消去操作中、ＦＮトンネリングメカニズムにより、前記第１記憶トランジスタ又は前記第２記憶トランジスタに対して消去操作を実行する、ことを特徴とする請求項２７に記載の消去方法。

【請求項29】

まず前記第３消去ステップ又は前記第４消去ステップを通じて前記フラッシュメモリセルに対して消去操作を実行し、その後前記第１消去ステップ又は前記第２消去ステップを通じて前記フラッシュメモリセルに対して消去操作を実行するステップをさらに含む、ことを特徴とする請求項２８に記載の消去方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体技術の分野に関し、具体的には、本開示は、フラッシュメモリセルとその製造方法、及び該フラッシュメモリセルの書き込み方法と消去方法に関する。

【背景技術】

【0002】

電源を切っても記憶されたデータが失われない不揮発性メモリの一種で、特に移動通信やコンピュータのストレージコンポーネントなどの分野に適している。また、一部のフラッシュメモリは高密度記憶能力も備えており、大容量のモバイル記憶媒体などの用途に適している。

【0003】

従来のフラッシュメモリは浮遊ゲート型セル構造を採用している。浮遊ゲート型の不揮発性メモリは、１９６７年にＤ．ＫａｈｎｇとＳ．Ｓｚｅが提案されたＭＩＭＩＳ （Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ －Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：金属－絶縁体－金属－絶縁体－半導体）構造に由来する。該構造は、従来のＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属酸化物半導体電界効果トランジスタ）に基づいて、金属浮遊ゲートと超薄トンネリング酸化物層を追加し、それによって金属浮遊ゲートを使用して電荷を蓄積する。これを踏まえ、Ｍａｓｕｏｋａらは、１９８４年に、セクタ（ｓｅｃｔｏｒ）単位での消去とビット単位での書き込みにより高速消去機能を実現し、ＥＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ：消去可能なプログラマブル読み出し専用メモリ）に必要な選択トランジスタを不要にして記憶セルのサイズを小さくしたフラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）の概念を初めて提案した。フラッシュメモリは、書き込み速度の速さ、集積度の高さ、優れた性能により、登場以来急速に発展してきた。Ｉｎｔｅｌ社は１９８８年にＥＴＯＸ構造のフラッシュメモリセル（ＥＴＯＸ：Ｅｌｅｃｔｒｏｎ Ｔｕｎｎｅｌｉｎｇ Ｏｘｉｄｅ ｄｅｖｉｃｅ：電子トンネリング酸化物デバイス） を提案し、これが現在までのほとんどの浮遊ゲート型フラッシュメモリセル構造の開発の基礎となっている。

【0004】

しかしながら、浮遊ゲート型フラッシュメモリは次の欠点がある。プロセスが比較的複雑である。フラッシュメモリセル中の浮遊ゲート構造の存在により、ゲート構造の縦方向の高さが増加されるため、プロセスサイズとセル面積をスケールダウンすることに不利である。同時に、浮遊ゲートの導電性により、蓄積された電荷が浮遊ゲート内において自由に移動できるため、メモリの信頼性の向上に不利である。浮遊ゲート型フラッシュメモリの複雑なプロセス、低い信頼性などの問題を解決するために、研究者らは、窒化シリコン誘電体を使用して電荷を蓄積するチャージトラッピングメモリ（ＣＴＭ：Ｃｈａｒｇｅ－Ｔｒａｐｐｉｎｇ－Ｍｅｍｏｒｙ）を提案し、これは、ＳＯＮＯＳ型（Ｓｉｌｉｃｏｎ－Ｏｘｉｄｅ－Ｎｉｔｒｉｄｅ－Ｏｘｉｄｅ－Ｓｉｌｉｃｏｎ：リコン－酸化物－窒化物－酸化物－シリコン）フラッシュメモリとも呼ばれる。これに基づいて、Ｂ．Ｅｉｔａｎらは２０００年に２ビットの記憶セル構造ＮＲＯＭ（Ｎｉｔｒｉｄｅ－Ｒｅａｄ－Ｏｎｌｙ－Ｍｅｍｏｒｙ：窒化シリコン読み出し専用メモリ）を提案した。このセル構造は、絶縁性窒化シリコン記憶媒体の非導電特性を利用して、１つの記憶トランジスタのソース端とドレイン端にそれぞれ２つの記憶ビットを実装する。しかしながら、このセル構造には、２つの記憶ビット間の干渉があり、デバイスサイズを縮小できないなどの欠点がある。

【0005】

一方、既存の浮遊ゲート型ＥＴＯＸフラッシュメモリとＳＯＮＯＳ型ＮＲＯＭフラッシュメモリはすべて、プロセスサイズを縮小できず、セル面積が大きく、書き込み消費電力が大きく、アレイ面積のオーバーヘッドが大きいという問題があり、ギガビット（Ｇｂ）容量以上の高密度集積を実現することができない。

【0006】

モバイル知能端末、ウェアラブルデバイス、知能センサーネットワークなどの応用の急速な発展に伴い、フラッシュメモリの電力消費、記憶容量、コストに対してより高い要求を提出する。そのため、電力消費が低く、セル面積が小さく、プロセスサイズが縮小でき、アレイ集積密度が高く、容量が大きいなどの利点を有するフラッシュメモリ技術が必要である。

【発明の概要】

【0007】

この背景技術のセクションで開示された上記の情報は、本発明のアイデアの背景を理解することのみを目的としており、したがって、先行技術を構成しない情報を含む可能性がある。

【0008】

従来技術における上記の問題を解決するために、本開示は、フラッシュメモリセルとその製造方法、及び該フラッシュメモリセルの書き込み方法と消去方法を提出する。

【0009】

本開示の一態様によれば、フラッシュメモリセルが提供される。このフラッシュメモリセルは、深ウェル領域及び深ウェル領域上に設置されたウェル領域を含む基板と、ウェル領域上に設置され、第１データを記憶するように配置された第１記憶トランジスタと、ウェル領域上に設置され、第２データを記憶するように配置された第２記憶トランジスタと、ウェル領域上において水平方向に沿って第１記憶トランジスタと第２記憶トランジスタとの間に設置され、第１記憶トランジスタと第２記憶トランジスタを離隔し、且つ第１記憶トランジスタと第２記憶トランジスタに対してゲーティング操作を実行するように配置されたゲーティングトランジスタと、を含む。第１記憶トランジスタ、ゲーティングトランジスタ、及び第２記憶トランジスタは順に直列接続される。第１記憶トランジスタのソース領域はフラッシュメモリセルの第１電極に接続され、第２記憶トランジスタのドレイン領域はフラッシュメモリセルの第２電極に接続される。第１記憶トランジスタ及び第２記憶トランジスタは、垂直方向に沿って順に設置されたチャンネル領域、ゲート誘電体スタック、ゲート電極及びハードマスク遮断部を含むゲート構造を有し、ゲート誘電体スタックは、垂直方向に沿って順に積層された第１酸化物層、記憶媒体層及び第２酸化物層を有する。

【0010】

本開示の別の態様によれば、フラッシュメモリセルの製造方法を提供する。該フラッシュメモリセルは、順に直列接続された第１記憶トランジスタ、ゲーティングトランジスタ及び第２記憶トランジスタを含む。該製造方法は、基板に第２ドープ型の深ウェル領域を形成し、深ウェル領域上に第１ドープ型のウェル領域を形成し、ウェル領域内に第１チャネル層を形成し、第１チャネル層が第１記憶トランジスタ及び第２記憶トランジスタのチャンネル領域を形成するために使用されるステップと、垂直方向に沿って順に積層された第１酸化物層、記憶媒体層及び第２酸化物層を有するゲート誘電体スタックを、前記ウェル領域上に形成し、ゲート誘電体スタック上に第１ゲート電極層及びハードマスク層を順に形成し、第１ゲート電極層が第１記憶トランジスタ及び第２記憶トランジスタのゲート電極を形成するために使用されるステップと、ハードマスク層、第１ゲート電極層及びゲート誘電体スタックをエッチングして第１チャネル層の第１部分を露出させ、第１チャネル層の第１部分をドーピングして、ゲーティングトランジスタのチャンネル領域を形成するステップと、ゲーティングトランジスタのチャンネル領域上にゲーティングトランジスタのゲート誘電体層及びゲート電極を形成するステップと、ゲーティングトランジスタの対向する側でハードマスク層をエッチングして、ハードマスク遮断部を形成し、ハードマスク遮断部をマスクとして使用し、第１ゲート電極層及びゲート誘電体スタックを自己位置合わせしてエッチングして、第１チャネル層の第２部分を露出させ、第１チャネル層の第２部分をドーピングして、第１記憶トランジスタのソース領域及び第２記憶トランジスタのドレイン領域を形成するステップと、第１記憶トランジスタのソース領域に接続されるフラッシュメモリセルの第１電極、及び第２記憶トランジスタのドレイン領域に接続されるフラッシュメモリセルの第２電極を形成するステップと、を含む。

【0011】

本開示のまた別の態様によれば、フラッシュメモリセルの製造方法を提供する。該フラッシュメモリセルは、順に直列接続された第１記憶トランジスタ、ゲーティングトランジスタ及び第２記憶トランジスタを含む。該製造方法は、基板に第２ドープ型の深ウェル領域を形成し、深ウェル領域上に第１ドープ型のウェル領域を形成し、ウェル領域内に第１チャネル層を形成し、第１チャネル層が第１記憶トランジスタ及び第２記憶トランジスタのチャンネル領域を形成するために使用されるステップと、垂直方向に沿って順に積層された第１酸化物層、記憶媒体層及び第２酸化物層を有するゲート誘電体スタックを、前記ウェル領域上に形成し、ゲート誘電体スタック上に第１ゲート電極層及びハードマスク層を順に形成し、第１ゲート電極層が第１記憶トランジスタ及び第２記憶トランジスタのゲート電極を形成するために使用されるステップと、ハードマスク層をエッチングして第１ハードマスク遮断部を形成し、第１ハードマスク遮断部をマスクとして使用し、第１ゲート電極層及びゲート誘電体スタックを自己位置合わせしてエッチングして、第１チャネル層の第１部分を露出させ、第１チャネル層の第１部分をドーピングして、ゲーティングトランジスタのチャンネル領域を形成するステップと、ゲーティングトランジスタのチャンネル領域上にゲーティングトランジスタのゲート誘電体層及びゲート電極を形成し、ゲーティングトランジスタのゲート電極が、水平方向に沿って第１記憶トランジスタのゲート電極及び第２記憶トランジスタのゲート電極の上方まで延びる庇部を有するステップと、ゲーティングトランジスタの対向する側でハードマスク層をエッチングして、第２ハードマスク遮断部を形成し、第２ハードマスク遮断部をマスクとして使用し、第１ゲート電極層及びゲート誘電体スタックを自己位置合わせしてエッチングして、第１チャネル層の第２部分を露出させ、第１チャネル層の第２部分をドーピングして、第１記憶トランジスタのソース領域及び第２記憶トランジスタのドレイン領域を形成するステップと、第１記憶トランジスタのソース領域に接続されるフラッシュメモリセルの第１電極、及び第２記憶トランジスタのドレイン領域に接続されるフラッシュメモリセルの第２電極を形成するステップと、を含む。

【0012】

本開示によるフラッシュメモリセルは、電力消費が低く、サイズが小さく、容量が大きいという技術的利点を有する。本開示によるフラッシュメモリセルは、より優れたプロセスサイズスケーラビリティ及びより高いアレイ集積密度を実現することができ、従来技術よりも低いコストを有する。

【0013】

本開示の一態様によれば、フラッシュメモリセルの書き込み方法を提供する。該フラッシュメモリセルは、深ウェル領域及び深ウェル領域上に設置されたウェル領域を含む基板と、ウェル領域上に設置され、第１データを記憶するように配置された第１記憶トランジスタと、ウェル領域上に設置され、第２データを記憶するように配置された第２記憶トランジスタと、ウェル領域上において水平方向に沿って第１記憶トランジスタと第２記憶トランジスタとの間に設置され、第１記憶トランジスタと第２記憶トランジスタを離隔し、且つ第１記憶トランジスタと第２記憶トランジスタに対してゲーティング操作を実行するように配置されたゲーティングトランジスタと、を含む。第１記憶トランジスタのソース領域は、フラッシュメモリセルの第１電極に接続され、第２記憶トランジスタのドレイン領域は、フラッシュメモリセルの第２電極に接続される。該書き込み方法は、第１書き込み電圧を第１電極に印加し、第２書き込み電圧を第２電極に印加し、第３書き込み電圧を第１記憶トランジスタのゲート電極に印加し、第４書き込み電圧をゲーティングトランジスタのゲート電極に印加し、第５書き込み電圧を第２記憶トランジスタのゲート電極に印加することによって、第１記憶トランジスタに対して書き込み操作を実行するステップと、第２書き込み電圧を第１電極に印加し、第１書き込み電圧を第２電極に印加し、第５書き込み電圧を第１記憶トランジスタのゲート電極に印加し、第４書き込み電圧をゲーティングトランジスタのゲート電極に印加し、第３書き込み電圧を第２記憶トランジスタのゲート電極に印加することによって、第２記憶トランジスタに対して書き込み操作を実行するステップと、を含む。ここで、第４書き込み電圧は第１電源電圧以下であり、第２書き込み電圧は第２電源電圧以上であり、第１書き込み電圧は予め設定された電圧よりも高く、第３書き込み電圧は第１書き込み電圧よりも高い。第１電源電圧は第２電源電圧よりも高い。予め設定された電圧は、基板と、第１記憶トランジスタ及び第２記憶トランジスタのゲート誘電体スタックとの間の界面でのキャリアー障壁高さに基づいて予め設定されたものである。第１書き込み電圧、第４書き込み電圧及び第５書き込み電圧は、第２書き込み電圧よりも高い。第２書き込み電圧は、定電流負荷により第２電源電圧に接続される。フラッシュメモリセルの書き込み操作中、第１書き込み電圧、第２書き込み電圧、第３書き込み電圧、第４書き込み電圧及び第５書き込み電圧により、第１記憶トランジスタ、第２記憶トランジスタ及びゲーティングトランジスタはすべて導通する。

【0014】

本開示によるフラッシュメモリセルの書き込み方法は、低いゲート電圧のチャネルホットキャリア注入メカニズムを採用しており、既存の書き込み方法と比較して、操作電力消費が低く、プログラミング速度が速いという利点を有し、並行に書き込むフラッシュメモリセルの数を増加することによって、メモリ全体のデータ書き込みスループットを高めることができる。

【0015】

本開示の一態様によれば、フラッシュメモリセルの消去方法を提供する。該フラッシュメモリセルは、深ウェル領域及び深ウェル領域上に設置されたウェル領域を含む基板と、ウェル領域上に設置され、第１データを記憶するように配置された第１記憶トランジスタと、ウェル領域上に設置され、第２データを記憶するように配置された第２記憶トランジスタと、ウェル領域上において水平方向に沿って第１記憶トランジスタと第２記憶トランジスタとの間に設置され、第１記憶トランジスタと第２記憶トランジスタを離隔し、且つ第１記憶トランジスタと第２記憶トランジスタに対してゲーティング操作を実行するように配置されたゲーティングトランジスタと、を含む。第１記憶トランジスタ、ゲーティングトランジスタ、及第２記憶トランジスタは順に直列接続される。第１記憶トランジスタのソース領域はフラッシュメモリセルの第１電極に接続され、第２記憶トランジスタのドレイン領域はフラッシュメモリセルの第２電極に接続される。この消去方法は第１消去ステップを含む。該第１消去ステップは、第２電源電圧を前記ウェル領域に印加し、第１消去電圧を第１電極に印加し、第２電源電圧を第２電極に印加するか又は第２電極を浮遊させ、第２消去電圧を第１記憶トランジスタのゲート電極に印加し、第３消去電圧をゲーティングトランジスタのゲート電極に印加し、第２電源電圧を第２記憶トランジスタのゲート電極に印加するか又は第２記憶トランジスタのゲート電極を浮遊させることによって、第１記憶トランジスタに対して消去操作を実行するステップと、第２電源電圧をウェル領域に印加し、第２電源電圧を第１電極に印加するか又は第１電極を浮遊させ、第１消去電圧を第２電極に印加し、第２電源電圧を第１記憶トランジスタのゲート電極に印加するか又は第１記憶トランジスタのゲート電極を浮遊させ、第３消去電圧をゲーティングトランジスタのゲート電極に印加し、第２消去電圧を第２記憶トランジスタのゲート電極に印加することによって、第２記憶トランジスタに対して消去操作を実行するステップと、を含む。ここで、第１消去電圧は予め設定された電圧よりも高く、第２消去電圧は第２電源電圧以下であり、第３消去電圧は第２電源電圧以下である。予め設定された電圧は、基板と、第１記憶トランジスタ及び第２記憶トランジスタのゲート誘電体スタックとの間の界面でのキャリアー障壁高さに基づいて予め設定されたものである。

【0016】

本開示によるフラッシュメモリセルの消去方法により、フラッシュメモリセルの消去操作速度を向上させることができ、フラッシュメモリセルの消去及び書き込み操作の閾値電圧ウィンドウ及び記憶信頼性を向上させることができる。

【0017】

しかしながら、本開示の効果は上記の効果に限定されるものではなく、本開示の精神及び範囲から逸脱することなく様々な展開が可能であり、前述の一般的な説明と以下の詳細な説明は両方とも例示的かつ説明的なものであり、特許請求の範囲に記載された本発明のさらなる説明を提供することを意図していることを理解されたい。

【図面の簡単な説明】

【0018】

本発明のさらなる理解を提供するために含まれ、本明細書に組み込まれてその一部を構成する添付図面は、本発明の例示的な実施形態を示し、明細書とともに本発明のアイデアを説明するのに役立つ。

【図1】本開示の第１実施形態によるフラッシュメモリセルの断面図を示す。

【図2】本開示の第２実施形態によるフラッシュメモリセルの断面図を示す。

【図3】本開示の第１実施形態によるフラッシュメモリセルを製造するための方法のフローチャートを示す。

【図4】図３に示す方法の各ステップにおけるフラッシュメモリセルの断面図を示す。

【図5】本開示の第２実施形態によるフラッシュメモリセルを製造するための方法のフローチャートを示す。

【図6】図５に示す方法の各ステップにおけるフラッシュメモリセルの断面図を示す。

【図7】本開示の実施形態によるフラッシュメモリセルの等価回路図を示す。

【図8】本開示の実施形態による第１記憶トランジスタに対して書き込み操作を実行する模式図を示す。

【図9】本開示の実施形態による第２記憶トランジスタに対して書き込み操作を実行する模式図を示す。

【図10】従来技術のチャネルホット電子書き込み操作中の浮遊ゲート注入電流と浮遊ゲート電圧との間の関係のグラフを示す。

【図11】本開示の実施形態による第１記憶トランジスタに対して書き込み操作を実行する等価回路図を示す。

【図12】本開示の一実施形態による第１記憶トランジスタの多値プログラミング操作の模式回路図を示す。

【図13】本開示の別の実施形態による第１記憶トランジスタの多値プログラミング操作の模式回路図を示す。

【図14】本開示のまた一実施形態による第１記憶トランジスタの多値プログラミング操作の模式回路図を示す。

【図15】本開示の実施形態による第１記憶トランジスタの多値プログラミング操作の閾値電圧の模式図を示す。

【図16】本開示の実施形態による第２記憶トランジスタの多値プログラミング操作の閾値電圧の模式図を示す。

【図17】本開示の実施形態による、異なる定電流負荷の書き込み電流条件下でのプログラミング閾値電圧のプログラミング時間経過に伴う変化特性のグラフを示す。

【図18】本開示の実施形態による、第１消去ステップを通じて第１記憶トランジスタに対して消去操作を実行する模式図を示す。

【図19】本開示の実施形態による、第１消去ステップを通じて第２記憶トランジスタに対して消去操作を実行する模式図を示す。

【図20】本開示の実施形態による、第２消去ステップを通じてフラッシュメモリセルに対して消去操作を実行する模式図を示す。

【図21】本開示の実施形態による、第３消去ステップを通じて第１記憶トランジスタに対して消去操作を実行する模式図を示す。

【図22】本開示の実施形態による、第３消去ステップを通じて第２記憶トランジスタに対して消去操作を実行する模式図を示す。

【図23】本開示の実施形態による、第４消去ステップを通じてフラッシュメモリセルに対して消去操作を実行する模式図を示す。

【発明を実施するための形態】

【0019】

以下の説明では、説明の目的で、本発明の様々な例示的な実施形態又は実装案の完全な理解を提供するために、多数の特定の詳細が記載される。本明細書で使用される「実施形態」及び「実現案」は交換可能な用語であり、本明細書に開示される発明のアイデアの１つ又は複数を使用する装置又は方法の非限定的な例である。しかしながら、これらの特定の詳細なしで、又は１つ以上の同等の構成を有する場合に、例示的な実施形態を実施することができることは明らかである。他の例では、様々な例示的な実施形態を不必要に混乱させないように、周知の構造及び装置がブロック図の形態で示される。また、それぞれの例示的な実施形態は異なってもよいが、必ずしも排他的ではない。例えば、例示的実施形態の特定の形状、配置、及び特性は、本発明のアイデアから逸脱することなく、他の例示的実施形態で使用又は実現されてもよい。

【0020】

別段の記載がない限り、説明される例示的な実施形態は、本発明のアイデアを実際に実現できるいくつかの方式の変化の詳細を提供する例示的な特徴として理解されるべきである。従って、別段の記載がない限り、本発明のアイデアから逸脱することなく、様々な実施形態の特徴、部材、モジュール、層、膜、パネル、領域及び／又は態様（以下、個別に又は集合的に「要素」と呼ぶ）は、追加的に組み合わせたり、分離したり、交換したり、及び／又は再配置したりすることができる。

【0021】

図面におけるクロスハッチ及び／又はシャドーの使用は、通常、隣接する要素間の境界を明確にするために提供される。このように、別段の記載がない限り、クロスハッチ又はシャドーの有無にかかわらず、特定の材料、材料特性、サイズ、比例、示される要素間の共通性及び／又は要素の任意の他の特性、属性、形状などに対する任意の好み又は要求を伝達又は指示することはできない。また、図面では、明確かつ／又は説明の目的のために、要素のサイズ及び相対的なサイズを誇張することがある。例示的な実施形態を異なるように実現できる場合、特定の処理順序は、説明された順序とは異なるように実行することができる。例えば、連続して説明された２つのプロセスは、実質的に同時に実行されてもよいし、説明された順序とは逆の順序で実行されてもよい。同様に、同じ参照番号は同じ要素を表す。

【0022】

層などの要素が別の要素又は層の「上に位置する」、別の要素又は層に「接続される」又は「結合される」と呼ばれる場合、それは別の要素又は層の上に直接位置するか、別の要素又は層に直接接続又は結合されてもよいし、介在する要素又は層が存在してもよい。当然のことながら、要素又は層が別の要素又は層の「上に直接位置する」、別の要素又は層に「直接接続される」又は「直接結合される」と呼ばれる場合、介在する要素又は層がない。このため、「接続」という用語は、介在する要素の有無にかかわらず、物理的、電気的、及び／又は流体的な接続を指す場合がある。また、Ｄ１軸線、Ｄ２軸線及びＤ３軸線は、直角座標系のｘ、ｙ及びｚ軸線のような３つの軸に限定されず、より広義に解釈してもよい。例えば、Ｄ１軸線、Ｄ２軸線及びＤ３軸線は、互いに垂直であってもよく、又は互いに垂直でない異なる方向を示してもよい。本開示の目的のために、「Ｘ、Ｙ及びＺのうちの少なくとも１つ」及び「Ｘ、Ｙ及びＺからなる群から選択される少なくとも１つ」は、Ｘのみ、Ｙのみ、Ｚのみ、ならびにＸ、Ｙ及びＺのうちの２つ以上の任意の組み合わせ、例えばＸＹＺ、ＸＹＹ、ＹＺ及びＺＺとして解釈され得る。本明細書で使用される場合、「及び／又は」という用語は、関連するリストされた項目の１つ又は複数の任意及びすべての組み合わせを含む。

【0023】

本明細書では、「第１」、「第２」などの用語が様々なタイプの要素を説明するために使用される場合があるが、これらの要素はこれらの用語によって限定されるべきではない。これらの用語は、ある要素を別の要素から区別するために使用される。従って、以下に説明する第１要素は、本開示の教示から逸脱することなく、第２要素と呼ぶことができる。

【0024】

「の下」、「下方」、「下面」、「下」、「上方」、「上」、「更高」及び「側面」（例えば、「側壁」）などの空間関係用語は、本明細書では、図に示すように、ある要素と他の要素との関係を説明する目的で使用される場合がある。空間関係用語は、図面に示される配向以外の装置の使用、操作及び／又は製造における異なる配向を包含することを意図する。例えば、図面の装置が反転された場合、他の要素又は特徴「下方」又は「の下」として記載された要素は、他の要素又は特徴「上方」に配向される。そのため、例示的な用語「下方」は、上方と下方の両方の配向を包含し得る。また、装置は、他の方式で配向（例えば、９０度回転又は他の配向）であってもよく、したがって、本明細書で使用される空間関係の説明は、それに応じて解釈される。

【0025】

本明細書で使用される用語は、特定の実施形態を説明するためのものであり、限定することを意図したものではない。本明細書で使用される場合、単数形「一」、「一個」、及び「該」は、文脈上明らかに別段の指示がない限り、複数形も含むものとする。また、本明細書で使用される場合、「含む」及び／又は「包含する」という用語は、記載された特徴、整数、ステップ、操作、要素、部材及び／又はそれらのグループの存在を示すが、１つ以上の他の特徴、整数、ステップ、操作、要素、部材及び／又はそれらのグループの存在を排除するものではない。また、本明細書で使用される「実質的に」、「約」、及び他の同様の用語は、程度の用語ではなく近似の用語として使用され、したがって、当業者によって認識される測定、計算及び／又は提供された値における固有の偏差を考慮するために使用される。

【0026】

いくつかの例示的な実施形態が、当技術分野の慣例に従って、機能ブロック、ユニット、及び／又はモジュールの観点から図面に記載され、示されている。当業者であれば、これらのブロック、ユニット、及び／又はモジュールは、論理回路、ディスクリートコンポーネント、マイクロプロセッサ、ハードウェア回路、メモリ素子、配線接続などの電子（又は光学）回路によって物理的に実現されることができ、半導体に基づく製造技術又は他の製造技術を使用して形成することができるマイクロプロセッサ又は他の同様のハードウェアによってブロック、ユニット、及び／又はモジュールを実現する場合、本明細書で説明される様々な機能を実行するようにソフトウェア（例えば、マイクロコード）を使用してそれらに対して書き込み及び制御を行ってもよく、オプションでファームウェア及び／又はソフトウェアによって駆動してもよい。各ブロック、ユニット、及び／又はモジュールは、専用のハードウェアによって実現されてもよく、又は幾つかの機能を実行する専用のハードウェア及び他の操作を実行するプロセッサ（例えば、１つ以上の書き込まれたマイクロプロセッサ及び関連する回路）の組み合わせとして実現されてもよいことが考慮される。また、本発明のアイデアの範囲から逸脱することなく、幾つかの例示的な実施形態の各ブロック、ユニット、及び／又はモジュールは、２つ以上の対話型で離散的なブロック、ユニット、及び／又はモジュールに物理的に分割することができる。また、本発明のアイデアの範囲から逸脱することなく、幾つかの例示的な実施形態のブロック、ユニット、及び／又はモジュールは、より複雑なブロック、ユニット、及び／又はモジュールに物理的に組み合わせることができる。

【0027】

ここで、断面図及び／又は分解図を参照して各実施形態を説明する。前記断面図及び／又は分解図は理想化された実施形態及び／又は中間構造の模式図である。これにより、例えば製造技術及び／又は公差による図示形状の変化が期待できる。従って、本明細書に開示される実施形態は、必ずしも、領域の特定の図示された形状に限定されると解釈される必要はなく、例えば、製造に起因する形状のばらつきを含む。このように、図面に示される領域は、本質的に模式的なものであってもよく、これらの領域の形状は、装置の領域の実際の形状を反映していなくてもよく、したがって、これは必ずしも制限を意図するものではない。

【0028】

特に限定されない限り、本明細書で使用される全ての用語（技術用語及び科学用語を含む）は、本開示が属する分野の当業者によって一般に理解されるのと同じ意味を有する。一般に使用される辞書で定義されているような用語は、関連分野の文脈における意味と一致する意味を持つものと解釈されるものとし、本明細書で明示的に限定されない限り、理想化された意味又は過度に形式的な意味で解釈されないものとする。

【0029】

図１は、本開示の第１実施形態によるフラッシュメモリセルＭＣ １００の断面図を示す。

【0030】

図１に示すように、本開示の第１実施形態によるフラッシュメモリセルＭＣ １００は基板１０１を含んでもよく、基板１０１は、第２ドープ型の深ウェル領域ＤＮＷ １０３と、深ウェル領域ＤＮＷ １０３上に設置された第１ドープ型のウェル領域ＰＷ １０２とを含む。

【0031】

図１では例として、第１ドープ型をＰ型として限定し、第２ドープ型をＮ型として限定するが、当業者であれば理解されるように、本開示はこれに限定されず、第１ドープ型はＮ型であってもよく、このとき第２ドープ型はＰ型であってもよい。

【0032】

本開示の実施形態によれば、基板１０１は例えばシリコン（Ｓｉ）基板であってもよい。

【0033】

また、フラッシュメモリセルＭＣ １００は、順に直列接続された第１記憶トランジスタＭＳ １１０、ゲーティングトランジスタＭＧ １２０及び第２記憶トランジスタＭＤ １３０を含む。第１記憶トランジスタＭＳ １１０は、ウェル領域ＰＷ １０２上に設置され、第１データＤＡＴＡ１を記憶することができる。第２記憶トランジスタＭＤ １３０は、ウェル領域ＰＷ １０２上に設置され、第２データＤＡＴＡ２を記憶することができる。ゲーティングトランジスタＭＧ １２０は、ウェル領域ＰＷ １０２上において水平方向ＤＲ１に沿って第１記憶トランジスタＭＳ １１０と第２記憶トランジスタＭＤ １３０との間に設置され、第１記憶トランジスタＭＳ １１０と第２記憶トランジスタＭＤ １３０を隔離し、且つ第１記憶トランジスタＭＳ １１０及び第２記憶トランジスタＭＤ １３０に対してゲーティング操作を実行するために使用される。

【0034】

本開示の実施形態によれば、フラッシュメモリセルＭＣ １００は２つの記憶トランジスタＭＳ １１０とＭＤ １３０を含むため、フラッシュメモリセルＭＣ １００は２ビット記憶の機能を実現する、即ち、第１データＤＡＴＡ１及び第２データＤＡＴＡ２を同時に記憶することができる。

【0035】

また、図１に示すように、第１記憶トランジスタＭＳ １１０のソース領域は、フラッシュメモリセルＭＣ １００のソースＳとも呼ばれてもよいフラッシュメモリセルＭＣ １００の第１電極Ｓに接続され、第２記憶トランジスタＭＤ １３０のドレイン領域は、フラッシュメモリセルＭＣ １００的ドレインＤとも呼ばれてもよいフラッシュメモリセルＭＣ １００の第２電極Ｄに接続される。

【0036】

当業者であれば、説明を容易にするために、本明細書ではフラッシュメモリセルのソース及びドレインが限定されるが、フラッシュメモリセルのソース及びドレインの限定は相対的であり、用語 「ソース」及び 「ドレイン」 は、異なる動作条件下で互換的に使用できることを認識するであろう。

【0037】

また、図１に示すように、第１記憶トランジスタＭＳ １１０は、垂直方向ＤＲ２に沿って順に設置されたチャンネル領域１１１、ゲート誘電体スタック１１２、ゲート電極１１６及びハードマスク遮断部１１７を含むゲート構造を有する。ゲート誘電体スタック１１２は、垂直方向に沿って順に積層された第１酸化物層１１３、記憶媒体層１１４及び第２酸化物層１１５を有する。また、第２記憶トランジスタＭＤ １３０は、垂直方向ＤＲ２に沿って順に設置されたチャンネル領域１３１、ゲート誘電体スタック１３２、ゲート電極１３６及びハードマスク遮断部１３７を含むゲート構造を有する。ゲート誘電体スタック１３２は、垂直方向に沿って順に積層された第１酸化物層１３３、記憶媒体層１３４及び第２酸化物層１３５を有する。

【0038】

本開示の実施形態によれば、フラッシュメモリセルＭＣ １００は、２つの記憶トランジスタＭＳ １１０とＭＤ １３０を含むため、２ビット記憶の機能を実現することができる。

【0039】

本開示の実施形態によれば、図１に示すように、２ビット記憶のためのフラッシュメモリセルＭＣ １００は、フラッシュメモリセルＭＣ １００の中間に位置するゲーティングトランジスタＭＧ １２０、フラッシュメモリセルＭＣ １００の第１端に位置する第１記憶トランジスタＭＳ １１０、及びフラッシュメモリセルＭＣ １００の第２端に位置する第２記憶トランジスタＭＤ １３０である３つの密に配置されたトランジスタから構成されてもよい。

【0040】

図１に示すように、フラッシュメモリセルＭＣ １００は、半導体基板１０１内のウェル領域ＰＷ １０２上に形成されてもよい。また、ウェル領域ＰＷ １０２と基板１０１を隔離して特定の動作条件下でウェル領域ＰＷ １０２に電圧を印加するために、図１に示すように、ウェル領域ＰＷ １０２は深ウェル領域ＤＮＷ １０３内に形成されてもよい。

【0041】

図１に示すように、フラッシュメモリセルＭＣ １００の第１端には、Ｎ型ドーピングにより形成されたソース領域１４０が設置され、また、フラッシュメモリセルＭＣ １００の第２端には、Ｎ型ドーピングにより形成されたドレイン領域１５０が設置される。ソース領域１４０は、接触孔１４１を介して、上層に位置する金属ソース１４２、即ち、第１電極Ｓに接続され、ドレイン領域１５０は、接触孔１５１を介して、上層に位置する金属ドレイン１５２、即ち、第２電極Ｄに接続される。

【0042】

本開示の実施形態によれば、第１電極Ｓ及び第２電極Ｄは、金属又は高濃度にドーピングされた多結晶シリコンを含んでもよい。第１電極Ｓ及び第２電極Ｄが金属で形成された場合、それは、アルミニウム、チタン、窒化チタン、銅、タングステン、コバルト、及びマンガンのうちの少なくとも１つを含むことができる。

【0043】

上述したように、図１に示すように、第１記憶トランジスタＭＳ １１０のゲート構造は、チャンネル領域１１１、ゲート誘電体スタック１１２、ゲート電極１１６、及び側壁自己位置合わせ用のハードマスク遮断部１１７を下から上に順に有してもよい。本開示の実施形態によれば、ゲート電極１１６は、例えば多結晶シリコン、金属ゲート、金属珪化物材料、又は上記材料の組み合わせを含んでもよい。本開示の実施形態によれば、ハードマスク遮断部１１７は、例えば酸化シリコン、窒化シリコン、シリカガラス材料、又は上述材料の組み合わせを含んでもよい。

【0044】

また、図１に示すように、ゲート誘電体スタック１１２は、垂直方向に沿って順に積層された第１酸化物層（トンネリング酸化物層）１１３、記憶媒体層（電荷蓄積層）１１４及び第２酸化物層（障壁酸化物層）１１５を有する。本開示の実施形態によれば、第１酸化物層１１３及び第２酸化物層１１５は例えば酸化シリコン又は酸化アルミニウムなどを含んでもよい。

【0045】

本開示の実施形態によれば、記憶媒体層１１４は、一層又は多層の記憶媒体を含んでもよい。また、本開示の実施形態によれば、記憶媒体層１１４を形成する記憶媒体は、酸化ハフニウム、酸化タンタル、酸化チタン、酸化ジルコニウム、ハフニウムアルミニウム酸化物などの一元又は多元酸化物、窒化シリコンなどの一元又は多元窒化物、シリコンオキシナイトライドなどの一元又は多元窒素酸化物、多結晶シリコン又はナノ結晶材料、あるいは、上記材料の組み合わせを含んでもよい。

【0046】

本開示の実施形態によれば、記憶媒体層１１４が例えば窒化シリコン材料から形成された場合、第１酸化物層１１３、記憶媒体層１１４及び第２酸化物層１１５は、ＯＮＯ（酸化物－窒化物－酸化物）複合記憶媒体のゲート誘電体スタック１１２として形成されてもよい。この場合、第１記憶トランジスタＭＳ １１０はＳＯＮＯＳ型記憶トランジスタであってもよい。

【0047】

また、本開示の実施形態によれば、第１記憶トランジスタＭＳ １１０は、ＳＯＮＯＳ型記憶トランジスタと類似の操作メカニズムを有する他のトラップ電荷捕獲型記憶トランジスタであってもよい。この型の記憶トランジスタは、記憶媒体層１１４としてＳＯＮＯＳメモリにおける窒化シリコン材料の代わりに、例えばシリコンオキシナイトライド、酸化ハフニウム、酸化タンタル、酸化チタン、酸化ジルコニウム、ハフニウムアルミニウム酸化物などの電荷トラップが豊富なＨｉｇｈ－Ｋ材料を使用する。

【0048】

また、本開示の実施形態によれば、第１記憶トランジスタＭＳ １１０は浮遊ゲート型記憶トランジスタであってもよい。この型の記憶トランジスタは、ＳＯＮＯＳメモリにおける窒化シリコン材料の代わりに多結晶シリコン材料を使用して、記憶媒体層１１４として電荷を蓄積するための浮遊ゲートを形成する。

【0049】

また、本開示の実施形態によれば、第１記憶トランジスタＭＳ １１０はナノ結晶記憶トランジスタ（ｎａｎｏ－ｃｒｙｓｔａｌ ｍｅｍｏｒｙ）であってもよい。この型の記憶トランジスタは、ＳＯＮＯＳメモリにおける窒化シリコン材料の代わりに、量子ドット（ｑｕａｎｔｕｍ ｄｏｔ）を有するナノ結晶材料を記憶媒体層１１４として使用する。

【0050】

本開示の実施形態によれば、第１記憶トランジスタＭＳ １１０のゲート電極１１６の長さは、自己位置合わせプロセスにより、ゲート電極１１６上に設置されたハードマスク遮断部１１７の長さによって限定されてもよい。当業者であれば、本明細書で言及される「長さ」は、説明される対象の第１方向ＤＲ１におけるサイズを意味することに留意されたい。

【0051】

本開示の実施形態によれば、ゲーティングトランジスタＭＧ １２０の反対側に設置されることを除いて、第２記憶トランジスタＭＤ １３０は、第１記憶トランジスタＭＳ １１０と同じ構造を有し、第１記憶トランジスタＭＳ １１０と同じプロセスで製造することができるため、簡略化のために、第２記憶トランジスタＭＤ １３０の構造の詳細な説明は省略される。

【0052】

ゲーティングトランジスタＭＧ １２０のゲート構造は、チャンネル領域１２１、ゲート誘電体層１２２及びゲート電極１２３を下から上に順に含んでもよい。本開示の実施形態によれば、ゲーティングトランジスタＭＧ １２０のゲート電極１２３はワード線に接続され、そのゲート電極１２３の長さはフォトリソグラフィプロセスのプロセスサイズによって限定される。本開示の実施形態によれば、ゲート誘電体層１２２は、例えば酸化シリコン、シリコンオキシナイトライド、酸化ハフニウムなどの材料を含んでもよい。また、本開示の実施形態によれば、ゲート電極１２３は、例えば多結晶シリコン、金属ゲート、金属珪化物材料、又は上記材料の組み合わせを含んでもよい。

【0053】

本開示の実施形態によれば、第１記憶トランジスタＭＳ １１０、第２記憶トランジスタＭＤ １３０及びゲーティングトランジスタＭＧ １２０のチャンネル領域１１１、１３１及び１２１はいずれも第１ドープ型を有してもよく、且つ第１記憶トランジスタＭＳ １１０及び第２記憶トランジスタＭＤ １３０のチャンネル領域１１１及び１３１のドープ濃度は、ゲーティングトランジスタＭＧ １２０のチャンネル領域１２１のドープ濃度よりも低くてもよい。

【0054】

また、本開示の実施形態によれば、第１記憶トランジスタＭＳ １１０及び第２記憶トランジスタＭＤ １３０のチャンネル領域１１１及び１３１は、第２ドープ型を有するか又は非ドーピング真性チャネル領域であってもよく、ゲーティングトランジスタＭＧ １２０のチャンネル領域１２１は、前記第２ドープ型とは異なる第１ドープ型を有してもよい。

【0055】

例えば、図１に示すように、第１ドープ型がＰ型であり、第２ドープ型がＮ型である場合、第１記憶トランジスタＭＳ １１０及び第２記憶トランジスタＭＤ １３０のＰ型チャネル１１１及び１３１のドープ濃度は、ゲーティングトランジスタＭＧ １２０のＰ型チャネル１２１のドープ濃度よりも低い。また、本開示の実施形態によれば、チャンネル領域１１１及び１３１は、非ドーピング真性チャネル又は是Ｎ型ドーピングチャンネル領域であってもよい。

【0056】

本開示の実施形態によれば、フラッシュメモリセルＭＣ １００は、第１隔離部１２４と第２隔離部１２５をさらに含む。第１隔離部１２４は、水平方向ＤＲ１に沿って第１記憶トランジスタＭＳ １１０とゲーティングトランジスタＭＧ １２０との間に設置され、隔離第１記憶トランジスタＭＳ １１０のゲート電極１１６とゲーティングトランジスタＭＧ １２０のゲート電極１２３を隔離するために使用される。第２隔離部１２５は、水平方向ＤＲ１に沿ってゲーティングトランジスタＭＧ １２０と第２記憶トランジスタＭＤ １３０との間に設置され、ゲーティングトランジスタＭＧ １２０のゲート電極１２３と第２記憶トランジスタＭＤ １３０のゲート電極１３６を隔離するために使用される。

【0057】

具体的には、図１に示すように、ゲーティングトランジスタＭＧ １２０のゲート電極１２３の両側に側壁形式の第１隔離部１２４及び第２隔離部１２５が設けられ、それらはそれぞれ特定の隔離隙間の長さで第１記憶トランジスタＭＳ １１０のゲート電極１１６及び第２記憶トランジスタＭＤ １３０のゲート電極１３６と電気的に隔離するために使用される。本開示の実施形態によれば、第１隔離部１２４及び第２隔離部１２５は、ゲート誘電体層１２２と同じ材料を含んでもよい。

【0058】

本開示の実施形態によるフラッシュメモリセルは、１つのフラッシュメモリセルにおいて２つの記憶トランジスタを実現することができるため、各記憶ビットの等価面積を大幅に低減することができ、それによって、より低いコスト及びより高い集積密度を得ることができる。

【0059】

また、本開示の実施形態によるフラッシュメモリセルにおける記憶トランジスタは、構造が簡単なＳＯＮＯＳ型デバイス構造を採用することができ、プロセスが簡単で、ゲート電極の操作電圧が低く、データ保持信頼性が良好であるという利点を有する。

【0060】

また、本開示の実施形態によるフラッシュメモリセルでは、ゲーティングトランジスタにより２つの記憶ビットの相互影響を隔離し、蓄積電荷の分布幅及び横方向への拡散を抑制するため、窒化シリコン記憶層でより高い蓄積電荷密度を得ることができ、２ビット記憶を採用する既存のＮＲＯＭ記憶セルに存在する電荷分布が広く、相互干渉が大きく、ゲート長さが短縮できないなどの問題を回避し、記憶ウィンドウとデータ信頼性を著しく改善する。

【0061】

特に、本開示の実施形態によるフラッシュメモリセルの等価チャネル長さは、第１記憶トランジスタ、ゲーティングトランジスタ及び第２記憶トランジスタのゲート電極の長さの合計である。上述したように、ゲーティングトランジスタのゲート電極長さは、フォトリソグラフィプロセスのプロセスフィーチャサイズによって限定され、通常、フォトリソグラフィプロセスの臨界フィーチャサイズ（Ｃｒｉｔｉｃａｌ Ｆｅａｔｕｒｅ Ｓｉｚｅ）とほぼ等しいか、わずかに大きくなり、通常はＦ（又はＣＦ）として表される。また、第１記憶トランジスタ及び第２記憶トランジスタのゲート電極長さはそれぞれ、自己位置合わせ側壁ハードマスクストップの長さによって限定されるため、それらのサイズはＦより小さくてもよい。従って、本開示の実施形態によれば、同じプロセスフィーチャサイズでフラッシュメモリセルのより短いチャネル長さを得ることができ、それによってフラッシュメモリセルの面積及び製造コストを削減するという目的が達成される。

【0062】

また、本開示の実施形態によるフラッシュメモリセルから構成されるフラッシュメモリセルアレイにおいて、操作するために選択されていないフラッシュメモリセルについて、ゲーティングトランジスタ及び第１と第２記憶トランジスタのゲート電極はいずれも接地される。その結果、フラッシュメモリセルの直列チャネル全体が完全にオフになり、等価チャネル長が拡大する。そのため、高い操作電圧下でのフラッシュメモリセルのソース・ドレインパンチスルーを、より小さなプロセスフィーチャサイズで回避することができ、これにより、既存のフラッシュメモリセルのゲート電極長さをプロセスフィーチャサイズの縮小に伴って縮小できないという問題が克服される。従って、本開示の実施形態によるフラッシュメモリセルは、より良好なプロセススケーラビリティを有し、それによって、プロセスフィーチャサイズを縮小することによって、より小さな単位面積及び製造コストを得ることができる。

【0063】

また、本開示の実施形態によるフラッシュメモリセルでは、第１記憶トランジスタ及び第２記憶トランジスタのＰ型チャンネル領域のドープ濃度を下げるか、又はそれらをＮ型ドーピングチャンネル領域として設計することによって、記憶トランジスタの閾値電圧及び消去と書き込み操作時のゲート電極操作電圧を下げることができ、それによって記憶トランジスタの信頼性を向上させることができる。同時に、ゲーティングトランジスタのＰ型チャンネル領域のドープ濃度を高めることにより、フラッシュメモリセルの耐パンチスルー電圧を向上させ、選択されていないフラッシュメモリセルのソースとドレインとの間の漏れ電流を低減することができる。

【0064】

図２は、本開示の第２実施形態によるフラッシュメモリセルＭＣ ２００の断面図を示す。ハードマスク遮断部とゲーティングトランジスタのゲート電極の設置を除いて、本開示の第２実施形態によるフラッシュメモリセルＭＣ ２００の構造は、本開示の第１実施形態によるフラッシュメモリセルＭＣ １００の構造と基本的に同じであるため、フラッシュメモリセルＭＣ ２００におけるフラッシュメモリセルＭＣ １００の部材と同じ部材は同じ符号で示され、その詳細な説明は省略される。

【0065】

図２に示すように、本開示の実施形態によれば、ゲーティングトランジスタＭＧ １２０のゲート電極１２３は、水平方向ＤＲ１に沿って第１記憶トランジスタＭＳ １１０のゲート電極１１６及び第２記憶トランジスタＭＤ １３０のゲート電極１３６上方まで延びる庇部を有してもよい。庇部は、側壁自己位置合わせ用の第１記憶トランジスタＭＳ １１０の第１ハードマスク遮断部１１７及び第２記憶トランジスタＭＤ １３０の第１ハードマスク遮断部１３７により、第１記憶トランジスタＭＳ １１０のゲート電極１１６及び第２記憶トランジスタＭＤ １３０のゲート電極１３６とそれぞれ隔離されてもよい。

【0066】

また、本開示の第２実施形態によるフラッシュメモリセルＭＣ ２００は、第１記憶トランジスタＭＳ １１０のゲート電極１１６上に設置された、第１ハードマスク遮断部１１７に隣接する側壁自己位置合わせ用の第２ハードマスク遮断部１１８と、第２記憶トランジスタＭＤ １３０のゲート電極１３６上に設置された、第１ハードマスク遮断部１３７に隣接する側壁自己位置合わせ用の第２ハードマスク遮断部１３８とをさらに含む。この場合、第１記憶トランジスタＭＳ １１０のゲート電極１１６の長さは、自己位置合わせプロセスにより、ゲート電極１１６上に設置された第１ハードマスク遮断部１１７及び第２ハードマスク遮断部１１８の長さの合計によって限定されてもよい。これに応じて、第２記憶トランジスタＭＤ １３０のゲート電極１３６の長さは、自己位置合わせプロセスにより、ゲート電極１３６上に設置された由第１ハードマスク遮断部１３７及び第２ハードマスク遮断部１３８の長さの合計によって限定されてもよい。

【0067】

即ち、本開示の第２実施形態によるフラッシュメモリセルの第１記憶トランジスタ及び第２記憶トランジスタのゲート電極上のハードマスク遮断部は、第１ハードマスク遮断部及び第２ハードマスク遮断部から構成される。それによって、本開示の第１実施形態によるフラッシュメモリセルと比較して、本開示の第２実施形態によるフラッシュメモリセルにおける第１記憶トランジスタ及び第２記憶トランジスタのゲート電極の位置は、それらの中間のゲーティングトランジスタに向かって移動してフラッシュメモリセルのサイズをさらに縮小することができる。従って、本開示の実施形態によれば、同じプロセスフィーチャサイズでフラッシュメモリセルのより短いチャネル長さを得ることができ、それによってフラッシュメモリセルの面積及び製造コストを削減するという目的が達成される。

【0068】

次に、図３及び図４を参照しながら、本開示の第１実施形態によるフラッシュメモリセルＭＣ １００を製造するための方法３００について説明する。図３は、本開示の第１実施形態によるフラッシュメモリセルＭＣ １００を製造するための方法３００のフローチャートを示す。図４は、図３に示す方法３００の各ステップにおけるフラッシュメモリセルＭＣ １００の断面図を示す。

【0069】

図３に示すステップＳ３０１では、図４中的（ａ）に示すように、シリコン（Ｓｉ）基板などの半導体基板において、基板表面の第１方向に沿って、例えばエッチングにより、複数列の繰り返し配列された浅溝隔離（ＳＴＩ）構造を形成し、ＳＴＩ構造を形成していない部分において、例えばイオン注入プロセスにより第２ドープ型の深ウェル領域（図示せず）を形成し、その後深ウェル領域の上部に第１ドープ型のウェル領域ＰＷを形成する。

【0070】

なお、図４に示す第２方向は、基板表面に沿って第１方向と直交する方向である。

【0071】

本開示の実施形態によれば、第１ドープ型はＰ型として限定されてもよく、第２ドープ型はＮ型として限定されてもよいが、当業者であれば、本開示がそれに限らず、第１ドープ型はＮ型であってもよく、その場合、第２ドープ型はＰ型であってもよいことを理解されたい。

【0072】

また、ステップＳ３０１では、図４の（ａ）に示すように、ウェル領域ＰＷの上面に、例えばイオン注入プロセスにより第１チャネル層を形成することができる。後述するように、第１チャネル層の第１部分において、第１注入によりゲーティングトランジスタのチャンネル領域を形成し、第１チャネル層の第２部分において、第２注入により第１記憶トランジスタのソース領域及び第２記憶トランジスタのドレイン領域を形成する。第１チャネル層の第１部分及び第２部分を除く残りの部分は、第１記憶トランジスタ及び第２記憶トランジスタのチャンネル領域を形成するために使用される。

【0073】

その後、図３に示すステップＳ３０２では、図４（ｂ）に示すように、例えば堆積プロセスによって第１チャネル層上にゲート誘電体スタックＯＮＯを形成することができる。このゲート誘電体スタックＯＮＯは、垂直方向に沿って順に積層された第１酸化物層、記憶媒体層及び第２酸化物層を有する。図３に示すステップＳ３０２では、図４の（ｂ）に示すように、例えば堆積プロセスによりゲート誘電体スタックＯＮＯ上に例えば多結晶シリコンの第１ゲート電極層Ｐｏｌｙ１及びハードマスク層ＨＭを順に形成してもよい。第１ゲート電極層Ｐｏｌｙ１は、第１記憶トランジスタ及び第２記憶トランジスタのゲート電極を形成するために使用される。

【0074】

その後、図３に示すステップＳ３０３では、図４の（ｃ）に示すように、ハードマスク層ＨＭ、第１ゲート電極層Ｐｏｌｙ１及びゲート誘電体スタックＯＮＯをエッチングプロセスにより順にエッチングして、第１チャネル層の第１部分を露出させ、第１注入（例えばイオン注入プロセス）により第１チャネル層の第１部分をドーピングして、ゲーティングトランジスタのチャンネル領域を形成することができる。

【0075】

その後、図３に示すステップＳ３０４では、図４（ｄ）に示すように、例えば堆積プロセス、自己位置合わせエッチングプロセス、及び化学的機械研削研磨プロセスを通じて、ゲーティングトランジスタのチャンネル領域上にゲーティングトランジスタの側壁隔離（即ち、第１隔離部及び第２隔離部）、ゲーティングトランジスタのゲート誘電体層Ｇｏｘ、及びゲーティングトランジスタのゲート電極を形成するための例えば多結晶シリコンの第２ゲート電極層Ｐｏｌｙ２を形成することができる。

【0076】

その後、図３に示すステップＳ３０５では、図４の（ｅ）に示すように、ゲーティングトランジスタの対向する側でハードマスク層ＨＭをエッチングして、ハードマスク遮断部を形成することができる。例えば、ゲーティングトランジスタの対向する側で、エッチングによって元のハードマスク層を除去してから、ハードマスク層を再作製し、該ハードマスク層を等方エッチングしてハードマスク遮断部を形成する。その後、ハードマスク遮断部を自己位置合わせ側壁ハードマスクとして使用し、第１ゲート電極層Ｐｏｌｙ１及びゲート誘電体スタックＯＮＯを順に自己位置合わせし、エッチングして、第１チャネル層の第２部分を露出させ、第２注入（例えばイオン注入プロセス）によって第１チャネル層の第２部分をドーピングして、第１記憶トランジスタのソース領域及び第２記憶トランジスタのドレイン領域（即ち、フラッシュメモリセルのソース及びドレイン）を形成する。

【0077】

その後、図３に示すステップＳ３０６では、図４の（ｆ）に示すように、接触孔を形成することによって、第１記憶トランジスタのソース領域に接続されるフラッシュメモリセルの第１電極と、第２記憶トランジスタのドレイン領域に接続されるフラッシュメモリセルの第２電極を形成することができる。また、ステップＳ３０６では、図４の（ｆ）に示すように、例えば貫通孔Ｖ１と金属線Ｍ１、Ｍ２を形成することによって、フラッシュメモリセルの外部接続を実現することもできる。

【0078】

当業者であれば、図３及び図４では、フラッシュメモリセルの外部接続を実現するために２つの層の金属Ｍ１及びＭ２を作製することを示しているが、本開示がそれに限定されないことを理解するであろう。当業者は、本開示の教示に基づいて、より多くの又はより少ない層の金属を使用して、フラッシュメモリセルの外部接続を実現することができる。

【0079】

次に、図５及び図６を参照しながら、本開示の第２実施形態によるフラッシュメモリセルＭＣ ２００を製造するための方法５００について説明する。図５は、本開示の第２実施形態によるフラッシュメモリセルＭＣ ２００を製造するための方法５００のフローチャートを示す。図６は、図５に示す方法５００の各ステップにおけるフラッシュメモリセルＭＣ ２００の断面図を示す。

【0080】

図５に示すステップＳ５０１では、図６中的（ａ）に示すように、シリコン（Ｓｉ）基板などの半導体基板において、基板表面の第１方向に沿って、例えばエッチングにより、複数列の繰り返し配列された浅溝隔離（ＳＴＩ）構造を形成し、ＳＴＩ構造を形成していない部分において、例えばイオン注入プロセスにより第２ドープ型の深ウェル領域（図示せず）を形成し、その後深ウェル領域の上部に第１ドープ型のウェル領域ＰＷを形成する。

【0081】

なお、図６に示す第２方向は、基板表面に沿って第１方向と直交する方向である。

【0082】

本開示の実施形態によれば、第１ドープ型はＰ型として限定されてもよく、第２ドープ型はＮ型として限定されてもよいが、当業者であれば、本開示がそれに限らず、第１ドープ型はＮ型であってもよく、その場合、第２ドープ型はＰ型であってもよいことを理解されたい。

【0083】

また、ステップＳ５０１では、図６の（ａ）に示すように、ウェル領域ＰＷの上面に、例えばイオン注入プロセスにより第１チャネル層を形成してもよい。後述するように、第１チャネル層の第１部分において、第１注入によりゲーティングトランジスタのチャンネル領域を形成し、第１チャネル層の第２部分において、第２注入により第１記憶トランジスタのソース領域及び第２記憶トランジスタのドレイン領域を形成する。第１チャネル層の第１部分及び第２部分を除く残りの部分は、第１記憶トランジスタ及び第２記憶トランジスタのチャンネル領域を形成するために使用される。

【0084】

その後、図５に示すステップＳ５０２では、図６（ｂ）に示すように、例えば堆積プロセスによって第１チャネル層上にゲート誘電体スタックＯＮＯを形成してもよい。このゲート誘電体スタックＯＮＯは、垂直方向に沿って順に積層された第１酸化物層、記憶媒体層及び第２酸化物層を有する。図５に示すステップＳ５０２では、図６の（ｂ）に示すように、例えば堆積プロセスによりゲート誘電体スタックＯＮＯ上に例えば多結晶シリコンの第１ゲート電極層Ｐｏｌｙ１及びハードマスク層ＨＭを順に形成してもよい。第１ゲート電極層Ｐｏｌｙ１は、第１記憶トランジスタ及び第２記憶トランジスタのゲート電極を形成するために使用される。

【0085】

その後、図５に示すステップＳ５０３では、図６の（ｃ）に示すように、ハードマスク層ＨＭ、第１ゲート電極層Ｐｏｌｙ１及びゲート誘電体スタックＯＮＯをフォトリソグラフィプロセスにより順にエッチングして、第１チャネル層の第１部分を露出させ、第１注入（例えばイオン注入プロセス）により第１チャネル層の第１部分をドーピングして、ゲーティングトランジスタのチャンネル領域を形成することができる。

【0086】

ここで、図４の（ｃ）とはことなり、図６の（ｃ）に示すように、図５に示すステップＳ５０３では、ハードマスク層ＨＭをエッチングして第１ゲート電極層Ｐｏｌｙ１上において、ゲーティングトランジスタと第１記憶トランジスタ及び第２記憶トランジスタとを隔離するための第１ハードマスク遮断部（即ち、図６の（ｃ）に示す第１自己位置合わせ側壁ハードマスク）を形成することもできることに留意されたい。例えば、第１ゲート電極層Ｐｏｌｙ１に対してパターニングを行ってハードマスク層ＨＭをエッチングし、続いて別のハードマスク層を堆積し、ハードマスク層を等方エッチングして、ゲーティングトランジスタと第１記憶トランジスタ及び第２記憶トランジスタとを隔離するための第１ハードマスク遮断部を第１ゲート電極層Ｐｏｌｙ１上に形成することができる。その後、第１ハードマスク遮断部を第１自己位置合わせ側壁ハードマスクとして、第１ゲート電極層Ｐｏｌｙ１及びゲート誘電体スタックＯＮＯを順に自己位置合わせし、エッチングして、第１チャネル層の第１部分を露出させる。その後、第１注入（例えばイオン注入プロセス）によって第１チャネル層の第１部分をドーピングして、ゲーティングトランジスタのチャンネル領域を形成する。

【0087】

その後、図５に示すステップＳ５０４では、図６（ｄ）に示すように、例えば堆積プロセス、自己位置合わせエッチングプロセス、及び化学的機械研削研磨プロセスを通じて、ゲーティングトランジスタのチャンネル領域上にゲーティングトランジスタの側壁隔離（即ち、第１隔離部及び第２隔離部）、ゲーティングトランジスタのゲート誘電体層Ｇｏｘ、及びゲーティングトランジスタのゲート電極を形成するための例えば多結晶シリコンの第２ゲート電極層Ｐｏｌｙ２を形成することができる。

【0088】

ここで、図４の（ｄ）とは異なり、図６の（ｄ）に示すように、図５に示すステップＳ５０４では、第１ハードマスク遮断部を利用して、庇部を有するゲーティングトランジスタのゲート電極を形成することもできることに留意されたい。

【0089】

その後、図５に示すステップＳ５０５では、図６の（ｅ）に示すように、ゲーティングトランジスタの対向する側でハードマスク層ＨＭを自己位置合わせして、第２ハードマスク遮断部を形成することができる。ステップＳ５０５は、図３及び図４に示すステップＳ３０５と同じであってもよいため、その詳細についてさらに説明しない。その後、第２ハードマスク遮断部を第２自己位置合わせ側壁ハードマスクとして使用し、第１ゲート電極層Ｐｏｌｙ１及びゲート誘電体スタックＯＮＯを順に自己位置合わせし、エッチングして、第１チャネル層の第２部分を露出させ、第２注入（例えばイオン注入プロセス）によって第１チャネル層の第２部分をドーピングして、第１記憶トランジスタのソース領域及び第２記憶トランジスタのドレイン領域（即ち、フラッシュメモリセルのソース及びドレイン）を形成する。

【0090】

その後、図５に示すステップＳ５０６では、図６の（ｆ）に示すように、接触孔を形成することによって、第１記憶トランジスタのソース領域に接続されるフラッシュメモリセルの第１電極と、第２記憶トランジスタのドレイン領域に接続されるフラッシュメモリセルの第２電極を形成することができる。また、ステップＳ５０６では、図６の（ｆ）に示すように、例えば貫通孔Ｖ１と金属線Ｍ１、Ｍ２を形成することによって、フラッシュメモリセルの外部接続を実現することもできる。

【0091】

当業者であれば、図５及び図６では、フラッシュメモリセルの外部接続を実現するために２つの層の金属Ｍ１及びＭ２を作製することを示しているが、本開示がそれに限定されないことを理解するであろう。当業者は、本開示の教示に基づいて、より多くの又はより少ない層の金属を使用して、フラッシュメモリセルの外部接続を実現することができる。

【0092】

本開示によるフラッシュメモリセルは、電力消費が低く、サイズが小さく、容量が大きいという技術的利点を有する。本開示によるフラッシュメモリセルは、より優れたプロセスサイズスケーラビリティ及びより高いアレイ集積密度を実現することができ、従来技術よりも低いコストを有する。

【0093】

図７は、本開示の実施形態によるフラッシュメモリセルＭＣ １００の等価回路図を示す。図８は、本開示の実施形態による第１記憶トランジスタＭＳ １１０に対して書き込み操作を実行する模式図を示す。図９は、本開示の実施形態による第２記憶トランジスタＭＤ １３０に対して書き込み操作を実行する模式図を示す。

【0094】

具体的には、図７に示すように、フラッシュメモリセルＭＣ １００は、順に直列接続された第１記憶トランジスタＭＳ １１０、ゲーティングトランジスタＭＧ １２０及び第２記憶トランジスタＭＤ １３０を含む。ゲーティングトランジスタＭＧ １２０は、第１記憶トランジスタＭＳ １１０と第２記憶トランジスタＭＤ １３０を隔離し、且つ第１記憶トランジスタＭＳ １１０及び第２記憶トランジスタＭＤ １３０に対してゲーティング操作を実行することができる。図７に示すように、第１記憶トランジスタＭＳ １１０のソース領域（即ち、第１電極Ｓ）、第１記憶トランジスタＭＳ １１０のゲート電極１１６、ゲーティングトランジスタＭＧ １２０のゲート電極１２３、第２記憶トランジスタＭＤ １３０のゲート電極１３６及び第２記憶トランジスタＭＤ １３０のドレイン領域（即ち、第２電極Ｄ）に印加する電圧を制御することによって、第１記憶トランジスタＭＳ １１０又は第２記憶トランジスタＭＤ １３０に対する書き込み操作をそれぞれ実現することができる。

【0095】

本開示の実施形態によれば、フラッシュメモリセルＭＣ １００に対して書き込み操作を実行するとき、フラッシュメモリセルＭＣ １００のＰウェル１０２を接地してもよい。

【0096】

具体的には、本開示の実施形態によれば、図８に示すように、フラッシュメモリセルＭＣ １００の第１記憶トランジスタＭＳ １１０に対して書き込み操作を実行するとき、第１書き込み電圧ＶＷ１を第１電極Ｓに印加し、第２書き込み電圧ＶＷ２を第２電極Ｄに印加し、第３書き込み電圧ＶＷ３を第１記憶トランジスタＭＳ １１０のゲート電極１１６に印加し、第４書き込み電圧ＶＷ４をゲーティングトランジスタＭＧ １２０のゲート電極１２３に印加し、第５書き込み電圧ＶＷ５を第２記憶トランジスタＭＤ １３０のゲート電極１３６に印加する。

【0097】

本開示の実施形態によれば、第１書き込み電圧ＶＷ１は予め設定された電圧よりも高く、該予め設定された電圧は、基板と第１記憶トランジスタＭＳ １１０のゲート誘電体スタック１１２との間の界面でのキャリアー障壁高さに基づいて予め設定されたものである。例えば、図１に示すフラッシュメモリセルＭＣ １００では、予め設定された電圧により、電子はＰ型チャンネル領域１１１と、ゲート誘電体スタック１１２における下部の第１酸化物層（トンネリング酸化物）１１３との間の界面での電子障壁を越えることができる。例えば、Ｐ型チャンネル領域１１１がシリコンを含み、第１酸化物層１１３が二酸化シリコンを含む場合、該障壁高さは３．２電子ボルト（ｅＶ）である。この場合、第１書き込み電圧ＶＷ１は、通常、３ボルト（Ｖ）よりも大きい。例えば、第１書き込み電圧ＶＷ１は、３Ｖ～６Ｖの範囲内であってもよい。本開示の実施形態によれば、第１書き込み電圧ＶＷ１は、外部の定電圧源によって供給されてもよい。

【0098】

本開示の実施形態によれば、第２書き込み電圧ＶＷ２は第２電源電圧ＶＳＳ以上であり、第２電源電圧ＶＳＳは接地電圧ＧＮＤであってもよい。また、本開示の実施形態によれば、第２書き込み電圧ＶＷ２は、定電流負荷により第２電源電圧ＶＳＳに接続される。

【0099】

本開示の実施形態によれば、第３書き込み電圧ＶＷ３は第１書き込み電圧ＶＷ１よりも高い。例えば、第３書き込み電圧ＶＷ３は、４Ｖ～１２Ｖの範囲内であってもよい。

【0100】

本開示の実施形態によれば、第４書き込み電圧ＶＷ４は第１電源電圧ＶＤＤ以下であり、第１電源電圧ＶＤＤは第２電源電圧ＶＳＳよりも高く、且つ０．８Ｖ～５Ｖの範囲内であってもよい。

【0101】

本開示の実施形態によれば、第１書き込み電圧ＶＷ１、第４書き込み電圧ＶＷ４及び第５書き込み電圧ＶＷ５は、第２書き込み電圧ＶＷ２よりも高い。例えば、第５書き込み電圧ＶＷ５は、３Ｖ～８Ｖの範囲内であってもよい。

【0102】

また、本開示の実施形態によれば、フラッシュメモリセルＭＣ １００の書き込み操作中、第１～第５書き込み電圧ＶＷ１～ＶＷ５により、第１記憶トランジスタＭＳ １１０、第２記憶トランジスタＭＤ １３０及びゲーティングトランジスタＭＧ １２０はいずれも導通する。

【0103】

同様に、本開示の実施形態によれば、図９に示すように、フラッシュメモリセルＭＣ １００の第２記憶トランジスタＭＤ １３０に対して書き込み操作を実行するとき、第２書き込み電圧ＶＷ２を第１電極Ｓに印加し、第１書き込み電圧ＶＷ１を第２電極Ｄに印加し、第５書き込み電圧ＶＷ５を第１記憶トランジスタＭＳ １１０のゲート電極１１６に印加し、第４書き込み電圧ＶＷ４をゲーティングトランジスタＭＧ １２０のゲート電極１２３に印加し、第３書き込み電圧ＶＷ３を第２記憶トランジスタＭＤ １３０のゲート電極１３６に印加する。

【0104】

このことからわかるように、フラッシュメモリセルＭＣ １００の対称構造により、第１記憶トランジスタＭＳ １１０及び第２記憶トランジスタＭＤ １３０の書き込み操作中に印加される各書き込み電圧ＶＷ１～ＶＷ５の間にも対称関係がある。従って、簡潔にするために、第２記憶トランジスタＭＤ １３０の書き込み操作中に印加される書き込み電圧については、ここでは繰り返し説明しない。

【0105】

本開示の実施形態によれば、上述した第１記憶トランジスタＭＳ １１０及び第２記憶トランジスタＭＤ １３０に対する書き込み操作は、低いゲート電圧のチャネルホット電子注入メカニズムを採用する。

【0106】

具体的には、第１記憶トランジスタＭＳ １１０を例にとると、第１記憶トランジスタＭＳ １１０に対して書き込み操作を実行するとき、ゲーティングトランジスタＭＧ １２０のゲート電極１２３は、その閾値電圧よりも若干高い第４書き込み電圧ＶＷ４が印加されるため、弱いオン導通状態にあり、フラッシュメモリセルＭＣ １００の導通電流（一般にマイクロアンペアレベル）が抑制され、ゲーティングトランジスタＭＧ １２０及び第２記憶トランジスタＭＤ １３０の直列チャネル（１２１と１３１）の電圧差を大幅に低減することができる。従って、フラッシュメモリセルＭＣ １１０の第１電極Ｓと第２電極Ｄとの間の電圧差ＶＷ１－ＶＷ２の大部分は、第１記憶トランジスタＭＳ １１０の導通チャンネル領域１１１に印加されるため、チャネルホット電子物理効果が発生し、そして、第１記憶トランジスタＭＳ １１０のゲート電極１１６に印加された第３書き込み電圧ＶＷ３の吸引によって、電子が記憶媒体層１１４に注入され、第１記憶トランジスタＭＳ １１０の閾値電圧が上昇する。

【0107】

特に、第１記憶トランジスタＭＳ １１０のゲート電極長さは、フラッシュメモリセルＭＣ １００の等価チャネル長さよりもはるかに短いため、第１記憶トランジスタＭＳ １１０の導通チャネルの横電場及びチャネルホット電子注入効率を大幅に増加することができる。

【0108】

従って、本開示の実施形態による書き込み方法は、既存のチャネルホット電子注入書き込み方法と比較して、操作電力消費が低く、書き込み速度が速いという利点を有し、並行に書き込むセルの数を増加させることでメモリデータの書き込みスループット（Ｗｒｉｔｅ Ｔｈｒｏｕｇｈ－Ｐｕｔ）を向上させることができる。

【0109】

対照的には、従来技術のＮＯＲ型フラッシュメモリセルがチャネルホット電子注入メカニズムを採用して書き込み操作を実行する場合、ソース（本願の第１電極Ｓに相当）が接地され、ドレイン（本願の第２電極Ｄに相当）には約４Ｖのドレイン電圧ＶＤが印加され、制御ゲート電極には６Ｖ～１０Ｖの高電圧が印加される。このとき、フラッシュメモリセルは、飽和導通状態にあり、百マイクロアンペアレベルのソース・ドレイン導通電流（ＩＤＳ）を有するため、書き込み電力消費が大きくなる。同時に、チャネルホット電子注入メカニズにより浮遊ゲートに浮遊ゲート電流（ＩＦＧ）が注入されるため、記憶トランジスタの閾値電圧が上昇する。チャネルホット電子効果のラッキー電子モデルによれば、浮遊ゲート注入電流ＩＦＧ＝ＩＤＳ×ＰＩＮＪ、ここで、ＰＩＮＪはドレイン端電場の影響を受ける注入確率である。書き込みが進むにつれて、浮遊ゲートに注入される電子電荷が多くなり、閾値電圧が上昇し、それによって浮遊ゲートの等価電位（ＶＦＧ）が低下する。浮遊ゲート電位が低下すると、ソース・ドレイン導通電流（ＩＤＳ）が減少し、ホット電子注入メカニズムの作用が低下する。しかしながら、低下した浮遊ゲート電位により、ドレイン飽和ピンチオフ電圧（ＶＤ，Ｓａｔ）も低下し、それによってピンチオフ領域の電場ＥＳＡＴ＝（ＶＤ－ＶＤ，ＳＡＴ）／ＬＳＡＴ（ここで、ＬＳＡＴは飽和ピンチオフ領域の長さ）が増加し、ホット電子注入メカニズムの作用が強くなる。

【0110】

図１０は、従来技術のチャネルホット電子書き込み操作中の浮遊ゲート注入電流ＩＦＧと浮遊ゲート電圧ＶＧとの間の関係のグラフを示す。図１０に示すように、従来技術のフラッシュメモリセルの浮遊ゲート注入電流ＩＦＧは、上記の２つの要因によって同時に影響を受け、最初に増加し、その後減少する傾向を示す。チャネルホット電子注入の非単調な変化傾向により、記憶セルの閾値変化は、書き込み時間に応じて離散的な変化を示すため、ドレイン及び制御ゲート電極の電圧又は書き込み時間を調整することによって書き込み閾値電圧を正確に制御することができず、その結果、フラッシュメモリセルアレイの書き込み閾値電圧が広範囲に分布する。

【0111】

従来技術における問題に対して、本開示の実施形態によれば、フラッシュメモリセルＭＣ １００の書き込み操作中、定電流負荷ＩＷＲの電流を制御することによって、フラッシュメモリセルＭＣ １００の第１電極Ｓと第２電極Ｄとの間で流れる電流ＩＤＳを制御することができる。

【0112】

図１１は、本開示の実施形態による第１記憶トランジスタＭＳ １１０に対して書き込み操作を実行する等価回路図を示す。

【0113】

図１１に示すように、本開示によるフラッシュメモリセルの書き込み方法は、外部に接続された定電流負荷の定電流ＩＷＲを調整することによって、書き込み時のフラッシュメモリセルの導通電流ＩＤＳ（即ち、フラッシュメモリセルＭＣ １００の第１電極Ｓと第２電極Ｄとの間で流れる電流）を正確に制御することができ、それによって、プログラミング閾値電圧を調整して、フラッシュメモリセルアレイの書き込み（プログラミング）閾値電圧の分布精度を高めるという目的を達成することができる。

【0114】

本開示の実施形態によれば、定電流負荷は電流ミラー回路によって実現できる。

【0115】

具体的には、第１記憶トランジスタＭＳ １１０に対する書き込み操作を例にとると、図１１に示すように、第１電極Ｓに例えば約４Ｖの定電圧ＶＷＲ（即ち、第１書き込み電圧ＶＷ１）を印加し、プルダウン機能を有する定電流負荷（定電流ＩＷＲを有する）を第２電極Ｄに接続して、第２電極Ｄでの電圧（即ち、第２書き込み電圧ＶＷ２）を０Ｖ～１Ｖの間、例えば約０．３Ｖにプルダウンする。また、第１記憶トランジスタＭＳ １１０のゲート電極１１６に例えば６Ｖの第３書き込み電圧ＶＷ３を印加し、ゲーティングトランジスタＭＧ １２０のゲート電極１２３に例えば１．２Ｖの第４書き込み電圧ＶＷ４を印加し、第２記憶トランジスタＭＤ １３０のゲート電極１３６に例えば５Ｖの第５書き込み電圧ＶＷ５を印加することによって、フラッシュメモリセルＭＣ １００の第１記憶トランジスタＭＳ １１０、第２記憶トランジスタＭＤ １３０及びゲーティングトランジスタＭＧ １２０をいずれも導通させる。

【0116】

また、ゲーティングトランジスタＭＧ １２０のゲート電圧ＶＷ４は低電圧であるため、ゲーティングトランジスタＭＧ １２０は低いゲート電圧飽和導通状態となるので、ゲーティングトランジスタＭＧ １２０の導通電流は、フラッシュメモリセルＭＣ １００全体の導通電流ＩＤＳを決定する。フラッシュメモリセルＭＣ １００の導通電流ＩＤＳが定電流負荷の定電流ＩＷＲよりも大きい場合、フラッシュメモリセルＭＣ １００の第２電極Ｄを充電してその電圧ＶＷ２を上昇させることによって、ゲーティングトランジスタＭＧ １２０のゲート導通電圧（ＶＧＳ＝ＶＷ４－ＶＷ２）を低下させて、導通電流ＩＤＳを低下させ、定電流負荷の定電流ＩＷＲに自己適応的に変化させることができる。逆に、フラッシュメモリセルＭＣ １００の導通電流ＩＤＳが定電流負荷の定電流ＩＷＲよりも小さい場合、フラッシュメモリセルＭＣ １００の第２電極Ｄが放電されてその電圧ＶＷ２が低下することで、ゲーティングトランジスタＭＧ １２０のゲート導通電圧（ＶＧＳ＝ＶＷ４－ＶＷ２）が上昇して、導通電流ＩＤＳが上昇し、定電流負荷の定電流ＩＷＲに自己適応的に変化する。

【0117】

この自己適応効果により、フラッシュメモリセルＭＣ １００のプログラミング中、導通電流ＩＤＳは常に定電流負荷の定電流ＩＷＲに等しく、フラッシュメモリセルＭＣ １００の閾値電圧、プロセス偏差などの要因の影響を受けない。また、チャネルホット電子注入メカニズムのラッキー電子モデルによれば、本開示によるフラッシュメモリセルＭＣ １００の書き込み操作中の導通電流ＩＤＳは一定であり、正確に制御可能であるため、ゲートプログラミング（書き込み）電流は、導通電流ＩＤＳ（恒等于定電流ＩＷＲ）に注入確率係数ＰＩＮＪを乗じたものとなり、即ち、定数として扱うことができ、それによってプログラミング閾値電圧の精度を大幅に向上させることができる。

【0118】

また、本開示の実施形態によるフラッシュメモリセルＭＣ １００の書き込み方法は、導通電流ＩＤＳを正確に制御することができ、プログラミング（書き込み）の閾値電圧を正確に制御することができるため、第１記憶トランジスタＭＳ １１０又は第２記憶トランジスタＭＤ １３０の多値プログラミング（書き込み）操作を実現することができる。

【0119】

本開示の実施形態によれば、フラッシュメモリセルＭＣ １００の書き込み操作中、定電流負荷の電流ＩＷＲの大きさを調整することによって、異なるデータ値を第１記憶トランジスタＭＳ １１０又は第２記憶トランジスタＭＤ １３０に書き込むことができる。

【0120】

また、フラッシュメモリセルＭＣ １００の書き込み操作中、第１書き込み電圧ＶＷ１の大きさ又は印加時間を調整することによって、異なるデータ値を第１記憶トランジスタＭＳ １１０又は第２記憶トランジスタＭＤ １３０に書き込むことができる。

【0121】

この点において、本開示による多値プログラミング操作の書き込みデータの論理値は、データのビット数によって決定される。例えば、書き込みデータのビット数が１である場合、書き込みデータは２つの論理値、即ち、０又は１を有し得、対応する記憶トランジスタは１つのプログラミング閾値電圧状態を有する。また、例えば、書き込みデータのビット数が２である場合、書き込みデータは４つの論理値、即ち、０、１、２、３を有し得、対応する記憶トランジスタは３つのプログラミング閾値電圧状態を有する必要がある。また、例えば、書き込みデータのビット数が３である場合、書き込みデータは８つの論理値、即ち、０～７を有し得、対応する記憶トランジスタは７つのプログラミング閾値電圧状態を有する必要がある。

【0122】

本開示の実施形態によれば、第１記憶トランジスタＭＳ １１０及び第２記憶トランジスタＭＤ １３０の異なる閾値電圧状態を設定することにより、第１記憶トランジスタＭＳ １１０及び第２記憶トランジスタＭＤ １３０に異なる論理値を記憶することができ、それによって多値プログラミングの機能を実現する。

【0123】

図１２は、本開示の一実施形態による第１記憶トランジスタＭＳ １１０の多値プログラミング操作の模式回路図を示す。

【0124】

図１２に示すように、本開示の一実施形態によれば、定電流負荷は、異なる書き込みデータの論理値に応じて異なる電流ＩＷＲ（ｉ）を印加して、異なるフラッシュメモリセルＭＣ １００の導通電流ＩＤＳ（ｉ）をもたらすことができる。これにより、第１記憶トランジスタＭＳ １１０は異なるプログラミング閾値電圧状態を有する。ここで、０≦ｉ≦Ｎ、Ｎは、書き込みデータの論理値の数を表す。

【0125】

また、図１３は、本開示の別の実施形態による第１記憶トランジスタＭＳ １１０の多値プログラミング操作の模式回路図を示す。

【0126】

図１３に示すように、本開示の別の実施形態によれば、外部の定電圧源は、第１記憶トランジスタＭＳ １１０が異なるプログラミング閾値電圧状態を有するように、異なる書き込みデータの論理値に応じてその定電圧ＶＷＲ（ｉ）（即ち、第１書き込み電圧ＶＷ１）の大きさを調整することができる。ここで、０≦ｉ≦Ｎ、Ｎは、書き込みデータの論理値の数を表す。この配置条件下で、ソース・ドレイン導通電流（ＩＤＳ）は一定のままであり、異なる電圧の大きさを印加することによってドレイン端電場を調整することができるため、異なる注入確率ＰＩＮＪ及び異なるプログラミング電流が得られ、そして異なるプログラミング閾値電圧状態が得られる。

【0127】

また、図１４は、本開示のまた別の実施形態による第１記憶トランジスタＭＳ １１０の多値プログラミング操作の模式回路図を示す。

【0128】

図１４に示すように、本開示の別の実施形態によれば、外部の定電圧源は、第１記憶トランジスタＭＳ １１０が異なるプログラミング閾値電圧状態を有するように、異なる書き込みデータの論理値に応じてその定電圧ＶＷＲ（Ｔｉ）（即ち、第１書き込み電圧ＶＷ１）の印加時間（即ち、電圧パルス幅）を調整することができる。ここで、０≦ｉ≦Ｎ、Ｎは、書き込みデータの論理値の数を表し、Ｔｉは、異なる電圧パルス幅を表す。この配置条件下で、プログラミング電流は一定のままであり、異なる電圧パルス幅を印加することにより、第１記憶トランジスタＭＳ １１０の蓄積電荷層に異なる電荷量を注入することができ、それによって異なるプログラミング閾値電圧状態を得ることができる。

【0129】

図１５は、本開示の実施形態による第１記憶トランジスタＭＳ １１０の多値プログラミング操作の模式図を示す。図１２に示すように、第１記憶トランジスタＭＳ １１０の３つの異なる閾値電圧ＶＴＳＷ１、ＶＴＳＷ２及びＶＴＳＷ３を設定することによって、第１記憶トランジスタＭＳ １１０に４つの論理値、即ち、０、１、２、３を記憶することができる。即ち、上記のＮの値は４となる。ここで、ＶＴＧは、ゲーティングトランジスタＭＧ １２０の閾値電圧を表し、ＶＴＳＥ及びＶＴＤＥはそれぞれ第１記憶トランジスタＭＳ １１０及び第２記憶トランジスタＭＤ １３０の消去状態下の閾値電圧を表す。

【0130】

同様に、図１６は、本開示の実施形態による第２記憶トランジスタＭＤ １３０の多値プログラミング操作の模式図を示す。図１３に示すように、第２記憶トランジスタＭＤ １３０の３つの異なる閾値電圧ＶＴＤＷ１、ＶＴＤＷ２及びＶＴＤＷ３を設定することによって、第２記憶トランジスタＭＤ １３０に４つの論理値、即ち、０、１、２、３を記憶することができる。ここで、ＶＴＧは、ゲーティングトランジスタＭＧ １２０の閾値電圧を表し、ＶＴＳＥ及びＶＴＤＥはそれぞれ第１記憶トランジスタＭＳ １１０及び第２記憶トランジスタＭＤ １３０の消去状態下の閾値電圧を表す。

【0131】

なお、図８及び図１５に示す第１記憶トランジスタＭＳ １１０の書き込み操作又は多値プログラミング操作中、第２記憶トランジスタＭＤ １３０は、消去状態に予め設定された。しかしながら、本開示の実施形態の原理によれば、第５書き込み電圧ＶＷ５で第２記憶トランジスタＭＤ １３０を完全導通状態にすることにより、第１記憶トランジスタＭＳ １１０の書き込み操作又は多値プログラミング操作は、第２記憶トランジスタＭＤ １３０の閾値電圧の影響を受けない、即ち、第１記憶トランジスタＭＳ １１０に対して書き込み操作又は多値プログラミング操作を実行するとき、第２記憶トランジスタＭＤ １３０も書き込み状態になる可能性がある。同様に、図９及び図１６に示す第２記憶トランジスタＭＤ １３０の書き込み操作又は多値プログラミング操作中、第１記憶トランジスタＭＳ １１０は、書き込み又は消去状態になる可能性がある。同様に、第１記憶トランジスタＭＳ １１０及び第２記憶トランジスタＭＤ １３０の書き込み操作又は多値プログラミング操作は、互いに順序制限されない。

【0132】

本開示の実施形態によれば、フラッシュメモリセルＭＣ １００の第１記憶トランジスタＭＳ １１０及び第２記憶トランジスタＭＤ １３０に、複数の論理値を有するデータを記憶することによって、記憶密度を向上させることができる。また、図１５及び図１６に示すように、フラッシュメモリセルＭＣ １００のゲーティングトランジスタＭＧ １２０は、第１記憶トランジスタＭＳ １１０と第２記憶トランジスタＭＤ １３０を隔離して、それらの間の相互影響を回避するため、より大きな記憶ウィンドウを取得することができ、ひいては、本開示による多値プログラミング操作は良好なデータ信頼性を有する。

【0133】

本開示の実施形態によれば、第１記憶トランジスタＭＳ １１０及び第２記憶トランジスタＭＤ １３０のプログラミング（書き込み）操作は別々に行われるため、それらに記憶される論理値の数は異なる場合がある。例えば、第１記憶トランジスタＭＳ １１０には１ビットのデータが記憶されてもよく、第２記憶トランジスタＭＤ １３０には少なくとも２ビットのデータが記憶されてもよい。

【0134】

本開示による多値プログラミング方法は、外部に接続された定電流負荷の定電流を調整することによって、より正確なプログラミング閾値電圧を得ることができ、それによって多値プログラミング操作の閾値分布特性及び信頼性が大幅に向上する。また、本開示による多値プログラミング方法は、異なる定電流負荷を使用して、異なるデータ論理値を同時に書き込むことができるため、記憶トランジスタのゲート書き込みパルス電圧の大きさ及びパルス数を増加させる既存のＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ）多値プログラミング方法と比較して、より高い多値プログラミング操作速度を実現することができる。

【0135】

図１７は、本開示の実施形態による、異なる定電流負荷の書き込み電流条件下でのプログラミング閾値電圧のプログラミング時間経過に伴う変化特性のグラフを示す。

【0136】

図１７において、横座標は、ナノ秒（ｎｓ）単位の時間（Ｔｉｍｅ）を表し、縦座標は、ボルト（Ｖ）単位の第１記憶トランジスタＭＳ １１０の閾値電圧の変化量ΔＶＴ，ＭＳを表す。図１７に示すように、本開示の実施形態によれば、各論理値００、０１、１０及び１１のための各プログラミング閾値電圧は、定電流負荷の書き込み電流ＩＳに実質的に比例するため、同じプログラミング時間で、比例したプログラミング閾値電圧状態を得ることができる。

【0137】

具体的には、本開示の実施形態によるフラッシュメモリセルＭＣ １００の多値書き込み方法は、以下の形式で実行されてもよい。フラッシュメモリセルＭＣ １００の第１記憶トランジスタＭＳ １１０に対して書き込み操作を実行するとき、第１書き込み電圧ＶＷ１を第１電極Ｓに印加し、第２書き込み電圧ＶＷ２を第２電極Ｄに印加し、第３書き込み電圧ＶＷ３を第１記憶トランジスタＭＳ １１０のゲート電極１１６に印加し、第４書き込み電圧ＶＷ４をゲーティングトランジスタＭＧ １２０のゲート電極１２３に印加し、第５書き込み電圧ＶＷ５を第２記憶トランジスタＭＤ １３０のゲート電極１３６に印加する。また、第１記憶トランジスタＭＳ １１０に書き込まれるデータの論理値に応じて、定電流負荷の電流ＩＷＲの大きさを設定して、対応するデータを第１記憶トランジスタＭＳ １１０に書き込む。フラッシュメモリセルＭＣ １００の第２記憶トランジスタＭＤ １３０の多値書き込み方法は、上述したフラッシュメモリセルＭＣ １００の第１記憶トランジスタＭＳ １１０の多値書き込み方法と同様であるため、簡潔にするために、本明細ではそれ以上詳しく説明しない。

【0138】

また、本開示の実施形態によるフラッシュメモリセルＭＣ １００の多値書き込み方法は、以下の形式で実行されてもよい。フラッシュメモリセルＭＣ １００の第１記憶トランジスタＭＳ １１０に対して書き込み操作を実行するとき、第１書き込み電圧ＶＷ１を第１電極Ｓに印加し、第２書き込み電圧ＶＷ２を第２電極Ｄに印加し、第３書き込み電圧ＶＷ３を第１記憶トランジスタＭＳ １１０のゲート電極１１６に印加し、第４書き込み電圧ＶＷ４をゲーティングトランジスタＭＧ １２０のゲート電極１２３に印加し、第５書き込み電圧ＶＷ５を第２記憶トランジスタＭＤ １３０のゲート電極１３６に印加する。また、第１記憶トランジスタＭＳ １１０に書き込まれるデータの論理値に応じて、第１書き込み電圧ＶＷ１の印加時間を設定して、対応するデータを第１記憶トランジスタＭＳ １１０に書き込む。フラッシュメモリセルＭＣ １００の第２記憶トランジスタＭＤ １３０の多値書き込み方法は、上述したフラッシュメモリセルＭＣ １００の第１記憶トランジスタＭＳ １１０の多値書き込み方法と同様であるため、簡潔にするために、本明細ではそれ以上詳しく説明しない。

【0139】

従来技術では、通常、ＩＳＰＰ方法を使用して多値プログラミング操作を実現する、即ち、記憶トランジスタのゲート電圧及びパルス数を徐々に増加させて、記憶トランジスタの異なる閾値電圧状態を設定することに留意されたい。しかしながら、このＩＳＰＰ多値プログラミング操作方法は、ＦＮ（Ｆｏｗｌｅｒ－Ｎｏｒｄｈｅｉｍ）トンネリング効果に基づいて書き込み操作を実行するＮＡＮＤ型フラッシュメモリセルにのみ適用でき、本明細書で説明された、チャネルホットキャリア注入メカニズムに基づくＮＯＲ型フラッシュメモリセルに応用できない。対照的に、上述したように、外部に接続された定電流負荷の定電流又は定電圧源の電圧印加時間を調整することによって、記憶トランジスタの異なる閾値電圧状態を正確に設定して、記憶トランジスタの多値書き込み操作を実現することができる。

【0140】

従って、当業者であれば、本開示のフラッシュメモリセルの書き込み方法（多値書き込み方法を含む）を図１に示すフラッシュメモリセルＭＣ １００に関連して上で説明したが、本開示のフラッシュメモリセルの書き込み方法は、図１に示すフラッシュメモリセルＭＣ １００に限定されないことを理解するはずである。当業者は、本開示の教示に基づいて、本開示のフラッシュメモリセルの書き込み方法を、例えば１つの記憶トランジスタのみを含むフラッシュメモリセル、又は１つの記憶トランジスタを使用して２ビットデータを記憶するフラッシュメモリセルなどの他のタイプのフラッシュメモリセルに適用することを想定することができ、これらの変形のすべては、本開示の範囲内に含まれるものとする。

【0141】

図７は、本開示の実施形態によるフラッシュメモリセルＭＣ １００の等価回路図を示す。図１８は、本開示の実施形態による、第１消去ステップを通じて第１記憶トランジスタＭＳ １１０に対して消去操作を実行する模式図を示す。図１９は、本開示の実施形態による、第１消去ステップを通じて第２記憶トランジスタＭＤ １３０に対して消去操作を実行する模式図を示す。

【0142】

具体的には、図７に示すように、フラッシュメモリセルＭＣ １００は、順に直列接続された第１記憶トランジスタＭＳ １１０、ゲーティングトランジスタＭＧ １２０及び第２記憶トランジスタＭＤ １３０を含む。ゲーティングトランジスタＭＧ １２０は、第１記憶トランジスタＭＳ １１０と第２記憶トランジスタＭＤ １３０を隔離し、且つ第１記憶トランジスタＭＳ １１０及び第２記憶トランジスタＭＤ １３０に対してゲーティング操作を実行することができる。図７に示すように、第１記憶トランジスタＭＳ １１０のソース領域（即ち、第１電極Ｓ）、第１記憶トランジスタＭＳ １１０のゲート電極１１６、ゲーティングトランジスタＭＧ １２０のゲート電極１２３、第２記憶トランジスタＭＤ １３０のゲート電極１３６及び第２記憶トランジスタＭＤ １３０のドレイン領域（即ち、第２電極Ｄ）に印加される電圧を制御することによって、第１記憶トランジスタＭＳ １１０又は第２記憶トランジスタＭＤ １３０に対する消去操作をそれぞれ実現することができる。

【0143】

本開示の実施形態によれば、フラッシュメモリセルＭＣ １００に対して消去操作を実行するとき、フラッシュメモリセルＭＣ １００のウェル領域ＰＷ １０２を接地してもよい。

【0144】

具体的には、本開示の実施形態によれば、図１８に示すように、第１消去ステップを通じてフラッシュメモリセルＭＣ １００の第１記憶トランジスタＭＳ １１０に対して消去操作を実行するとき、本開示による消去方法の第１消去ステップは、第２電源電圧ＶＳＳをウェル領域ＰＷ １０２に印加し、第１消去電圧ＶＥ１を第１電極Ｓに印加し、第２電源電圧ＶＳＳを第２電極Ｄに印加するか又は第２電極Ｄを浮遊させ（ＦＬＴ）、第２消去電圧ＶＥ２を第１記憶トランジスタＭＳ １１０のゲート電極１１６に印加し、第３消去電圧ＶＥ３をゲーティングトランジスタＭＧ １２０のゲート電極１２３に印加し、第２電源電圧ＶＳＳを第２記憶トランジスタＭＤ １３０のゲート電極１３６に印加するか又は第２記憶トランジスタＭＤ １３０のゲート電極１３６を浮遊させることを含む。例えば、第２電源電圧ＶＳＳは接地電圧、例えば０Ｖであってもよい。

【0145】

本開示の実施形態によれば、第１消去電圧ＶＥ１は予め設定された電圧ＶＰよりも高く、予め設定された電圧ＶＰは、基板と第１記憶トランジスタＭＳ １１０のゲート誘電体スタック１１２との間の界面でのキャリアー障壁高さに基づいて予め設定されたものである。例えば、図１に示すフラッシュメモリセルＭＣ １００では、予め設定された電圧ＶＰにより、正孔はＰ型チャンネル領域１１１と、ゲート誘電体スタック１１２における下部の第１酸化物層（トンネリング酸化物）１１３との間の界面での正孔障壁を越えることができる。例えば、Ｐ型チャンネル領域１１１がシリコンを含み、第１酸化物層１１３が二酸化シリコンを含む場合、該障壁高さは４．８電子ボルト（ｅＶ）である。この場合、第１消去電圧ＶＥ１は、通常、４ボルト（Ｖ）よりも大きい。例えば、第１消去電圧ＶＥ１は、３Ｖ～８Ｖの範囲内であってもよい。例えば、第１消去電圧ＶＥ１は４Ｖであってもよい。

【0146】

本開示の実施形態によれば、第２消去電圧ＶＥ２は第２電源電圧ＶＳＳ以下であり、第２電源電圧ＶＳＳは接地電圧ＧＮＤであってもよい。また、本開示の実施形態によれば、第２消去電圧ＶＥ２は、－８Ｖ～０Ｖの範囲内であってもよい。例えば、第２消去電圧は－６Ｖであってもよい。

【0147】

本開示の実施形態によれば、第３消去電圧ＶＥ３は第２電源電圧ＶＳＳ以下であってもよい。

【0148】

同様に、本開示の実施形態によれば、図１９に示すように、第１消去ステップを通じてフラッシュメモリセルＭＣ １００の第２記憶トランジスタＭＤ １３０に対して消去操作を実行するとき、本開示による消去方法の第１消去ステップは、第２電源電圧ＶＳＳを第１電極Ｓに印加するか又は第１電極Ｓを浮遊させ、第１消去電圧ＶＥ１を第２電極Ｄに印加し、第２電源電圧ＶＳＳを第１記憶トランジスタＭＳ １１０のゲート電極１１６に印加するか又は第１記憶トランジスタＭＳ １１０のゲート電極１１６を浮遊させ、第３消去電圧ＶＥ３をゲーティングトランジスタＭＧ １２０のゲート電極１２３に印加し、第２消去電圧ＶＥ２を第２記憶トランジスタＭＤ １３０のゲート電極１３６に印加することを含む。

【0149】

このことからわかるように、フラッシュメモリセルＭＣ １００の対称構造により、第１消去ステップで第１記憶トランジスタＭＳ １１０及び第２記憶トランジスタＭＤ １３０を消去する際に印加される各消去電圧ＶＥ１～ＶＷ３の間にも対称関係がある。従って、簡潔にするために、第２記憶トランジスタＭＤ １３０の消去操作中に印加される消去電圧については、ここでは繰り返し説明しない。

【0150】

また、本開示の実施形態によれば、第２消去ステップを通じてフラッシュメモリセルＭＣ １００の第１記憶トランジスタＭＳ １１０及び第２記憶トランジスタＭＤ １３０に対して同時に消去操作を実行することもできる。

【0151】

図２０は、本開示の実施形態による、第２消去ステップを通じてフラッシュメモリセルに対して消去操作を実行する模式図を示す。

【0152】

本開示の実施形態によれば、図２０に示すように、同時に第２消去ステップを通じて第１記憶トランジスタＭＳ １１０及び第２記憶トランジスタＭＤ １３０に対して消去操作を実行するとき、本開示による消去方法の第２消去ステップは、第２電源電圧ＶＳＳをウェル領域ＰＷ １０２に印加し、第１消去電圧ＶＥ１を第１電極Ｓ及び第２電極Ｄに印加し、第３消去電圧ＶＥ３をゲーティングトランジスタＭＧ １２０のゲート電極１２３に印加し、前記第２消去電圧ＶＥ２を第１記憶トランジスタＭＳ １１０のゲート電極１１６及び第２記憶トランジスタＭＤ １３０のゲート電極１３６に印加することを含む。

【0153】

本開示の実施形態によれば、上述した第１消去ステップ及び第２消去ステップを通じて第１記憶トランジスタＭＳ １１０及び第２記憶トランジスタＭＤ １３０に対して実行する消去操作は、バンド間トンネリングホットキャリア注入メカニズムを採用する。第１記憶トランジスタＭＳ １１０に対して消去操作を実行することを例にとると、フラッシュメモリセルＭＣ １００の第１電極Ｓでの接合は、高電圧逆バイアス状態にあるため、ゲート電極１１６に印加される第２消去電圧ＶＥ２（負のゲート電圧）の作用下で、該接合の空乏領域にバンド間トンネリングの物理的メカニズムが発生する。バンド間トンネリングによって生成されたホット正孔は、例えば窒化シリコンの記憶媒体層１１４に注入される。該ホット正孔は、フラッシュメモリセルＭＣ １００の書き込み（プログラミング）操作中に蓄積された電子を中和することができ、第１記憶トランジスタＭＳ １１０の閾値電圧を低下させる。また、このときのフラッシュメモリセルＭＣ １００はオフ状態にあるため、該消去操作によって導通電流は生じないので、本開示によるフラッシュメモリセルの該消去方法は、電力消費が低いという利点を有する。

【0154】

本開示の実施形態によれば、本開示によるフラッシュメモリセルの消去方法の第３消去ステップを通じて、フラッシュメモリセルＭＣ １００に対して消去操作を実行することもできる。図２１は、本開示の実施形態による、第３消去ステップを通じて第１記憶トランジスタＭＳ １１０に対して消去操作を実行する模式図を示す。図２２は、本開示の実施形態による、第３消去ステップを通じて第２記憶トランジスタＭＤ １３０に対して消去操作を実行する模式図を示す。

【0155】

具体的には、本開示の実施形態によれば、図２１に示すように、第３消去ステップを通じてフラッシュメモリセルＭＣ １００の第１記憶トランジスタＭＳ １１０に対して消去操作を実行するとき、本開示による消去方法の第３消去ステップは、第４消去電圧ＶＥ４をウェル領域ＰＷ １０２及び第１電極Ｓに印加し、第４消去電圧ＶＥ４を第２電極Ｄに印加するか又は第２電極Ｄを浮遊させ、第５消去電圧ＶＥ５を第１記憶トランジスタＭＳ １１０のゲート電極１１６に印加し、第２電源電圧ＶＳＳをゲーティングトランジスタＭＧ １２０のゲート電極１２３に印加し、第２電源電圧ＶＳＳを第２記憶トランジスタＭＤ １３０のゲート電極１３６に印加するか又は第２記憶トランジスタＭＤ １３０のゲート電極１３６を浮遊させることを含む。

【0156】

本開示の実施形態によれば、第４消去電圧ＶＥ４は、第２電源電圧ＶＳＳ以上であってもよく、且つ０ Ｖ～２０ Ｖの範囲内である。例えば、第４消去電圧ＶＥ４は６Ｖであってもよい。また、本開示の実施形態によれば、第５消去電圧ＶＥ５は、第２電源電圧ＶＳＳ以下であってもよく、且つ－１０ Ｖ～０ Ｖの範囲内である。例えば、第５消去電圧ＶＥ５は－６Ｖであってもよい。

【0157】

また、本開示の実施形態によれば、図２２に示すように、第３消去ステップを通じてフラッシュメモリセルＭＣ １００の第２記憶トランジスタＭＤ １３０に対して消去操作を実行するとき、本開示による消去方法の第３消去ステップは、第４消去電圧ＶＥ４を第１電極Ｓに印加するか又は第１電極Ｓを浮遊させ、第４消去電圧ＶＥ４をウェル領域ＰＷ １０２及び第２電極Ｄに印加し、第２電源電圧ＶＳＳを第１記憶トランジスタＭＳ １１０のゲート電極１１６に印加するか又は第１記憶トランジスタＭＳ １１０のゲート電極１１６を浮遊させ、第２電源電圧ＶＳＳをゲーティングトランジスタＭＧ １２０のゲート電極１２３に印加し、第５消去電圧ＶＥ５を第２記憶トランジスタＭＤ １３０のゲート電極１３６に印加することを含む。

【0158】

このことからわかるように、フラッシュメモリセルＭＣ １００の対称構造により、第１消去ステップで第１記憶トランジスタＭＳ １１０及び第２記憶トランジスタＭＤ １３０を消去する際に印加される各消去電圧ＶＥ５とＶＷ４の間にも対称関係がある。従って、簡潔にするために、第２記憶トランジスタＭＤ １３０の消去操作中に印加される消去電圧については、ここでは繰り返し説明しない。

【0159】

また、本開示の実施形態によれば、第４消去ステップを通じてフラッシュメモリセルＭＣ １００の第１記憶トランジスタＭＳ １１０及び第２記憶トランジスタＭＤ １３０に対して同時に消去操作を実行することもできる。本開示の実施形態によれば、同時に第１記憶トランジスタＭＳ １１０及び第２記憶トランジスタＭＤ １３０に対して消去操作を実行するとき、本開示による消去方法の第４消去ステップは、第４消去電圧ＶＥ４をウェル領域ＰＷ １０２、第１電極Ｓ及び第２電極Ｄに印加し、第２電源電圧ＶＳＳをゲーティングトランジスタＭＧ １２０のゲート電極１２３に印加し、第２消去電圧ＶＥ２を第１記憶トランジスタＭＳ １１０のゲート電極１１６及び第２記憶トランジスタＭＤ １３０のゲート電極１３６に印加することを含む。

【0160】

本開示の実施形態によれば、上述した第３消去ステップ及び第４消去ステップを通じて第１記憶トランジスタＭＳ １１０及び第２記憶トランジスタＭＤ １３０に対して実行する消去操作は、ＦＮ（Ｆｏｗｌｅｒ－Ｎｏｒｄｈｅｉｍ）トンネリングメカニズムを採用する。第１記憶トランジスタＭＳ １１０に対して消去操作を実行することを例にとると、比較的高い電圧の第４消去電圧ＶＥ４をフラッシュメモリセルＭＣ １００の第１電極Ｓ及びウェル領域ＰＷ １０２（基板）に印加し、負電圧又は接地電圧の第５消去電圧ＶＥ５を第１記憶トランジスタＭＳ １１０のゲート電極１１６（制御ゲート）に印加し、ゲート逆電場の作用下で、記憶媒体層１１４に蓄積された書き込まれた電子電荷は、ＦＮトンネリングメカニズムで基板によって引き出され、それによって第１記憶トランジスタＭＳ １１０の閾値電圧が低下する。また、このときのフラッシュメモリセルＭＣ １００はオフ状態にあり、その第１電極Ｓと第２電極Ｄとの間に電圧差がないため、該消去操作によって導通電流は生じないので、本開示によるフラッシュメモリセルの該消去方法は、電力消費が低いという利点を有する。

【0161】

なお、本開示によるＦＮトンネリングメカニズムに基づく第３消去ステップ及び第４消去ステップの消去操作は、バンド間トンネリングホット正孔注入メカニズムに基づく消去操作と比較して、操作電流がより低いため、消去操作を同時に実行するようにより多くの行のフラッシュメモリセルに適用できるので、より大きい容量のフラッシュメモリセルアレイの消去操作をサポートすることができる。しかしながら、書き込まれた（プログラミングされた）電子電荷の、例えば窒化シリコンの記憶媒体層におけるトラップ捕獲メカニズムにより、トラップ電子は縦方向の逆電場によって励起されて電子トラップから離れて基板にトンネリング注入されることが困難である。このように、ＦＮトンネリングメカニズムに基づく第３消去ステップ及び第４消去ステップの消去操作は、バンド間トンネリングホットキャリア注入メカニズムに基づく第１消去ステップ及び第２消去ステップの消去操作と比較して、消去電圧がより高く、操作速度がより遅く、消去ウィンドウがより小さい。

【0162】

バンド間トンネリングホットキャリア注入メカニズムに基づく第１消去ステップ及び第２消去ステップの消去操作、及びＦＮトンネリングメカニズムに基づく第３消去ステップ及び第４消去ステップの消去操作の性質を考慮すると、本開示の実施形態によれば、フラッシュメモリセルの消去方法は、まず前記第３消去ステップ又は前記第４消去ステップを通じて前記フラッシュメモリセルに対して消去操作を実行し、その後前記第１消去ステップ又は前記第２消去ステップを通じて前記フラッシュメモリセルに対して消去操作を実行することを含んでもよい。

【0163】

好ましくは、図２３に示すように、まず、ＦＮトンネリングメカニズムに基づく第４消去ステップを用いて、フラッシュメモリセルに対して消去操作を実行することで、ＦＮトンネリングメカニズムの操作電流が小さいという特点を利用し、同時に比較的多いフラッシュメモリセルを選択して消去操作を実行して、選択された消去されるフラッシュメモリセル（記憶トランジスタ）の閾値電圧を比較的低い状態に消去する。次に、図２０に示すように、バンド間トンネリングホットキャリア注入メカニズムに基づく第２消去ステップを用いて、フラッシュメモリセルに対して消去操作を実行することで、注入された正孔の中和作用を利用して、選択された消去されるフラッシュメモリセル（記憶トランジスタ）をさらに低い閾値電圧状態に消去する。

【0164】

本開示の実施形態による複数のステップを組み合わせた消去方法によれば、第１消去ステップ又は第２消去ステップと、第３消去ステップ又は第４消去ステップとを組み合わせて、消去電圧を低下させ消去時間を短縮するとともに、より低い消去閾値電圧を得ることができ、それによって消去操作速度が向上し、フラッシュメモリセルの消去操作の閾値電圧ウィンドウ及び記憶の信頼性が向上する。

【0165】

当業者であれば、本開示のフラッシュメモリセルの消去方法を図１に示すフラッシュメモリセルＭＣ １００に関連して上で説明したが、本開示のフラッシュメモリセルの消去方法は、図１に示すフラッシュメモリセルＭＣ １００に限定されないことを理解するはずである。当業者は、本開示の教示に基づいて、本開示のフラッシュメモリセルの消去方法を、例えば１つの記憶トランジスタのみを含むフラッシュメモリセル、又は１つの記憶トランジスタを使用して２ビットデータを記憶するフラッシュメモリセルなどの他のタイプのフラッシュメモリセルに適用することを想定することができ、これらの変形のすべては、本開示の範囲内に含まれるものとする。

【0166】

本開示は、以下の案を含んでもよいが、これらの案に限定されない。

【0167】

案１． フラッシュメモリセルの消去方法であって、第１消去ステップ及び第２消去ステップを順に実行することを含む。
前記第１消去ステップは、ＦＮトンネリングメカニズムによって、前記フラッシュメモリセルに対して消去操作を実行する。
前記第２消去ステップは、バンド間トンネリングホットキャリア注入メカニズムによって、前記フラッシュメモリセルに対して消去操作を実行する。

【0168】

案２． 案１に記載の消去方法によれば、前記フラッシュメモリセルは、
深ウェル領域、及び深ウェル領域上に設置されたウェル領域を含む基板と、
前記ウェル領域上に設置され、第１データを記憶するように配置された第１記憶トランジスタと、
前記ウェル領域上に設置され、第２データを記憶するように配置された第２記憶トランジスタと、
前記ウェル領域上において水平方向に沿って前記第１記憶トランジスタと前記第２記憶トランジスタとの間に設置され、前記第１記憶トランジスタと前記第２記憶トランジスタを離隔し、且つ前記第１記憶トランジスタと前記第２記憶トランジスタに対してゲーティング操作を実行するように配置されたゲーティングトランジスタと、を含み、
前記第１記憶トランジスタ、前記ゲーティングトランジスタ、及び前記第２記憶トランジスタは順に直列接続され、
前記第１記憶トランジスタのソース領域は前記フラッシュメモリセルの第１電極に接続され、前記第２記憶トランジスタのドレイン領域は前記フラッシュメモリセルの第２電極に接続される。

【0169】

案３． 案１に記載の消去方法によれば、
前記第２消去ステップは、
第２電源電圧を前記ウェル領域に印加し、第１消去電圧を前記第１電極に印加し、第２電源電圧を前記第２電極に印加するか又は前記第２電極を浮遊させ、第２消去電圧を前記第１記憶トランジスタのゲート電極に印加し、第３消去電圧を前記ゲーティングトランジスタのゲート電極に印加し、前記第２電源電圧を前記第２記憶トランジスタのゲート電極に印加するか又は前記第２記憶トランジスタのゲート電極を浮遊させることによって、前記第１記憶トランジスタに対して消去操作を実行するステップと、
第２電源電圧を前記ウェル領域に印加し、前記第２電源電圧を前記第１電極に印加するか又は前記第１電極を浮遊させ、前記第１消去電圧を前記第２電極に印加し、前記第２電源電圧を前記第１記憶トランジスタのゲート電極に印加するか又は前記第１記憶トランジスタのゲート電極を浮遊させ、前記第３消去電圧を前記ゲーティングトランジスタのゲート電極に印加し、前記第２消去電圧を前記第２記憶トランジスタのゲート電極に印加することによって、前記第２記憶トランジスタに対して消去操作を実行するステップと、を含み、
前記第１消去電圧は予め設定された電圧よりも高く、前記第２消去電圧は前記第２電源電圧以下であり、前記第３消去電圧は前記第２電源電圧以下であり、
前記予め設定された電圧は、前記基板と、前記第１記憶トランジスタ及び前記第２記憶トランジスタのゲート誘電体スタックとの間の界面でのキャリアー障壁高さに基づいて予め設定されたものである。

【0170】

案４． 案１に記載の消去方法によれば、
前記第２消去ステップは、第２電源電圧を前記ウェル領域に印加し、第１消去電圧を前記第１電極及び前記第２電極に印加し、第３消去電圧を前記ゲーティングトランジスタのゲート電極に印加し、第２消去電圧を前記第１記憶トランジスタ及び前記第２記憶トランジスタのゲート電極に印加することによって、同時に前記第１記憶トランジスタ及び前記第２記憶トランジスタに対して消去操作を実行するステップを含む。
前記第１消去電圧は予め設定された電圧よりも高く、前記第２消去電圧は前記第２電源電圧以下であり、前記第３消去電圧は前記第２電源電圧以下であり、
前記予め設定された電圧は、前記基板と、前記第１記憶トランジスタ及び前記第２記憶トランジスタのゲート誘電体スタックとの間の界面でのキャリアー障壁高さに基づいて予め設定されたものである。

【0171】

案５．案３又は４に記載の消去方法によれば、
前記第２電源電圧は接地電圧であり、
前記第１消去電圧は３Ｖ～８Ｖの範囲内であり、
前記第２消去電圧は－８Ｖ～０Ｖの範囲内である。

【0172】

案６． 案１に記載の消去方法によれば、
前記第１消去ステップは、
第４消去電圧を前記ウェル領域及び前記第１電極に印加し、前記第４消去電圧を前記第２電極に印加するか又は前記第２電極を浮遊させ、第５消去電圧を前記第１記憶トランジスタのゲート電極に印加し、第２電源電圧を前記ゲーティングトランジスタのゲート電極に印加し、前記第２電源電圧を前記第２記憶トランジスタのゲート電極に印加するか又は前記第２記憶トランジスタのゲート電極を浮遊させることによって、前記第１記憶トランジスタに対して消去操作を実行するステップと、
前記第４消去電圧を前記第１電極に印加するか又は前記第１電極を浮遊させ、前記第４消去電圧を前記ウェル領域及び前記第２電極に印加し、前記第２電源電圧を前記第１記憶トランジスタのゲート電極に印加するか又は前記第１記憶トランジスタのゲート電極を浮遊させ、前記第２電源電圧を前記ゲーティングトランジスタのゲート電極に印加し、前記第５消去電圧を前記第２記憶トランジスタのゲート電極に印加することによって、前記第２記憶トランジスタに対して消去操作を実行するステップと、を含み、
前記第２電源電圧は接地電圧であり、前記第４消去電圧は０Ｖ～２０Ｖの範囲内であり、前記第５消去電圧は－１０Ｖ～０Ｖの範囲内である。

【0173】

案７． 案１に記載の消去方法によれば、
前記第１消去ステップは、前記第４消去電圧を前記ウェル領域、前記第１電極及び前記第２電極に印加し、前記第２電源電圧を前記ゲーティングトランジスタのゲート電極に印加し、前記第５消去電圧を前記第１記憶トランジスタ及び前記第２記憶トランジスタのゲート電極に印加することによって、同時に前記第１記憶トランジスタ及び前記第２記憶トランジスタに対して消去操作を実行するステップを含み、
前記第２電源電圧は接地電圧であり、前記第４消去電圧は０Ｖ～２０Ｖの範囲内であり、前記第５消去電圧は－１０Ｖ～０Ｖの範囲内である。

【0174】

本開示は、本開示の実施形態を参照して説明されてきたが、当業者は、添付の特許請求の範囲に記載された本開示の精神及び範囲から逸脱することなく、様々な修正及び変更が可能であることを理解するであろう。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【国際調査報告】