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特表2024-532600フラッシュメモリアレイならびにその書き込み方法及び消去方法

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-09-05

(54)【発明の名称】フラッシュメモリアレイならびにその書き込み方法及び消去方法

(51)【国際特許分類】

H10B 41/30 20230101AFI20240829BHJP

H01L 21/336 20060101ALI20240829BHJP

G11C 16/04 20060101ALI20240829BHJP

G11C 16/10 20060101ALI20240829BHJP

G11C 16/14 20060101ALI20240829BHJP

【ＦＩ】

H10B41/30

H01L29/78 371

G11C16/04 140

G11C16/10 140

G11C16/14 100

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024536347

(86)(22)【出願日】2022-08-25

(85)【翻訳文提出日】2024-02-22

(86)【国際出願番号】 CN2022114959

(87)【国際公開番号】W WO2023025261

(87)【国際公開日】2023-03-02

(31)【優先権主張番号】202110989487.0

(32)【優先日】2021-08-26

(33)【優先権主張国・地域又は機関】CN

(31)【優先権主張番号】202110988661.X

(32)【優先日】2021-08-26

(33)【優先権主張国・地域又は機関】CN

(31)【優先権主張番号】202110987921.1

(32)【優先日】2021-08-26

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】524071850

【氏名又は名称】北京磐芯微電子科技有限公司

【氏名又は名称原語表記】ＢＥＩＪＩＮＧＰＡＮＸＩＮＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣＳＴＥＣＨＮＯＬＯＧＹＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｒｏｏｍ１５０９Ｂ，ＱｕａｎｔｕｍＧｉｎｚａ，Ｎｏ．２３，ＺｈｉｃｈｕｎＲｏａｄ，ＨａｉｄｉａｎＤｉｓｔｒｉｃｔＢｅｉｊｉｎｇ１００１９１，Ｃｈｉｎａ

(74)【代理人】

【識別番号】110002262

【氏名又は名称】ＴＲＹ国際弁理士法人

(72)【発明者】

【氏名】蒋家勇

(72)【発明者】

【氏名】石振東

【テーマコード（参考）】

5B225

5F083

5F101

【Ｆターム（参考）】

5B225DB22

5B225DC02

5B225DC12

5B225EB02

5B225FA06

5F083EP02

5F083EP23

5F083EP33

5F083EP34

5F083EP42

5F083EP47

5F083EP48

5F083EP77

5F083ER03

5F083ER09

5F083ER10

5F083ER14

5F083ER19

5F083ER22

5F083GA02

5F083JA03

5F083JA05

5F083JA19

5F083JA32

5F083JA36

5F083JA37

5F083JA39

5F083JA40

5F083KA01

5F083KA05

5F083LA12

5F083LA16

5F083MA06

5F083MA16

5F083MA19

5F101BA02

5F101BB03

5F101BC02

5F101BD22

5F101BD33

5F101BE07

(57)【要約】

本開示は、フラッシュメモリアレイならびにその書き込み方法及び消去方法を提供する。本開示によるフラッシュメモリアレイは、行方向及び行方向と直交する列方向に沿って配列された複数のフラッシュメモリセルと、行方向に沿って延びる複数のワード線セットと、列方向に沿って延びる複数のビット線セットと、を含む。ワード線セットとビット線セットとの交点には、フラッシュメモリセルペアが設けられる。前記フラッシュメモリセルペアは、行方向に隣接し同一のビット線セットを共有する第１フラッシュメモリセル及び第２フラッシュメモリセルを含む。本開示によるフラッシュメモリアレイは、アレイのサイズを増大させることなく、ビット線の配置密度を高めることができ、ビット線寄生抵抗を低減することができる。また、従来技術のフラッシュメモリアレイと比較して、本開示によるフラッシュメモリアレイは、より優れたプロセス互換性及び微縮特性も有する。本開示のフラッシュメモリアレイの書き込み方法は、操作電力消費が低く、プログラミング速度が速いという利点を有し、並列書き込みのフラッシュメモリセルの数を増やすのに役立ち、それによってメモリデータ書き込みスループット率が増加する。本開示のフラッシュメモリアレイの消去方法は、閾値電圧ウィンドウを改善し、記憶の信頼性を向上させることができるとともに、操作電力消費が低く、消去速度が速いという利点を有する。

【特許請求の範囲】

【請求項1】

フラッシュメモリアレイであって、
行方向及び前記行方向と直交する列方向に沿って配列された複数のフラッシュメモリセルと、
前記行方向に沿って延びる複数のワード線セットと、
前記列方向に沿って延びる複数のビット線セットと、を含み、
前記ワード線セットと前記ビット線セットとの交点には、フラッシュメモリセルペアが設けられ、前記フラッシュメモリセルペアは、前記行方向に隣接し同一のビット線セットを共有する第１フラッシュメモリセル及び第２フラッシュメモリセルを含む、ことを特徴とするフラッシュメモリアレイ。

【請求項2】

前記第１フラッシュメモリセル及び前記第２フラッシュメモリセルのそれぞれは、前記列方向に順に直列接続された第１記憶トランジスタ、ゲーティングトランジスタ及び第２記憶トランジスタを含み、
前記第１フラッシュメモリセル及び前記第２フラッシュメモリセルのそれぞれにおいて、前記第１記憶トランジスタのソース領域は該フラッシュメモリセルの第１電極に接続され、前記第２記憶トランジスタのドレイン領域は該フラッシュメモリセルの第２電極に接続される、ことを特徴とする請求項１に記載のフラッシュメモリアレイ。

【請求項3】

各ビット線セットは、第１ビット線、中間ビット線及び第２ビット線を含み、前記第１ビット線は、前記フラッシュメモリセルペアの第１フラッシュメモリセルの第１電極に接続され、前記第２ビット線は、前記フラッシュメモリセルペアの第２フラッシュメモリセルの第２電極に接続され、前記中間ビット線は、前記第１フラッシュメモリセルの第２電極及び前記第２フラッシュメモリセルの第１電極に接続される、ことを特徴とする請求項２に記載のフラッシュメモリアレイ。

【請求項4】

各ビット線セットは、第１ビット線、中間ビット線及び第２ビット線を含み、前記第１ビット線は、前記フラッシュメモリセルペアの第１フラッシュメモリセルの第２電極に接続され、前記第２ビット線は、前記フラッシュメモリセルペアの第２フラッシュメモリセルの第２電極に接続され、前記中間ビット線は、前記第１フラッシュメモリセルの第１電極及び前記第２フラッシュメモリセルの第１電極に接続される、ことを特徴とする請求項２に記載のフラッシュメモリアレイ。

【請求項5】

各ワード線セットは、前記行方向に沿って延びる第１制御線、ワード線及び第２制御線を含み、前記第１制御線は、前記第１記憶トランジスタのゲート電極に接続され、前記ワード線は、前記ゲーティングトランジスタのゲート電極に接続され、前記第２制御線は、前記第２記憶トランジスタのゲート電極に接続される、ことを特徴とする請求項３又は４に記載のフラッシュメモリアレイ。

【請求項6】

前記列方向に隣接する２つの第１制御線は、第１共通制御線を介して互いに接続され、
前記列方向に隣接する２つの第２制御線は、第２共通制御線を介して互いに接続される、ことを特徴とする請求項５に記載のフラッシュメモリアレイ。

【請求項7】

前記第１制御線、前記ワード線及び前記第２制御線は、多結晶シリコン、珪化物、金属ゲートのうちの少なくとも１つで形成される、ことを特徴とする請求項５に記載のフラッシュメモリアレイ。

【請求項8】

前記第１共通制御線及び前記第２共通制御線は金属層で形成される、ことを特徴とする請求項６に記載のフラッシュメモリアレイ。

【請求項9】

前記中間ビット線は第１金属層で形成され、
前記第１ビット線及び前記第２ビット線は、前記第１金属層とは異なる第２金属層で形成される、ことを特徴とする請求項３又は４に記載のフラッシュメモリアレイ。

【請求項10】

前記中間ビット線は、前記列方向に延びる第１部分と、前記行方向に延びる第２部分を含み、
前記第１ビット線及び前記第２ビット線は、前記列方向に延びる、ことを特徴とする請求項９に記載のフラッシュメモリアレイ。

【請求項11】

請求項１～１０のいずれか一項に記載のフラッシュメモリアレイの書き込み方法であって、
第１書き込み電圧を前記第１ビット線に印加し、第２書き込み電圧を前記中間ビット線及び前記第２ビット線に印加し、第３書き込み電圧を前記第１制御線に印加し、第４書き込み電圧を前記ワード線に印加し、第５書き込み電圧を前記第２制御線に印加することによって、前記第１フラッシュメモリセルの第１記憶トランジスタに対して書き込み操作を実行するステップと、
前記第２書き込み電圧を前記第１ビット線に印加し、前記第１書き込み電圧を前記中間ビット線及び前記第２ビット線に印加し、前記第５書き込み電圧を前記第１制御線に印加し、前記第４書き込み電圧を前記ワード線に印加し、前記第３書き込み電圧を前記第２制御線に印加することによって、前記第１フラッシュメモリセルの第２記憶トランジスタに対して書き込み操作を実行するステップと、
第１書き込み電圧を前記第１ビット線及び前記中間ビット線に印加し、第２書き込み電圧を前記第２ビット線に印加し、第３書き込み電圧を前記第１制御線に印加し、第４書き込み電圧を前記ワード線に印加し、第５書き込み電圧を前記第２制御線に印加することによって、前記第２フラッシュメモリセルの第１記憶トランジスタに対して書き込み操作を実行するステップと、
前記第２書き込み電圧を前記第１ビット線及び前記中間ビット線に印加し、前記第１書き込み電圧を前記第２ビット線に印加し、前記第５書き込み電圧を前記第１制御線に印加し、前記第４書き込み電圧を前記ワード線に印加し、前記第３書き込み電圧を前記第２制御線に印加することによって、前記第２フラッシュメモリセルの第２記憶トランジスタに対して書き込み操作を実行するステップと、を含み、
前記第４書き込み電圧は第１電源電圧以下であり、前記第２書き込み電圧は第２電源電圧以上であり、前記第１書き込み電圧は予め設定された電圧よりも高く、前記第３書き込み電圧は前記第１書き込み電圧よりも高く、
前記第１電源電圧は前記第２電源電圧よりも高く、
前記予め設定された電圧は、基板と、前記第１記憶トランジスタ及び前記第２記憶トランジスタのゲート誘電体スタックとの間の界面でのキャリアー障壁高さに基づいて予め設定されたものであり、
前記第１書き込み電圧、前記第４書き込み電圧及び前記第５書き込み電圧は、前記第２書き込み電圧よりも高く、
前記第２書き込み電圧は、定電流負荷により前記第２電源電圧に接続され、
フラッシュメモリセルの書き込み操作中、前記第１書き込み電圧、前記第２書き込み電圧、前記第３書き込み電圧、前記第４書き込み電圧及び前記第５書き込み電圧により、前記フラッシュメモリセルの第１記憶トランジスタ、第２記憶トランジスタ及びゲーティングトランジスタがすべて導通する、ことを特徴とする書き込み方法。

【請求項12】

前記第１電源電圧は０．８Ｖ～５Ｖの範囲内であり、
前記第２電源電圧は接地電圧であり、
前記第１書き込み電圧は３Ｖ～６Ｖの範囲内であり、
前記第３書き込み電圧は４Ｖ～１２Ｖの範囲内であり、
前記第５書き込み電圧は３Ｖ～８Ｖの範囲内である、ことを特徴とする請求項１１に記載の書き込み方法。

【請求項13】

前記フラッシュメモリセルの書き込み操作中、前記定電流負荷の電流を制御することによって、前記フラッシュメモリセルの第１電極と第２電極との間に流れる電流を制御する、ことを特徴とする請求項１１又は１２に記載の書き込み方法。

【請求項14】

フラッシュメモリセルの書き込み操作中、チャネルホットキャリア注入メカニズムにより、前記フラッシュメモリセルの第１記憶トランジスタ又は第２記憶トランジスタに対して書き込み操作を実行する、ことを特徴とする請求項１１又は１２に記載の書き込み方法。

【請求項15】

請求項１～１０のいずれか一項に記載のフラッシュメモリアレイの消去方法であって、第１消去ステップを含み、前記第１消去ステップでは、
第１消去電圧を前記第１ビット線、前記中間ビット線及び前記第２ビット線に印加し、第２消去電圧を前記第１制御線に印加し、第２電源電圧を前記ワード線及び前記第２制御線に印加するか又は前記ワード線及び前記第２制御線を浮遊させることによって、前記第１フラッシュメモリセル及び前記第２フラッシュメモリセルの第１記憶トランジスタに対して消去操作を実行し、
前記第１消去電圧を前記第１ビット線、前記中間ビット線及び前記第２ビット線に印加し、前記第２電源電圧を前記ワード線及び前記第１制御線に印加するか又は前記ワード線及び前記第１制御線を浮遊させ、前記第２消去電圧を前記第２制御線に印加することによって、前記第１フラッシュメモリセル及び前記第２フラッシュメモリセルの第２記憶トランジスタに対して消去操作を実行し、
前記第１消去電圧は予め設定された電圧よりも高く、前記第２消去電圧は前記第２電源電圧以下であり、
前記予め設定された電圧は、基板と、前記第１記憶トランジスタ及び前記第２記憶トランジスタのゲート誘電体スタックとの間の界面でのキャリアー障壁高さに基づいて予め設定されたものである、ことを特徴とする消去方法。

【請求項16】

前記第２電源電圧は接地電圧であり、
前記第１消去電圧は３Ｖ～６Ｖの範囲内であり、
前記第２消去電圧は－８Ｖ～０Ｖの範囲内である、ことを特徴とする請求項１５に記載の消去方法。

【請求項17】

第２消去ステップをさらに含み、前記第２消去ステップでは、
前記第１消去電圧を前記第１ビット線、前記中間ビット線及び前記第２ビット線に印加し、前記第２消去電圧を前記第１制御線及び前記第２制御線に印加し、前記第２電源電圧を前記ワード線に印加するか又は前記ワード線を浮遊させることによって、前記第１フラッシュメモリセル及び前記第２フラッシュメモリセルに対して同時に消去操作を実行する、ことを特徴とする請求項１５に記載の消去方法。

【請求項18】

前記フラッシュメモリセルの消去操作中、バンド間トンネリングホットキャリア注入メカニズムにより、前記第１記憶トランジスタ又は前記第２記憶トランジスタに対して消去操作を実行する、ことを特徴とする請求項１５又は１７に記載の消去方法。

【請求項19】

第３消去ステップをさらに含み、前記第３消去ステップでは、
第３消去電圧を前記フラッシュメモリアレイの基板、前記第１ビット線、前記中間ビット線及び前記第２ビット線に印加し、第４消去電圧を前記第１制御線及び前記第２制御線に印加し、前記第２電源電圧を前記ワード線に印加するか前記ワード線を浮遊させることによって、前記第１フラッシュメモリセル及び前記第２フラッシュメモリセルに対して同時に消去操作を実行し、
前記第３消去電圧は０Ｖ～２０Ｖの範囲内であり、前記第４消去電圧は－１０Ｖ～０Ｖの範囲内である、ことを特徴とする請求項１５に記載の消去方法。

【請求項20】

前記フラッシュメモリセルの消去操作中、Ｆｏｗｌｅｒ－Ｎｏｒｄｈｅｉｍトンネリングメカニズムにより、前記第１記憶トランジスタ又は前記第２記憶トランジスタに対して消去操作を実行する、ことを特徴とする請求項１９に記載の消去方法。

【請求項21】

まず前記第３消去ステップを通じて前記フラッシュメモリアレイ全体に対して消去操作を実行し、その後前記第１消去ステップ又は前記第２消去ステップを通じて前記フラッシュメモリアレイの一部のフラッシュメモリセルに対して消去操作を実行するステップをさらに含む、ことを特徴とする請求項１９に記載の消去方法。

【請求項22】

前記第３消去電圧は、前記第１消去電圧と同じか又は異なり、
前記第４消去電圧は、前記第２消去電圧と同じか又は異なる、ことを特徴とする請求項１９に記載の消去方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体技術の分野に関し、具体的には、本開示は、フラッシュメモリアレイならびにそのフラッシュメモリアレイの書き込み方法及び消去方法に関する。

【背景技術】

【0002】

【0003】

従来のフラッシュメモリは浮遊ゲート型セル構造を採用している。浮遊ゲート型の不揮発性メモリは、１９６７年にＤ．ＫａｈｎｇとＳ．Ｓｚｅが提案されたＭＩＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：金属－絶縁体－金属－絶縁体－半導体）構造に由来する。該構造は、従来のＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－ＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：金属酸化物半導体電界効果トランジスタ）に基づいて、金属浮遊ゲートと超薄トンネリング酸化物層を追加し、それによって金属浮遊ゲートを使用して電荷を蓄積する。これを踏まえ、Ｍａｓｕｏｋａらは、１９８４年に、セクタ（ｓｅｃｔｏｒ）単位での消去とビット単位での書き込みにより高速消去機能を実現し、ＥＥＰＲＯＭ（ＥｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ：消去可能なプログラマブル読み出し専用メモリ）に必要な選択トランジスタを不要にして記憶セルのサイズを小さくしたフラッシュメモリ（ＦｌａｓｈＭｅｍｏｒｙ）の概念を初めて提案した。フラッシュメモリは、書き込み速度の速さ、集積度の高さ、優れた性能により、登場以来急速に発展してきた。Ｉｎｔｅｌ社は１９８８年にＥＴＯＸ構造のフラッシュメモリセル（ＥＴＯＸ：ＥｌｅｃｔｒｏｎＴｕｎｎｅｌｉｎｇＯｘｉｄｅｄｅｖｉｃｅ：電子トンネリング酸化物デバイス）を提案し、これが現在までのほとんどの浮遊ゲート型フラッシュメモリセル構造の開発の基礎となっている。

【0004】

しかしながら、浮遊ゲート型フラッシュメモリは次の欠点がある。プロセスが比較的複雑である。フラッシュメモリセル中の浮遊ゲート構造の存在により、ゲート構造の縦方向の高さが増加されるため、プロセスサイズとセル面積をスケールダウンすることに不利である。同時に、浮遊ゲートの導電性により、蓄積された電荷が浮遊ゲート内において自由に移動できるため、メモリの信頼性の向上に不利である。浮遊ゲート型フラッシュメモリの複雑なプロセス、低い信頼性などの問題を解決するために、研究者らは、窒化シリコン誘電体を使用して電荷を蓄積するチャージトラッピングメモリ（ＣＴＭ：Ｃｈａｒｇｅ－Ｔｒａｐｐｉｎｇ－Ｍｅｍｏｒｙ）を提案し、これは、ＳＯＮＯＳ型（Ｓｉｌｉｃｏｎ－Ｏｘｉｄｅ－Ｎｉｔｒｉｄｅ－Ｏｘｉｄｅ－Ｓｉｌｉｃｏｎ：リコン－酸化物－窒化物－酸化物－シリコン）フラッシュメモリとも呼ばれる。これに基づいて、Ｂ．Ｅｉｔａｎらは２０００年に２ビットの記憶セル構造ＮＲＯＭ（Ｎｉｔｒｉｄｅ－Ｒｅａｄ－Ｏｎｌｙ－Ｍｅｍｏｒｙ：窒化シリコン読み出し専用メモリ）を提案した。このセル構造は、絶縁性窒化シリコン記憶媒体の非導電特性を利用して、１つの記憶トランジスタのソース端とドレイン端にそれぞれ２つの記憶ビットを実装する。しかしながら、このセル構造には、２つの記憶ビット間の干渉があり、デバイスサイズを縮小できないなどの欠点がある。

【0005】

一方、既存の浮遊ゲート型ＥＴＯＸフラッシュメモリとＳＯＮＯＳ型ＮＲＯＭフラッシュメモリはすべて、プロセスサイズを縮小できず、セル面積が大きく、書き込み消費電力が大きく、アレイ面積のオーバーヘッドが大きいという問題があり、ギガビット（Ｇｂ）容量以上の高密度集積を実現することができない。

【0006】

さらに、既存のフラッシュメモリアレイでは、フラッシュメモリセルの選択と操作を実現するためにビット線、ワード線及びソース線を設定する必要がある。しかしながら、既存のフラッシュアレイのソース線はアクティブ領域に形成され、アクティブ領域のスクウェア抵抗は金属よりはるかに高い。従って、ソース線の直列抵抗を低減するためには、アクティブ領域のソース線を金属の共通ソース線により行方向又は列方向に数行毎又は列毎に短絡する必要があり、その結果、フラッシュアレイの面積オーバーヘッドが増加する。

【0007】

モバイル知能端末、ウェアラブルデバイス、知能センサーネットワークなどの応用の急速な発展に伴い、フラッシュメモリの電力消費、記憶容量、コストに対してより高い要求を提出する。そのため、電力消費が低く、セル面積が小さく、プロセスサイズが縮小でき、アレイ集積密度が高く、容量が大きいなどの利点を有するフラッシュメモリ技術が必要である。

【発明の概要】

【0008】

この背景技術のセクションで開示された上記の情報は、本発明のアイデアの背景を理解することのみを目的としており、したがって、先行技術を構成しない情報を含む可能性がある。

【0009】

従来技術における上記の問題を解決するために、本開示は、フラッシュメモリアレイならびにその書き込み方法及び消去方法を提出する。

【0010】

本開示の一態様によれば、フラッシュメモリアレイを提供する。このフラッシュメモリアレイは、行方向及び行方向と直交する列方向に沿って配列された複数のフラッシュメモリセルと、行方向に沿って延びる複数のワード線セットと、列方向に沿って延びる複数のビット線セットと、を含む。ワード線セットとビット線セットとの交点には、フラッシュメモリセルペアが設けられる。フラッシュメモリセルペアは、行方向に隣接し同一のビット線セットを共有する第１フラッシュメモリセル及び第２フラッシュメモリセルを含む。

【0011】

本開示によるフラッシュメモリアレイは、アレイのサイズを増大させることなく、ビット線の配置密度を高めることができ、ビット線寄生抵抗を低減することができる。また、従来技術のフラッシュメモリアレイと比較して、本開示によるフラッシュメモリアレイは、より優れたプロセス互換性及び微縮特性も有する。

【0012】

本開示の一態様によれば、本開示の上記態様によるフラッシュメモリアレイの書き込み方法を提供する。この書き込み方法は、第１書き込み電圧を第１ビット線に印加し、第２書き込み電圧を中間ビット線及び第２ビット線に印加し、第３書き込み電圧を第１制御線に印加し、第４書き込み電圧をワード線に印加し、第５書き込み電圧を第２制御線に印加することによって、第１フラッシュメモリセルの第１記憶トランジスタに対して書き込み操作を実行するステップと、第２書き込み電圧を第１ビット線に印加し、第１書き込み電圧を中間ビット線及び第２ビット線に印加し、第５書き込み電圧を第１制御線に印加し、第４書き込み電圧をワード線に印加し、第３書き込み電圧を第２制御線に印加することによって、第１フラッシュメモリセルの第２記憶トランジスタに対して書き込み操作を実行するステップと、第１書き込み電圧を第１ビット線及び中間ビット線に印加し、第２書き込み電圧を第２ビット線に印加し、第３書き込み電圧を第１制御線に印加し、第４書き込み電圧をワード線に印加し、第５書き込み電圧を第２制御線に印加することによって、第２フラッシュメモリセルの第１記憶トランジスタに対して書き込み操作を実行するステップと、第２書き込み電圧を第１ビット線及び中間ビット線に印加し、第１書き込み電圧を第２ビット線に印加し、第５書き込み電圧を第１制御線に印加し、第４書き込み電圧をワード線に印加し、第３書き込み電圧を第２制御線に印加することによって、第２フラッシュメモリセルの第２記憶トランジスタに対して書き込み操作を実行するステップと、を含む。第４書き込み電圧は第１電源電圧以下であり、第２書き込み電圧は第２電源電圧以上であり、第１書き込み電圧は予め設定された電圧よりも高く、第３書き込み電圧は第１書き込み電圧よりも高い。第１電源電圧は第２電源電圧よりも高い。予め設定された電圧は、基板と、第１記憶トランジスタ及び第２記憶トランジスタのゲート誘電体スタックとの間の界面でのキャリアー障壁高さに基づいて予め設定されたものである。第１書き込み電圧、第４書き込み電圧及び第５書き込み電圧は、第２書き込み電圧よりも高い。第２書き込み電圧は、定電流負荷により前記第２電源電圧に接続される。フラッシュメモリセルの書き込み操作中、第１書き込み電圧、第２書き込み電圧、第３書き込み電圧、第４書き込み電圧及び第５書き込み電圧により、フラッシュメモリセルの第１記憶トランジスタ、第２記憶トランジスタ及びゲーティングトランジスタがすべて導通する。

【0013】

このことからわかるように、本開示によるフラッシュメモリアレイの書き込み方法では、選択されたフラッシュメモリセルの列において、最大でも２つのビット線だけを高い書き込み電圧に充電する必要があり、それにより、ビット線寄生容量の充電による消費電力が大幅に削減されるため、既存のフラッシュメモリアレイの書き込み方法と比較して、消費電力が低いという利点がある。さらに、本開示のフラッシュメモリアレイの書き込み方法の低消費電力の利点は、並列書き込みのフラッシュメモリセルの数を増やすのに役立ち、それによってフラッシュメモリアレイのデータ書き込みスループット率が向上し、既存のＮＯＲ型フラッシュメモリのデータ書き込みが遅いという欠点が克服される。

【0014】

本開示のまた一態様によれば、本開示の上記態様によるフラッシュメモリアレイの消去方法を提供する。該消去方法は、次のような第１消去ステップを含む。第１消去ステップでは、第１消去電圧を第１ビット線、中間ビット線及び第２ビット線に印加し、第２消去電圧を第１制御線に印加し、第２電源電圧をワード線及び第２制御線に印加するか又はワード線及び第２制御線を浮遊させることによって、第１フラッシュメモリセル及び第２フラッシュメモリセルの第１記憶トランジスタに対して消去操作を実行しており、第１消去電圧を第１ビット線、中間ビット線及び第２ビット線に印加し、第２電源電圧をワード線及び第１制御線に印加するか又はワード線及び第１制御線を浮遊させ、第２消去電圧を第２制御線に印加することによって、第１フラッシュメモリセル及び第２フラッシュメモリセルの第２記憶トランジスタに対して消去操作を実行する。第１消去電圧は予め設定された電圧よりも高く、第２消去電圧は第２電源電圧以下である。予め設定された電圧は、基板と、第１記憶トランジスタ及び第２記憶トランジスタのゲート誘電体スタックとの間の界面でのキャリアー障壁高さに基づいて予め設定されたものである。

【0015】

開示によるフラッシュメモリアレイの消去方法は、消去操作の閾値電圧ウィンドウを改善し、記憶の信頼性を向上させることができるとともに、操作電力消費が低く、消去速度が早いという利点を有する。

【0016】

しかしながら、本開示の効果は上記の効果に限定されるものではなく、本開示の精神及び範囲から逸脱することなく様々な展開が可能であり、前述の一般的な説明と以下の詳細な説明は両方とも例示的かつ説明的なものであり、特許請求の範囲に記載された本発明のさらなる説明を提供することを意図していることを理解されたい。

【図面の簡単な説明】

【0017】

本発明のさらなる理解を提供するために含まれ、本明細書に組み込まれてその一部を構成する添付図面は、本発明の例示的な実施形態を示し、明細書とともに本発明のアイデアを説明するのに役立つ。

【図1】本開示の実施形態によるフラッシュメモリセルの断面図を示す。

【図2】本開示の実施形態によるフラッシュメモリセルの等価回路図を示す。

【図3】本開示の第１実施形態によるフラッシュメモリセルペアの回路模式図を示す。

【図4】本開示の第１実施形態によるフラッシュメモリアレイの回路模式図を示す。

【図5】本開示の第１実施形態によるビット線セットのレイアウト例の模式図を示す。

【図6】本開示の第１実施形態によるビット線セットの別のレイアウト例の模式図を示す。

【図7】本開示の第２実施形態によるフラッシュメモリセルペアの回路模式図を示す。

【図8】本開示の第２実施形態によるフラッシュメモリアレイの回路模式図を示す。

【図9】本開示の第２実施形態によるビット線セットのレイアウト例の模式図を示す。

【図10】本開示の実施形態によるフラッシュメモリアレイの制御線のレイアウト例の模式図を示す。

【図11】本開示の実施形態による、フラッシュメモリセルにおける第１記憶トランジスタに対して書き込み操作を実行する等価回路図を示す。

【図12】本開示の実施形態による、第１フラッシュメモリセルの第１記憶トランジスタに対して書き込み操作を実行する模式図を示す。

【図13】本開示の実施形態による、第１フラッシュメモリセルの第２記憶トランジスタに対して書き込み操作を実行する模式図を示す。

【図14】本開示の実施形態による、第２フラッシュメモリセルの第１記憶トランジスタに対して書き込み操作を実行する模式図を示す。

【図15】本開示の実施形態による、第２フラッシュメモリセルの第２記憶トランジスタに対して書き込み操作を実行する模式図を示す。

【図16】本開示の実施形態による、第１消去ステップを通じて第１記憶トランジスタに対して消去操作を実行する原理模式図を示す。

【図17】本開示の実施形態による、第２消去ステップを通じて第１記憶トランジスタ及び第２記憶トランジスタに対して同時に消去操作を実行する原理模式図を示す。

【図18】本開示の実施形態による、第３消去ステップを通じて第１記憶トランジスタ及び第２記憶トランジスタに対して同時に消去操作を実行する原理模式図を示す。

【図19】本開示の実施形態による、第１消去ステップを通じて第１フラッシュメモリセル及び第２フラッシュメモリセルの第１記憶トランジスタに対して消去操作を実行する模式図を示す。

【図20】本開示の実施形態による、第１消去ステップを通じて第１フラッシュメモリセル及び第２フラッシュメモリセルの第２記憶トランジスタに対して消去操作を実行する模式図を示す。

【図21】本開示の実施形態による、第２消去ステップを通じて第１フラッシュメモリセル及び第２フラッシュメモリセルに対して消去操作を実行する模式図を示す。

【図22】本開示の実施形態による、第３消去ステップを通じて第１フラッシュメモリセル及び第２フラッシュメモリセルに対して消去操作を実行する模式図を示す。

【図23】本開示の実施形態によるフラッシュメモリアレイの消去方法のフローチャートを示す。

【発明を実施するための形態】

【0018】

以下の説明では、説明の目的で、本発明の様々な例示的な実施形態又は実装案の完全な理解を提供するために、多数の特定の詳細が記載される。本明細書で使用される「実施形態」及び「実現案」は交換可能な用語であり、本明細書に開示される発明のアイデアの１つ又は複数を使用する装置又は方法の非限定的な例である。しかしながら、これらの特定の詳細なしで、又は１つ以上の同等の構成を有する場合に、例示的な実施形態を実施することができることは明らかである。他の例では、様々な例示的な実施形態を不必要に混乱させないように、周知の構造及び装置がブロック図の形態で示される。また、それぞれの例示的な実施形態は異なってもよいが、必ずしも排他的ではない。例えば、例示的実施形態の特定の形状、配置、及び特性は、本発明のアイデアから逸脱することなく、他の例示的実施形態で使用又は実現されてもよい。

【0019】

別段の記載がない限り、説明される例示的な実施形態は、本発明のアイデアを実際に実現できるいくつかの方式の変化の詳細を提供する例示的な特徴として理解されるべきである。従って、別段の記載がない限り、本発明のアイデアから逸脱することなく、様々な実施形態の特徴、部材、モジュール、層、膜、パネル、領域及び／又は態様（以下、個別に又は集合的に「要素」と呼ぶ）は、追加的に組み合わせたり、分離したり、交換したり、及び／又は再配置したりすることができる。

【0020】

図面におけるクロスハッチ及び／又はシャドーの使用は、通常、隣接する要素間の境界を明確にするために提供される。このように、別段の記載がない限り、クロスハッチ又はシャドーの有無にかかわらず、特定の材料、材料特性、サイズ、比例、示される要素間の共通性及び／又は要素の任意の他の特性、属性、形状などに対する任意の好み又は要求を伝達又は指示することはできない。また、図面では、明確かつ／又は説明の目的のために、要素のサイズ及び相対的なサイズを誇張することがある。例示的な実施形態を異なるように実現できる場合、特定の処理順序は、説明された順序とは異なるように実行することができる。例えば、連続して説明された２つのプロセスは、実質的に同時に実行されてもよいし、説明された順序とは逆の順序で実行されてもよい。同様に、同じ参照番号は同じ要素を表す。

【0021】

層などの要素が別の要素又は層の「上に位置する」、別の要素又は層に「接続される」又は「結合される」と呼ばれる場合、それは別の要素又は層の上に直接位置するか、別の要素又は層に直接接続又は結合されてもよいし、介在する要素又は層が存在してもよい。当然のことながら、要素又は層が別の要素又は層の「上に直接位置する」、別の要素又は層に「直接接続される」又は「直接結合される」と呼ばれる場合、介在する要素又は層がない。このため、「接続」という用語は、介在する要素の有無にかかわらず、物理的、電気的、及び／又は流体的な接続を指す場合がある。また、Ｄ１軸線、Ｄ２軸線及びＤ３軸線は、直角座標系のｘ、ｙ及びｚ軸線のような３つの軸に限定されず、より広義に解釈してもよい。例えば、Ｄ１軸線、Ｄ２軸線及びＤ３軸線は、互いに垂直であってもよく、又は互いに垂直でない異なる方向を示してもよい。本開示の目的のために、「Ｘ、Ｙ及びＺのうちの少なくとも１つ」及び「Ｘ、Ｙ及びＺからなる群から選択される少なくとも１つ」は、Ｘのみ、Ｙのみ、Ｚのみ、ならびにＸ、Ｙ及びＺのうちの２つ以上の任意の組み合わせ、例えばＸＹＺ、ＸＹＹ、ＹＺ及びＺＺとして解釈され得る。本明細書で使用される場合、「及び／又は」という用語は、関連するリストされた項目の１つ又は複数の任意及びすべての組み合わせを含む。

【0022】

本明細書では、「第１」、「第２」などの用語が様々なタイプの要素を説明するために使用される場合があるが、これらの要素はこれらの用語によって限定されるべきではない。これらの用語は、ある要素を別の要素から区別するために使用される。従って、以下に説明する第１要素は、本開示の教示から逸脱することなく、第２要素と呼ぶことができる。

【0023】

「の下」、「下方」、「下面」、「下」、「上方」、「上」、「更高」及び「側面」（例えば、「側壁」）などの空間関係用語は、本明細書では、図に示すように、ある要素と他の要素との関係を説明する目的で使用される場合がある。空間関係用語は、図面に示される配向以外の装置の使用、操作及び／又は製造における異なる配向を包含することを意図する。例えば、図面の装置が反転された場合、他の要素又は特徴「下方」又は「の下」として記載された要素は、他の要素又は特徴「上方」に配向される。そのため、例示的な用語「下方」は、上方と下方の両方の配向を包含し得る。また、装置は、他の方式で配向（例えば、９０度回転又は他の配向）であってもよく、したがって、本明細書で使用される空間関係の説明は、それに応じて解釈される。

【0024】

本明細書で使用される用語は、特定の実施形態を説明するためのものであり、限定することを意図したものではない。本明細書で使用される場合、単数形「一」、「一個」、及び「該」は、文脈上明らかに別段の指示がない限り、複数形も含むものとする。また、本明細書で使用される場合、「含む」及び／又は「包含する」という用語は、記載された特徴、整数、ステップ、操作、要素、部材及び／又はそれらのグループの存在を示すが、１つ以上の他の特徴、整数、ステップ、操作、要素、部材及び／又はそれらのグループの存在を排除するものではない。また、本明細書で使用される「実質的に」、「約」、及び他の同様の用語は、程度の用語ではなく近似の用語として使用され、したがって、当業者によって認識される測定、計算及び／又は提供された値における固有の偏差を考慮するために使用される。

【0025】

いくつかの例示的な実施形態が、当技術分野の慣例に従って、機能ブロック、ユニット、及び／又はモジュールの観点から図面に記載され、示されている。当業者であれば、これらのブロック、ユニット、及び／又はモジュールは、論理回路、ディスクリートコンポーネント、マイクロプロセッサ、ハードウェア回路、メモリ素子、配線接続などの電子（又は光学）回路によって物理的に実現されることができ、半導体に基づく製造技術又は他の製造技術を使用して形成することができるマイクロプロセッサ又は他の同様のハードウェアによってブロック、ユニット、及び／又はモジュールを実現する場合、本明細書で説明される様々な機能を実行するようにソフトウェア（例えば、マイクロコード）を使用してそれらに対して書き込み及び制御を行ってもよく、オプションでファームウェア及び／又はソフトウェアによって駆動してもよい。各ブロック、ユニット、及び／又はモジュールは、専用のハードウェアによって実現されてもよく、又は幾つかの機能を実行する専用のハードウェア及び他の操作を実行するプロセッサ（例えば、１つ以上の書き込まれたマイクロプロセッサ及び関連する回路）の組み合わせとして実現されてもよいことが考慮される。また、本発明のアイデアの範囲から逸脱することなく、幾つかの例示的な実施形態の各ブロック、ユニット、及び／又はモジュールは、２つ以上の対話型で離散的なブロック、ユニット、及び／又はモジュールに物理的に分割することができる。また、本発明のアイデアの範囲から逸脱することなく、幾つかの例示的な実施形態のブロック、ユニット、及び／又はモジュールは、より複雑なブロック、ユニット、及び／又はモジュールに物理的に組み合わせることができる。

【0026】

ここで、断面図及び／又は分解図を参照して各実施形態を説明する。前記断面図及び／又は分解図は理想化された実施形態及び／又は中間構造の模式図である。これにより、例えば製造技術及び／又は公差による図示形状の変化が期待できる。従って、本明細書に開示される実施形態は、必ずしも、領域の特定の図示された形状に限定されると解釈される必要はなく、例えば、製造に起因する形状のばらつきを含む。このように、図面に示される領域は、本質的に模式的なものであってもよく、これらの領域の形状は、装置の領域の実際の形状を反映していなくてもよく、したがって、これは必ずしも制限を意図するものではない。

【0027】

特に限定されない限り、本明細書で使用される全ての用語（技術用語及び科学用語を含む）は、本開示が属する分野の当業者によって一般に理解されるのと同じ意味を有する。一般に使用される辞書で定義されているような用語は、関連分野の文脈における意味と一致する意味を持つものと解釈されるものとし、本明細書で明示的に限定されない限り、理想化された意味又は過度に形式的な意味で解釈されないものとする。

【0028】

図１は、本開示の実施形態によるフラッシュメモリセルＭＣ１００の断面図を示す。

【0029】

図１に示すように、本開示の実施形態によるフラッシュメモリセルＭＣ１００は基板１０１を含んでもよく、基板１０１は、第２ドープ型の深ウェル領域ＤＮＷ１０３と、深ウェル領域ＤＮＷ１０３上に設置された第１ドープ型のウェル領域ＰＷ１０２とを含む。

【0030】

図１では例として、第１ドープ型をＰ型として限定し、第２ドープ型をＮ型として限定するが、当業者であれば理解されるように、本開示はこれに限定されず、第１ドープ型はＮ型であってもよく、このとき第２ドープ型はＰ型であってもよい。

【0031】

本開示の実施形態によれば、基板１０１は例えばシリコン（Ｓｉ）基板であってもよい。

【0032】

また、フラッシュメモリセルＭＣ１００は、順に直列接続された第１記憶トランジスタＭＳ１１０、ゲーティングトランジスタＭＧ１２０及び第２記憶トランジスタＭＤ１３０を含む。第１記憶トランジスタＭＳ１１０は、ウェル領域ＰＷ１０２上に設置され、第１データＤＡＴＡ１を記憶することができる。第２記憶トランジスタＭＤ１３０は、ウェル領域ＰＷ１０２上に設置され、第２データＤＡＴＡ２を記憶することができる。ゲーティングトランジスタＭＧ１２０は、ウェル領域ＰＷ１０２上において水平方向ＤＲ１に沿って第１記憶トランジスタＭＳ１１０と第２記憶トランジスタＭＤ１３０との間に設置され、第１記憶トランジスタＭＳ１１０と第２記憶トランジスタＭＤ１３０を隔離し、且つ第１記憶トランジスタＭＳ１１０及び第２記憶トランジスタＭＤ１３０に対してゲーティング操作を実行するために使用される。

【0033】

本開示の実施形態によれば、フラッシュメモリセルＭＣ１００は２つの記憶トランジスタＭＳ１１０とＭＤ１３０を含むため、フラッシュメモリセルＭＣ１００は２ビット記憶の機能を実現する、即ち、第１データＤＡＴＡ１及び第２データＤＡＴＡ２を同時に記憶することができる。

【0034】

また、図１に示すように、第１記憶トランジスタＭＳ１１０のソース領域は、フラッシュメモリセルＭＣ１００のソースＳとも呼ばれてもよいフラッシュメモリセルＭＣ１００の第１電極Ｓに接続され、第２記憶トランジスタＭＤ１３０のドレイン領域は、フラッシュメモリセルＭＣ１００のドレインＤとも呼ばれてもよいフラッシュメモリセルＭＣ１００の第２電極Ｄに接続される。

【0035】

当業者であれば、説明を容易にするために、本明細書ではフラッシュメモリセルのソース及びドレインが限定されるが、フラッシュメモリセルのソース及びドレインの限定は相対的であり、用語「ソース」及び「ドレイン」は、異なる動作条件下で互換的に使用できることを認識するであろう。

【0036】

また、図１に示すように、第１記憶トランジスタＭＳ１１０は、垂直方向ＤＲ２に沿って順に設置されたチャンネル領域１１１、ゲート誘電体スタック１１２、ゲート電極１１６及びハードマスクロック部１１７を含むゲート構造を有する。ゲート誘電体スタック１１２は、垂直方向に沿って順に積層された第１酸化物層１１３、記憶媒体層１１４及び第２酸化物層１１５を有する。また、第２記憶トランジスタＭＤ１３０は、垂直方向ＤＲ２に沿って順に設置されたチャンネル領域１３１、ゲート誘電体スタック１３２、ゲート電極１３６及びハードマスクロック部１３７を含むゲート構造を有する。ゲート誘電体スタック１３２は、垂直方向に沿って順に積層された第１酸化物層１３３、記憶媒体層１３４及び第２酸化物層１３５を有する。

【0037】

本開示の実施形態によれば、フラッシュメモリセルＭＣ１００は、２つの記憶トランジスタＭＳ１１０とＭＤ１３０を含むため、２ビット記憶の機能を実現することができる。

【0038】

本開示の実施形態によれば、図１に示すように、２ビット記憶のためのフラッシュメモリセルＭＣ１００は、フラッシュメモリセルＭＣ１００の中間に位置するゲーティングトランジスタＭＧ１２０、フラッシュメモリセルＭＣ１００の第１端に位置する第１記憶トランジスタＭＳ１１０、及びフラッシュメモリセルＭＣ１００の第２端に位置する第２記憶トランジスタＭＤ１３０である３つの密に配置されたトランジスタから構成されてもよい。

【0039】

図１に示すように、フラッシュメモリセルＭＣ１００は、半導体基板１０１内のウェル領域ＰＷ１０２上に形成されてもよい。また、ウェル領域ＰＷ１０２と基板１０１を隔離して特定の動作条件下でウェル領域ＰＷ１０２に電圧を印加するために、図１に示すように、ウェル領域ＰＷ１０２は深ウェル領域ＤＮＷ１０３内に形成されてもよい。

【0040】

図１に示すように、フラッシュメモリセルＭＣ１００の第１端には、Ｎ型ドーピングにより形成されたソース領域１４０が設置され、また、フラッシュメモリセルＭＣ１００の第２端には、Ｎ型ドーピングにより形成されたドレイン領域１５０が設置される。ソース領域１４０は、接触孔１４１を介して、上層に位置する金属ソース１４２、即ち、第１電極Ｓに接続され、ドレイン領域１５０は、接触孔１５１を介して、上層に位置する金属ドレイン１５２、即ち、第２電極Ｄに接続される。

【0041】

本開示の実施形態によれば、第１電極Ｓ及び第２電極Ｄは、金属又は高濃度にドーピングされた多結晶シリコンを含んでもよい。第１電極Ｓ及び第２電極Ｄが金属で形成された場合、それは、アルミニウム、チタン、窒化チタン、銅、タングステン、コバルト、及びマンガンのうちの少なくとも１つを含むことができる。

【0042】

上述したように、図１に示すように、第１記憶トランジスタＭＳ１１０のゲート構造は、チャンネル領域１１１、ゲート誘電体スタック１１２、ゲート電極１１６、及び側壁自己位置合わせ用のハードマスクロック部１１７を下から上に順に有してもよい。本開示の実施形態によれば、ゲート電極１１６は、例えば多結晶シリコン、金属ゲート、金属珪化物材料、又は上記材料の組み合わせを含んでもよい。本開示の実施形態によれば、ハードマスクロック部１１７は、例えば酸化シリコン、窒化シリコン、シリカガラス材料、又は上述材料の組み合わせを含んでもよい。

【0043】

また、図１に示すように、ゲート誘電体スタック１１２は、垂直方向に沿って順に積層された第１酸化物層（トンネリング酸化物層）１１３、記憶媒体層（電荷蓄積層）１１４及び第２酸化物層（障壁酸化物層）１１５を有する。本開示の実施形態によれば、第１酸化物層１１３及び第２酸化物層１１５は例えば酸化シリコン又は酸化アルミニウムなどを含んでもよい。

【0044】

本開示の実施形態によれば、記憶媒体層１１４は、一層又は多層の記憶媒体を含んでもよい。また、本開示の実施形態によれば、記憶媒体層１１４を形成する記憶媒体は、酸化ハフニウム、酸化タンタル、酸化チタン、酸化ジルコニウム、ハフニウムアルミニウム酸化物などの一元又は多元酸化物、窒化シリコンなどの一元又は多元窒化物、シリコンオキシナイトライドなどの一元又は多元窒素酸化物、多結晶シリコン又はナノ結晶材料、あるいは、上記材料の組み合わせを含んでもよい。

【0045】

本開示の実施形態によれば、記憶媒体層１１４が例えば窒化シリコン材料から形成された場合、第１酸化物層１１３、記憶媒体層１１４及び第２酸化物層１１５は、ＯＮＯ（酸化物－窒化物－酸化物）複合記憶媒体のゲート誘電体スタック１１２として形成されてもよい。この場合、第１記憶トランジスタＭＳ１１０はＳＯＮＯＳ型記憶トランジスタであってもよい。

【0046】

また、本開示の実施形態によれば、第１記憶トランジスタＭＳ１１０は、ＳＯＮＯＳ型記憶トランジスタと類似の操作メカニズムを有する他のトラップ電荷捕獲型記憶トランジスタであってもよい。この型の記憶トランジスタは、記憶媒体層１１４としてＳＯＮＯＳメモリにおける窒化シリコン材料の代わりに、例えばシリコンオキシナイトライド、酸化ハフニウム、酸化タンタル、酸化チタン、酸化ジルコニウム、ハフニウムアルミニウム酸化物などの電荷トラップが豊富なＨｉｇｈ－Ｋ材料を使用する。

【0047】

また、本開示の実施形態によれば、第１記憶トランジスタＭＳ１１０は浮遊ゲート型記憶トランジスタであってもよい。この型の記憶トランジスタは、ＳＯＮＯＳメモリにおける窒化シリコン材料の代わりに多結晶シリコン材料を使用して、記憶媒体層１１４として電荷を蓄積するための浮遊ゲートを形成する。

【0048】

また、本開示の実施形態によれば、第１記憶トランジスタＭＳ１１０はナノ結晶記憶トランジスタ（ｎａｎｏ－ｃｒｙｓｔａｌｍｅｍｏｒｙ）であってもよい。この型の記憶トランジスタは、ＳＯＮＯＳメモリにおける窒化シリコン材料の代わりに、量子ドット（ｑｕａｎｔｕｍｄｏｔ）を有するナノ結晶材料を記憶媒体層１１４として使用する。

【0049】

本開示の実施形態によれば、第１記憶トランジスタＭＳ１１０のゲート電極１１６の長さは、自己位置合わせプロセスにより、ゲート電極１１６上に設置されたハードマスクロック部１１７の長さによって限定されてもよい。当業者であれば、本明細書で言及される「長さ」は、説明される対象の水平方向ＤＲ１におけるサイズを意味することに留意されたい。

【0050】

本開示の実施形態によれば、ゲーティングトランジスタＭＧ１２０の反対側に設置されることを除いて、第２記憶トランジスタＭＤ１３０は、第１記憶トランジスタＭＳ１１０と同じ構造を有し、第１記憶トランジスタＭＳ１１０と同じプロセスで製造することができるため、簡略化のために、第２記憶トランジスタＭＤ１３０の構造の詳細な説明は省略される。

【0051】

ゲーティングトランジスタＭＧ１２０のゲート構造は、チャンネル領域１２１、ゲート誘電体層１２２及びゲート電極１２３を下から上に順に含んでもよい。本開示の実施形態によれば、ゲーティングトランジスタＭＧ１２０のゲート電極１２３はワード線に接続され、そのゲート電極１２３の長さはフォトリソグラフィプロセスのプロセスサイズによって限定される。本開示の実施形態によれば、ゲート誘電体層１２２は、例えば酸化シリコン、シリコンオキシナイトライド、酸化ハフニウムなどの材料を含んでもよい。また、本開示の実施形態によれば、ゲート電極１２３は、例えば多結晶シリコン、金属ゲート、金属珪化物材料、又は上記材料の組み合わせを含んでもよい。

【0052】

本開示の実施形態によれば、第１記憶トランジスタＭＳ１１０、第２記憶トランジスタＭＤ１３０及びゲーティングトランジスタＭＧ１２０のチャンネル領域１１１、１３１及び１２１はいずれも第１ドープ型を有してもよく、且つ第１記憶トランジスタＭＳ１１０及び第２記憶トランジスタＭＤ１３０のチャンネル領域１１１及び１３１のドープ濃度は、ゲーティングトランジスタＭＧ１２０のチャンネル領域１２１のドープ濃度よりも低くてもよい。

【0053】

また、本開示の実施形態によれば、第１記憶トランジスタＭＳ１１０及び第２記憶トランジスタＭＤ１３０のチャンネル領域１１１及び１３１は、第２ドープ型を有するか又は非ドーピング真性チャネル領域であってもよく、ゲーティングトランジスタＭＧ１２０のチャンネル領域１２１は、前記第２ドープ型とは異なる第１ドープ型を有してもよい。

【0054】

例えば、図１に示すように、第１ドープ型がＰ型であり、第２ドープ型がＮ型である場合、第１記憶トランジスタＭＳ１１０及び第２記憶トランジスタＭＤ１３０のＰ型チャネル１１１及び１３１のドープ濃度は、ゲーティングトランジスタＭＧ１２０のＰ型チャネル１２１のドープ濃度よりも低い。また、本開示の実施形態によれば、チャンネル領域１１１及び１３１は、非ドーピング真性チャネル又は是Ｎ型ドーピングチャンネル領域であってもよい。

【0055】

本開示の実施形態によれば、フラッシュメモリセルＭＣ１００は、第１隔離部１２４と第２隔離部１２５をさらに含む。第１隔離部１２４は、水平方向ＤＲ１に沿って第１記憶トランジスタＭＳ１１０とゲーティングトランジスタＭＧ１２０との間に設置され、隔離第１記憶トランジスタＭＳ１１０のゲート電極１１６とゲーティングトランジスタＭＧ１２０のゲート電極１２３を隔離するために使用される。第２隔離部１２５は、水平方向ＤＲ１に沿ってゲーティングトランジスタＭＧ１２０と第２記憶トランジスタＭＤ１３０との間に設置され、ゲーティングトランジスタＭＧ１２０のゲート電極１２３と第２記憶トランジスタＭＤ１３０のゲート電極１３６を隔離するために使用される。

【0056】

具体的には、図１に示すように、ゲーティングトランジスタＭＧ１２０のゲート電極１２３の両側に側壁形式の第１隔離部１２４及び第２隔離部１２５が設けられ、それらはそれぞれ特定の隔離隙間の長さで第１記憶トランジスタＭＳ１１０のゲート電極１１６及び第２記憶トランジスタＭＤ１３０のゲート電極１３６と電気的に隔離するために使用される。本開示の実施形態によれば、第１隔離部１２４及び第２隔離部１２５は、ゲート誘電体層１２２と同じ材料を含んでもよい。

【0057】

本開示の実施形態によるフラッシュメモリセルは、１つのフラッシュメモリセルにおいて２つの記憶トランジスタを実現することができるため、各記憶ビットの等価面積を大幅に低減することができ、それによって、より低いコスト及びより高い集積密度を得ることができる。

【0058】

また、本開示の実施形態によるフラッシュメモリセルにおける記憶トランジスタは、構造が簡単なＳＯＮＯＳ型デバイス構造を採用することができ、プロセスが簡単で、ゲート電極の操作電圧が低く、データ保持信頼性が良好であるという利点を有する。

【0059】

また、本開示の実施形態によるフラッシュメモリセルでは、ゲーティングトランジスタにより２つの記憶ビットの相互影響を隔離し、蓄積電荷の分布幅及び横方向への拡散を抑制するため、窒化シリコン記憶層でより高い蓄積電荷密度を得ることができ、２ビット記憶を採用する既存のＮＲＯＭ記憶セルに存在する電荷分布が広く、相互干渉が大きく、ゲート長さが短縮できないなどの問題を回避し、記憶ウィンドウとデータ信頼性を著しく改善する。

【0060】

特に、本開示の実施形態によるフラッシュメモリセルの等価チャネル長さは、第１記憶トランジスタ、ゲーティングトランジスタ及び第２記憶トランジスタのゲート電極の長さの合計である。上述したように、ゲーティングトランジスタのゲート電極長さは、フォトリソグラフィプロセスのプロセスフィーチャサイズによって限定され、通常、フォトリソグラフィプロセスの臨界フィーチャサイズ（ＣｒｉｔｉｃａｌＦｅａｔｕｒｅＳｉｚｅ）とほぼ等しいか、わずかに大きくなり、通常はＦ（又はＣＦ）として表される。また、第１記憶トランジスタ及び第２記憶トランジスタのゲート電極長さはそれぞれ、自己位置合わせ側壁ハードマスクストップの長さによって限定されるため、それらのサイズはＦより小さくてもよい。従って、本開示の実施形態によれば、同じプロセスフィーチャサイズでフラッシュメモリセルのより短いチャネル長さを得ることができ、それによってフラッシュメモリセルの面積及び製造コストを削減するという目的が達成される。

【0061】

また、本開示の実施形態によるフラッシュメモリセルから構成されるフラッシュメモリアレイにおいて、操作するために選択されていないフラッシュメモリセルについて、ゲーティングトランジスタ及び第１と第２記憶トランジスタのゲート電極はいずれも接地される。その結果、フラッシュメモリセルの直列チャネル全体が完全にオフになり、等価チャネル長が拡大する。そのため、高い操作電圧下でのフラッシュメモリセルのソース・ドレインパンチスルーを、より小さなプロセスフィーチャサイズで回避することができ、これにより、既存のフラッシュメモリセルのゲート電極長さをプロセスフィーチャサイズの縮小に伴って縮小できないという問題が克服される。従って、本開示の実施形態によるフラッシュメモリセルは、より良好なプロセス微細化能力を有し、それによって、プロセスフィーチャサイズを縮小することによって、より小さな単位面積及び製造コストを得ることができる。

【0062】

また、本開示の実施形態によるフラッシュメモリセルでは、第１記憶トランジスタ及び第２記憶トランジスタのＰ型チャンネル領域のドープ濃度を下げるか、又はそれらをＮ型ドーピングチャンネル領域として設計することによって、記憶トランジスタの閾値電圧及び消去と書き込み操作時のゲート電極操作電圧を下げることができ、それによって記憶トランジスタの信頼性を向上させることができる。同時に、ゲーティングトランジスタのＰ型チャンネル領域のドープ濃度を高めることにより、フラッシュメモリセルの耐パンチスルー電圧を向上させ、選択されていないフラッシュメモリセルのソース領域とドレイン領域との間の漏れ電流を低減することができる。

【0063】

図２は、本開示の実施形態によるフラッシュメモリセルＭＣ１００の等価回路図を示す。

【0064】

具体的には、図２に示すように、フラッシュメモリセルＭＣ１００は、順に直列接続された第１記憶トランジスタＭＳ１１０、ゲーティングトランジスタＭＧ１２０及び第２記憶トランジスタＭＤ１３０を含む。ゲーティングトランジスタＭＧ１２０は、第１記憶トランジスタＭＳ１１０と第２記憶トランジスタＭＤ１３０を隔離し、且つ第１記憶トランジスタＭＳ１１０及び第２記憶トランジスタＭＤ１３０に対してゲーティング操作を実行することができる。

【0065】

図３は、本開示の第１実施形態によるフラッシュメモリセルペア２００の回路模式図を示す。図４は、本開示の第１実施形態によるフラッシュメモリアレイの回路模式図を示す。

【0066】

本開示の実施形態によれば、フラッシュメモリアレイは、行方向及び行方向と直交する列方向に沿って配列された複数のフラッシュメモリセルと、行方向に沿って延びる複数のワード線セットと、列方向に沿って延びる複数のビット線セットと、を含んでもよい。ワード線セットとビット線セットとの交点には、フラッシュメモリセルペアが設けられる。フラッシュメモリセルペアは、行方向に隣接し同一のビット線セットを共有する第１フラッシュメモリセル及び第２フラッシュメモリセルを含む。

【0067】

図３及び図４に示すように、本開示の実施形態によれば、フラッシュメモリアレイは、複数の図２に示すようなフラッシュメモリセルを含んでもよい。これらのフラッシュメモリセルは、行方向及び行方向に直交する列方向に沿ってｍ×２ｎで配列されたアレイ、ここで、ｍとｎは１より大きい自然数である。したがって、複数のフラッシュメモリセルは、ｍ行×２ｎ列のフラッシュメモリアレイを形成する。

【0068】

図３に示すように、本開示の実施形態によれば、行方向に隣接する２つのフラッシュメモリセルは、第１フラッシュメモリセル２１０及び第２フラッシュメモリセル２２０を含む１つのフラッシュメモリセルペア２００を形成し得る。例えば、第１フラッシュメモリセル２１０は、フラッシュメモリアレイの第０行第０列に位置するフラッシュメモリセルであってもよく、第２フラッシュメモリセル２２０は、フラッシュメモリアレイの第０行第１列に位置するフラッシュメモリセルであってもよい。したがって、本開示の実施形態によれば、フラッシュメモリアレイは、ｍ行×ｎ列で配列されたフラッシュメモリセルペアを含んでもよい。

【0069】

第１フラッシュメモリセル２１０は、列方向に順に直列接続された第１記憶トランジスタ２１１、ゲーティングトランジスタ２１２及び第２記憶トランジスタ２１３を含む。第２フラッシュメモリセル２２０は、列方向に順に直列接続された第１記憶トランジスタ２２１、ゲーティングトランジスタ２２２及び第２記憶トランジスタ２２３を含む。

【0070】

本開示の実施形態によれば、第１フラッシュメモリセル２１０において、第１記憶トランジスタ２１１のソース領域は、第１フラッシュメモリセル２１０の第１電極Ｓ１に接続され、第２記憶トランジスタ２１３のドレイン領域は、第１フラッシュメモリセル２１０の第２電極Ｄ１に接続される。

【0071】

また、本開示の実施形態によれば、第２フラッシュメモリセル２２０において、第１記憶トランジスタ２２１のソース領域は、第２フラッシュメモリセル２２０の第１電極Ｓ２に接続され、第２記憶トランジスタ２２３のドレイン領域は、第２フラッシュメモリセル２２０の第２電極Ｄ２に接続される。

【0072】

また、本開示の実施形態によれば、フラッシュメモリセルペア２００、即ち、第１フラッシュメモリセル２１０と第２フラッシュメモリセル２２０のペアは、列方向に沿って延びるビット線セットを共有する。このビット線セットは、第１ビット線ＢＳＬ０、中間ビット線ＢＬＭ０及び第２ビット線ＢＬＤ０を含む。本開示の第１実施形態によれば、第１ビット線ＢＳＬ０は第１フラッシュメモリセル２１０の第１電極Ｓ１に接続されてもよく、第２ビット線ＢＬＤ０は第２フラッシュメモリセル２２０の第２電極Ｄ２に接続されてもよく、中間ビット線ＢＬＭ０は、第１フラッシュメモリセル２１０の第２電極Ｄ１と第２フラッシュメモリセル２２０の第１電極Ｓ２に接続されてもよい。

【0073】

上述したように、本開示の実施形態によれば、行方向に隣接する第１フラッシュメモリセル２１０及び第２フラッシュメモリセル２２０は、同じ第１ビット線ＢＳＬ０、中間ビット線ＢＬＭ０及び第２ビット線ＢＬＤ０に接続される。つまり、本開示の実施形態によれば、フラッシュメモリアレイにおいて、フラッシュメモリセルペアは、同一のビット線セットを共有する。例えば、第０列のフラッシュメモリセル及び第１列のフラッシュメモリセルは、第１ビット線ＢＬＳ０、中間ビット線ＢＬＭ０及び第２ビット線ＢＬＤ０を含むビット線セットを共有し、第２列のフラッシュメモリセル及び第３列のフラッシュメモリセルは、第１ビット線ＢＬＳ１、中間ビット線ＢＬＭ１及び第２ビット線ＢＬＤ１を含むビット線セットを共有し、このようにして第２ｎ－２列のフラッシュメモリセル及び第２ｎ－１列のフラッシュメモリセルは、第１ビット線ＢＬＳ＜ｎ－１＞、中間ビット線ＢＬＭ＜ｎ－１＞及び第２ビット線ＢＬＤ＜ｎ－１＞を含むビット線セットを共有するまでに至る。

【0074】

また、本開示の実施形態によれば、フラッシュメモリアレイは、行方向に沿って延びる複数のワード線セットをさらに含む。各ワード線セットは、第１制御線、ワード線及び第２制御線を含む。ここで、第１制御線は、フラッシュメモリセルペアの第１記憶トランジスタのゲート電極に接続され、ワード線は、フラッシュメモリセルペアのゲーティングトランジスタのゲート電極に接続され、第２制御線は、フラッシュメモリセルペアの第２記憶トランジスタのゲート電極に接続される。

【0075】

本開示の実施形態によれば、フラッシュメモリアレイにおいて、同一行のフラッシュメモリセル（ペア）は、同じワード線セット、即ち第１制御線、ワード線及び第２制御線を共有する。

【0076】

図３及び図４に示すように、フラッシュメモリセルペア２００を例にとると、フラッシュメモリセルペア２００、即ち第１フラッシュメモリセル２１０及び第２フラッシュメモリセル２２０は、第０行に位置し、第０行における他のフラッシュメモリセル（ペア）と同じワード線セット、即ち第１制御線ＭＳ０、ワード線ＷＬ０及び第２制御線ＭＤ０を共有する。第１制御線ＭＳ０は、第１フラッシュメモリセル２１０及び第２フラッシュメモリセル２２０の第１記憶トランジスタ２１１及び２２１のゲート電極に接続され、ワード線ＷＬ０は、第１フラッシュメモリセル２１０及び第２フラッシュメモリセル２２０のゲーティングトランジスタ２１２及び２２２のゲート電極に接続され、第２制御線ＭＤ０は、第１フラッシュメモリセル２１０及び第２フラッシュメモリセル２２０の第２記憶トランジスタ２１３及び２２３のゲート電極に接続される。

【0077】

同様に、第１行のフラッシュメモリセル（ペア）における第１記憶トランジスタのゲート電極は共に第１制御線ＭＳ１に接続され、第１行のフラッシュメモリセルにおけるゲーティングトランジスタのゲート電極は共にワード線ＷＬ１に接続され、且つ第１行のフラッシュメモリセルにおける第２記憶トランジスタのゲート電極は共に第２制御線ＭＤ１に接続される。同様に、第ｍ－２行のフラッシュメモリセルにおける第１記憶トランジスタのゲート電極は共に第１制御線ＭＳ＜ｍ－２＞に接続され、第ｍ－２行のフラッシュメモリセルにおけるゲーティングトランジスタのゲート電極は共にワード線ＷＬ＜ｍ－２＞に接続され、且つ第ｍ－２行のフラッシュメモリセルにおける第２記憶トランジスタのゲート電極は共に第２制御線ＭＤ＜ｍ－２＞に接続される。同様に、第ｍ－１行のフラッシュメモリセルにおける第１記憶トランジスタのゲート電極は共に第１制御線ＭＳ＜ｍ－１＞に接続され、第ｍ－１行のフラッシュメモリセルにおけるゲーティングトランジスタのゲート電極は共にワード線ＷＬ＜ｍ－１＞に接続され、且つ第ｍ－１行のフラッシュメモリセルにおける第２記憶トランジスタのゲート電極は共に第２制御線ＭＤ＜ｍ－１＞に接続される。

【0078】

当業者であれば、次のことを理解するはずである。本開示の実施形態によるフラッシュメモリセルは対称構造を有するため、上述した第１制御線、ワード線、第２制御線、第１ビット線、中間ビット線及び第２ビット線の接続関係に基づいて、列方向に隣接するフラッシュメモリセルは対向して配置され、即ち、現在の行のフラッシュメモリセルの第１記憶トランジスタは、前の行のフラッシュメモリセルの第１記憶トランジスタと列方向に隣接し、且つ、現在の行のフラッシュメモリセルの第２記憶トランジスタは、次の行のフラッシュメモリセルの第２記憶トランジスタと列方向に隣接する。あるいは、現在の行のフラッシュメモリセルの第２記憶トランジスタは、前の行のフラッシュメモリセルの第２記憶トランジスタと列方向に隣接し、且つ、現在の行のフラッシュメモリセルの第１記憶トランジスタは、次の行のフラッシュメモリセルの第１記憶トランジスタと列方向に隣接する。

【0079】

図５は、本開示の第１実施形態によるビット線セットのレイアウト例の模式図を示す。

【0080】

本開示の実施形態によれば、第１制御線、ワード線及び第２制御線は、多結晶シリコン、珪化物、金属ゲートのうちの少なくとも１つで形成されてもよい。此外、本開示の実施形態によれば、中間ビット線は第１金属層で形成されてもよく、第１ビット線及び第２ビット線は、第１金属層と異なる第２金属層で形成されてもよい。言い換えれば、中間ビット線を形成するために使用される金属層は、第１ビット線及び第２ビット線を形成するために使用される金属層とは異なる。また、第１ビット線及び第２ビット線は、同じ金属層で形成されてもよい。

【0081】

本開示の実施形態によれば、第１金属層及び第２金属層は、アルミニウム、チタン、窒化チタン、銅、タングステン、コバルト、及びマンガンのうちの少なくとも１つを含んでもよい。

【0082】

本開示の実施形態によれば、中間ビット線は、列方向に延びる第１部分と行方向に延びる第２部分を含んでもよく、第１ビット線と第２ビット線は列方向に延びる。

【0083】

図５の（ａ）に示すように、フラッシュメモリセルペア２００を例にとると、第１フラッシュメモリセル２１０及び第２フラッシュメモリセル２２０の第１電極Ｓ１とＳ２及び第２電極Ｄ１とＤ２は、例えば多結晶シリコンの第１制御線ＭＳ０、ワード線ＷＬ０及び第２制御線ＭＤ０の上方に配置された第１金属層Ｍ１で形成されてもよい。図５に示すように、第１制御線ＭＳ０、ワード線ＷＬ０及び第２制御線ＭＤ０は、行方向に互いに平行に延びる。

【0084】

また、図５の（ａ）に示すように、中間ビット線ＢＬＭ０は、第１金属層Ｍ１によって列方向において、連続した「Ｚ」字形で形成されており、列方向に延びる第１部分Ｐ１と、行方向に延びる第２部分Ｐ２とを含む。本開示の実施形態によれば、中間ビット線ＢＬＭ０の第２部分Ｐ２は、その下方のワード線ＷＬ０と重なることができる。

【0085】

また、図５の（ｂ）に示すように、第１ビット線ＢＬＳ０及び第２ビット線ＢＬＤ０は、第２金属層Ｍ２によって列方向に形成され、中間ビット線ＢＬＭ０の第１部分Ｐ１と重なることができる。

【0086】

本開示の実施形態によれば、第１ビット線ＢＬＳ０と第１フラッシュメモリセル２１０の第１電極Ｓ１との間の電気的接続は、第１金属層Ｍ１と第２金属層Ｍ２との間の貫通孔Ｖ１を介して実現することができ、第２ビット線ＢＬＤ０と第２フラッシュメモリセル２２０の第２電極Ｄ２との間の電気的接続は、第１金属層Ｍ１と第２金属層Ｍ２との間の貫通孔Ｖ１を介して実現することができる。

【0087】

本開示の実施形態によれば、中間ビット線の第１部分Ｐ１は第１ビット線及び第２ビット線と重なることができ、中間ビット線の第２部分Ｐ２は行方向の多結晶シリコンのワード線と重なることができるため、中間ビット線を設けるための追加面積をなくすことができ、よりコンパクトなフラッシュメモリアレイを得ることができる。また、第１ビット線と第２ビット線の両方は金属で形成されるため、従来技術における共通のソース線を設ける必要がなくなり、それによってフラッシュメモリアレイの面積がさらに減少する。

【0088】

図５に示す実施形態では、２つの金属層を使用して第１ビット線、中間ビット線及び第２ビット線の配置を実現する。しかしながら、本開示はこれに限定されない。本開示の実施形態によれば、フラッシュメモリアレイの適用場面に応じて、より多くの金属層を使用して第１ビット線、中間ビット線及び第２ビット線の配置を実現することができる。

【0089】

図６は、本開示の第１実施形態によるビット線セットの別のレイアウト例の模式図を示す。

【0090】

具体的には、図６の（ａ）に示すように、フラッシュメモリセルの第１電極及び第２電極は、例えば多結晶シリコンの第１制御線、ワード線及び第２制御線の上方に配置された第１金属層Ｍ１で形成されてもよい。図５とは異なり、図６の（ｃ）に示すように、中間ビット線は、第３金属層Ｍ３によって列方向において、連続した「Ｚ」字形で形成されてもよい。つまり、中間ビット線は、列方向に延びる第１部分Ｐ１と、行方向に延びる第２部分Ｐ２とを含む。

【0091】

また、図６の（ｄ）に示すように、第１ビット線及び第２ビット線は、第４金属層Ｍ４により列方向に形成され、中間ビット線の列方向に沿った第１部分Ｐ１と重なる。図６の（ｂ）に示すように、中間ビット線と第１電極及び第２電極との電気的接続は、第１金属層Ｍ１と第３金属層Ｍ３との間の第２金属層Ｍ２、及び各金属層Ｍ１からＭ３の間の貫通孔Ｖ１とＶ２を介して実現することができる。また、図６の（ｂ）と（ｃ）に示すように、第１ビット線と第１電極との間の電気的接続は、第１金属層Ｍ１と第４金属層Ｍ４との間の第２金属層Ｍ２及び第３金属層Ｍ３、ならびに各金属層Ｍ１からＭ４の間の貫通孔Ｖ１～Ｖ３を介して実現することができる。また、図６の（ｂ）と（ｃ）に示すように、第２ビット線と第２電極との間の電気的接続は、同様に、第１金属層Ｍ１と第４金属層Ｍ４との間の第２金属層Ｍ２及び第３金属層Ｍ３、ならびに各金属層Ｍ１からＭ４の間の貫通孔Ｖ１～Ｖ３を介して実現することができる。

【0092】

図５に示す２つの金属層のビット線レイアウトと比較して、図６に示す４つの金属層のビット線レイアウトは、第１ビット線、中間ビット線及び第２ビット線のレイアウトの自由度を高めることができる。

【0093】

また、当業者であれば、本開示によるフラッシュメモリアレイのビット線配置は、少なくとも２つの金属層を必要とするため、図６では、４つの金属層を使用して、本開示によるフラッシュメモリアレイのビット線設置を実現する実施形態を示しているが、本開示はこれに限定されないことを理解するはずである。当業者は、本開示の教示に基づいて、３つの金属層又は５つ以上の金属層を使用して、本開示によるフラッシュメモリアレイのビット線設置を実現することができる。

【0094】

図７は、本開示の第２実施形態によるフラッシュメモリセルペア３００の回路模式図を示す。図８は、本開示の第２実施形態によるフラッシュメモリアレイの回路模式図を示す。

【0095】

図７に示すように、本開示の実施形態によれば、行方向に隣接する２つのフラッシュメモリセルは、第１フラッシュメモリセル３１０及び第２フラッシュメモリセル３２０を含む１つのフラッシュメモリセルペア３００を形成し得る。例えば、第１フラッシュメモリセル３１０は、フラッシュメモリアレイの第０行第０列に位置するフラッシュメモリセルであってもよく、第２フラッシュメモリセル３２０は、フラッシュメモリアレイの第０行第１列に位置するフラッシュメモリセルであってもよい。したがって、本開示の実施形態によれば、フラッシュメモリアレイは、ｍ行×ｎ列で配列されたフラッシュメモリセルペアを含んでもよい。

【0096】

第１フラッシュメモリセル３１０は、列方向に順に直列接続された第１記憶トランジスタ３１１、ゲーティングトランジスタ３１２及び第２記憶トランジスタ３１３を含む。第２フラッシュメモリセル３２０は、列方向に順に直列接続された第１記憶トランジスタ３２１、ゲーティングトランジスタ３２２及び第２記憶トランジスタ３２３を含む。

【0097】

本開示の実施形態によれば、第１フラッシュメモリセル３１０において、第１記憶トランジスタ３１１のソース領域は、第１フラッシュメモリセル３１０の第１電極Ｓ１に接続され、第２記憶トランジスタ３１３のドレイン領域は、第１フラッシュメモリセル３１０の第２電極Ｄ１に接続される。

【0098】

また、本開示の実施形態によれば、第２フラッシュメモリセル３２０において、第１記憶トランジスタ３２１のソース領域は、第２フラッシュメモリセル３２０の第１電極Ｓ２に接続され、第２記憶トランジスタ３２３のドレイン領域は、第２フラッシュメモリセル３２０の第２電極Ｄ２に接続される。

【0099】

図７及び図８に示す本開示の第２実施形態のフラッシュメモリセルペア及びフラッシュメモリアレイは、フラッシュメモリセルペアのビット線セットの接続方式が異なる点を除いて、図３及び図４の本開示の第１実施形態のフラッシュメモリセルペア及びフラッシュメモリアレイと基本的に同じである。

【0100】

具体的には、図７及び図８に示すように、本開示の第２実施形態によれば、第１ビット線ＢＳＬ０は、第１フラッシュメモリセル３１０の第２電極Ｄ１に接続されてもよく、第２ビット線ＢＬＤ０は、第２フラッシュメモリセル３２０の第２電極Ｄ２に接続されてもよく、中間ビット線ＢＬＭ０は、第１フラッシュメモリセル３１０の第１電極Ｓ１及び第２フラッシュメモリセル３２０の第１電極Ｓ２に接続されてもよい。

【0101】

図９は、本開示の第２実施形態によるビット線セットのレイアウト例の模式図を示す。

【0102】

具体的には、図９の（ａ）に示すように、フラッシュメモリセルの第１電極及び第２電極は、例えば多結晶シリコンの第１制御線、ワード線及び第２制御線の上方に配置された第１金属層Ｍ１で形成されてもよい。図９の（ｃ）に示すように、中間ビット線は、第３金属層Ｍ３によって列方向において、連続した「Ｚ」字形で形成されてもよい。つまり、中間ビット線は、列方向に延びる第１部分Ｐ１と、行方向に延びる第２部分Ｐ２とを含む。

【0103】

また、図９の（ｄ）に示すように、第１ビット線及び第２ビット線は、第４金属層Ｍ４により列方向に形成され、中間ビット線の列方向に沿った第１部分Ｐ１と重なる。図９の（ｂ）に示すように、中間ビット線と第１電極との電気的接続は、第１金属層Ｍ１と第３金属層Ｍ３との間の第２金属層Ｍ２、及び各金属層Ｍ１～Ｍ３の間の貫通孔Ｖ１とＶ２を介して実現することができる。また、図９の（ｂ）と（ｃ）に示すように、第１ビット線と第２電極との間の電気的接続は、第１金属層Ｍ１と第４金属層Ｍ４との間の第２金属層Ｍ２及び第３金属層Ｍ３、ならびに各金属層Ｍ１からＭ４の間の貫通孔Ｖ１～Ｖ３を介して実現することができる。また、図９の（ｂ）と（ｃ）に示すように、第２ビット線と第２電極との間の電気的接続は、同様に、第１金属層Ｍ１と第４金属層Ｍ４との間の第２金属層Ｍ２及び第３金属層Ｍ３、ならびに各金属層Ｍ１からＭ４の間の貫通孔Ｖ１～Ｖ３を介して実現することができる。

【0104】

本開示の上記実施形態によるフラッシュメモリアレイは、アレイのサイズを増大させることなく、ビット線の配置密度を高めることができ、ビット線寄生抵抗を低減することができる。また、従来技術のフラッシュメモリアレイと比較して、本開示によるフラッシュメモリアレイは、より優れたプロセス互換性及び微縮特性も有する。

【0105】

また、本開示の実施形態によれば、列方向に隣接する第１制御線又は第２制御線は、金属層を介して互いに接続されてもよい。図１０は、本開示の実施形態によるフラッシュメモリアレイの制御線のレイアウト例の模式図を示す。

【0106】

図１０に示すように、例えば、図４に示すフラッシュメモリアレイに基づいて、金属層により形成された第１金属制御線ＭＣＳ＜０：ｍ／２－１＞を使用して、隣接する第１制御線を列方向に一緒に接続することができる。また、該金属層により形成された第２金属制御線ＭＣＤ＜１：ｍ／２＞を使用して、列方向に隣接する第２制御線を一緒に接続することができる。

【0107】

本開示の実施形態によれば、第１金属制御線ＭＣＳ＜０：ｍ／２－１＞及び第２金属制御線ＭＣＤ＜１：ｍ／２＞を形成するために使用される金属層は、ビット線（第１ビット線、中間ビット線及び第２ビット線を含む）を形成するために使用される金属層とは異なってもよい。本開示の実施形態によれば、第１金属制御線ＭＣＳ＜０：ｍ／２－１＞及び第２金属制御線ＭＣＤ＜１：ｍ／２＞を形成するために使用される金属層は、ビット線（第１ビット線、中間ビット線及び第２ビット線を含む）を形成するために使用される金属層の上方に配置されてもよい。

【0108】

本開示の実施形態によれば、列方向に隣接する２つのフラッシュメモリセルは、金属制御線（第１金属制御線又は第２金属制御線）を介して、制御線（第１制御線又は第２制御線）を共有することができる。第１金属制御線及び第２金属制御線を使用して、第１制御線と第２制御線を接続することにより、例えば多結晶シリコンの第１制御線及び第２制御線の寄生抵抗を効果的に低減することができ、それによってフラッシュメモリアレイの操作速度を効果的に向上させることができる。また、第１金属制御線及び第２金属制御線を使用して、第１制御線と第２制御線を接続することによって、金属制御線の配線密度とプロセスの複雑さを低減することができる。また、制御線を共有するこのようなフラッシュメモリアレイは、制御線を制御するためのフラッシュメモリアレイの周辺回路の数を低減することもでき、それによって周辺回路の面積オーバーヘッドとメモリチップの製造コストを削減することができる。

【0109】

当業者であれば、本開示のフラッシュメモリアレイを図１に示すフラッシュメモリセルＭＣ１００に関連して上で説明したが、本開示のフラッシュメモリアレイは、図１に示すフラッシュメモリセルＭＣ１００に限定されないことを理解するはずである。当業者は、本開示の教示に基づいて、本開示のフラッシュメモリアレイを、例えば１つの記憶トランジスタのみを含むフラッシュメモリセル、又は１つの記憶トランジスタを使用して２ビットデータを記憶するフラッシュメモリセルなどの他のタイプのフラッシュメモリセルに適用することを想定することができ、これらの変形のすべては、本開示の範囲内に含まれるものとする。

【0110】

図１１は、本開示の実施形態による、フラッシュメモリセルにおける第１記憶トランジスタに対して書き込み操作を実行する等価回路図を示す。

【0111】

図１１に示すように、図１１に示すように、第１記憶トランジスタＭＳ１１０のソース領域（即ち、第１電極Ｓ）、第１記憶トランジスタＭＳ１１０のゲート電極１１６、ゲーティングトランジスタＭＧ１２０のゲート電極１２３、第２記憶トランジスタＭＤ１３０のゲート電極１３６、及び第２記憶トランジスタＭＤ１３０のドレイン領域（即ち、第２電極Ｄ）に印加される電圧を制御することによって、第１記憶トランジスタＭＳ１１０に対する書き込み操作を実現することができる。

【0112】

本開示の実施形態によれば、フラッシュメモリセルＭＣ１００に対して書き込み操作を実行するとき、フラッシュメモリセルＭＣ１００のウェル領域ＰＷ１０２を接地してもよい。

【0113】

具体的には、本開示の実施形態によれば、図１１に示すように、フラッシュメモリセルＭＣ１００の第１記憶トランジスタＭＳ１１０に対して書き込み操作を実行するとき、第１書き込み電圧ＶＷ１を第１電極Ｓに印加し、第２書き込み電圧ＶＷ２を第２電極Ｄに印加し、第３書き込み電圧ＶＷ３を第１記憶トランジスタＭＳ１１０のゲート電極１１６に印加し、第４書き込み電圧ＶＷ４をゲーティングトランジスタＭＧ１２０のゲート電極１２３に印加し、第５書き込み電圧ＶＷ５を第２記憶トランジスタＭＤ１３０のゲート電極１３６に印加する。

【0114】

本開示の実施形態によれば、第１書き込み電圧ＶＷ１は予め設定された電圧よりも高く、該予め設定された電圧は、基板と第１記憶トランジスタＭＳ１００のゲート誘電体スタック１１２との間の界面でのキャリアー障壁高さに基づいて予め設定されたものである。例えば、図１１に示すフラッシュメモリセルＭＣ１００では、予め設定された電圧により、電子はＰ型チャンネル領域１１１と、ゲート誘電体スタック１１２における下部の第１酸化物層（トンネリング酸化物）１１３との間の界面での電子障壁を越えることができる。例えば、Ｐ型チャンネル領域１１１がシリコンを含み、第１酸化物層１１３が二酸化シリコンを含む場合、該障壁高さは３．２電子ボルト（ｅＶ）である。この場合、第１書き込み電圧ＶＷ１は、通常、３ボルト（Ｖ）よりも大きい。例えば、第１書き込み電圧ＶＷ１は、３Ｖ～６Ｖの範囲内であってもよい。本開示の実施形態によれば、第１書き込み電圧ＶＷ１は、外部の定電圧源によって供給されてもよい。

【0115】

本開示の実施形態によれば、第２書き込み電圧ＶＷ２は第２電源電圧ＶＳＳ以上であり、第２電源電圧ＶＳＳは接接地電圧ＧＮＤであってもよい。また、本開示の実施形態によれば、第２書き込み電圧ＶＷ２は、定電流負荷により第２電源電圧ＶＳＳに接続される。本開示の実施形態によれば、第２電源電圧ＶＳＳは接地電圧であってもよい。

【0116】

本開示の実施形態によれば、第３書き込み電圧ＶＷ３は第１書き込み電圧ＶＷ１よりも高い。例えば、第３書き込み電圧ＶＷ３は、４Ｖ～１２Ｖの範囲内であってもよい。

【0117】

本開示の実施形態によれば、第４書き込み電圧ＶＷ４は第１電源電圧ＶＤＤ以下であり、第１電源電圧ＶＤＤは第２電源電圧ＶＳＳよりも高く、且つ０．８Ｖ～５Ｖの範囲内であってもよい。

【0118】

本開示の実施形態によれば、第１書き込み電圧ＶＷ１、第４書き込み電圧ＶＷ４及び第５書き込み電圧ＶＷ５は、第２書き込み電圧ＶＷ２よりも高い。例えば、第５書き込み電圧ＶＷ５は、３Ｖ～８Ｖの範囲内であってもよい。

【0119】

また、本開示の実施形態によれば、フラッシュメモリセルＭＣ１００の書き込み操作中、第１～第５書き込み電圧ＶＷ１～ＶＷ５により、第１記憶トランジスタＭＳ１１０、第２記憶トランジスタＭＤ１３０及びゲーティングトランジスタＭＧ１２０はいずれも導通する。

【0120】

フラッシュメモリセルＭＣ１００の対称構造により、第１記憶トランジスタＭＳ１１０及び第２記憶トランジスタＭＤ１３０の書き込み操作中に印加される各書き込み電圧ＶＷ１～ＶＷ５の間にも対称関係がある。従って、簡潔にするために、第２記憶トランジスタＭＤ１３０の書き込み操作中に印加される書き込み電圧については、ここでは繰り返し説明しない。

【0121】

図１１に示すように、外部に接続された定電流負荷の定電流ＩＷＲを調整することによって、書き込み時のフラッシュメモリセルの導通電流ＩＤＳ（即ち、フラッシュメモリセルＭＣ１００の第１電極Ｓと第２電極Ｄとの間で流れる電流）を正確に制御することができ、それによって、プログラミング閾値電圧を調整して、フラッシュメモリアレイの書き込み（プログラミング）閾値電圧の分布精度を高めるという目的を達成することができる。

【0122】

本開示の実施形態によれば、上述した第１記憶トランジスタＭＳ１１０及び第２記憶トランジスタＭＤ１３０に対する書き込み操作は、低いゲート電圧のチャネルホット電子注入メカニズムを採用する。

【0123】

本開示の実施形態によれば、定電流負荷は電流ミラー回路によって実現できる。

【0124】

具体的には、図１１に示すように、第１電極Ｓに例えば約４Ｖの定電圧ＶＷＲ（即ち、第１書き込み電圧ＶＷ１）を印加し、プルダウン機能を有する定電流負荷（定電流ＩＷＲを有する）を第２電極Ｄに接続して、第２電極Ｄでの電圧（即ち、第２書き込み電圧ＶＷ２）を０Ｖ～１Ｖの間、例えば約０．３Ｖにプルダウンする。また、第１記憶トランジスタＭＳ１１０のゲート電極１１６に例えば６Ｖの第３書き込み電圧ＶＷ３を印加し、ゲーティングトランジスタＭＧ１２０のゲート電極１２３に例えば１．２Ｖの第４書き込み電圧ＶＷ４を印加し、第２記憶トランジスタＭＤ１３０のゲート電極１３６に例えば５Ｖの第５書き込み電圧ＶＷ５を印加することによって、フラッシュメモリセルＭＣ１００の第１記憶トランジスタＭＳ１１０、第２記憶トランジスタＭＤ１３０及びゲーティングトランジスタＭＧ１２０をいずれも導通させる。

【0125】

また、ゲーティングトランジスタＭＧ１２０のゲート電圧ＶＷ４は低電圧であるため、ゲーティングトランジスタＭＧ１２０は低いゲート電圧飽和導通状態となるので、ゲーティングトランジスタＭＧ１２０の導通電流は、フラッシュメモリセルＭＣ１００全体の導通電流ＩＤＳを決定する。フラッシュメモリセルＭＣ１００の導通電流ＩＤＳが定電流負荷の定電流ＩＷＲよりも大きい場合、フラッシュメモリセルＭＣ１００の第２電極Ｄを充電してその電圧ＶＷ２を上昇させることによって、ゲーティングトランジスタＭＧ１２０のゲート導通電圧（ＶＧＳ＝ＶＷ４－ＶＷ２）を低下させて、導通電流ＩＤＳを低下させ、定電流負荷の定電流ＩＷＲに自己適応的に変化させることができる。逆に、フラッシュメモリセルＭＣ１００の導通電流ＩＤＳが定電流負荷の定電流ＩＷＲよりも小さい場合、フラッシュメモリセルＭＣ１００の第２電極Ｄが放電されてその電圧ＶＷ２が低下することで、ゲーティングトランジスタＭＧ１２０のゲート導通電圧（ＶＧＳ＝ＶＷ４－ＶＷ２）が上昇して、導通電流ＩＤＳが上昇し、定電流負荷の定電流ＩＷＲに自己適応的に変化する。

【0126】

この自己適応効果により、フラッシュメモリセルＭＣ１００のプログラミング中、導通電流ＩＤＳは常に定電流負荷の定電流ＩＷＲに等しく、フラッシュメモリセルＭＣ１００の閾値電圧、プロセス偏差などの要因の影響を受けない。また、チャネルホット電子注入メカニズムのラッキー電子モデルによれば、本開示によるフラッシュメモリセルＭＣ１００の書き込み操作中の導通電流ＩＤＳは一定であり、正確に制御可能であるため、ゲートプログラミング（書き込み）電流は、導通電流ＩＤＳ（定電流ＩＷＲと等しい）に注入確率係数ＰＩＮＪを乗じたものとなり、即ち、定数として扱うことができ、それによってプログラミング閾値電圧の精度を大幅に向上させることができる。

【0127】

図１２は、本開示の実施形態による、第１フラッシュメモリセル２１０の第１記憶トランジスタ２１１に対して書き込み操作を実行する模式図を示す。

【0128】

本開示の実施形態によれば、図１２に示すように、第１フラッシュメモリセル２１０の第１記憶トランジスタ２１１に対して書き込み操作を実行するとき、例えば４Ｖの第１書き込み電圧ＶＷ１を第１ビット線ＢＬＳ０に印加し、例えば０．２Ｖの第２書き込み電圧ＶＷ２を中間ビット線ＢＬＭ０及び第２ビット線ＢＬＤ０に印加し、例えば６Ｖの第３書き込み電圧ＶＷ３を第１記憶トランジスタ２１１のゲート電極に接続された第１制御線ＭＳ０に印加し、例えば１．２Ｖの第４書き込み電圧ＶＷ４をゲーティングトランジスタ２１２のゲート電極に接続されたワード線ＷＬ０に印加し、例えば５Ｖの第５書き込み電圧ＶＷ５を第２記憶トランジスタ２１３のゲート電極に接続された第２制御線ＭＤ０に印加する。

【0129】

図１３は、本開示の実施形態による、第１フラッシュメモリセル２１０の第２記憶トランジスタ２１３に対して書き込み操作を実行する模式図を示す。

【0130】

本開示の実施形態によれば、図１３に示すように、第１フラッシュメモリセル２１０の第２記憶トランジスタ２１３に対して書き込み操作を実行するとき、例えば０．２Ｖの第２書き込み電圧ＶＷ２を第１ビット線ＢＬＳ０に印加し、例えば４Ｖの第１書き込み電圧ＶＷ１を中間ビット線ＢＬＭ０及び第２ビット線ＢＬＤ０に印加し、例えば５Ｖの第５書き込み電圧ＶＷ５を第１記憶トランジスタ２１１のゲート電極に接続された第１制御線ＭＳ０に印加し、例えば１．２Ｖの第４書き込み電圧ＶＷ４をゲーティングトランジスタ２１２のゲート電極に接続されたワード線ＷＬ０に印加し、例えば６Ｖの第３書き込み電圧ＶＷ３を第２記憶トランジスタ２１３のゲート電極に接続された第２制御線ＭＤ０に印加する。

【0131】

図１４は、本開示の実施形態による、第２フラッシュメモリセル２２０の第１記憶トランジスタ２２１に対して書き込み操作を実行する模式図を示す。

【0132】

本開示の実施形態によれば、図１４に示すように、第２フラッシュメモリセル２２０の第１記憶トランジスタ２２１に対して書き込み操作を実行するとき、例えば４Ｖの第１書き込み電圧ＶＷ１を第１ビット線ＢＬＳ０及び中間ビット線ＢＬＭ０に印加し、例えば０．２Ｖの第２書き込み電圧ＶＷ２を第２ビット線ＢＬＤ０に印加し、例えば６Ｖの第３書き込み電圧ＶＷ３を第１記憶トランジスタ２２１のゲート電極に接続された第１制御線ＭＳ０に印加し、例えば１．２Ｖの第４書き込み電圧ＶＷ４をゲーティングトランジスタ２２２のゲート電極に接続されたワード線ＷＬ０に印加し、例えば５Ｖの第５書き込み電圧ＶＷ５を第２記憶トランジスタ２２３のゲート電極に接続された第２制御線ＭＤ０に印加する。

【0133】

図１５は、本開示の実施形態による、第２フラッシュメモリセル２２０の第２記憶トランジスタ２２３に対して書き込み操作を実行する模式図を示す。

【0134】

本開示の実施形態によれば、図１５に示すように、第２フラッシュメモリセル２１０の第２記憶トランジスタ２２３に対して書き込み操作を実行するとき、例えば０．２Ｖの第２書き込み電圧ＶＷ２を第１ビット線ＢＬＳ０及び中間ビット線ＢＬＭ０に印加し、例えば４Ｖの第１書き込み電圧ＶＷ１を第２ビット線ＢＬＤ０に印加し、例えば５Ｖの第５書き込み電圧ＶＷ５を第１記憶トランジスタ２２１のゲート電極に接続された第１制御線ＭＳ０に印加し、例えば１．２Ｖの第４書き込み電圧ＶＷ４をゲーティングトランジスタ２２２のゲート電極に接続されたワード線ＷＬ０に印加し、例えば６Ｖの第３書き込み電圧ＶＷ３を第２記憶トランジスタ２２３のゲート電極に接続された第２制御線ＭＤ０に印加する。

【0135】

本開示の実施形態によれば、図１２～図１５に示すように、本開示によるフラッシュメモリアレイの書き込み方法では、フラッシュメモリセルペア２００に対して書き込み操作を実行するとき、フラッシュメモリセルペア２００に接続されたビット線セットＢＬＳ０、ＢＬＭ０及びＢＬＤ０ならびにワード線セットＭＳ０、ＷＬ０及びＭＤ０に加えて、他のワード線セット及びビット線セットは、例えば０Ｖなどの接地電圧に接続されてもよい。

【0136】

このことからわかるように、本開示によるフラッシュメモリアレイの書き込み方法では、選択されたフラッシュメモリセルペアの列に接続されたビット線セットにおいて、最大でも２つのビット線だけを高い書き込み電圧に充電する必要があり、それにより、ビット線寄生容量の充電による消費電力が大幅に削減されるため、既存のフラッシュメモリアレイの書き込み方法と比較して、消費電力が低いという利点がある。さらに、本開示のフラッシュメモリアレイの書き込み方法の低消費電力の利点は、並列書き込みのフラッシュメモリセルの数を増やすのに役立ち、それによってフラッシュメモリアレイのデータ書き込みスループットが向上し、既存のＮＯＲ型フラッシュメモリのデータ書き込みが遅いという欠点が克服される。

【0137】

当業者であれば、本開示のフラッシュメモリアレイの書き込み方法を図１に示すフラッシュメモリセルＭＣ１００に関連して上で説明したが、本開示のフラッシュメモリアレイの書き込み方法は、図１に示すフラッシュメモリセルＭＣ１００に限定されないことを理解するはずである。当業者は、本開示の教示に基づいて、本開示のフラッシュメモリアレイの書き込み方法を、例えば１つの記憶トランジスタのみを含むフラッシュメモリセル、又は１つの記憶トランジスタを使用して２ビットデータを記憶するフラッシュメモリセルなどの他のタイプのフラッシュメモリセルに適用することを想定することができ、これらの変形のすべては、本開示の範囲内に含まれるものとする。

【0138】

図１６は、本開示の実施形態による、第１消去ステップを通じて第１記憶トランジスタに対して消去操作を実行する原理模式図を示す。

【0139】

本開示の実施形態によれば、フラッシュメモリセルＭＣ１００に対して消去操作を実行するとき、フラッシュメモリセルＭＣ１００のウェル領域ＰＷ１０２を接地してもよい。

【0140】

具体的には、本開示の実施形態によれば、図１６に示すように、第１消去ステップを通じてフラッシュメモリセルＭＣ１００の第１記憶トランジスタＭＳ１１０に対して消去操作を実行するとき、第２電源電圧ＶＳＳをウェル領域ＰＷ１０２に印加し、第１消去電圧ＶＥ１を第１電極Ｓ及び第２電極Ｄに印加し、第２電源電圧ＶＳＳをゲーティングトランジスタＭＧ１２０のゲート電極１２３及び第２記憶トランジスタＭＤ１３０のゲート電極１３６に印加するか又はゲーティングトランジスタＭＧ１２０のゲート電極１２３及び第２記憶トランジスタＭＤ１３０のゲート電極１３６を浮遊させ（図では、ＦＬＴで浮遊を表す）、第２消去電圧ＶＥ２を第１記憶トランジスタＭＳ１１０のゲート電極１１６に印加する。例えば、第２電源電圧ＶＳＳは接地電圧、例えば０Ｖであってもよい。

【0141】

本開示の実施形態によれば、第１消去電圧ＶＥ１は予め設定された電圧ＶＰよりも高く、予め設定された電圧ＶＰは、基板と第１記憶トランジスタＭＳ１００のゲート誘電体スタック１１２との間の界面でのキャリアー障壁高さに基づいて予め設定されたものである。例えば、図１６に示すフラッシュメモリセルＭＣ１００では、予め設定された電圧ＶＰにより、正孔はＰ型チャンネル領域１１１と、ゲート誘電体スタック１１２における下部の第１酸化物層（トンネリング酸化物）１１３との間の界面での正孔障壁を越えることができる。例えば、Ｐ型チャンネル領域１１１がシリコンを含み、第１酸化物層１１３が二酸化シリコンを含む場合、該障壁高さは４．８電子ボルト（ｅＶ）である。この場合、第１消去電圧ＶＥ１は、通常、４ボルト（Ｖ）よりも大きい。例えば、第１消去電圧ＶＥ１は、３Ｖ～６Ｖの範囲内であってもよい。例えば、第１消去電圧ＶＥ１は４Ｖであってもよい。

【0142】

本開示の実施形態によれば、第２消去電圧ＶＥ２は第２電源電圧ＶＳＳ以下であり、第２電源電圧ＶＳＳは接地電圧ＧＮＤであってもよい。また、本開示の実施形態によれば、第２消去電圧ＶＥ２は、－８Ｖ～０Ｖの範囲内であってもよい。例えば、第２消去電圧ＶＥ２は－６Ｖであってもよい。

【0143】

同様に、本開示の実施形態によれば、第１消去ステップを通じてフラッシュメモリセルＭＣ１００の第２記憶トランジスタＭＤ１３０に対して消去操作を実行するとき、第１消去電圧ＶＥ１を第１電極Ｓ及び第２電極Ｄに印加し、第２電源電圧ＶＳＳをゲーティングトランジスタＭＧ１２０のゲート電極１２３及び第１記憶トランジスタＭＳ１１０のゲート電極１１６に印加するか又はゲーティングトランジスタＭＧ１２０のゲート電極１２３及び第１記憶トランジスタＭＳ１１０のゲート電極１１６を浮遊させ、第２消去電圧ＶＥ２を第２記憶トランジスタＭＤ１３０のゲート電極１１６に印加する。

【0144】

このことからわかるように、フラッシュメモリセルＭＣ１００の対称構造により、第１消去ステップで第１記憶トランジスタＭＳ１１０及び第２記憶トランジスタＭＤ１３０を消去する際に印加される各消去電圧ＶＥ１とＶＥ２の間にも対称関係がある。従って、簡潔にするために、第２記憶トランジスタＭＤ１３０の消去操作中に印加される消去電圧については、ここでは繰り返し説明しない。

【0145】

また、本開示の実施形態によれば、第２消去ステップを通じてフラッシュメモリセルＭＣ１００の第１記憶トランジスタＭＳ１１０及び第２記憶トランジスタＭＤ１３０に対して同時に消去操作を実行することもできる。図１７は、本開示の実施形態による、第２消去ステップを通じて第１記憶トランジスタ及び第２記憶トランジスタに対して同時に消去操作を実行する原理模式図を示す。

【0146】

本開示の実施形態によれば、図１７に示すように、第２消去ステップを通じて第１記憶トランジスタＭＳ１１０及び第２記憶トランジスタＭＤ１３０に対して同時に消去操作を実行するとき、第１消去電圧ＶＥ１を第１電極Ｓ及び第２電極Ｄに印加し、第２電源電圧ＶＳＳをゲーティングトランジスタＭＧ１２０のゲート電極１２３に印加するか又はゲーティングトランジスタＭＧ１２０のゲート電極１２３を浮遊させ、第２消去電圧ＶＥ２を第１記憶トランジスタＭＳ１１０のゲート電極１１６及び第２記憶トランジスタＭＤ１３０のゲート電極１３６に印加する。

【0147】

本開示の実施形態によれば、上述した第１消去ステップ及び第２消去ステップを通じて第１記憶トランジスタＭＳ１１０及び第２記憶トランジスタＭＤ１３０に対して実行する消去操作は、バンド間トンネリングホットキャリア注入メカニズムを採用する。第１記憶トランジスタＭＳ１１０に対して消去操作を実行することを例にとると、フラッシュメモリセルＭＣ１００の第１電極Ｓでの接合は、高電圧逆バイアス状態にあるため、ゲート電極１１６に印加される第２消去電圧ＶＥ２（負のゲート電圧）の作用下で、該接合の空乏領域にバンド間トンネリングの物理的効果が発生する。バンド間トンネリングによって生成されたホット正孔は、例えば窒化シリコンの記憶媒体層１１４に注入される。該ホット正孔は、フラッシュメモリセルＭＣ１００の書き込み（プログラミング）操作中に蓄積された電子を中和することができ、第１記憶トランジスタＭＳ１１０の閾値電圧を低下させる。また、このときのフラッシュメモリセルＭＣ１００はオフ状態にあるため、該消去操作によって導通電流は生じないので、電力消費が低いという利点を有する。

【0148】

図１８は、本開示の実施形態による、第３消去ステップを通じて第１記憶トランジスタ及び第２記憶トランジスタに対して同時に消去操作を実行する原理模式図を示す。

【0149】

本開示の実施形態によれば、第４消去ステップを通じてフラッシュメモリセルＭＣ１００の第１記憶トランジスタＭＳ１１０及び第２記憶トランジスタＭＤ１３０に対して同時に消去操作を実行することもできる。本開示の実施形態によれば、同時に第１記憶トランジスタＭＳ１１０及び第２記憶トランジスタＭＤ１３０に対して消去操作を実行するとき、第３消去電圧ＶＥ３をウェル領域ＰＷ１０２、第１電極Ｓ及び第２電極Ｄに印加し、第２電源電圧ＶＳＳをゲーティングトランジスタＭＧ１２０のゲート電極１２３に印加し、第４消去電圧ＶＥ４を第１記憶トランジスタＭＳ１１０のゲート電極１１６及び第２記憶トランジスタＭＤ１３０のゲート電極１３６に印加する。

【0150】

本開示の実施形態によれば、第３消去電圧ＶＥ３は、０Ｖ～２０Ｖの範囲内であってもよい。例えば、第３消去電圧ＶＥ３は６Ｖであってもよい。本開示の実施形態によれば、第４消去電圧ＶＥ４は、－１０Ｖ～０Ｖの範囲内であってもよい。例えば、第４消去電圧ＶＥ４は－６Ｖであってもよい。

【0151】

また、本開示の実施形態によれば、第３消去ステップで使用される第３消去電圧ＶＥ３は、上記の第１消去ステップ及び第２消去ステップで使用される第１消去電圧ＶＥ１と同じでも異なってもよく、第３消去ステップで使用される第４消去電圧ＶＥ４は、上記の第１消去ステップ及び第２消去ステップで使用される第２消去電圧ＶＥ２と同じでも異なってもよい。

【0152】

本開示の実施形態によれば、上述した第３消去ステップを通じて第１記憶トランジスタＭＳ１１０及び第２記憶トランジスタＭＤ１３０に対して実行する消去操作は、ＦＮ（Ｆｏｗｌｅｒ－Ｎｏｒｄｈｅｉｍ）トンネリングメカニズムを採用する。第１記憶トランジスタＭＳ１１０に対して消去操作を実行することを例にとると、比較的高い電圧の第３消去電圧ＶＥ３をフラッシュメモリセルＭＣ１００の第１電極Ｓ及びウェル領域ＰＷ１０２（基板）に印加し、負電圧又は接地電圧の第４消去電圧ＶＥ４を第１記憶トランジスタＭＳ１１０のゲート電極１１６（制御ゲート）に印加し、ゲート逆電場の作用下で、記憶媒体層１１４に蓄積されて書き込まれた（プログラミングされた）電子電荷は、ＦＮトンネリングメカニズムで基板によって引き出され、それによって第１記憶トランジスタＭＳ１１０の閾値電圧が低下する。また、このときのフラッシュメモリセルＭＣ１００はオフ状態にあり、その第１電極Ｓと第２電極Ｄとの間に電圧差がないため、該消去操作によって導通電流は生じないので、本開示によるフラッシュメモリセルの該消去方法は、電力消費が低いという利点を有する。

【0153】

なお、本開示によるＦＮトンネリングメカニズムに基づく第３消去ステップの消去操作は、バンド間トンネリングホット正孔注入メカニズムに基づく第１消去ステップ及び第２消去ステップと比較して、操作電流がより低いため、消去操作を同時に実行するようにより多くの行のフラッシュメモリセルに適用できるので、より大きい容量のフラッシュメモリアレイの消去操作をサポートすることができる。しかしながら、書き込まれた（プログラミングされた）電子電荷の、例えば窒化シリコンの記憶媒体層におけるトラップ捕獲効果により、トラップ電子は縦方向の逆電場によって励起されて電子トラップから離れて基板にトンネリング注入されることが困難である。このように、ＦＮトンネリングメカニズムに基づく第３消去ステップの消去操作は、バンド間トンネリングホットキャリア注入メカニズムに基づく第１消去ステップ及び第２消去ステップの消去操作と比較して、消去電圧がより高く、操作速度がより遅く、消去ウィンドウがより小さい。

【0154】

図１９は、本開示の実施形態による、第１消去ステップを通じて第１フラッシュメモリセル２１０及び第２フラッシュメモリセル２２０の第１記憶トランジスタ２１１及び２２１に対して消去操作を実行する模式図を示す。

【0155】

本開示の実施形態によれば、図１９に示すように、第１フラッシュメモリセル２１０及び第２フラッシュメモリセル２２０の第１記憶トランジスタ２１１及び２２１に対して消去操作を実行するとき、例えば４Ｖの第１消去電圧ＶＥ１を第１ビット線ＢＬＳ０、中間ビット線ＢＬＭ０及び第２ビット線ＢＬＤ０に印加し、例えば－６Ｖの第２消去電圧ＶＥ２を第１記憶トランジスタ２１１及び２２１のゲート電極に接続された第１制御線ＭＳ０に印加し、第２電源電圧ＶＳＳをゲーティングトランジスタ２１２及び２２２のゲート電極に接続されたワード線ＷＬ０と第２記憶トランジスタ２１３及び２２３のゲート電極に接続された第２制御線ＭＤ０に印加するか、又はワード線ＷＬ０及び第２制御線ＭＤ０を浮遊させる。

【0156】

図２０は、本開示の実施形態による、第１消去ステップを通じて第１フラッシュメモリセル２１０及び第２フラッシュメモリセル２２０の第２記憶トランジスタ２１３及び２２３に対して消去操作を実行する模式図を示す。

【0157】

本開示の実施形態によれば、図２０に示すように、第１消去ステップを通じて第１フラッシュメモリセル２１０及び第２フラッシュメモリセル２２０の第２記憶トランジスタ２１３及び２２３に対して消去操作を実行するとき、例えば４Ｖの第１消去電圧ＶＥ１を第１ビット線ＢＬＳ０、中間ビット線ＢＬＭ０及び第２ビット線ＢＬＤ０に印加し、例えば－６Ｖの第２消去電圧ＶＥ２を第２記憶トランジスタ２１３及び２２３のゲート電極に接続された第２制御線ＭＤ０に印加し、第２電源電圧ＶＳＳをゲーティングトランジスタ２１２及び２２２のゲート電極に接続されたワード線ＷＬ０と、第１記憶トランジスタ２１１及び２２１のゲート電極に接続された第１制御線ＭＳ０に印加するか、又はワード線ＷＬ０及び第１制御線ＭＳ０を浮遊させる。

【0158】

本開示の実施形態によれば、図１９及び図２０に示すように、第１消去ステップを用いて、１つ以上の行のフラッシュメモリセルにおける第１記憶トランジスタ又は第２記憶トランジスタを同時に消去することができる。また、本開示の実施形態によれば、第１消去ステップを通じて消去操作を実行するとき、フラッシュメモリアレイのすべてのビット線セットを第１消去電圧ＶＥ１に接続してもよい。消去操作を実行していないフラッシュメモリセルの行については、それらのワード線セットを第２電源電圧ＶＳＳに接続するか、又は浮遊させてもよい。

【0159】

図２１は、本開示の実施形態による、第２消去ステップを通じて第１フラッシュメモリセル２１０及び第２フラッシュメモリセル２２０に対して消去操作を実行する模式図を示す。

【0160】

本開示の実施形態によれば、図２１に示すように、第２消去ステップを通じて、第１フラッシュメモリセル２１０及び第２フラッシュメモリセル２２０の第１記憶トランジスタ２１１及び２２１ならびに第２記憶トランジスタ２１３及び２２３に対して同時に消去操作を実行するとき、例えば４Ｖの第１消去電圧ＶＥ１を第１ビット線ＢＬＳ０、中間ビット線ＢＬＭ０及び第２ビット線ＢＬＤ０に印加し、例えば－６Ｖの第２消去電圧ＶＥ２を第１記憶トランジスタ２１１及び２２１のゲート電極に接続された第１制御線ＭＳ０と、第２記憶トランジスタ２１３及び２２３のゲート電極に接続された第２制御線ＭＤ０に印加し、且つ、第２電源電圧ＶＳＳをゲーティングトランジスタ２１２及び２２２のゲート電極に接続されたワード線ＷＬ０に印加するか又はワード線ＷＬ０を浮遊させる。

【0161】

本開示の実施形態によれば、図２１に示すように、第２消去ステップを用いて、１つ以上の行のフラッシュメモリセルにおける第１記憶トランジスタ及び第２記憶トランジスタを消去することができる。また、本開示の実施形態によれば、第２消去ステップを通じて消去操作を実行するとき、フラッシュメモリアレイのすべてのビット線セットを第１消去電圧ＶＥ１に接続してもよい。消去操作を実行していないフラッシュメモリセルの行については、そのワード線セットを第２電源電圧ＶＳＳに接続するか、又は浮遊させてもよい。

【0162】

本開示の実施形態によれば、図１９～図２１に示すように、第１消去ステップ又は第２消去ステップを通じて、選択された１つ以上の行のメモリセルに対して、又は選択された行のフラッシュメモリセルにおける第１記憶トランジスタ又は第２記憶トランジスタに対して同時に消去操作を実行することができる。

【0163】

本開示の実施形態によれば、図１９～図２１に示すように、第１消去ステップ又は第２消去ステップを通じてフラッシュメモリアレイの消去操作を実行するとき、第１消去電圧ＶＥ１を、フラッシュメモリアレイの第１ビット線ＢＬＳ＜０：ｎ－１＞、中間ビット線ＢＬＭ＜０：ｎ－１＞及び第２ビット線ＢＬＤ＜０：ｎ－１＞に印加する。

【0164】

本開示の実施形態によれば、図１９～図２１に示すように、消去操作を実行していないフラッシュメモリセルについては、その第１制御線、ワード線及び第２制御線に第２電源電圧ＶＳＳを印加するか、又はその第１制御線、ワード線及び第２制御線を浮遊させる。

【0165】

図２２は、本開示の実施形態による、第３消去ステップを通じて第１フラッシュメモリセル及び第２フラッシュメモリセルに対して消去操作を実行する模式図を示す。

【0166】

本開示の実施形態によれば、図２２に示すように、第３消去ステップを通じて、第１フラッシュメモリセル２１０及び第２フラッシュメモリセル２２０の第１記憶トランジスタ２１１及び２２１ならびに第２記憶トランジスタ２１３及び２２３に対して同時に消去操作を実行するとき、例えば６Ｖの第３消去電圧ＶＥ３をフラッシュメモリアレイのウェル領域ＰＷ１０２、第１ビット線ＢＬＳ０、中間ビット線ＢＬＭ０及び第２ビット線ＢＬＤ０に印加し、例えば－６Ｖの第４消去電圧ＶＥ４を第１記憶トランジスタ２１１及び２２１のゲート電極に接続された第１制御線ＭＳ０と、第２記憶トランジスタ２１３及び２２３のゲート電極に接続された第２制御線ＭＤ０に印加し、且つ、第２電源電圧ＶＳＳをゲーティングトランジスタ２１２及び２２２のゲート電極に接続されたワード線ＷＬ０に印加するか、又はワード線ＷＬ０を浮遊させる。

【0167】

本開示の実施形態によれば、図２２に示すように、第３消去ステップを通じて、フラッシュメモリアレイ全体に対して同時に消去操作を実行することができる。

【0168】

また、上述したように、本開示の実施形態によれば、第３消去ステップで使用される第３消去電圧ＶＥ３は、上記の第１消去ステップ及び第２消去ステップで使用される第１消去電圧ＶＥ１と同じでも異なってもよく、第３消去ステップで使用される第４消去電圧ＶＥ４は、上記の第１消去ステップ及び第２消去ステップで使用される第２消去電圧ＶＥ２と同じでも異なってもよい。

【0169】

本開示の実施形態によれば、図２２に示すように、フラッシュメモリアレイ全体に対して消去操作を実行するとき、第３消去電圧ＶＥ３をフラッシュメモリアレイのウェル領域ＰＷ１０２、第１ビット線ＢＬＳ＜０：ｎ－１＞、中間ビット線ＢＬＭ＜０：ｎ－１＞及び第２ビット線ＢＬＤ＜０：ｎ－１＞に印加し、第４消去電圧ＶＥ４を第１制御線ＭＳ＜０：ｍ－１＞及び第２制御線ＭＤ＜０：ｍ－１＞に印加し、第２電源電圧ＶＳＳをワード線ＷＬ＜０：ｍ－１＞に印加するか又はワード線ＷＬ＜０：ｍ－１＞を浮遊させる。

【0170】

上述したように、ＦＮトンネリングメカニズムに基づく第３消去ステップの消去操作は、バンド間トンネリングホットキャリア注入メカニズムに基づく第１消去ステップ及び第２消去ステップの消去操作と比較して、より多くの行、又はフラッシュメモリアレイ全体に対して消去操作を同時に実行するのに適しているが、消去電圧がより高く、操作速度がより遅く、消去ウィンドウがより小さい。従って、本開示の実施形態によれば、第１（第２）消去ステップと第３消去ステップを組み合わせて使用すると、消去速度と消去効果の最適なトレードオフを実現することができる。具体的には、まず、ＦＮトンネリングメカニズムに基づく第３消去ステップを用いて、フラッシュメモリセル全体又は比較的多い行のフラッシュメモリセルに対して消去操作を実行することによって、ＦＮトンネリング効果の操作電流が小さいという特点を利用して、同時に比較的多い行のフラッシュメモリセルを選択して消去操作を実行して、選択された消去されるフラッシュメモリセルの閾値電圧を比較低い状態に消去することができる。その後、バンド間トンネリングホットキャリア注入メカニズムに基づく第１消去ステップ又は第２消去ステップを用いて、１行又は比較的少ない行のフラッシュメモリセルに対して消去操作を実行することによって、注入された正孔の中和作用を利用して、選択された消去されるフラッシュメモリセルをさらに低い閾値電圧状態に消去することができる。

【0171】

図２３は、本開示の実施形態によるフラッシュメモリアレイの消去方法のフローチャートを示す。

【0172】

消去方法１２００はステップＳ１２０１から開始する。続いて、ステップＳ１２０２において、第３消去ステップを通じてフラッシュメモリアレイのすべての行に対して消去操作を実行する。その後、ステップＳ２１０３において、フラッシュメモリアレイの１つ以上の行のフラッシュメモリセルを選択し、第１消去ステップ又は第２消去ステップを通じて、選択された行のフラッシュメモリセルに対して消去操作を実行する。また、ステップＳ１２０３において、第１消去ステップ又は第２消去ステップが実行されたフラッシュメモリセル行の行アドレスを記憶してもよい。その後、ステップＳ１２０４において、フラッシュメモリアレイのすべての行に対して第１消去ステップ又は第２消去ステップを実行したか否かを判定する。「はい」の場合、消去方法１２００はステップＳ１２０５で終了する。そうでない場合、消去方法１２００は、ステップＳ１２０３に戻り、以前に記憶された行アドレスに従って、第１消去ステップ及び第２消去ステップが実行されていない行のフラッシュメモリセルに対して消去操作を実行する。

【0173】

本開示の実施形態によるフラッシュメモリアレイの複数のステップを組み合わせた消去方法によれば、第１消去ステップ及び／又は第２消去ステップと、第３消去ステップとを組み合わせて、消去電圧を低下させ消去時間を短縮するとともに、より低い消去閾値電圧を得ることができ、それによって消去操作速度が向上し、フラッシュメモリセルの消去操作の閾値電圧ウィンドウ及び記憶の信頼性が向上する。

【0174】

当業者であれば、本開示のフラッシュメモリアレイの消去方法を図１に示すフラッシュメモリセルＭＣ１００に関連して上で説明したが、本開示のフラッシュメモリアレイの消去方法は、図１に示すフラッシュメモリセルＭＣ１００に限定されないことを理解するはずである。当業者は、本開示の教示に基づいて、本開示のフラッシュメモリアレイの消去方法を、例えば１つの記憶トランジスタのみを含むフラッシュメモリセル、又は１つの記憶トランジスタを使用して２ビットデータを記憶するフラッシュメモリセルなどの他のタイプのフラッシュメモリセルに適用することを想定することができ、これらの変形のすべては、本開示の範囲内に含まれるものとする。

【0175】

本開示は、本開示の実施形態を参照して説明されてきたが、当業者は、添付の特許請求の範囲に記載された本開示の精神及び範囲から逸脱することなく、様々な修正及び変更が可能であることを理解するであろう。

【図1】