▶ インターナショナル・ビジネス・マシーンズ・コーポレーションの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-09-10
(54)【発明の名称】高さを低くしたＭＲＡＭスタック
(51)【国際特許分類】
H10B 61/00 20230101AFI20240903BHJP
H10N 50/10 20230101ALI20240903BHJP
H10N 50/80 20230101ALI20240903BHJP
【ＦＩ】
H10B61/00
H10N50/10 Z
H10N50/80 D
H10N50/80 H
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024509054
(86)(22)【出願日】2022-08-24
(85)【翻訳文提出日】2024-02-15
(86)【国際出願番号】 EP2022073582
(87)【国際公開番号】W WO2023030992
(87)【国際公開日】2023-03-09
(31)【優先権主張番号】17/464,076
(32)【優先日】2021-09-01
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】シエ、ルイロン
(72)【発明者】
【氏名】ハウッサメッディン、ディミトリ
(72)【発明者】
【氏名】チョン、カングオ
(72)【発明者】
【氏名】フロウギアー、ジュリアン
(72)【発明者】
【氏名】ドリス、ブルース
【テーマコード（参考）】
4M119
5F092
【Ｆターム（参考）】
4M119AA19
4M119BB01
4M119CC05
4M119DD08
4M119DD09
4M119DD32
4M119FF07
5F092AA11
5F092AB07
5F092AC11
5F092AD25
5F092BB23
5F092BB35
5F092BB36
5F092BB43
5F092BB53
5F092BB55
5F092BC06
5F092BC22
5F092CA02
5F092CA03
(57)【要約】
電極上に位置する磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）スタックと、電極と接触する金属ラインと、ＭＲＡＭスタックに当接する側壁スペーサとを含むメモリ・デバイスを提供する。メモリ・デバイスは、階段状リーチ・スルー導体であって、側壁スペーサと金属ラインとの間に位置するアンダーカット領域の階段状リーチ・スルー導体の第１の高さ部分、および側壁スペーサの外側側壁に当接する、第１の高さ部分よりも高い高さ寸法を有する第２の高さ部分を有する、階段状リーチ・スルー導体も含む。
【特許請求の範囲】
【請求項1】
電極上に位置する磁気ランダム・アクセス・メモリ（ＭＲＡＭ）スタックと、前記電極と接触する金属ラインと、
前記ＭＲＡＭスタックに当接する側壁スペーサと、
階段状リーチ・スルー導体であり、前記側壁スペーサと前記金属ラインとの間に位置するアンダーカット領域の前記階段状リーチ・スルー導体の第１の高さ部分、および前記側壁スペーサの外側側壁に当接する、前記第１の高さ部分よりも高い高さ寸法を有する第２の高さ部分を有する、前記階段状リーチ・スルー導体と、
を備える、メモリ・デバイス。
【請求項2】
前記金属ラインと接触する前記電極とは反対側の前記ＭＲＡＭスタックの表面と接触するキャップ電極をさらに備える、請求項１に記載のメモリ・デバイス。
【請求項3】
前記金属ラインと接触する前記電極と前記側壁スペーサとの間に存在する多層内部スペーサ部分をさらに備える、請求項１に記載のメモリ・デバイス。
【請求項4】
前記多層内部スペーサ部分が、前記金属ライン上に存在する金属キャップ層と、前記ＭＲＡＭスタックと前記金属キャップ層との間に存在する層間誘電体層とを備える、請求項３に記載のメモリ・デバイス。
【請求項5】
前記金属キャップ層が、半導体酸化物含有誘電体、半導体窒化物含有誘電体、金属酸化物、およびこれらの組合せを含む群から選択された組成を有する、請求項４に記載のメモリ・デバイス。
【請求項6】
前記金属キャップ層が、前記階段状リーチ・スルー導体の前記第１の高さ部分と接触している、請求項４に記載のメモリ・デバイス。
【請求項7】
ＭＲＡＭスタックが基板のＭＲＡＭ部分に存在し、前記金属ラインおよび前記階段状リーチ・スルー導体が、前記基板の前記ＭＲＡＭ部分から前記基板の相互接続部分まで延在する、請求項１に記載のメモリ・デバイス。
【請求項8】
前記電極が、前記金属ラインの上にある金属キャップのビア開口部を貫いて延在する、請求項１に記載のメモリ・デバイス。
【請求項9】
相互接続部分およびメモリ部分を含む基板と、前記基板の前記メモリ部分に存在するメモリ・デバイスであって、前記金属ラインのメモリ部分と連通する電極上に位置するメモリ・スタックを含む、前記メモリ・デバイスと、
前記基板の前記相互接続部分の少なくとも１つのビア・コンタクトであって、前記基板の前記相互接続部分に存在する前記金属ラインの相互接続部分上に存在する、前記階段状リーチ・スルー導体からの延長部への、前記少なくとも１つのビア・コンタクトと、
をさらに備える、請求項１に記載のメモリ・デバイス。
【請求項10】
前記基板の前記相互接続部分が、前記少なくとも１つのビア・コンタクトと電気的に通信するアクセス・トランジスタを含む、請求項９に記載のメモリ・デバイス。
【請求項11】
前記金属ラインと接触する前記電極とは反対側の前記メモリ・スタックの表面と接触するキャップ電極をさらに備える、請求項９に記載のメモリ・デバイス。
【請求項12】
前記金属ラインの前記メモリ部分と接触する前記電極と前記側壁スペーサとの間に存在する多層内部スペーサ部分をさらに備える、請求項９に記載のメモリ・デバイス。
【請求項13】
前記多層内部スペーサ部分が、前記金属ラインの前記メモリ部分上に存在する金属キャップ層と、前記メモリ・スタックと前記金属キャップ層との間に存在する層間誘電体層とを備える、請求項１２に記載のメモリ・デバイス。
【請求項14】
前記金属キャップ層が、半導体酸化物含有誘電体、半導体窒化物含有誘電体、金属酸化物、およびこれらの組合せで構成された群から選択された組成を有する、請求項１３に記載のメモリ・デバイス。
【請求項15】
前記金属キャップ層が、前記階段状リーチ・スルー導体の前記第１の高さ部分と接触している、請求項１４に記載のメモリ・デバイス。
【請求項16】
相互接続部分およびメモリ部分を含む基板と、前記基板の前記メモリ部分に存在するメモリ・デバイスであり、前記メモリ・デバイスは、金属ラインのメモリ部分と連通する電極上に位置するメモリ・スタックを含み、前記メモリ・デバイスは、前記メモリ・スタックに当接する側壁スペーサを含み、前記メモリ・デバイスにおいて、第１の高さ部分を有する階段状リーチ・スルー導体が、前記側壁スペーサと前記金属ラインの前記メモリ部分との間に位置するアンダーカット領域に存在し、前記階段状リーチ・スルー導体が、前記側壁スペーサの外側側壁に当接する、前記第１の高さ部分よりも高い高さ寸法を有する第２の高さ部分を有する、前記メモリ・デバイスと、
前記基板の前記相互接続部分の少なくとも１つのビア・コンタクトであり、前記基板の前記相互接続部分に存在する前記金属ラインの相互接続部分上に存在する、前記階段状リーチ・スルー導体からの延長部への、前記少なくとも１つのビア・コンタクトと、
を備える、デバイス。
【請求項17】
前記基板の前記相互接続部分が、前記少なくとも１つのビア・コンタクトと電気的に通信するアクセス・トランジスタを含む、請求項１６に記載のデバイス。
【請求項18】
前記金属ラインと接触する前記電極とは反対側の前記メモリ・スタックの表面と接触するキャップ電極をさらに備える、請求項１６に記載のデバイス。
【請求項19】
前記金属ラインの前記メモリ部分と接触する前記電極と前記側壁スペーサとの間に存在する多層内部スペーサ部分をさらに備える、請求項１６に記載のデバイス。
【請求項20】
前記多層内部スペーサ部分が、前記金属ラインの前記メモリ部分上に存在する金属キャップ層と、前記メモリ・スタックと前記金属キャップ層との間に存在する層間誘電体層とを備える、請求項１９に記載のデバイス。
【請求項21】
前記金属キャップ層が、半導体酸化物含有誘電体、半導体窒化物含有誘電体、金属酸化物、およびこれらの組合せで構成された群から選択された組成を有する、請求項２０に記載のデバイス。
【請求項22】
前記金属キャップ層が、前記階段状リーチ・スルー導体の前記第１の高さ部分と接触している、請求項２１に記載のデバイス。
【請求項23】
金属ラインの上に誘電体材料の金属キャップを形成することと、前記金属キャップのビアを貫通して前記金属ラインと接触する電極を形成することと、
前記電極上にメモリ・スタックを堆積させることと、
前記メモリ・スタックに当接する側壁スペーサを形成することと、
イオン・ビーム・エッチングを使用して前記メモリ・スタックをパターニングすることであり、前記誘電体材料の前記金属キャップが、前記金属ラインが前記メモリ・スタックにバック・スパッタリングすることを防止するエッチ・ストップを提供する、前記パターニングすることと、
前記側壁スペーサと前記金属ラインとの間に位置するアンダーカット領域に階段状リーチ・スルー導体を形成することと、
を含む、メモリ・デバイスを形成する方法。
【請求項24】
前記電極を形成することが、前記金属キャップ上に層間誘電体層を堆積させることと、
前記層間誘電体層をパターニングすることと、
前記層間誘電体層および前記金属キャップを貫通して前記ビアをエッチングして、前記金属ラインの一部を露出させることと、
前記ビアに導電性材料を堆積させて、前記電極を設けることと、
前記ビアの前記導電性材料が前記層間誘電体層の上面と同一平面になるように平坦化することと、
を含む、請求項２３に記載の方法。
【請求項25】
前記金属キャップと前記層間誘電体層の合計厚さが４０ｎｍ以下である、請求項２４に記載の方法。
【請求項26】
前記側壁スペーサと前記金属ラインとの間に位置する前記アンダーカット領域に前記階段状リーチ・スルー導体を前記形成することが、前記層間誘電体層を前記側壁スペーサおよび前記金属ラインに対して選択的にエッチングして、前記アンダーカット領域を設けることと、
堆積させた導体材料で前記アンダーカット領域を充填して、前記階段状リーチ・スルー導体を設けることと、
を含む、請求項２４に記載の方法。
【請求項27】
階段状リーチ・スルー導体が、前記側壁スペーサと前記金属ラインとの間に位置する前記アンダーカット領域に存在する第１の高さ部分を有し、前記階段状リーチ・スルー導体が、前記側壁スペーサの外側側壁に当接する、前記第１の高さ部分よりも高い高さ寸法を有する第２の高さ部分を有する、請求項２３に記載の方法。
【請求項28】
メモリ・スタックが基板のメモリ部分に存在し、前記金属ラインおよび前記階段状リーチ・スルー導体が、前記基板の前記メモリ部分から前記基板の相互接続部分まで延在する、請求項２３に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般にメモリ・デバイスに関し、より詳細には磁気ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスに関する。
【背景技術】
【0002】
半導体記憶デバイスは、電子デバイスの集積回路（ＩＣ）で使用され、データ・ストレージを提供する。半導体記憶デバイスの一例は、磁気ランダム・アクセス・メモリ（ＭＲＡＭ）である。ＭＲＡＭは、不揮発性メモリであり、ＭＲＡＭビット・セルの一部としての磁気トンネル接合（ＭＴＪ）をプログラムすることによってデータが記憶される。ＭＲＡＭの１つの利点は、電源を切っても、ＭＴＪが、記憶された情報を保持できることである。これは、データが電荷または電流としてではなく、小さな磁気エレメントとしてＭＴＪに記憶されるためである。ＭＲＡＭデバイスは、典型的には、ロジック・デバイス、例えば、電界効果トランジスタ（ＦＥＴ）と同じ基板上に集積される。ＭＲＡＭデバイスとロジック・デバイスを一緒に電気部品に集積するには、同時処理が必要になる場合がある。
【発明の概要】
【0003】
本開示の一態様によれば、電極上に位置する磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）スタックと、電極と接触する金属ラインと、ＭＲＡＭスタックに当接する側壁スペーサとを含むメモリ・デバイスが記載される。メモリ・デバイスは、階段状リーチ・スルー導体（stepped reach through conductor）であって、側壁スペーサと金属ラインとの間に位置するアンダーカット領域の階段状リーチ・スルー導体の第１の高さ部分、および側壁スペーサの外側側壁に当接する、第１の高さ部分よりも高い高さ寸法を有する第２の高さ部分を有する、階段状リーチ・スルー導体も含む。
【0004】
別の態様によれば、相互接続部分およびメモリ部分を含む基板と、基板のメモリ部分に存在するメモリ・デバイスであって、金属ラインのメモリ部分と連通する電極上に位置するメモリ・スタックを含み、メモリ・スタックに当接する側壁スペーサを含む、メモリ・デバイスであり、第１の高さ部分を有する階段状リーチ・スルー導体が、側壁スペーサと金属ラインのメモリ部分との間に位置するアンダーカット領域に存在し、階段状リーチ・スルー導体が、側壁スペーサの外側側壁に当接する、第１の高さ部分よりも高い高さ寸法を有する第２の高さ部分を有する、メモリ・デバイスと、基板の相互接続部分の少なくとも１つのビア・コンタクトであって、基板の相互接続部分に存在する金属ラインの相互接続部分上に存在する、階段状リーチ・スルー導体からの延長部への、少なくとも１つのビア・コンタクトと、を備えるデバイスが提供される。
【0005】
別の実施形態では、ＢＥＯＬ相互接続部分とメモリ部分とを有する基板を含む、メモリ・デバイスが提供される。メモリ・デバイスは、基板のメモリ部分に存在する。メモリ・デバイスは、金属ラインのメモリ部分と連通する電極上に位置するメモリ・スタックを含む。メモリ・デバイスは、メモリ・スタックに当接する側壁スペーサも含む。第１の高さ部分を有する階段状リーチ・スルー導体が、側壁スペーサと金属ラインのメモリ部分との間に位置するアンダーカット領域に存在し、階段状リーチ・スルー導体は、側壁スペーサの外側側壁に当接する、第１の高さ部分よりも高い高さ寸法を有する第２の高さ部分を有する。基板のＢＥＯＬ相互接続部分は、少なくとも１つのビア・コンタクトを含む。少なくとも１つのビア・コンタクトは、基板のメモリ部分からの階段状リーチ・スルー導体の延長部と接触している。少なくとも１つのビア・コンタクトは、基板のＢＥＯＬ相互接続部分に存在する金属ラインのＢＥＯＬ相互接続部分上に存在する。
【0006】
本開示の別の態様では、メモリ・デバイスを形成する方法が提供される。一実施形態では、本方法は、金属ラインの上に誘電体材料の金属キャップを形成することと、金属キャップのビアを介して金属ラインと接触する電極を形成することと、を含むことができる。本方法は、電極上にメモリ・スタックを堆積させることと、メモリ・スタックに当接する側壁スペーサを形成することと、をさらに含むことができる。次いで、メモリ・スタックがパターニングされてよい。メモリ・スタックのパターニングには、イオン・ビーム・エッチングを使用することが含まれてよく、誘電体材料の金属キャップは、金属ラインがメモリ・スタックにバック・スパッタリングするのを防止するエッチ・ストップを提供する。次のステップでは、階段状リーチ・スルー導体が、側壁スペーサと金属ラインとの間に位置するアンダーカット領域に形成される。
【0007】
これらおよび他の特徴ならびに利点は、添付の図面に関連して読まれるべき、その例示的な実施形態の以下の詳細な説明から明らかになるであろう。
【0008】
次に、本発明の好ましい実施形態を、単なる例として、以下の図面を参照して説明する。
【図面の簡単な説明】
【0009】
【図1】（Ａ）は、本開示の一実施形態による、基板のメモリ・デバイス部分におけるメモリ・デバイスの側面断面図であり、階段状リーチ・スルー導体が、メモリ・デバイスのメモリ・スタックに当接している側壁スペーサと、メモリ・スタックへの電極への金属ラインのメモリ部分との間に位置するアンダーカット領域に存在する。（Ｂ）は、本発明の好ましい実施形態による、図１（Ａ）に示されるメモリ・デバイスを含む同じ基板のＢＥＯＬ相互接続部分の側面断面図である。
【図2】本開示の一実施形態による、基板のメモリ・デバイス部分における金属ラインの上に金属キャップを形成した側面断面図である。
【図3】（Ａ）は、本発明の好ましい実施形態による、基板のメモリ・デバイス部分における金属への電極を形成した側面断面図である。（Ｂ）は、本発明の好ましい実施形態による、図３（Ａ）に示されるメモリ・デバイスを含む同じ基板のＢＥＯＬ相互接続部分の側面断面図である。
【図4】（Ａ）は、本開示の一実施形態による、電極上にメモリ・スタックを形成し、次いで基板のメモリ・デバイス部分上にキャップ電極層を形成した側面断面図である。（Ｂ）は、本発明の好ましい実施形態による、メモリ・スタックおよびキャップ電極層が形成された、図４（Ａ）に示されるメモリ・デバイスを含む同じ基板のＢＥＯＬ相互接続部分の側面断面図である。
【図5】（Ａ）は、本開示の一実施形態による、イオン・ビーム・エッチングを使用してキャップ電極層およびメモリ・スタックをパターニングした側面断面図であり、誘電体材料の金属キャップは、金属ラインがメモリ・スタックにバック・スパッタリングすることを防止するエッチ・ストップを提供する。（Ｂ）は、本発明の好ましい実施形態による、図５（Ａ）に示されるメモリ・スタックをパターニングするためのプロセス・ステップ後の、同じ基板のＢＥＯＬ相互接続部分の側面断面図を示す。
【図6】（Ａ）は、本発明の好ましい実施形態による、メモリ・スタックの側壁上にスペーサを形成し、側壁スペーサの下に延在するアンダーカット領域を形成した側面断面図である。（Ｂ）は、本発明の好ましい実施形態による、図６（Ａ）に示されるメモリ・スタック上の側壁スペーサのためのプロセス・ステップ後の、同じ基板のＢＥＯＬ相互接続部分の側面断面図である。
【図7】（Ａ）は、本開示の一実施形態による、側壁スペーサと金属ラインとの間に位置するアンダーカット領域に階段状リーチ・スルー導体を形成した側面断面図である。（Ｂ）は、本発明の好ましい実施形態による、図７（Ａ）に示される階段状リーチ・スルー導体を形成するためのプロセス・ステップ後の、同じ基板のＢＥＯＬ相互接続部分の側面断面図である。
【図8】（Ａ）は、本発明の好ましい実施形態による、基板のメモリ・デバイス部分内のメモリ・デバイスへのコンタクトを形成することを示す側面断面図である。（Ｂ）は、本発明の好ましい実施形態による、基板のロジック・デバイス部分内でコンタクトを形成することを示す側面断面図である。
【発明を実施するための形態】
【0010】
特許請求される構造および方法の詳細な実施形態が、本明細書に開示される。しかしながら、開示される実施形態は、様々な形態で具現化され得る、特許請求される構造および方法の単なる例示であることを理解されたい。さらに、様々な実施形態に関連して与えられる例のそれぞれは、例示的であることが意図されており、限定的であることは意図されていない。さらに、図は、必ずしも縮尺通りではなく、一部の特徴は特定の構成要素の詳細を示すために誇張されることがある。したがって、本明細書に開示された特有の構造的および機能的な詳細は、限定するものとしてではなく、単に、本開示の方法および構造を様々に用いる当業者に教示するための代表的な基礎として解釈されるべきである。
【0011】
本明細書における「一実施形態」、「実施形態」、「例示的な実施形態」などへの言及は、記載される実施形態が特定の特徴、構造、または特性を含むことができるが、すべての実施形態が特定の特徴、構造、または特性を含まなくてよいことを示す。さらに、そのような語句は、必ずしも同じ実施形態を指すものではない。さらに、特定の特徴、構造、または特性が実施形態に関連して記載されている場合、明示的に記載されているかどうかにかかわらず、他の実施形態に関連してそのような特徴、構造、または特性に影響を与えることは当業者の知識の範囲内であることが提示される。
【0012】
以下の説明の目的のために、用語「上」、「下」、「右」、「左」、「垂直」、「水平」、「頂部」、「底部」、およびこれらの派生語は、図面において配向されているように、本発明に関するものとする。「上にある（ｏｖｅｒｌｙｉｎｇ）」、「の上に（ａｔｏｐ）」、「上に位置する（ｐｏｓｉｔｉｏｎｅｄ ｏｎ）」または「の上に位置する（ｐｏｓｉｔｉｏｎｅｄ ａｔｏｐ）」という用語は、第１の構造などの第１の要素が、第２の構造などの第２の要素上に存在し、界面構造、例えば、界面層などの介在要素が、第１の要素と第２の要素との間に存在してよいことを意味する。「直接接触」という用語は、第１の構造などの第１の要素と、第２の構造などの第２の要素とが、２つの要素の界面において中間の導電層、絶縁層または半導体層なしに接続されることを意味する。
【0013】
磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスを後工程（ＢＥＯＬ）のプロセス・フローに統合する際に、スタック高さ、すなわち、ＭＲＡＭスタックおよびＭＲＡＭスタックへの電極の高さが大きすぎる、すなわち、高すぎる場合、後工程の相互接続抵抗が大きくなりすぎることが確認されている。線路相互接続抵抗の増加は、デバイス性能を低下させる。ＭＲＡＭスタックの高さは、ＭＲＡＭスタックの下にある金属ラインの上に形成される誘電体材料層の厚さによって決定され得る。従来のデバイスの誘電体層の厚さは、一般に、ＭＲＡＭスタックの下にある金属ラインをサブトラクティブ形成方法から保護するために厚い。より詳細には、ＭＲＡＭスタック用の材料層をパターニングする際に、イオン・ビーム・エッチングが使用される。ＩＢＥプロセスからのエッチャントが、下にある金属ラインに達すると、金属ラインからの金属がＭＲＡＭスタックの側壁にバック・スパッタする可能性がある。金属ラインからＭＲＡＭスタックへの金属バック・スパッタリングは、ＭＲＡＭスタックの磁気トンネル接合の性能を低下させるか、または短絡による故障を引き起こす可能性がある。バック・スパッタリングを回避するために、マスキング誘電体が、金属ラインの上にあるスタック構造に組み込まれる。しかしながら、これは、金属ラインの上にある材料の量を増加させ、前述のバック・スパッタリングを回避するためにエッチ・ストップとして採用される材料スタックを貫いて形成されるビア・コンタクト用のビア開口部の高さも増加させる。ビア開口部の高さが増加すると、ＢＥＯＬ相互接続のビア抵抗が増加し、これは、より低い金属ラインレベルのビアで顕著になる可能性がある。
【0014】
上記の発見された欠点に鑑みて、本開示の好ましい実施形態の構造および方法は、リセスされた金属ライン高さから開始し、次いで、金属ラインの上に（誘電体材料で構成された）金属キャップ層を形成する。金属ラインの開始高さの低減と金属キャップ層の両方が、バック・スパッタリングからメモリ・スタックを保護し、ビア抵抗の増加につながらない最小限のスタック高さを維持する。本構造は、リセスされた金属ラインの上の金属延長層をさらに含む。金属延長層は、階段状リーチ・スルー導体としてデバイスのメモリ部分に存在し、メモリ部分からデバイスのＢＥＯＬ相互接続部分まで延在する。デバイスのメモリ部分とＢＥＯＬ相互接続部分の両方に、金属延長層上に直接ランディングするビアが存在することができる。ここで、図１（Ａ）～図８（Ｂ）を参照して、好ましい実施形態の構造および方法をより詳細に説明する。
【0015】
図１（Ａ）は、本発明の好ましい実施形態による、本デバイスのメモリ領域のメモリ・デバイス１００を示す。図１（Ｂ）は、本発明の好ましい実施形態による、コア・ロジック・デバイスの上にあり得るＢＥＯＬ相互接続領域を示す。メモリ領域およびＢＥＯＬ相互接続領域は両方とも、同じウエハ上に形成されたデバイスの部分の上にある。
【0016】
図１（Ａ）を参照すると、メモリ・デバイス１００は、底部電極５５上にメモリ・スタック５０を含む。底部電極５５は、金属ライン６０の上に存在する。金属ライン６０は、メモリ・スタック５０への底部電極５５と下にあるデバイス６５との間に存在する。
【0017】
メモリ・デバイス１００は、一部の実施形態では、ＭＲＡＭスタック５０と呼ばれ得るメモリ・スタック５０を含む。一部の実施形態では、メモリ・スタック５０は、磁気トンネル接合（ＭＴＪ）タイプのデバイス用に構成されてよい。ＭＲＡＭスタック５０は、以下の説明による材料層で構成されてよい。
【0018】
ＭＪＴ構造は、電子がトンネルすることができる薄い絶縁層によって分離された２つの薄い強磁性層を含む。スピン・トランスファ・トルク（ＳＴＴ）現象は、ＭＴＪ構造において実現され、一方の強磁性層（「磁気自由層」または「自由磁化層」と呼ばれる）が非固定磁化を有し、他方の強磁性層（「磁気ピン止め層」または「参照層」または「固定磁化層」と呼ばれる）が「固定」磁化を有する。ＭＴＪは、磁化自由層の磁化状態を切り替えることによって情報を記憶する。
【0019】
一部の実施形態では、メモリ・デバイス１００の磁気トンネル接合（ＭＴＪ）構造の磁性層、すなわち、自由磁化層および固定磁化層の磁気配向は、垂直方向である。垂直方向とは、例えば、ＭＴＪ構造の層の平面に垂直な方向を指す。一実施形態では、磁気的に固定された層、すなわち固定磁化層は、磁気自由層、すなわち自由磁化層の下に配置され、底部ピン止め垂直ＭＴＪ（ｐＭＴＪ）素子を形成する。固定層の垂直方向は、第１の垂直方向である。第１の垂直方向は、下にある支持基板から離れる上方向であるように示されている。自由層の磁気配向に関しては、固定層と同じ第１の（平行な）方向、または固定層と反対の第２の（反平行な）方向になるようにプログラムすることができる。
【0020】
固定磁化層および自由磁化層のそれぞれは、強磁性材料で構成されてよい。例えば、固定磁化層および自由磁化層のそれぞれは、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ホウ素（Ｂ）、またはこれらの任意の組合せを含む組成物で構成されてよい。一例では、固定磁化層は、ＣｏＦｅＢまたはＣｏＦｅで形成することができる。一例では、自由磁化層は、ＣｏＦｅＢまたはＣｏＦｅで形成することができる。固定磁化層および自由磁化層のそれぞれは、１０ｎｍ～１００ｎｍの範囲の厚さを有することができる。一部の実施形態では、固定磁化層および自由磁化層のそれぞれは、２０ｎｍ～５０ｎｍの範囲の厚さを有することができる。
【0021】
一部の実施形態では、固定磁化層は、非磁性スペーサ層（Ｒｕなど）を介して反強磁性的に結合された２つの強磁性層で構成された合成反強磁性体（ＳＡＦ）を含むことができる。一部の実施形態では、２つの磁気電極間の双極子相互作用は、印加磁場または電流密度に対して、自由層、すなわち、自由磁化層の高度に非対称の反転をもたらす。さらに、ループの誘導シフト（induced shift of the loop）（Ｈｃｏｕｐｌ）が自由層の保磁場（coercive field）（ＨＣ）よりも大きい場合、１つの抵抗状態のみがゼロ磁場で安定したままであり、これは用途に適していない。面内ＭＴＪの場合、この問題は、ピン止め層を、非磁性スペーサ層（Ｒｕなど）を介して反強磁性結合された２つの強磁性層で構成された合成反強磁性体（ＳＡＦ）で置き換えることによって解決することができる。一実施形態では、固定磁化層に使用される合成反強磁性体（ＳＡＦ）は、Ｔａ３／Ｐｔ３０／（Ｃｏ０．５／Ｐｔ０．４）５／Ｃｏ０．５／Ｒｕ０．８５／（Ｃｏ０．５／Ｐｔ０．４）３／Ｃｏ０．５／ＣｏＦｅＢ１のスタックを含むことができる。
【0022】
トンネル接合誘電体層は、固定磁化層と自由磁化層との間に存在し、磁気トンネル接合（ＭＴＪ）構造において発生する磁気抵抗効果であるトンネル磁気抵抗（ＴＭＲ）のサイトである。トンネル接合誘電体層は、酸化マグネシウム（ＭｇＯ）、酸化アルミニウム（Ａｌ２Ｏ３）、もしくは酸化チタン（ＴｉＯ２）などの非磁性絶縁材料、または任意の他の適切な材料で形成することができる。トンネル接合誘電体層は、１ｎｍ～１０ｎｍの範囲の厚さを有することができる。一部の実施形態では、トンネル接合誘電体層は、２ｎｍ～５ｎｍの範囲の厚さを有することができる。
【0023】
下にあるデバイス層６５は、中間工程（ＭＯＬ）コンタクトまたはさらには下部後工程（ＢＥＯＬ）相互接続を有する、能動または受動あるいはその両方の電子デバイスを含むことができる。例えば、下にあるデバイス６５は、電界効果トランジスタ（ＦＥＴ）またはフィン電界効果トランジスタ（ＦｉｎＦＥＴ）などのトランジスタであってよい。下にあるデバイスは、キャパシタおよび抵抗器などの受動デバイスであってよい。下にあるデバイス６５は、能動デバイスと受動デバイスの組合せであってよい。図１（Ａ）には示されていないが、下にあるデバイス６５は、ＩＶ族半導体基板、例えばシリコン基板、またはＩＩＩ－Ｖ族半導体基板などの半導体基板上に形成することができる。下部デバイスの層間誘電体は、能動または受動あるいはその両方のデバイスの上に存在してよく、接続回路は、層間誘電体を介して存在し、下にあるデバイス層６５に統合された能動および受動デバイスへの電気的通信を提供することができる。下にあるデバイス層６５は、前工程（ＦＥＯＬ）処理を使用して形成されてよい。
【0024】
金属ライン６０は、下にあるデバイス層６５の上に存在する。金属ライン６０は、Ｍｘ－１と呼ばれることもある。スタック高さを低く維持するために、金属ライン６０をリセスし、誘電体キャップ（金属キャッピング層）を形成して、ＩＬＤ１の厚さを増加させることなく、ＭＲＡＭ ＩＢＥ用の追加のバッファ層を設ける。金属ライン６０は、任意の金属または金属含有材料、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、およびこれらの組合せで構成されてよい。以下でより詳細に説明するように、金属ライン６０は、図１（Ａ）に示されるメモリ・デバイス領域に存在するだけでなく、図１（Ｂ）に示されるＢＥＯＬ相互接続領域にも存在する。
【0025】
上述したように、メモリ・スタック５０をパターニングするために使用される処理中に金属ライン３０を保護するために、金属キャッピング層４５を金属ライン３０の上に堆積させる。以下でより詳細に説明するように、メモリ・スタック５０を提供する材料層は、サブトラクティブ（材料除去）法であるイオン・ビーム・エッチング（ＩＢＥ）を使用してパターニングされる。上述したように、メモリ・スタック５０をパターニングするためのプロセス・シーケンス中に、サブトラクティブ・プロセス、例えばイオン・ビーム・エッチング（ＩＢＥ）の間に、金属層６０にエッチングが行われる場合、金属層６０の金属材料がメモリ・スタック５０の側壁上にバック・スパッタする可能性がある。これにより、メモリ・スタック５０の磁気特性が乱される。本開示の好ましい実施形態の金属キャッピング層４５は、有利には、その可能性を排除することができる。
【0026】
一部の実施形態では、金属ラインは、層間誘電体層（ＩＬＤ）６１のトレンチ内に形成される。ＩＬＤ６１は、任意の誘電体材料組成で構成することができる。例えば、層間誘電体層に言及する場合、その層の組成は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯｘＮｙ、ＳｉＣ、ＳｉＣＯ、ＳｉＣＯＨ、およびＳｉＣＨ化合物などのケイ素含有材料、Ｓｉの一部または全部がＧｅで置換された上述のケイ素含有材料、炭素ドープ酸化物、無機酸化物、無機ポリマ、ハイブリッド・ポリマ、ポリアミドまたはＳｉＬＫ（商標）などの有機ポリマ、他の炭素含有材料、スピンオンガラスおよびシルセスキオキサン系材料などの有機無機材料、ならびにアモルファス水素化炭素（α－Ｃ：Ｈ）としても知られるダイヤモンド状炭素（ＤＬＣ）で構成された群から選択され得ることに留意されたい。層間誘電体層のための追加の選択枝としては、多孔質の形態、あるいは処理中に多孔質または透過性あるいはその両方から、非多孔質または非透過性あるいはその両方に変化する形態の前述の材料のいずれかを含む。層間誘電体層についての上記の説明は、本明細書に記載された構造の任意のＩＬＤ層に適している。
【0027】
メモリ・デバイス１００は、上部電極４４および下部電極５５を含む。上部電極４４は、キャップ電極と呼ばれることもあり、メモリ・スタック５０の上面に直接接触している。上部電極４４の側壁は、パターニングされたメモリ・スタック５０の側壁と整列していてよい。これは、メモリ・スタック５０をエッチングするために使用される同じパターンが、上部電極４４をエッチングするためにも使用されるためである。上部電極４４は、パターニングされたメモリ・スタック５０の幅と同じ幅を有することができる。上部電極４４は、任意の金属または金属窒化物で構成することができる。一部の実施形態では、上部電極４４は、窒化タンタル（ＴａＮ）で構成されてよい。他の実施形態では、上部電極４４は、Ａｌ、Ｃｕ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｒｕ、Ｗ、Ｃｒ、およびこれらの組合せなどの他の金属材料で構成されてよい。
【0028】
下部電極５５は、金属ライン６０の上面と直接接触するように延在するビア開口部に位置してよい。下部電極５５の反対側の端部は、メモリ・スタック５０の下面と直接接触している。下部電極５５は、任意の金属または金属窒化物で構成することができる。下部電極５５は、窒化タンタル（ＴａＮ）またはＴｉＮで構成されてよい。他の実施形態では、下部電極５５は、Ａｌ、Ｃｕ、Ｔｉ、ＴｉＮ、Ｔａ、Ｒｕ、Ｗ、Ｃｒおよびこれらの組合せなどの他の金属材料で構成されてよい。下部電極５５は、メモリ・スタック５０の幅よりも小さい幅を有することができる。一部の実施形態では、下部電極５５は、メモリ・スタックの幅の中央に位置する部分と接触している。
【0029】
下部電極５５が存在するビア開口部は、メモリ層間誘電体層（ＩＬＤ）４６、および金属キャッピング層４５の残留部分を貫通して延在することができる。メモリＩＬＤ４６および金属キャッピング層４５の外側側壁は、これらの構造が同じマスクおよびエッチング・ステップでパターニングされ得るため、メモリ・スタック５０の外側側壁と整列することができる。
【0030】
メモリ・スタック５０に当接して側壁スペーサ４７が存在してよい。側壁スペーサ４７は、酸化物または窒化物などの任意の誘電体材料で構成することができる。例えば、側壁スペーサ４７は、窒化シリコンで構成されてよい。別の例では、側壁スペーサ４７は、酸化ケイ素で構成されてよい。側壁スペーサ４７は、キャップ電極４４の側壁の周りにもあってよい。側壁スペーサ４７の上面とキャップ電極４４の上面とは、同一平面上にあってよい。側壁スペーサ４７の下面はアンダーカット領域に存在する階段状リーチ・スルー導体４３の第１の高さ部分の上面と直接接触することができる。階段状リーチ・スルー導体４３については、後の段落でより詳細に説明する。階段状リーチ・スルー導体の第２の高さ部分は、側壁スペーサ４７の外側側壁に当接する。
【0031】
さらに図１（Ａ）を参照すると、側壁スペーサ４７のベース面の下にアンダーカット領域が存在してよい。アンダーカット領域は、金属キャッピング層４５の残留部分にも延出することができる。アンダーカット領域は、ノッチと呼ばれることもある。以下でより詳細に説明するように、アンダーカット領域は、等方性エッチングを使用して形成することができる。
【0032】
一部の実施形態では、階段状リーチ・スルー導体４３は、アンダーカット領域に存在する。階段状リーチ・スルー導体４３は、メモリ・スタック５０の下にない金属ライン６０の部分の上面、ならびにアンダーカット領域、すなわち、側壁スペーサ４７のベースの下に延在し、側壁スペーサ４７の内側側壁を越えて延在するアンダーカット領域の下にある金属ライン６０の部分と直接接触する。等方性エッチングによりアンダーカット領域が形成される際に、金属キャッピング層４５の露出部分が除去される。これにより、金属ライン６０の一部が露出する。前述したように、金属ライン６０は、メモリ・デバイス１００のスタック高さを低くするためにリセスされている。階段状リーチ・スルー導体４３を形成することにより、以前にリセスされた金属ライン６０の導電性材料の厚さが増加する。これにより、金属ライン６０の線路抵抗が下がる。
【0033】
図１（Ａ）を参照すると、「階段状」とは、メモリ領域において、リーチ・スルー導体が少なくとも２つの厚さ部分を有することを意味する。図１（Ａ）に示されるように、階段状リーチ・スルー導体４３は、側壁スペーサ４７と金属ライン６０との間に位置するアンダーカット領域の第１の高さ部分と、側壁スペーサ４７の外側側壁に当接する、第１の高さ部分よりも高い高さ寸法を有する第２の高さ部分とを有する。メモリ層間誘電体層４６、および金属キャッピング層４５の残留部分は、金属ライン６０に接触する電極５５と側壁スペーサ４７との間に存在する多層内部スペーサ部分を提供する。金属キャッピング層４５の残留部分は、半導体酸化物含有誘電体、半導体窒化物含有誘電体、金属酸化物、およびこれらの組合せで構成された群から選択された組成を有する。
【0034】
さらに図１（Ａ）を参照すると、金属ライン６２がキャップ電極４４に接続されていてよい。金属ライン６２は、金属または金属含有材料、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、およびこれらの組合せで構成されてよい。層間誘電体層６３は、メモリ・デバイス１００の大部分を封止することができる。
【0035】
メモリ・スタック５０、例えばＭＲＡＭスタックは、図１（Ａ）に示されるように、デバイスのメモリ領域に存在するが、金属ライン６０および階段状リーチ・スルー導体４３は、図１（Ｂ）に示されるように、デバイスのメモリ領域からデバイスのＢＥＯＬ相互接続領域まで延在する。
【0036】
図１（Ａ）および図１（Ｂ）を参照すると、メモリ・デバイス１００は、デバイスのメモリ部分（基板のメモリ部分と呼ぶことができる）に存在し、メモリ・デバイス１００は、金属ライン６０のメモリ部分と連通する電極５５上に位置するメモリ・スタック５０を含む。上述したように、メモリ・デバイス１００は、メモリ・スタック５０に当接する側壁スペーサ４７を含み、第１の高さ部分を有する階段状リーチ・スルー導体４３が、側壁スペーサ４７と金属ライン６０のメモリ部分との間に位置するアンダーカット領域に存在する。階段状リーチ・スルー導体４３は、側壁スペーサ４７の外側側壁に当接する、第１の高さ部分よりも高さ寸法が大きい第２の高さ部分を有する。金属ライン６０および第２の高さを有する階段状リーチ・スルー導体の部分は、図１（Ｂ）に示されるように、メモリ・デバイスを含むデバイスの領域からデバイスのＢＥＯＬ相互接続領域まで延在する。
【0037】
図１（Ｂ）を参照すると、デバイスのロジック部分（基板のロジック部分と呼ぶことができる）の少なくとも１つのビア・コンタクト７０（ビア・コンタクトＶｘとも呼ばれる）が、基板のＢＥＯＬ相互接続部分に存在する金属ライン６０のＢＥＯＬ相互接続部分上に存在する階段状リーチ・スルー導体４３の延長部の上面と直接接触している。デバイスのＢＥＯＬ相互接続部分は、少なくとも１つのビア・コンタクト７０と電気的に通信するアクセス・トランジスタを含む。少なくとも１つのビア・コンタクト７０は、任意の金属または金属窒化物で構成することができる。少なくとも１つのビア・コンタクト７０に適した金属含有材料のいくつかの組成には、Ａｌ、Ｃｕ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｒｕ、Ｗ、Ｃｒ、およびこれらの組合せが含まれる。
【0038】
図１（Ａ）および図１（Ｂ）に示されるように、メモリ・デバイスの下部電極５５は、金属ライン６０のリセスされた上面にランディングし、一方、デバイスのＢＥＯＬ相互接続部分の少なくとも１つのビア・コンタクト７０は、第２の高さを有する階段状リーチ・スルー導体４３の延長部の追加によって厚さが増加した金属ライン６０の部分にランディングする。少なくとも１つのビア・コンタクト７０は、ＢＥＯＬ相互接続部分に存在する階段状リーチ・スルー導体４３の延長部の上面と直接接触している。図１（Ａ）に示されるメモリ・デバイス領域と同様に、図１（Ｂ）に示されるＢＥＯＬ相互接続領域は、下にあるデバイス層６５の上にある金属ライン６０を含む。図１（Ａ）に示される下にあるデバイス層６５の説明は、図１（Ｂ）に示される下にあるデバイス層６５の説明に適している。
【0039】
図１（Ａ）および図１（Ｂ）を参照すると、少なくとも１つのビア・コンタクト７０の高さＨ１は、３０ｎｍ～１００ｎｍの範囲であってよい。少なくとも１つのビア・コンタクト７０の高さＨ１は、メモリ・デバイス１００の下部電極５５のベースからキャップ電極４４の上面まで延びるスタック高さと同様である。一部の実施形態では、メモリ・デバイスのスタック高さは、４０ｎｍ～１１０ｎｍの範囲であってよい。
【0040】
【0041】
図２は、図１（Ａ）および図１（Ｂ）に示される構造を製造するために使用される初期構造の一実施形態を示す。図２に示される構造は、メモリ領域とＢＥＯＬ相互接続領域の両方の初期構造を説明するのに適している。下にあるデバイス層の上にある層間誘電体層６１のスタックは、パターニングされて、金属ライン６０を形成するための金属材料で充填されるトレンチを提供する。
【0042】
トレンチは、フォトリソグラフィおよびエッチング・プロセスを使用してパターニングされてよい。次いで、めっき、電気めっき、またはスパッタリングなどの堆積プロセスを使用して、金属ライン６０を形成することができる。堆積に続いて、金属ラインの上面が層間誘電体層６１の残留部分の上面と同一平面になるように平坦化プロセスを用いることができる。
【0043】
さらに図２を参照すると、一部の実施形態では、金属ライン６０は、反応性イオン・エッチング（ＲＩＥ）または湿式金属リセスなどの選択的金属エッチング・プロセスを使用してリセスされる。金属ライン６０は、１５ｎｍ～３５ｎｍの範囲の厚さにリセスされてよい。一例では、金属ライン６０は、約２０ｎｍの厚さにリセスされる。
【0044】
金属ライン６０をリセスした後に、リセスされた金属ライン表面に金属キャッピング層４５を堆積させる。上述したように、金属キャッピング層４５は、メモリ・スタック５０をパターニングするために使用される後続のエッチング・プロセス中に金属ライン６０がエッチングされるのを確実に保護するために形成される。金属キャッピング層４５は、エッチ・ストップと呼ばれることがある。一部の実施形態では、金属キャッピング層４５は、酸化物、例えば、酸化ケイ素、または窒化物、例えば、窒化ケイ素、ＳｉＢＣＮ、ＳｉＯＣＮなどの誘電体材料で構成されてよい。一部の実施形態では、金属キャッピング層４５は、低ｋ誘電体で構成することができる。低ｋ誘電体材料は、炭素ドープ酸化ケイ素（ＳｉＯ：Ｃ）、フッ素ドープ酸化ケイ素（ＳｉＯ：Ｆ）、ポリマ材料、例えば、オルトケイ酸テトラエチル（ＴＥＯＳ）、水素シルセスキオキサン（ＨＳＱ）およびメチルシルセスキオキサン（ＭＳＱ）、ならびにこれらの組合せを含むことができるが、これらに限定されない。
【0045】
金属キャッピング層４５を堆積させることができる。「堆積」は、ウエハ上に材料を成長させ、コーティングし、またはその他の方法で転写する任意のプロセスである。利用可能な技術としては、とりわけ、熱酸化、物理的気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、電気化学堆積（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、およびより最近では原子層堆積（ＡＬＤ）が挙げられるが、これらに限定されない。本明細書で使用されるように、「堆積」は、例えば、化学気相堆積（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、半大気ＣＶＤ（ＳＡＣＶＤ）、および高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）、高速熱ＣＶＤ（ＲＴＣＶＤ）、超高真空ＣＶＤ（ＵＨＶＣＶＤ）、反応律速処理ＣＶＤ（ＬＲＰＣＶＤ）、金属有機ＣＶＤ（ＭＯＣＶＤ）、スパッタリング堆積、イオン・ビーム堆積、電子ビーム堆積、レーザ支援堆積、熱酸化、熱窒化、スピンオン法、物理的気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、化学酸化、分子線エピタキシ（ＭＢＥ）、めっき、蒸着を含むが、これらに限定されない、堆積させる材料に適切な任意の現在知られている、または後に開発される技術を含むことができる。
【0046】
堆積に続いて、金属キャッピング層４５の上面が層間誘電体層６１の残留部分と同一平面になるように、化学機械平坦化（ＣＭＰ）などの平坦化プロセスを適用することができる。金属キャッピング層４５の厚さは、１５ｎｍ～３５ｎｍの範囲であってよい。一例では、金属キャッピング層４５は、２０ｎｍの厚さを有する。
【0047】
図３（Ａ）および図３（Ｂ）は、メモリ・デバイス領域の金属ライン６０に下部電極５５を形成した一実施形態を示す。最初に、メモリ・デバイス領域およびＢＥＯＬ相互接続領域の上に層間誘電体層４６をブランケット堆積させる。第２に、メモリ・デバイス領域の金属ライン６０のリセスされた上面を露出させるビア開口部をエッチングすることによって下部電極５５が形成される。ビア開口部は、フォトリソグラフィおよびエッチング・プロセス、例えば、反応性イオン・エッチング（ＲＩＥ）を使用して形成される。ビア開口部の形成に続いて、ビア開口部内に金属充填材料を堆積させることによって下部電極５５が形成され、これに続いて平坦化ステップを行うことができる。
【0048】
図４（Ａ）および図４（Ｂ）は、下部電極５５上にメモリ・スタック５０のブランケット材料層５０’を堆積させ、次いでキャップ電極層４４’を堆積させることを示す側面断面図である。ブランケット材料層５０’の組成は、図１（Ａ）で説明したメモリ・スタック５０の説明で提供されている。キャップ電極層４４’の組成は、図１（Ａ）で説明したキャップ電極層の説明によって提供されている。
【0049】
図５（Ａ）および図５（Ｂ）は、イオン・ビーム・エッチング（ＩＢＥ）を用いて、メモリ・スタック５０のキャップ電極層４４’およびブランケット材料層をパターニングすることを示しており、誘電体材料の金属キャッピング層４５は、メモリ・デバイス領域およびＢＥＯＬ相互接続領域の両方においてエッチ・ストップを提供する。メモリ・デバイス領域では、金属キャッピング層４５は、サブトラクティブ・エッチングが金属ライン６０に達するのを阻止し、したがって、金属ラインがメモリ・スタック５０にバック・スパッタリングするのを防止する。
【0050】
イオン・ビーム・エッチング（またはミリング）は、遠隔ブロード・ビーム・イオン／プラズマ源を利用して、物理的不活性ガス手段または化学反応性ガス手段あるいはその両方によって基板材料を除去するドライ・プラズマ・エッチング法である。他のドライ・プラズマ・エッチング技術と同様に、ＩＢＥの利点には、制御可能なエッチング速度、高い異方性、高い選択性、高い均一性、高いアスペクト比、および低い基板損傷などが含まれる。
【0051】
基本的に、イオン・ビーム・エッチングは、数十ミクロン～ナノメートル・スケールの表面特徴を画定することができる低圧、異方性、および中性化ドライ・プラズマ技術である。バルク・プラズマは、エッチング表面から離れたイオン源で生成される。この遠隔源から、指向性ビームがエッチング表面に向かって加速される。イオン源において、指向性ビームは、イオンエネルギー、イオン・ビーム電流、およびイオン軌道などの特定の特性を獲得する。エッチング表面はバルク・プラズマに浸漬されないため、放射損傷のリスクが最小限に抑えられ、指向性ビームは、エッチング表面をＲＦバイアス制御から解放する。
【0052】
イオン・ビーム・エッチングの特徴の１つは、純粋に物理的なプロセスによって任意の材料を除去できることである。イオン・ビーム・エッチング（ＩＢＥ）は、普遍的なエッチャント・プロセス法と考えられる。例えば、ＩＢＥは、いかなる過酷な化学反応物も用いることなく、貴金属および耐熱金属、合金、ならびに磁気材料をエッチングすることができる。
【0053】
イオン・ビーム・エッチング・ツールの一般的な構成は、アルゴン・イオン・ビームを生成する。イオン・ビーム・エッチングは、複数の材料または層のスタックをエッチングするための再現性の高いソリューションである。その場制御としてＳＩＭＳ（二次イオン質量分析）を統合した構成を用いて、イオン・ビーム・エッチングにより、ある層の材料を除去し、次の層で直ちに停止することができる。
【0054】
イオン・ビーム・エッチング・システムでは、傾斜角が調整可能な回転固定具に取り付けられた基板から材料を物理的にミリングするために、コリメートされた指向性の高い広ビームのイオン源が使用される。典型的には、グリッド・イオン源が使用され、独立した電子源で中性化される。
【0055】
イオン・ビーム・エッチングには他にも２つのタイプ、すなわち、反応性イオン・ビーム・エッチング（ＲＩＢＥ）および化学支援イオン・ビーム・エッチング（ＣＡＩＢＥ）がある。ＲＩＢＥは、イオン・ビームの一部またはすべてが反応性イオンで構成されていることを除いて、ＩＢＥと同一であり、標準的なＩＢＥでは、イオン・ビームは、不活性ガスのみで構成されている。ＣＡＩＢＥでは、イオン化されていない反応種が、イオン・ビームとは無関係に、基板の近くでプロセスに導入される。特定の材料については、ＲＩＢＥおよびＣＡＩＢＥは、ＩＢＥに比べて、エッチング異方性、スパッタ再堆積、およびエッチング速度のさらなる制御を提供する。
【0056】
図５（Ａ）および図５（Ｂ）を参照すると、メモリ・スタック５０を提供する領域上のマスキングに続いて、ブランケット層の露出部分、メモリ層間誘電体層６１の露出部分を除去し、金属キャッピング層４５をリセスするために、エッチングを進めることができる。上述したように、金属キャッピング層４５は、エッチ・ストップとして機能することができる。プロセス・フローのこの段階でのエッチング・プロセスは、金属ライン６０を収容するためのトレンチを設けるためにパターニングされた層間誘電体層６１の残留部分をリセスすることもできる。
【0057】
図６（Ａ）および図６（Ｂ）は、メモリ・スタック５０の側壁にスペーサ（側壁スペーサ４７）を形成し、側壁スペーサ４７の下に延在するアンダーカット領域を形成した一実施形態を示す。側壁スペーサ４７は、図５（Ａ）および図５（Ｂ）に示される構造上に共形のスペーサ材料層をブランケット堆積させることによって形成されてよい。共形層の堆積に続いて、異方性エッチング、例えば、反応性イオン・エッチング（ＲＩＥ）などのエッチ・バック・プロセスにより、共形層の水平に配向した部分を除去することができ、共形層の垂直に配向した部分は、その大部分が残って側壁スペーサ４７を提供する。一例では、共形層は、化学気相堆積（ＣＶＤ）または原子層堆積（ＡＬＤ）を使用してブランケット堆積させることができる。
【0058】
側壁スペーサ４７の形成に続いて、アンダーカット領域４８を形成することができる。アンダーカット領域４８は、プラズマ・エッチングまたは湿式化学エッチングなどの等方性エッチングを使用して形成することができる。異方性エッチングとは対照的に、等方性エッチングは指向性ではない。等方性エッチングは選択的であってよい。より具体的には、アンダーカット領域４８を形成するための等方性エッチングは、金属ライン６０および側壁スペーサ４７に対して金属キャッピング層４５の材料を選択的に除去する。等方性エッチングは、層間誘電体層６１の残留部分に対しても選択的であってよい。
【0059】
等方性エッチング・ステップは、金属キャッピング層４５の一部を除去し、上にある側壁スペーサ４７の部分をアンダーカットし、スペーサ４７の下から層間誘電体層６１の残留部分まで延在する金属ライン６０の上面の露出部分を提供することによって、ノッチ（アンダーカット領域４８）が形成されるまで継続することができる。等方性エッチングは、図６（Ｂ）に示されるＢＥＯＬ相互接続領域から金属キャッピング層４５の露出部分を除去することもできる。一部の実施形態では、等方性エッチングは、図６（Ｂ）に示されるＢＥＯＬ相互接続領域から金属キャッピング層４５の全体を除去する。
【0060】
図７（Ａ）および図７（Ｂ）は、側壁スペーサと金属ライン６０との間に位置するアンダーカット領域に階段状リーチ・スルー導体４３を堆積させることを示す。階段状リーチ・スルー導体４３は、デバイスのＢＥＯＬ相互接続領域に存在する金属ライン６０のリセスされた上面上に延在する。一部の実施形態では、階段状リーチ・スルー導体４３は、露出した金属表面、すなわち、メモリ・デバイス領域およびＢＥＯＬ相互接続領域の金属ライン６０の露出部分に選択的に堆積させた金属で構成される。一部の実施形態では、選択的堆積は、金属を誘電体表面には堆積させずに、金属表面に堆積させることを含む。選択的堆積プロセスは、化学気相堆積、原子層堆積、選択的タングステン化学気相堆積（Ｗ－ＣＶＤ）、領域固有堆積（ＡＳＤ）、領域選択的原子層堆積（ＡＳ－ＡＬＤ）、およびこれらの組合せを含むことができる。図７（Ａ）に示されるように、堆積させた階段状リーチ・スルー導体４３は、アンダーカット領域を充填し、金属ライン６０のメモリ部分と直接接触して存在する。図７（Ｂ）に示されるように、堆積させた階段状リーチ・スルー導体４３は、ＢＥＯＬ相互接続領域に存在する金属ライン６０の上に形成される。
【0061】
図８（Ａ）は、基板のメモリ・デバイス部分内でメモリ・デバイスに頂部金属ライン６２を形成することを示す。図８（Ｂ）は、基板のＢＥＯＬ相互接続部内で頂部金属ラインと、頂部金属ライン６２と底部金属ラインとの間のビアとを形成することを示す。最初に、メモリ・デバイス領域およびＢＥＯＬ相互接続領域の上に層間誘電体層６３をブランケット堆積させる。次のステップでは、金属ライントレンチ６２を形成し、続いてビア・コンタクト７０のパターニングおよびエッチングを行い、ＢＥＯＬ相互接続領域の底部金属ライン（６０の上の４３）の上にランディングさせる。その後、Ｃｕデュアル・ダマシン・プロセスによって、ビア・コンタクト７０および金属ライン６２用の金属を形成することができる。
【0062】
本実施形態は、グラフィカル・コンピュータ・プログラミング言語で作成され、コンピュータ記憶媒体（ディスク、テープ、物理ハード・ドライブ、またはストレージ・アクセス・ネットワーク内などの仮想ハード・ドライブなど）に記憶され得る、集積回路チップのための設計を含むことができる。設計者がチップまたはチップを製造するために使用するフォトリソグラフ・マスクを製造しない場合、設計者は、結果として得られる設計を物理的手段によって（例えば、設計を記憶する記憶媒体のコピーを提供することによって）、または電子的に（例えば、インターネットを介して）そのようなエンティティに直接または間接的に送信することができる。次いで、記憶された設計は、フォトリソグラフ・マスクの製造のために適切なフォーマット（例えば、ＧＤＳＩＩ）に変換され、これには、典型的にはウエハ上に形成される問題のチップ設計の複数のコピーが含まれる。フォトリソグラフ・マスクは、エッチングまたはその他の方法で処理されるウエハ（またはその上の層あるいはその両方）の領域を画定するために利用される。
【0063】
本明細書に記載される方法は、集積回路チップの製造に使用することができる。結果として得られる集積回路チップは、生ウエハの形態で（すなわち、複数のパッケージングされていないチップを有する単一のウエハとして）、ベア・ダイとして、またはパッケージングされた形態で、製造業者によって配布することができる。後者の場合、チップは、シングル・チップ・パッケージ（マザーボードまたは他のより高レベルのキャリアに取り付けられたリード線を有するプラスチック・キャリアなど）、あるいはマルチチップ・パッケージ（表面配線もしくは埋め込み配線のいずれかまたは両方を有するセラミック・キャリアなど）に実装される。次いで、いずれの場合も、チップは、（ａ）マザーボードなどの中間製品もしくは（ｂ）最終製品のいずれかの一部として、他のチップ、ディスクリート回路素子、または他の信号処理デバイス、あるいはその組合せとともに集積化される。最終製品は、玩具および他のローエンドの用途から、ディスプレイ、キーボードまたは他の入力デバイス、および中央処理装置を有する高度なコンピュータ製品に及ぶ、集積回路チップを含む任意の製品とすることができる。
【0064】
本明細書における「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」または「ある実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、ならびにその他の変形形態への言及は、その実施形態に関連して説明される特定の特徴、構造、特性などが少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体を通して様々な場所に現れる「一実施形態において」または「ある実施形態において」という句、ならびに任意の他の変形形態の出現は、必ずしもすべてが同じの実施形態を指すとは限らない。
【0065】
例えば、「Ａ／Ｂ」、「ＡまたはＢあるいはその両方」、ならびに「ＡおよびＢのうちの少なくとも１つ」の場合における、「／」、「または・・あるいはその両方」、および「のうちの少なくとも１つ」のいずれかの使用は、最初に列挙された選択肢（Ａ）のみの選択、または２番目に列挙された選択肢（Ｂ）のみの選択、または両方の選択肢（ＡおよびＢ）の選択を包含することが意図されていることを理解されたい。さらなる例として、「Ａ、Ｂ、またはＣ、あるいはその組合せ」ならびに「Ａ、Ｂ、およびＣのうちの少なくとも１つ」の場合、そのような言い回しは、第１の列挙された選択肢（Ａ）のみの選択、または第２の列挙された選択肢（Ｂ）のみの選択、または第３の列挙された選択肢（Ｃ）のみの選択、または第１および第２の列挙された選択肢（ＡおよびＢ）のみの選択、または第１および第３の列挙された選択肢（ＡおよびＣ）のみの選択、または第２および第３の列挙された選択肢（ＢおよびＣ）のみの選択、または３つすべての選択肢（ＡおよびＢおよびＣ）の選択を包含することが意図されている。これは、当業者によって容易に明らかであるように、列挙された多くの項目に対して拡張され得る。
【0066】
本明細書で使用される術語は、特定の実施形態のみを説明するためのものであり、例示的な実施形態を限定するものではない。本明細書で使用される場合、単数形「１つの（ａ）」、「１つの（ａｎ）」、および「その（ｔｈｅ）」は、文脈が明確にそうでないと示さない限り、複数形も含むことが意図されている。用語「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」または「含んでいる（ｉｎｃｌｕｄｉｎｇ）」あるいはその組合せは、本明細書で使用される場合、記載された特徴、整数、ステップ、動作、要素、または構成要素、あるいはその組合せの存在を指定するが、１つもしくは複数の他の特徴、整数、ステップ、動作、要素、構成要素、またはこれらの群、あるいはその組合せの存在もしくは追加を排除しないことがさらに理解されるであろう。
【0067】
「下に（ｂｅｎｅａｔｈ）」、「下方に（ｂｅｌｏｗ）」、「下側に（ｌｏｗｅｒ）」、「上方に（ａｂｏｖｅ）」、「上側に（ｕｐｐｅｒ）」などの空間的に相対的な用語は、本明細書では、図に示されるような１つの要素または特徴の別の要素または特徴に対する関係を説明するための説明を容易にするために使用され得る。空間的に相対的な用語は、図に示された向きに加えて、使用中または動作中のデバイスの異なる配向を包含していることが意図されていることが理解されよう。例えば、図中のデバイスが裏返された場合、他の要素や特徴の「下方に」または「下に」と説明された要素は、他の要素や特徴の「上方」を向くことになる。したがって、「下方」という用語は、上方および下方の両方の向きを包含することができる。デバイスは、それ以外の向きにする（９０度または他の向きに回転させる）ことができ、本明細書で使用される空間的に相対的な記述子は、それに応じて解釈され得る。加えて、層が２つの層の「間に」あると言及される場合、その層は、２つの層の間の唯一の層であることもあれば、１つまたは複数の介在層が存在することもあることを理解されよう。
【0068】
本明細書では、第１、第２などの用語を用いて様々な要素を説明することができるが、これらの要素は、これらの用語によって限定されるべきではないことが理解されよう。これらの用語は、ある要素と別の要素を区別するためにのみ使用される。したがって、以下で議論される第１の要素は、本概念の範囲から逸脱することなく、第２の要素と呼ぶことができる。
【0069】
高さを低くしたＭＲＡＭスタックの好ましい実施形態を説明してきたが、上記の教示に照らして当業者によって変更および変形がなされ得ることに留意されたい。したがって、添付の特許請求の範囲によって概説される本発明の範囲内にある開示された特定の実施形態に変更を加えることができることを理解されたい。したがって、特許法によって要求される詳細および特殊性とともに、本発明の態様を説明してきたが、特許証によって請求され、保護されることが望まれるものは、添付の特許請求の範囲に記載されている。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【国際調査報告】