特表 2024-532925 超傾斜スイッチング素子及びこれを用いたインバータ素子

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-09-10

(54)【発明の名称】超傾斜スイッチング素子及びこれを用いたインバータ素子

(51)【国際特許分類】

   H01L 29/786 20060101AFI20240903BHJP

   H01L 29/24 20060101ALI20240903BHJP

   H01L 21/336 20060101ALI20240903BHJP

   H01L 21/8238 20060101ALI20240903BHJP

   H01L 29/20 20060101ALI20240903BHJP

【ＦＩ】

H01L29/78 617K

H01L29/78 618B

H01L29/78 622

H01L29/78 626Z

H01L29/24

H01L29/78 301J

H01L27/092 C

H01L29/20

H01L27/092 D

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024514727

(86)(22)【出願日】2022-09-08

(85)【翻訳文提出日】2024-03-06

(86)【国際出願番号】 KR2022013545

(87)【国際公開番号】W WO2023038465

(87)【国際公開日】2023-03-16

(31)【優先権主張番号】10-2021-0119491

(32)【優先日】2021-09-08

(33)【優先権主張国・地域又は機関】KR

(81)【指定国・地域】

(71)【出願人】

【識別番号】508224890

【氏名又は名称】リサーチ アンド ビジネス ファウンデーション ソンギュングァン ユニバーシティ

【住所又は居所原語表記】２０６６， Ｓｅｏｂｕ－ｒｏ， Ｊａｎｇａｎ－ｇｕ Ｓｕｗｏｎ－ｓｉ Ｇｙｅｏｎｇｇｉ－ｄｏ １６４１９ Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】100121728

【弁理士】

【氏名又は名称】井関 勝守

(74)【代理人】

【識別番号】100165803

【弁理士】

【氏名又は名称】金子 修平

(74)【代理人】

【識別番号】100179648

【弁理士】

【氏名又は名称】田中 咲江

(74)【代理人】

【識別番号】100222885

【弁理士】

【氏名又は名称】早川 康

(74)【代理人】

【識別番号】100140338

【弁理士】

【氏名又は名称】竹内 直樹

(74)【代理人】

【識別番号】100227695

【弁理士】

【氏名又は名称】有川 智章

(74)【代理人】

【識別番号】100170896

【弁理士】

【氏名又は名称】寺薗 健一

(74)【代理人】

【識別番号】100219313

【弁理士】

【氏名又は名称】米口 麻子

(74)【代理人】

【識別番号】100161610

【弁理士】

【氏名又は名称】藤野 香子

(72)【発明者】

【氏名】チョェ ヘジュ

(72)【発明者】

【氏名】ガン テホ

(72)【発明者】

【氏名】ガン チャンウ

(72)【発明者】

【氏名】ソン ヒョンジェ

(72)【発明者】

【氏名】パク ジンホン

(72)【発明者】

【氏名】イ ソンジュ

(72)【発明者】

【氏名】ベク ソンピョ

【テーマコード（参考）】

5F048

5F110

5F140

【Ｆターム（参考）】

5F048AB04

5F048AC03

5F048BA01

5F048BA09

5F048BA16

5F048BB01

5F048BD01

5F110AA05

5F110AA09

5F110BB04

5F110BB13

5F110CC01

5F110CC10

5F110DD01

5F110DD11

5F110EE25

5F110GG01

5F110GG06

5F110GG26

5F110NN78

5F140AB03

5F140AC09

5F140AC16

5F140AC33

5F140BA12

5F140BF51

5F140BH18

(57)【要約】

超傾斜スイッチング素子及びこれを用いたインバータ素子が開示される。超傾斜スイッチング素子は、基板上に配置され、衝撃イオン化特性を有する半導体材料で形成された半導体チャンネルと、前記半導体チャンネルと接触し、前記基板上で互いに離隔して配置されたソース電極及びドレイン電極と、前記半導体チャンネル上の一部にのみ重なるゲート電極とを含み、前記半導体チャンネルの上部表面は、前記ゲート電極が重なった第１の領域と、前記ゲート電極により露出した第２の領域とを含み、前記第１の領域及び第２の領域は、１:０.１乃至０.４の長さ割合を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

基板上に配置され、衝撃イオン化特性を有する半導体材料で形成された半導体チャンネルと、
前記半導体チャンネルと接触し、前記基板上で互いに離隔して配置されたソース電極及びドレイン電極と、
前記半導体チャンネル上の一部にのみ重なるゲート電極とを含み、
前記半導体チャンネルの上部表面は、前記ゲート電極が重なった第１の領域と、前記ゲート電極により露出した第２の領域とを含み、
前記第１の領域及び第２の領域は、１:０.１乃至０.４の長さ割合を有することを特徴とする超傾斜スイッチング素子。

【請求項2】

前記ドレイン電極は、前記第１の領域でアバランシェキャリア増幅が起きる最小電場である臨界電場よりも大きく、ブレークダウンが発生するブレークダウン電場よりも小さい強さの電場が生成されるための電圧が与えられることを特徴とする請求項１に記載の超傾斜スイッチング素子。

【請求項3】

前記ゲート電極は、前記ドレイン電極の電圧印加と共に電圧が与えられて、第１の領域にアバランシェキャリア増幅現象を発生させることを特徴とする請求項２に記載の超傾斜スイッチング素子。

【請求項4】

前記超傾斜スイッチング素子は、第１の領域で発生するアバランシェキャリア増幅現象を用いて、常温で5mV/dec以下のＳＳ値を表わすことを特徴とする請求項３に記載の超傾斜スイッチング素子。

【請求項5】

前記ゲート電極は、前記ソース電極側に前記半導体チャンネル上の一部にのみ形成されることを特徴とする請求項１に記載の超傾斜スイッチング素子。

【請求項6】

前記第２の領域は、５乃至４００ｎｍの長さを有することを特徴とする請求項１に記載の超傾斜スイッチング素子。

【請求項7】

前記半導体チャンネルは、黒リン(BP)、二セレン化タングステン(WSe2)、セレン化インジウム(InSe)、二硫化モリブデン(MoS2)、ヒ化硼素(BAs)、インジウムセレニド(In2Se3)、二セレン化ジルコニウム(ZrSe2)、及び二セレン化ハフニウム(HfSe2)からなる群より選ばれた１つの２次元半導体材料で形成されることを特徴とする請求項１に記載の超傾斜スイッチング素子。

【請求項8】

請求項１乃至７のいずれか一項による超傾斜スイッチング素子と、
前記超傾斜スイッチング素子に直列接続され、前記超傾斜スイッチング素子と相補的に動作可能なプルアップトランジスタとを含むことを特徴とするインバータ素子。

【請求項9】

前記プルアップトランジスタのゲート電極と、前記超傾斜スイッチング素子のゲート電極とは、互いに電気的に接続されて、同一のゲート電圧が与えられることを特徴とする請求項８に記載のインバータ素子。

【請求項10】

前記プルアップトランジスタの半導体層は、前記超傾斜スイッチング素子と相補的に動作可能なｐ－型又はｎ－型半導体材料で形成され、
前記ｐ－型半導体材料は、黒リン(BP)、二セレン化タングステン(WSe2)、ヒ化硼素(BAs)、及びテルルからなる群より選ばれた１つを含み、前記ｎ－型半導体材料は、二硫化モリブデン(MoS2)、インジウムセレニド(In2Se3)、二硫化レニウム(ReS2)、及び二セレン化モリブデン(MoSe2)からなる群より選ばれた１つを含むことを特徴とする請求項８に記載のインバータ素子。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、アバランシェキャリア増幅現象を用いた超傾斜スイッチング素子及びこれを用いたインバータ素子に関する。

【背景技術】

【0002】

既存のＣＭＯＳに基づく情報処理素子の場合、高い集積度による過度な電力損失・消耗が、電源管理(power management)の問題を引き起こしており、単位電力あたりのパフォーマンス(performance per watt)が限界に到達した状態である。

【0003】

これにより、既存のＣＭＯＳ情報処理素子の根本的な熱電子限界(thermionic limit)を克服するための努力が、素材、素子、アーキテクチャーレベルでそれぞれ行われており、その例として、トンネル電界効果トランジスタ(Tunneling FET)、負容量ＦＥＴ(Negative Capacitance FET)、Ｉ－ＭＯＳなどの高速スイッチング(steep-switching)素子が挙げられる。

【0004】

しかし、前述した素子は、素子動作に必要な高い駆動電圧と、これにより発生した熱電子の絶縁体及び界面損傷などの問題により、低い信頼性及び不安定性などの問題を引き起こしており、実際常温で動作が可能な高速スイッチング素子は、実現されていない実情である。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の目的は、アバランシェキャリア増幅現象を用いて、常温でも非常に低いＳＳ(Subthreshold Swing)値を有する超傾斜スイッチング素子を提供することである。

【0006】

本発明の他の目的は、前記超傾斜スイッチング素子を用いたインバータ素子を提供することである。

【課題を解決するための手段】

【0007】

本発明による超傾斜スイッチング素子は、基板上に配置され、衝撃イオン化特性を有する半導体材料で形成された半導体チャンネルと、前記半導体チャンネルと接触し、前記基板上で互いに離隔して配置されたソース電極とドレイン電極と、前記半導体チャンネル上の一部にのみ重なるゲート電極とを含み、前記半導体チャンネルの上部表面は、前記ゲート電極が重なった第１の領域と、前記ゲート電極により露出した第２の領域とを含み、前記第１の領域及び第２の領域は、１:０.１乃至０.４の長さ割合を有することを特徴とする。

【0008】

前記ドレイン電極は、前記第１の領域でアバランシェキャリア増幅が起きる最小電場である臨界電場よりも大きく、ブレークダウンが発生するブレークダウン電場よりも小さい強さの電場が生成されるための電圧が与えられる。

【0009】

前記ゲート電極は、前記ドレイン電極の電圧印加と共に電圧が与えられて、第１の領域にアバランシェキャリア増幅現象を発生させる。

【0010】

前記超傾斜スイッチング素子は、第１の領域で発生するアバランシェキャリア増幅現象を用いて、常温で5mV/dec以下のＳＳ値を表わす。

【0011】

前記ゲート電極は、前記ソース電極側に前記半導体チャンネル上の一部にのみ形成される。

【0012】

前記第２の領域は、５乃至４００ｎｍの長さを有する。

【0013】

前記半導体チャンネルは、黒リン(Black Phosphorus、BP)、二セレン化タングステン(WSe2)、セレン化インジウム(InSe)、二硫化モリブデン(MoS2)、ヒ化硼素(BAs)、インジウムセレニド(In2Se3)、二セレン化ジルコニウム(ZrSe2)、及び二セレン化ハフニウム(HfSe2)からなる群より選ばれた１つの２次元半導体材料で形成される。

【0014】

また、本発明によるインバータ素子は、前記超傾斜スイッチング素子と、前記超傾斜スイッチング素子に直列接続され、前記超傾斜スイッチング素子と相補的に動作可能なプルアップトランジスタとを含むことを特徴とする。

【0015】

前記プルアップトランジスタのゲート電極と、前記超傾斜スイッチング素子のゲート電極とは、互いに電気的に接続されて、同一のゲート電圧が与えられる。

【0016】

前記プルアップトランジスタの半導体層は、前記超傾斜スイッチング素子と相補的に動作可能なｐ－型又はｎ－型半導体材料で形成され、前記ｐ－型半導体材料は、黒リン(BP)、二セレン化タングステン(WSe2)、ヒ化硼素(BAs)、及びテルルからなる群より選ばれた１つを含み、前記ｎ－型半導体材料は、二硫化モリブデン(MoS2)、インジウムセレニド(In2Se3)、二硫化レニウム(ReS2)、及び二セレン化モリブデン(MoSe2)からなる群より選ばれた１つを含む。

【発明の効果】

【0017】

本発明による超傾斜スイッチング素子の場合、衝撃イオン化特性を有する半導体チャンネル上の一部にのみゲート電極が重なる構造により、ゲート領域を調節し、臨界電場以上の強い電場を半導体チャンネルに加えたまま、ゲート電圧を徐々に高めることで、アバランシェキャリア増幅現象の発生確率を高めることができ、これにより、前記半導体チャンネルで生成される電荷キャリアの数を顕著に増加することができ、結果として、常温でも非常に低いＳＳ値を有する超傾斜スイッチング素子を具現することができる。

【0018】

また、本発明によると、前記超傾斜スイッチング素子と相補的に動作可能なプルアップトランジスタとの単なる直列接続回路の構成により、超傾斜スイッチング現象における高いインバータゲインと理想的なノイズマージンを有するインバータ素子を具現することができる。

【図面の簡単な説明】

【0019】

【図1】図１は、本発明の一実施形態に係る超傾斜スイッチング素子を説明するための断面図である。

【図2】図２は、本発明の一実施形態に係るインバータ素子の模式図及び回路図であり、ここで、V_Inは、トップゲート電圧、V_outは、２つのトランジスタ間の出力電圧である。

【図3】図３の(ａ)は、本発明の一実施形態に係るWSe2同種接合トランジスタに基づく超傾斜スイッチング素子の模式図と、ドレイン電圧及びトップゲート電圧により変化するバンド構造図、(ｂ)及び(ｃ)は、衝撃イオン化現象による急激な電流増加を示す出力特性(ID-VD)と伝送特性(ID-VG)をそれぞれ示しているグラフ、(ｄ)は、ドレイン電圧及びトップゲート電圧により変化するチャンネル電流の等高線図である。

【図4】図４の(ａ)は、ゲートが重なっている第１の領域(Gated region)、及びゲートが重なっていない第２の領域(Ungated I² region)の長さ変化による臨界電圧(VBR)の変化を示すグラフ、(ｂ)は、前記第１の領域対比第２の領域の長さ変化による衝撃イオン化発生確率を示すグラフ、(ｃ)は、前記第１の領域対比第２の領域の長さ変化によるオンオフ(On/Off)電流の変化を示すグラフ、(ｄ)は、オンオフ比及びＳＳ値の変化を示すグラフである。

【図5】図５の(ａ)及び(ｂ)は、衝撃イオン化特性を示すWSe2の伝送特性(ID-VG)及び出力特性(ID-VD)を示すグラフ、(ｃ)は、出力特性(ID-VD)から計算した電場(E-field)に対する増殖因子(Multiplcation factor)グラフ、(ｄ)は、本発明の半導体チャンネル長さによる臨界電圧(V_BR)及び臨界電場(E_CR)の変化を示すグラフ、(ｅ)は、本発明の半導体チャンネル厚さによる臨界電場(E_CR)及び同電場(E=52kV/cm)下で比較した増殖因子の変化を示すグラフ、(ｆ)は、温度によるドレイン電流-電場変化を示すグラフである。

【図6】図６の(ａ)は、本発明の一実施形態に係る超傾斜スイッチング素子と相補的に動作可能なプルアップトランジスタが直列接続されたインバータ素子の模式図及び回路図であり、ここで、V_Inは、トップゲート電圧、V_outは、２つのトランジスタ間の出力電圧であり、(ｂ)は、本発明の一実施形態に係るインバータ素子の伝達特性(ID-VG)を示すグラフ、(ｃ)は、インバータ素子のV_out-V_inカーブを示している。

【発明を実施するための形態】

【0020】

以下、添付の図面を参照して、本発明の実施形態について詳しく説明する。本発明は、様々な変更を加えることができ、様々な形態を有することができるところ、特定の実施形態を図面に示し、本文で詳細に説明しようとする。しかし、これは、本発明を特定の開示形態について限定しようとすることではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物乃至代替物を含むことと理解されるべきである。各図面において、類似した図面符号を類似した構成要素について使用している。

【0021】

本出願で使用した用語は、単に特定の実施形態を説明するために使用されており、本発明を限定しようとする意図ではない。単数の表現は、文脈上、明白に異なることを意味しない限り、複数の表現をも含む。本出願において、「含む」又は「有する」などの用語は、明細書上に記載された特徴、ステップ、動作、構成要素、部分品、又はこれらを組み合わせたものが存在することを指定しようとすることであり、１つ又はその以上の他の特徴やステップ、動作、構成要素、部分品、又はこれらを組み合わせたものの存在又は付加可能性を予め排除しないことと理解されるべきである。

【0022】

異なって定義されない限り、技術的や科学的な用語を含めて、ここで使用される全ての用語は、本発明が属する技術分野における通常の知識を有する者により、一般に理解されることと同一の意味を有している。一般に使用される辞典に定義されているような用語は、関連技術の文脈上有する意味と一致する意味を有することと解析され、本出願で明白に定義しない限り、理想的又は過度に形式的な意味として解析されない。

【0023】

図１は、本発明の一実施形態に係る超傾斜スイッチング素子を説明するための断面図である。

【0024】

図１に示しているように、本発明の一実施形態に係る超傾斜スイッチング素子１００は、基板１１０と、半導体チャンネル１２０と、ソース電極１３０と、ドレイン電極１４０と、ゲート電極１５０とを含む。

【0025】

前記基板１１０は、前記半導体チャンネル１２０、前記ソース電極１３０、及び前記ドレイン電極１４０を支持するものであると、特に制限されない。例えば、前記基板１１０は、絶縁膜が表面に形成された金属、又は、半導体基板、セラミックス基板、高分子基板などから選ばれる１つを含むことができる。

【0026】

前記半導体チャンネル１２０は、前記基板１１０上に配置される。前記半導体チャンネル１２０は、衝撃イオン化特性を有する半導体材料で形成される。前記半導体チャンネル１２０は、ｐ－型半導体素材又はｎ－型半導体素材で形成される。例えば、前記半導体チャンネル１２０は、黒リン(BP)、二セレン化タングステン(WSe2)、ヒ化硼素(BAs)などの２次元ｐ－型半導体材料で形成されるか、セレン化インジウム(InSe)、二硫化モリブデン(MoS2)、インジウムセレニド(In2Se3)、二セレン化ジルコニウム(ZrSe2)、二セレン化ハフニウム(HfSe2)などの２次元ｎ－型半導体材料で形成される。

【0027】

一実施形態において、前記半導体チャンネル１２０は、相対的に低いバンドギャップを有する物質で形成される。前記半導体チャンネル１２０のバンドギャップが小さいほど、後述する アバランシェキャリア増幅を引き起こす臨界電場の強さを減少することができるためである。例えば、前記半導体チャンネル１２０は、約０．３乃至１．９ｅＶのバンドギャップを有する半導体材料で形成される。

【0028】

前記ソース電極１３０と前記ドレイン電極１４０は、前記基板１１０上で、前記半導体チャンネル１２０と接触し、互いに離隔して配置される。前記半導体チャンネル１２０のうち、前記ソース電極１３０と前記ドレイン電極１４０の間の領域は、電流が移動するチャンネルを形成することができる。前記ソース及びドレイン電極１３０、１４０のそれぞれは、導電性物質で形成される。

【0029】

前記ゲート電極１５０は、前記半導体チャンネル１２０上の一部にのみ重なり、電圧を印加されて、前記半導体チャンネル１２０に電場を生成する。一実施形態において、前記ゲート電極１５０は、前記ソース電極１３０側に、前記半導体チャンネル１２０上の一部にのみ形成されることができる。また、前記ゲート電極１５０と前記半導体チャンネル１２０の間には、絶縁膜１５１が形成される。

【0030】

一実施形態において、前記半導体チャンネル１２０の上部表面は、前記ゲート電極１５０が重なる第１の領域(A)、及び前記ゲート電極１５０により露出した第２の領域(B)を含み、前記第１の領域(A)及び第２の領域(B)の長さ割合を調節して、超傾斜スイッチング素子の特性を制御することができる。

【0031】

一実施形態において、前記第１の領域(A)及び第２の領域(B)が形成された素子構造において、前記ドレイン電極１４０は、前記第１の領域(A)でアバランシェ増幅(avalanche multiplication)が発生する最小電場強さ(以下、「臨界電場」という)よりも大きい電場を生成するための電圧が与えられる。

【0032】

また、前記ゲート電極１５０は、前記ドレイン電極１４０の電圧印加と共に電圧が与えられ、逐次ゲート電圧が高くなりつつ、前記第１の領域(A)にアバランシェキャリア増幅現象を発生させる。すなわち、前記ドレイン電極１４０の電圧により、臨界電場以上の強い電場を第１の領域(A)に加えたまま、ゲート電圧を徐々に高めて、アバランシェキャリア増幅現象を発生させ、これにより、常温で超傾斜スイッチング現象を具現することができる。

【0033】

前記第１の領域(A)に電場が与えられる場合、前記第１の領域(A)内で電荷キャリアが加速化され、一般に、電荷キャリアの速度は、無制限増加することではなく、格子(lattice)との衝突により、一定の速度で飽和される。しかし、十分高い電場、すなわち、前記臨界電場よりも大きい電場が与えられる場合、電場により十分加速した電荷キャリアが格子に衝突しながら、価電子帯(valence band)の電子を伝導帯(conduction band)に上げて、新たな電子-正孔対が生成される。このような２次電子-正孔対は、再度高いエネルギーを取得して、連続的に更なる電子-正孔対を生成し、これにより、キャリア密度が大いに増加する。本明細書において、アバランシェ増幅とは、前記のような衝突イオン化によるキャリアが増幅されることを表し、前記臨界電場は、前記アバランシェ増幅が起きる最小サイズの電場強さを表す。一実施形態において、前記第１の領域(A)に対する電場による暗電流(dark current)変化特性において、前記臨界電場以下の電場が与えられた場合、前記第１の領域(A)で生成される暗電流の強さは、与えられた電場の強さにより線形的に増加することに対して、前記臨界電場よりも大きい電場が与えられた場合は、前記アバランシェ増幅により、前記第１の領域(A)で生成される暗電流の強さは、超線形(superlinear)的に増加する。そこで、前記臨界電場は、前記第１の領域(A)に対する電場による暗電流変化特性で、前記暗電流の挙動が線形から超線形に変化する地点での電場強さを表わす。

【0034】

ここで、前記第１の領域(A)に与えられる電場の強さが、前記臨界電場を越えて継続的に増加する場合、前記第１の領域(A)のブレークダウン(Breakdown)が発生する。そこで、前記ドレイン電極１４０は、前記臨界電場よりも大きく、前記半導体チャンネル１２０のブレークダウンが発生する電場の強いよりも小さいサイズの電場を、前記半導体チャンネル１２０に与えることができる。

【0035】

一方、前述したように、本発明は、前記第１の領域(A)及び第２の領域(B)の長さ割合を調節して、常温でも低いＳＳ値を表わす超傾斜スイッチング素子を具現することができる。ここで、ＳＳは、電界効果トランジスタ(Field dffect transistor)において、ドレイン-ソース電流I_DSを１０倍増加させることに必要なV_GS値を意味し、閾値下の振れと称する。

【0036】

一実施形態において、前記第２の領域(B)は、トンネリング現象が発生しないように、５ｎｍよりも大きい長さを有するべきであり、高速スイッチング(steep-switching)現象が発生しないように、４００ｎｍよりも小さい長さを有することができる。本実施形態の超傾斜スイッチング素子の最適化動作のためには、前記第１の領域(A)及び第２の領域(B)は、１:０.１乃至０.４の長さ割合を有することができる。

【0037】

前記第１の領域(A)長さに比して第２の領域の長さ比が０.１未満である場合、Off currentが増加しながら、オンオフ比が減少し、これにより、ＳＳ値が増加することになり、衝撃イオン化発生確率が低くなることになる。それに対して、前記第１の領域(A)長さに比して第２の領域の長さ比が０.４を超える場合、高速スイッチング(steep-switching)現象が発生しない問題が発生する。

【0038】

しかし、本実施形態の超傾斜スイッチング素子の場合、衝撃イオン化特性を有する半導体チャンネル１２０のゲート領域の長さを、上記のように調節して、第１の領域(A)で発生するアバランシェキャリア増幅現象発生確率を高めて、前記半導体チャンネル１２０で生成される電荷キャリアの数を顕著に増加することができ、その結果、常温でも非常に低い(5mv/dec以下)ＳＳ値を有し、最適化したオンオフ比を有する超傾斜スイッチング素子を具現することができる。

【0039】

図２は、本発明の一実施形態に係るインバータ素子の模式図及び回路図である。

【0040】

図２に示しているように、本発明の一実施形態に係るインバータ素子２０は、前記超傾斜スイッチング素子１００と、プルアップトランジスタ２００とを含む。

【0041】

前記超傾斜スイッチング素子１００は、前記と同様な構成を含むので、説明を省略する。

【0042】

前記プルアップトランジスタ２００は、前記超傾斜スイッチング素子１００と直列接続され、前記超傾斜スイッチング素子１００と相補的に動作する。

【0043】

一実施形態において、前記プルアップトランジスタ２００のゲート電極２１０と、前記超傾斜スイッチング素子１００のゲート電極１５０は、互いに電気的に接続されて、同一のゲート電圧が与えられる。

【0044】

一実施形態において、前記プルアップトランジスタ２００の半導体層２２０は、前記超傾斜スイッチング素子と相補的に動作するｎ－型半導体素材で形成される。例えば、二硫化モリブデン(MoS2)、インジウムセレニド(In2Se3)、二硫化レニウム(ReS2)、二セレン化モリブデン(MoSe2)などのｎ－型半導体材料で形成される。

【0045】

一実施形態において、前記プルアップトランジスタ２００の半導体層２２０は、前記超傾斜スイッチング素子と相補的に動作するｐ－型半導体素材で形成される。例えば、黒リン(BP)、二セレン化タングステン(WSe2)、ヒ化硼素(BAs)、テルルなどのｐ－型半導体材料で形成される。

【0046】

本発明によるインバータ素子２０は、前記超傾斜スイッチング素子１００と相補的に動作するプルアップトランジスタ２００との単なる直列接続回路の構成により、超傾斜スイッチング現象における高いインバータゲインと理想的なノイズマージン特性を表わすことができる。

【0047】

以下、本発明の実施例について説明する。但し、下記の実施例は、本発明の一実施形態に過ぎず、本発明の範囲が下記実施例に限定されるものではない。

【0048】

＜実施例１: 超傾斜スイッチング素子の特性＞
図３の(ａ)は、本発明の一実施形態に係るWSe2同種接合トランジスタに基づく超傾斜スイッチング素子の模式図と、ドレイン電圧及びトップゲート電圧により変化するバンド構造図を示している。

【0049】

図３の(ａ)に示しているように、十分高いドレイン電圧(Avalanche bias)とトップゲート電圧が加えられる場合、ゲートが重なっていない第２の領域(Ungated I² region)で、衝撃イオン化現象が発生することが確認できる。

【0050】

また、図３の(ｂ)及び(ｃ)は、衝撃イオン化現象による急激な電流増加を示す出力特性(ID-VD)と伝送特性(ID-VG)をそれぞれ示している。図３の(ｃ)は、超傾斜スイッチングが起きる領域を拡大したグラフが挿入されており、前記グラフを見ると、ＣＭＯＳ素子の熱電子限界(thermionic limit)である60mV/decを克服し、2.73mV/decのＳＳ値を表わすことが分かる。

【0051】

図３の(ｄ)は、ドレイン電圧及びトップゲート電圧により変化するチャンネル電流を等高線図として、衝撃イオン化により測定された高速スイッチング(steep-switching)結果を示している。図３(ｄ)をみると、加えられた(ungated-region長さにより決められるV_BR以上の)ドレイン電圧変化により、高速スイッチングに必要な臨界トップゲート電圧が変化することが確認できる。それに対して、V_BRよりも小さいドレイン電圧が加えられたときは、チャンネル電流が飽和電流にとどまることも確認することができる。

【0052】

＜実施例２: 超傾斜スイッチング素子のゲート領域長さ調節による特性変化＞
図４の(ａ)は、ゲートが重なっている第１の領域(Gated region)、及びゲートが重なっていない第２の領域(Ungated I² region)の長さ変化による臨界電圧(V_BR)の変化を示すグラフである。

【0053】

図４の(ａ)に示しているように、ゲートが重なっている第１の領域(Gated region)、及びゲートが重なっていない第２の領域(Ungated I² region)の長さがいずれも短くなるほど、臨界電圧(V_BR)は、減少することが分かる。

【0054】

しかし、素子の特性は、臨界電圧だけでなく、オンオフ比、ＳＳ値も共に考えなければならないので、第１の領域(Gated region)、及びゲートが重なっていない第２の領域(Ungated I² region)の長さ割合による衝撃イオン化発生確率、オンオフ電流、オンオフ電流比、ＳＳ値をそれぞれ測定し、図４の(ｂ)～(ｄ)にそれぞれ示している。

【0055】

まず、図４の(ｂ)～(ｄ)に示しているように、第２の領域(L_ungated)の長さが短くなるほど、オフ電流が増加し、第１の領域(L_gated)の長さが短くなるほど、オン電流が増加することが分かる。このような結果を考えて、第１の領域(L_gated)を１μｍに固定した後、第２の領域(L_ungated)の長さを変化した結果、１００～４００ｎｍ長さの場合、オン電流及びオフ電流の変化がほとんどなく、ＳＳ値も、5mV/dec以下と顕著に低い値を示すことが確認できる。

【0056】

しかし、第２の領域(L_ungated)が第１の領域(L_gated)に比して、０.１未満の長さ比を有する場合(１００ｎｍ未満)、オフ電流が急に増加しつつ、オンオフ比が減少し、これに基づいて、ＳＳ値も増加する結果を示す。

【0057】

また、図４の(ｂ)に示しているように、第１の領域１μｍの長さを基準に、第２の領域長さが１００乃至４００ｎｍの長さを有する場合、衝撃イオン化発生確率が高いことが分かる。しかし、第２の領域(L_ungated)が１００ｎｍ未満になると、むしろ、衝撃イオン化発生確率が減少し、４００ｎｍを超えると、高速スイッチング(steep-switching)現象が発生しなくなる。

【0058】

このような結果から、本発明の第１の領域及び第２の領域の長さ割合が１:０.１乃至０.４である場合、素子のオンオフ比とＳＳ値が最適化することが確認できる。

【0059】

＜実施例３: 二次元半導体の衝撃イオン化特性具現及び分析＞
図５の(ａ)及び(ｂ)は、衝撃イオン化特性を示すWSe2の伝送特性(ID-VG)及び出力特性(ID-VD)を示すグラフである。

【0060】

図５の(ａ)及び(ｂ)に示しているように、V_DS＜-15Vの高い電圧(Avalanche bias)下で、電流の急激な増加による衝撃イオン化現象を確認することができる。

【0061】

図５の(ｃ)は、WSe2の衝撃イオン化特性を分析した結果を示すグラフである。衝撃イオン化特性は、下記式により分析した。

【0062】

【数1】

ここで、Ｍは、増殖因子(Multiplication factor)、Ｅは、電場、Ｅ_ＣＲは、臨界電場、ｎは、イオン化散乱断面に関する指数(ionization scattering cross section)である。

【0063】

図５の(ｃ)に示しているように、5000達する高い増殖因子(Multiplication factor)値と、25KV/cmの低い臨界電場(Critical E-field)値を表わすことから、WSe2が衝撃イオン化に最適化した物質であることが分かる。

【0064】

一方、図５の(ｄ)は、本発明の半導体チャンネル長さによる臨界電圧(V_BR)及び臨界電場(E_CR)の変化を示している。図５の(ｄ)に示しているように、半導体チャンネル長さが短くなるほど、駆動電圧を下げられることが分かる。

【0065】

図５の(ｅ)は、本発明の半導体チャンネル厚さによる臨界電場(E_CR)及び増殖因子の変化を示している。図５の(ｅ)に示しているように、半導体チャンネル厚さが短くなるほど、チャンネルのエネルギーバンドギャップが増加することになり、これにより、臨界電場(E_CR)も増加することが確認できる。また、比較のために、同じ電場条件(E=52kV/cm)における増殖因子を見ると、半導体チャンネル厚さが短くなるほど、増殖因子が減少することが確認できる。

【0066】

図５の(ｆ)は、温度による衝撃イオン化特性の変化を示し、１００～３００Ｋの温度変化により、約2.5KV/cmの小さな変化を観察することができる。これは、2.5×10^-4V/mmで、約３００ｎｍのチャンネル長さに対しては、駆動電圧の変化が０.０７５Ｖであって、本発明の超傾斜スイッチング素子が常温でも動作する理由を裏付ける結果である。

【0067】

＜実施例４: 高いインバータゲイン及び理想的なノイズマージンを有するインバータ素子＞
図６の(ａ)は、本発明の一実施形態に係る超傾斜スイッチング素子と相補的に動作可能なプルアップトランジスタが直列接続されたインバータ素子の模式図及び回路図である。ここで、V_Inは、トップゲート電圧、V_outは、２つのトランジスタ間の出力電圧である。

【0068】

図６の(ｂ)は、前記インバータ素子の伝達特性(ID-VG)カーブを示し、緑点のゲート電圧を基準に、相補的動作に基づいて、２つの安定した論理状態領域を表わすことが確認できる。

【0069】

また、図６の(ｃ)は、前記インバータ素子のV_out-V_inカーブを示し、これにより、２つのトランジスタの直列接続回路構造において、インバータ素子動作を確認することができる。また、図６の(ｃ)に示しているように、超傾斜スイッチング現象に基づく高いインバータゲイン値(Peak gain～73)と、理想的なノイズマージン(NML+NMH～98.65% of VDD)を示すことが確認できる。

【0070】

前記では、本発明の好適な実施形態を参照して説明したが、当該技術分野における熟練した当業者は、下記の特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で、本発明を様々に修正及び変更できることを理解するだろう。

【符号の説明】

【0071】

１００: 超傾斜スイッチング素子
１１０: 基板
１２０: 半導体チャンネル
１３０: ソース電極
１４０: ドレイン電極
１５０: ゲート電極
１５１: 絶縁膜
Ａ: 第１の領域
Ｂ: 第２の領域
２０: インバータ素子
２００: プルアップトランジスタ
２１０: ゲート電極
２２０: 半導体層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【手続補正書】

【提出日】2024-05-31

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

基板上に配置され、衝撃イオン化特性を有する半導体材料で形成された半導体チャンネルと、
前記半導体チャンネルと接触し、前記基板上で互いに離隔して配置されたソース電極及びドレイン電極と、
前記半導体チャンネル上の一部にのみ重なるゲート電極と、
前記ゲート電極と前記半導体チャネルの間に配置され、前記半導体チャネルの前面を覆う絶縁膜とを含み、
前記半導体チャンネルの上部表面は、前記ゲート電極が重なった第１の領域と、前記ゲート電極と重ならない第２の領域とを含み、
前記第１の領域及び第２の領域は、１:０.２乃至０.３の長さ割合を有し、
前記第２の領域は、１００乃至４００ｎｍの長さを有し、
前記ゲート電極は、前記ソース電極側に隣接するように、前記半導体チャンネル上の一部にのみ形成され、
前記半導体チャンネルは、２次元半導体材料である二セレン化タングステン(WSe2)で形成され、
ＳＳ値が３．５～４．０ｍＶ／ｄｅｃを有し、
前記ドレイン電極は、前記第１の領域でアバランシェキャリア増幅が起きる最小電場である臨界電場よりも大きく、ブレークダウンが発生するブレークダウン電場よりも小さい強さの電場が生成されるための電圧が与えられ、
前記ゲート電極は、前記ドレイン電極の電圧印加と共に電圧が与えられて、第１の領域にアバランシェキャリア増幅現象を発生させる、
ことを特徴とする超傾斜スイッチング素子。

【請求項2】

請求項１による超傾斜スイッチング素子と、
前記超傾斜スイッチング素子に直列接続され、前記超傾斜スイッチング素子と相補的に動作可能なプルダウントランジスタとを含むことを特徴とするインバータ素子。

【請求項3】

前記プルダウントランジスタのゲート電極と、前記超傾斜スイッチング素子のゲート電極とは、互いに電気的に接続されて、同一のゲート電圧が与えられることを特徴とする請求項２に記載のインバータ素子。

【請求項4】

前記プルダウントランジスタの半導体層は、
二硫化モリブデン(MoS2)、インジウムセレニド(In2Se3)、二硫化レニウム(ReS2)、及び二セレン化モリブデン(MoSe2)からなる群より選ばれた１つのｎ－型半導体材料で形成されることを特徴とする請求項２に記載のインバータ素子。

【国際調査報告】