特表 2024-532955 アナログデジタル変換器及び段間利得のキャリブレーション方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-09-10

(54)【発明の名称】アナログデジタル変換器及び段間利得のキャリブレーション方法

(51)【国際特許分類】

   H03M 1/16 20060101AFI20240903BHJP

   H03M 1/10 20060101ALI20240903BHJP

【ＦＩ】

H03M1/16 A

H03M1/10 A

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024517590

(86)(22)【出願日】2022-03-21

(85)【翻訳文提出日】2024-03-19

(86)【国際出願番号】 CN2022081949

(87)【国際公開番号】W WO2023060841

(87)【国際公開日】2023-04-20

(31)【優先権主張番号】202111189751.9

(32)【優先日】2021-10-12

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】516010548

【氏名又は名称】セインチップス テクノロジー カンパニーリミテッド

(74)【代理人】

【識別番号】100112656

【弁理士】

【氏名又は名称】宮田 英毅

(74)【代理人】

【識別番号】100089118

【弁理士】

【氏名又は名称】酒井 宏明

(72)【発明者】

【氏名】陳笑

【テーマコード（参考）】

5J022

【Ｆターム（参考）】

5J022AA15

5J022BA05

5J022BA08

5J022CD04

5J022CF02

5J022CF05

(57)【要約】

本願は、アナログ入力信号を周期的にサンプリングして保持するように構成されるサンプルホールド回路と、アナログ入力信号を第１デジタル信号に変換し、第１デジタル信号を第１電圧信号に変換し、アナログ入力信号と第１電圧信号とを差分処理して第２電圧信号を取得するように構成される第１レベルサブアナログデジタル変換器と、第１デジタル信号をクロック同期及び周期遅延させて第２デジタル信号を取得するように構成される第１処理回路と、開ループ構造を用いて実現され、第２電圧信号を増幅処理して第３電圧信号を得るように構成される段間増幅器と、第３電圧信号を第３デジタル信号に変換するように構成される第２レベルサブアナログデジタル変換器と、第３デジタル信号をクロック同期して第４デジタル信号を得るように構成される第２処理回路と、上位コードワードである第２デジタル信号と下位コードワードである第４デジタル信号とをマージして加算してデジタル出力信号を得るように構成される加算器と、を含むアナログデジタル変換器、及び段間利得のキャリブレーション方法を提供する。
【選択図】図１

【特許請求の範囲】

【請求項1】

アナログ入力信号を周期的にサンプルして保持するように構成されるサンプルホールド回路と、
保持されたアナログ入力信号を第１アナログデジタル変換して第１デジタル信号を取得し、前記第１デジタル信号をデジタルアナログ変換して第１電圧信号を取得し、前記保持されたアナログ入力信号と前記第１電圧信号とを差分処理して第２電圧信号を取得するように構成される第１レベルサブアナログデジタル変換器と、
前記第１デジタル信号に対してクロック同期及び周期遅延を行い、第２デジタル信号を取得するように構成される第１処理回路と、
開ループ構造を用いて実現され、前記第２電圧信号を増幅処理して第３電圧信号を得るように構成される段間増幅器と、
前記第３電圧信号を第２アナログデジタル変換して第３デジタル信号を得るように構成される第２レベルサブアナログデジタル変換器と、
前記第３デジタル信号をクロック同期して第４デジタル信号を得るように構成される第２処理回路と、
上位コードワードである前記第２デジタル信号と下位コードワードである前記第４デジタル信号とをマージして加算し、デジタル出力信号を得るように構成される加算器と、を含む、
アナログデジタル変換器。

【請求項2】

前記デジタル出力信号に基づいて利得制御コードを利得設定回路に出力するように構成される出力検出回路と、
前記利得制御コードに基づいて前記段間増幅器の段間利得を調整するように構成される前記利得設定回路と、をさらに含む
請求項１に記載のアナログデジタル変換器。

【請求項3】

前記アナログ入力信号、前記第１電圧信号、前記第２電圧信号、及び前記第３電圧信号は、いずれも差分信号である、
請求項１又は２に記載のアナログデジタル変換器。

【請求項4】

前記段間増幅器は、トランスコンダクタンスユニット及び抵抗ストリングを含み、
前記トランスコンダクタンスユニットの入力端は前記第１レベルサブアナログデジタル変換器の前記第２電圧信号を出力するための出力端に接続され、前記トランスコンダクタンスユニットの出力端は前記第２レベルサブアナログデジタル変換器の入力端に接続され、前記トランスコンダクタンスユニットの出力端は前記抵抗ストリングによって接地され、又は電源又はコモンモード直流レベルに接続される、
請求項１又は２に記載のアナログデジタル変換器。

【請求項5】

前記加算器はさらに、
前記第２デジタル信号の後にｎ－１個の０を補い、０を補った第２デジタル信号と前記第４デジタル信号を加算して前記デジタル出力信号を取得し、ここで、ｎは前記第４デジタル信号のビット数である、
請求項１又は２に記載のアナログデジタル変換器。

【請求項6】

請求項２から５のいずれか一項に記載のアナログデジタル変換器のフォアグラウンドキャリブレーション段階に適用され、
利得設定回路は、今回の利得制御コードに基づいて段間増幅器の段間利得を調整し、ここで、前記今回の利得制御コードは０～２^ｑ－１の間の整数であり、ｑは２以上の整数であることと、
出力検出回路は、前記今回の利得制御コードに対応するデジタル出力信号と前回の利得制御コードに対応するデジタル出力信号に基づいて段間利得キャリブレーションを継続することを確定し、前記今回の利得制御コードに１を加算して次の利得制御コードを得、前記利得設定回路は、前記次の利得制御コードに基づいて前記段間増幅器の段間利得を調整することと、
前記出力検出回路は、前記今回の利得制御コードに対応するデジタル出力信号と前回の利得制御コードに対応するデジタル出力信号に基づいて段間利得キャリブレーションを停止することを確定し、最適利得制御コードを硬化させ、前記利得設定回路に出力し、前記利得設定回路は、前記最適利得制御コードに基づいて前記段間増幅器の段間利得を調整し、前記最適利得制御コードは、前記今回の利得制御コード又は前記前回の利得制御コードのうちの１つであることと、を含む、
段間利得のキャリブレーション方法。

【請求項7】

前記出力検出回路は、前記今回の利得制御コードに対応するデジタル出力信号と前回の利得制御コードに対応するデジタル出力信号に基づいて段間利得キャリブレーションを継続することを確定することは、
前記出力検出回路は、前記今回の利得制御コードに対応するデジタル出力信号と前記前回の利得制御コードに対応するデジタル出力信号とを比較することと、
前記出力検出回路は、前記今回の利得制御コードに対応するデジタル出力信号と前記前回の利得制御コードに対応するデジタル出力信号との間にホッピングが発生していないと確定し、又は、前記出力検出回路は、前記今回の利得制御コードに対応するデジタル出力信号と前記前回の利得制御コードに対応するデジタル出力信号との間のホッピングが第５デジタル信号から第６デジタル信号にホッピングしたものではないことを確定し、ここで、前記第５デジタル信号におけるｍ＋ｎ－１番目のビットとｎ－１番目のビットは１であり、残りは０であり、前記第６デジタル信号におけるｍ＋ｎ－１番目のビットとｎ－２番目のビットは１であり、残りは０であり、ここで、ｍは前記第２デジタル信号のビット数であり、ｎは前記第４デジタル信号のビット数であることと、を含む、
請求項６に記載の段間利得のキャリブレーション方法。

【請求項8】

前記出力検出回路は、前記今回の利得制御コードに対応するデジタル出力信号と前回の利得制御コードに対応するデジタル出力信号に基づいて段間利得キャリブレーションを停止することを確定することは、
前記出力検出回路は、前記今回の利得制御コードに対応するデジタル出力信号と前記前回の利得制御コードに対応するデジタル出力信号とを比較することと、
前記出力検出回路は、前記今回の利得制御コードに対応するデジタル出力信号と前記前回の利得制御コードに対応するデジタル出力信号との間のホッピングが第５デジタル信号から第６デジタル信号にホッピングしたものであることを確定し、前記第５デジタル信号における第ｍ＋ｎ－１ビットと第ｎ－１ビットは１であり、残りは０であり、前記第６デジタル信号における第ｍ＋ｎ－１ビットと第ｎ－２ビットから第１ビットは１であり、残りは０であり、ここで、ｍは前記第２デジタル信号のビット数であり、ｎは前記第４デジタル信号のビット数であることと、を含む、
請求項６に記載の段間利得のキャリブレーション方法。

【請求項9】

アナログ入力信号は、Ｖ_ＣＭ＋Ｖ_{ｓｍａｌｌ}／２とＶ_ＣＭ－Ｖ_{ｓｍａｌｌ}／２であり、ここで、Ｖ_ＣＭは、前記アナログデジタル変換器の入力コモンモード電圧であり、Ｖ_{ｓｍａｌｌ}は、微小正電圧量であり、
０＜Ｖ_{ｓｍａｌｌ}＜＜Ｖ_ｒｅｆ１／２^ｍの場合、前記最適利得制御コードは前記前回の利得制御コードであり、
ここで、Ｖ_ｒｅｆ１／２^ｍは、第１レベルサブアナログデジタル変換器の最低有効ビットに対応する電圧である、
請求項６から８のいずれか一項に記載の段間利得のキャリブレーション方法。

【請求項10】

アナログ入力信号は、Ｖ_ＣＭ＋Ｖ_{ｓｍａｌｌ}／２とＶ_ＣＭ－Ｖ_{ｓｍａｌｌ}／２であり、ここで、Ｖ_ＣＭは、前記アナログデジタル変換器の入力コモンモード電圧であり、Ｖ_{ｓｍａｌｌ}は、微小正電圧量であり、
－Ｖ_ｒｅｆ１／２^ｍ＜＜Ｖ_{ｓｍａｌｌ}＜０の場合、前記最適利得制御コードは前記今回の利得制御コードであり、
ここで、Ｖ_ｒｅｆ１／２^ｍは、第１レベルサブアナログデジタル変換器の最低有効ビットに対応する電圧である、
請求項６から８のいずれか一項に記載の段間利得のキャリブレーション方法。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、２０２１年１０月１２日に提出された中国特許出願ＮＯ．２０２１１１１８９７５１．９号の優先権を請求し、当該中国特許出願の内容は、引用の方式で全体的にここに合併される。

【0002】

本願はアナログデジタル変換技術分野に関し、特にアナログデジタル変換器及び段間利得のキャリブレーション方法に関する。

【背景技術】

【0003】

集積回路の製造プロセスがナノスケールに入るにつれて、アナログデジタル変換器の動作速度はますます速くなっている。パイプライン構造のアナログデジタル変換器又はパイプライン－逐次比較混合構造のアナログデジタル変換器における段間増幅器は、一般的にスイッチトキャパシタ型閉ループ増幅構造を用いて実現され、対応するキャリブレーション回路に合わせて段間利得をキャリブレーションするが、高い動作速度では、閉ループ増幅構造における演算増幅器の帯域幅に対する設計要求が非常に高く、且つ消費電力が大きいため、高い動作速度では閉ループ増幅構造が実現されにくい。

【発明の概要】

【課題を解決するための手段】

【0004】

第１の態様において、本願実施例は、アナログ入力信号を周期的にサンプルして保持するように構成されるサンプルホールド回路と、保持されたアナログ入力信号を第１アナログデジタル変換して第１デジタル信号を取得し、前記第１デジタル信号をデジタルアナログ変換して第１電圧信号を取得し、前記保持されたアナログ入力信号と前記第１電圧信号とを差分処理して第２電圧信号を取得するように構成される第１レベルサブアナログデジタル変換器と、前記第１デジタル信号に対してクロック同期及び周期遅延を行い、第２デジタル信号を取得するように構成される第１処理回路と、開ループ構造を用いて実現され、前記第２電圧信号を増幅処理して第３電圧信号を得るように構成される段間増幅器と、前記第３電圧信号を第２アナログデジタル変換して第３デジタル信号を得るように構成される第２レベルサブアナログデジタル変換器と、前記第３デジタル信号をクロック同期して第４デジタル信号を得るように構成される第２処理回路と、上位コードワードである前記第２デジタル信号と下位コードワードである前記第４デジタル信号とをマージして加算し、デジタル出力信号を得るように構成される加算器と、を含む、アナログデジタル変換器を提供する。

【0005】

第２の態様において、本願実施例は、上記アナログデジタル変換器のフォアグラウンドキャリブレーション段階に適用され、利得設定回路は、今回の利得制御コードに基づいて段間増幅器の段間利得を調整し、前記今回の利得制御コードは０～２^ｑ－１の間の整数であり、ｑは２以上の整数であることと、出力検出回路は、前記今回の利得制御コードに対応するデジタル出力信号と前回の利得制御コードに対応するデジタル出力信号に基づいて段間利得キャリブレーションを継続することを確定し、前記今回の利得制御コードに１を加算して次の利得制御コードを得、前記利得設定回路は、前記次の利得制御コードに基づいて前記段間増幅器の段間利得を調整することと、前記出力検出回路は、前記今回の利得制御コードに対応するデジタル出力信号と前回の利得制御コードに対応するデジタル出力信号に基づいて段間利得キャリブレーションを停止することを確定し、最適利得制御コードを硬化させ、前記利得設定回路に出力し、前記利得設定回路は、前記最適利得制御コードに基づいて前記段間増幅器の段間利得を調整し、前記最適利得制御コードは、前記今回の利得制御コード又は前記前回利得制御コードのうちの１つであることと、を含む段間利得のキャリブレーション方法を提供する。

【図面の簡単な説明】

【0006】

【図1】本願実施例によるアナログデジタル変換器の回路模式図である。

【図2】本願実施例によるアナログ入力信号が差分信号である場合のアナログデジタル変換器の回路模式図である。

【図3】本願実施例による段間増幅器の回路模式図である。

【図4】本願実施例によるアナログ入力信号が差分信号である場合の段間増幅器の回路模式図である。

【図5】本願実施例による上位コードワードである第２デジタル信号と下位コードワードである第４デジタル信号をマージして加算してデジタル出力信号を得る模式図である。

【図6】本願実施例による段間利得のキャリブレーション方法のフローチャートである。

【発明を実施するための形態】

【0007】

本願の技術案を当業者がよりよく理解できるように、以下では、本願が提供するアナログデジタル変換器及び段間利得のキャリブレーション方法について、図面を組み合わせて詳細に説明する。

【0008】

下文では図面を参照しながら例示的な実施例について詳しく説明するが、説明する例示的な実施例は、異なる態様により体現することができるものであって、本明細書で述べる実施例に本開示が限定されると解釈してはならない。これらの実施例を提供する目的は、本願を詳らかにかつ完全なものとして、当業者が本願の範囲を十分理解できるようにすることである。

【0009】

矛盾することがなければ、本願における各実施例及び実施例における各特徴は互いに組み合わせることができる。

【0010】

本明細書で用いる「及び／又は」という用語は、少なくとも１つ関連して列挙される項目の任意の及びすべての組み合わせを含む。

【0011】

本明細書で用いる用語は特定の実施例を説明するためのものに過ぎず、本願を制限することを意図しない。本明細書において、文脈上明らかでない限り、単数形の「１つ」及び「当該」は複数形も含むことを意図している。また、本明細書において「含む」及び／又は「……からなる」という用語を使用する際は、特定の特徴、全体、ステップ、操作、素子及び／又は構成要素が存在することを示すが、少なくとも１つのその他の特徴、全体、ステップ、操作、素子、構成要素及び／又はそのグループが存在すること、又はそれらが追加可能であることを排除するものではない。

【0012】

特に限定しない限り、本明細書で用いる全ての用語（技術用語及び科学用語を含む）は、当業者によって通常理解されるものと同一の意味を有する。また、常用の辞書で限定されている用語については、関連技術及び本願の背景におけるものと同一の意味を有すると理解されるべきであり、本明細書で明らかに限定されない限り、理想化された意味又は過度に形式的な意味を有すると解釈されるべきではない。

【0013】

図１は本願実施例によるアナログデジタル変換器の回路模式図である。

【0014】

第１の態様において、図１を参照して、本願実施例は、アナログ入力信号を周期的にサンプルして保持するように構成されるサンプルホールド回路１０１と、保持されたアナログ入力信号を第１アナログデジタル変換して第１デジタル信号を取得し、第１デジタル信号をデジタルアナログ変換して第１電圧信号を取得し、保持されたアナログ入力信号と第１電圧信号とを差分処理して第２電圧信号を取得するように構成される第１レベルサブアナログデジタル変換器１０２と、第１デジタル信号に対してクロック同期及び周期遅延を行い、第２デジタル信号を取得するように構成される第１処理回路１０３と、開ループ構造を用いて実現され、第２電圧信号を増幅処理して第３電圧信号を得るように構成される段間増幅器１０４と、第３電圧信号を第２アナログデジタル変換して第３デジタル信号を得るように構成される第２レベルサブアナログデジタル変換器１０５と、第３デジタル信号をクロック同期して第４デジタル信号を得るように構成される第２処理回路１０６と、上位コードワードである第２デジタル信号と下位コードワードである第４デジタル信号とをマージして加算し、デジタル出力信号を得るように構成される加算器１０７と、を含む、アナログデジタル変換器を提供する。

【0015】

本願実施例において、アナログ入力信号、第１電圧信号、第２電圧信号、及び第３電圧信号は、いずれも差分信号であってもよく、いずれも非差分信号であってもよい。例えば、図２に示すように、アナログ入力信号は、差分信号Ｖ_ｉｎｐ１及びＶ_ｉｎｎ１であり、第１電圧信号は、差分信号Ｖ_ＤＡＣｐ及びＶ_ＤＡＣｎ（Ｖ_ＤＡＣｐ及びＶ_ＤＡＣｎは第１レベルサブアナログデジタル変換器１０２の内部信号に属し、図２に示されていない）であり、第２電圧信号は、差分信号Ｖ_ｒｅｓｐ及びＶ_ｒｅｓｎであり、第３電圧信号は、差分信号Ｖ_ｉｎｐ２及びＶ_ｉｎｎ２であり、Ｖ_ｉｎｐ１及びＶ_ＤＡＣｐに対して差を取って、Ｖ_ｒｅｓｐを取得し、Ｖ_ｉｎｎ１及びＶ_ＤＡＣｎに対して差を取ってＶ_ｒｅｓｎを取得し、段間増幅器１０４は、残差電圧信号（残差電圧信号はＶ_ｒｅｓｐとＶ_ｒｅｓｎとの差である）を増幅処理して差分信号Ｖ_ｉｎｐ２とＶ_ｉｎｎ２との差を得る。

【0016】

いくつかの実施の形態において、アナログ入力信号をサンプルして保持するとは、サンプルホールド回路１０１がアナログ入力信号をサンプリングした後、第１レベルサブアナログデジタル変換器１０２に入力された信号をサンプリングしたアナログ入力信号のままとすることである。

【0017】

いくつかの実施の形態において、第１レベルサブアナログデジタル変換器１０２が第１デジタル信号をデジタルアナログ変換して第１電圧信号を得るとは、第１レベルサブアナログデジタル変換器１０２が第１デジタル信号に基づいて第１レベルサブアナログデジタル変換器１０２内部のデジタルアナログ変換器を制御して第１デジタル信号をデジタルアナログ変換し、第１電圧信号を得ることである。

【0018】

いくつかの実施の形態において、図３に示すように、段間増幅器１０４は、トランスコンダクタンスユニット及び抵抗ストリングを含み、トランスコンダクタンスユニットの入力端は、第１レベルサブアナログデジタル変換器１０２の第２電圧信号を出力する出力端に接続され、トランスコンダクタンスユニットの出力端は、第２レベルサブアナログデジタル変換器１０５の入力端に接続され、トランスコンダクタンスユニットの出力端は、抵抗ストリングを介して接地され、又は電源又はコモンモード直流レベルに接続される。

【0019】

いくつかの実施の形態において、トランスコンダクタンスユニットとは、入力電圧信号を電流信号に変換する能力を有する回路を指し、トランスコンダクタンスユニットは、トランジスタ及び他の受動素子を含んでもよい。例えば、トランスコンダクタンスユニットは、第１金属酸化物半導体（ＭＯＳ、Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、第２ＭＯＳトランジスタ及び電流源を含み、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのゲートは、トランスコンダクタンスユニットの入力端とされ、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのドレインは、トランスコンダクタンスユニットの出力端とされ、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのソースは接続され、電流源により接地され、又は、トランスコンダクタンスユニットは、第１トランジスタ、第２トランジスタ及び電流源を含み、第１トランジスタ及び第２トランジスタのベースは、トランスコンダクタンスユニットの入力端とされ、第１トランジスタ及び第２トランジスタのコレクタは、トランスコンダクタンスユニットの出力端とされ、第１トランジスタ及び第２トランジスタのエミッタは接続され、電流源を介して接地される。

【0020】

いくつかの実施の形態において、抵抗ストリングは、２つ以上の抵抗が直列に接続されたものであってもよいし、２つ以上の抵抗が並列されたものであってもよいし、２つ以上の抵抗が混在（直列と並列とを含む）したものであってもよい。抵抗ストリングにおける抵抗は、可変抵抗であってもよいし、スイッチと直列の抵抗であってもよく、抵抗ストリングの抵抗値を任意に変更可能な態様であってもよい。

【0021】

いくつかの実施の形態において、アナログ入力信号、第１電圧信号、第２電圧信号、及び第３電圧信号がいずれも差分信号である場合、段間増幅器１０４は、２つの入力端、２つの出力端、２つの抵抗ストリング及びトランスコンダクタンスユニットを含み、図４に示すように、段間増幅器１０４の各出力端は、いずれも１つの抵抗ストリングによって接地され、具体的には、第１出力端は、第１抵抗ストリングによって接地され、第２出力端は、第２抵抗ストリングによって接地される。

【0022】

本願実施例の段間増幅器１０４は開ループ構造を用いて実現され、トランスコンダクタンスユニット及び抵抗ストリングを調整することにより段間利得の調整を実現するため、段間増幅器１０４の前段回路の負荷は、段間増幅器１０４自体の入力容量のみであり、低消費電力設計により有利であり、動作速度がより高いアナログデジタル変換器により適用しやすい。

【0023】

本願実施例において、第１デジタル信号に対してクロック同期及び周期遅延を、第３デジタル信号に対してクロック同期を行う目的は、第２デジタル信号及び第４デジタル信号を同一のクロックタクトで出力できることを保証して、加算器１０７が上位コードワードである第２デジタル信号及び下位コードワードである第４デジタル信号をマージして加算し、デジタル出力信号を得ることができるようにすることである。

【0024】

いくつかの実施の形態において、加算器１０７は、具体的には、前記第２デジタル信号の後にｎ－１個の０を補い、０を補った第２デジタル信号と前記第４デジタル信号を加算して、前記デジタル出力信号を得、ｎは第４デジタル信号のビット数であるように構成される。例えば、図５に示すように、第２デジタル信号がＤ_ｏ１＜ｍ：１＞であり、ｍが２以上の整数であり、ｍが第２デジタル信号のビット数であり、第４デジタル信号がＤ_ｏ２＜ｎ：１＞であり、ｎが３以上の整数であると仮定すると、第２デジタル信号の最後のビットと第４デジタル信号の第１ビットとを加算することによりキャリーが発生する可能性があることを考慮するため、最終的に得られるデジタル出力信号Ｄ_ｏｕｔ＜ｍ＋ｎ：１＞はｍ＋ｎビットであり、ｍ＋ｎ－１ビットではなく、１ビットの冗長ビットが存在する。

【0025】

いくつかの実施の形態において、前記アナログデジタル変換器は、デジタル出力信号に基づいて利得制御コードＧＡＩＮ＜ｑ：１＞を利得設定回路１０９に出力するように構成される出力検出回路１０８と、利得制御コードＧＡＩＮ＜ｑ：１＞に基づいて、段間増幅器１０４の段間利得を調整するように構成される利得設定回路１０９とを、さらに含む。

【0026】

いくつかの実施の形態において、利得設定回路１０９は、利得制御コードＧＡＩＮ＜ｑ：１＞に基づいてトランスコンダクタンスユニットの等価トランスコンダクタンスと抵抗ストリングの抵抗値を調整することで段間利得の調整を実現し、具体的には、Ｇ＝ｇ_ｍＲ_ｏｕｔ、ｇ_ｍは、トランスコンダクタンスユニットの等価トランスコンダクタンスであり、Ｒ_ｏｕｔは、抵抗ストリングの抵抗値であり、Ｇは段間利得である。

【0027】

本願実施例において、段間利得Ｇは、利得制御コードに対応するように設定されてもよく、例えば、利得制御コードの増大に伴って、段間利得Ｇが大きくなるように設定される。
本願実施例のアナログデジタル変換器は高速流パイプライン構造のアナログデジタル変換器であってもよく、パイプライン－逐次比較混合構造のアナログデジタル変換器であってもよい。

【0028】

いくつかの実施の形態において、出力検出回路１０８及び利得設定回路１０９は、本願実施例に記載の段間利得のキャリブレーション方法を採用して、上記アナログデジタル変換器の段間利得のフォアグラウンドキャリブレーションを実現することができる。

【0029】

本願実施例によるアナログデジタル変換器は、開ループ構造を用いて段間増幅器を簡単に実現し、スイッチトキャパシタ型閉ループ増幅構造と比べ、本願のアナログデジタル変換器における段間増幅器の構造は比較的簡単であるため、回路複雑度及び消費電力が低く、低消費電力を消費する条件下で比較的高い動作速度を実現することができる。

【0030】

図６は本願実施例による段間利得のキャリブレーション方法のフローチャートである。

【0031】

第２の態様において、図６を参照して、本願実施例は、上記アナログデジタル変換器のフォアグラウンドキャリブレーション段階に適用される段間利得のキャリブレーション方法を提供し、フォアグラウンドキャリブレーション段階とは、アナログデジタル変換器が正常に作動する前に行われる利得キャリブレーション段階を指し、当該段間利得のキャリブレーション方法は、ステップ６０１～ステップ６０３を含む。

【0032】

ステップ６０１において、利得設定回路は、今回の利得制御コードに基づいて段間増幅器の段間利得を調整し、今回の利得制御コードが０から２^ｑ－１の間の整数であり、ｑが２以上の整数である。

【0033】

いくつかの実施の形態において、利得設定回路は、利得制御コードＧＡＩＮ＜ｑ：１＞に基づいてトランスコンダクタンスユニットの等価トランスコンダクタンスと抵抗ストリングの抵抗値を調整することで段間利得の調整を実現し、具体的には、Ｇ＝ｇ_ｍＲ_ｏｕｔ、ｇ_ｍは、トランスコンダクタンスユニットの等価トランスコンダクタンスであり、Ｒ_ｏｕｔは、抵抗ストリングの抵抗値であり、Ｇは、段間利得である。

【0034】

本願実施例において、段間利得Ｇは、利得制御コードに対応するように設定されてもよく、例えば、利得制御コードの増大に伴って段間利得Ｇが大きくなるように設定され、具体的には、利得制御コードが１増加する毎に、段間利得Ｇが一定値△Ｇだけ増加するように設定されてもよい。

【0035】

本願の実施例では、良好な校正効果を得るために、ｑ値を大きくとることができるとともに、段間利得をより密に分布させることができるようにしてもよい。本願の実施例では、段間利得の理想値が利得制御コード０～２^ｑ－１に対応する利得区間内に設定されるようにする必要があり、可能な限り段間利得の理想値が中間位置の利得制御コードに対応するようにする必要があり、段間利得の理想値が利得制御コード０～２^ｑ－１に対応する利得区間外に設定されると、キャリブレーションを行うことができない。

【0036】

第１レベルサブアナログデジタル変換器の参照電圧がＶ_ｒｅｆ１であり、第２レベルサブアナログデジタル変換器の参照電圧がＶ_ｒｅｆ２であると仮定すると、理想的には、第１レベルサブアナログデジタル変換器の電圧レンジと第２レベルサブアナログデジタル変換器の電圧レンジとの比は、Ｖ_ｒｅｆ１／Ｖ_ｒｅｆ２のはずであり、段間増幅器の段間利得の理想値は、Ｇ_０＝２^ｍ－１（Ｖ_ｒｅｆ２／Ｖ_ｒｅｆ１）であり、Ｇ_０は、段間利得の理想値である。

【0037】

ステップ６０２において、出力検出回路は、今回の利得制御コードに対応するデジタル出力信号と前回の利得制御コードに対応するデジタル出力信号に基づいて段間利得のキャリブレーションを継続することを確定し、今回の利得制御コードに１を加算して次の利得制御コードを取得し、利得設定回路は、次の利得制御コードに基づいて段間増幅器の段間利得を調整する。

【0038】

いくつかの実施の形態において、今回の利得制御コードに対応するデジタル出力信号とは、利得設定回路が今回の利得制御コードに基づいて段間増幅器の段間利得を調整した後に、アナログデジタル変換器から出力されるデジタル出力信号であり、前回の利得制御コードに対応するデジタル出力信号とは、利得設定回路が前回の利得制御コードに基づいて段間増幅器の段間利得を調整した後、アナログデジタル変換器から出力されるデジタル出力信号である。

【0039】

いくつかの実施の形態において、出力検出回路は、今回の利得制御コードに対応するデジタル出力信号と前回の利得制御コードに対応するデジタル出力信号とに基づいて段間利得キャリブレーションを継続することを確定することは、出力検出回路が、今回の利得制御コードに対応するデジタル出力信号と前回の利得制御コードに対応するデジタル出力信号とを比較することと、出力検出回路が、今回の利得制御コードに対応するデジタル出力信号と前回の利得制御コードに対応するデジタル出力信号との間にホッピングが発生していないことを確定することと、又は、前記出力検出回路が、前記今回の利得制御コードに対応するデジタル出力信号と前記前回の利得制御コードに対応するデジタル出力信号との間のホッピングが第５デジタル信号から第６デジタル信号にホッピングしたものでないことを確定することと、前記第５デジタル信号における第ｍ＋ｎ－１ビットと第ｎ－１ビットが１であり、残りが０であり、前記第６デジタル信号における第ｍ＋ｎ－１ビット、及び第ｎ－２ビットから第１ビットが１であり、残りが０であり、ｍが第２デジタル信号のビット数であり、ｎが第４デジタル信号のビット数であることと、を含む。

【0040】

ステップ６０３において、出力検出回路は、今回の利得制御コードに対応するデジタル出力信号と前回の利得制御コードに対応するデジタル出力信号に基づいて段間利得キャリブレーションを停止することを確定し、最適な利得制御コードを硬化させ、利得設定回路に出力し、利得設定回路は、最適な利得制御コードに基づいて段間増幅器の段間利得を調整し、最適な利得制御コードは、今回の利得制御コード又は前回の利得制御コードのうちの１つである。

【0041】

いくつかの実施の形態において、出力検出回路は、今回の利得制御コードに対応するデジタル出力信号と前回の利得制御コードに対応するデジタル出力信号とに基づいて段間利得キャリブレーションを停止することを確定することは、出力検出回路が、今回の利得制御コードに対応するデジタル出力信号と前回の利得制御コードに対応するデジタル出力信号とを比較することと、前記出力検出回路が、前記今回の利得制御コードに対応するデジタル出力信号と前記前回の利得制御コードに対応するデジタル出力信号との間のホッピングが、第５デジタル信号から第６デジタル信号にホッピングしたものであることを確定することと、前記第５デジタル信号における第ｍ＋ｎ－１ビット及び第ｎ－１ビットが１であり、残りが０であることと、前記第６デジタル信号における第ｍ＋ｎ－１ビット及び第ｎ－２ビットから第１ビットが１であり、残りが０であり、ｍが第２デジタル信号のビット数であり、ｎが第４デジタル信号のビット数であることと、を含む。

【0042】

いくつかの実施の形態において、出力検出回路が最適利得制御コードを硬化して利得設定回路に出力するとは、出力検出回路が最適利得制御コードを利得設定回路に出力した後、デジタル出力信号に基づいて利得設定回路に出力する利得制御コードを調整しなくなることを意味する。

【0043】

いくつかの実施の形態において、アナログ入力信号は、Ｖ_ＣＭ＋Ｖ_{ｓｍａｌｌ}／２とＶ_ＣＭ－Ｖ_{ｓｍａｌｌ}／２であり、Ｖ_ＣＭは、アナログデジタル変換器の入力コモンモード電圧であり、Ｖ_{ｓｍａｌｌ}は、微小正電圧量であり、０＜Ｖ_{ｓｍａｌｌ}＜＜Ｖ_ｒｅｆ１／２^ｍである場合、最適利得制御コードは、前回の利得制御コードであり、Ｖ_ｒｅｆ１／２^ｍ＜＜Ｖ_{ｓｍａｌｌ}＜０である場合、最適利得制御コードは、今回の利得制御コードであり、Ｖ_ｒｅｆ１／２^ｍは、第１レベルのサブアナログデジタル変換器の最下位ビットに対応する電圧である。

【0044】

最適利得制御コードが第５デジタル信号と第６デジタル信号との間のホッピング箇所に位置する理由を以下に説明する。

【0045】

第１レベルサブアナログデジタル変換器の参照電圧がＶ_ｒｅｆ１であり、第２レベルサブアナログデジタル変換器の参照電圧がＶ_ｒｅｆ２であるとすると、第１レベルサブアナログデジタル変換器の最下位ビット（ＬＳＢ、Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）に対応する電圧は、Ｖ_ｒｅｆ１／２^ｍであり、第２レベルサブアナログデジタル変換器のＬＳＢに対応する電圧は、Ｖ_ｒｅｆ２／２^ｎである。

【0046】

アナログデジタル変換器の入力コモンモード電圧がＶ_ＣＭであり、第１レベルサブアナログデジタル変換器の出力コモンモード電圧がＶ_ＣＭ１Ｏであり、第２レベルサブアナログデジタル変換器の出力コモンモード電圧がＶ_ＣＭ２Ｉであると仮定する。

【0047】

アナログ入力信号は、差分信号Ｖ_ｉｎｐ１とＶ_ｉｎｎ１であり、具体的な値はそれぞれ、Ｖ_ＣＭ＋Ｖ_{ｓｍａｌｌ}／２とＶ_ＣＭ－Ｖ_{ｓｍａｌｌ}／２であり、Ｖ_ＣＭはアナログデジタル変換器の入力コモンモード電圧であり、Ｖ_{ｓｍａｌｌ}は微小正電圧量であるようにする。第２電圧信号はＶ_ｒｅｓｐとＶ_ｒｅｓｎであり、式（１）と式（２）のように示される。

【0048】

Ｖ_ｒｅｓｐ＝Ｖ_ＣＭ１Ｏ＋Ｖ_{ｓｍａｌｌ}／２－Ｖ_ｒｅｆ１／２^ｍ＋１ （１）

Ｖ_ｒｅｓｎ＝Ｖ_ＣＭ１Ｏ－Ｖ_{ｓｍａｌｌ}／２＋Ｖ_ｒｅｆ１／２^ｍ＋１ （２）

【0049】

対応する残差電圧は、式（３）のように示される。
Ｖ_ｒｅｓｐ－Ｖ_ｒｅｓｎ＝Ｖ_{ｓｍａｌｌ}－Ｖ_ｒｅｆ１／２^ｍ （３）

【0050】

利得制御コードが段間利得の理想値Ｇ_０に対応する場合、第３電圧信号は、式（４）と式（５）のように示される。

【0051】

Ｖ_ｉｎｐ２＝Ｖ_ＣＭ２Ｉ＋Ｇ_０（Ｖ_{ｓｍａｌｌ}／２－Ｖ_ｒｅｆ１／２^ｍ＋１） （４）
Ｖ_ｉｎｎ２＝Ｖ_ＣＭ２Ｉ－Ｇ_０（Ｖ_{ｓｍａｌｌ}／２－Ｖ_ｒｅｆ１／２^ｍ＋１） （５）

【0052】

第１レベルサブアナログデジタル変換器から出力された第１デジタル信号が第１処理回路によって処理された後に出力された第２デジタル信号がＤ_ｓｔｇ１＝（１００．．．００）_２（計ｍ－１個の０）であり、第２レベルサブアナログデジタル変換器によって出力された第３デジタル信号が第２処理回路によって処理された後に出力された第４デジタル信号がＤ_ｓｔｇ２＝（０１．．．００）_２（第ｎ－１ビットが１であり、残りの桁が０である）である場合、アナログデジタル変換器のデジタル出力信号は、Ｄ_ｏｕｔ＝（０１０．．．０１０．．．０）_２（第ｍ＋ｎ－１ビット及び第ｎ－１ビットが１であり、残りの桁が０である）であり、正しい値である。

【0053】

段間利得がばらついてしまうと、アナログデジタル変換器のデジタル出力信号に誤りが発生する可能性がある。理想的でない場合、段間利得Ｇの式は、式（６）となる。

【0054】

Ｇ＝Ｇ_０（１＋ａ）＝２^ｍ－１（Ｖ_ｒｅｆ２／Ｖ_ｒｅｆ１）（１＋ａ） （６）
ａは利得誤差の変化範囲である。

【0055】

対応する第３電圧信号は、式（７）と式（８）に示される。

【0056】

Ｖ_ｉｎｐ２＝Ｖ_ＣＭ２Ｉ＋Ｇ_０（１＋ａ）（Ｖ_{ｓｍａｌｌ}／２－Ｖ_ｒｅｆ１／２^ｍ＋１） （７）
Ｖ_ｉｎｎ２＝Ｖ_ＣＭ２Ｉ－Ｇ_０（１＋ａ）（Ｖ_{ｓｍａｌｌ}／２－Ｖ_ｒｅｆ１／２^ｍ＋１） （８）

【0057】

第２レベルサブアナログデジタル変換器の変換過程を分析して分かるように、－１／２^ｎ－２＜ａ＜０の場合、アナログデジタル変換器のデジタル出力信号は、Ｄ_ｏｕｔ＝（０１０．．．０１０．．．０）_２（第ｍ＋ｎ－１ビットと第ｎ－１ビットが１であり、残りの桁が０である）であり、０＜ａ＜１／２^ｎ－２の場合、アナログデジタル変換器のデジタル出力信号は、Ｄ_ｏｕｔ＝（０１０．．．１１１．．．１）_２（第ｍ＋ｎ－１ビット、第ｎ－２から第１ビットが１であり、残りの桁が０である）である。

【0058】

具体的な数値を例として、ｍ＝ｎ＝４であると仮定すると、－１／４＜ａ＜０の場合、アナログデジタル変換器のデジタル出力信号は、Ｄ_ｏｕｔ＝（０１０００１００）_２であり、０＜ａ＜１／４の場合、アナログデジタル変換器のデジタル出力信号は、Ｄ_ｏｕｔ＝（０１００００１１）_２である。つまり、ａが０を取る場合、即ち、段間利得の最適値が現れる場合、ちょうど上記２つの隣接する利得制御コードに対応するデジタル出力信号のホッピング箇所にある。この現象から分かるように、ａ＝０である場合、段間利得の実際値Ｇが理想値Ｇ_０に最も接近し、これら２つの利得制御コードの値がそれぞれ整数ｋとｋ＋１であり、０＜Ｖ_{ｓｍａｌｌ}＜＜Ｖ_ｒｅｆ１／２^ｍとの値の範囲に対して、利得制御コードの値がｋである場合、対応するデジタル出力信号は正しい出力値Ｄ_ｏｕｔ＝（０１０．．．０１０．．．０）_２（ｍ＋ｎ－１番目とｎ－１番目が１であり、その他の桁が０である）であるため、最適利得制御コードＧＡＩＮはｋとして選定され、－Ｖ_ｒｅｆ１／２^ｍ＜＜Ｖ_{ｓｍａｌｌ}＜０という値の範囲に対して、利得制御コードの値がｋ＋１である場合、対応するデジタル出力信号は正しい出力値Ｄ_ｏｕｔ＝（０１０．．．０１０．．．０）_２（ｍ＋ｎ－１番目とｎ－１番目が１であり、その他の桁が０である）であるため、最適利得制御コードＧＡＩＮはｋ＋１に選定される。

【0059】

本願実施例による段間利得のキャリブレーション方法は、今回の利得制御コードに対応するデジタル出力信号と前回の利得制御コードに対応するデジタル出力信号により、最適な段間利得を取得することができ、アルゴリズムが簡単であり、複雑度が低い。

【0060】

以上で開示した方法における全て又は一部のステップ、システム、装置における機能モジュール／ユニットは、ソフトウェア、ファームウェア、ハードウェア、及びそれらの適切な組み合わせとして実施され得ることを当業者は理解するであろう。ハードウェアによる実施形態において、上記の説明で言及した機能モジュール／ユニット間の区分は、必ずしも物理的コンポーネントの区分に対応しない。例えば、１つの物理的コンポーネントは複数の機能を有してもよく、あるいは１つの機能又はステップは幾つかの物理的コンポーネントが連携して実行されてもよい。ある物理的コンポーネント又は全ての物理的コンポーネントは、プロセッサ（例えば、中央処理装置、デジタル信号プロセッサ又はマイクロプロセッサ）によって実行されるソフトウェアとして実施されてもよく、ハードウェアとして、又は専用集積回路などの集積回路として実施されてもよい。このようなソフトウェアはコンピュータ読み取り可能な媒体上に配置されてもよく、コンピュータ読み取り可能な媒体は、コンピュータ記憶媒体（又は非一時的媒体）及び通信媒体（又は一時的媒体）を含んでもよい。当業者によく知られているように、コンピュータ記憶媒体という用語は、コンピュータ読み取り可能なコマンド、データ構造、プログラムモジュール又は他のデータなどの情報を記憶するための任意の方法又は技術で実施される揮発性及び不揮発性、取り外し可能及び取り外し不可能な媒体を含む。コンピュータ記憶媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ若しくは他のメモリ技術、ＣＤ－ＲＯＭ、デジタル多用途ディスク（ＤＶＤ）若しくは他の光ディスクストレージ、磁気カセット、磁気テープ、磁気ディスクストレージ若しくは他の磁気ストレージ装置、又は所望の情報を記憶するために使用され得、コンピュータによってアクセスされ得る任意の他の媒体を含むが、これらに限定されない。また、通信媒体は通常コンピュータ読み取り可能なコマンド、データ構造、プログラムモジュール、又は搬送波若しくは他の搬送機構などの変調データ信号内の他のデータを含み、任意の情報配信媒体を含み得ることが当業者に知られている。

【0061】

本明細書では例示的な実施例を公開し、具体的な用語を用いたが、それらは一般的な説明に用いたものに過ぎず、またそのように解釈されるべきであり、限定を目的としたものではない。別途明確に指摘しない限り、一部の実施例においては、特定の実施例と組み合わせて説明した特徴、特性及び／若しくは素子を単独で使用することも、又はその他の実施例と組み合わせて説明した特徴、特性及び／若しくは素子と組み合わせて使用することもできることは当業者にとって自明である。したがって、添付の特許請求の範囲によって示される本願の範囲から逸脱しない場合、様々な形態及び詳細において変更できると当業者は理解するであろう。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【国際調査報告】