特表 2024-532972 ３層の底部誘電体分離を有するナノシート・デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-09-12

(54)【発明の名称】３層の底部誘電体分離を有するナノシート・デバイス

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240905BHJP

   H01L 21/318 20060101ALI20240905BHJP

   H01L 21/316 20060101ALI20240905BHJP

【ＦＩ】

H01L29/78 301P

H01L29/78 301H

H01L29/78 301G

H01L21/318 C

H01L21/316 X

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2022563858

(86)(22)【出願日】2022-08-17

(85)【翻訳文提出日】2022-10-19

(86)【国際出願番号】 CN2022113044

(87)【国際公開番号】W WO2023045633

(87)【国際公開日】2023-03-30

(31)【優先権主張番号】17/449,060

(32)【優先日】2021-09-27

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(72)【発明者】

【氏名】ミャオ、シン

(72)【発明者】

【氏名】チャン、ジンギュン

(72)【発明者】

【氏名】レズニチェク、アレクサンダー

(72)【発明者】

【氏名】リー、チューユン

【テーマコード（参考）】

5F058

5F140

【Ｆターム（参考）】

5F058BB02

5F058BC11

5F058BD05

5F058BF04

5F140AB01

5F140AB03

5F140BA01

5F140BA03

5F140BA05

5F140BA06

5F140BA07

5F140BA08

5F140BA09

5F140BB05

5F140BC11

5F140BC12

5F140BD04

5F140BD11

5F140BD13

5F140BF05

5F140BF07

5F140BF10

5F140BF42

5F140BG02

5F140BG03

5F140BG04

5F140BG08

5F140BG11

5F140BG12

5F140BG27

5F140BH06

5F140BJ05

5F140BJ06

5F140BJ07

5F140BJ10

5F140BK28

5F140BK29

5F140BK30

5F140CB04

5F140CC02

5F140CE07

(57)【要約】

ナノシート・デバイスは、半導体基板の上の高ｋ誘電体層の第１の部分と、高ｋ誘電体層の第１の部分の上のスペーサ材料と、スペーサ材料の上の高ｋ誘電体層の第２の部分とにより形成される底部誘電体分離を含む。一連の半導体チャネル層が、底部誘電体分離の上で半導体基板に対して垂直方向にスタックされ、金属ゲート・スタックによって分離され、金属ゲート・スタックと垂直に整列される。ソース／ドレイン領域は、半導体チャネル層の両端から横方向に延在し、ソース／ドレイン領域の底面は、半導体基板からソース／ドレイン領域を電気的に分離するために、底部誘電体分離と直接接触している。

【特許請求の範囲】

【請求項1】

半導体構造体であって、
半導体基板の上に配置された底部誘電体分離であって、前記半導体基板の上の高ｋ誘電体層の第１の部分と、前記高ｋ誘電体層の前記第１の部分の上のスペーサ材料と、前記スペーサ材料の上の前記高ｋ誘電体層の第２の部分とを備える、前記底部誘電体分離と、
前記底部誘電体分離の上で前記半導体基板に対して垂直方向にスタックされた一連の半導体チャネル層であって、金属ゲート・スタックによって分離され、前記金属ゲート・スタックと垂直方向に整列される、前記一連の半導体チャネル層と、
前記半導体チャネル層の両端から横方向に延在するソース／ドレイン領域であって、前記ソース／ドレイン領域の底面は、前記半導体基板から前記ソース／ドレイン領域を電気的に分離するための前記底部誘電体分離と直接接触している、前記ソース／ドレイン領域と
を備える、半導体構造体。

【請求項2】

前記金属ゲート・スタックは、
前記金属ゲート・スタックを包囲するゲート誘電体と、
前記ゲート誘電体の両側に位置する内側スペーサと
をさらに備える、請求項１に記載の半導体構造体。

【請求項3】

前記金属ゲート・スタックの最下部は、前記底部誘電体分離の上にある、
請求項１に記載の半導体構造体。

【請求項4】

前記半導体構造体は、
前記半導体基板に対して垂直な前記スペーサ材料の部分の間に配置された前記金属ゲート・スタックの最上部と、
前記半導体基板に対して垂直な前記スペーサ材料の前記部分の下の前記高ｋ誘電体層の第３の部分と
をさらに備え、
前記スペーサ材料の前記部分の間に配置された前記金属ゲート・スタックおよび前記高ｋ誘電体層の前記第３の部分は、前記一連の半導体チャネル層の一番上の半導体チャネル層の上にある、
請求項２に記載の半導体構造体。

【請求項5】

前記半導体構造体は、前記半導体基板に対して垂直な前記スペーサ材料の前記部分の間の、前記金属ゲート・スタックの前記最上部の上に配置されたゲート・キャップをさらに備える、請求項４に記載の半導体構造体。

【請求項6】

前記半導体構造体は、前記ソース／ドレイン領域の上に配置され、かつ、前記半導体基板に対して垂直な前記スペーサ材料の前記部分の側壁に沿って配置された層間誘電体層をさらに備える、請求項４に記載の半導体構造体。

【請求項7】

前記半導体構造体は、前記層間誘電体層を通り前記ソース／ドレイン領域の頂面まで延在するソース／ドレイン接点をさらに備える、請求項６に記載の半導体構造体。

【請求項8】

前記高ｋ誘電体層は、酸化ハフニウム、ハフニウム・シリコン酸化物、ハフニウム・シリコン酸窒化物、酸化ランタン、ランタン・アルミニウム酸化物、酸化ジルコニウム、ジルコニウム・シリコン酸化物、ジルコニウム・シリコン酸窒化物、酸化タンタル、酸化チタン、チタン酸ストロンチウム・バリウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、タンタル酸スカンジウム鉛およびニオブ酸鉛亜鉛からなる群から選択される耐エッチング高ｋ誘電体材料を備える、請求項１に記載の半導体構造体。

【請求項9】

前記スペーサ材料は、シリコン・オキシカーバイド（ＳｉＯＣ）、炭窒化ケイ素（ＳｉＣＮ）、炭化ケイ素（ＳｉＣ）、酸化アルミニウム（ＡｌＯｘ）からなる群から選択される、請求項１に記載の半導体構造体。

【請求項10】

半導体構造体を形成する方法であって、
半導体基板の上に底部誘電体分離を形成することであって、前記底部誘電体分離は、前記半導体基板の上の高ｋ誘電体層の第１の部分と、前記高ｋ誘電体層の前記第１の部分の上のスペーサ材料と、前記スペーサ材料の上の前記高ｋ誘電体層の第２の部分とを備える、前記底部誘電体分離を形成することと、
前記底部誘電体分離の上で前記半導体基板に対して垂直に方向にスタックされる、一連の半導体チャネル層を形成することであって、前記一連の半導体チャネル層は、金属ゲート・スタックによって分離され、前記金属ゲート・スタックと垂直方向に整列される、前記一連の半導体チャネル層を形成することと、
前記一連の半導体チャネル層の両端から横方向に延在するソース／ドレイン領域を形成することであって、前記ソース／ドレイン領域の底面は、前記半導体基板から前記ソース／ドレイン領域を電気的に分離するための前記底部誘電体分離と直接接触する、前記ソース／ドレイン領域を形成することと
を含む方法。

【請求項11】

前記底部誘電体分離を形成することは、
前記半導体基板上にナノシート・スタックを形成することであって、前記ナノシート・スタックは、前記半導体基板の上のナノシート・スタック犠牲層と、犠牲半導体層および前記半導体チャネル層の交互配列とを備える、前記ナノシート・スタックを形成することと、
前記ナノシート・スタックをパターニングしてフィンを形成することと、
ダミー・ゲートを前記フィン上に形成することと、
前記ナノシート・スタックから前記ナノシート・スタック犠牲層を選択的に除去することであって、前記ナノシート・スタック犠牲層を除去することは、前記フィンと前記半導体基板との間に開口を形成する、前記除去することと
をさらに含む、請求項１０に記載の方法。

【請求項12】

前記方法は、
前記開口内および一番上の半導体チャネル層の頂面の上および前記ダミー・ゲートの両側壁に前記高ｋ誘電体層をコンフォーマル堆積することと、
前記高ｋ誘電体層の上および前記開口の空いた最も内側部分内に前記スペーサ材料を堆積させることと、
前記一番上の半導体チャネル層の上に横方向に延在する前記スペーサ材料の部分および前記高ｋ誘電体材料の部分を部分的に除去することと、
前記ダミー・ゲートの側壁に沿った前記スペーサ材料および高ｋ誘電体層の残りの部分をマスクとして用いて、前記フィンの残りの部分が前記スペーサ材料および前記高ｋ誘電体層の前記残りの部分と垂直に整列されるように、前記フィンを横方向にエッチングすることと
をさらに含む、請求項１１に記載の方法。

【請求項13】

前記方法は、
前記犠牲半導体層の両側に内側スペーサを形成することと、
前記半導体チャネル層から前記ソース／ドレイン領域をエピタキシャル成長させることと、
前記ソース／ドレイン領域の上に配置され、かつ、前記半導体基板に対して垂直な前記スペーサ材料の前記部分の側壁に沿って配置された層間誘電体層を形成することと
をさらに含む、請求項１２に記載の方法。

【請求項14】

前記方法は、
前記スペーサ材料の内側側壁に沿って延在する、前記半導体基板に対して垂直な前記高ｋ誘電体の部分を除去することと、
前記ダミー・ゲートおよび前記犠牲半導体層の各々を前記金属ゲート・スタックにより置換することと
をさらに含む、請求項１３に記載の方法。

【請求項15】

前記金属ゲート・スタックは、
前記金属ゲート・スタックを包囲するゲート誘電体と、
前記半導体基板に対して垂直な前記スペーサ材料の部分の間に位置する前記金属ゲート・スタックの頂面の上に配置されたゲート・キャップと
をさらに備える、請求項１４に記載の方法。

【請求項16】

前記金属ゲート・スタックの最下部は、前記底部誘電体分離の上にある、
請求項１０に記載の方法。

【請求項17】

前記方法は、
前記半導体基板に対して垂直な前記スペーサ材料の部分の間に配置された前記金属ゲート・スタックの最上部と、
前記半導体基板に対して垂直な前記スペーサ材料の各部分の下の前記高ｋ誘電体層の第３の部分とをさらに含み、
前記スペーサ材料の前記部分の間に配置された前記金属ゲート・スタックおよび前記高ｋ誘電体層の前記第３の部分は、前記半導体チャネル層の前記配列の一番上の半導体チャネル層の上にある、
請求項１６に記載の方法。

【請求項18】

前記方法は、前記層間誘電体層を通り前記ソース／ドレイン領域の頂面まで延在するソース／ドレイン接点を形成することをさらに含む、
請求項１３に記載の方法。

【請求項19】

前記高ｋ誘電体層は、酸化ハフニウム、ハフニウム・シリコン酸化物、ハフニウム・シリコン酸窒化物、酸化ランタン、ランタン・アルミニウム酸化物、酸化ジルコニウム、ジルコニウム・シリコン酸化物、ジルコニウム・シリコン酸窒化物、酸化タンタル、酸化チタン、チタン酸ストロンチウム・バリウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、タンタル酸スカンジウム鉛およびニオブ酸鉛亜鉛からなる群から選択される耐エッチング高誘電率材料を備える、
請求項１０に記載の方法。

【請求項20】

前記スペーサ材料は、シリコン・オキシカーバイド（ＳｉＯＣ）、炭窒化ケイ素（ＳｉＣＮ）、炭化ケイ素（ＳｉＣ）、酸化アルミニウム（ＡｌＯｘ）からなる群から選択される、
請求項１０に記載の方法。

【請求項21】

コンピュータ・プログラムであって、前記プログラムがコンピュータ上で動作するとき、請求項１０ないし２０のいずれかに記載の方法ステップを実行するのに適しているプログラム・コードを備える、コンピュータ・プログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、概して、相補型金属酸化膜半導体（ＣＭＯＳ）デバイスの分野に関するものであり、特に、ナノシート電界効果トランジスタ・デバイスに関するものである。

【背景技術】

【0002】

現代の半導体デバイス製造プロセスでは、電界効果トランジスタ（ＦＥＴ）のように、多数の半導体デバイスが、単一のウェーハ上に製造される。ナノシートＦＥＴを含むいくつかの非平面のデバイス・アーキテクチャは、平面デバイスより増加したデバイス密度および向上した性能を提供する。従来のＦＥＴとは対照的に、ナノシートＦＥＴにおいて、ゲート・スタックは、各ナノシートの全外周を取り囲み、チャネル領域でのより完全な空乏化を可能にし、短チャネル効果を低減する。ナノシート・デバイスにおいて用いられるラップアラウンド型ゲート構造はまた、駆動電流が増加するときでも、活性領域におけるリーク電流のより適切な管理を可能にする。

【0003】

ナノシートＦＥＴは、しばしば、スタックに配置される異なる半導体材料の薄い交互層（ナノシート）を含む。典型的には、ナノシートは、ナノシート・フィンにパターニングされる。一旦ナノシート・フィンがパターニングされると、ゲート・スタックが、ナノシート・フィンのチャネル領域の上に形成され、ソース／ドレイン領域が、ゲート・スタックに隣接して形成される。いくつかのデバイスにおいて、一旦ゲート・スタックまたはソース／ドレイン領域が形成されると、エッチング・プロセスが、異種材料のうちのある種類の材料のナノシート層をフィンから選択的に除去するために実行される。エッチング・プロセスは、結果としてナノシート・フィンの層のアンダーカットおよび懸架を生じさせ、ナノシートまたはナノワイヤを形成する。ナノシートまたはナノワイヤを用いて、ゲート・オール・アラウンド・デバイスを形成することができる。底部誘電体分離（ＢＤＩ：ｂｏｔｔｏｍ ｄｉｅｌｅｃｔｒｉｃ ｉｓｏｌａｔｉｏｎ）層は、典型的には、ソース／ドレイン領域と半導体基板との間に形成され、これらの領域を電気的に分離する。しかしながら、底部誘電体分離層の形成後に実行されるプロセス・ステップは、ＢＤＩを侵食し、底部分離層の効果を減少させうる。

【発明の概要】

【0004】

本開示の一実施形態によれば、半導体構造体は、半導体基板の上に配置された底部誘電体分離であって、半導体基板の上の高ｋ誘電体層の第１の部分と、高ｋ誘電体層の第１の部分の上のスペーサ材料と、スペーサ材料の上の高ｋ誘電体層の第２の部分とを含む底部誘電体分離と、底部誘電体分離の上で半導体基板に対して垂直方向にスタックされた一連の半導体チャネル層であって、当該一連の半導体チャネル層は、金属ゲート・スタックによって分離され、金属ゲート・スタックと垂直方向に整列されており、この一連の半導体チャネル層の両端から横方向に延在するソース／ドレイン領域とを含み、ソース／ドレイン領域の底面は、半導体基板からソース／ドレイン領域を電気的に分離するために、底部誘電体分離と直接接触している。

【0005】

本開示の他の実施態様によれば、半導体構造体を形成する方法は、半導体基板の上に底部誘電体分離を形成することであって、底部誘電体分離は、半導体基板の上の高ｋ誘電体層の第１の部分と、高ｋ誘電体層の第１の部分の上のスペーサ材料と、スペーサ材料の上の高ｋ誘電体層の第２の部分とを含む、底部誘電体分離を形成することと、底部誘電体分離の上で半導体基板に対して垂直方向にスタックされた一連の半導体チャネル層であって、当該一連の半導体チャネル層は、金属ゲート・スタックによって分離され、金属ゲート・スタックと垂直方向に整列される一連の半導体チャネル層を形成することと、一連の半導体チャネル層の両端から横方向に延在するソース／ドレイン領域を形成することであって、ソース／ドレイン領域の底面は、半導体基板からソース／ドレイン領域を電気的に分離するために、底部誘電体分離と直接接触する、ソース／ドレイン領域を形成することと、を含む。

【0006】

以下の詳細な説明は、例として与えられ、本発明をそれに限定することを意図するものではなく、添付の図面を参照することにより最もよく理解される。

【図面の簡単な説明】

【0007】

【図1】本開示の一実施形態による、半導体基板上に形成されたナノシート・スタックを描写する半導体構造体の断面図である。

【図2】本開示の一実施形態による、ナノシート・スタックからナノシート・フィンをパターニングした後の半導体構造体の３次元（３Ｄ）ビューである。

【図3】本開示の一実施形態による、ダミー・ゲートの形成を描写する半導体構造体の３Ｄビューである。

【図4】本開示の一実施形態による、ナノシート・スタック犠牲層の除去を描写する半導体構造体の３Ｄビューである。

【図5】本開示の一実施形態による、図４の半導体構造体の線Ａ－Ａ’に沿った断面図である。

【図6】本開示の一実施形態による、スペーサ材料のレイヤの形成が続く高ｋ誘電体層の形成を描写する半導体構造体の断面図である。

【図7】本開示の一実施形態による、高ｋ誘電体層およびスペーサ材料のエッチングを描写する半導体構造体の断面図である。

【図8】本開示の一実施形態による、ソース／ドレイン凹部の形成を描写する半導体構造体の断面図である。

【図9】本開示の一実施形態による、内側スペーサ、ソース／ドレイン領域および層間誘電体層の形成を描写する半導体構造体の断面図である。

【図10】本開示の一実施形態による、平坦化プロセスならびにハード・マスクおよびダミー・ゲートの除去を描写する半導体構造体の断面図である。

【図11】本開示の一実施形態による、高ｋ誘電体層の露出部の除去を描写する半導体構造体の断面図である。

【図12】本開示の一実施形態による、ゲート誘電体スタックおよび金属ゲート・スタックの堆積を描写する半導体構造体の断面図である。

【図13】本開示の一実施形態による、ソース／ドレイン接点の形成を描写する半導体構造体の断面図である。

【発明を実施するための形態】

【0008】

図面は、必ずしも縮尺通りではない。添付図面は、単なる概略図であり、発明の特定のパラメータを詳細に描写することを意図するものではない。図面は、単に発明の典型的な実施形態を描写することを意図する。図面において、類似の番号は、類似の要素を表現する。

【0009】

請求された構造体および方法の詳細な実施形態は、本明細書において開示されるが、開示された実施形態が、さまざまな形で実施されうる請求された構造体および方法を単に示すだけであると理解されたい。しかしながら、本発明は、多くの異なる形で実施されてもよく、本明細書において記載される例示的な実施形態に限定されるものとして解釈されるべきではない。説明において、周知の特徴および技術の詳細は、示された実施形態を不必要に曖昧にするのを回避するために省略されうる。

【0010】

以下の説明の目的のため、「上」、「下」、「右」、「左」、「垂直」、「水平」、「頂（部）」、「底（部）」のような用語およびこれらの用語の派生語は、図面の向きに置かれたときの開示の構造体および方法に関する。「上」、「上に横たわる」、「頂部の」、「頂部にある」、「上に位置決めされた」または「頂部に位置決めされた」のような用語は、第１の構造体のような第１の要素が、第２の構造体のような第２の要素上に存在することを意味し、第１の要素と第２の要素との間には、境界面構造のような介在要素が存在してもよい。用語「直接接触」は、第１の構造体のような第１の要素と第２の構造体のような第２の要素とが、これらの２つの要素の境界面に任意の中間導電層、絶縁層または半導体層なしで接続されていることを意味する。

【0011】

本発明の実施形態の表現を不明瞭にしないために、以下の詳細な説明では、従来技術において周知であるいくつかの処理ステップまたは動作は、表現のためおよび説明のためにともに組み合わされてもよく、いくつかの例では、詳述されていない場合もある。他の例では、従来技術において周知であるいくつかの処理ステップまたは動作は、全く記載されていない場合もある。以下の説明は、本発明のさまざまな実施形態の際立った特徴または要素にむしろフォーカスしていることを理解されたい。

【0012】

開示された実施形態がシリコンおよびシリコン・ゲルマニウム・ナノシートを有する例示的なナノシートＦＥＴアーキテクチャの詳細な説明を含むが、本明細書において詳述される教示の実施態様が本明細書において記載されている特定のＦＥＴアーキテクチャに限定されるものではないことを理解されたい。むしろ、本発明の実施形態は、現在周知であるかまたは後で開発される他の任意のタイプのＦＥＴデバイスに関連して実施可能である。

【0013】

トランジスタ・ゲート長が縮小されるにつれて、基板を通る寄生性のソースからドレインへの「パンチ・スルー」リークは増加する。ナノシート・スタックの下の寄生チャネルのため、ソース／ドレイン・リーク電流は、ナノシート・トランジスタにおいて、抑制するのが非常に困難である。ソースおよびドレイン領域のエピタキシーを基板に接触させることから分離する底部誘電体分離（ＢＤＩ）層は、ソース／ドレインおよびチャネル領域の下側に絶縁体層を追加することによって、サブ・ナノシート領域のリークを防ぐための解決法を提供する。

【0014】

しかしながら、現在の記録過程（ＰＯＲ）では、ＢＤＩは、典型的には、スペーサおよび内側スペーサ形成、ソース／ドレイン接点パターニングおよびエピタキシャル・プレクリーンのようなプロセスの間、容易に損傷を受けうる誘電材料の単一層によって形成される。この損傷は、ＢＤＩ厚さを侵食し、増加したソース／ドレイン・リークおよびデバイス性能の低下につながりうる。

【0015】

それゆえ、本開示の実施形態は、３層の底部誘電体分離（ＢＤＩ）と、高誘電率材料の層の間に挟まれている分離材料からなる３層の底部誘電体分離（ＢＤＩ）を作る方法と、を提供する。提案された３層のＢＤＩは、ＢＤＩ層をオーバー・エッチングするのを防止し、半導体基板からソース／ドレイン・エピ領域を電気的に分離することができる耐エッチング材料を含む。これは、ひいては、半導体基板を介した漏電を減少し、デバイス性能を改善しうる。

【0016】

３層の底部誘電体分離が半導体基板からソース／ドレイン・エピ領域を電気的に分離するために形成可能な実施形態は、図１から図１３の添付の図面を参照して、以下で詳述される。

【0017】

ここで図１を参照すると、半導体基板１０２上に形成されたナノシート・スタック１０を含む半導体構造体１００の断面図が、本開示の一実施形態に従って示される。

【0018】

本実施形態において、図面に示されるように、半導体基板１０２に対して垂直な方向に互いに縦にスタックされた犠牲半導体材料の層および半導体チャネル材料の層の交互配列は、ナノシート・スタック１０を形成する。具体的には、交互配列は、半導体基板１０２の上のナノシート・スタック犠牲層１０４、ナノシート・スタック犠牲層１０４の上の犠牲半導体層１０６および半導体チャネル層１０８を含む。図面に描写される例において、交互の犠牲半導体層１０６および半導体チャネル層１０８は、半導体基板１０２上のナノシート・スタック犠牲層１０４の上のスタックに形成される。本明細書で用いられる犠牲という用語は、層または他の構造体を意味し、その層または他の構造体（またはその部分）は最終デバイスの完成の前に除去される。例えば、記載されている例では、犠牲半導体層１０６の部分は、デバイスのチャネル領域のスタックから除去され、半導体チャネル層１０８をナノシート・スタック１０から解放することができる。本例では、犠牲半導体層１０６および半導体チャネル層１０８がそれぞれシリコン・ゲルマニウム（ＳｉＧｅ）およびシリコン（Ｓｉ）でできているが、犠牲およびチャネル材料の任意の組み合わせが本技術に従って使用されてもよいことは明らかである。例えば、その代わりに、ＳｉをＳｉＧｅチャネル層間の犠牲材料として用いることができる選択的エッチング技術を使用してもよい。

【0019】

半導体基板１０２は、例えば、いくつかの周知の半導体材料、例えば、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金および化合物（例えば、ＩＩＩ－ＶおよびＩＩ－ＶＩ）半導体材料のいずれかから作られてもよいバルク基板でもよい。化合物半導体材料の非限定的な例は、ガリウムヒ素、ヒ化インジウムおよびリン化インジウムまたはインジウムガリウムリンを含む。典型的には、半導体基板１０２は、これに限定されるものではないが、約数百ミクロンの厚さでもよい。他の実施形態では、半導体基板１０２は、シリコン・オン・インシュレータまたはＳｉＧｅオン・インシュレータのような層状の半導体でもよく、埋め込み絶縁体層は、ベース基板を、頂部の半導体層から分離する。

【0020】

図１を引き続き参照すると、スタック内の第１の層（犠牲層）、すなわち、ナノシート・スタック犠牲層１０４は、半導体基板１０２上に形成される。例示的な実施形態によれば、ナノシート・スタック１０内のナノシート・スタック犠牲層１０４は、エピタキシャル成長プロセスを用いて形成される。例えば、上述の実施形態では、ナノシート・スタック犠牲層１０４は、約５０原子百分率から約７０原子百分率の間で変化するゲルマニウム濃度を有するＳｉＧｅの層をエピタキシャル成長させることによって形成される。以下に詳述するように、ゲルマニウム原子のより高い濃度によって、ナノシート・スタック犠牲層１０４は、その後、ナノシート・スタック１０の残りの交互層に対して選択的に除去可能となる。単なる例として、ナノシート・スタック犠牲層１０４は、約２０ｎｍから約３５ｎｍまで変化する厚さを有するように形成されてもよいが、２０ｎｍ超および３５ｎｍ未満の厚さを用いてもよい。

【0021】

一般的に、ナノシート・スタック１０内の層（例えば、ＳｉＧｅ／Ｓｉ層）は、半導体基板１０２をシード層として用いてエピタキシャル成長させることによって形成可能である。「エピタキシャル成長またはエピタキシャル堆積あるいはその両方」および「エピタキシャルに形成されるまたはエピタキシャルに成長されるあるいはその両方」のような用語は、半導体材料の堆積面上の半導体材料の成長を意味し、成長している半導体材料は、堆積面の半導体材料と同一または実質的に同様の結晶特性を有する。エピタキシャル堆積プロセスにおいて、原料ガスにより提供される化学反応物は制御され、システム・パラメータは、堆積する原子が表面上で移動し、堆積面の原子の結晶配列に配向するのに十分なエネルギーで半導体基板の堆積面に到達するように設定される。それゆえ、エピタキシャル半導体材料は、それが形成される堆積面と同一または実質的に同様の結晶特性を有する。例えば、｛１００｝結晶面上に堆積するエピタキシャル半導体材料は、｛１００｝配向をとる。いくつかの実施形態において、エピタキシャル成長または堆積プロセスあるいはその両方は、半導体表面上での形成に選択的であり、誘電体表面、例えば二酸化ケイ素または窒化ケイ素表面上には、材料を堆積させない。

【0022】

さまざまなエピタキシャル成長プロセスの非限定的な例は、急速熱化学蒸着（ＲＴＣＶＤ）、低エネルギー・プラズマ堆積（ＬＥＰＤ）、超高真空化学蒸着（ＵＨＶＣＶＤ）、大気圧化学蒸着（ＡＰＣＶＤ）、有機金属化学蒸着（ＭＯＣＶＤ）、低圧化学蒸着（ＬＰＣＶＤ）、制限反応処理ＣＶＤ（ＬＲＰＣＶＤ）および分子線エピタキシー（ＭＢＥ）を含む。エピタキシャル堆積プロセスのための温度は、５００℃から９００℃の範囲にわたることができる。より高い温度は、典型的には結果としてより速い堆積につながるが、より速い堆積は、結果として結晶欠陥およびフィルム・クラッキングにつながりうる。

【0023】

多くの異なる前駆体が、ナノシート・スタック１０内のＳｉＧｅ／Ｓｉ層の交互配列のエピタキシャル成長のために用いられ得る。いくつかの実施形態において、エピタキシャル半導体材料の堆積のためのガス源は、シリコン含有ガス源、ゲルマニウム含有ガス源またはその組み合わせを含む。例えば、エピタキシャル・シリコン層は、必ずしもこれらに限定されるものではないが、シラン、ジシラン、トリシラン、テトラシラン、ヘキサクロロジシラン、テトラクロロシラン、ジクロロシラン、トリクロロシランおよびその組み合わせを含むシリコン・ガス源から堆積されることができる。エピタキシャル・ゲルマニウム層は、必ずしもこれらに限定されるものではないが、ゲルマン、ジゲルマン、ハロゲルマン、ジクロロゲルマン、トリクロロゲルマン、テトラクロロゲルマンおよびその組み合わせを含むゲルマニウム・ガス源から堆積可能である。エピタキシャル・シリコン・ゲルマニウム合金層は、この種のガス源の組み合わせを利用して形成可能であるが、水素、ヘリウムおよびアルゴンのような搬送ガスを用いることもできる。

【0024】

図１を引き続き参照すると、ナノシート・スタック犠牲層１０４と同様に、犠牲半導体層１０６は、ＳｉＧｅの層をエピタキシャル成長させることによって形成される。しかしながら、犠牲半導体層１０６のゲルマニウム濃度は、約２０原子百分率から約４０原子百分率まで変化する。例示的な実施形態において、犠牲半導体層１０６は、約２５原子百分率のゲルマニウム濃度を有するＳｉＧｅでできている。

【0025】

ナノシート・スタック１０の作製を継続するために、半導体チャネル層１０８は、Ｓｉ層をエピタキシャル成長させることによって形成される。図面に描写されるように、ナノシート・スタック１０内の犠牲半導体層１０６および半導体チャネル層１０８は、下にあるナノシート・スタック犠牲層１０４より薄く、実質的に同様または同一の厚さを有する。図１に示すように、ナノシート・スタック１０は、ナノシート・スタック犠牲層１０４上へ（ＳｉＧｅ）犠牲半導体層１０６および（Ｓｉ）半導体チャネル層１０８を交互になるように形成することによって成長する。したがって、ナノシート・スタック１０内の犠牲半導体層１０６および半導体チャネル層１０８の各々は、上述したのと同じ方法で、例えば、エピタキシャル成長プロセスを用いて、約６ｎｍから約１２ｎｍまで変化する厚さに形成可能であるが、他の厚さも、本発明の考察された範囲内にある。

【0026】

したがって、ナノシート・スタック１０内の各層は、ナノスケールの寸法を有し、したがって、ナノシートとも称することができる。さらに、上で強調されるように、ナノシート・スタック１０内の（Ｓｉ）半導体チャネル層１０８は、デバイスのチャネル層を形成するために用いられる。したがって、半導体チャネル層１０８の寸法は、半導体構造体１００のチャネル領域の寸法を決定する。

【0027】

上で強調されるように、目的は、ウェーハ上に交互の（犠牲およびチャネル）ＳｉＧｅおよびＳｉ層のスタックを生成することである。スタック内の層の数は、特定の用途に応じて調整可能である。したがって、本明細書において描写および記載されている構成は、本技術を示すことを意味する単なる例である。例えば、本ナノシート・スタック１０は、図面に示されるより多いかまたはより少ない層を含むことができる。

【0028】

ナノシート・スタック１０を用いて、正チャネル電界効果トランジスタ（以下「ｐ－ＦＥＴ」）または負チャネル電界効果トランジスタ（以下「ｎ－ＦＥＴ」）デバイスのための垂直方向にスタックされた半導体チャネル材料ナノシートを含むゲート・オール・アラウンド・デバイスを生成することができる。図１の断面図は、ナノシート・スタック１０の長さに沿っており、ナノシート・スタック１０は、左から右に動作する。

【0029】

図２を次に参照すると、本開示の一実施形態による、ナノシート・スタック１０（図１）からナノシート・フィン（以下「フィン」）２０２をパターニングした後の半導体構造体１００の３Ｄビューが示される。フィン２０２は、例えば、ナノシート・スタック１０（図１）の部分および半導体基板１０２の部分を除去するフォトリソグラフィ・パターニングおよびエッチング・プロセスによって形成可能である。例えば、反応性イオン・エッチング（ＲＩＥ）のような任意の適切なエッチング・プロセスを用いることができる。

【0030】

エッチングは、一般的に、基板（または基板上に形成された構造体）からの材料の除去を意味し、材料が基板の特定のエリアから選択的に除去されうるとともに、基板の他のエリアでは材料が影響されないままにするように、適所のマスクによってしばしば実行される。一般的に、２つのカテゴリのエッチング、すなわち、（ｉ）ウェット・エッチングおよび（ｉｉ）ドライ・エッチングが存在する。ウェット・エッチングは、（酸のような）溶媒によって実行され、溶媒は、（酸化物のような）所定の材料を選択的に溶かすとともに、（ポリシリコンのような）他の材料が比較的損傷を受けないままにするその能力のために選択されうる。所定の材料を選択的にエッチングするこの能力は、多くの半導体製造プロセスの基本となる。ウェット・エッチングは、一般的に、均一な材料（例えば、酸化物）を等方的にエッチングするが、ウェット・エッチングは、単結晶材料（例えば、シリコンウェーハ）を異方的にエッチングしてもよい。ドライ・エッチングは、プラズマを用いて実行されてもよい。プラズマ系は、プラズマのパラメータを調整することによって、いくつかのモードで動作することができる。通常のプラズマ・エッチングは、電荷的に中性で、ウェーハの表面で反応するエネルギー・フリー・ラジカルを生成する。中性粒子がすべての角度からウェーハを攻撃するので、このプロセスは等方性である。イオン・ミリングまたはスパッタ・エッチングは、ほぼ一方向からウェーハに近づく希ガスのエネルギー・イオンでウェーハを攻撃し、それゆえ、このプロセスは非常に異方性である。ＲＩＥは、スパッタとプラズマ・エッチングとの間の中間条件で動作し、深く狭い特徴、例えば、シャロー・トレンチ・アイソレーション（ＳＴＩ）トレンチを生成するために用いられてもよい。

【0031】

フォトリソグラフィ・パターニング・プロセスの間除去される半導体基板１０２の部分は、その後、絶縁材料で充填され、ＳＴＩ領域２１０を形成することに留意されたい。ＳＴＩ領域２１０を形成するプロセスは、標準的かつ周知技術であり、それは、典型的には、絶縁材料を堆積させ、フィン２０２を電気的に分離するために、隣接するフィン２０２（図示せず）の間の半導体構造体１００のエリアに実質的に充填することを含む。ＳＴＩ領域２１０は、例えば、誘電材料の化学蒸着（ＣＶＤ）によって形成されてもよい。ＳＴＩ領域２１０を形成する誘電材料の非限定的な例は、シリコン酸化物、窒化ケイ素、水素化シリコン炭素酸化物、シリコン系低誘電率体、流動性酸化物、多孔質誘電体または多孔質有機誘電体を含む有機誘電体を含む。

【0032】

図３を次に参照すると、ダミー・ゲート３０４の形成を描写する半導体構造体１００の３Ｄビューは、本開示の一実施形態に従って示される。ダミー・ゲート３０４は、フィン２０２の頂面の上かつフィン２０２の側壁に沿って形成され、パターニングされる。ダミー・ゲート３０４は、従来の周知技術を用いて形成可能である。例えば、ダミー・ゲート３０４は、アモルファス・シリコン（ａ－Ｓｉ）から形成されてもよい。ハード・マスク３０８は、典型的には、ダミー・ゲート３０４の上に形成され、エッチング停止層として作用する。ハード・マスク３０８は、一般的に、窒化ケイ素、シリコン酸化物、酸化物／窒化物スタックまたは類似の材料および構成から形成される。

【0033】

図４を次に参照すると、本開示の一実施形態に従って、ナノシート・スタック犠牲層１０４を除去した後の半導体構造体１００の３Ｄビューが示される。図面に描写されるように、ナノシート・スタック犠牲層１０４の除去は、半導体構造体１００内に、ナノシート・スタック犠牲層１０４が除去されたエリアにおける開口またはエア・ギャップ４０２（図５）を作製する。図５は、半導体構造体１００の線Ａ－Ａ’に沿った断面図を示す。

【0034】

一実施形態において、ナノシート・スタック犠牲層１０４は、半導体基板１０２、犠牲半導体層１０６、半導体チャネル層１０８、ダミー・ゲート３０４およびハード・マスク３０８に対して選択的に除去される。例えば、非常に選択的なドライ・エッチング・プロセスを用いて、ナノシート・スタック犠牲層１０４を選択的に除去することができる。

【0035】

図６を次に参照すると、本開示の一実施形態に従って、スペーサ材料６２４の層が続く高ｋ誘電体層６２０を形成した後の半導体構造体１００の線Ａ－Ａ’（図４）に沿った断面図が示される。図面に描写されるように、高ｋ誘電体層６２０は、開口４０２（図５）の上面に沿って、開口４０２（図５）の下面に沿って、かつ、半導体構造体１００の露出面上に形成される。具体的には、高ｋ誘電体層６２０はまた、一番上の半導体チャネル層１０８の露出した水平面（すなわち、ダミー・ゲート３０４によってカバーされていない水平面）上、ダミー・ゲート３０４の垂直な側面（または両側壁）上、ならびに、ハード・マスク３０８の垂直な側面（または両側壁）上および上面上に形成される。

【0036】

高ｋ誘電体層６２０は、開口４０２（図５）を完全には充填せず、開口４０２（図５）の最も内側の部分をスペーサ材料６２４の堆積のために空けたままにしてもよい。換言すると、図面に描写されるように、スペーサ材料６２４の堆積は、スペーサ材料６２４の上およびスペーサ材料６２４の下の高ｋ誘電体層６２０の層を有する開口４０２（図５）の残りの部分内で生じる。より詳しくは、一番下の犠牲半導体層１０６の下の高ｋ誘電体層６２０の（上部の）部分は、スペーサ材料６２４の上に位置し、半導体基板１０２の上の高ｋ誘電体層６２０の（下部の）部分は、スペーサ材料６２４の下に配置される。

【0037】

したがって、高ｋ誘電体層６２０の層の間にスペーサ材料６２４を堆積させることによって、３層の底部誘電体分離（ＢＤＩ）６４０は、開口４０２（図５）内に形成され、これは、半導体基板１０２を介したソース／ドレイン・リークを防止するための強化された底部誘電体分離領域を提供することができる。

【0038】

一実施形態によれば、高ｋ誘電体層６２０は、エッチングに対して高い耐性のある材料を含む。高ｋ誘電体層６２０を形成するための耐エッチング材料の非限定的な例は、金属酸化物、例えば、酸化ハフニウム、ハフニウム・シリコン酸化物、ハフニウム・シリコン酸窒化物、酸化ランタン、ランタン・アルミニウム酸化物、酸化ジルコニウム、ジルコニウム・シリコン酸化物、ジルコニウム・シリコン酸窒化物、酸化タンタル、酸化チタン、チタン酸ストロンチウム・バリウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、タンタル酸スカンジウム鉛およびニオブ酸鉛亜鉛を含んでもよい。

【0039】

高ｋ誘電体層６２０は、例えば、原子層堆積（ＡＬＤ）を含む典型的な堆積技術を用いて堆積されてもよい。高ｋ誘電体層６２０の厚さは、約２ｎｍから約３ｎｍまで、およびその間の範囲にわたって変化し得る。

【0040】

図６を引き続き参照すると、開口４０２（図５）の残りの空間を充填することに加えて、スペーサ材料６２４はまた、図面に示すように、半導体構造体１００の上部の露出面をカバーしてもよい。特に、スペーサ材料６２４は、一番上の半導体チャネル層１０８の水平面の上に位置するかまたは配置される高ｋ誘電体層６２０の上に、ダミー・ゲート３０４の垂直な側面の上に位置する高ｋ誘電体層６２０の上に、ならびに、ハード・マスク３０８の垂直な側面および上面に位置する高ｋ誘電体層６２０の上に堆積されてもよい。

【0041】

スペーサ材料６２４を形成するためのさまざまな材料の非限定的な例は、シリコン・オキシカーバイド（ＳｉＯＣ）、炭窒化ケイ素（ＳｉＣＮ）、炭化ケイ素（ＳｉＣ）、酸化アルミニウム（ＡｌＯｘ）などを含んでもよい。

【0042】

スペーサ材料６２４は、典型的な堆積技術、例えば、原子層堆積（ＡＬＤ）、分子層堆積（ＭＬＤ）および化学蒸着（ＣＶＤ）を用いて堆積されてもよい。高ｋ誘電体層６２０の層の間に位置するスペーサ材料６２４の厚さは、残りの空間のサイズに依存する。一実施形態において、スペーサ材料６２４は、少なくとも３ｎｍの厚さである。他の実施形態では、スペーサ材料６２４は、約５ｎｍから約２０ｎｍの厚さであり得る。

【0043】

半導体製造プロセスのこの点で、半導体構造体１００は、図面に描写されるように、半導体基板１０２の上の高ｋ誘電体層６２０の第１の部分と、高ｋ誘電体層６２０の第１の部分の上のスペーサ材料６２４と、スペーサ材料６２４の上の高ｋ誘電体層６２０の第２の部分と、を含み、すべては、交互の犠牲半導体層１０６および半導体チャネル層１０８を含むフィン２０２の下側にある。

【0044】

図７を次に参照すると、本開示の一実施形態に従って、高ｋ誘電体層６２０およびスペーサ材料６２４をエッチングした後の半導体構造体１００の線Ａ－Ａ’（図４）に沿った断面図が示される。

【0045】

本実施形態において、方向性エッチングは、半導体構造体１００上で実行され、フィン２０２の一番上の半導体チャネル層１０８の上に位置するスペーサ材料６２４の底部および高ｋ誘電体層６２０の底部を部分的に除去する。換言すると、スペーサ材料６２４の底部および高ｋ誘電体層６２０の底部は、方向性エッチング・プロセスを介して一番上の半導体チャネル層１０８に平行して除去される。図面に示されるように、ハード・マスク３０８の両側壁および上面に位置するスペーサ材料６２４の上部および高ｋ誘電体層６２０の上部はまた、ハード・マスク３０８の上部を露出させる方向性エッチング・プロセスの間、金属ゲートの置換プロセスに備えて除去されてもよい。

【0046】

例示的な実施形態において、反応性イオン・エッチング（ＲＩＥ）プロセスは、半導体構造体１００上で実行され、スペーサ材料６２４および高ｋ誘電体層６２０の底部および上部を除去することができる。

【0047】

図８を次に参照すると、本開示の一実施形態に従って、ソース／ドレイン凹部８０２を形成した後の半導体構造体１００の線Ａ－Ａ’（図４）に沿った断面図が示される。

【0048】

図面に示すように、フィン２０２の露出部は、半導体構造体１００から除去され、ソース／ドレイン凹部８０２を形成する。理解されるように、半導体構造体１００のソース／ドレイン領域は、以下に詳述するように、ソース／ドレイン凹部８０２上に形成される。具体的には、高ｋ誘電体層６２０およびダミー・ゲート３０４から外に延在するフィン２０２の部分（すなわち、高ｋ誘電体層６２０およびダミー・ゲート３０４によってカバーされないフィン２０２の部分）は、半導体構造体１００から除去される。高ｋ誘電体層６２０の下およびダミー・ゲート３０４の下のフィン２０２の残りの部分は、垂直方向に整列される。

【0049】

本実施形態において、図面に示されるように、ダミー・ゲート３０４に沿ったスペーサ材料６２４の上部およびハード・マスク３０８の上部は、スペーサ材料６２４および高ｋ誘電体層６２０の上部の下ではなく、かつ、ダミー・ゲート３０４の下ではないフィン２０２の部分に凹部を作るためのマスクとして用いることができる。例示的な実施形態において、ＲＩＥプロセスを用いて、フィン２０２のこのような部分に凹部を作ることができる。ダミー・ゲート置換ステップ（以下に詳細に記載される）の前にフィン・エッチングが実行されているので、本明細書において記載されている半導体デバイス製造プロセスは、フィンの第１のプロセスと称することができる。

【0050】

高ｋ誘電体層６２０を形成する高誘電率材料が、現在用いられている材料より固いため、高ｋ誘電体層６２０は、半導体基板１０２に対する凹部エッチングのパンチ・スルーを防止しうる改善されたエッチング停止層を提供することに留意されたい。

【0051】

図９を次に参照すると、本開示の一実施形態に従って、内側スペーサ９０２、ソース／ドレイン領域９１０および層間誘電体層９２０を形成した後の半導体構造体１００の線Ａ－Ａ’（図４）に沿った断面図が示される。

【0052】

本実施形態において、犠牲半導体層１０６の各々の外側部分は、周知技術の方法を用いて除去されてもよい。内側スペーサ９０２は、犠牲半導体層１０６のへこんだ空洞（図示せず）内に形成されてもよい。図面に描写されるように、内側スペーサ９０２の外側の垂直な側面は、半導体チャネル層１０８と垂直方向に整列され得、したがって、ダミー・ゲート３０４の両側壁上に位置する高ｋ誘電体層６２０の上部およびスペーサ材料６２４と垂直方向に整列され得る。

【0053】

内側スペーサ９０２は、例えば、犠牲半導体層１０６に凹部を作った後に形成されたへこんだ空洞（図示せず）をピンチ・オフする内側スペーサ材料のコンフォーマル堆積によって形成可能である。内側スペーサ９０２は、任意の適切な誘電材料、例えば、二酸化ケイ素または窒化ケイ素を含んでもよく、誘電材料の単層または多層を含んでもよい。

【0054】

高ｋ誘電体層６２０を形成する材料が現在の技術で用いられる材料より実質的に高い耐エッチング性を有するので、高ｋ誘電体層６２０はまた、処理ステップの間、例えば、ＳｉＧｅへこみエッチング、内側スペーサ・エッチングおよびエピタキシャル・プロセス・プレクリーニング・ステップの間、底部誘電体分離（ＢＤＩ）６４０のオーバー・エッチングを防止しうることに留意されたい。

【0055】

内側スペーサ９０２を形成した後、ソース／ドレイン領域９１０は、図８に示されるソース／ドレイン凹部８０２上に形成可能である。ソース／ドレイン領域９１０は、半導体チャネル層１０８の露出端上のエピタキシャル層成長プロセスを用いて形成可能である。

【0056】

図面に描写されるように、ソース／ドレイン領域９１０は、フィン２０２の両側に、半導体チャネル層１０８の端部および犠牲半導体層１０６を包囲する内側スペーサ９０２の端部に直接接触して形成される。ソース／ドレイン領域９１０は、３層の底部誘電体分離６４０の上に位置する。具体的には、ソース／ドレイン領域９１０は、３層の底部誘電体分離６４０内の高ｋ誘電体層６２０の上部の上に配置される。したがって、３層の底部誘電体分離６４０は、半導体基板１０２からソース／ドレイン領域９１０を分離し、半導体基板１０２からのエピタキシャル成長を防止しうる。この重要な特徴は、エピタキシャル・パターニングおよびプレクリーニング・ステップに耐え、浸食および薄膜化を防止する。これは、半導体基板１０２を通る電流リークを減少しうる。

【0057】

ソース／ドレイン領域９１０を形成した後、層間誘電体（ＩＬＤ）層９２０は、半導体構造体１００の空隙を充填するために形成される。層間誘電体層９２０は、例えば、誘電材料のＣＶＤによって形成可能である。層間誘電体層９２０を形成する誘電材料の非限定的な例は、シリコン酸化物、窒化ケイ素、水素化シリコン炭素酸化物、シリコン系低ｋ誘電体、流動性酸化物、多孔質誘電体または多孔質有機誘電体を含む有機誘電体を含んでもよい。

【0058】

図１０を次に参照すると、本開示の一実施形態に従って、平坦化プロセスならびにハード・マスク３０８およびダミー・ゲート３０４の除去後の半導体構造体１００の線Ａ－Ａ’（図４）に沿った断面図が示される。

【0059】

層間誘電体層９２０の堆積の後、平坦化プロセス、例えば、化学機械研磨（ＣＭＰ）は、半導体構造体１００上で実行可能である。このプロセスは、ダミー・ゲート３０４（図９）の除去に備えて、ダミー・ゲート３０４（図９）の頂面を露出させてもよい。

【0060】

例示的な実施形態において、ダミー・ゲート３０４（図９）は、例えば、ＲＩＥまたは化学的酸化物除去（ＣＯＲ）を含む周知のエッチング・プロセスによって除去可能である。ゲート・ラスト製造プロセスにおいて、除去されたダミー・ゲート３０４（図９）は、その後、周知のように金属ゲート（図示せず）によって置換される。ダミー・ゲート３０４（図９）の除去後、凹部１０１０は、半導体構造体１００上に残る。図面に示されるように、凹部１０１０は、高ｋ誘電体層６２０の内側垂直面および一番上の半導体チャネル層１０８の頂部の水平面を露出させる。

【0061】

図１１を次に参照すると、本開示の一実施形態に従って、凹部１０１０によって露出された高ｋ誘電体層６２０の部分を除去した後の半導体構造体１００の線Ａ－Ａ’（図４）に沿った断面図が示される。

【0062】

本実施形態において、図１０に描写されるように、等方性エッチングは、半導体構造体１００上で実行され、凹部１０１０によって露出され、スペーサ材料６２４の両側壁上に位置する高ｋ誘電体層６２０の垂直面を除去することができる。一番上の半導体チャネル層１０８の上およびスペーサ材料６２４の下に位置する高ｋ誘電体層６２０の水平部分は、図１１に描写されるように、半導体構造体１００に残る。例示的な実施形態において、ウェット・エッチングまたはプラズマ・エッチングは、半導体構造体１００上で実行され、スペーサ材料６２４の側壁から、高ｋ誘電体層６２０の垂直部分を除去することができる。

【0063】

次に、犠牲半導体層１０６は、半導体構造体１００から除去可能である。例示的な実施形態において、犠牲半導体層１０６は、例えば、ＲＩＥ、ウェット・エッチングまたは乾性ガス（ＨＣｌ）を含む周知のエッチング・プロセスによって除去可能である。犠牲半導体層１０６の除去は、内側スペーサ９０２の間に空洞（図示せず）を作製し、内側スペーサ９０２は、以下に詳述するように、その後、対応する仕事関数金属で充填される。

【0064】

図１２を次に参照すると、本開示の一実施形態に従って、ゲート誘電体スタック１２１０および金属ゲート・スタック１２１２の堆積の後の半導体構造体１００の線Ａ－Ａ’（図４）に沿った断面図が示される。

【0065】

ゲート誘電体スタック１２１０は、凹部１０１０（図１１）内に、および、犠牲半導体層１０６の除去後に内側スペーサ９０２内に形成された空洞内に形成される。いくつかの実施形態において、ゲート誘電体スタック１２１０は、シリコン酸化物の層および高誘電率材料、例えば、ハフニウム・ベース材料の層を含む。金属ゲート・スタック１２１２は、ゲート誘電体スタック１２１０の上に堆積して、ゲート形成を完了する。金属ゲート・スタック１２１２は、１つまたは複数の仕事関数金属を含んでもよく、仕事関数金属は、これらに限定されるものではないが、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、炭化チタン（ＴｉＣ）、チタン・アルミニウム・カーバイド（ＴｉＡｌＣ）、および、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）またはコバルト（Ｃｏ）を含む導電性金属である。図１２において認識できるように、金属ゲート・スタック１２１２は、（スタックされた）半導体チャネル層１０８を包囲する。いくつかの実施形態において、ゲート・キャップ１２１６は、金属ゲート・スタック１２１２の上に形成されてもよい。

【0066】

ゲート誘電体スタック１２１０、金属ゲート・スタック１２１２およびゲート・キャップ１２１６を形成した後、化学機械研磨（ＣＭＰ）を実行し、余剰材料を除去し、半導体構造体１００の上面を研磨してもよい。

【0067】

図１３を次に参照すると、本開示の一実施形態に従って、ソース／ドレイン接点１３２０を形成した後の半導体構造体１００の線Ａ－Ａ’（図４）に沿った断面図が示される。

【0068】

図面に示されるように、ソース／ドレイン接点１３２０は、ソース／ドレイン領域９１０を通り延在する。ソース／ドレイン接点を形成するプロセスは、標準的であり、周知技術である。典型的には、プロセスは、層間誘電体層９２０内にトレンチ（図示せず）を形成することと、その後トレンチを導電性材料または導電性材料の組み合わせで充填し、ソース／ドレイン接点１３２０を形成することと、を含む。ソース／ドレイン接点１３２０を充填している導電性材料は、導電性金属、例えば、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）または任意のその組み合わせを含む。導電性材料は、適切な堆積プロセス、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、被覆、熱または電子ビーム蒸着またはスパッタリングによって堆積されてもよい。平坦化プロセス、例えば、ＣＭＰは、半導体構造体１００の上面から任意の導電性材料を除去するために実行される。

【0069】

図面に示されていないが、金属ゲート・スタック１２１２に対するゲート接点はまた、ソース／ドレイン接点１３２０について類似の導電性材料および類似の処理技術を用いて、半導体構造体１００上に形成されてもよい。

【0070】

従って、本開示の実施形態は、交互の犠牲半導体層１０６および半導体チャネル層１０８のナノシート・スタック１０と、半導体基板１０２と、の間に位置する３層の底部誘電体分離（ＢＤＩ）領域を提供し、分離材料（すなわち、スペーサ材料６２４）は、耐エッチング材料からなるＢＤＩを提供するために高ｋ誘電体材料（すなわち、高ｋ誘電体層６２０）の層の間に挟まれ、エッチング・アウト問題を防止し、半導体基板１０２からソース／ドレイン・エピ領域を電気的に分離することができる。これは、ひいては、半導体基板１０２を介したリークを減少し、デバイス性能を改善しうる。

【0071】

上述した方法は、集積回路チップの製造に用いられる。製造者は、その結果得られた集積回路チップを、未加工のウェーハの形態で（すなわちパッケージ化されていない多数のチップを有する単一のウェーハとして）、ベア・ダイとして、またはパッケージ化された形態で配布することができる。後者の場合、このチップは、（マザーボードまたは他のより高次の担体に取り付けられたリード線を有するプラスチック担体のような）シングル・チップ・パッケージ内、または（片面もしくは両面相互接続または埋め込み相互接続を有するセラミック担体のような）マルチチップ・パッケージに取り付けられる。いずれの場合も、チップは、次に、（ａ）マザーボードのような中間製品の部分として、または、（ｂ）最終製品の部分として、他のチップ、別個の回路要素または他の信号処理デバイスあるいはこれらの組み合わせに統合される。最終製品は、玩具および他の低価格帯用途から、ディスプレイ、キーボードまたは他の入力デバイスおよび中央処理装置を有する高等なコンピュータ製品までにわたる、集積回路チップを含む任意の製品とすることができる。

【0072】

本明細書において用いられる用語は、特定の実施形態を記載するのみのためであり、開示を限定することを意図するものではない。本明細書において、文脈が別途明らかに示さない限り、単数形は複数形も含むことを意図する。用語「備える」または「備えている」あるいはその両方は、この明細書で用いられるとき、述べられた特徴、完全体、ステップ、動作、要素または構成要素あるいはその組み合わせの存在を特定するが、１つまたは複数の他の特徴、完全体、ステップ、動作、要素、構成要素またはそのグループあるいはその組み合わせの存在または追加を排除しないことをさらに理解されたい。「オプションの」または「オプションで」とは、その後に記載されているイベントまたは状況が発生してもよいし発生しなくてもよいことを意味し、説明は、イベントが起こる場合の例およびイベントが起こらない場合の例を含むことを意味する。

【0073】

空間的相対語、例えば、「内側」、「外側」、「下方」、「下」、「下側」、「上」、「上側」、「頂（部）」、「底（部）」などは、本明細書において、図面に示されるように、１つの要素または特徴と他の要素または特徴との関係を記述するための説明を容易にするために用いられる。空間的相対語は、図面に描写された向きに加えて、使用時または動作時のデバイスの異なる向きを包含することを意図してもよい。例えば、図中のデバイスを裏返した場合、他の要素または特徴の「下」または「下方」にあると記載された要素は、その他の要素または特徴の「上」に位置することになる。したがって、例に挙げた用語「下」は、上および下の両方の向きを包含しうる。デバイスがそれ以外の向き（９０度回転させた向きまたは他の向き）に置かれてもよく、本明細書で用いられる空間的相対記述語もそれに応じて解釈される。

【0074】

明細書および請求項の全体にわたって本明細書で用いられる近似する言語は、結果としてそれが関連する基本的な機能の変化につながらずに、許容範囲で変化しうる任意の定量的表現を修正するために適用されてもよい。したがって、「ほぼ」、「約」および「実質的に」のような用語によって修飾される値は、特定される正確な値に限定されるものではない。少なくともいくつかの例において、近似する言語は、値を測定するための器具の精度に対応しうる。ここで、明細書および請求項の全体にわたって、範囲の制限は、組み合わせてもよいし、交換してもよいし、その両方を行ってもよく、文脈または言語が他の意味を示さない限り、この種の範囲は、識別され、その中に含まれるすべての部分的範囲を含む。「約」は、範囲の特定の値に適用されるとき、両方の値に適用され、その値を測定する器具の精度に依存しない限り、述べられている値の±１０％を示しうる。

【0075】

本発明のさまざまな実施形態の説明は例示のために示したものであり、説明が網羅的であること、または、説明が開示された実施形態のみに限定されることを意図しない。当業者には、記載された実施形態の範囲を逸脱することなく、多くの変更および変形が明らかとなる。本明細書で用いられている用語は、実施形態の原理、実用的用途または市場で見いだされる技術に勝る技術的改善点を最もよく説明するように、または、本明細書に開示された実施形態を当業者が理解できるように選択されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【手続補正書】

【提出日】2024-07-30

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

半導体構造体であって、
半導体基板の上に配置された底部誘電体分離であって、前記半導体基板の上の高ｋ誘電体層の第１の部分と、前記高ｋ誘電体層の前記第１の部分の上のスペーサ材料の第１の部分と、前記スペーサ材料の前記第１の部分の上の前記高ｋ誘電体層の第２の部分とを備える、前記底部誘電体分離と、
前記底部誘電体分離の上で前記半導体基板に対して垂直方向にスタックされた一連の半導体チャネル層であって、金属ゲート・スタックによって分離され、前記金属ゲート・スタックと垂直方向に整列される、前記一連の半導体チャネル層と、
前記半導体チャネル層の両端から横方向に延在するソース／ドレイン領域であって、前記ソース／ドレイン領域の底面は、前記半導体基板から前記ソース／ドレイン領域を電気的に分離するための前記底部誘電体分離と直接接触している、前記ソース／ドレイン領域と
を備える、半導体構造体。

【請求項2】

前記金属ゲート・スタックは、
前記金属ゲート・スタックを包囲するゲート誘電体と、
前記ゲート誘電体の両側に位置する内側スペーサと
をさらに備える、請求項１に記載の半導体構造体。

【請求項3】

前記金属ゲート・スタックの最下部は、前記底部誘電体分離の上にある、
請求項１に記載の半導体構造体。

【請求項4】

前記半導体構造体は、
前記半導体基板に対して垂直な前記スペーサ材料の第２の部分の間に配置された前記金属ゲート・スタックの最上部と、
前記半導体基板に対して垂直な前記スペーサ材料の前記第２の部分の下の前記高ｋ誘電体層の第３の部分と
をさらに備え、
前記スペーサ材料の前記第２の部分の間に配置された前記金属ゲート・スタックの前記最上部および前記高ｋ誘電体層の前記第３の部分は、前記一連の半導体チャネル層の一番上の半導体チャネル層の上にある、
請求項２に記載の半導体構造体。

【請求項5】

前記半導体構造体は、前記半導体基板に対して垂直な前記スペーサ材料の前記第２の部分の間の、前記金属ゲート・スタックの前記最上部の上に配置されたゲート・キャップをさらに備える、請求項４に記載の半導体構造体。

【請求項6】

前記半導体構造体は、前記ソース／ドレイン領域の上に配置され、かつ、前記半導体基板に対して垂直な前記スペーサ材料の前記第２の部分の側壁に沿って配置された層間誘電体層をさらに備える、請求項４に記載の半導体構造体。

【請求項7】

前記半導体構造体は、前記層間誘電体層を通り前記ソース／ドレイン領域の頂面まで延在するソース／ドレイン接点をさらに備える、請求項６に記載の半導体構造体。

【請求項8】

前記高ｋ誘電体層は、酸化ハフニウム、ハフニウム・シリコン酸化物、ハフニウム・シリコン酸窒化物、酸化ランタン、ランタン・アルミニウム酸化物、酸化ジルコニウム、ジルコニウム・シリコン酸化物、ジルコニウム・シリコン酸窒化物、酸化タンタル、酸化チタン、チタン酸ストロンチウム・バリウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、タンタル酸スカンジウム鉛およびニオブ酸鉛亜鉛からなる群から選択される耐エッチング高ｋ誘電体材料を備える、請求項１に記載の半導体構造体。

【請求項9】

前記スペーサ材料は、シリコン・オキシカーバイド（ＳｉＯＣ）、炭窒化ケイ素（ＳｉＣＮ）、炭化ケイ素（ＳｉＣ）、酸化アルミニウム（ＡｌＯｘ）からなる群から選択される、請求項１に記載の半導体構造体。

【請求項10】

半導体構造体を形成する方法であって、
半導体基板の上に底部誘電体分離を形成することであって、前記底部誘電体分離は、前記半導体基板の上の高ｋ誘電体層の第１の部分と、前記高ｋ誘電体層の前記第１の部分の上のスペーサ材料と、前記スペーサ材料の上の前記高ｋ誘電体層の第２の部分とを備える、前記底部誘電体分離を形成することと、
前記底部誘電体分離の上で前記半導体基板に対して垂直に方向にスタックされる、一連の半導体チャネル層を形成することであって、前記一連の半導体チャネル層は、金属ゲート・スタックによって分離され、前記金属ゲート・スタックと垂直方向に整列される、前記一連の半導体チャネル層を形成することと、
前記一連の半導体チャネル層の両端から横方向に延在するソース／ドレイン領域を形成することであって、前記ソース／ドレイン領域の底面は、前記半導体基板から前記ソース／ドレイン領域を電気的に分離するための前記底部誘電体分離と直接接触する、前記ソース／ドレイン領域を形成することと
を含む方法。

【請求項11】

前記底部誘電体分離を形成することは、
前記半導体基板上にナノシート・スタックを形成することであって、前記ナノシート・スタックは、前記半導体基板の上のナノシート・スタック犠牲層と、犠牲半導体層および前記一連の半導体チャネル層の交互配列とを備える、前記ナノシート・スタックを形成することと、
前記ナノシート・スタックをパターニングしてフィンを形成することと、
ダミー・ゲートを前記フィン上に形成することと、
前記ナノシート・スタックから前記ナノシート・スタック犠牲層を選択的に除去することであって、前記ナノシート・スタック犠牲層を除去することは、前記フィンと前記半導体基板との間に開口を形成する、前記除去することと
をさらに含む、請求項１０に記載の方法。

【請求項12】

前記方法は、
前記開口内および一番上の半導体チャネル層の頂面の上および前記ダミー・ゲートの両側壁に前記高ｋ誘電体層をコンフォーマル堆積することと、
前記高ｋ誘電体層の上および前記開口の空いた最も内側部分内に前記スペーサ材料を堆積させることと、
前記一番上の半導体チャネル層の上に横方向に延在する前記スペーサ材料の部分および前記高ｋ誘電体層の部分を部分的に除去して、前記スペーサ材料の第２の部分を形成することと、
前記ダミー・ゲートの側壁に沿った前記スペーサ材料の前記第２の部分および高ｋ誘電体層の残りの部分をマスクとして用いて、前記フィンの残りの部分が前記スペーサ材料の前記第２の部分および前記高ｋ誘電体層の前記残りの部分と垂直に整列されるように、前記フィンを横方向にエッチングすることと
をさらに含む、請求項１１に記載の方法。

【請求項13】

前記方法は、
前記犠牲半導体層の両側に内側スペーサを形成することと、
前記一連の半導体チャネル層から前記ソース／ドレイン領域をエピタキシャル成長させることと、
前記ソース／ドレイン領域の上に配置され、かつ、前記半導体基板に対して垂直な前記スペーサ材料の前記第２の部分の側壁に沿って配置された層間誘電体層を形成することと
をさらに含む、請求項１２に記載の方法。

【請求項14】

前記方法は、
前記スペーサ材料の内側側壁に沿って延在する前記高ｋ誘電体の、前記半導体基板に対して垂直な部分を除去することと、
前記ダミー・ゲートおよび前記犠牲半導体層の各々を前記金属ゲート・スタックにより置換することと
をさらに含む、請求項１３に記載の方法。

【請求項15】

前記金属ゲート・スタックは、
前記金属ゲート・スタックを包囲するゲート誘電体と、
前記半導体基板に対して垂直な前記スペーサ材料の前記第２の部分の間に位置する前記金属ゲート・スタックの頂面の上に配置されたゲート・キャップと
をさらに備える、請求項１４に記載の方法。

【請求項16】

前記金属ゲート・スタックの最下部は、前記底部誘電体分離の上にある、
請求項１０に記載の方法。

【請求項17】

前記方法は、
前記半導体基板に対して垂直な前記スペーサ材料の前記第２の部分の間に配置された前記金属ゲート・スタックの最上部と、
前記半導体基板に対して垂直な前記スペーサ材料の各部分の下の前記高ｋ誘電体層の第３の部分とをさらに含み、
前記スペーサ材料の前記第２の部分の間に配置された前記金属ゲート・スタックの最上部および前記高ｋ誘電体層の前記第３の部分は、前記半導体チャネル層の前記配列の一番上の半導体チャネル層の上にある、請求項１６に記載の方法。

【請求項18】

前記方法は、前記層間誘電体層を通り前記ソース／ドレイン領域の頂面まで延在するソース／ドレイン接点を形成することをさらに含む、
請求項１３に記載の方法。

【請求項19】

前記高ｋ誘電体層は、酸化ハフニウム、ハフニウム・シリコン酸化物、ハフニウム・シリコン酸窒化物、酸化ランタン、ランタン・アルミニウム酸化物、酸化ジルコニウム、ジルコニウム・シリコン酸化物、ジルコニウム・シリコン酸窒化物、酸化タンタル、酸化チタン、チタン酸ストロンチウム・バリウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、タンタル酸スカンジウム鉛およびニオブ酸鉛亜鉛からなる群から選択される耐エッチング高誘電率材料を備える、
請求項１０に記載の方法。

【請求項20】

前記スペーサ材料は、シリコン・オキシカーバイド（ＳｉＯＣ）、炭窒化ケイ素（ＳｉＣＮ）、炭化ケイ素（ＳｉＣ）、酸化アルミニウム（ＡｌＯｘ）からなる群から選択される、
請求項１０に記載の方法。

【国際調査報告】